KR20170104047A - 이미지 센서 - Google Patents
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Abstract
이미지 센서가 제공된다. 이미지 센서는 제 1 방향을 따라 서로 교대로 배열되는 제 1 픽셀들 및 제 2 픽셀들; 상기 제 1 방향에 수직한 제 2 방향으로 연장되며 상기 제 1 픽셀들과 각각 연결되는 제 1 출력 라인들; 상기 제 1 방향에 수직한 제 2 방향으로 연장되며 상기 제 2 픽셀들과 각각 연결되는 제 2 출력 라인들로서, 상기 제 2 출력 라인들 각각은 서로 인접하는 상기 제 1 출력 라인들 사이에 배치되는 것; 상기 제 1 방향을 따라 서로 교대로 배열되는 제 1 아날로그 회로 블록들 및 제 2 아날로그 회로 블록들; 및 서로 인접하는 상기 제 1 및 제 2 아날로그 회로 블록들 사이에 각각 배치되는 차폐 구조체들을 포함하되, 상기 제 1 아날로그 회로 블록들 각각은 상기 제 1 출력 라인들과 각각 연결되는 복수 개의 제 1 아날로그 회로들을 포함하고, 상기 제 2 아날로그 회로 블록들 각각은 상기 제 2 출력 라인들과 각각 연결되는 복수 개의 제 2 아날로그 회로들을 포함할 수 있다.
Description
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 아날로그 회로들의 성능 및 집적도가 향상된 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근 들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다. 이에 따라, 영상 촬영 장치 또는 영상 촬영 장치에 포함되는 이미지 센서의 성능에 대한 요구가 높아지고 있다.
본원 발명이 해결하고자 하는 과제는 아날로그 회로들의 성능 및 집적도가 보다 향상된 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는 제 1 방향을 따라 서로 교대로 배열되는 제 1 픽셀들 및 제 2 픽셀들; 상기 제 1 방향에 수직한 제 2 방향으로 연장되며 상기 제 1 픽셀들과 각각 연결되는 제 1 출력 라인들; 상기 제 1 방향에 수직한 제 2 방향으로 연장되며 상기 제 2 픽셀들과 각각 연결되는 제 2 출력 라인들로서, 상기 제 2 출력 라인들 각각은 서로 인접하는 상기 제 1 출력 라인들 사이에 배치되는 것;
상기 제 1 방향을 따라 서로 교대로 배열되는 제 1 아날로그 회로 블록들 및 제 2 아날로그 회로 블록들; 및 서로 인접하는 상기 제 1 및 제 2 아날로그 회로 블록들 사이에 각각 배치되는 차폐 구조체들을 포함하되, 상기 제 1 아날로그 회로 블록들 각각은 상기 제 1 출력 라인들과 각각 연결되는 복수 개의 제 1 아날로그 회로들을 포함하고, 상기 제 2 아날로그 회로 블록들 각각은 상기 제 2 출력 라인들과 각각 연결되는 복수 개의 제 2 아날로그 회로들을 포함한다.
실시예들에 따르면, 상기 제 1 아날로그 회로들은 상기 제 1 방향에서 제 1 거리만큼 서로 이격되어 배치되고, 상기 제 1 방향에서 인접하는 상기 제 1 아날로그 회로와 상기 제 2 아날로그 회로는 제 2 거리만큼 이격되되, 상기 제 2 거리는 상기 제 1 거리와 실질적으로 동일할 수 있다.
실시예들에 따르면, 상기 차폐 구조체들은 상기 제 2 거리보다 작은 폭을 가질 수 있다.
실시예들에 따르면, 상기 제 1 아날로그 회로들은 상기 제 1 방향에서 제 1 거리만큼 서로 이격되어 배치되고, 상기 제 1 방향에서 인접하는 상기 제 1 아날로그 회로와 상기 제 2 아날로그 회로는 제 2 거리만큼 이격되되, 상기 제 2 거리는 상기 제 1 거리보다 클 수 있다.
실시예들에 따르면, 상기 차폐 구조체들은 상기 제 1 거리보다 크고, 상기 제 2 거리보다 작은 폭을 가질 수 있다.
실시예들에 따르면, 상기 제 1 및 제 2 아날로그 회로들 각각은 캐패시터 및 모오스 트랜지스터를 포함할 수 있다.
실시예들에 따르면, 상기 제 1 및 제 2 픽셀들 각각은 컬러 필터를 포함하되, 상기 제 1 픽셀의 컬러 필터는 상기 제 2 픽셀의 컬러 필터와 다른 색을 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 이미지 센서는 매트릭스 형태로 배열된 단위 픽셀들 및 상기 단위 픽셀들과 연결되며 일 방향을 따라 서로 번갈아 배열되는 제 1 및 제 2 출력 라인들을 포함하는 액티브 픽셀 센서 어레이; 및 상기 액티브 픽셀 센서 어레이의 상기 제 1 및 제 2 출력 라인들에서 출력되는 픽셀 신호를 디지털 신호로 변환하는 아날로그-디지털 컨버터를 포함한다. 여기서, 상기 아날로그-디지털 컨버터는: 상기 일 방향을 따라 서로 이격되어 배치되는 복수 개의 차폐 구조체들; 서로 인접하는 상기 차폐 구조체들 사이에 배치되며, 상기 제 1 출력 라인들과 각각 연결되는 복수 개의 제 1 아날로그 회로들; 및 서로 인접하는 상기 차폐 구조체들 사이에 배치되며, 상기 제 2 출력 라인들과 각각 연결되는 복수 개의 제 2 아날로그 회로들을 포함할 수 있다.
실시예들에 따르면, 상기 차폐 구조체들 각각은 서로 인접하는 상기 제 1 아날로그 회로와 상기 제 2 아날로그 회로 사이에 배치될 수 있다.
실시예들에 따르면, 상기 단위 픽셀들은 제 1 방향을 따라 서로 교대로 배열되는 제 1 픽셀들 및 제 2 픽셀들을 포함하되, 상기 제 1 출력 라인들은 상기 제 1 방향에 수직하는 제 2 방향으로 연장되며, 상기 제 1 픽셀들과 각각 연결되고, 상기 제 2 출력 라인들은 상기 제 2 방향으로 연장되며, 상기 제 2 픽셀들과 각각 연결될 수 있다.
실시예들에 따르면, 상기 제 1 아날로그 회로들은 제 1 거리만큼 서로 이격되고, 서로 인접하는 상기 제 1 아날로그 회로와 상기 제 2 아날로그 회로는 제 2 거리만큼 서로 이격되되, 상기 제 1 거리는 상기 제 2 거리와 실질적으로 동일할 수 있다.
실시예들에 따르면, 상기 제 1 아날로그 회로들은 제 1 거리만큼 서로 이격되고, 서로 인접하는 상기 제 1 아날로그 회로와 상기 제 2 아날로그 회로는 상기 제 1 거리보다 큰 제 2 거리만큼 서로 이격될 수 있다.
실시예들에 따르면, 상기 제 1 아날로그 회로들은 제 1 거리만큼 서로 이격되고, 서로 인접하는 상기 제 1 아날로그 회로와 상기 제 2 아날로그 회로는 상기 제 1 거리보다 큰 제 2 거리만큼 서로 이격되며, 상기 차폐 구조체들은 상기 제 1 거리보다 크고 상기 제 2 거리보다 작은 폭을 가질 수 있다.
실시예들에 따르면, 상기 제 1 및 제 2 아날로그 회로들 각각은 적어도 하나 이상의 커패시터를 포함할 수 있다.
실시예들에 따르면, 상기 제 1 및 제 2 아날로그 회로들 각각은 비교기를 포함할 수 있다.
본 발명의 실시예들에 따르면, 차폐 구조체들 각각이 서로 다른 색의 빛에서 감지된 제 1 및 제 2 픽셀 신호들을 처리하는 제 1 및 제 2 아날로그 회로 블록들 사이에 배치되므로, 서로 인접하는 제 1 및 제 2 아날로그 회로들 간의 전기적 간섭(예를 들어, 전기적 커플링)을 줄일 수 있다. 따라서, 이미지 센서에 구비된 아날로그 회로들의 성능이 향상될 수 있다.
또한, 동일한 색의 빛을 감지하여 출력된 제 1 픽셀 신호들(또는 제 2 픽셀 신호들)을 처리하는 아날로그 회로들은 한 쌍의 차폐 구조체들 사이에 서로 이격되어 배치될 수 있다. 즉, 제 1 픽셀 신호들(또는 제 2 픽셀 신호들)을 처리하는 아날로그 회로들 사이의 차폐 구조체가 생략되므로, 이미지 센서의 집적도가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 개략적인 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 블록도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도들이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서를 보다 구체적으로 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 이미지 센서의 아날로그 회로들을 예시적으로 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 이미지 센서의 개략적인 평면도이다.
도 7은 도 6의 I-I'선을 따라 자른 단면도이다.
도 8, 도 9, 및 도 10은 본 발명의 다양한 실시예들에 따른 이미지 센서의 개략적인 평면도들이다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 다른 예를 나타내는 블록도이다.
도 12, 도 13, 및 도 14는 본 발명의 실시예들에 따른 이미지 센서의 다른 예들을 설명하기 위한 개략적인 평면도들이다.
도 15는 본 발명의 실시예들에 따른 이미지 센서가 적용되는 전자 장치의 개략적인 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 블록도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도들이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서를 보다 구체적으로 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 이미지 센서의 아날로그 회로들을 예시적으로 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 이미지 센서의 개략적인 평면도이다.
도 7은 도 6의 I-I'선을 따라 자른 단면도이다.
도 8, 도 9, 및 도 10은 본 발명의 다양한 실시예들에 따른 이미지 센서의 개략적인 평면도들이다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 다른 예를 나타내는 블록도이다.
도 12, 도 13, 및 도 14는 본 발명의 실시예들에 따른 이미지 센서의 다른 예들을 설명하기 위한 개략적인 평면도들이다.
도 15는 본 발명의 실시예들에 따른 이미지 센서가 적용되는 전자 장치의 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 이미지 센서에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 개략적인 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(1; Active Pixel Sensor(APS) array), 행 디코더(row decoder; 2), 상관 이중 샘플러(CDS: Correlated Double Sampler; 3), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 4), 출력 버퍼(output buffer; 5), 열 디코더(column decoder; 6), 및 타이밍 컨트롤러(timing controller; 7)를 포함한다.
액티브 픽셀 센서 어레이(1)는 행들 및 열들을 따라 배열된 복수 개의 단위 픽셀들을 포함하며, 단위 픽셀들 입사되는 빛을 전기적 신호로 변환한다. 액티브 픽셀 센서 어레이(1)는 행 디코더(2)로부터 제공된 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다.
행 디코더(2) 단위 픽셀들의 각 행별로 구동 신호들을 제공할 수 있다. 또한, 구동 신호들에 응답하여 액티브 픽셀 센서 어레이(1)에서 변환된 전기적 신호는 상관 이중 샘플러(3)에 제공된다.
상관 이중 샘플러(CDS; 3)는 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(ADC; 4)는 상관 이중 샘플러(3)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
출력 버퍼(5)는 아날로그 디지털 컨버터에서 출력되는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(6)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(미도시)로 디지털 신호를 출력한다.
타이밍 컨트롤러(7)는 행 및 열 디코더들(2, 6), 상관 이중 샘플러(3), 아날로그 디지털 컨버터(4), 및 출력 버퍼(5)를 제어하며, 이들의 동작에 클럭 신호(Clock signal), 타이밍 컨트롤 신호(Timing control signal) 등과 같은 제어 신호들(Control signals)을 공급할 수 있다. 타이밍 컨트롤러(7)는 로직 제어 회로(Logic control circuit), 위상 고정 루프(Phase Lock Loop; PLL) 회로, 타이밍 컨트롤 회로(Timing control circuit), 및 통신 인터페이스 회로 (Communication interface circuit) 등을 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 블록도이다.
도 2를 참조하면, 액티브 픽셀 센서 어레이(1)는 행들 및 열들을 따라 2차원적으로 배열된 복수의 단위 픽셀들(P)을 포함한다. 단위 픽셀들(P) 각각에서 입사광에 의해 전기적 신호가 발생될 수 있으며, 단위 픽셀들(P)에 연결되는 전하 전송 라인(TG), 리셋 라인(RG), 및 픽셀 선택 라인(SG), 등을 통해 전송되는 구동 신호에 의해 단위 픽셀들(P)이 구동될 수 있다. 그리고, 단위 픽셀들(P)에서 변환된 전기적 신호는 복수의 출력 라인들(OUT1, OUT2)을 통해서 상관 이중 샘플러(도 1의 3 참조)에 제공된다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도들이다.
도 3a를 참조하면, 단위 픽셀(P) 각각은 광전 변환 소자(PD), 트랜스퍼 트랜지스터(TX), 및 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX; reset transistor), 선택 트랜지스터(SX; selection transistor), 및 드라이브 트랜지스터 또는 소오스 팔로워 트랜지스터(DX; Drive transistor or source follower transistor)를 포함할 수 있다. 트랜스퍼 트랜지스터(TX), 리셋 트랜지스터(RX), 및 선택 트랜지스터(SX)의 게이트 전극들은 구동 신호라인들(TG, RG, SG)에 각각 연결될 수 있다. 구동 신호 라인들(TG, RG, SG)은 동일한 행에 포함된 단위 픽셀들(P)이 동시에 구동되도록 행 방향(수평 방향)으로 연장될 수 있다.
일 예에서, 하나의 단위 픽셀(P)은 1개의 광전 변환 소자(PD)와 4개의 MOS 트랜지스터들(TX, RX, DX, SX)로 구성되는 것을 도시하였으나, 이와 달리, 단위 픽셀(P)은 3개의 MOS 트랜지스터들 또는 5개의 MOS 트랜지스터들로 구성될 수도 있다.
보다 상세히 설명하면, 광전 변환 소자(PD)는 입사광에 대응하는 전하를 생성 및 축적할 수 있다. 광전 변환 소자(PD)는, 예를 들어, 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합일 수 있다.
트랜스퍼 트랜지스터(TX)는 광전 변환 소자(PD)에 축적된 전하를 전하 검출 노드(FD, 즉, 플로팅 확산 영역)로 전송한다. 전하 전송 라인(TG)은 트랜스퍼 트랜지스터(TX)의 트랜스퍼 게이트 전극으로 이용될 수 있으며, 전하 전송 신호에 의해 트랜스퍼 트랜지스터(TX)가 제어될 수 있다.
전하 검출 노드(FD)는 광전 변환 소자(PD)에서 생성된 전하를 전송 받아 누적적으로 저장한다. 전하 검출 노드(FD)에 축적된 광전하들의 양에 따라 드라이브 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 전하 검출 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상세하게, 리셋 트랜지스터(RX)의 드레인 전극은 전하 검출 노드(FD)와 연결되며 소오스 전극은 전원 전압(VDD)에 연결된다. 리셋 라인(RG)은 리셋 트랜지스터(RX)의 리셋 게이트 전극으로 사용될 수 있으며, 리셋 신호에 의해 리셋 트랜지스터(RX)가 턴 온되면, 리셋 트랜지스터(RX)의 소오스 전극과 연결된 전원 전압(VDD)이 전하 검출 노드(FD)로 전달된다. 따라서, 리셋 트랜지스터(RX)가 턴 온(turn-on)시 전하 검출 노드(FD)에 축적된 전하들이 배출되어 전하 검출 노드(FD)가 리셋될 수 있다.
드라이브 트랜지스터(DX)는 액티브 픽셀 센서 어레이(1)의 외부에 위치하는 정전류원(미도시)과 조합하여 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 전하 검출 노드(FD)에서의 전위 변화를 증폭하고 이를 출력한다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들(P)을 선택할 수 있다. 픽셀 선택 라인(SG)은 선택 트랜지스터(SX)의 선택 게이트 전극으로 사용될 수 있으며, 픽셀 선택 신호에 의해 픽셀 선택 트랜지스터(SX)가 턴 온될 때, 드라이브 트랜지스터(DX)의 드레인 전극에 출력되는 전기적 신호를 출력 라인(OUT1, OUT2)으로 출력할 수 있다.
도 3b를 참조하면, 단위 픽셀들(P) 각각은 제 1 및 제 2 광전 변환 소자들(PD1, PD2), 트랜스퍼 트랜지스터들(TX1, TX2)과 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2), 리셋 트랜지스터(RX), 및 선택 트랜지스터(SX)의 게이트 전극들은 구동 신호라인들(TG1, TG2, RG, SG)에 각각 연결될 수 있다. 구동 신호 라인들(TG1, TG2, RG, SG)은 동일한 행에 포함된 단위 픽셀들(P)이 동시에 구동되도록 행 방향(수평 방향)으로 연장될 수 있다.
제 1 전하 전송 라인(TG1)은 제 1 트랜스퍼 트랜지스터(TX1)의 트랜스퍼 게이트 전극으로 이용될 수 있으며, 전하 전송 신호에 의해 재 1 트랜스퍼 트랜지스터(TX1)가 제어될 수 있다. 제 2 전하 전송 라인(TG2)은 제 1 트랜스퍼 트랜지스터(TX2)의 트랜스퍼 게이트 전극으로 이용될 수 있으며, 전하 전송 신호에 의해 제 2 트랜스퍼 트랜지스터(TX2)가 제어될 수 있다.
제 1 트랜스퍼 트랜지스터(TX1)는 제 1 트랜스퍼 게이트 전극(TG1) 및 제 1 광전 변환 소자(PD1)를 포함하고, 제 2 트랜스퍼 트랜지스터(TX2)은 제 2 트랜스퍼 게이트 전극(TG2) 및 제 2 광전 변환 소자(PD2)를 포함한다. 그리고, 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 전하 검출 노드(FD; 즉, 플로팅 확산 영역(Floating Diffusion region))을 공유할 수 있다.
제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.
제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2)에 축적된 전하를 전하 검출 노드(FD, 즉, 플로팅 확산 영역)으로 전송한다. 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)에는 서로 상보적인 신호가 인가될 수 있다. 즉, 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 중 어느 하나에서 전하 검출 노드(FD)로 전하들이 전송될 수 있다.
전하 검출 노드(FD)는 제 1 및 제 2 광전 변환 소자들(PD1, PD2)에서 생성된 전하를 전송 받아 누적적으로 저장한다. 전하 검출 노드(FD)에 축적된 광전하들의 양에 따라 드라이브 트랜지스터(DX)가 제어될 수 있다.
나아가, 리셋 트랜지스터(RX)가 전하 검출 노드(FD)와 연결되며, 전하 검출 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 드라이브 트랜지스터(DX)는 소스 팔로워 증폭기(Source Follower Amplifier) 역할을 하며, 전하 검출 노드(FD)의 전기적 포텐셜의 변화를 증폭하고 이를 출력한다. 선택 트랜지스터(SX)는 드라이브 트랜지스(DX)와 연결되어, 선택 트랜지스터(SX)가 턴 온될 때, 단위 픽셀(P)에서 센싱된 전기적 신호를 출력 라인(OUT1, OUT2)으로 출력할 수 있다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 개략적인 회로도이다.
도 4를 참조하면, 액티브 픽셀 센서 어레이(1)는 도 2, 도 3a, 및 도 3b를 참조하여 설명한 것처럼, 복수 개의 단위 픽셀들(PR, PB, PG1, PG2)을 포함할 수 있다. 복수 개의 단위 픽셀들(PR, PB, PG1, PG2)은 복수 개의 행들 및 복수 개의 열들을 따라 매트릭스 형태로 배열될 수 있다. 나아가, 복수 개의 단위 픽셀들(PR, PB, PG1, PG2) 각각에 대응하여 컬러 필터가 배치될 수 있다. 실시예들에 따르면, 단위 픽셀들(PR, PB, PG1, PG2) 각각은 적색, 녹색, 및 청색 컬러 필터들 중 어느 하나를 포함할 수 있다. 한편, 다른 예로, 액티브 픽셀 센서 어레이(1)의 단위 픽셀들(PR, PB, PG1, PG2)은 마젠타(Mg; magenta), 옐로우(Y; yellow), 및 시안(Cy; cyan) 컬러 필터들을 포함할 수도 있다. 또 다른 예로, 액티브 픽셀 센서 어레이(1)의 단위 픽셀들(PR, PB, PG1, PG2) 중 일부는 화이트(white) 필터 또는 적외선 필터를 포함할 수도 있다.
보다 상세하게, 액티브 픽셀 센서 어레이(1)는 제 1 내지 제 3 단위 픽셀들(PR, PB, PG1, PG2)을 포함할 수 있으며, 제 1 내지 제 3 단위 픽셀들(PR, PB, PG1, PG2) 각각으로 파장 대역이 서로 다른 광선들이 입사될 수 있다. 예를 들어, 제 1 단위 픽셀들(PG1, PG2)에 제 1 파장 대역의 광선이 입사될 수 있으며, 제 2 단위 픽셀들(PR)에 제 1 파장 대역보다 긴 제 2 파장 대역의 광선이 입사될 수 있다. 그리고, 제 3 단위 픽셀들(PB)에 제 1 파장 대역보다 짧은 제 3 파장 대역의 광선이 입사될 수 있다. 예를 들어, 제 1 단위 픽셀들(PG1, PG2)은 녹색 컬러 필터를 포함하며, 녹색 컬러 필터를 통과하는 녹색 광에 대응하는 광전자들이 생성될 수 있다. 제 2 단위 픽셀들(PR)은 적색 컬러 필터를 포함하며, 적색 컬러 필터를 통과하는 적색광에 대응하여 광전자들이 생성될 수 있다. 제 3 단위 픽셀들(PB)은 청색 컬러 필터를 포함하며, 청색 컬러 필터를 통과하는 청색광에 대응하여 광전자들이 생성될 수 있다.
실시예들에 따르면, 액티브 픽셀 센서 어레이(1)에서, 제 1 단위 픽셀들(PG1, PG2)은 제 2 단위 픽셀들(PR)의 수 또는 제 3 단위 픽셀들(PB)의 수보다 2배 많은 베이어 패턴(Bayer pattern) 방식으로 배열될 수 있다. 상세하게, 제 1 단위 픽셀들(PG1, PG2)은 행 방향 및 열 방향을 따라 서로 이격되어 배열될 수 있다. 제 2 단위 픽셀들(PR) 각각은 행 방향에서 인접하는 제 1 단위 픽셀들(PG1, PG2) 사이와 열 방향에서 인접하는 제 1 단위 픽셀들(PG1, PG2) 사이에 배치될 수 있다. 제 3 단위 픽셀들(PB) 각각은 행 방향에서 인접하는 제 1 단위 픽셀들(PG1, PG2) 사이와 열 방향에서 인접하는 제 1 단위 픽셀들(PG1, PG2) 사이에 배치되며, 제 2 단위 픽셀들(PR)과 대각선 방향에 배치될 수 있다. 즉, 각 행에서, 제 1 단위 픽셀들(PG1, PG2)과 제 2 단위 픽셀들(PR)이 번갈아 배열되거나, 제 1 단위 픽셀들(PG1, PG2)과 제 3 단위 픽셀들(PB)이 번갈아 배열될 수 있다.
구동 라인들(ROW)은 행 방향을 따라 연장될 수 있으며, 각 행에 배열된 단위 픽셀들(PR, PB, PG1, PG2)에 공통으로 연결될 수 있다. 구동 라인들(ROW)은 도 3a 및 도 3b를 참조하여 설명한 트랜스퍼 전송 라인(TG, TG1, TG2), 리셋 라인(RG), 및 픽셀 선택 라인(SG)을 포함한다.
출력 라인들(OUT1, OUT2)은 열 방향을 따라 연장될 수 있으며, 각 열에 배열된 단위 픽셀들(PR, PB, PG1, PG2)에 공통으로 연결될 수 있다. 실시예들에 따르면, 출력 라인들(OUT1, OUT2)은 행 방향을 따라 서로 번갈아 배열되는 제 1 출력 라인들(OUT1) 및 제 2 출력 라인들(OUT2)을 포함할 수 있다. 제 1 출력 라인들(OUT1) 각각은 열 방향을 따라 배열된 제 1 단위 픽셀들(PG1, PG2) 및 제 2 단위 픽셀들(PR)에 공통으로 연결될 수 있다. 제 2 출력 라인들(OUT2) 각각은 열 방향을 따라 배열된 제 1 단위 픽셀들(PG1, PG2) 및 제 3 단위 픽셀들(PB)에 공통으로 연결될 수 있다. 즉, 동일한 행에 배치된 단위 픽셀들(PR, PB, PG1, PG2)에서 픽셀 신호들이 출력될 때, 서로 인접하는 제 1 및 제 2 출력 라인들(OUT1, OUT2)에서 서로 다른 색의 빛에 대응하여 생성된 픽셀 신호들이 출력될 수 있다. 예를 들어, 제 1 출력 라인들(OUT1)에서 녹색 광 또는 적색 광에 의해 생성된 제 1 픽셀 신호가 출력될 수 있으며, 제 2 출력 라인들(OUT2)에서 녹색 광 또는 청색 광에 의해 생성되며, 제 1 픽셀 신호와 다른 제 2 픽셀 신호가 출력될 수 있다.
액티브 픽셀 센서 어레이(1)의 제 1 및 제 2 출력 라인들(OUT1, OUT2)은 상관 이중 샘플러(3)와 연결될 수 있다. 실시예들에 따르면, 상관 이중 샘플러(3)는 행 방향을 따라 서로 번갈아 배치되는 제 1 및 제 2 CDS 회로 블록들(30a, 30b)을 포함할 수 있다. 제 1 CDS 회로 블록들(30a) 각각은 복수 개의 제 1 CDS 회로들(35a)을 포함하며, 제 2 CDS 회로 블록들(30b) 각각은 복수 개의 제 2 CDS 회로들(35b)을 포함할 수 있다. 일 예에서, 제 1 CDS 회로 블록들(30a) 각각은 2개의 제 1 CDS 회로들(35a)을 포함하며, 제 2 CDS 회로 블록들(30b) 각각은 2개의 제 2 CDS 회로들(35b)을 포함할 수 있다.
실시예들에서, 제 1 CDS 회로들(35a)은 액티브 픽셀 센서 어레이(1)의 제 1 출력 라인들(OUT1)과 각각 연결될 수 있으며, 제 2 CDS 회로들(35b)은 액티브 픽셀 센서 어레이(1)의 제 2 출력 라인들(OUT2)과 각각 연결될 수 있다. 다시 말해, 제 1 CDS 회로들(35a)의 개수는 제 1 출력 라인들(OUT1)의 개수와 동일할 수 있으며, 제 2 CDS 회로들(35b)의 개수는 제 2 출력 라인들(OUT2)의 개수와 동일할 수 있다. 실시예들에 따르면, 제 1 및 제 2 출력 라인들(OUT1, OUT2) 중에서 인접하는 일부들이 서로 교차되어 상관 이중 샘플러(3)로 제공될 수 있다.
상관 이중 샘플러(3)에서 상관 이중 샘플링된 신호는 아날로그-디지털 컨버터(4)로 전송될 수 있다. 실시예들에 따르면, 아날로그-디지털 컨버터(4)는 행 방향을 따라 서로 번갈아 배치되는 제 1 ADC 회로 블록들(40a) 및 제 2 ADC 회로 블록들(40b)을 포함할 수 있다. 제 1 ADC 회로 블록들(40a) 각각은 복수 개의 제 1 ADC 회로들(45a)을 포함하며, 제 2 ADC 회로 블록들(40b) 각각은 복수 개의 제 2 ADC 회로들(45b)을 포함할 수 있다. 제 1 ADC 회로들(45a)은 제 1 CDS 회로들(35a)에서 샘플링된 신호들을 디지털 신호로 변환하며, 제 2 ADC 회로들(45b)은 제 2 CDS 회로들(35b)에서 샘플링된 신호들을 디지털 신호로 변환할 수 있다.
도 5는 본 발명의 실시예들에 따른 이미지 센서의 일부를 나타내는 회로도이다.
도 5를 참조하면, 제 1 및 제 2 CDS 회로들(35a, 35b)은 액티브 픽셀 센서 어레이에서 출력된 픽셀 신호에 대한 상관 이중 샘플링을 수행할 수 있다. 제 1 CDS 회로들(35a) 각각은 제 1 출력 라인들(OUT1)을 통해 출력되는 픽셀 신호의 노이즈를 감쇄시키며, 및 제 2 CDS 회로들(35b) 각각은 제 2 출력 라인들(OUT2)을 통해 출력되는 픽셀 신호의 노이즈를 감쇄시킬 수 있다.
실시예들에서, 제 1 및 제 2 CDS 회로들(35a, 35b) 각각은 제 1 및 제 2 커패시터들(C1, C2) 및 스위치(S)를 포함할 수 있다. 스위치(S)는 타이밍 컨트롤러(도 1의 7 참조)로부터 제공된 제어 신호(SW)에 따라 제 1 및 제 2 CDS 회로들(35a, 35b)의 동작을 제어할 수 있다. 스위치(S)는 단위 픽셀들로부터 출력된 픽셀 신호를 제 1 커패시터(C1)로 전송할 수 있다. 일 예로, 스위치(S)는 모오스(MOS) 트랜지스터를 포함할 수 있다.
제 1 커패시터(C1)는 스위치(S)와 제 1 또는 제 2 ADC 회로들(45a, 45b)의 제 1 입력단 사이에 연결될 수 있다. 제 2 커패시터(C2)는 스위치(S)와 접지 전압 사이에서 제 1 커패시터(C1)와 병렬로 연결될 수 있다.
제 1 및 제 2 출력 라인들(OUT1, OUT2) 각각에서 출력되는 픽셀 신호는 제 1 및 제 2 커패시터들(C1, C2)에 의해 노이즈가 제거될 수 있으며, 노이즈가 제거된 출력신호는 제 1 및 제 2 ADC 회로들(45a, 45b)의 제 1 입력단으로 입력될 수 있다.
제 1 및 제 2 ADC 회로들(45a, 45b) 각각은 비교기를 포함할 수 있으며, 비교기는 제 1 또는 제 2 CDS 회로(35a, 35b) 및 램프 신호 발생기(미도시)와 연결될 수 있다.
비교기의 제 1 입력단에 제 1 또는 제 2 CDS 회로(35a, 35b)에서 출력되는 CDS 신호가 입력될 수 있으며, 비교기의 제 2 입력단에 램프 신호 발생기(미도시)에서 제공되는 램프 신호(RAMP)가 입력될 수 있다. 램프 신호 RAMP)는 타이밍 컨트롤러(도 1의 7 참조)로부터 제공된 제어 신호에 응답하여 일정한 하강 또는 상승 기울기를 갖는 신호일 수 있다. 비교기는 램프 신호와 CDS 신호를 비교하여 비교 신호를 출력한다. 비교 신호는 빛의 입사량에 따라 달라지는 픽셀 신호와 램프 신호(RAMP)의 차이 값에 해당할 수 있다.
도 6은 본 발명의 실시예들에 따른 이미지 센서의 일부를 나타내는 개략적인 평면도이다. 도 7은 도 6의 I-I'선을 따라 자른 단면도이다.
도 6 및 도 7을 참조하면, 반도체 기판(10)은 액티브 픽셀 센서(APS) 어레이 영역(R1) 및 아날로그 회로 영역(R2)을 포함할 수 있다. 반도체 기판(10)은 제 1 도전형(예를 들어, p형)의 벌크(bulk) 실리콘 기판 상에 제 1 도전형 에피택셜층이 형성된 기판일 수 있으며, 이미지 센서의 제조 공정상 벌크 실리콘 기판이 제거되어 p형 에피택셜층만 잔류하는 기판일 수 있다. 이와 달리, 반도체 기판(10)은 n형 에피택셜층, 벌크 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 다양한 형태의 기판이 적용될 수 있다.
실시예들에 따르면, APS 어레이 영역(R1)은 복수 개의 픽셀 영역들(P1a, P1b, P2, P3)을 포함할 수 있다. 일 예로, APS 어레이 영역(R1)은 소자 분리막에 의해 정의되는 제 1 내지 제 3 픽셀 영역들(P1a, P1b, P2, P3)을 포함할 수 있다. 실시예들에서, 제 1 픽셀 영역들(P1a, P1b)은 x축 방향 및 y축 방향을 따라 서로 이격되어 배열될 수 있다. 제 2 픽셀 영역들(P2) 각각은 x축 방향에서 인접하는 제 1 픽셀 영역들(P1a, P1b) 사이와 y축 방향에서 인접하는 제 1 픽셀 영역들(P1a, P1b) 사이에 배치될 수 있다. 제 3 픽셀 영역들(P3) 각각은 x축 방향에서 인접하는 제 1 픽셀 영역들(P1a, P1b) 사이와 y축 방향에서 인접하는 제 1 픽셀 영역들(P1a, P1b) 사이에 배치되며, 제 2 픽셀 영역들(P2)에 대해 사선 방향에 배치될 수 있다.
광전 변환 소자(예를 들어, 포토 다이오드; PD)은 제 1 내지 제 3 픽셀 영역들(P1a, P1b, P2, P3) 각각의 반도체 기판(10) 내에 형성될 수 있다. 광전 변환 소자(PD)은 각 픽셀 영역(P1a, P1b, P2, P3)으로 입사되는 입사광의 세기에 비례하여 광전하를 생성한다. 광전 변환 소자(PD)은 반도체 기판(10)과 반대의 도전형을 갖는 불순물을 반도체 기판(10) 내에 이온주입하여 형성될 수 있다. 일 예에서, 반도체 기판(10)은 p형 에피택셜층을 포함할 수 있으며, 광전 변환 소자는 p형 에피택셜층 내에 n형 불순물을 도핑하여 형성될 수 있다.
APS 어레이 영역(R1)에서, 각 픽셀 영역들(P1a, P1b, P2, P3)에 대응하여 컬러 필터 및 마이크로 렌즈(ML)가 배치될 수 있다. 일 예로, 제 1 픽셀 영역들(P1a, P1b)에 녹색 컬러 필터들이 배치되고, 제 2 픽셀 영역들(P2)에 적색 컬러 필터들이 배치되고, 제 3 픽셀 영역들(P3)에 청색 컬러 필터들이 배치될 수 있다. 마이크로 렌즈(ML)는 제 1 내지 제 3 픽셀 영역들(P1a, P1b, P2, P3)로 입사되는 빛을 집광시킬 수 있도록 볼록한 형태를 가질 수 있다.
실시예들에 따르면, 도 4를 참조하여 설명한 것처럼, 제 1 및 제 2 출력 라인들(OUT1, OUT2)이 y축 방향을 따라 연장될 수 있으며, y축 방향을 따라 배열된 단위 픽셀들에 공통으로 연결될 수 있다. 즉, 제 1 출력 라인들(OUT1) 각각은 y축 방향을 따라 번갈아 배열된 제 1 및 제 3 픽셀 영역들(P1a, P1b, P3) 상에 배치될 수 있으며, 제 2 출력 라인들(OUT2) 각각은 y축 방향을 따라 번갈아 배열된 제 1 및 제 2 픽셀 영역들(P1a, P1b, P2) 상에 배치될 수 있다.
실시예들에 따르면, 아날로그 회로 영역(R2)의 반도체 기판(10) 상에 제 1 아날로그 회로 블록들(30a) 및 제 2 아날로그 회로 블록들(30b)이 x축 방향을 따라 번갈아 배치될 수 있다.
제 1 아날로그 회로 블록들(30a) 각각은, 도 4 및 도 5를 참조하여 설명한 것처럼, 복수 개의 제 1 아날로그 회로들(35a)을 포함할 수 있다. 제 1 아날로그 회로들(35a)은 액티브 픽셀 센서 어레이(1)의 제 1 출력 라인들(OUT1)과 각각 연결될 수 있다. 일 예에서, 제 1 아날로그 회로들(35a)은 도 4 및 도 5를 참조하여 설명된 제 1 CDS 회로들(35a)이거나, 제 1 ADC 회로들(45a)일 수 있다. 즉, 제 1 아날로그 회로들(35a) 각각은 복수 개의 NMOS 및 PMOS 트랜지스터들 및 커패시터들을 포함할 수 있다. 제 1 아날로그 회로들(35a)은 반도체 기판(10) 상에 형성된 게이트 전극들, 소오스/드레인 불순물 도핑 영역들 및 도전 패턴들을 포함할 수 있다. 이러한, 제 1 아날로그 회로들(35a)은 아날로그 회로 영역(R2)의 반도체 기판(10) 상에서 x축 방향을 따라 제 1 거리(D1)만큼 서로 이격되어 배치될 수 있다.
제 2 아날로그 회로 블록들(30b) 각각은, 도 4 및 도 5를 참조하여 설명한 것처럼, 복수 개의 제 2 아날로그 회로들(35b)을 포함할 수 있다. 제 2 아날로그 회로들(35b)은 액티브 픽셀 센서 어레이의 제 2 출력 라인들(OUT2)과 연결될 수 있다. 일 예에서, 제 2 아날로그 회로들(35b)은 도 4 및 도 5를 참조하여 설명된 제 2 CDS 회로들(35b)이거나, 제 2 ADC 회로들(45b)일 수 있다. 즉, 제 2 아날로그 회로들(35b)은 복수 개의 NMOS 및 PMOS 트랜지스터들 및 커패시터들을 포함할 수 있으며, 제 1 아날로그 회로들(35a)과 동일한 구조를 가질 수 있다. 이러한 제 2 아날로그 회로들(35b)은 아날로그 회로 영역(R2)의 반도체 기판(10) 상에 제 1 거리(D1)만큼 서로 이격되어 배치될 수 있다.
나아가, 서로 인접하는 제 1 아날로그 회로(35a)와 제 2 아날로그 회로(35b)는 제 2 거리(D2)만큼 서로 이격될 수 있으며, 일 예에서, 제 2 거리(D2)은 제 1 거리(D1)과 실질적으로 동일할 수 있다.
실시예들에 따르면, 차폐 구조체(50)가 서로 인접하는 제 1 아날로그 회로 블록(30a)과 제 2 아날로그 회로 블록(30b) 사이에 배치될 수 있다. 즉, 서로 다른 색의 빛으로부터 생성된 제 1 및 제 2 픽셀 신호들을 처리하는 제 1 및 제 2 아날로그 회로들(35a, 35b) 사이에 각각 차폐 구조체들(50)이 배치될 수 있다. 그리고, 인접하는 차폐 구조체들(50) 사이에 동일한 색의 빛으로부터 생성된 제 1 픽셀 신호들을 처리하는 복수 개의 제 1 아날로그 회로들(35a)이 배치될 수 있다. 또한, 인접하는 차폐 구조체들(50) 사이에 동일한 색의 빛으로부터 생성된 제 2 픽셀 신호들을 처리하는 복수 개의 제 2 아날로그 회로들(35b)이 배치될 수 있다.
보다 상세하게, 차폐 구조체(50)는 x축 방향에 수직하는 y축 방향으로 연장될 수 있다. 차폐 구조체(50)는 반도체 기판(10) 내의 불순물 도핑 영역(13), 불순물 도핑 영역(13)과 접속되는 콘택 플러그들(51) 및 금속 배선들(53)을 포함할 수 있다. 일 예로, 불순물 도핑 영역(13)은 반도체 기판(10) 내에 n형 또는 p형 불순물을 도핑하여 형성될 수 있다. 콘택 플러그들(51) 및 금속 배선들(53)은 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 나아가, 차폐 구조체들(50)은 제 1 거리(D1) 및 제 2 거리(D2)보다 작은 폭(W)을 가질 수 있다. 일 예에서, 차폐 구조체(50)의 폭(W)은 금속 배선들의 폭일 수 있다.
실시예들에서, 차폐 구조체들(50) 각각은 서로 다른 색의 빛에서 감지된 제 1 및 제 2 픽셀 신호들을 처리하는 제 1 및 제 2 아날로그 회로 블록들(30a, 30b) 사이에 배치되므로, 서로 인접하는 제 1 및 제 2 아날로그 회로들(35a, 35b) 간의 전기적 간섭(예를 들어, 전기적 커플링)을 줄일 수 있다. 따라서, 이미지 센서에 구비된 아날로그 회로들의 성능이 향상될 수 있다.
도 8, 도 9, 및 도 10은 본 발명의 다양한 실시예들에 따른 이미지 센서의 개략적인 평면도들이다. 설명의 간략함을 위해, 도 6 및 도 7을 참조하여 앞서 설명된 이미지 센서와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 8을 참조하면, 아날로그 회로 영역(R2)의 반도체 기판(10) 상에서 x축 방향을 따라 제 1 및 제 2 아날로그 회로 블록들(30a, 30b)이 번갈아 배치될 수 있으며, 서로 인접하는 제 1 아날로그 회로 블록(30a)과 제 2 아날로그 회로 블록(30b) 사이에 차폐 구조체(50)가 배치될 수 있다.
일 예로, 제 1 아날로그 회로 블록들(30a) 각각에서, 제 1 아날로그 회로들(35a)은 제 1 거리(D1)만큼 서로 이격되어 배치될 수 있다. 마찬가지로, 제 2 아날로그 회로 블록들(30b) 각각에서, 제 2 아날로그 회로들(35b)은 제 1 거리(D1)만큼 서로 이격되어 배치될 수 있다. 그리고, 인접하는 제 1 아날로그 회로(35a)와 제 2 아날로그 회로(35b)는 제 1 거리(D1)보다 큰 제 2 거리(D2)만큼 서로 이격되어 배치될 수 있다. 또한, 차폐 구조체(50)는 제 2 거리(D2)보다 작은 폭(W)을 가질 수 있다.
도 8에 도시된 실시예에 따르면, 제 1 또는 제 2 아날로그 회로 블록들(30a, 30b) 각각에서, 인접하는 제 1 아날로그 회로들(35a) (또는 제 2 아날로그 회로들(35b)) 사이의 제 1 거리(D1)이 제 2 거리(D2)보다 작으므로, 제 1 및 제 2 아날로그 회로 블록들(30a, 30b)이 차지하는 면적이 감소될 수 있다.
도 9를 참조하면, 제 1 아날로그 회로 블록들(30a) 각각에서, 제 1 아날로그 회로들(35a)은 제 1 거리(D1)만큼 서로 이격되어 배치될 수 있다. 마찬가지로, 제 2 아날로그 회로 블록들(30b) 각각에서, 제 2 아날로그 회로들(35b)은 제 1 거리(D1)만큼 서로 이격되어 배치될 수 있다. 그리고, 인접하는 제 1 아날로그 회로(35a)와 제 2 아날로그 회로(35b)는 제 1 거리(D1)보다 큰 제 2 거리(D2)만큼 서로 이격되어 배치될 수 있다. 이 실시예에서, 차폐 구조체(50)의 폭(W)은 제 1 거리(D1)보다 크고 제 2 거리(D2)보다 작을 수 있다. 차폐 구조체(50)의 폭(W)이 증가함에 따라, 인접하는 제 1 아날로그 회로(35a)와 제 2 아날로그 회로(35b) 간의 전기적 커플링이 보다 감소될 수 있다.
도 10을 참조하면, 반도체 기판(10)은 APS 어레이 영역(R1), 제 1 아날로그 회로 영역(R2), 및 제 2 아날로그 회로 영역(R3)을 포함할 수 있다. 도 6 및 도 7을 참조하여 설명한 것처럼, APS 어레이 영역(R1)은 제 1 내지 제 3 픽셀 영역들(P1a, P1b, P2, P3)을 포함하며, 제 1 아날로그 회로 영역(R2)은 도 4 및 도 5를 참조하여 설명된 제 1 및 제 2 CDS 회로 블록들(30a, 30b)을 포함할 수 있다. 제 2 아날로그 회로 영역(R3)은 제 1 및 제 2 ADC 회로 블록들(40a, 40b)을 포함할 수 있다.
제 1 내지 제 3 픽셀 영역들(P1a, P1b, P2, P3)은 APS 어레이 영역(R1)에서 x축 방향 및 y축 방향을 따라 매트릭스 형태로 배열될 수 있다.
제 1 및 제 2 CDS 회로 블록들(30a, 30b)은 제 1 아날로그 회로 영역(R2)의 반도체 기판(10) 상에서 x축 방향을 따라 번갈아 배열될 수 있다. 나아가, 제 1 CDS 회로 블록들(30a) 각각은 복수 개의 제 1 CDS 회로들(35a)을 포함하며, 제 2 CDS 회로 블록들(30b) 각각은 복수 개의 제 2 CDS 회로들(35b)을 포함할 수 있다. 실시예들에 따르면, 제 1 및 제 2 CDS 회로들(35a, 35b) 각각은 도 5를 참조하여 설명한 것처럼, 커패시터들 및 스위치를 포함할 수 있다. 실시예들에서, 제 1 CDS 회로들(35a)은 액티브 픽셀 센서 어레이(1)의 제 1 출력 라인들(OUT1)과 각각 연결될 수 있으며, 제 2 CDS 회로들(35b)은 액티브 픽셀 센서 어레이(1)의 제 2 출력 라인들(OUT2)과 각각 연결될 수 있다.
제 1 및 제 2 ADC 회로 블록들(40a, 40b)은 제 2 아날로그 회로 영역(R3)의 반도체 기판(10) 상에서 x축 방향을 따라 번갈아 배치될 수 있다. 제 1 ADC 회로 블록들(40a) 각각은 복수 개의 제 1 ADC 회로들(45a)을 포함하며, 제 2 ADC 회로 블록들(40b) 각각은 복수 개의 제 2 ADC 회로들(45b)을 포함할 수 있다. 실시예들에 따르면, 제 1 및 제 2 ADC 회로들(45a, 45b) 각각은 도 5를 참조하여 설명한 것처럼, 비교기를 포함할 수 있다. 실시예들에서, 제 1 ADC 회로들(45a)은 제 1 CDS 회로들(35a)과 각각 연결될 수 있으며, 제 2 ADC 회로들(45b)은 제 2 CDS 회로들(35b)과 각각 연결될 수 있다.
일 예에서, 차폐 구조체들(50)은 서로 인접하는 제 1 CDS 회로(35a)와 제 2 CDS 회로(35b) 사이에서 인접하는 제 1 ADC 회로(45a)와 제 2 ADC 회로(45b) 사이로 y축 방향을 따라 연장될 수 있다. 즉, 복수 개의 제 1 CDS 회로들(35a)과 복수 개의 제 1 ADC 회로들(45a)이 인접하는 차폐 구조체들(50) 사이에 배치될 수 있다. 또한, 복수 개의 제 2 CDS 회로들(35b)과 복수 개의 제 2 ADC 회로들(45b)이 인접하는 차폐 구조체들(50) 사이에 배치될 수 있다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 다른 예를 나타내는 블록도이다. 설명의 간략함을 위해, 도 4를 참조하여 앞서 설명된 이미지 센서와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 11을 참조하면, 액티브 픽셀 센서 어레이(1)는 베이어 형태로 배열되는 단위 픽셀들(PR, PB, PG1, PG2)을 포함하며, 일 방향을 따라 번갈아 배치되는 제 1 및 제 2 출력 라인들(OUT1, OUT2)을 포함할 수 있다.
상관 이중 샘플러(3)는 일 방향을 따라 번갈아 배치되는 제 1 CDS 회로 블록들(30a) 및 제 2 CDS 회로 블록들(30b)을 포함할 수 있다. 제 1 CDS 회로 블록들(30a) 각각은 제 1 출력 라인들(OUT1)과 연결되는 복수 개의 제 1 CDS 회로들(35a)을 포함할 수 있으며, 제 2 CDS 회로 블록들(30b) 각각은 제 2 출력 라인들(OUT2)과 연결되는 복수 개의 제 2 CDS 회로들(35b)을 포함할 수 있다.
실시예들에 따르면, 액티브 픽셀 센서 어레이(1)의 제 1 출력 라인들(OUT1) 중 n개(n은 자연수)의 제 1 출력 라인들(OUT1)이 각 제 1 CDS 회로 블록(30a)과 연결될 수 있다. 또한, 액티브 픽셀 센서 어레이(1)의 제 2 출력 라인들(OUT2) 중 n개(n은 자연수)의 제 2 출력 라인들(OUT2)이 각 제 2 CDS 회로 블록(30b)과 연결될 수 있다. 그리고, 각 제 1 CDS 회로 블록(30a)은 n개의 제 1 CDS 회로들(35a)을 포함할 수 있으며, 각 제 2 CDS 회로 블록(30b)은 제 2 CDS 회로들(35b)을 포함할 수 있다.
아날로그-디지털 컨버터(4)는, 상관 이중 샘플러(3)와 마찬가지로, 일 방향을 따라 서로 번갈아 배치되는 제 1 ADC 회로 블록들(40a) 및 제 2 ADC 회로 블록들(40b)을 포함할 수 있다. 그리고, 제 1 ADC 회로 블록들(40a) 각각은 n개의 제 1 ADC 회로들(45a)을 포함하며, 제 2 ADC 회로 블록들(40b) 각각은 n개의 제 2 ADC 회로들(45b)을 포함할 수 있다.
도 12, 도 13, 및 도 14는 본 발명의 실시예들에 따른 이미지 센서의 다른 예들을 설명하기 위한 개략적인 평면도들이다. 설명의 간략함을 위해, 도 6 및 도 7을 참조하여 앞서 설명된 이미지 센서와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 12를 참조하면, 반도체 기판(10)은 APS 어레이 영역(R1) 및 아날로그 회로 영역(R2)을 포함할 수 있다.
APS 어레이 영역(R1)은, 도 6 및 도 7을 참조하여 설명한 것처럼, 서로 교차하는 x축 및 y축 방향들을 따라 매트릭스 형태로 배열된 복수 개의 제 1 내지 제 3 픽셀 영역들(P1a, P1b, P2, P3)을 포함할 수 있다. APS 어레이 영역(R1)은 제 1 및 제 2 출력 라인들(OUT1, OUT2)을 포함하며, 제 1 및 제 2 출력 라인들(OUT1, OUT2)은 x축 방향을 따라 서로 번갈아 배치될 수 있다.
실시예들에 따르면, 제 1 및 제 2 아날로그 회로 블록들(30a, 30b)이 아날로그 회로 영역(R2)의 반도체 기판(10) 상에 배치될 수 있으며, x축 방향을 따라 번갈아 배열될 수 있다.
제 1 아날로그 회로 블록들(30a) 각각은 n개의 제 1 아날로그 회로들(35a)을 포함할 수 있으며, 제 1 아날로그 회로들(35a)은 x축 방향을 따라 제 1 거리(D1)으로 서로 이격되어 배치될 수 있다. 제 2 아날로그 회로 블록들(30b) 각각은 n개의 제 2 아날로그 회로들(35b)을 포함할 수 있으며, 제 2 아날로그 회로들(35b)은 x축 방향을 따라 제 1 거리(D1)으로 서로 이격되어 배치될 수 있다. 실시예들에서, 제 1 아날로그 회로들(35a)은, 앞에서 설명한 바와 같이, 도 4 및 도 5를 참조하여 설명된 제 1 CDS 회로들(35a)이거나, 제 1 ADC 회로들(45a)일 수 있다. 제 2 아날로그 회로들(35b)은 도 4 및 도 5를 참조하여 설명된 제 2 CDS 회로들(35b)이거나, 제 2 ADC 회로들(45b)일 수 있다.
x축 방향에서 서로 인접하는 제 1 아날로그 회로와 제 2 아날로그 회로는 제 2 거리(D2)만큼 서로 이격될 수 있다. 제 1 아날로그 회로(35a)와 제 2 아날로그 회로(35b) 사이의 제 2 거리(D2)은, 도 12에 도시된 바와 같이, 제 1 거리(D1)과 실질적으로 동일할 수 있다. 이와 달리, 제 1 아날로그 회로(35a)와 제 2 아날로그 회로(35b) 사이의 제 2 거리(D2)은, 도 13 및 도 14에 도시된 바와 같이, 제 1 거리(D1)보다 클 수도 있다.
차폐 구조체(50)가 서로 인접하는 제 1 CDS 회로 블록(30a)과 제 2 CDS 회로 블록(30b) 사이에 배치될 수 있다. 차폐 구조체(50)는 x축 방향에 수직하는 y축 방향으로 연장될 수 있으며, 제 2 거리(D2)보다 작은 폭(W)을 가질 수 있다. 다른 예로, 차폐 구조체(50)는 도 14에 도시된 바와 같이, 제 2 거리(D2)보다 작고 제 1 거리(D1)보다 큰 폭(W)을 가질 수도 있다. 나아가, 차폐 구조체(50)는, 앞서 설명한 바와 같이, 반도체 기판(10) 내의 불순물 도핑 영역(13), 불순물 도핑 영역(13)과 접속되는 콘택 플러그들(51) 및 금속 배선들(53)을 포함할 수 있다.
도 15는 본 발명의 실시예들에 따른 이미지 센서가 적용되는 전자 장치의 개략적인 블록도이다.
본 발명의 실시 예들에 따른 이미지 센서는 이미지 촬영 기능을 구비한 다양한 전자 장치들에 적용될 수 있다. 예를 들어, 본 발명의 실시 예들에 따른 이미지 센서는, 모바일 폰, 스마트 폰, 디지털 카메라, 또는 디지털 캠코더에 적용될 수 있다. 다른 예로, 본 발명의 실시예들에 따른 이미지 센서는 PDA(personal digital assistant), PMP(portable multimedia player), DMB(digital multimedia broadcast) 장치, GPS(global positioning system) 장치, 휴대용 게임기(handled gaming console), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
도 15를 참조하면, 전자 장치(1000)는 이미지 센서(1100), 프로세서(1200), 메모리(1300), 디스플레이(1400) 및 버스(1500)를 포함한다. 도 17에 도시된 바와 같이, 이미지 센서(1100)는 프로세서(1200)의 제어에 응답하여 외부의 영상 정보를 캡쳐(Capture)한다. 프로세서(1200)는 캡쳐된 영상정보를 버스(1500)를 통하여 메모리(1300)에 저장한다. 프로세서(1200)는 메모리(1300)에 저장된 영상정보를 디스플레이(1400)로 출력한다.
전자 장치(1000)는 컴퓨터 시스템, 카메라 시스템, 스캐너, 기계화된 시계 시스템, 네비게이션 시스템, 비디오 폰, 감독 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감시 시스템, 이미지 안정화 시스템 등을 예시할 수 있으나, 이에 제한되는 것은 아니다. 또한, 전자 장치(1000)가 모바일 장치에 적용되는 경우, 모바일 장치에 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 제 1 방향을 따라 서로 교대로 배열되는 제 1 픽셀들 및 제 2 픽셀들;
상기 제 1 방향에 수직한 제 2 방향으로 연장되며 상기 제 1 픽셀들과 각각 연결되는 제 1 출력 라인들;
상기 제 1 방향에 수직한 제 2 방향으로 연장되며 상기 제 2 픽셀들과 각각 연결되는 제 2 출력 라인들로서, 상기 제 2 출력 라인들 각각은 서로 인접하는 상기 제 1 출력 라인들 사이에 배치되는 것;
상기 제 1 방향을 따라 서로 교대로 배열되는 제 1 아날로그 회로 블록들 및 제 2 아날로그 회로 블록들; 및
서로 인접하는 상기 제 1 및 제 2 아날로그 회로 블록들 사이에 각각 배치되는 차폐 구조체들을 포함하되,
상기 제 1 아날로그 회로 블록들 각각은 상기 제 1 출력 라인들과 각각 연결되는 복수 개의 제 1 아날로그 회로들을 포함하고,
상기 제 2 아날로그 회로 블록들 각각은 상기 제 2 출력 라인들과 각각 연결되는 복수 개의 제 2 아날로그 회로들을 포함하는 이미지 센서. - 제 1 항에서 있어서,
상기 제 1 아날로그 회로들은 상기 제 1 방향에서 제 1 거리만큼 서로 이격되어 배치되고,
상기 제 1 방향에서 인접하는 상기 제 1 아날로그 회로와 상기 제 2 아날로그 회로는 제 2 거리만큼 이격되되, 상기 제 2 거리는 상기 제 1 거리와 실질적으로 동일한 이미지 센서. - 제 2 항에서 있어서,
상기 차폐 구조체들은 상기 제 2 거리보다 작은 폭을 갖는 이미지 센서. - 제 1 항에서 있어서,
상기 제 1 아날로그 회로들은 상기 제 1 방향에서 제 1 거리만큼 서로 이격되어 배치되고,
상기 제 1 방향에서 인접하는 상기 제 1 아날로그 회로와 상기 제 2 아날로그 회로는 제 2 거리만큼 이격되되, 상기 제 2 거리는 상기 제 1 거리보다 큰 이미지 센서. - 제 4 항에서 있어서,
상기 차폐 구조체들은 상기 제 1 거리보다 크고, 상기 제 2 거리보다 작은 폭을 갖는 이미지 센서. - 제 1 항에서 있어서,
상기 제 1 및 제 2 픽셀들 각각은 컬러 필터를 포함하되, 상기 제 1 픽셀의 컬러 필터는 상기 제 2 픽셀의 컬러 필터와 다른 색을 갖는 이미지 센서. - 매트릭스 형태로 배열된 단위 픽셀들 및 상기 단위 픽셀들과 연결되며 일 방향을 따라 서로 번갈아 배열되는 제 1 및 제 2 출력 라인들을 포함하는 액티브 픽셀 센서 어레이; 및
상기 액티브 픽셀 센서 어레이의 상기 제 1 및 제 2 출력 라인들에서 출력되는 픽셀 신호를 디지털 신호로 변환하는 아날로그-디지털 컨버터를 포함하되,
상기 아날로그-디지털 컨버터는:
상기 일 방향을 따라 서로 이격되어 배치되는 복수 개의 차폐 구조체들;
서로 인접하는 상기 차폐 구조체들 사이에 배치되며, 상기 제 1 출력 라인들과 각각 연결되는 복수 개의 제 1 아날로그 회로들; 및
서로 인접하는 상기 차폐 구조체들 사이에 배치되며, 상기 제 2 출력 라인들과 각각 연결되는 복수 개의 제 2 아날로그 회로들을 포함하는 이미지 센서. - 제 7 항에 있어서,
상기 차폐 구조체들 각각은 서로 인접하는 상기 제 1 아날로그 회로와 상기 제 2 아날로그 회로 사이에 배치되는 이미지 센서. - 제 7 항에 있어서,
상기 단위 픽셀들은 제 1 방향을 따라 서로 교대로 배열되는 제 1 픽셀들 및 제 2 픽셀들을 포함하되,
상기 제 1 출력 라인들은 상기 제 1 방향에 수직하는 제 2 방향으로 연장되며, 상기 제 1 픽셀들과 각각 연결되고,
상기 제 2 출력 라인들은 상기 제 2 방향으로 연장되며, 상기 제 2 픽셀들과 각각 연결되는 이미지 센서. - 제 7 항에 있어서,
상기 제 1 아날로그 회로들은 제 1 거리만큼 서로 이격되고,
서로 인접하는 상기 제 1 아날로그 회로와 상기 제 2 아날로그 회로는 상기 제 1 거리보다 큰 제 2 거리만큼 서로 이격되는 이미지 센서.
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