WO2006038353A1 - 固体撮像装置 - Google Patents

固体撮像装置 Download PDF

Info

Publication number
WO2006038353A1
WO2006038353A1 PCT/JP2005/012194 JP2005012194W WO2006038353A1 WO 2006038353 A1 WO2006038353 A1 WO 2006038353A1 JP 2005012194 W JP2005012194 W JP 2005012194W WO 2006038353 A1 WO2006038353 A1 WO 2006038353A1
Authority
WO
WIPO (PCT)
Prior art keywords
pixel
transistor
solid
imaging device
state imaging
Prior art date
Application number
PCT/JP2005/012194
Other languages
English (en)
French (fr)
Inventor
Sougo Ohta
Mikiya Uchida
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to EP05755825A priority Critical patent/EP1684351A1/en
Priority to US10/574,775 priority patent/US20070126039A1/en
Publication of WO2006038353A1 publication Critical patent/WO2006038353A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements

Definitions

  • the present invention relates to a solid-state imaging device provided with a pixel having a MOS transistor, and more particularly to a pattern layout in a pixel cell and a solid-state imaging device having the layout.
  • Solid-state imaging devices are classified into FET type and CCD type having a MOS structure made of metal, oxide, and semiconductor depending on the method of moving carriers generated by photoelectric conversion.
  • This solid-state image sensor is used in various fields such as solar cells, image cameras, copiers, and facsimiles, and technical improvements and improvements in photoelectric conversion efficiency and device integration density are being achieved.
  • One of the amplification type solid-state imaging devices including an amplification element in a pixel is a CMOS process compatible sensor (hereinafter abbreviated as a CMOS sensor). This type of sensor is disclosed in documents such as Non-Patent Document 1.
  • FIG. 7 (a) is a diagram showing a circuit configuration and a cross section of a conventional CMOS sensor described in Patent Document 1
  • FIG. 7 (b) is a diagram showing a circuit of the cross section shown in (a).
  • Fig. 7 (c) is a diagram showing the state of charge during accumulation generated by the incidence of photons hv in the photoelectric conversion unit (hereinafter referred to as photodiode), and Fig. 7 (d) is after accumulation in the device. It is a figure which shows the state of electric charge.
  • the conventional CMOS sensor includes a plurality of pixels each including a pixel circuit, and a source follower load MOS transistor 100 7 connected to the pixel circuit.
  • the pixel circuit includes a photodiode 1001 that converts light into electrons (carriers), a photogate 1002 that is a MOS capacitor connected to the output of the photodiode 1001, and an output and a photogate 1002 of the photodiode 1001.
  • N-channel transfer transistor 1003 for transferring carriers Connected, N-channel transfer transistor 1003 for transferring carriers, n-channel reset transistor 1004 with one end connected to transfer transistor 1003 and the other end supplied with power supply voltage VDD, and gate Is connected to the transfer transistor 1003 and the reset transistor 1004, and the amplifying transistor 10 05 whose power supply voltage VDD is supplied to the drain and the n-channel selection switch transistor 1006 connected to the source of the amplifying transistor 1005 And have.
  • the pixel circuit of the conventional CMOS sensor includes a P-type well 1017 formed on a semiconductor substrate and a gate oxide film 1018 provided on the P-type well 1017. And a first-layer polysil019 provided on the gate oxide film 1018, a second-layer polysil020, and an n + floating diffusion region (FD) provided on the p-type well 1017.
  • the first layer poly Sil019 functions as the electrode of the photogate 1002 and the gate electrode of the reset transistor 1004.
  • One of the features of the conventional sensor shown here is full CMOS transistor process compatibility, in which the MOS transistor in the pixel portion and the MOS transistor in the peripheral circuit can be formed in the same process. Therefore, there is an advantage that the number of masks and process steps can be greatly reduced compared to a solid-state imaging device composed of a CCD.
  • CMOS sensor In order to spread the depletion layer under the photogate 1002, a positive voltage is applied to the control pulse ⁇ PG.
  • the floating diffusion part (FD part) 1021 is fixed to the power supply VDD by setting the control pulse ci) R high to prevent blooming during charge accumulation.
  • photons hv are irradiated and carriers are generated under the photogate 1002, electrons are accumulated in the depletion layer under the photogate 1002, and holes are discharged through the P-type well 1017.
  • the control pulse ⁇ PG and the control pulse ⁇ TX are set so that the barrier under the transfer transistor 1003 is removed and the electrons under the photogate 1002 are completely transferred to the FD section 1021. (See Figure 7 (d)). Since this process is complete transfer, afterimages and noise Does not occur in the photodiode 1001.
  • the potential of the FD unit 1021 changes according to the number of electrons.
  • CMOS sensor In the FD section 1021, kTC noise due to reset (thermal noise due to parasitic capacitance C generated when the transistor is turned on and off) is generated. This is a result of sampling and accumulating the output before carrier transfer by optical hv. It can be removed by taking the difference from the bright output. Therefore, this CMOS sensor is characterized by low noise and high S / N signal. In addition, since it is completely non-destructive reading, multi-functionality can be realized. In addition, the XY address system has the advantages of high yield and low power consumption.
  • FIG. 8 is a circuit diagram showing a pixel configuration of a conventional 4Tr type CMOS sensor.
  • This type of CMOS sensor is called a 4Tr type CMOS sensor because each pixel has four transistors: a transfer transistor 1102, a reset transistor 1103, an amplification transistor 1104, and a selection transistor 1105. Is.
  • the conventional 4Tr type CMOS sensor is connected to the photodiode 1101 serving as a photoelectric conversion unit and the output unit of the photodiode 1101, and transfers the signal charges accumulated in the photodiode 1101.
  • the pixel portion of the 4Tr-type CMOS sensor having the photodiode 1101, the transfer transistor 1102, the reset transistor, the amplification transistor, and the selection transistor is laid out in a pattern as shown in FIG. 9, for example. .
  • FIG. 9 is a diagram showing a planar layout of the pixel portion of the conventional 4Tr type CMOS sensor shown in FIG.
  • 1101a is a photodiode region
  • 1102a is a transfer transistor
  • 1103a is a reset transistor gate
  • 1104a is an amplification transistor gate
  • 1105a is a selection transistor gate.
  • Reference numeral 1106 denotes a floating diffusion region for converting the signal charge accumulated in the photodiode and transferred by the transfer transistor into a potential.
  • the 4Tr type CMOS sensor requires that an amplifying means (amplifier) and four transistors for its control must be arranged in one pixel.
  • the ratio of the photodiode to the pixel (area ratio), or the ratio of the area where light enters to the pixel (aperture ratio) tends to be small. Therefore, in a 4Tr type CMOS sensor, the dynamic range, sensitivity, S / N ratio, etc. of the imaging device may be reduced.
  • Patent Document 1 and Patent Document 2 have proposed a pixel configuration in which pixel selection is performed using a reset transistor and selection transistors are eliminated in order to reduce the pixel cell size and improve the aperture ratio of the photodiode. Yes.
  • This type of solid-state imaging device eliminates the transistor for selection, and has three transistors, a transfer transistor, a reset transistor, and an amplifying transistor, in each pixel internal region. It is called a sensor.
  • FIG. 10 is a diagram showing a circuit configuration of a pixel of the conventional 3Tr type CMOS sensor
  • FIG. 11 is a plan view showing a layout of the pixel of the conventional 3Tr type CMOS sensor shown in FIG.
  • the signal charge stored in the photodiode 1101 is transferred to the FD section by the transfer transistor 1102.
  • the transferred charge is converted into a voltage by an amplifying transistor 1104 and output as a pixel signal.
  • the signal stored in the floating diffusion turns on the 1103 reset transistor to discharge the charge and return to the initial state.
  • reference numeral 1101a denotes a photodiode (region)
  • 1102a, 1103a, and 1104a denote transfer transistor, reset transistor, and amplification transistor gates, respectively.
  • This type of CMOS sensor has the feature that the area can be reduced by the amount that the gate of the selection transistor is not formed.
  • FIG. 12 is a diagram showing an example of a conventional pixel circuit configuration in which two pixels share one amplification means. This figure shows the circuit configuration for two pixels. The operation of this conventional pixel circuit will be briefly described.
  • the transfer transistor 1102 in the column of the pixel array (for example, the upper pixel in FIG. 12) from which the signal stored in the photodiode 1101 is read is turned on, and the read signal charge is stored in the floating diffusion.
  • the stored signal charge is converted into a voltage by using the amplifying transistor 1104, and the selection transistor 1105 is turned on to read it out as a pixel signal.
  • the transistor for transfer (for example, the lower pixel in FIG. 12) 1102 in the row of the pixel array to be read is turned on, and the stored signal is transferred to the floating diffusion.
  • Subsequent operations of the reset transistor 1103, the amplification transistor 1104, and the selection transistor 1105 are the same as those described for the upper pixel.
  • Patent Document 3 proposes a solid-state imaging device having a configuration in which the pixel circuit configuration is substantially a 3Tr type CM ⁇ S and a plurality of pixels share one amplification means.
  • FIG. 13 is a diagram showing a pixel circuit configuration of a conventional 3Tr type CMOS. In the figure, two pixels are shown.
  • the transfer transistor 1102 in the column of the pixel array (for example, the upper pixel in FIG. 13) that reads the signal charge stored in the photodiode 1101 is turned on and read out. Stored signal charge in the floating diffusion. Then, the signal stored in the floating diffusion is converted into a voltage using an amplifying transistor 1104 and output. At this time, the selection transistor can be eliminated by maintaining the floating diffusion potential of the pixel that is not read out at 0V.
  • the reset transistor 1103 is turned on to store in the floating diffusion.
  • the obtained signal can be discharged and returned to the initial state.
  • the transfer transistor 1102 (for example, the lower pixel in FIG. 13) in the row of the pixel array to be read is turned on, and the stored signal is transferred to the floating diffusion.
  • Non-patent document 1 IEEE TRANSACTIONS ON ELECTRON DEVICE, VOL41
  • Patent Document 1 JP-A-9-46596
  • Patent Document 2 JP-A 63-100879
  • Patent Document 3 US Patent No. 6, 043, 478
  • FIG. 11 shows a layout in which 3Tr is arranged in one pixel cell.
  • 3Tr is arranged in one pixel cell.
  • CMOS type image pickup device leakage due to stress on the semiconductor substrate occurs depending on the protruding length (finger length) of the gate electrode of the transistor and the arrangement position of the transistor in the pixel region. For this reason, sensitivity shading and implicit shading may occur in the conventional 3 Tr type CMOS sensor (imaging device) in which the element layout is uneven among the pixels.
  • the present invention has been made to solve the above-described problem, and provides a pattern layout of a cell in which the area of a pixel is miniaturized and makes the element layout uniform between pixels.
  • An object is to provide a possible image sensor.
  • the solid-state imaging device of the present invention includes a photodiode formed on a substrate, which converts light into signal charges and accumulates, and a gate electrode, and reads out the signal charge accumulated in the photodiodes. And a floating diffusion that is provided in a side region of the gate electrode of the transfer transistor on the substrate and converts the signal charge read through the transfer transistor into a potential.
  • the solid-state imaging device includes a plurality of pixels including a first pixel and a second pixel adjacent to each other, the first pixel having a gate electrode, and one end of the first pixel.
  • a reset transistor connected to both of the photodiodes in the pixel and the second pixel and having a power supply voltage supplied to the other end thereof is further provided, and the second pixel includes the reset transistor in the first pixel and the second pixel.
  • an amplifying transistor that has a gate electrode connected to both the transfer transistors in the second pixel and amplifies the potential converted by the floating diffusion.
  • the first pixel and the second pixel share the reset transistor and the amplifying transistor, and the number of transistors provided in the first pixel and the second pixel is reduced. Since it can be made equal, the pixel size can be reduced as compared with the conventional case. Further, when the pixel size is not reduced, the size of the photodiode can be increased, so that the aperture ratio can be increased and the sensitivity can be improved as compared with the conventional imaging device.
  • the amplification transistor is not provided in the first pixel and the reset transistor is provided in the second pixel.
  • the plurality of pixels are arranged one-dimensionally or two-dimensionally so that the distance between the centers of gravity in the same direction of the photodiodes provided in each of the plurality of pixels is constant. Thus, variation in signal output pixels for converting incident light is suppressed.
  • the gate electrode of the reset transistor and the gate electrode of the amplifying transistor in which the first pixel and the second pixel have the same shape and size may be included in the first pixel or By arranging at the same position in the second pixel, the stress applied to the gate electrode from the element isolation film or the like can be made uniform for each pixel, so that the amount of leakage current is made uniform and the sensitivity shading is performed at the same time. Can be suppressed.
  • a first contact connected to the reset transistor and a second contact connected to the amplifying transistor are further provided, and the position of the first contact in the first pixel is Since the position of the second contact in the second pixel is the same, variation in light incident on the photodiode for each pixel can be suppressed, so that occurrence of shading can be suppressed.
  • a refractory metal such as tungsten is preferably used.
  • the gate electrode is arranged. Variations in the thickness of the interlayer insulating film seen from pixel to pixel are suppressed. Therefore, in this solid-state imaging device, variation in the distance from the microlens to the photodiode is suppressed, and the occurrence of shading such as even-odd shading can be suppressed.
  • a reset transistor and an amplifying transistor which are components of a pixel circuit that detects incident light, are arranged in two pixel cells, and the two transistors are arranged in two. Since it is used in common by two pixel cells, the number of elements incorporated in one pixel cell is reduced and the pixel area is reduced. As a result, the centers of gravity of the photodiodes are arranged with a certain spatial distance, the cell pitch can be miniaturized, and the solid-state imaging device can be miniaturized. In addition, since the number of elements in one pixel is small, the aperture ratio of the photodiode can be increased and the sensitivity can be increased. In this way, a high-performance sensor can be realized.
  • FIG. 1 is a diagram showing a pattern layout of a pixel cell portion of a solid-state imaging device according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing an example of a solid-state imaging device according to the first embodiment.
  • FIG. 3 is a layout diagram in which a transmission contact pattern to a metal wiring is superimposed on an in-pixel pattern layout in the solid-state imaging device according to the first embodiment.
  • FIG. 4 is a diagram showing a layout of pixels in 4 rows ⁇ 4 columns in the solid-state imaging device according to the first embodiment.
  • FIG. 5 is a diagram showing a pattern layout of a pixel cell portion of a solid-state imaging device according to a second embodiment of the present invention.
  • FIG. 6 is a diagram showing a pixel layout of a 4Tr type CMOS sensor in which amplifying means (amplifier unit) is shared by a plurality of pixels.
  • FIG. 7 (a) is a diagram showing a circuit configuration and a cross section of a conventional CMOS sensor, (b) is a diagram showing a cross section shown in (a) in a circuit, and (c) is a photoelectric conversion unit.
  • FIG. 3D is a diagram showing the state of charge during accumulation generated by the incidence of photons in FIG. 2, and FIG. 4D is a diagram showing the state of charge after being accumulated in the device.
  • FIG. 8 is a circuit diagram showing a pixel configuration of a conventional 4Tr type CMOS sensor.
  • FIG. 9 is a diagram showing a planar layout of the pixel portion of the conventional 4Tr type CMOS sensor shown in FIG.
  • FIG. 10 is a diagram showing a circuit configuration in a pixel of a conventional 3Tr type CMOS sensor.
  • FIG. 11 is a diagram showing a pixel layout of the conventional 3Tr type CMOS sensor shown in FIG.
  • FIG. 12 is a diagram showing an example of a conventional pixel circuit configuration in which two pixels share one amplification means.
  • FIG. 1 is a diagram showing a pattern layout of a pixel cell unit (pixel) of the solid-state imaging device according to the first embodiment of the present invention.
  • pixel pixel cell unit
  • FIG. 2 is a circuit diagram showing an example of the solid-state imaging device of the present embodiment.
  • the solid-state imaging device includes photodiodes 1 1 1 1 1 1 to 1 _m_n, transfer transistors 2_1 _ :! to 2_m_n, and reset transistors 3 _ 1 _: ! ⁇ 3_m_n, amplification transistor 4_1 _ :! ⁇ 4_m_n, row signal line 6 _ :! ⁇ 6_m, row signal storage unit 7, column selection unit 8, row selection unit 9, and transfer transistor Control line 10 — :! ⁇ 10—n, reset transistor control spring 11: 1:! ⁇ 111-1n, load transistor group 13 and pixel unit power supply 14 are provided.
  • m and n are both integers of 2 or more.
  • Photodiodes ! To l_m_n convert incoming light into electrical signals.
  • Amplifying transistor 4 1 1:! ⁇ 4 m—n amplifies the transferred signal charge.
  • Reset transistors 3—1— :! to 3—m—n reset the signal charge.
  • ⁇ 4 m ⁇ n are two-dimensionally arranged in unit cells having m stages in the vertical direction and n stages in the horizontal direction.
  • the reset transistor control lines 11-1 to 11-n are connected to the gates of the reset transistors 3-1- :! to 3-m-n.
  • the source of m-n is the
  • the signal line 6 _ :! ⁇ 6_m is connected, and a load transistor group 13 is provided at one end thereof.
  • the other ends of the row signal lines 6_ :! to 6_m are connected to a row signal storage unit 7 including a switch transistor that takes in signals for one row.
  • the row signal storage unit 7 sequentially outputs final outputs according to the column selection pulse supplied from the column selection unit 8.
  • the pixel cell shown in FIG. 1 has a CMOS transistor (solid-state imaging device) without a selection transistor according to the first embodiment of the present invention, in which two pixels share a reset transistor and an amplifying transistor.
  • CMOS transistor solid-state imaging device
  • FIG. 1 shows the pattern layout.
  • This figure shows a layout excluding the wiring layout such as aluminum, and the circuit configuration of the CMOS sensor is the same as that of the pixel circuit sharing one amplification means among the plurality of pixels described in FIG.
  • the solid-state imaging device of this embodiment includes a first pixel (first pixel cell) 230 and a second pixel (second pixel cell) 231 and is arranged in a one-dimensional or two-dimensional manner.
  • the configuration of the peripheral circuit is the same as that of the conventional solid-state imaging device shown in FIG.
  • the first pixel 230 and the second pixel 231 indicated by the dotted line frame are adjacently arranged at a pixel pitch based on a line passing through the point A (floating diffusion) in FIG.
  • a photodiode 201 that converts light into signal charges (carriers such as electrons) and a transfer for transferring the signal charges accumulated in the photodiode 201 are used.
  • a gate electrode 202 of the transistor and a floating diffusion 206 for converting the signal charge stored in the photodiode 201 and transferred by the transfer transistor into a potential are provided.
  • the first pixel 230 is provided in the gate electrode 204 of the amplification transistor that amplifies the signal charge transferred by the transfer transistor, and in a region located on both sides of the gate electrode 204 in the substrate.
  • the gate electrode 204 of the amplification transistor that amplifies the signal charge transferred by the transfer transistor, and in a region located on both sides of the gate electrode 204 in the substrate.
  • it has an n-type diffusion layer active region.
  • an output contact 208 for outputting a signal from the first pixel 230 and a power contact 207 for connecting to the power voltage supply unit are provided.
  • the second pixel 231 is provided with a gate electrode 203 of a reset transistor for resetting a signal transferred to the transfer transistor, and a region located on both sides of the gate electrode 203 in the substrate.
  • a gate electrode 203 of a reset transistor for resetting a signal transferred to the transfer transistor
  • a region located on both sides of the gate electrode 203 in the substrate For example, an n-type diffusion layer active region and a diffusion layer active region And a contact 209 for transmitting to the amplifying transistor which transmits the signal whose potential is converted by the floating diffusion 206 to the amplifying transistor, and a power contact 207 provided on the diffusion layer active region for supplying the power source voltage And.
  • the floating diffusion 206 in the first pixel 230 is connected to a diffusion layer active region provided on the side of the gate electrode 203 of the reset transistor.
  • the first pixel 230 and the second pixel 231 adjacent to each other share one amplification transistor and one reset transistor.
  • the number of transistors provided in one pixel is two, and the size of the pixel (cell) can be further reduced as compared with the conventional solid-state imaging device. .
  • the solid-state imaging device of the present embodiment has higher sensitivity than before and can realize a high S / N ratio.
  • the aperture ratio of the photodiode can be further improved without reducing the size of the pixel.
  • each pixel of the solid-state imaging device of the present embodiment is provided with a photodiode 201 and two MOS transistors, and the variation in the number of transistors is smaller than that of the conventional solid-state imaging device. It is summer.
  • the transistor is arranged so as to be biased toward one of the first pixel 230 and the second pixel 231, the variation in layout for each pixel becomes large, resulting in a problem. Specifically, when one transistor is provided in the first pixel and three transistors are provided in the second pixel, the second pixel is occupied by the gate of the transistor, so the cell area is reduced. Or, it becomes difficult to improve the aperture ratio of the photodiode.
  • FIG. 6 is a diagram showing an example of a pattern layout in which one transistor is arranged in the first pixel 230 and three transistors are arranged in the second pixel 231.
  • the same reference numerals as in FIG. 6 are arranged in FIG. 6 in FIG. 6, the same reference numerals as in FIG.
  • one gate electrode 402 of the transfer transistor is arranged for each pixel 230 and 231.
  • the gate electrode 404 of the amplifying transistor is arranged between the gate electrode 403 of the reset transistor and the gate electrode 402 of the transfer transistor in the second pixel 231, the area in the pixel cell is considerably occupied. Therefore, it becomes difficult to reduce (miniaturize) the cells in the vertical direction in the figure.
  • the first pixel 230 In this area there is a blank space around the photodiode 201, which is very unbalanced from the layout of the second pixel 231.
  • the pixel 230 includes the transfer transistor and the amplifying transistor gate electrode 204, and the second pixel 231 includes the transfer transistor and the reset transistor. Therefore, the space inside both pixels can be used effectively, and the pixel area can be further reduced as compared with the conventional solid-state imaging device of 4TrZ pixels or 3Tr / pixels. Conversely, unless the pixel area is reduced, the photodiode area can be expanded and the aperture ratio can be increased.
  • FIG. 3 shows a first layer metal wiring and a first layer metal wiring to a second layer metal wiring (not shown) in the in-pixel pattern layout in the solid-state imaging device according to the first embodiment shown in FIG.
  • FIG. 6 is a layout diagram in which the transmission contact patterns are superimposed.
  • the floating diffusion 206 of each pixel sharing the amplification transistor by two pixels is wired by the transmission wiring 210 made of the first layer metal via the transmission contact 209, and the reset transistor Share the source region (the diffusion layer common to the floating diffusion diffusion layer region) and connect to the gate electrode 204 of the amplifying transistor via a contact.
  • the power supplied to the reset transistor and amplification transistor from the outside is supplied from the power contact 212 through the second layer metal wiring (not shown) to the transmission wiring 210, which is the first layer metal wiring, and the power contact. It is supplied through 207.
  • the transmission wiring 210 functions as a wiring for transmitting the charge signal whose potential has been converted by the floating diffusion 206 to the amplification transistor.
  • the output of the charge due to the light incident on the photodiode 201 is output from the output wiring 211 through the output contact 208. That is, the output wiring 211 is a wiring for reading out the signal whose potential has been converted. As described above, it can be seen that in the pixel layout in the solid-state imaging device of the present embodiment, metal wiring can also be wired without density density.
  • FIG. 1 and FIG. 3 two pixels share an amplification transistor and a reset transistor. Although the minimum two pixels necessary to explain the out-out are shown, an actual solid-state imaging device has an array of many pixels.
  • the pixel array shown in FIG. 4 is characterized in that the vertical pixel pitch 120 and the horizontal pixel pitch 119 of the pixel array are both equal when the center of gravity of the photodiode is used as a reference.
  • the center of gravity of the photodiode indicates the position where the light incident perpendicularly to the imaging device has the highest intensity on the photodiode.
  • the area surrounded by the thick dotted line in the figure is one pixel.
  • each pixel includes a photodiode region 113 in which a photodiode is disposed, a transfer transistor region 114 in which a transfer transistor is disposed, and a floating diffusion.
  • the pixel cells are arranged such that a pixel provided with a reset transistor (second pixel 231 shown in FIG. 1) and a pixel provided with an amplifying transistor (first pixel 230 shown in FIG. 1) are arranged in the row arrangement direction. They are arranged alternately.
  • pixel A having a reset transistor and pixel B having an amplifying transistor may be arranged in the vertical direction as ABBAABBA.
  • various forms are possible in consideration of the ease of layout of the first layer and second layer metal wirings connecting the entire pixel array.
  • FIG. 5 is a diagram showing a pattern layout of the pixel cell portion of the solid-state imaging device according to the second embodiment of the present invention.
  • the pattern layout of the pixel cell part of this embodiment is a pattern layout of a 3Tr type CMOS sensor in which two pixels share a reset transistor and an amplifying transistor as in the first embodiment.
  • FIG. 5 shows the wiring layout such as aluminum wiring except the wiring layout, and the circuit configuration of the pixel cell of the solid-state imaging device according to the present embodiment is shown in FIG. With several pixels: Same as pixel circuit sharing L amplification means.
  • the first pixel 230 and the second pixel 231 arranged adjacent to each other include one photodiode 201 and a transfer transistor for transferring a signal charge accumulated in the photodiode 201, respectively. And a floating diffusion 206 that converts the signal charge transferred by the transfer transistor into a potential.
  • the first pixel 230 is provided with an amplifying transistor for amplifying the signal charge transferred by the transfer transistor, and the second pixel 231 is provided with a reset transistor gate electrode 303.
  • each pixel in the solid-state imaging device of the present embodiment are equal to each other.
  • the shape of the photodiode 201, the gate electrode 202 of the transfer transistor, various contacts (power contact 307, output contact 308, transmission contact 309) and the position (coordinates) in the pixel are almost equal in each pixel.
  • the active region of the diffusion layer in the pixel and the shape and position of the floating diffusion 206 are made as uniform as possible between the pixels.
  • the position (coordinates) of the gate electrode 204 of the amplification transistor in the first pixel 230 is substantially equal to the position (coordinates) of the gate electrode 303 of the reset transistor in the second pixel 231.
  • the diffusion layer region, which becomes the active region, is also as close as possible to the pattern.
  • the solid-state imaging device of the present embodiment it is possible to suppress shading that occurs due to non-uniform layouts related to elements in the pixels among the pixels.
  • a leakage current is generated depending on the protruding length (finger length) of the transistor from the isolation boundary of the transistor and the position of the transistor on the pixel region.
  • the leak occurrence differs between the pixels, so the amount of leakage current differs between the even-numbered pixel circuit and the odd-numbered pixel circuit.
  • Sensitivity shading and temporary shading may occur.
  • malfunctions due to shading can be suppressed by aligning the circuit layout in the pixel as in the solid-state imaging device shown in this embodiment.
  • a refractory metal such as tungsten is buried in the contact hole.
  • An embedded tungsten plug is used, but light incident on the pixel at an angle is reflected by the tungsten plug, so if the contact position differs between pixels, the light incident on the photodiode will vary.
  • an interlayer insulating film is formed on the gate electrode of the transistor in the pixel cell, and the upper surface of the interlayer insulating film is then flattened by chemical mechanical polishing (CMP). The flatness may vary if the electrode positions differ between pixels.
  • CMP chemical mechanical polishing
  • a microlens is usually formed on the uppermost layer of the pixel (upper layer of the interlayer insulating film) at a position facing the photodiode formed on the semiconductor substrate. If there is a difference in the film thickness, it becomes a difference in the distance from the microlens to the photodiode, so that there is a difference in the light collection rate, and a difference occurs in the signals that are photoelectrically converted. In addition, if there is a difference in the thickness of the interlayer insulating film between even-numbered pixels and odd-numbered pixels based on the difference between the pixel layouts, the even-numbered and odd-numbered pixels are Seeding occurs. According to the solid-state imaging device of the present embodiment, variations in the position of the contact and the thickness of the interlayer insulating film are suppressed, so that it is possible to solve the shading problem.
  • a transfer transistor and an amplification transistor or a transfer transistor is provided for each pixel. Since two transistors in total, one transistor and one reset transistor, are arranged, the pixel cell area can be reduced. In addition, the aperture ratio of the photodiode can be increased by making the area of the pixel cell as usual.
  • the pattern layout of the present invention can be applied to a solid-state imaging device in which a plurality of MOS transistors are provided in one pixel.
  • Applications of solid-state imaging devices include various devices such as copiers, surveillance cameras, digital cameras, and sensors.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

　光を信号電荷に変換するフォトダイオード２０１とフォトダイオード２０１で生じた信号電荷を読み出すための転送用トランジスタとがそれぞれ設けられた、互いに隣接する第１の画素２３０および第２の画素２３１を含む複数の画素を備えた３ＴｒＣＭＯＳ型固体撮像装置であって、第１の画素２３０には、一端が第１の画素２３０内および第２の画素２３１内の両フォトダイオード２０１に接続され、他端に電源電圧が供給されるリセットトランジスタが設けられ、第２の画素２３１には、第１の画素２３０内および第２の画素２３１内の両転送用トランジスタに接続されたゲート電極２０４を有し、ドレインに電源電圧が供給される増幅用トランジスタが設けられている。

Description

明 細 書
固体撮像装置
技術分野
[0001] 本発明は、 MOSトランジスタを有する画素が設けられた固体撮像装置に関し、特 に画素セル内のパターンレイアウトおよびそのレイアウトを有する固体撮像装置に関 する。
背景技術
[0002] 固体撮像素子は、光電変換によって発生したキャリアの移動方式によって、金属と 酸化物と半導体からなる MOS構造を有する FET型と CCD型と分けられる。この固体 撮像素子は太陽電池、イメージカメラ、複写機、ファクシミリなど種々な方面に使用さ れ、技術的にも光電変換効率や素子の集積密度の改良および改善が図られている 。画素内に増幅素子を含む増幅型固体撮像装置の 1つに、 CMOSプロセスコンパ チブルのセンサ（以後 CMOSセンサと略す）がある。このタイプのセンサは非特許文 献 1などの文献にて開示されてレ、る。
[0003] 図 7 (a)は、特許文献 1に記載されている従来の CMOSセンサの回路構成および 断面を示す図であり、（b)は（a)に示す断面を回路で示す図である。また、図 7 (c)は 、光電変換部（以下フォトダイオードと称する）において光子 h vの入射によって発生 した蓄積中の電荷の状態を示す図であり、（d)は、素子内に蓄積した後の電荷の状 態を示す図である。
[0004] 図 7 (a)、（b)に示すように、従来の CMOSセンサは、各々が画素回路を含む複数 の画素と、画素回路にそれぞれ接続されたソースフォロワ負荷 MOSトランジスタ 100 7,喑出力転送 MOSトランジスタ 1008,明出力転送 MOSトランジスタ 1009と、喑出 力転送 MOSトランジスタ 1008と接地との間に介設された暗出力蓄積容量 1010と、 明出力転送 MOSトランジスタ 1009と接地との間に介設された明出力蓄積容量 101 1とを備えている。そして、画素回路は、光を電子（キャリア）に変換するフォトダイォー ド 1001と、フォトダイオード 1001の出力部に接続された MOSキャパシタであるフォト ゲート 1002と、フォトダイオード 1001の出力部およびフォトゲート 1002に接続され、 キャリアを転送するための nチャネル型の転送用トランジスタ 1003と、一端が転送用ト ランジスタ 1003に接続され、他端に電源電圧 VDDが供給される nチャネル型のリセ ット用トランジスタ 1004と、ゲートが転送用トランジスタ 1003およびリセット用トランジ スタ 1004に接続され、ドレインに電源電圧 VDDが供給される増幅用トランジスタ 10 05と、増幅用トランジスタ 1005のソースに接続された nチャネル型の選択用スィッチ トランジスタ 1006とを有している。
[0005] また、図 7 (a)に示すように、従来の CMOSセンサの画素回路は、半導体基板に形 成された P型ゥエル 1017と、 P型ゥエル 1017上に設けられたゲート酸化膜 1018と、 ゲート酸化膜 1018上に設けられた一層目ポリ Sil019と、二層目ポリ Sil020と、 P型 ゥエル 1017に設けられた n+フローティングディフージョン領域（FD)とを有している。 一層目ポリ Sil019はフォトゲート 1002の電極およびリセット用トランジスタ 1004のゲ ート電極として機能する。
[0006] ここで示す従来のセンサの特徴の 1つはフル CMOSトランジスタプロセスコンパチ ブルであり、画素部の MOSトランジスタと周辺回路の MOSトランジスタとを同一工程 で形成できることである。そのため、マスク枚数、プロセス工程が、 CCDで構成される 固体撮像装置と比較して大幅に削減できるという利点がある。
[0007] 次に、従来の CMOSセンサの動作方法を簡単に述べる。まず、フォトゲート 1002 の下に空乏層を拡げるために制御パルス φ PGに正の電圧を印加する。フローテイン グディフュージョン部（FD部） 1021は電荷蓄積中、ブルーミング防止のため制御パ ルス ci) Rをハイにして電源 VDDに固定しておく。光子 h vが照射されフォトゲート 10 02下でキャリアが発生すると、フォトゲート 1002下の空乏層中に電子が蓄積されて いき、正孔は P型ゥエル 1017を通して排出される。
[0008] フォトダイオード 1001、 P型ゥエル 1017とフローティングディフュージョン部 1021と の間には転送用トランジスタ 1003によるエネルギー障壁が形成されているため、光 電荷蓄積中は電子がフォトゲート 1002下に存在する（図 7 (c)参照）。
[0009] 次に、読み出し状態になると転送用トランジスタ 1003下の障壁をなくし、フォトグー ト 1002下の電子を FD部 1021へ完全に転送させるように制御パルス φ PG、制御パ ルス φ TXを設定する（図 7 (d)参照）。本工程は完全転送であるため、残像やノイズ はフォトダイオード 1001においては発生しなレ、。 FD部 1021に電子が転送されると 電子の数に応じて FD部 1021の電位が変化する。その電位変化をソースフォロワ動 作で増幅用トランジスタ 1005のソースを介して選択用トランジスタ 1006へ出力するこ とにより、線形性の良い光電変換特性を得ることができる。 FD部 1021において、リセ ットによる kTCノイズ（トランジスタオン Zオフ時に発生する寄生容量 Cに起因した熱 雑音）が発生するが、これは光 h vによるキャリア転送前の喑出力をサンプリングして 蓄積しておき、明出力との差を取れば除去できる。従って、この CMOSセンサは低ノ ィズで高 S/N信号が特徴となっている。また、完全非破壊読み出しであるため多機 能化が実現できる。更に XYアドレス方式による高歩留り、低消費電力というメリットも ある。
[0010] 次に、すでに周知となっている 4Tr型 CMOSセンサにおける画素構成を説明する
[0011] 図 8は、従来の 4Tr型 CMOSセンサの画素構成を示す回路図である。このタイプの CMOSセンサは、転送用トランジスタ 1102、リセットトランジスタ 1103、増幅用トラン ジスタ 1104、選択用トランジスタ 1105の 4つのトランジスタを各画素に有していること より、 4Tr型 CMOSセンサと呼ばれているものである。
[0012] 図 8に示すように、従来の 4Tr型 CMOSセンサは、光電変換部となるフォトダイォー ド 1101と、フォトダイオード 1101の出力部に接続され、フォトダイオード 1101に蓄積 された信号電荷を転送する転送用トランジスタ 1102と、転送用トランジスタ 1102に 転送された電荷による信号をリセットするためのリセットトランジスタ 1103と、転送用ト ランジスタ 1102によって転送された信号電荷を増幅する増幅トランジスタ 1104と、 増幅トランジスタ 1104に接続され、画素を選択する選択用トランジスタ 1105とを備え ている。
[0013] フォトダイオード 1101、転送用トランジスタ 1102、リセットトランジスタ、増幅トランジ スタ、選択用トランジスタを有する、上記のような 4Tr型 CMOSセンサの画素部分は、 例えば図 9に示すようなパターンにレイアウトされる。
[0014] 図 9は、図 8に示す従来の 4Tr型 CMOSセンサの画素部分の平面レイアウトを示す 図である。同図において、 1101aはフォトダイオード領域、 1102aは転送用トランジス タのゲート、 1103aはリセットトランジスタのゲート、 1104aは増幅トランジスタのゲート 、 1105aは選択トランジスタのゲートである。 1106はフォトダイオードに蓄積され、転 送用トランジスタによって転送された信号電荷を電位に変換するフローティングディフ ユージョン領域である。
[0015] このレイアウトから理解されるように、 4Tr型 CMOSセンサは、 1個の画素中に増幅 手段（アンプ)やその制御を目的とした 4つのトランジスタを配置しなければならなレ、 ので、フォトダイオードの画素に占める割合（面積率）、あるいは、光が入射する領域 の画素に占める割合（開口率）が小さくなりがちである。従って、 4Tr型の CMOSセン サでは、撮像装置のダイナミックレンジ、感度、 S/N比等が低下する恐れがある。
[0016] 一方、近年画素セルサイズの微細化およびフォトダイオードの開口率向上のため、 リセットトランジスタで画素選択を行い、選択用トランジスタを廃した画素構成が特許 文献 1および特許文献 2で提案されている。このタイプの固体撮像装置は、選択用ト ランジスタを廃することで、転送用トランジスタ、リセットトランジスタ、増幅用トランジス タの 3つのトランジスタを各 1画素内部領域に有していることより、 3Tr型 CMOSセン サと呼ばれている。
[0017] 図 10は、従来の 3Tr型 CMOSセンサの画素における回路構成を示す図であり、図 11は、図 10に示す従来の 3Tr型 CMOSセンサの画素のレイアウトを示す平面図で ある。
[0018] 図 10に示す CMOSセンサにおいて、フォトダイオード 1101で蓄えられた信号電荷 は転送トランジスタ 1102で FD部に転送される。転送された電荷は、増幅用トランジ スタ 1104で電圧変換され、画素信号として出力される。フローティングディフュージョ ンに蓄えられた信号は 1103のリセットトランジスタをオンすることで、電荷排出を行い 初期状態に戻すようになつている。次に、図 11において、 1101aはフォトダイオード（ 領域）であり、 1102a, 1103a, 1104aはそれぞれ転送用トランジスタ、リセットトラン ジスタ、増幅用トランジスタのゲートである。このタイプの CMOSセンサは、選択トラン ジスタのゲートが形成されなレ、分だけ面積を小さくすることができるとレ、う特徴を持つ ている。
[0019] 画素セルサイズの微細化を損ねず、フォトダイオードの開口率の低下を防ぐさらに 改善された方法として、例えば特許文献 2あるいは特許文献 3に見られるように、複数 画素で 1つの増幅手段を共有する方法が提案されている。
[0020] 図 12は、 2個の画素で 1つの増幅手段を共有する従来の画素回路構成の例を示 す図である。同図は画素 2個分の回路構成を示したものである。この従来の画素回 路の動作を簡単に説明する。
[0021] まず、フォトダイオード 1101で蓄えられた信号を読み出す画素アレイの列（たとえ ば図 12の上側の画素）の転送用トランジスタ 1102をオンし、読み出された信号電荷 をフローティングディフュージョンに蓄える。蓄えられた信号電荷を増幅用トランジスタ 1104を用いて電圧変換し、選択用トランジスタ 1105をオンにすることで画素信号と して外部に読み出す。次に、リセットトランジスタ 1103をオンすることでフローティング ディフュージョンに蓄えられた信号を排出し、初期状態に戻す。次いで、読み出す画 素アレイの行の転送用トランジスタ（たとえば図 12の下側の画素） 1102をオンにし、 蓄えられた信号をフローティングディフュージョンに転送する。その後のリセットトラン ジスタ 1103、増幅用トランジスタ 1104、および選択用トランジスタ 1105の動作は上 側の画素について述べた内容と共通である。
[0022] 上記の画素回路では、信号の増幅手段が隣接する画素で共通化されているが、画 素は実質的に 4Tr構成であった。これに対し、画素回路構成が実質的に 3Tr型 CM 〇Sであり、且つ、複数画素で 1つの増幅手段を共有する構成を有する固体撮像装 置が特許文献 3で提案されてレ、る。
[0023] 図 13は、従来の 3Tr型 CMOSの画素回路構成を示す図である。同図では、 2画素 分を示している。
[0024] 図 13に示す従来の 3Tr型 CMOSでは、フォトダイオード 1101で蓄えられた信号 電荷を読み出す画素アレイの列（たとえば図 13の上側の画素）の転送用トランジスタ 1102をオンし、読み出された信号電荷をフローティングディフュージョンに蓄える。そ して、フローティングディフュージョンに蓄えられた信号を増幅用トランジスタ 1104を 用いて電圧変換し、出力する。このとき、読み出さない画素のフローティングディフユ 一ジョンの電位を 0Vに維持することで、選択トランジスタをなくすことができる。
[0025] 次に、リセットトランジスタ 1103をオンすることでフローティングディフュージョンに蓄 えられた信号を排出し、初期状態に戻すことができる。次に、読み出す画素アレイの 行の転送用トランジスタ 1102 (たとえば図 13の下側の画素）をオンにし、蓄えられた 信号をフローティングディフュージョンに転送する。その後の、増幅用トランジスタ 110
4とリセットトランジスタ 1103の動作は上側の画素と共通である。
非特許文献 1 : IEEE TRANSACTIONS ON ELECTRON DEVICE, VOL41
， PP452~453, 1994
特許文献 1 :特開平 9一 46596号公報
特許文献 2：特開昭 63— 100879号公報
特許文献 3 :米国特許第 6， 043, 478号
発明の開示
発明が解決しょうとする課題
[0026] しかしながら、図 11には 1画素セル内に 3Trが配置されたレイアウトを示した力 上 記特許文献 1〜3いずれにしても 2画素で実質的に 4Trあるいは 3Trで構成される場 合の具体的な画素セルパターンレイアウトについては示されていなかった。
[0027] CMOS型の撮像素子では、トランジスタのゲート電極の突き出し長さ（フィンガー長 )やトランジスタの画素領域での配置位置に依存して半導体基板へのストレスに起因 するリークが発生する。このため、画素間で素子のレイアウトが不均一になる従来の 3 Tr型 CMOSセンサ（撮像素子）では、感度シェーディングおよび暗示シェーディング が発生するおそれがあった。
[0028] 本発明は、上記課題を解決するためになされたものであり、画素の面積が微細化さ れたセルのパターンレイアウトを提供すると共に、画素間で素子のレイアウトを均一に することが可能な撮像素子を提供することを目的とする。
課題を解決するための手段
[0029] 本発明の固体撮像装置は、基板上に形成され、光を信号電荷に変換して蓄積する フォトダイオードと、ゲート電極を有し、前記フォトダイオードに蓄積された前記信号電 荷を読み出すための転送用トランジスタと、前記基板のうち、前記転送用トランジスタ のゲート電極の側方領域に設けられ、前記転送用トランジスタを介して読み出した前 記信号電荷を電位に変換するフローティングディフュージョンとがそれぞれ設けられ た、互いに隣接する第 1の画素および第 2の画素を含む複数の画素を備えた固体撮 像装置であって、前記第 1の画素には、ゲート電極を有し、一端が前記第 1の画素内 および前記第 2の画素内の両前記フォトダイオードに接続され、他端に電源電圧が 供給されるリセットトランジスタがさらに設けられ、前記第 2の画素には、前記第 1の画 素内および前記第 2の画素内の両前記転送用トランジスタに接続されたゲート電極 を有し、前記フローティングディフージョンで変換された電位を増幅する増幅用トラン ジスタがさらに設けられている。
[0030] この構成により、 2つの画素（第 1の画素と第 2の画素）でリセットトランジスタと増幅 用トランジスタとを共用し、且つ第 1の画素と第 2の画素とに設けられるトランジスタ数 を等しくできるので、画素のサイズを従来よりも縮小することができる。また、画素のサ ィズを縮小しない場合にはフォトダイオードのサイズを大きくすることができるので、従 来の撮像装置に比べて開口率を上げることができ、感度を向上させることができる。
[0031] 特に、前記第 1の画素には前記増幅用トランジスタが設けられておらず、前記第 2 の画素には前記リセットトランジスタが設けられてレ、なレ、ことが好ましレ、。
[0032] 前記複数の画素は、前記複数の画素の各々に設けられた前記フォトダイオードの 同一方向における重心同士の距離が一定となるように 1次元状または 2次元状に配 置されていることにより、入射光を変換する信号出力の画素によるばらつきが抑えら れる。
[0033] 前記第 1の画素と前記第 2の画素とは互いに形状およびサイズが等しぐ前記リセッ トトランジスタのゲート電極と前記増幅用トランジスタのゲート電極とは、前記第 1の画 素内または前記第 2の画素内の同一の位置に配置されていることにより、素子分離 膜などからゲート電極が受ける応力を画素ごとに均一にできるので、リーク電流量を 均一にし、感度シェーディングゃ喑時シェーディングの発生を抑えることができる。
[0034] 前記リセットトランジスタに接続する第 1のコンタクトと、前記増幅用トランジスタに接 続する第 2のコンタクトとをさらに備え、前記第 1のコンタクトの前記第 1の画素内にお ける位置は、前記第 2のコンタクトの前記第 2の画素内における位置と同一であること により、フォトダイオードに入射する光の画素ごとのばらつきを抑えることができるので 、シェーディングの発生を抑えることができる。 [0035] 前記リセットトランジスタに接続し、金属からなる第 1のコンタクトと、前記増幅用トラ ンジスタに接続し、金属からなる第 2のコンタクトとをさらに備えていることが好ましい。 コンタクトの材料としては、タングステンなどの高融点金属が好ましく用いられる。
[0036] 前記画素上に設けられた層間絶縁膜と、前記層間絶縁膜のうち前記フォトダイォー ドの直上に位置する部分の上に設けられたマイクロレンズとをさらに有することにより 、ゲート電極の配置によって画素ごとに見られる層間絶縁膜の厚みのばらつきが抑 えられる。従って、この固体撮像装置ではマイクロレンズからフォトダイオードまでの 距離のばらつきが抑えられており、偶奇シェーディングなどのシェーディングの発生 を抑えられる。
発明の効果
[0037] 本発明の固体撮像装置では、入射光を検出する画素回路の構成要素であるリセッ トトランジスタと増幅用トランジスタを 2個の画素セルに分けて配置し、この 2個のトラン ジスタを 2つの画素セルで共通に使用するようにしたので、 1画素セルに組み込む素 子数が減少し、画素面積が縮小される。これによつてフォトダイオードの重心を一定 の空間的距離を持って配列し、セルピッチの微細化が可能となり固体撮像装置が小 型化される。また、 1個の画素の素子数が少ないのでフォトダイオードの開口率を向 上させ、感度を高めることもできる。このようにして高性能なセンサを実現することがで きる。
図面の簡単な説明
[0038] [図 1]本発明の第 1の実施形態に係る固体撮像装置の画素セル部のパターンレイァ ゥトを示す図である。
[図 2]第 1の実施形態の固体撮像装置の一例を示す回路図である。
[図 3]第 1の実施形態に係る固体撮像装置における画素内パターンレイアウトにメタ ル配線への伝達コンタクトパターンを重ね合わせたレイアウト図である。
[図 4]第 1の実施形態に係る固体撮像装置において、 4行 X 4列の画素のレイアウトを 示す図である。
[図 5]本発明の第 2の実施形態に係る固体撮像装置の画素セル部のパターンレイァ ゥトを示す図である。 [図 6]複数画素で増幅手段（アンプ部）を共有した 4Tr型 CMOSセンサの画素レイァ ゥトを示す図である。
[図 7] (a)は、従来の CMOSセンサの回路構成および断面を示す図であり、（b)は（a )に示す断面を回路で示す図であり、（c)は、光電変換部において光子の入射によつ て発生した蓄積中の電荷の状態を示す図であり、（d)は、素子内に蓄積した後の電 荷の状態を示す図である。
[図 8]従来の 4Tr型 CMOSセンサの画素構成を示す回路図である。
[図 9]図 8に示す従来の 4Tr型 CMOSセンサの画素部分の平面レイアウトを示す図 である。
[図 10]従来の 3Tr型 CMOSセンサの画素における回路構成を示す図である。
[図 11]図 10に示す従来の 3Tr型 CMOSセンサの画素のレイアウトを示す図である。
[図 12]2個の画素で 1つの増幅手段を共有する従来の画素回路構成の例を示す図 である。
園 13]従来の 3Tr型 CMOSの画素回路構成を示す図である。
符号の説明
113 フォトダイオード領域
114 転送トランジスタ領域
115 フローティングディフュージョン領域
116、 118 リセットトランジスタ配線領域
117 増幅用トランジスタ領域
119 水平方向画素ピッチ
120 垂直方向画素ピッチ
201 フォトダイオード
202、 402 転送用トランジスタのゲート電極
203、 303、 403 リセット卜ランジスタのゲ一卜電極
204、 304、 404 増幅用トランジスタのゲート電極
206 フローティングディフュージョン
207、 212、 307 電源コンタクト 208、 308 出力コンタクト
209、 309 伝達用コンタクト
210 伝達用配線
211 出力配線
230 第 1の画素
231 第 2の画素
発明を実施するための最良の形態
[0040] 以下、本発明の実施形態を図面を参照しつつ詳細に説明する。
[0041] (第 1の実施形態）
図 1は、本発明の第 1の実施形態に係る固体撮像装置の画素セル部（画素）のパタ ーンレイアウトを示す図である。同図では、 2つの画素 230、 231を示してレヽる。また、 図 2は、本実施形態の固体撮像装置の一例を示す回路図である。
[0042] 図 2に示すように、本実施形態の固体撮像装置は、フォトダイオード 1一 1一 1〜1 _ m_nと、転送トランジスタ 2_ 1 _：!〜 2_m_nと、リセットトランジスタ 3 _ 1 _：!〜 3 _m_nと、増幅トランジスタ 4_ 1 _：!〜 4_m_nと、行信号線 6 _：!〜 6 _mと、行 信号蓄積部 7と、列選択部 8と、行選択部 9と、転送トランジスタ制御線 10— :!〜 10— nと、リセッ卜卜ランジスタ制稚 泉11一：!〜 11一 nと、負荷卜ランジスタ群 13と、画素部 電源 14とを備えている。ここで、 m、 nはともに 2以上の整数とする。
[0043] フォトダイオード ：!〜 l _m_nは、入力してくる光を電気信号に変換する。
転送トランジスタ 2_ 1 _：!〜 2_m_nは、フォトダイオード 1 _ 1 _ 1〜1 _m_nで生 成された信号を転送する。増幅トランジスタ 4 1一：!〜 4 m— nは、転送された信号 電荷を増幅する。リセットトランジスタ 3—1—:!〜 3—m—nは、信号電荷をリセットす る。なお、フォトダイオード l— l— l〜l—m—n、転送トランジスタ 2— 1一:!〜 2—m n、リセットトランジスタ 3 1一:!〜 3—m—nおよび増幅トランジスタ 4 1一:!〜 4 m— nは、図 2に示すように、垂直方向に m段、水平方向に n段存在する単位セルに 2次元的に配置されている。
[0044] リセットトランジスタ制御線 11— 1〜11— nは、リセットトランジスタ 3— 1—：!〜 3— m —nのゲートに接続されている。増幅トランジスタ 4—1一:!〜 4— m—nのソースは、行 信号線 6 _：!〜 6 _mに結線されており、その一端には負荷トランジスタ群 13が設け られている。行信号線 6 _：!〜 6 _mの他端は、 1行分の信号を取り込むスィッチトラン ジスタを含む行信号蓄積部 7に接続される。行信号蓄積部 7は、列選択部 8から供給 される列選択パルスにしたがって最終出力を順次出力する。
[0045] 次に、図 1に示す画素セルは、 2つの画素でリセットトランジスタと増幅用トランジスタ とを共有する、本発明の第 1の実施形態に係る選択トランジスタのない CMOSセンサ (固体撮像装置）のパターンレイアウトを示す図である。同図は、アルミニウムなど配 線レイアウトを除いたレイアウトを示しており、 CMOSセンサの回路構成としては図 6 で記載している複数画素で 1つの増幅手段を共有する画素回路と同じである。
[0046] 本実施形態の固体撮像装置は、第 1の画素（第 1の画素セル） 230および第 2の画 素（第 2の画素セル） 231を含み、 1次元あるいは 2次元状に配置された複数の画素と 、画素に設けられた画素回路から流れる電流を処理する周辺回路とを有している。 周辺回路の構成は、図 7に示す従来の固体撮像装置と同様である。
[0047] 図 1の A点（フローティングディフュージョン)を通る線を基準とする画素ピッチにお いて、点線枠で示す第 1の画素 230と第 2の画素 231が隣接して配置される。第 1の 画素 230および第 2の画素 231には、それぞれ光を信号電荷（電子などのキャリア） に変換するフォトダイオード 201と、フォトダイオード 201に蓄積された信号電荷を転 送するための転送用トランジスタのゲート電極 202と、フォトダイオード 201に蓄積さ れ、転送用トランジスタによって転送された信号電荷を電位に変換するフローテイン グディフュージョン 206とが設けられている。
[0048] そして、第 1の画素 230には、転送用トランジスタによって転送された信号電荷を増 幅する増幅用トランジスタのゲート電極 204と、基板のうちゲート電極 204の両側方 に位置する領域に設けられた例えば n型の拡散層活性領域を有する。この拡散活性 領域上には、第 1の画素 230からの信号を出力するための出力コンタクト 208と、電 源電圧供給部に接続するための電源コンタクト 207とが設けられている。
[0049] また、第 2の画素 231には、転送用トランジスタに転送された信号をリセットするため のリセットトランジスタのゲート電極 203と、基板のうちゲート電極 203の両側方に位 置する領域に設けられた例えば n型の拡散層活性領域と、拡散層活性領域上に設 けられ、フローティングディフュージョン 206で電位変換された信号を増幅用トランジ スタに伝達する増幅用トランジスタへの伝達用コンタクト 209と、拡散層活性領域上 に設けられ、電源電圧を供給するための電源コンタクト 207とを備えている。第 1の画 素 230内のフローティングディフュージョン 206は、リセットトランジスタのゲート電極 2 03の側方に設けられた拡散層活性領域に接続されている。
[0050] 以上のレイアウト構成では、互いに隣接する第 1の画素 230と第 2の画素 231とで 1 つの増幅用トランジスタおよび 1つのリセットトランジスタを共用している。このため、本 実施形態の固体撮像装置では、 1つの画素内に設けられるトランジスタ数が 2個とな り、従来の固体撮像装置に比べてより画素（セル）の大きさを縮小することができる。 そのため、本実施形態の固体撮像装置は、従来よりも高感度化され、 S/N比の高 レ、を実現することが可能となる。また、画素の大きさを縮小せずにフォトダイオードの 開口率をさらに向上させることができる。
[0051] なお、本実施形態の固体撮像装置の各画素では、フォトダイオード 201と 2つの M OSトランジスタが設けられていることになり、従来の固体撮像装置に比べてトランジス タ数のばらつきが小さくなつている。
[0052] ここで、仮にトランジスタを第 1の画素 230または第 2の画素 231のうち一方の画素 に偏って配置すれば、画素ごとのレイアウトのばらつきが大きくなり、不具合が起こる 。具体的には、第 1の画素に 1つのトランジスタが設けられ、第 2の画素に 3つのトラン ジスタが設けられる場合、第 2の画素はトランジスタのゲートで占有されるので、セル 面積の微細化、あるいはフォトダイオードの開口率の向上が困難になる。
[0053] 図 6は、第 1の画素 230には 1つのトランジスタ、第 2の画素 231には 3つのトランジ スタを配置したパターンレイアウトの例を示す図である。図 6では一部同じ部材には 図 1と同じ符号を付与してレ、る。
[0054] 図 6に示すパターンレイアウトにおいては、転送用トランジスタのゲート電極 402は 各画素 230、 231に 1個ずつ配置している。しかし、第 2の画素 231内では、リセットト ランジスタのゲート電極 403と転送用トランジスタのゲート電極 402間に増幅用トラン ジスタのゲート電極 404を配置しているため、画素セル内の面積がかなり占有されて おり、図の縦方向のセルの縮小化 (微細化）が困難になる。一方、第 1の画素 230内 部ではフォトダイオード 201の周辺部に空白のスペースがあり、第 2の画素 231のレイ アウトとは非常にアンバランスとなってレ、る。
[0055] これに対して本実施形態の固体撮像装置の画素におけるパターンレイアウトでは、 画素 230には転送用トランジスタおよび増幅用トランジスタのゲート電極 204、第 2の 画素 231には転送用トランジスタおよびリセットトランジスタのゲート電極 203を配置し たため、両方の画素内部のスペースを有効に利用でき、 4TrZ画素、あるいは 3Tr/ 画素という従来の固体撮像装置と比較して画素面積をさらに縮小できる。また反対に 画素面積を縮小するのでなければフォトダイオード面積を拡張でき開口率を増大さ せること力 Sできる。
[0056] 図 3は、図 1に示した第 1の実施形態に係る固体撮像装置における画素内パターン レイアウトに第一層メタル配線と第一層から第二層メタル配線（図示していない）への 伝達コンタクトパターンを重ね合わせたレイアウト図である。
[0057] 同図に示すように、 2画素で増幅用トランジスタを共有する各画素のフローティング ディフュージョン 206は、伝達用コンタクト 209を介して第一層メタルからなる伝達用 配線 210で配線され、リセットトランジスタのソース領域 (フローティングディフージョン 拡散層領域と共通の拡散層）を共有し、増幅用トランジスタのゲート電極 204へコンタ タトを介して接続される。ここで示したレイアウトでは、外部からリセットトランジスタおよ び増幅用トランジスタに入力される電源は、図示しない第二層メタル配線により電源 コンタクト 212から第一層メタル配線である伝達用配線 210、電源コンタクト 207を通 して供給されるようになっている。このように、伝達用配線 210は、フローティングディ フュージョン 206で電位変換された電荷信号を増幅用トランジスタに伝達する配線と して機能する。
[0058] また、フォトダイオード 201に入射した光による電荷の出力は、出力コンタクト 208を 通じて出力配線 211から出力される。すなわち、出力配線 211は電位変換された信 号を外部へ読み出すための配線である。以上のように、本実施形態の固体撮像装置 における画素のレイアウトでは、メタル配線も密度の粗密無く配線することができるこ とがわかる。
[0059] 図 1および図 3では、 2画素で増幅用トランジスタ、リセットトランジスタを共有するレ ィアウトを説明するために必要最小の 2画素分を示したが、実際の固体撮像装置は 多数の画素が整列したアレイ状となっている。そこで、図 4に 4行 X 4列 = 16画素分 を配列したときのレイアウトの概略を示す。
[0060] 図 4に示す画素アレイは、フォトダイオードの重心を基準とした場合の、画素配列の 垂直方向画素ピッチ 120と水平方向画素ピッチ 119とが共に等ピッチとなることを特 徴としている。ここでレ、うフォトダイオードの重心とは、撮像装置に対して垂直に入射 した光がフォトダイオード上で最も強度が高くなる位置を示している。また、図の太点 線で囲まれた領域が 1画素である。
[0061] 図 4を図 1と対応させればわかるように、各画素は、フォトダイオードが配置されてい るフォトダイオード領域 113と、転送用トランジスタが配置されている転送トランジスタ 領域 114と、フローティングディフュージョンが配置されてレ、るフローティングディフユ 一ジョン領域 115と、リセットトランジスタのゲート配線が配置されているリセットトラン ジスタ配線領域 116、 118と、増幅用トランジスタが配置されている増幅用トランジス タ領域 117とを有している。画素セルの配置は、リセットトランジスタが設けられた画素 (図 1に示す第 2の画素 231)と増幅用トランジスタが設けられた画素（図 1に示す第 1 の画素 230)を行の配列方向に交互に配置している。しかし、配列の仕方はこれ以外 の方法でも可能であり、例えば、リセットトランジスタを有する画素 Aと増幅用トランジ スタを有する画素 Bを、縦方向に ABBAABBA. . · ·と配列してもよレ、。その他、画素 アレイ全体を接続する第一層、第二層メタル配線のレイアウトの容易さを考慮して様 々な形態が可能である。
[0062] (第 2の実施形態）
図 5は、本発明の第 2の実施形態に係る固体撮像装置の画素セル部のパターンレ ィアウトを示す図である。同図では、固体撮像装置に多数周期的に配列された同一 形状の画素セルの内の特定の 2個の画素セル部を示している。本実施形態の画素 セル部のパターンレイアウトは、第 1の実施形態同様に 2つの画素でリセットトランジス タと増幅用トランジスタとを共有する、 3Tr型 CMOSセンサのパターンレイアウトであ る。なお、図 5は、アルミニウム配線などの配線レイアウトを除いて示したものであり、 本実施形態の固体撮像装置の画素セルの回路構成としては図 13で記載している複 数画素で： Lつの増幅手段を共有する画素回路と同じである。
[0063] 互いに隣接して配置された第 1の画素 230および第 2の画素 231は、それぞれ 1つ のフォトダイオード 201と、フォトダイオード 201に蓄積された信号電荷を転送するた めの転送用トランジスタと、転送用トランジスタによって転送された信号電荷を電位に 変換するフローティングディフュージョン 206とを有している。そして、第 1の画素 230 には転送用トランジスタによって転送された信号電荷を増幅する増幅用トランジスタ が設けられ、第 2の画素 231にはリセットトランジスタのゲート電極 303が設けられて いる。
[0064] 本実施形態の固体撮像装置における各画素同士のサイズや形状は互レ、に等しい 。また、フォトダイオード 201や転送用トランジスタのゲート電極 202、各種コンタクト（ 電源コンタクト 307、出力コンタクト 308、伝達用コンタクト 309)の形状や画素内にお ける位置 (座標）は、各画素でほぼ等しくなつている。画素内における拡散層活性領 域やフローティングディフュージョン 206の形状や位置もできるだけ画素間で等しくな るようにする。さらに、第 1の画素 230における増幅用トランジスタのゲート電極 204の 位置（座標）は、第 2の画素 231におけるリセットトランジスタのゲート電極 303の位置 (座標）とほぼ等しくなつており、それぞれのトランジスタの活性領域となる拡散層領域 もできるだけ近レ、パターンとなってレ、る。
[0065] このため、本実施形態の固体撮像装置では、画素内の素子に関連するレイアウトが 画素間で不均一になることによって発生するシェーディングを抑制することができる。 固体撮像装置では、上述したように、トランジスタの絶縁分離境界からの電極突き出 し長さ（フィンガー長）やトランジスタの画素領域上での配置位置に依存してリーク電 流が発生する。図 5の縦方向に配置された画素でトランジスタのレイアウト、位置が異 なると、画素間でリークの発生状況が異なるため、偶数行の画素回路と奇数行の画 素回路とでリーク電流量が異なることによる感度シェーディングおよび喑時シヱ一ディ ングが発生する可能性がある。これに対し、本実施形態に示す固体撮像装置のよう に画素内の回路のレイアウトを揃えることによってシェーディングによる動作不良を抑 制できる。
[0066] また、最近の固体撮像装置ではコンタクト孔にタングステンなどの高融点金属を埋 め込んだタングステンプラグが使用されているが、画素に斜めに入射した光はタンダ ステンプラグでも反射するので、コンタクト位置が画素間で異なると、フォトダイオード に入射する光がばらつくことになる。さらに、画素セル内のトランジスタのゲート電極 上には層間絶縁膜が形成され、その後に化学的機械研磨（CMP)で層間絶縁膜の 上面が平坦ィ匕されるにも関わらず、各トランジスタのゲート電極の位置が画素間で異 なると平坦性がばらつく場合があつたが、本実施形態の固体撮像装置では、画素内 におけるゲート電極の位置も揃えられているので、平坦な上面を形成できるようにな つている。
[0067] 画素の最上層（層間絶縁膜上層）には、半導体基板に形成されたフォトダイオード と対向する位置にマイクロレンズが形成されているのが通常であり、平坦性のバラッ キによって層間絶縁膜の膜厚に差が生じると、それがマイクロレンズからフォトダイォ ードまでの距離の差になるため集光率に差ができ、光電変換される信号に差が発生 する。また、層間絶縁膜の膜厚が画素のレイアウト間の違いに基づいて偶数行の画 素上と奇数行の画素上とで差がある場合、偶数行の画素と奇数行の画素との間でシ エーデイングが発生する。本実施形態の固体撮像装置によれば、コンタクトの位置や 層間絶縁膜の厚みのばらつきも抑えられているので、シェーディングの問題を解決 すること力 Sできる。
[0068] なお、本実施形態の固体撮像装置においては、第 1の実施形態の固体撮像装置と 同様に、 3Trで構成される CMOSセンサーにおいて、各画素に転送用トランジスタと 増幅トランジスタ、あるいは転送用トランジスタとリセットトランジスタの計 2個ずつのトラ ンジスタを配置したので、画素セル面積を縮小できる。また、画素セルの面積を従来 通りにしてフォトダイオードの開口率が大きくすることもできる。
産業上の利用可能性
[0069] 本発明のパターンレイアウトは、 1画素に複数の MOS型トランジスタが設けられた 固体撮像装置に適用できる。固体撮像装置の応用例としては、複写機、監視カメラ やデジタルカメラ、センサなど、種々の装置がある。

Claims

請求の範囲
[1] 基板上に形成され、光を信号電荷に変換して蓄積するフォトダイオードと、ゲート電 極を有し、前記フォトダイオードに蓄積された前記信号電荷を読み出すための転送 用トランジスタと、前記基板のうち、前記転送用トランジスタのゲート電極の側方領域 に設けられ、前記転送用トランジスタを介して読み出した前記信号電荷を電位に変 換するフローティングディフュージョンとがそれぞれ設けられた、互いに隣接する第ェ の画素および第 2の画素を含む複数の画素を備えた固体撮像装置であって、 前記第 1の画素には、ゲート電極を有し、一端が前記第 1の画素内および前記第 2 の画素内の両前記フォトダイオードに接続され、他端に電源電圧が供給されるリセッ トトランジスタがさらに設けられ、
前記第 2の画素には、前記第 1の画素内および前記第 2の画素内の両前記転送用 トランジスタに接続されたゲート電極を有し、前記フローティングディフージョンで変換 された電位を増幅する増幅用トランジスタがさらに設けられていることを特徴とする固 体撮像装置。
[2] 前記第 1の画素には前記増幅用トランジスタが設けられておらず、
前記第 2の画素には前記リセットトランジスタが設けられていないことを特徴とする請 求項 1に記載の固体撮像装置。
[3] 前記複数の画素は、前記複数の画素の各々に設けられた前記フォトダイオードの 同一方向における重心同士の距離が一定となるように 1次元状または 2次元状に配 置されてレ、ることを特徴とする請求項 1に記載の固体撮像装置。
[4] 前記第 1の画素と前記第 2の画素とは互いに形状およびサイズが等しぐ
前記リセットトランジスタのゲート電極と前記増幅用トランジスタのゲート電極とは、前 記第 1の画素内または前記第 2の画素内の同一の位置に配置されていることを特徴 とする請求項 1に記載の固体撮像装置。
[5] 前記リセットトランジスタに接続する第 1のコンタクトと、
前記増幅用トランジスタに接続する第 2のコンタクトとをさらに備え、
前記第 1のコンタクトの前記第 1の画素内における位置は、前記第 2のコンタクトの 前記第 2の画素内における位置と同一であることを特徴とする請求項 1に記載の固体 撮像装置。
[6] 前記リセットトランジスタに接続し、金属からなる第 1のコンタクトと、
前記増幅用トランジスタに接続し、金属からなる第 2のコンタクトとをさらに備えてい ることを特徴とする請求項 1に記載の固体撮像装置。
[7] 前記画素上に設けられた層間絶縁膜と、
前記層間絶縁膜のうち前記フォトダイオードの直上に位置する部分の上に設けられ たマイクロレンズとをさらに有することを特徴とする請求項 4に記載の固体撮像装置。
PCT/JP2005/012194 2004-10-07 2005-07-01 固体撮像装置 WO2006038353A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP05755825A EP1684351A1 (en) 2004-10-07 2005-07-01 Solid-state image pickup device
US10/574,775 US20070126039A1 (en) 2004-10-07 2005-07-01 Solid state imaging apparatus

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004295129A JP2006108497A (ja) 2004-10-07 2004-10-07 固体撮像装置
JP2004-295129 2004-10-07

Publications (1)

Publication Number Publication Date
WO2006038353A1 true WO2006038353A1 (ja) 2006-04-13

Family

ID=36142438

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/012194 WO2006038353A1 (ja) 2004-10-07 2005-07-01 固体撮像装置

Country Status (7)

Country Link
US (1) US20070126039A1 (ja)
EP (1) EP1684351A1 (ja)
JP (1) JP2006108497A (ja)
KR (1) KR100820520B1 (ja)
CN (1) CN100429780C (ja)
TW (1) TWI278993B (ja)
WO (1) WO2006038353A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008147333A (ja) * 2006-12-08 2008-06-26 Sony Corp 固体撮像装置、その製造方法および撮像装置
JP2010166094A (ja) * 2010-04-16 2010-07-29 Sony Corp 固体撮像装置、その製造方法および撮像装置
JP2010177704A (ja) * 2010-04-16 2010-08-12 Sony Corp 固体撮像装置、その製造方法および撮像装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008172580A (ja) * 2007-01-12 2008-07-24 Toshiba Corp 固体撮像素子及び固体撮像装置
US7924333B2 (en) 2007-08-17 2011-04-12 Aptina Imaging Corporation Method and apparatus providing shared pixel straight gate architecture
US7989749B2 (en) 2007-10-05 2011-08-02 Aptina Imaging Corporation Method and apparatus providing shared pixel architecture
US8525914B2 (en) * 2007-10-25 2013-09-03 DigitalOptics Corporation Europe Limited Imaging system with multi-state zoom and associated methods
JP5038188B2 (ja) * 2008-02-28 2012-10-03 キヤノン株式会社 撮像装置及びそれを用いた撮像システム
KR102017713B1 (ko) 2012-05-31 2019-09-03 삼성전자주식회사 시모스 이미지 센서
JP6246144B2 (ja) * 2015-02-16 2017-12-13 キヤノン株式会社 固体撮像装置
JP2018046089A (ja) * 2016-09-13 2018-03-22 セイコーエプソン株式会社 固体撮像装置及びその製造方法、並びに、電子機器
KR20230036720A (ko) * 2021-09-08 2023-03-15 삼성전자주식회사 단위 픽셀, 이미지 센서 및 차량

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312800A (ja) * 1998-04-30 1999-11-09 Canon Inc 撮像装置
US6043478A (en) * 1998-06-25 2000-03-28 Industrial Technology Research Institute Active pixel sensor with shared readout structure
JP2000232216A (ja) * 1998-12-31 2000-08-22 Eastman Kodak Co 配線されたフローティングディフュージョンと共通増幅器のあるアクティブピクセルセンサ
JP2004221527A (ja) * 2003-01-16 2004-08-05 Samsung Electronics Co Ltd イメージ素子及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6221687B1 (en) * 1999-12-23 2001-04-24 Tower Semiconductor Ltd. Color image sensor with embedded microlens array
JP3840203B2 (ja) * 2002-06-27 2006-11-01 キヤノン株式会社 固体撮像装置及び固体撮像装置を用いたカメラシステム
JP2004228425A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp Ｃｍｏｓイメージセンサの製造方法
JP4553612B2 (ja) * 2004-03-18 2010-09-29 ルネサスエレクトロニクス株式会社 撮像素子およびそれを備えた撮像装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312800A (ja) * 1998-04-30 1999-11-09 Canon Inc 撮像装置
US6043478A (en) * 1998-06-25 2000-03-28 Industrial Technology Research Institute Active pixel sensor with shared readout structure
JP2000232216A (ja) * 1998-12-31 2000-08-22 Eastman Kodak Co 配線されたフローティングディフュージョンと共通増幅器のあるアクティブピクセルセンサ
JP2004221527A (ja) * 2003-01-16 2004-08-05 Samsung Electronics Co Ltd イメージ素子及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008147333A (ja) * 2006-12-08 2008-06-26 Sony Corp 固体撮像装置、その製造方法および撮像装置
US7960197B2 (en) 2006-12-08 2011-06-14 Sony Corporation Method of making a solid-state imaging device
US8039914B2 (en) 2006-12-08 2011-10-18 Sony Corporation Solid-state imaging device, method of making the same, and imaging apparatus
US8405180B2 (en) 2006-12-08 2013-03-26 Sony Corporation Solid-state imaging device, method of making the same, and imaging apparatus
JP2010166094A (ja) * 2010-04-16 2010-07-29 Sony Corp 固体撮像装置、その製造方法および撮像装置
JP2010177704A (ja) * 2010-04-16 2010-08-12 Sony Corp 固体撮像装置、その製造方法および撮像装置

Also Published As

Publication number Publication date
KR100820520B1 (ko) 2008-04-07
CN100429780C (zh) 2008-10-29
JP2006108497A (ja) 2006-04-20
EP1684351A1 (en) 2006-07-26
TW200625611A (en) 2006-07-16
KR20060060690A (ko) 2006-06-05
US20070126039A1 (en) 2007-06-07
TWI278993B (en) 2007-04-11
CN1839477A (zh) 2006-09-27

Similar Documents

Publication Publication Date Title
US11322535B2 (en) Solid-state imaging device and camera
WO2006038353A1 (ja) 固体撮像装置
US7812874B2 (en) Solid-state imaging apparatus and camera
JP4413940B2 (ja) 固体撮像素子、単板カラー固体撮像素子及び電子機器
US20080170149A1 (en) Solid-state imager and solid-state imaging device
US20210144319A1 (en) Systems and methods for generating high dynamic range images
US20110001207A1 (en) Solid state image sensor and manufacturing method thereof
CN113725237A (zh) 高转换增益图像传感器
US7994551B2 (en) Image sensor and method of fabricating the same

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200580000710.3

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 2005755825

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 1020067003140

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 2007126039

Country of ref document: US

Ref document number: 10574775

Country of ref document: US

AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KM KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NG NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

WWP Wipo information: published in national office

Ref document number: 1020067003140

Country of ref document: KR

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWP Wipo information: published in national office

Ref document number: 2005755825

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE

WWP Wipo information: published in national office

Ref document number: 10574775

Country of ref document: US

WWW Wipo information: withdrawn in national office

Ref document number: 2005755825

Country of ref document: EP