KR20230036720A - 단위 픽셀, 이미지 센서 및 차량 - Google Patents
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Abstract
개선된 이미지 품질을 갖는 단위 픽셀이 제공된다. 단위 픽셀은 제1 광전 변환부, 상기 제1 광전 변환부와 제1 노드 사이에 위치한 제1 전달 트랜지스터, 제2 노드와 제1 노드 사이에 위치한 연결 트랜지스터, 제3 노드와 제2 노드 사이에 위치한 제2 전달 트랜지스터, 제3 노드에 연결된 제2 광전 변환부, 및 제3 노드에 연결되고, 제2 광전 변환부로부터의 전하를 저장하는 스토리지 MOS 커패시터를 포함하고, 제1 시간 구간 동안에 제1 광전 변환부에 축적된 제1 전하를 제1 전달 트랜지스터를 통해 제1 노드에 전달하고, 제1 전하에 대응하는 제1 신호 전압을 출력하고, 제1 시간 구간에 후속하는 제2 시간 구간 동안에 제1 광전 변환부에 축적된 제2 전하를 제1 전달 트랜지스터 및 연결 트랜지스터를 통해 제1 노드 및 제2 노드에 전달하고, 제2 전하에 대응하는 제2 신호 전압을 출력하고, 제2 시간 구간에 후속하는 제3 시간 구간 동안에 제2 광전 변환부에 축적된 제3 전하를 제2 트랜지스터 및 연결 트랜지스터를 통해 제1 내지 제3 노드에 전달하고, 제3 전하에 대응하는 제3 신호 전압을 출력한다.
Description
본 발명은 단위 픽셀, 이미지 센서 및 차량에 대한 것이다. 보다 상세히, 본 발명은 단위 픽셀, 단위 픽셀을 포함하는 이미지 센서 및 이미지 센서를 포함하는 차량에 대한 것이다.
이미지 센싱 장치(image sensing device)는 광학 정보를 전기 신호로 변환시키는 반도체 소자 중 하나이다. 이러한 이미지 센싱 장치는 전하 결합형(CCD; Charge Coupled Device) 이미지 센싱 장치와 씨모스형(CMOS; Complementary Metal-Oxide Semiconductor) 이미지 센싱 장치를 포함할 수 있다.
CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭될 수 있다. CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비할 수 있다. 픽셀들 각각은 예를 들어, 포토 다이오드(photodiode, PD)를 포함할 수 있다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 할 수 있다.
최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, 스마트폰, 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로봇, 차량 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 개선된 이미지 품질을 갖는 단위 픽셀을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 개선된 이미지 품질을 갖는 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 개선된 이미지 품질을 갖는 이미지 센서를 포함하는 차량을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 단위 픽셀은 제1 광전 변환부, 상기 제1 광전 변환부와 제1 노드 사이에 위치한 제1 전달 트랜지스터, 제2 노드와 제1 노드 사이에 위치한 연결 트랜지스터, 제3 노드와 제2 노드 사이에 위치한 제2 전달 트랜지스터, 제3 노드에 연결된 제2 광전 변환부, 및 제3 노드에 연결되고, 제2 광전 변환부로부터의 전하를 저장하는 스토리지 MOS 커패시터를 포함하고, 제1 시간 구간 동안에 제1 광전 변환부에 축적된 제1 전하를 제1 전달 트랜지스터를 통해 제1 노드에 전달하고, 제1 전하에 대응하는 제1 신호 전압을 출력하고, 제1 시간 구간에 후속하는 제2 시간 구간 동안에 제1 광전 변환부에 축적된 제2 전하를 제1 전달 트랜지스터 및 연결 트랜지스터를 통해 제1 노드 및 제2 노드에 전달하고, 제2 전하에 대응하는 제2 신호 전압을 출력하고, 제2 시간 구간에 후속하는 제3 시간 구간 동안에 제2 광전 변환부에 축적된 제3 전하를 제2 트랜지스터 및 연결 트랜지스터를 통해 제1 내지 제3 노드에 전달하고, 제3 전하에 대응하는 제3 신호 전압을 출력할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서는 단위 픽셀을 포함하는 픽셀 어레이, 및 리드아웃 회로를 포함하고, 단위 픽셀은, 제1 광전 변환부, 리드아웃 회로에 연결된 소스 팔로워, 제1 광전 변환부와 소스 팔로워 사이에 위치한 제1 전달 트랜지스터, 제1 광전 변환부와 다른 제2 광전 변환부, 제2 광전 변환부에 일단이 연결된 제2 전달 트랜지스터, 제2 전달 트랜지스터의 다른 일단, 제1 전달 트랜지스터 및 소스 팔로워를 연결시키는 연결 트랜지스터, 및 제2 광전 변환부에 일단이 연결되고, 제2 광전 변환부로부터의 전하를 저장하는 스토리지 MOS 커패시터를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 단위 픽셀은 제1 광전 변환부, 제1 광전 변환부와 제1 노드 사이에 위치한 제1 전달 트랜지스터, 제2 노드와 제1 노드 사이에 위치한 연결 트랜지스터, 제3 노드와 제2 노드 사이에 위치한 제1 스위치, 제3 노드에 연결된 제2 전달 트랜지스터, 제2 전달 트랜지스터에 연결된 제2 광전 변환부, 제4 노드와 제3 노드 사이에 위치하고, 제2 광전 변환부로부터 오버플로우된 전하를 저장하는 커패시터, 및 제3 노드 및 제4 노드에 연결된 양단을 갖는 커패시터 방전 트랜지스터를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 이미지 센서는 픽셀 어레이, 및 리드아웃 회로를 포함하고, 픽셀 어레이는, 광전 변환부, 광전 변환부와 제1 노드 사이에 위치한 전달 트랜지스터, 제1 노드에 연결된 게이트를 포함하는 소스 팔로워, 제1 노드에 연결된 리셋 트랜지스터, 제2 노드와 제1 노드 사이에 위치한 커패시터, 및 제1 노드 및 제2 노드에 연결된 양단을 갖는 커패시터 방전 트랜지스터를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 차량은 전자 제어 장치, 및 전자 제어 장치에 연결된 이미지 센서를 포함하고, 이미지 센서는, 단위 픽셀을 포함하는 픽셀 어레이, 및 픽셀 어레이와 전자 제어 장치를 연결하는 리드아웃 회로를 포함하고, 단위 픽셀은, 제1 광전 변환부, 리드아웃 회로에 연결된 소스 팔로워, 제1 광전 변환부와 소스 팔로워 사이에 위치한 제1 전달 트랜지스터, 제1 광전 변환부와 다른 제2 광전 변환부, 제2 광전 변환부에 일단이 연결된 제2 전달 트랜지스터, 제2 전달 트랜지스터의 다른 일단, 제1 전달 트랜지스터 및 소스 팔로워를 연결시키는 연결 트랜지스터, 및 제2 광전 변환부에 일단이 연결되고, 제2 광전 변환부로부터의 전하를 수신하는 스토리지 MOS 커패시터를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 단위 픽셀은 제1 광전 변환부, 제1 광전 변환부와 제1 노드 사이에 위치한 제1 전달 트랜지스터, 제2 노드와 제1 노드 사이에 위치한 연결 트랜지스터, 제3 노드와 제2 노드 사이에 위치한 제1 스위치, 제4 노드와 제3 노드 사이에 위치한 제2 전달 트랜지스터, 제4 노드에 연결된 제2 광전 변환부, 제4 노드에 연결되고, 제2 광전 변환부로부터의 전하를 저장하는 스토리지 MOS 커패시터, 제5 노드와 제3 노드 사이에 위치하고, 제2 광전 변환부로부터 오버플로우된 전하를 저장하는 커패시터, 및 제3 노드 및 제5 노드에 연결된 양단을 갖는 커패시터 방전 트랜지스터를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 이미지 센싱 장치의 블록도이다.
도 2는 몇몇 실시예에 따른 이미지 센서의 개념적인 레이아웃을 도시한 도면이다.
도 3은 몇몇 실시예에 따른 픽셀 어레이의 상면도이다.
도 4는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 5a는 도 3의 A-A를 따라 절단한 단위 픽셀의 단면도이다.
도 5b는 도 3의 단위 픽셀의 상면도이다.
도 6은 몇몇 실시예에 따른 단위 픽셀의 동작 방법을 설명하기 위한 타이밍도이다.
도 7은 몇몇 실시예에 따른 단위 픽셀의 동작에 의한 단위 픽셀의 조도에 따른 신호 대 노이즈 비에 대한 도면이다.
도 8 내지 도 11은 단위 픽셀의 동작을 설명하기 위한 도면들이다.
도 12는 이미지 센서로부터 출력되는 전압을 설명하기 위한 도면이다.
도 13은 몇몇 실시예에 따른 단위 픽셀의 동작 방법을 설명하기 위한 타이밍도이다.
도 14는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 15a는 도 14의 단위 픽셀의 동작 방법을 설명하기 위한 타이밍도이다.
도 15b 및 도 15c는 도 14의 제3 전압을 인가 받는 단위 픽셀을 설명하기 위한 도면이다.
도 16a는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 16b는 도 16a의 단위 픽셀의 동작 방법을 설명하기 위한 타이밍도이다.
도 17은 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 18은 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 19는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 20은 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 21은 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 22는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 23은 몇몇 실시예에 따른 단위 픽셀의 단면도이다.
도 24는 몇몇 실시예에 따른 단위 픽셀의 단면도이다.
도 25는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 26은 도 25의 단위 픽셀의 단면도이다.
도 27은 도 25의 단위 픽셀의 동작 방법을 설명하기 위한 타이밍도이다.
도 28은 도 25의 제1 커패시터의 방전을 설명하기 위한 도면이다.
도 29는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 30은 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 31은 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 32는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 33은 몇몇 실시예에 따른 이미지 센서의 개념적인 레이아웃을 도시한 도면이다.
도 34는 몇몇 실시예에 따른 이미지 센서를 포함하는 차량에 대한 도면이다.
도 2는 몇몇 실시예에 따른 이미지 센서의 개념적인 레이아웃을 도시한 도면이다.
도 3은 몇몇 실시예에 따른 픽셀 어레이의 상면도이다.
도 4는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 5a는 도 3의 A-A를 따라 절단한 단위 픽셀의 단면도이다.
도 5b는 도 3의 단위 픽셀의 상면도이다.
도 6은 몇몇 실시예에 따른 단위 픽셀의 동작 방법을 설명하기 위한 타이밍도이다.
도 7은 몇몇 실시예에 따른 단위 픽셀의 동작에 의한 단위 픽셀의 조도에 따른 신호 대 노이즈 비에 대한 도면이다.
도 8 내지 도 11은 단위 픽셀의 동작을 설명하기 위한 도면들이다.
도 12는 이미지 센서로부터 출력되는 전압을 설명하기 위한 도면이다.
도 13은 몇몇 실시예에 따른 단위 픽셀의 동작 방법을 설명하기 위한 타이밍도이다.
도 14는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 15a는 도 14의 단위 픽셀의 동작 방법을 설명하기 위한 타이밍도이다.
도 15b 및 도 15c는 도 14의 제3 전압을 인가 받는 단위 픽셀을 설명하기 위한 도면이다.
도 16a는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 16b는 도 16a의 단위 픽셀의 동작 방법을 설명하기 위한 타이밍도이다.
도 17은 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 18은 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 19는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 20은 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 21은 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 22는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 23은 몇몇 실시예에 따른 단위 픽셀의 단면도이다.
도 24는 몇몇 실시예에 따른 단위 픽셀의 단면도이다.
도 25는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 26은 도 25의 단위 픽셀의 단면도이다.
도 27은 도 25의 단위 픽셀의 동작 방법을 설명하기 위한 타이밍도이다.
도 28은 도 25의 제1 커패시터의 방전을 설명하기 위한 도면이다.
도 29는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 30은 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 31은 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 32는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 33은 몇몇 실시예에 따른 이미지 센서의 개념적인 레이아웃을 도시한 도면이다.
도 34는 몇몇 실시예에 따른 이미지 센서를 포함하는 차량에 대한 도면이다.
이하 첨부된 도면을 참조하여, 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 이미지 센싱 장치의 블록도이다.
도 1을 참조하면, 이미지 센싱 장치(1)는 이미지 센서(100)와 이미지 신호 프로세서(900)를 포함할 수 있다.
이미지 센서(100)는 빛을 이용하여 센싱 대상의 이미지를 센싱하여, 픽셀 신호(SIG_PX)를 생성할 수 있다. 몇몇 실시예에서, 생성된 픽셀 신호(SIG_PX)는 예를 들어, 디지털 신호일 수 있으나, 본 발명의 기술적 사상에 따른 실시예가 이에 제한되는 것은 아니다. 또한 픽셀 신호(SIG_PX)는 특정 신호 전압 또는 리셋 전압 등을 포함할 수도 있다.
픽셀 신호(SIG_PX)는 이미지 신호 프로세서(900)에 제공되어 처리될 수 있다. 이미지 신호 프로세서(900)는 이미지 센서(100)의 버퍼부(1170)로부터 출력된 픽셀 신호(SIG_PX)를 수신하고 수신된 픽셀 신호(SIG_PX)를 디스플레이에 용이하도록 가공하거나 처리할 수 있다.
몇몇 실시예에서, 이미지 신호 프로세서(900)는 이미지 센서(100)에서 출력된 픽셀 신호(SIG_PX)에 대해 디지털 비닝을 수행할 수 있다. 이 때, 이미지 센서(100)로부터 출력된 픽셀 신호(SIG_PX)는 아날로그 비닝 없이 픽셀 어레이(PA)로부터의 로우(raw) 이미지 신호일 수도 있고, 아날로그 비닝이 이미 수행된 픽셀 신호(SIG_PX)일 수도 있다.
몇몇 실시예에서, 이미지 센서(100)와 이미지 신호 프로세서(900)는 도시된 것과 같이 서로 분리되어 배치될 수 있다. 예를 들어, 이미지 센서(100)가 제1 칩에 탑재되고, 이미지 신호 프로세서(900)가 제2 칩에 탑재되어 소정의 인터페이스를 통해 서로 통신할 수 있다. 하지만, 실시예들이 이에 제한되는 것은 아니며, 이미지 센서(100)와 이미지 신호 프로세서(900)는 하나의 패키지, 예컨대 MCP(multi-chip package)로 구현될 수 있다.
이미지 센서(100)는, 컨트롤 레지스터 블록(1110), 타이밍 제네레이터(1120), 로우(row) 드라이버(1130), 픽셀 어레이(PA), 리드 아웃 회로(1150), 램프신호 생성기(1160), 버퍼부(1170)를 포함할 수 있다.
컨트롤 레지스터 블록(1110)은 이미지 센서(100)의 동작을 전체적으로 제어할 수 있다. 특히, 컨트롤 레지스터 블록(1110)은 타이밍 제네레이터(1120), 램프신호 생성기(1160) 및 버퍼부(1170)에 직접적으로 동작 신호를 전송할 수 있다.
타이밍 제네레이터(1120)는 이미지 센서(100)의 여러 구성 요소들의 동작 타이밍의 기준이 되는 신호를 발생할 수 있다. 타이밍 제네레이터(1120)에서 발생된 동작 타이밍 기준 신호는 로우 드라이버(1130), 리드 아웃 회로(1150), 램프신호 생성기(1160) 등에 전달될 수 있다.
램프신호 생성기(1160)는 리드 아웃 회로(1150)에 사용되는 램프 신호를 생성하고 전송할 수 있다. 예를 들어, 리드 아웃 회로(1150)는 상관 이중 샘플러(CDS), 비교기 등을 포함할 수 있는데, 램프신호 생성기(1160)는 상관 이중 샘플러(CDS), 비교기 등에 사용되는 램프 신호를 생성하고 전송할 수 있다.
버퍼부(1170)는 예를 들어, 래치부를 포함할 수 있다. 버퍼부(1170)는 외부로 제공할 픽셀 신호(SIG_PX)를 임시적으로 저장할 수 있으며, 픽셀 신호(SIG_PX)를 외부 메모리 또는 외부 장치로 전송할 수 있다. 버퍼부(1170)는 DRAM 또는 SRAM과 같은 메모리를 포함할 수 있다.
픽셀 어레이(PA)는 외부 이미지를 센싱할 수 있다. 픽셀 어레이(PA)는 복수의 픽셀(또는 단위 픽셀)을 포함할 수 있다. 로우 드라이버(1130)는 픽셀 어레이(PA)의 로우(row)를 선택적으로 활성화시킬 수 있다.
리드 아웃 회로(1150)는 픽셀 어레이(PA)로부터 제공받은 픽셀 신호를 샘플링하고, 이를 램프 신호와 비교한 후, 비교 결과를 바탕으로 아날로그 이미지 신호(데이터)를 디지털 이미지 신호(데이터)로 변환할 수 있다.
도 2는 몇몇 실시예에 따른 이미지 센서의 개념적인 레이아웃을 도시한 도면이다.
도 2를 참조하면, 본 실시예의 이미지 센서(100)는 적층된 상부 칩(200)과 하부 칩(300)을 포함할 수 있다. 상부 칩(200)에는 복수의 픽셀들이 2차원 어레이 구조로 배치될 수 있다. 즉 상부 칩(200)은 픽셀 어레이(PA)를 포함할 수 있다. 하부 칩(300)은 리드 아웃 회로(1150)를 포함하는 아날로그 영역과 로직 영역(LC)을 포함할 수 있다. 하부 칩(300)은 상부 칩(200)의 하부에 배치되고, 상부 칩(200)에 전기적으로 연결될 수 있다. 하부 칩(300)은 상부 칩(200)으로부터 픽셀 신호를 수신할 수 있고, 로직 영역(LC)은 해당 픽셀 신호를 수신할 수 있다.
하부 칩(300)의 로직 영역(LC)에는 로직 소자들이 배치될 수 있다. 로직 소자들은 픽셀들로부터의 픽셀 신호를 처리하기 위한 회로들을 포함할 수 있다. 예를 들어 로직 소자들은 도 1의 컨트롤 레지스터 블록(1110), 타이밍 제네레이터(1120), 로우(row) 드라이버(1130), 리드 아웃 회로(1150), 램프신호 생성기(1160) 등을 포함할 수 있다.
도 3은 몇몇 실시예에 따른 픽셀 어레이의 상면도이다.
도 3을 참조하면, 픽셀 어레이(PA)는 복수의 단위 픽셀(UP)들을 포함할 수 있다. 예를 들어, 복수의 단위 픽셀(UP)들은 제1 방향(X) 및 제2 방향(Y)으로 규칙적으로 배열될 수 있다. 여기서 단위 픽셀(UP)은 빛을 수신하여 하나의 픽셀에 해당하는 이미지를 출력하는 픽셀의 단위일 수 있다.
단위 픽셀(UP)은 제1 영역(REG1) 및 제2 영역(REG2)을 포함할 수 있다. 여기서 제1 영역(REG1) 및 제2 영역(REG2)은 상면에서 보았을 때 구분될 수 있다. 제1 영역(REG1)은 도시한 것과 같이 8각형 모양일 수 있고, 제2 영역(REG2)은 도시한 것과 같이 4각형 모양일 수 있으나, 본 발명의 실시예는 이에 제한되지 않는다. 제1 영역(REG1)과 제2 영역(REG2)은 서로 접촉할 수 있다. 제1 영역(REG1)의 면적은 제2 영역(REG2)의 면적보다 클 수 있다. 즉, 제1 영역(REG1)에 입사되는 빛의 양이 제2 영역(REG2)에 입사되는 빛의 양보다 많을 수 있다. 제1 영역(REG1) 및 제2 영역(REG2)에 해당하는 단위 픽셀(UP)은 빛을 변환시켜 전기 신호를 생성할 수 있다.
도 4는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 4를 참조하면, 단위 픽셀(UP)은 라지 포토 다이오드(LPD), 스몰 포토 다이오드(SPD), 라지 전달 트랜지스터(LTT), 스몰 전달 트랜지스터(STT), 소스 팔로워(SF), 선택 트랜지스터(SELT), 연결 트랜지스터(DRT), 리셋 트랜지스터(RT), 제1 스위치(SW1), 제1 커패시터(C1), 스토리지 MOS 커패시터(SMC)를 포함할 수 있다.
라지 포토 다이오드(LPD)는 광전 변환부에 해당할 수 있다. 즉, 라지 포토 다이오드(LPD)는 제1 영역(REG1)으로 입사되는 빛을 전하로 변환시킬 수 있다. 라지 포토 다이오드(LPD)는 제1 영역(REG1)에 배치될 수 있다. 또한, 라지 포토 다이오드(LPD)는 변환된 전하를 저장할 수 있다. 라지 포토 다이오드(LPD)의 일단은 접지 전압에 연결될 수 있다. 라지 전달 트랜지스터(LTT)는 라지 포토 다이오드(LPD)와 제1 노드(ND1) 사이에 연결될 수 있다. 즉, 라지 전달 트랜지스터(LTT)의 양단은 라지 포토 다이오드(LPD)의 일단과 제1 노드(ND1)에 연결될 수 있다. 라지 전달 트랜지스터(LTT)는 라지 전달 게이트(LTG)를 포함할 수 있다. 라지 전달 게이트 신호(S_LTG)는 라지 전달 게이트(LTG)에 인가되어, 라지 전달 트랜지스터(LTT)를 제어할 수 있다. 예를 들어, 라지 전달 게이트 신호(S_LTG)가 풀업 되는 경우, 라지 전달 트랜지스터(LTT)는 턴 온 되어 라지 포토 다이오드(LPD)로부터 생성된 전하가 제1 노드(ND1)로 전달될 수 있다. 여기서, 제1 노드(ND1)는 단위 픽셀(UP)의 플로팅 디퓨전(floating diffusion)에 해당할 수 있다. 라지 전달 트랜지스터(LTT) 또한 제1 영역(REG1)에 배치될 수 있으나, 본 발명의 실시예는 이에 제한되지 않는다.
소스 팔로워(SF)의 게이트는 제1 노드(ND1)에 연결될 수 있다. 즉, 소스 팔로워(SF)의 게이트는 플로팅 디퓨전에 연결되어, 전하를 인가받을 수 있다. 소스 팔로워(SF)는 전원 전압(VDD) 및 선택 트랜지스터(SELT)의 일단에 연결될 수 있다. 소스 팔로워(SF)는 제1 노드(ND1)에 인가되는 전하에 의해 동작할 수 있다. 선택 트랜지스터(SELT)는 소스 팔로워(SF)와 출력 전압(VOUT)에 연결될 수 있다. 선택 신호(S_SEL)는 선택 트랜지스터(SELT)의 게이트에 인가되어, 선택 트랜지스터(SELT)를 제어할 수 있다. 선택 트랜지스터(SELT)는 단위 픽셀(UP)이 동작하는 동안에만 동작할 수 있다.
연결 트랜지스터(DRT)는 제1 노드(ND1) 및 제2 노드(ND2)에 위치할 수 있다. 또한, 연결 트랜지스터(DRT)는 연결 게이트 신호(S_DRG)가 인가되는 연결 게이트(DRG)를 포함할 수 있다. 연결 트랜지스터(DRT)는 연결 게이트 신호(S_DRG)가 풀업되는 경우 제1 노드(ND1)와 제2 노드(ND2)를 연결시킬 수 있다. 리셋 트랜지스터(RT)는 제2 노드(ND2)와 전원 전압(VDD) 사이에 위치할 수 있다. 리셋 트랜지스터(RT)는 리셋 게이트 신호(S_RG)가 인가되는 리셋 게이트(RG)를 포함할 수 있다. 리셋 트랜지스터(RT)는 리셋 게이트 신호(S_RG)가 풀업되는 경우 제2 노드(ND2)를 전원 전압(VDD)에 연결시켜, 단위 픽셀(UP)을 리셋시킬 수 있다.
제1 스위치(SW1)는 제2 노드(ND2)와 제3 노드(ND3) 사이에 위치할 수 있다. 제1 스위치 신호(S_SW1)는 제1 스위치(SW1)의 게이트에 인가되어 제3 노드(ND3)와 제2 노드(ND2)를 연결시킬 수 있다. 제1 커패시터(C1)는 제3 노드(ND3)와 전원 전압(VDD) 사이에 연결될 수 있다. 즉, 제1 커패시터(C1)는 제1 스위치(SW1), 리셋 트랜지스터(RT) 및 스몰 전달 트랜지스터(STT)에 모두 연결될 수 있다. 제1 커패시터(C1)는 스몰 포토 다이오드(SPD)로부터 오버플로우되는 전하를 수신할 수 있다. 또한, 제1 커패시터(C1)는 스몰 포토 다이오드(SPD)로부터 오버플로우되는 전하를 저장할 수 있다. 여기서 제1 커패시터(C1)는 제2 영역(REG2)에 배치되지 않을 수 있다. 예를 들어, 제1 커패시터(C1)는 도 2의 하부 칩(300)에 배치될 수도 있다.
스몰 포토 다이오드(SPD)는 광전 변환부에 해당할 수 있다. 즉, 스몰 포토 다이오드(SPD)는 제2 영역(REG2)으로 입사되는 빛을 전하로 변환시킬 수 있다. 스몰 포토 다이오드(SPD)는 제2 영역(REG2)에 배치될 수 있다. 또한, 스몰 포토 다이오드(SPD)는 변환된 전하를 저장할 수 있다. 스몰 포토 다이오드(SPD)의 일단은 제4 노드(ND4)에 연결될 수 있다. 스몰 포토 다이오드(SPD)의 일단은 접지 전압에 연결될 수 있다. 스몰 전달 트랜지스터(STT)는 제4 노드(ND4)와 제3 노드(ND3) 사이에 연결될 수 있다. 스몰 전달 트랜지스터(STT)는 스몰 전달 게이트(STG)를 포함할 수 있다. 스몰 전달 게이트 신호(S_STG)는 스몰 전달 게이트(STG)에 인가되어, 스몰 전달 트랜지스터(STT)를 제어할 수 있다. 예를 들어, 스몰 전달 게이트 신호(S_STG)가 풀업 되는 경우, 스몰 전달 트랜지스터(STT)는 턴 온 되어 스몰 포토 다이오드(SPD)로부터 생성된 전하가 제3 노드(ND3)로 전달될 수 있다. 여기서, 제3 노드(ND3)는 단위 픽셀(UP)의 플로팅 디퓨전에 해당할 수 있다. 즉 제3 노드(ND3)는 제1 노드(ND1)와 다른 플로팅 디퓨전에 해당할 수 있다. 스몰 전달 트랜지스터(STT) 또한 제2 영역(REG2)에 배치될 수 있으나, 본 발명의 실시예는 이에 제한되지 않는다.
스토리지 MOS 커패시터(SMC)는 제4 노드(ND4)와 제5 노드(ND5) 사이에 연결될 수 있다. 여기서 스토리지 MOS 커패시터(SMC)는 기판 상에 순차적으로 적층된 절연층 및 게이트 전극을 포함할 수 있다. 스토리지 MOS 커패시터(SMC)는 커패시터의 일종일 수 있다. 스토리지 MOS 커패시터(SMC)는 제4 노드(ND4)에 접속됨으로써, 스몰 포토 다이오드(SPD)와 스몰 전달 트랜지스터(STT)와 모두 연결될 수 있다. 즉, 스토리지 MOS 커패시터(SMC)는 제4 노드(ND4)와 제5 노드(ND5)에 모두 연결될 수 있다. 여기서, 제5 노드(ND5)는 플로팅 된 것에 해당할 수 있다. 예를 들어, 제5 노드(ND5)에는 전압이 인가되지 않는다. 따라서, 제4 노드(ND4)와 제5 노드(ND5) 사이에 채널이 형성되지 않는다. 스토리지 MOS 커패시터(SMC)는 스토리지 게이트 신호(S_SG)가 인가되는 스토리지 게이트(SG)를 포함할 수 있다. 여기서, 스토리지 게이트 신호(S_SG)는 스토리지 MOS 커패시터(SMC)의 동작을 제어할 수 있다. 스토리지 MOS 커패시터(SMC)는 제2 영역(REG2)에 배치될 수 있으나, 본 발명의 실시예는 이에 제한되지 않는다.
스토리지 MOS 커패시터(SMC)는 스몰 포토 다이오드(SPD)에 인접하게 배치되어, 스몰 포토 다이오드(SPD)로부터 전하를 수신하고 저장할 수 있다. 여기서, 스몰 포토 다이오드(SPD)로부터 생성된 전하가 스몰 포토 다이오드(SPD)를 가득 채울 경우에, 스몰 포토 다이오드(SPD)로부터 스토리지 MOS 커패시터(SMC)로 전하가 전달될 수 있다. 이후에, 스토리지 MOS 커패시터(SMC)에 전하가 가득 채워질 경우에, 스토리지 MOS 커패시터(SMC)와 스몰 포토 다이오드(SPD)로부터 오버플로우되는 전하는 제1 커패시터(C1)에 전달될 수 있다. 이 때, 스토리지 MOS 커패시터(SMC)의 스토리지 게이트 신호(S_SG)가 조절됨으로써, 스토리지 MOS 커패시터(SMC)에 저장되는 전하량이 결정될 수 있다. 단위 픽셀(UP)에서 스몰 포토 다이오드(SPD)가 배치되는 제2 영역(REG2)은 제1 영역(REG1)에 비하여 작은 면적에 해당한다. 따라서, 스몰 포토 다이오드(SPD)는 수신한 빛으로부터 변환된 전하를 충분히 저장하지 못할 수 있다. 스토리지 MOS 커패시터(SMC)는 스몰 포토 다이오드(SPD)로부터의 전하를 저장함으로써, 풀 웰 커패시티(Full Well Capacity, FWC)를 증가시킬 수 있다. 즉, 스토리지 MOS 커패시터(SMC)에 전하를 저장시킴으로써, 커패시턴스를 증가시킬 수 있고, 이를 통해 풀 웰 커패시티 또한 증가할 수 있다. 또한, 이를 통해 단위 픽셀(UP)로부터 출력되는 신호의 다이나믹 레인지(Dynamic Range, DR)가 증가할 수 있다.
도 5a는 도 3의 A-A를 따라 절단한 단위 픽셀의 단면도이다. 도 5b는 도 3의 단위 픽셀의 상면도이다.
도 5a를 참조하면, 단위 픽셀(UP)은 기판(SUB), 절연층(DEL), 스몰 포토 다이오드(SPD), 플로팅 디퓨전(FD), 제1 절연층(DEL1), 스토리지 게이트(SG), 제1 메탈층(ML1), 제2 절연층(DEL2), 스몰 전달 게이트(STG), 제2 메탈층(ML2) 등을 포함할 수 있다. 여기서, 스몰 전달 게이트(STG)는 도 4의 스몰 전달 트랜지스터(STT)에 포함될 수 있고, 스토리지 게이트(SG)는 스토리지 MOS 커패시터(SMC)에 포함될 수 있다. 또한, 플로팅 디퓨전(FD)은 제4 노드(ND4)에 해당할 수 있다. 여기서, 제1 메탈층(ML1) 및 제2 메탈층(ML2)은 동일한 메탈을 포함할 수 있고, 제1 절연층(DEL1) 및 제2 절연층(DEL2)은 동일한 절연 물질을 포함할 수 있다.
기판(SUB)는 절연층(DEL) 상에 배치될 수 있다. 여기서, 기판(SUB)의 상면은 빛이 입사되는 면에 해당할 수 있다. 스몰 포토 다이오드(SPD)와 플로팅 디퓨전(FD)은 기판(SUB) 내에 배치될 수 있다. 스몰 포토 다이오드(SPD)는 기판(SUB)의 상면으로부터 입사되는 빛을 전하로 변환시킬 수 있다. 스몰 포토 다이오드(SPD)는 스토리지 게이트(SG)와 스몰 전달 게이트(STG)에 인접하여 배치될 수 있다.
스토리지 게이트(SG)는 제1 절연층(DEL1) 상에 배치될 수 있다. 또한, 스토리지 게이트(SG)는 제1 메탈층(ML1)을 통해 다른 회로와 연결될 수 있다. 스토리지 게이트(SG)는 제1 메탈층(ML1)을 통해 스토리지 게이트 신호(S_SG)를 인가받을 수 있다. 스토리지 게이트(SG)에 스토리지 게이트 신호(S_SG)가 인가되는 경우, 제1 절연층(DEL1) 하부의 기판(SUB)에 전하가 저장될 수 있다. 즉, 인접한 스몰 포토 다이오드(SPD)로부터의 전하가 스토리지 게이트(SG) 하부에 저장될 수 있다.
스몰 전달 게이트(STG)는 제2 절연층(DEL2) 상에 배치될 수 있다. 스몰 전달 게이트(STG)는 제2 메탈층(ML2)을 통해 다른 회로와 연결될 수 있다. 스몰 전달 게이트(STG)는 제2 메탈층(ML2)을 통해 스몰 전달 게이트 신호(S_STG)를 인가받을 수 있다. 스몰 전달 게이트(STG)에 스몰 전달 게이트 신호(S_STG)가 인가되는 경우, 제2 절연층(DEL2) 하부의 기판(SUB)에 채널이 형성될 수 있다. 이 경우, 스몰 포토 다이오드(SPD)로부터 플로팅 디퓨전(FD)으로 전하가 이동할 수 있다. 즉, 스몰 전달 게이트(STG)는 스몰 포토 다이오드(SPD)와 플로팅 디퓨전(FD)을 연결시킬 수 있다.
여기서, 스토리지 게이트(SG)와 스몰 전달 게이트(STG)는 절연층(DEL) 내에 배치되는 것으로 도시했으나, 기판(SUB) 내부에 게이트 영역의 일부가 배치되는 수직형 게이트 형태일 수도 있다.
도 5b를 참조하면, 플로팅 디퓨전(FD)은 스몰 포토 다이오드(SPD)에 인접하여 배치될 수 있다. 예를 들어, 플로팅 디퓨전(FD)은 스몰 포토 다이오드(SPD)의 일측에 형성될 수 있다. 예를 들어, 플로팅 디퓨전(FD)은 스몰 포토 다이오드(SPD)의 좌측 하단에 위치할 수 있다. 플로팅 디퓨전(FD)과 스몰 포토 다이오드(SPD)는 기판(SUB) 내에 모두 위치할 수 있다.
스몰 전달 게이트(STG)는 플로팅 디퓨전(FD)과 스몰 포토 다이오드(SPD) 사이에 위치할 수 있다. 스몰 전달 게이트(STG)는 플로팅 디퓨전(FD)과 스몰 포토 다이오드(SPD)의 일부분을 오버랩할 수 있다. 스토리지 게이트(SG)는 스몰 포토 다이오드(SPD)의 일부분을 오버랩할 수 있다. 하지만, 스토리지 게이트(SG)는 플로팅 디퓨전(FD)을 오버랩하지 않을 수 있다. 스토리지 게이트(SG)는 스몰 전달 게이트(STG)와 플로팅 디퓨전(FD)을 둘러싸도록 형성될 수 있다. 즉, 스토리지 게이트(SG)의 면적은 스몰 전달 게이트(STG)의 면적보다 클 수 있다. 이에 따라서, 스토리지 게이트(SG)에 의해 저장되는 전하량은 클 수 있다.
이하, 도 4 내지 도 12를 참조하여 단위 픽셀(UP)의 동작에 대하여 설명한다.
도 6은 몇몇 실시예에 따른 단위 픽셀의 동작 방법을 설명하기 위한 타이밍도이다. 도 7은 몇몇 실시예에 따른 단위 픽셀의 동작에 의한 단위 픽셀의 조도에 따른 신호 대 노이즈 비에 대한 도면이다. 도 8 내지 도 11은 단위 픽셀의 동작을 설명하기 위한 도면들이다. 도 12는 이미지 센서로부터 출력되는 전압을 설명하기 위한 도면이다.
도 4 내지 도 12를 참조하면, 단위 픽셀(UP)는 제1 시간(t1)에 제1 리셋 동작(R1)을 수행할 수 있다. 제1 시간(t1) 이전의 시간 구간 동안에, 선택 신호(S_SEL)은 풀업 되고, 리셋 게이트 신호(S_RG)는 풀다운 되고, 연결 게이트 신호(S_DRG)는 풀다운 될 수 있다. 또한, 제1 스위치 신호(S_SW1), 라지 전달 게이트 신호(S_LTG) 및 스몰 전달 게이트 신호(S_STG)는 턴 오프 된 상태일 수 있고, 스토리지 게이트 신호(S_SG)는 턴 온 된 상태일 수 있다. 이를 통해, 제1 시간(t1)에서 제1 노드(ND1)에 축적된 전하가 변환된 제1 리셋 전압(VR1)이 출력될 수 있다. 이 때, 소스 팔로워(SF)는 제1 노드(ND1)에 축적된 전하를 제1 리셋 전압(VR1)으로 변환시킬 수 있다.
도 6 내지 도 8을 참조하면, 단위 픽셀(UP)은 제2 시간(t2)에 제1 신호 동작(S1)을 수행할 수 있다. 제1 시간(t1)과 제2 시간(t2) 사이의 시간 구간 동안에, 라지 전달 게이트 신호(S_LTG)는 풀업 후, 풀다운 될 수 있다. 라지 전달 게이트 신호(S_LTG)가 풀업됨으로써, 라지 전달 트랜지스터(LTT)는 턴 온 될 수 있다. 즉, 라지 전달 트랜지스터(LTT)는 라지 포토 다이오드(LPD)와 제1 노드(ND1)를 연결시킬 수 있다. 라지 전달 게이트 신호(S_LTG)가 풀업 되기 전에 라지 포토 다이오드(LPD)는 전하를 저장할 수 있다. 라지 전달 트랜지스터(LTT)는 라지 포토 다이오드(LPD)로부터 생성된 전하를 제1 노드(ND1) 즉, 플로팅 디퓨전에 전달시킬 수 있다. 이 때, 제1 노드(ND1)에 전달된 전하는 소스 팔로워(SF)에 의해 제1 신호 전압(VS1)으로 변환될 수 있다. 이 경우, 단위 픽셀(UP)의 플로팅 디퓨전의 커패시턴스는 작을 수 있고, 그에 따라서 풀 웰 커패시티 또한 작을 수 있다.
도 7을 참조하면, 제1 동작(OP1)은 제1 리셋 동작(R1)과 제1 신호 동작(S1)을 포함할 수 있다. 여기서, 제1 동작(OP1)은 제1 최소 조도(Min1) 및 제1 최대 조도(Max1)를 가질 수 있다. 즉, 제1 동작(OP1)은 제1 최소 조도(Min1) 내지 제1 최대 조도(Max1)의 영역에 해당하는 제1 다이나믹 레인지(DR1)에 해당할 수 있다. 제1 동작(OP1)에 의해 출력되는 신호는 제1 다이나믹 레인지(DR1)를 가질 수 있다. 이 때, 제1 다이나믹 레인지(DR1)은 저조도 환경에서의 이미지 센싱에서 사용될 수 있다.
도 4, 도 6 및 도 9를 참조하면, 단위 픽셀(UP)는 제3 시간(t3)에 제2 신호 동작(S2)을 수행할 수 있다. 제2 시간(t2)과 제3 시간(t3) 사이의 시간 구간 동안에, 연결 게이트 신호(S_DRG)는 풀업 되고, 라지 전달 게이트 신호(S_LTG)는 풀업 후 풀다운 될 수 있다. 연결 게이트 신호(S_DRG)가 풀업 됨으로써, 연결 트랜지스터(DRT)는 제1 노드(ND1)와 제2 노드(ND2)를 연결시킬 수 있다. 즉, 단위 픽셀(UP)의 플로팅 디퓨전은 제1 노드(ND1)와 제2 노드(ND2)를 포함하는 커패시턴스를 가질 수 있다. 또한, 라지 전달 게이트 신호(S_LTG)가 풀업 됨으로써, 라지 포토 다이오드(LPD)로부터 전하가 제1 노드(ND1) 및 제2 노드(ND2)에 전달될 수 있다. 즉, 제1 노드(ND1) 및 제2 노드(ND2)에 전송된 전하가 소스 팔로워(SF)에 의해 제2 신호 전압(VS2)으로 변환될 수 있다.
또한, 단위 픽셀(UP)은 제4 시간(t4)에 제2 리셋 동작(R2)을 수행할 수 있다. 이 때, 리셋 게이트 신호(S_RG)는 풀업 후 풀다운 될 수 있다. 따라서, 리셋 트랜지스터(RT)에 의해 제1 노드(ND1) 및 제2 노드(ND2)의 전하가 리셋될 수 있다. 소스 팔로워(SF)는 리셋 후의 제1 노드(ND1) 및 제2 노드(ND2)의 전하를 변환시킨 제2 리셋 전압(VR2)을 출력할 수 있다.
도 7을 참조하면, 제2 동작(OP2)은 제2 리셋 동작(R2)과 제2 신호 동작(S2)을 포함할 수 있다. 여기서, 제2 동작(OP2)은 제2 최소 조도(Min2) 및 제2 최대 조도(Max2)를 가질 수 있다. 즉, 제2 동작(OP2)은 제2 최소 조도(Min2) 내지 제2 최대 조도(Max2)의 영역에 해당하는 제2 다이나믹 레인지(DR2)에 해당할 수 있다. 제2 동작(OP2)에 의해 출력되는 신호는 제2 다이나믹 레인지(DR2)를 가질 수 있다. 제2 다이나믹 레인지(DR2)는 제1 다이나믹 레인지(DR1)와 오버랩될 수 있다. 제2 다이나믹 레인지(DR2)는 제1 다이나믹 레인지(DR1)보다 높은 제2 최소 조도(Min2) 및 제2 최대 조도(Max2)를 가질 수 있다. 여기서, 제2 동작(OP2)의 신호 대 노이즈 비는 최소 신호 대 노이즈 비(SNRmin)보다 클 수 있다. 이 때, 단위 픽셀(UP)은 노이즈가 적으면서 다이나믹 레인지가 넓은 신호를 출력할 수 있다.
라지 포토 다이오드(LPD)는 보다 민감한 광전 변환부에 해당할 수 있다. 따라서 작은 양의 빛을 수신하는 경우에도, 라지 포토 다이오드(LPD)는 이에 반응할 수 있다. 하지만, 스몰 포토 다이오드(SPD)는 라지 포토 다이오드(LPD)에 비해 민감하지 않으므로, 작은 양의 빛에 반응하지 않을 수 있다. 제1 동작(OP1)과 제2 동작(OP2)은 라지 포토 다이오드(LPD)에 의해 작은 양의 빛에도 반응하기 때문에 제1 다이나믹 레인지(DR1)와 제2 다이나믹 레인지(DR2)를 나타낼 수 있다.
도 4, 도 6 및 도 10을 참조하면, 단위 픽셀(UP)는 제5 시간(t5)에 제3 신호 동작(S3)을 수행할 수 있다. 제4 시간(t4)과 제5 시간(t5) 사이의 시간 구간 동안에, 제1 스위치 신호(S_SW1)는 풀업 될 수 있다. 즉, 제1 스위치(SW1)는 턴 온 될 수 있고, 제1 스위치(SW1)는 제2 노드(ND2)와 제3 노드(ND3)를 연결시킬 수 있다. 즉, 제5 시간(t5)에 제1 노드(ND1), 제2 노드(ND2) 및 제3 노드(ND3)에 축적된 전하가 소스 팔로워(SF)를 통해 제3 신호 전압(VS3)으로 변환될 수 있다. 단위 픽셀(UP)의 플로팅 디퓨전은 제1 노드(ND1), 제2 노드(ND2) 및 제3 노드(ND3)를 포함하는 커패시턴스를 가질 수 있다. 즉, 단위 픽셀(UP)의 플로팅 디퓨전은 제5 시간(t5)에서 높은 커패시턴스와 높은 풀 웰 커패시티를 가질 수 있다. 이 때, 제1 커패시터(C1)에 충전된 전하가 제3 노드(ND3)를 통해서 전달될 수 있다.
또한, 단위 픽셀(UP)은 제6 시간(t6)에 제3 리셋 동작(R3)을 수행할 수 있다. 소스 팔로워(SF)는 제1 노드(ND1), 제2 노드(ND2) 및 제3 노드(ND3)의 전하를 변환시킨 제3 리셋 전압(VR3)을 출력할 수 있다.
도 7을 참조하면, 제3 동작(OP3)은 제3 리셋 동작(R3)과 제3 신호 동작(S3)을 포함할 수 있다. 여기서, 제3 동작(OP3)은 제3 최소 조도(Min3) 및 제3 최대 조도(Max3)를 가질 수 있다. 즉, 제3 동작(OP3)은 제3 최소 조도(Min3) 내지 제3 최대 조도(Max3)의 영역에 해당하는 제3 다이나믹 레인지(DR3)에 해당할 수 있다. 제3 동작(OP3)에 의해 출력되는 신호는 제3 다이나믹 레인지(DR3)를 가질 수 있다. 제3 다이나믹 레인지(DR3)는 제1 및 제2 다이나믹 레인지(DR1 및 DR2)와 오버랩되지 않을 수 있다. 제3 다이나믹 레인지(DR3)는 제2 다이나믹 레인지(DR2)보다 높은 제3 최소 조도(Min3) 및 제3 최대 조도(Max3)를 가질 수 있다. 여기서, 제3 동작(OP3)의 신호 대 노이즈 비는 최소 신호 대 노이즈 비(SNRmin)보다 클 수 있다. 여기서, 단위 픽셀(UP)은 제1 내지 제3 노드(ND1 내지 ND3)와 제1 커패시터(C1)에 충전된 전하를 변환시킨 신호를 출력한다. 따라서, 단위 픽셀(UP)의 플로팅 디퓨전의 커패시턴스는 크고, 풀 웰 커패시티 또한 클 수 있다. 이 때, 제3 다이나믹 레인지(DR3)은 고조도 환경에서의 이미지 센싱에서 사용될 수 있다.
도 4 및 도 6을 참조하면, 단위 픽셀(UP)는 제7 시간(t7)에 제4 리셋 동작(R4)을 수행할 수 있다. 제6 시간(t6) 내지 제7 시간(t7) 사이의 시간 구간 동안에, 신호는 변경되지 않을 수 있다. 제1 노드(ND1), 제2 노드(ND2) 및 제3 노드(ND3)에 축적된 전하가 소스 팔로워(SF)를 통해 제4 리셋 전압(VR4)으로 출력될 수 있다. 이 때, 제4 리셋 동작(R4)은 생략될 수도 있다. 예를 들어, 제4 리셋 동작(R4)이 생략되는 경우, 제3 리셋 동작(R3)에 의해 생성된 제3 리셋 전압(VR3)이 사용될 수 있다.
다른 실시예에서, 제6 시간(t6) 내지 제7 시간(t7) 사이의 시간 구간 동안에, 리셋 게이트 신호(S_RG)가 풀 업 후 풀 다운 됨으로써, 제1 내지 제3 노드(ND1 내지 ND3)는 모두 리셋될 수 있다. 이를 통해, 제1 커패시터(C1) 또한 리셋될 수 있다. 이후에 제4 리셋 전압(VR4)이 출력될 수 있다. 하지만 본 동작은 선택적인 것이며, 수행되지 않을 수도 있다.
도 6 및 도 11을 참조하면, 단위 픽셀(UP)은 제8 시간(t8)에 제4 신호 동작(S4)을 수행할 수 있다. 제7 시간(t7)과 제8 시간(t8) 사이의 시간 구간 동안에, 스몰 전달 게이트 신호(S_STG)는 풀업 후, 풀다운 될 수 있다. 또한, 풀업으로 유지되던 스토리지 게이트 신호(S_SG)는 제7 시간(t7)과 제8 시간(t8) 사이의 시간 구간 동안에 풀다운 후, 풀업 될 수 있다. 즉, 제7 시간(t7)까지 스토리지 게이트(SG)에 저장되었던 전하가 제7 시간(t7) 내지 제8 시간(t8)에 방출될 수 있다. 예를 들어, 스토리지 MOS 커패시터(SMC)에 의해 저장된 전하와 스몰 포토 다이오드(SPD)에 저장된 전하가 제1 노드(ND1), 제2 노드(ND2), 제3 노드(ND3) 및 제4 노드(ND4)를 통해 전달될 수 있다. 이 때, 스몰 전달 트랜지스터(STT)는 제4 노드(ND4)와 제3 노드(ND3)를 연결시킬 수 있다. 즉, 단위 픽셀(UP)은 제1 내지 제4 노드(ND1 내지 ND4), 스몰 포토 다이오드(SPD) 및 스토리지 게이트(SG)에 축적된 전하를 변환시킨 제4 신호 전압(VS4)을 출력할 수 있다. 여기서 제3 노드(ND3)는 플로팅 디퓨전(FD)에 해당할 수 있다. 이 때, 단위 픽셀(UP)의 플로팅 디퓨전의 커패시턴스는 비교적 클 수 있고, 이에 따라서 풀 웰 커패시티 또한 클 수 있다.
제8 시간(t8) 내지 제9 시간(t9) 사이의 시간 구간 동안에, 선택 신호(S_SEL)은 풀 다운 될 수 있다. 또한, 리셋 게이트 신호(S_RG)가 풀 업 후 풀 다운 됨으로써, 제1 내지 제4 노드(ND1 내지 ND4)는 모두 리셋될 수 있다. 이 때, 제1 스위치 신호(S_SW1)는 풀 업으로 유지될 수 있다. 제9 시간(t9) 이후에 제1 스위치 신호(S_SW1)는 풀 다운 될 수 있다.
도 7을 참조하면, 제4 동작(OP4)은 제4 리셋 동작(R4)과 제4 신호 동작(S4)을 포함할 수 있다. 여기서, 제4 동작(OP4)은 제4 최소 조도(Min4) 및 제4 최대 조도(Max4)를 가질 수 있다. 즉, 제4 동작(OP4)은 제4 최소 조도(Min4) 내지 제4 최대 조도(Max4)의 영역에 해당하는 제4 다이나믹 레인지(DR4)에 해당할 수 있다. 제4 동작(OP4)에 의해 출력되는 신호는 제4 다이나믹 레인지(DR4)를 가질 수 있다.
제3 동작(OP3)과 제4 동작(OP4)는 스몰 포토 다이오드(SPD)에 대한 동작에 해당할 수 있다. 스몰 포토 다이오드(SPD)는 라지 포토 다이오드(LPD)에 비해 민감하지 않으므로, 많은 양의 빛에 반응할 수 있다. 제3 동작(OP3)과 제4 동작(OP4)은 스몰 포토 다이오드(SPD)에 의해 많은 양의 빛에 반응하기 때문에 제3 다이나믹 레인지(DR3)와 제4 다이나믹 레인지(DR4)를 나타낼 수 있다.
여기서, 스토리지 MOS 커패시터(SMC)가 제4 노드(ND4)에 연결되지 않는 경우의 단위 픽셀(UP)의 최대 조도는 제4 최대 조도(Max4)에 해당할 수 있다. 본 발명의 실시예에 따른 스토리지 MOS 커패시터(SMC)가 제4 노드(ND4)에 연결된 경우의 단위 픽셀(UP)의 최대 조도는 제4 최대 조도(Max4)에 해당할 수 있다. 즉, 단위 픽셀(UP)이 스토리지 MOS 커패시터(SMC)를 포함하고, 스토리지 MOS 커패시터(SMC)가 스몰 포토 다이오드(SPD)로부터의 전하를 저장함으로써 단위 픽셀(UP)의 풀 웰 커패시티가 증가할 수 있다. 이에 따라서, 제4 다이나믹 레인지(DR4)가 증가할 수 있다. 또한, 최소 신호 대 노이즈 비(SNRmin)를 초과하는 제4 다이나믹 레인지(DR4)가 증가하므로, 이미지 품질이 개선될 수 있다.
정리하면, 작은 면적을 갖는 제2 영역(REG2)에 스몰 포토 다이오드(SPD)가 배치되어도, 이에 스토리지 MOS 커패시터(SMC)가 연결됨에 따라서 풀 웰 커패시티가 증가하고, 이미지 품질이 개선될 수 있다. 또한, 도 7을 참조하면, 단위 픽셀(UP)은 제1 내지 제4 다이나믹 레인지(DR1 내지 DR4)를 포함하는 풀 다이나믹 레인지(FDR)를 갖는 신호를 출력할 수 있다. 따라서, 이미지 센서(100)는 저조도 및 고조도 환경 모두에서 품질이 개선된 이미지를 출력할 수 있다.
이하, 도 13을 참조하여 다른 몇몇 실시예에 따른 이미지 센서(100)에 대하여 설명한다.
도 13은 몇몇 실시예에 따른 단위 픽셀의 동작 방법을 설명하기 위한 타이밍도이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4 및 도 13을 참조하면, 스토리지 게이트(SG)에 인가되는 스토리지 게이트 신호(S_SG)는 스몰 전달 게이트 신호(S_STG)가 풀업 될 때, 풀다운 될 수 있다. 즉, 스몰 전달 트랜지스터(STT)를 통해 제4 노드(ND4)의 전하가 제3 노드(ND3)에 전달될 때, 스토리지 게이트(SG)에 저장되는 전하 또한 제3 노드(ND3)로 전달될 수 있다.
몇몇 실시예에서, 스토리지 게이트(SG)에 인가되는 스토리지 게이트 신호(S_SG)는 제1 시간(t1) 이전에 풀 업 될 수 있다. 즉, 스토리지 게이트 신호(S_SG)가 제1 시간(t0)에 풀 업 될 경우의 전하의 저장 시간은 스토리지 게이트 신호(S_SG)가 제2 시간(t0') 또는 제3 시간(t0'')에 풀 업 될 경우의 전하의 저장 시간보다 클 수 있다. 이 경우, 제1 시간(t0)에 풀 업 될 경우의 전하의 저장량은 제2 시간(t0')에 풀 업 될 경우의 전하의 저장량보다 클 수 있고, 제2 시간(t0')에 풀 업 될 경우의 전하의 저장량은 제3 시간(t0'')에 풀 업 될 경우의 전하의 저장량보다 클 수 있다. 즉, 스토리지 게이트 신호(S_SG)의 풀 업 시간에 따라서, 스토리지 게이트(SG)에 의해 저장되는 전하량이 달라질 수 있다.
이하, 도 14 및 도 15c를 참조하여 다른 몇몇 실시예에 따른 단위 픽셀(UP_1)에 대하여 설명한다.
도 14는 몇몇 실시예에 따른 단위 픽셀의 회로도이다. 도 15a는 도 14의 단위 픽셀의 동작 방법을 설명하기 위한 타이밍도이다. 도 15b 및 도 15c는 도 14의 제3 전압을 인가 받는 단위 픽셀을 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14를 참조하면, 단위 픽셀(UP_1)은 서로 다른 전원 전압을 수신할 수 있다. 예를 들어, 소스 팔로워(SF)는 제1 전압(VDD1)을 수신할 수 있고, 리셋 트랜지스터(RT)는 제2 전압(VDD2)를 수신할 수 있고, 제1 커패시터(C1)는 제3 전압(VDD3)을 수신할 수 있다. 단위 픽셀(UP_1)은 서로 다른 전원 전압들을 이용하여 이미지를 센싱할 수 있다. 예를 들어, 제1 전압(VDD1)과 제2 전압(VDD2)은 동일한 전압 레벨을 가질 수 있으나, 제3 전압(VDD3)는 제1 및 제2 전압(VDD1 및 VDD2)과 다른 전압 레벨을 가질 수도 있다. 하지만 본 발명의 실시예는 이에 제한되지 않는다.
도 15a를 참조하면, 제3 전압(VDD3)는 시간에 따라서 서로 다른 전압 레벨을 가질 수 있다. 제1 시간(t1) 내지 제4 시간(t4) 사이의 시간 구간 동안에 제3 전압(VDD3)은 로우 전압 레벨(VL)을 가질 수 있다. 제5 시간(t5) 내지 제8 시간(t8) 사이의 시간 구간 동안에 제3 전압(VDD3)은 하이 전압 레벨(VH)을 가질 수 있다. 여기서 하이 전압 레벨(VH)은 로우 전압 레벨(VL)보다 클 수 있다. 예를 들어, 하이 전압 레벨(VH)은 약 2.8V일 수 있고, 로우 전압 레벨(VL)은 약 1.8V일 수 있다. 제1 커패시터(C1)는 제1 출력 신호(OS1) 및 제2 출력 신호(OS2)가 출력되는 동안에 로우 전압 레벨(VL)을 갖는 제3 전압(VDD3)을 수신할 수 있고, 제3 출력 신호(OS3) 및 제4 출력 신호(OS4)가 출력되는 동안에 하이 전압 레벨(VH)을 갖는 제3 전압(VDD3)을 수신할 수 있다. 이에 따라서, 단위 픽셀(UP_1)에 의해 발생되는 노이즈가 보다 감소될 수 있고, 출력되는 이미지의 품질이 개선될 수 있다.
도 15b를 참조하면, 플로팅 디퓨전(FD)은 절연층(DEL) 내에 배치될 수 있고, 플로팅 디퓨전(FD)은 컨택트(CNT)와 연결될 수 있다. 여기서, 컨택트(CNT)은 제3 전압(VDD3)을 인가 받을 수 있다. 만약 컨택트(CNT)에 인가되는 제3 전압(VDD3)이 높은 레벨일 경우에, 플로팅 디퓨전(FD)으로부터 누설되는 전류가 증가할 수 있다. 즉, 제1 내지 제4 시간(t1 내지 t4) 사이의 시간 구간 동안에 제3 전압(VDD3)이 로우 전압 레벨(VL)을 가짐으로써 플로팅 디퓨전(FD)으로부터의 누설 전류는 감소할 수 있다.
도 15c를 참조하면, 플로팅 디퓨전(FD)은 소스 팔로워(SF)의 게이트에 연결될 수 있다. 또한, 소스 팔로워(SF)는 선택 트랜지스터(SELT), CAS 트랜지스터(CAS) 및 로드 트랜지스터(LOAD)에 연결될 수 있다. 여기서, 출력 전압(VOUT)과 접지 전압 사이의 전압차는 헤드룸(HR)에 해당할 수 있다. 만약 플로팅 디퓨전(FD)에 인가되는 제3 전압(VDD3)이 낮은 레벨일 경우에, 플로팅 디퓨전 전압(VFD)은 감소할 수 있고, 이에 따라서 출력 전압(VOUT) 또한 감소할 수 있다. 즉, 헤드룸(HR)이 감소함에 따라서 노이즈가 증가할 수 있다. 즉, 제5 시간 내지 제8 시간(t5 내지 t8) 사이의 시간 구간 동안에 제3 전압(VDD3)이 하이 전압 레벨(VH)을 가짐으로써 노이즈가 감소할 수 있다.
이하, 도 16a, 도 16b 및 도 17을 참조하여 다른 몇몇 실시예에 따른 단위 픽셀(UP_2, UP_2')에 대하여 설명한다.
도 16a는 몇몇 실시예에 따른 단위 픽셀의 회로도이다. 도 16b는 도 16a의 단위 픽셀의 동작 방법을 설명하기 위한 타이밍도이다. 도 17은 몇몇 실시예에 따른 단위 픽셀의 회로도이다. 설명의 편의를 위해, 도 1 내지 도 15a를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16a 및 도 16b를 참조하면, 단위 픽셀(UP_2)은 제1 커패시터(C1)와 제3 노드(ND3) 사이에 위치한 제2 스위치(SW2)를 포함할 수 있다. 제2 스위치(SW2)의 게이트는 제2 스위치 신호(S_SW2)가 인가될 수 있다. 제2 스위치 신호(S_SW2)가 인가됨에 따라서, 제1 커패시터(C1)와 제3 노드(ND3)가 연결될 수 있다.
여기서, 제2 스위치(SW2)가 턴 오프 된 경우, 제1 커패시터(C1)는 제3 노드(ND3)에 연결되지 않고, 단위 픽셀(UP_2)의 플로팅 디퓨전의 커패시턴스는 감소될 수 있다. 이에 따라서, 단위 픽셀(UP_2)의 풀 웰 커패시티는 보다 작을 수 있다. 이에 따라서 단위 픽셀(UP_2)은 HCG(high conversion gain) 상태로 동작할 수 있다. 하지만, 제2 스위치(SW2)가 제8 시간(t8) 내지 제9 시간(t9)의 시간 구간 동안에 턴 온 된 경우, 제1 커패시터(C1)는 제3 노드(ND3)에 연결되고, 단위 픽셀(UP_2)의 플로팅 디퓨전의 커패시턴스는 증가할 수 있다. 이에 따라서, 단위 픽셀(UP_2)의 풀 웰 커패시티는 보다 클 수 있다. 이에 따라서, 단위 픽셀(UP_2)은 LCG(low conversion gain) 상태로 동작할 수 있다. 즉, 제2 스위치(SW2)에 의해, 단위 픽셀(UP_2)은 서로 다른 모드로 동작할 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않는다.
도 17을 참조하면, 단위 픽셀(UP_2')에서 제4 노드(ND4)는 제5 노드(ND5)와 연결될 수 있다. 예를 들어, 제4 노드(ND4)에 해당하는 기판(SUB)과 제5 노드(ND5)에 해당하는 기판(SUB)은 모두 P 타입으로 도핑될 수 있다. 여기서 스몰 포토 다이오드(SPD)는 스토리지 MOS 커패시터(SMC)와 스몰 전달 트랜지스터(STT) 사이에 배치될 수 있다. 스몰 포토 다이오드(SPD)로부터의 전하는 스토리지 게이트(SG)에 전달되어 저장될 수 있다. 여기서 제4 노드(ND4)와 제5 노드(ND5)가 전기적으로 연결되어도 스토리지 MOS 커패시터(SMC)는 정상적으로 동작할 수 있다.
이하, 도 18 및 도 19를 참조하여 다른 몇몇 실시예에 따른 단위 픽셀(UP_3, UP_3')에 대하여 설명한다.
도 18은 몇몇 실시예에 따른 단위 픽셀의 회로도이다. 도 19는 몇몇 실시예에 따른 단위 픽셀의 회로도이다. 설명의 편의를 위해, 도 1 내지 도 17을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18을 참조하면, 단위 픽셀(UP_3)에서 스몰 포토 다이오드(SPD)의 일단은 제5 노드(ND5)에 연결될 수 있다. 즉, 스몰 포토 다이오드(SPD)는 제5 노드(ND5)에서 스토리지 MOS 커패시터(SMC)와 연결될 수 있다. 스몰 포토 다이오드(SPD)는 스토리지 MOS 커패시터(SMC)를 통해 스몰 전달 트랜지스터(STT)와 연결될 수 있다.
스토리지 MOS 커패시터(SMC)는 스몰 포토 다이오드(SPD)로부터의 전하를 저장할 수 있다. 또한, 스몰 전달 트랜지스터(STT)를 통해, 스몰 포토 다이오드(SPD)와 스토리지 게이트(SG)에 저장된 전하가 제3 노드(ND3)에 전달될 수 있다. 즉, 단위 픽셀(UP_3)은 스몰 포토 다이오드(SPD)와 스몰 전달 트랜지스터(STT) 사이에 배치되어 전하를 저장하는 스토리지 MOS 커패시터(SMC)를 포함할 수 있다.
도 19를 참조하면, 단위 픽셀(UP_3)에서 제4 노드(ND4)와 제5 노드(ND5)는 연결될 수 있다. 즉, 스몰 포토 다이오드(SPD)에 저장되는 전하와 스토리지 게이트(SG)에 저장되는 전하는 제4 노드(ND4)와 제5 노드(ND5)에 모두 축적될 수 있다. 해당 축전된 전하는 스몰 전달 트랜지스터(STT)를 통해 제3 노드(ND3)에 전달될 수 있다.
이하, 도 20 및 도 21을 참조하여 다른 몇몇 실시예에 따른 단위 픽셀(UP_4, UP_4')에 대하여 설명한다.
도 20은 몇몇 실시예에 따른 단위 픽셀의 회로도이다. 도 21은 몇몇 실시예에 따른 단위 픽셀의 회로도이다. 설명의 편의를 위해, 도 1 내지 도 17을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 20을 참조하면, 단위 픽셀(UP_4)에서 스몰 전달 트랜지스터(STT)와 스토리지 MOS 커패시터(SMC)는 병렬로 연결될 수 있다. 예를 들어, 스몰 전달 트랜지스터(STT)는 제3 노드(ND3) 및 제4 노드(ND4)에 연결될 수 있고, 스토리지 MOS 커패시터(SMC) 또한 제3 노드(ND3) 및 제4 노드(ND4)에 연결될 수 있다. 또한, 스몰 포토 다이오드(SPD)는 제4 노드(ND4)에 연결될 수 있다.
스토리지 MOS 커패시터(SMC)는 스몰 포토 다이오드(SPD)로부터의 하를 저장할 수 있다. 제4 노드(ND4) 및 스토리지 게이트(SG)에 축적된 전하는 스몰 전달 트랜지스터(STT)가 턴 온 된 경우에, 제3 노드(ND3)에 전달될 수 있다.
도 21을 참조하면, 단위 픽셀(UP_4')에서 스몰 포토 다이오드(SPD)는 제3 노드(ND3)에 연결될 수 있다. 이 경우, 스몰 포토 다이오드(SPD)로부터 변환된 전하는 제3 노드(ND3)에 축적될 수 있다. 또한, 스토리지 게이트(SG)는 스몰 포토 다이오드(SPD)로부터의 전하를 저장할 수 있다. 이에 따라서 단위 픽셀(UP_4')의 풀 웰 커패시티는 증가하고 이미지의 품질이 개선될 수 있다.
이하, 도 22를 참조하여 다른 몇몇 실시예에 따른 단위 픽셀(UP_5)에 대하여 설명한다.
도 22는 몇몇 실시예에 따른 단위 픽셀의 회로도이다. 설명의 편의를 위해, 도 1 내지 도 17을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 22를 참조하면, 단위 픽셀(UP_5)은 제1 포토 다이오드(PD1), 제1 전달 트랜지스터(TT1), 제1 리셋 트랜지스터(RT1), 제2 포토 다이오드(PD2), 제2 전달 트랜지스터(TT2), 제2 리셋 트랜지스터(RT2), 제1 스위치(SW1), 제2 스위치(SW2), 제3 리셋 트랜지스터(RT3), 제1 커패시터(C1), 제3 포토 다이오드(PD3), 제3 전달 트랜지스터(TT3) 및 스토리지 MOS 커패시터(SMC)를 포함할 수 있다.
제1 포토 다이오드(PD1)에 의해 변환된 전하는 제1 전달 트랜지스터(TT1)에 의해 제1 노드(ND1)에 전달되고, 해당 전하는 출력 전압(VOUT)으로 출력될 수 있다. 제1 리셋 트랜지스터(RT1)가 턴 온 됨으로써, 제2 포토 다이오드(PD2)에 의해 변환된 전하는 제2 전달 트랜지스터(TT2)에 의해 제7 노드(ND7')로부터 제6 노드(ND6)에 전달되고, 해당 전하는 출력 전압(VOUT)으로 출력될 수 있다. 제2 리셋 트랜지스터(RT2)가 턴 온 됨으로써, 제3 포토 다이오드(PD3)에 의해 변환된 전하와 스토리지 게이트(SG)에 축적된 전하는 제3 전달 트랜지스터(TT3)를 통해 제8 노드(ND8')에 전달될 수 있고, 해당 전하는 출력 전압(VOUT)으로 출력될 수 있다.
하지만 본 발명의 실시예는 이에 제한되지 않는다. 예를 들어, 단위 픽셀(UP_5)은 3 개 이상의 포토 다이오드들을 포함할 수도 있다. 이 때, 복수의 포토 다이오드들 중 적어도 하나의 일단에 스토리지 MOS 커패시터(SMC)가 연결될 수 있다.
이하, 도 23 및 도 24를 참조하여 다른 몇몇 실시예에 따른 단위 픽셀(UP)에 대하여 설명한다.
도 23은 몇몇 실시예에 따른 단위 픽셀의 단면도이다. 도 24는 몇몇 실시예에 따른 단위 픽셀의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 17을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 23을 참조하면, 단위 픽셀(UP)은 버티컬 스몰 전달 게이트(STG_V)와 제2 절연층(DEL2')을 포함할 수 있다. 여기서, 제2 절연층(DEL2')은 기판(SUB) 내의 트렌치를 따라서 형성될 수 있다. 즉, 제2 절연층(DEL2')은 버티컬 스몰 전달 게이트(STG_V)와 기판(SUB)의 경계에 형성될 수 있다. 버티컬 스몰 전달 게이트(STG_V)는 기판(SUB)과 절연층(DEL) 내에 모두 형성될 수 있다. 즉, 버티컬 스몰 전달 게이트(STG_V)는 제2 절연층(DEL2')에 형성되는 트렌치 내에 형성될 수 있다. 여기서, 버티컬 스몰 전달 게이트(STG_V)는 스몰 포토 다이오드(SPD)와 보다 근접할 수 있다.
도 24를 참조하면, 단위 픽셀(UP)은 버티컬 스토리지 게이트(SG_V)와 제1 절연층(DEL1')을 포함할 수 있다. 제1 절연층(DEL1')은 기판(SUB) 내의 트렌치를 따라서 형성될 수 있다. 제1 절연층(DEL1')은 기판(SUB)과 버티컬 스토리지 게이트(SG_V)의 경계에 형성될 수 있다. 버티컬 스토리지 게이트(SG_V)는 기판(SUB)과 절연층(DEL) 내에 모두 형성될 수 있다. 즉, 버티컬 스토리지 게이트(SG_V)는 제1 절연층(DEL1')에 형성되는 트렌치 내에 형성될 수 있다. 버티컬 스토리지 게이트(SG_V)는 스몰 포토 다이오드(SPD)와 인접할 수 있고, 버티컬 스토리지 게이트(SG_V)는 스몰 포토 다이오드(SPD)로부터의 전하를 효과적으로 저장할 수 있다.
이하, 도 25 내지 도 28을 참조하여 몇몇 실시예에 따른 단위 픽셀(UP')에 대하여 설명한다. 설명의 편의를 위해, 도 1 내지 도 24를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 25는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 25를 참조하면, 단위 픽셀(UP')은 라지 포토 다이오드(LPD), 라지 전달 트랜지스터(LTT), 소스 팔로워(SF), 선택 트랜지스터(SELT), 연결 트랜지스터(DRT), 리셋 트랜지스터(RT), 제1 스위치(SW1), 제1 커패시터(C1), 스몰 포토 다이오드(SPD), 스몰 전달 트랜지스터(STT) 및 커패시터 방전 트랜지스터(CDT)를 포함할 수 있다. 여기서, 라지 포토 다이오드(LPD), 라지 전달 트랜지스터(LTT), 소스 팔로워(SF), 선택 트랜지스터(SELT), 연결 트랜지스터(DRT), 리셋 트랜지스터(RT), 제1 스위치(SW1), 제1 커패시터(C1), 스몰 포토 다이오드(SPD) 및 스몰 전달 트랜지스터(STT)는 도 1 내지 도 24를 이용하여 설명한 단위 픽셀(UP)과 대응될 수 있다.
커패시터 방전 트랜지스터(CDT)는 제3 노드(ND3) 및 제7 노드(ND7) 사이에 연결될 수 있다. 여기서 제7 노드(ND7)는 전원 전압(VDD) 및 리셋 트랜지스터(RT)에 연결될 수 있다. 여기서 제3 노드(ND3)는 플로팅 디퓨전(FD)에 해당할 수 있으며, 제1 스위치(SW1) 및 스몰 전달 트랜지스터(STT)와 연결될 수 있다. 커패시터 방전 트랜지스터(CDT)는 제1 커패시터(C1)와 병렬로 연결될 수 있다. 즉, 커패시터 방전 트랜지스터(CDT)는 제1 커패시터(C1)의 양단에 모두 연결될 수 있다. 커패시터 방전 트랜지스터(CDT)의 양단은 모두 제1 커패시터(C1)의 양단에 해당하는 제3 노드(ND3) 및 제7 노드(ND7)에 연결될 수 있다.
커패시터 방전 트랜지스터(CDT)는 커패시터 방전 게이트 신호(S_CDG)가 인가되는 커패시터 방전 게이트(CDG)를 포함할 수 있다. 커패시터 방전 게이트 신호(S_CDG)는 커패시터 방전 트랜지스터(CDT)를 제어하여, 제1 커패시터(C1)를 방전시킬 수 있다. 커패시터 방전 게이트 신호(S_CDG)가 풀업되어 커패시터 방전 트랜지스터(CDT)가 동작하는 경우, 커패시터 방전 트랜지스터(CDT)는 제3 노드(ND3)와 제7 노드(ND7)를 연결시킬 수 있다. 이에 따라서 제1 커패시터(C1) 양단의 전압차는 0V가 될 수 있다. 즉, 제1 커패시터(C1)에 충전된 전하는 제7 노드(ND7)로 방전될 수 있다. 이 때, 커패시터 방전 트랜지스터(CDT)에 의하여, 제1 커패시터(C1)에 저장된 전하는 급격하게 방전될 수 있다. 즉, 커패시터 방전 트랜지스터(CDT)에 의해 제1 커패시터(C1)가 방전되는 시간을 감소시킬 수 있고, 이에 따라서 이미지 품질이 개선되고 동작 속도가 보다 빠른 단위 픽셀(UP')이 제공될 수 있다.
도 26은 도 25의 단위 픽셀의 단면도이다.
도 26을 참조하면, 단위 픽셀(UP')은 제2 절연층(DEL2), 스몰 전달 게이트(STG), 제2 메탈층(ML2), 제3 절연층(DEL3), 스위치 게이트(SWG), 제3 메탈층(ML3), 제4 메탈층(ML4), 제4 절연층(DEL4), 커패시터 방전 게이트(CDG), 제5 메탈층(ML5), 제6 메탈층(ML6), 제7 메탈층(ML7) 및 제8 메탈층(ML8)을 포함할 수 있다. 여기서 스위치 게이트(SWG)는 제1 스위치(SW1)의 게이트에 해당할 수 있다.
플로팅 디퓨전(FD)은 제4 메탈층(ML4)을 통해 커패시터 방전 트랜지스터(CDT)와 연결될 수 있다. 즉, 제4 메탈층(ML4)은 제6 메탈층(ML6)을 통하여 커패시터 방전 트랜지스터(CDT)의 일단과 연결될 수 있다. 여기서 제4 메탈층(ML4)과 제6 메탈층(ML6)은 제8 메탈층(ML8)을 통해 전기적으로 연결될 수 있다. 제8 메탈층(ML8)은 절연층(DEL') 내에 배치될 수 있다. 또한, 제7 메탈층(ML7)은 전원 전압(VDD)에 연결될 수 있다. 제6 메탈층(ML6)과 제7 메탈층(ML7)은 제1 커패시터(C1)의 양단에 연결될 수 있다. 이에 따라서, 제1 커패시터(C1)와 커패시터 방전 트랜지스터(CDT)는 병렬로 연결될 수 있다.
도 27은 도 25의 단위 픽셀의 동작 방법을 설명하기 위한 타이밍도이다. 도 28은 도 25의 제1 커패시터의 방전을 설명하기 위한 도면이다.
도 25 및 도 27을 참조하면, 제7 시간(t7)과 제8 시간(t8) 사이의 시간 구간 동안에 스몰 전달 게이트 신호(S_STG)가 풀업 될 수 있다. 이 때, 스몰 포토 다이오드(SPD)로부터 축적된 전하가 제3 노드(ND3)에 전달될 수 있다. 그 후에, 스몰 전달 게이트 신호(S_STG), 제1 스위치 신호(S_SW1), 선택 신호(S_SEL)는 풀다운 될 수 있고, 리셋 게이트 신호(S_RG)는 풀업 될 수 있다. 이 경우, 리셋 게이트 신호(S_RG)가 풀업 됨에 따라서, 제1 커패시터(C1) 또한 리셋될 수 있다. 즉, 제1 커패시터(C1)에 저장된 스몰 포토 다이오드(SPD)로부터 오버플로우된 전하가 방전될 수 있다. 여기서 제1 커패시터(C1)에 저장된 오버플로우된 전하는 제8 시간(t8) 이전의 시간 구간 동안에 스몰 포토 다이오드(SPD)로부터 오버플로우된 것일 수 있다. 예를 들어, 스몰 포토 다이오드(SPD)에 전하가 가득 채워질 경우에, 스몰 포토 다이오드(SPD)로부터 전하가 오버플로우될 수 있다. 해당 오버플로우 전하는 배리어를 관통하여 제1 커패시터(C1)에 지속적으로 전달되어 저장될 수 있다.
이 때, 커패시터 방전 게이트 신호(S_CDG)가 풀업 될 수 있다. 즉, 커패시터 방전 게이트 신호(S_CDG)는 제8 시간(t8) 이후에 풀업 될 수 있다. 커패시터 방전 트랜지스터(CDT)는 이에 응답하여 동작할 수 있고, 제1 커패시터(C1)는 짧은 시간 동안에 방전될 수 있다.
도 28을 참조하면, 커패시터 방전 게이트 신호(S_CDG)가 풀업 되는 경우, 제1 커패시터(C1)이 양단에 인가되는 제1 커패시터 전압(VC1)은 짧은 시간 동안에 0V가 될 수 있다. 즉, 제3 노드(ND3)와 제7 노드(ND7)가 연결됨에 따라서, 제1 커패시터 전압(VC1)의 전위차는 0V가 될 수 있다.
이후에, 커패시터 방전 게이트 신호(S_CDG)는 제8 시간(t8)에 후속하는 제9 시간(t9)에 풀다운 될 수 있다. 이후에, 제1 커패시터(C1)는 스몰 포토 다이오드(SPD)로부터의 전하를 수신하여 저장할 수 있다. 이에 따라서, 제1 커패시터 전압(VC1)은 시간이 지남에 따라서 증가할 수 있다. 단위 픽셀(UP')에서 제1 커패시터(C1)의 커패시턴스가 커질수록 제1 커패시터(C1)의 방전 시간은 증가할 수 있다. 하지만, 본 발명의 실시예에 따라서, 커패시터 방전 트랜지스터(CDT)가 턴 온 되는 경우에, 제1 커패시터(C1)는 짧은 시간 내에 방전될 수 있다. 이에 따라서 제1 커패시터(C1)의 방전 시간이 감소되고, 단위 픽셀(UP')의 동작 속도는 보다 증가할 수 있다.
이하, 도 29를 참조하여 몇몇 실시예에 따른 단위 픽셀(UP'_2)에 대하여 설명한다. 설명의 편의를 위해, 도 25 내지 도 28을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 29는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 29를 참조하면, 단위 픽셀(UP'_2)은 포토 다이오드(PD), 전달 트랜지스터(TT), 소스 팔로워(SF), 선택 트랜지스터(SELT), 리셋 트랜지스터(RT), 제1 커패시터(C1) 및 커패시터 방전 트랜지스터(CDT)를 포함할 수 있다.
전달 트랜지스터(TT)는 포토 다이오드(PD)와 제1 노드(ND1') 사이에 연결될 수 있다. 전달 트랜지스터(TT)의 전달 게이트(TG)에는 전달 게이트 신호(S_TG)가 인가될 수 있다. 제1 노드(ND1')는 플로팅 디퓨전(FD)에 해당할 수 있다. 소스 팔로워(SF)의 게이트는 제1 노드(ND1')에 연결될 수 있고, 선택 트랜지스터(SELT)는 소스 팔로워(SF)에 연결될 수 있다. 리셋 트랜지스터(RT)는 전원 전압(VDD)과 제1 노드(ND1') 사이에 연결될 수 있다. 여기서, 리셋 게이트 신호(S_RG)는 리셋 게이트(RG)에 인가될 수 있다.
제1 커패시터(C1)는 제1 노드(ND1')와 전원 전압(VDD) 사이에 연결될 수 있다. 제1 커패시터(C1)는 포토 다이오드(PD)로부터의 전하를 저장할 수 있다. 또한 제1 커패시터(C1)는 제1 노드(ND1')에 연결되어 단위 픽셀(UP'_2)의 풀 웰 커패시티를 증가시킬 수 있다.
커패시터 방전 트랜지스터(CDT)는 제1 커패시터(C1)의 양단에 연결될 수 있다. 또한, 커패시터 방전 게이트(CDG)에 커패시터 방전 게이트 신호(S_CDG)가 인가됨으로써 제1 커패시터(C1)는 방전될 수 있다. 즉, 커패시터 방전 게이트 신호(S_CDG)가 턴온 되는 경우에, 제1 커패시터(C1)에 저장된 전하는 짧은 시간 동안에 방전될 수 있다. 즉, 하나의 포토 다이오드(PD)를 포함하는 단위 픽셀(UP'_2) 또한 커패시터 방전 트랜지스터(CDT)를 통해 제1 커패시터(C1)를 빠르게 방전시킴으로써 단위 픽셀(UP'_2)의 동작 속도가 보다 증가할 수 있다.
이하, 도 30을 참조하여 몇몇 실시예에 따른 단위 픽셀(UP'_3)에 대하여 설명한다. 설명의 편의를 위해, 도 25 내지 도 28을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 30은 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 30을 참조하면, 단위 픽셀(UP'_3)은 오버플로우 트랜지스터(OT)를 포함할 수 있다. 오버플로우 트랜지스터(OT)는 제8 노드(ND8)와 전원 전압(VDD) 사이에 연결될 수 있다. 여기서, 제8 노드(ND8)는 스몰 포토 다이오드(SPD)와 스몰 전달 트랜지스터(STT)가 연결되는 노드에 해당될 수 있다. 오버플로우 트랜지스터(OT)는 오버플로우 게이트 신호(S_OG)가 인가되는 오버플로우 게이트(OG)를 포함할 수 있다. 오버플로우 게이트 신호(S_OG)가 인가됨에 따라서 스몰 포토 다이오드(SPD)로부터 오버플로우 되는 전하는 방출될 수 있다. 즉, 오버플로우 트랜지스터(OT)가 오버플로우 되는 전하를 방출함으로써, 스몰 포토 다이오드(SPD)에 저장되는 전하를 일정하게 유지시킬 수 있다. 하지만 본 발명의 실시예는 이에 제한되지 않고, 단위 픽셀(UP'_3)은 오버플로우 트랜지스터(OT)를 포함하지 않을 수도 있다.
이하, 도 31을 참조하여 몇몇 실시예에 따른 단위 픽셀(UP'_4)에 대하여 설명한다. 설명의 편의를 위해, 도 25 내지 도 28을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 31은 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 31을 참조하면, 단위 픽셀(UP'_4)은 MOS 커패시터(MSC)를 포함할 수 있다. 즉, MOS 커패시터(MSC)는 도 25 내지 도 28을 참조하여 설명한 제1 커패시터(C1)를 대체할 수 있다. MOS 커패시터(MSC)는 제3 노드(ND3)와 전원 전압(VDD) 사이에 연결되어 스몰 포토 다이오드(SPD)로부터의 전하를 저장할 수 있다. 또한, 커패시터 방전 트랜지스터(CDT)는 MOS 커패시터(MSC) 양단에 연결되어, MOS 커패시터(MSC)에 충전된 전하를 짧은 시간 내에 방전시킬 수 있다.
이하, 도 32을 참조하여 몇몇 실시예에 따른 단위 픽셀(UP'_5)에 대하여 설명한다. 설명의 편의를 위해, 도 29를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 32는 몇몇 실시예에 따른 단위 픽셀의 회로도이다.
도 32를 참조하면, 단위 픽셀(UP'_5)은 MOS 커패시터(MSC)를 포함할 수 있다. MOS 커패시터(MSC)는 도 29를 참조하여 설명한 제1 커패시터(C1)를 대체할 수 있다. MOS 커패시터(MSC)는 제1 노드(ND1')와 전원 전압(VDD) 사이에 연결되어 포토 다이오드(PD)로부터의 전하를 저장할 수 있다. 또한, 커패시터 방전 트랜지스터(CDT)는 MOS 커패시터(MSC) 양단에 연결되어, MOS 커패시터(MSC)에 충전된 전하를 짧은 시간 내에 방전시킬 수 있다.
도 33은 몇몇 실시예에 따른 이미지 센서의 개념적인 레이아웃을 도시한 도면이다.
도 33을 참조하면, 이미지 센서(100''')는 상부 칩(200), 하부 칩(300) 및 메모리 칩(300')을 포함할 수 있다. 여기서 상부 칩(200), 하부 칩(300) 및 메모리 칩(300')은 제3 방향(Z)을 따라서 순차적으로 적층될 수 있다. 메모리 칩(300')은 하부 칩(300)의 하부에 배치될 수 있다. 메모리 칩(300')은 메모리 장치를 포함할 수 있다. 예를 들어, 메모리 칩(300')은 DRAM, SRAM 등의 휘발성 메모리 장치를 포함할 수 있다. 메모리 칩(300')은 상부 칩(200) 및 하부 칩(300)으로부터 신호를 전달받아, 메모리 장치를 통하여 신호를 처리할 수 있다. 즉, 메모리 칩(300')을 포함하는 이미지 센서(100''')는 3 스택 이미지 센서에 해당될 수 있다.
이하, 도 34를 참조하여 다른 실시예에 따른 이미지 센서(730)을 포함하는 차량(700)에 대하여 설명한다.
도 34는 몇몇 실시예에 따른 이미지 센서를 포함하는 차량에 대한 도면이다. 설명의 편의를 위해, 도 1 내지 도 33을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 34를 참조하면, 차량(700)은 복수 개의 전자 제어 장치(ECU: Electronic Control Unit, 710), 및 저장 장치(720)를 포함할 수 있다.
복수 개의 전자 제어 장치(710)의 각 전자 제어 장치는 차량(700)에 마련된 복수 개의 장치 중 적어도 하나의 장치에 전기적, 기계적, 통신적으로 연결되고, 어느 하나의 기능 수행 명령에 기초하여 적어도 하나의 장치의 동작을 제어할 수 있다.
여기서, 복수 개의 장치는 적어도 하나의 기능 수행을 위해 요구되는 이미지를 획득하는 이미지 센서(730)와, 적어도 하나의 기능을 수행하는 드라이빙 유닛(740)을 포함할 수 있다.
예를 들어, 이미지 센서(730)는 도 1 내지 도 33을 참조하여 설명한 이미지 센서(100)를 포함할 수 있다. 즉, 이미지 센서(730)는 단위 픽셀(UP)을 포함하는 이미지 센서(100)에 해당할 수 있다. 여기서, 이미지 센서(730)는 오토모티브(automotive) 이미지 센서에 해당할 수 있다.
드라이빙 유닛(740)은 공조 장치의 팬 및 압축기, 통풍장치의 팬, 동력 장치의 엔진 및 모터, 조향 장치의 모터, 제동 장치의 모터 및 밸브, 도어나 테일 게이트의 개폐 장치 등을 포함할 수 있다.
복수 개의 전자 제어 장치(710)는, 예를 들어, 이더넷, 저전압 차동 신호(LVDS) 통신, LIN(Local Interconnect Network) 통신 중 적어도 하나를 이용하여 이미지 센서(730) 및 드라이빙 유닛(740)과 통신을 수행할 수 있다.
복수 개의 전자 제어 장치(710)는, 이미지 센서(730)를 통해 획득된 정보에 기초하여 기능 수행의 필요 여부를 판단하고 기능 수행이 필요하다고 판단되면 해당 기능을 수행하는 드라이빙 유닛(740)의 동작을 제어하되, 획득된 정보에 기초하여 그 동작 량을 제어할 수 있다. 이 때, 복수 개의 전자 제어 장치(710)는, 획득된 이미지를 저장 장치(720)에 저장하거나 저장 장치(720)에 저장된 정보를 리드하여 사용할 수 있다.
복수 개의 전자 제어 장치(710)는, 입력부(750)를 통해 입력된 기능 수행 명령에 기초하여 해당 기능을 수행하는 드라이빙 유닛(740)의 동작을 제어하는 것도 가능하고, 입력부(750)를 통해 입력된 정보에 대응하는 설정량을 확인하고 확인된 설정량에 기초하여 해당 기능을 수행하는 드라이빙 유닛(740)의 동작을 제어하는 것도 가능하다.
각 전자 제어 장치(710)는, 독립적으로 어느 하나의 기능을 제어하거나, 또는 다른 전자 제어 장치와 서로 연계하여 어느 하나의 기능을 제어할 수 있다.
예를 들어, 충돌 방지 장치의 전자 제어 장치는 거리 검출부를 통해 검출된 장애물과의 거리가 기준 거리 이내이면 스피커를 통해 장애물과의 충돌에 대한 경고음을 출력하도록 할 수 있다.
자율 주행 제어 장치의 전자 제어 장치는 차량용 단말기의 전자 제어 장치, 영상 획득부의 전자 제어 장치 및 충돌 방지 장치의 전자 제어 장치와 연계하여, 내비게이션 정보, 도로 영상 정보 및 장애물과의 거리 정보를 수신하고 수신된 정보들을 이용하여 동력 장치, 제동 장치 및 조향 장치를 제어함으로써 자율 주행을 수행할 수 있다.
연결 제어 장치(CCU: Connectivity Control Unit, 760)는 복수 개의 전자 제어 장치(710)들과 각각 전기적, 기계적, 통신적으로 연결되고, 복수 개의 전자 제어 장치(710)들과 각각 통신을 수행한다.
즉, 연결 제어 장치(760)는 차량 내부에 마련된 복수 개의 전자 제어 장치(710)들과 직접 통신을 수행하는 것도 가능하고, 외부의 서버와 통신을 수행하는 것도 가능하며, 인터페이스를 통해 외부 단말기와 통신을 수행하는 것도 가능하다.
여기서 연결 제어 장치(760)는 복수 개의 전자 제어 장치(710)들과 통신을 수행할 수 있고, 안테나(미도시)와 RF 통신을 이용하여 서버(810)와 통신을 수행할 수 있다.
또한, 연결 제어 장치(760)는 무선 통신으로 서버(810)와 통신을 수행할 수 있다. 이 때, 연결 제어 장치(760)와 서버(810) 간의 무선 통신은 와이파이(Wifi) 모듈, 와이브로(Wireless broadband) 모듈 외에도, GSM(global System for Mobile Communication), CDMA(Code Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), UMTS(universal mobile telecommunications system), TDMA(Time Division Multiple Access), LTE(Long Term Evolution) 등 다양한 무선 통신 방식을 통해서 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 이미지 센싱 장치
100: 이미지 센서
UP: 유닛 픽셀 REG1: 제1 영역
REG2: 제2 영역 LPD: 라지 포토 다이오드
SPD: 스몰 포토 다이오드 SMC: 스토리지 MOS 커패시터
CDT: 커패시터 방전 트랜지스터
UP: 유닛 픽셀 REG1: 제1 영역
REG2: 제2 영역 LPD: 라지 포토 다이오드
SPD: 스몰 포토 다이오드 SMC: 스토리지 MOS 커패시터
CDT: 커패시터 방전 트랜지스터
Claims (20)
- 제1 광전 변환부;
상기 제1 광전 변환부와 제1 노드 사이에 위치한 제1 전달 트랜지스터;
제2 노드와 상기 제1 노드 사이에 위치한 연결 트랜지스터;
제3 노드와 상기 제2 노드 사이에 위치한 제2 전달 트랜지스터;
상기 제3 노드에 연결된 제2 광전 변환부; 및
상기 제3 노드에 연결되고, 상기 제2 광전 변환부로부터의 전하를 저장하는 스토리지 MOS 커패시터를 포함하고,
제1 시간 구간 동안에 상기 제1 광전 변환부에 축적된 제1 전하를 상기 제1 전달 트랜지스터를 통해 상기 제1 노드에 전달하고, 상기 제1 전하에 대응하는 제1 신호 전압을 출력하고,
상기 제1 시간 구간에 후속하는 제2 시간 구간 동안에 상기 제1 광전 변환부에 축적된 제2 전하를 상기 제1 전달 트랜지스터 및 상기 연결 트랜지스터를 통해 상기 제1 노드 및 상기 제2 노드에 전달하고, 상기 제2 전하에 대응하는 제2 신호 전압을 출력하고,
상기 제2 시간 구간에 후속하는 제3 시간 구간 동안에 상기 제2 광전 변환부에 축적된 제3 전하를 상기 제2 트랜지스터 및 상기 연결 트랜지스터를 통해 상기 제1 내지 제3 노드에 전달하고, 상기 제3 전하에 대응하는 제3 신호 전압을 출력하는 단위 픽셀. - 제 1항에 있어서,
상기 제2 노드와 상기 제2 전달 트랜지스터 사이의 제4 노드에 연결되고, 상기 제2 광전 변환부로부터 오버플로우된 전하를 저장하는 커패시터를 더 포함하는 단위 픽셀. - 제 2항에 있어서,
상기 제2 시간 구간과 상기 제3 시간 구간 사이의 제4 시간 구간 동안에 상기 제1 노드, 상기 제2 노드 및 상기 제4 노드에 축적된 전하를 변환시킨 제4 신호 전압을 출력하는 단위 픽셀. - 제 2항에 있어서,
상기 제2 노드와 제1 전압이 인가되는 제5 노드 사이에 연결되는 리셋 트랜지스터를 더 포함하고,
상기 커패시터는 상기 제1 전압과 다른 제2 전압이 인가되는 제6 노드에 연결되고,
상기 제3 시간 구간 동안의 상기 제2 전압은 상기 제1 및 제2 시간 구간 동안의 상기 제2 전압보다 큰 단위 픽셀. - 제 1항에 있어서,
상기 제1 시간 구간 동안의 상기 제1 광전 변환부 및 상기 제1 노드의 커패시턴스는 상기 제2 시간 구간 동안의 상기 제1 광전 변환부, 상기 제1 노드 및 상기 제2 노드의 커패시턴스보다 작고,
상기 제2 시간 구간 동안의 상기 제1 광전 변환부, 상기 제1 노드 및 상기 제2 노드의 커패시턴스는 상기 제3 시간 구간 동안의 상기 제1 노드, 상기 제2 노드 및 상기 제3 노드의 커패시턴스보다 작은 단위 픽셀. - 제 1항에 있어서,
상기 스토리지 MOS 커패시터의 게이트에 인가되는 스토리지 게이트 신호는, 상기 제2 전달 트랜지스터의 게이트에 인가되는 제2 전달 게이트 신호가 풀업될 때 풀 다운되는 단위 픽셀. - 제 6항에 있어서,
상기 스토리지 게이트 신호는, 상기 제2 전달 게이트 신호가 풀 다운된 후에 풀업되는 단위 픽셀. - 제 1항에 있어서,
상기 스토리지 MOS 커패시터는 상기 제3 노드와 상기 제2 광전 변환부 사이에 연결되는 단위 픽셀. - 제 1항에 있어서,
상기 스토리지 MOS 커패시터는 상기 제3 노드와 상기 제2 노드 사이에, 상기 제2 전달 트랜지스터와 병렬로 연결되는 단위 픽셀. - 단위 픽셀을 포함하는 픽셀 어레이; 및
리드아웃 회로를 포함하고,
상기 단위 픽셀은,
제1 광전 변환부;
상기 리드아웃 회로에 연결된 소스 팔로워;
상기 제1 광전 변환부와 상기 소스 팔로워 사이에 위치한 제1 전달 트랜지스터;
상기 제1 광전 변환부와 다른 제2 광전 변환부;
상기 제2 광전 변환부에 일단이 연결된 제2 전달 트랜지스터;
상기 제2 전달 트랜지스터의 다른 일단, 상기 제1 전달 트랜지스터 및 상기 소스 팔로워를 연결시키는 연결 트랜지스터; 및
상기 제2 광전 변환부에 일단이 연결되고, 상기 제2 광전 변환부로부터의 전하를 저장하는 스토리지 MOS 커패시터를 포함하는 이미지 센서. - 제 10항에 있어서,
상기 단위 픽셀은 상기 제1 광전 변환부를 포함하는 제1 영역과 상기 제2 광전 변환부를 포함하는 제2 영역을 포함하고,
상기 제1 영역의 면적은 상기 제2 영역의 면적보다 큰 이미지 센서. - 제 10항에 있어서,
상기 단위 픽셀은,
상기 수신한 빛을 전하로 변환시키고, 상기 제1 및 제2 광전 변환부와 다른 제3 광전 변환부; 및
상기 제3 광전 변환부에 일단이 연결되고, 상기 연결 트랜지스터에 연결된 제3 전달 트랜지스터를 포함하는 이미지 센서. - 제 10항에 있어서,
상기 단위 픽셀은 상기 제1 광전 변환부 및 상기 제2 광전 변환부가 내장된 기판을 포함하고,
상기 제2 전달 트랜지스터의 게이트는 상기 기판 내에 배치되는 이미지 센서. - 제 13항에 있어서,
상기 스토리지 MOS 커패시터의 게이트는 상기 기판 내에 배치되는 이미지 센서. - 제1 광전 변환부;
상기 제1 광전 변환부와 제1 노드 사이에 위치한 제1 전달 트랜지스터;
제2 노드와 상기 제1 노드 사이에 위치한 연결 트랜지스터;
제3 노드와 상기 제2 노드 사이에 위치한 제1 스위치;
상기 제3 노드에 연결된 제2 전달 트랜지스터;
상기 제2 전달 트랜지스터에 연결된 제2 광전 변환부;
제4 노드와 상기 제3 노드 사이에 위치하고, 상기 제2 광전 변환부로부터 오버플로우된 전하를 저장하는 커패시터; 및
상기 제3 노드 및 상기 제4 노드에 연결된 양단을 갖는 커패시터 방전 트랜지스터를 포함하는 단위 픽셀. - 제 15항에 있어서,
상기 커패시터 방전 트랜지스터는 상기 커패시터에 저장된 전하를 방전시키는 단위 픽셀. - 제 15항에 있어서,
상기 제1 노드에 연결된 게이트를 포함하는 소스 팔로워를 더 포함하고,
상기 제2 전달 트랜지스터는 제1 시간 구간 동안에 상기 제2 광전 변환부에 축전된 전하를 상기 제3 노드에 전달하고,
상기 소스 팔로워는 상기 제1 시간 구간 동안에 상기 제3 노드에 전달된 전하를 신호 전압으로 변환시키는 단위 픽셀. - 제 17항에 있어서,
상기 커패시터 방전 트랜지스터의 게이트에 인가되는 커패시터 방전 게이트 신호는 상기 제1 시간 구간에 후속하는 제2 시간 구간에 풀업되고,
상기 커패시터 방전 트랜지스터는 상기 커패시터 방전 게이트 신호의 풀업에 응답하여 상기 커패시터를 방전시키는 단위 픽셀. - 제 18항에 있어서,
상기 커패시터 방전 게이트 신호는 상기 제2 시간 구간에 후속하는 제3 시간 구간에 풀 다운되고,
상기 커패시터는 상기 제3 시간 구간 이후에 상기 제2 광전 변환부로부터 오버플로우된 전하를 저장하는 단위 픽셀. - 제 15항에 있어서,
상기 제2 전달 트랜지스터와 상기 제2 광전 변환부가 연결되는 제5 노드에 연결되고, 상기 제2 광전 변환부로부터 오버플로우된 전하를 제거하는 오버플로우 트랜지스터를 더 포함하는 단위 픽셀.
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