JP6246144B2 - 固体撮像装置 - Google Patents

固体撮像装置 Download PDF

Info

Publication number
JP6246144B2
JP6246144B2 JP2015027924A JP2015027924A JP6246144B2 JP 6246144 B2 JP6246144 B2 JP 6246144B2 JP 2015027924 A JP2015027924 A JP 2015027924A JP 2015027924 A JP2015027924 A JP 2015027924A JP 6246144 B2 JP6246144 B2 JP 6246144B2
Authority
JP
Japan
Prior art keywords
gate drive
transistor
drive line
transfer transistor
imaging device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015027924A
Other languages
English (en)
Other versions
JP2016152456A5 (ja
JP2016152456A (ja
Inventor
小林　昌弘
昌弘 小林
裕介 大貫
裕介 大貫
小泉　徹
徹 小泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2015027924A priority Critical patent/JP6246144B2/ja
Priority to CN201910126861.7A priority patent/CN109979952B/zh
Priority to CN201610083928.XA priority patent/CN105895646B/zh
Priority to US15/040,727 priority patent/US9666633B2/en
Publication of JP2016152456A publication Critical patent/JP2016152456A/ja
Priority to US15/498,197 priority patent/US9761626B2/en
Publication of JP2016152456A5 publication Critical patent/JP2016152456A5/ja
Priority to US15/674,419 priority patent/US9911783B2/en
Application granted granted Critical
Publication of JP6246144B2 publication Critical patent/JP6246144B2/ja
Priority to US15/876,697 priority patent/US10608038B2/en
Priority to US16/798,179 priority patent/US10748954B2/en
Priority to US16/915,181 priority patent/US11139334B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14654—Blooming suppression
    • H01L27/14656—Overflow drain structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H04N25/621—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for the control of blooming
    • H04N25/622—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels for the control of blooming by controlling anti-blooming drains
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

本発明は、固体撮像装置の駆動線の配置に関する。
近年、低消費電力や高速読み出しに適したＣＭＯＳイメージセンサを使用したデジタルビデオカメラやデジタルカメラなどの撮像装置が広く一般に普及している。光電変換部を含む画素が行及び列方向に複数配置されたＣＭＯＳイメージセンサにおいて、グローバル電子シャッタといわれる全画素で同時に露光開始と露光終了を電子的に制御する構成が提案されている（特許文献１）。
しかしながら、グローバル電子シャッタを採用した場合に生じる画質の劣化を抑制するためには、画素トランジスタの駆動線の配置まで考慮しなければならないことを本発明者らは見出した。
国際公開第１１／０４３４３２号
本発明は、グローバル電子シャッタ動作を行う場合に生じうる画質の劣化を抑制することが可能な固体撮像装置を提供することを目的とする。
本発明に係る固体撮像装置は、光電変換部と、該光電変換部の電荷を転送する第１の転送トランジスタと、該第１の転送トランジスタにより転送された電荷を蓄積する電荷蓄積部と、該電荷蓄積部から電荷を転送する第２の転送トランジスタと、該第２の転送トランジスタにより転送された電荷を蓄積するフローティングディフュージョンと、該フローティングディフュージョンの電位をリセットするリセットトランジスタと、を有する画素が行列状に複数配置された撮像領域を有する固体撮像装置であって、前記第１の転送トランジスタと、前記第２の転送トランジスタと、前記リセットトランジスタとを含む画素トランジスタのゲート駆動線が、前記画素の行方向に延在するように、同一の配線層に設けられ、前記画素の各行に対応して設けられているｎ−１行、ｎ行、ｎ＋１行の駆動配線について、前記第１の転送トランジスタのゲート駆動線と、該第１の転送トランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計が、前記第１の転送トランジスタ以外の前記画素トランジスタのゲート駆動線と、該第１の転送トランジスタ以外の画素トランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計よりも大きくなるように配されていることを特徴とする。
本発明によれば、グローバル電子シャッタ動作を行う場合に生じうる画質の劣化を抑制することが可能な固体撮像装置を提供することができる。
本発明の実施形態１における画素平面図 本発明の実施形態１における画素断面図 本発明の実施形態１における画素回路図 本発明の実施形態１における駆動タイミング図 本発明の実施形態２における画素平面図 本発明の実施形態２、３、４における画素断面図 本発明の実施形態２、３、４における画素回路図 本発明の実施形態２、３、４における駆動タイミング図 本発明の実施形態３における画素平面図 本発明の実施形態４における画素平面図 本発明の実施形態１に係る駆動配線の配置例に関する模式図 配線距離の説明図 本発明の実施形態２に係る駆動配線の配置例に関する模式図 本発明の実施形態３に係る駆動配線の配置例に関する模式図
〔実施形態１〕
本発明の実施形態１について、図１から図４および図１１を用いて説明する。図１は３×３の行列状に複数配置された画素の平面図である。図２は図１中のＡ点からＢ点に沿った部分の画素断面図である。図３は図１に対応した３行３列分の画素の等価回路図である。図４は本実施形態の固体撮像装置を動作させるための駆動タイミング図である。同一の部材については各図で同様の符号を付している。以下では、信号電荷として電子を用いる構成を例示するが、信号電荷として正孔を用いることも可能である。正孔を信号電荷として用いる場合には、信号電荷が電子の場合に対して各半導体領域の導電型を逆の導電型にすればよい。
図３において、画素Ｐ１には、光電変換部１の電荷を転送する第１の転送トランジスタ１４、第１の転送トランジスタ１４により転送された電荷を蓄積する電荷蓄積部３が設けられている。また、電荷蓄積部３から電荷を転送する第２の転送トランジスタ１５が設けられている。さらに、第２の転送トランジスタ１５により転送された電荷を蓄積するフローティングディフュージョン６（以下、「ＦＤ６」という。）、ＦＤ６の電位をリセットするリセットトランジスタ１６、ソースフォロワトランジスタ１７、行選択トランジスタ１８が設けられている。
各画素Ｐ１は画素出力部２２を介して垂直出力線Ｖｏｕｔに接続されている。符号２０は電源であり、符号２１は接地である。本実施形態では、光電変換部１からの電荷排出は埋め込み層９を介して半導体基板７へ行う、Ｖｅｒｔｉｃａｌ Ｏｖｅｒｆｌｏｗ Ｄｒａｉｎ（以下ＶＯＦＤ）と呼ばれる構成をとっている。
図２は、図１中のＡ点からＢ点に沿った部分の画素断面図である。ｎ型の半導体基板７の上に、ｐ型の埋め込み層９とｐ型のウエル８が設けられている。ｎ型とｐ型からなる光電変換部１の上には表面保護層２が設けられており、いわゆる埋め込み型フォトダイオードが構成されている。ｎ型の電荷蓄積部３の上にはｐ型の表面保護層４が設けられている。
また、電荷蓄積部３の下部には、ｐ型の空乏化抑制部５が設けられており、空乏化抑制部５は、ウエル８よりも高濃度の半導体からなる。
第１の転送トランジスタ１４のゲートであるＴＸ１に第１の転送トランジスタ１４がオンするパルスが供給されることにより、光電変換部１の電荷が電荷蓄積部３に転送される。
そして、第２の転送トランジスタ１５のゲートであるＴＸ２に、第２の転送トランジスタ１５がオンするパルスが供給されることにより、電荷蓄積部３に蓄積されていた電荷がＦＤ６に転送される。
次に、図３および図４を用いて本実施形態に係る固体撮像装置の動作について説明する。図４においてローレベル（以下、Ｌレベル）で各トランジスタが非導通状態となり、ハイレベル（以下、Ｈレベル）で各トランジスタが導通状態となる。
図３および図４において、ｐＴＸ１（ｎ）は第ｎ行目の第１の転送トランジスタ１４のゲート駆動線、ｐＴＸ２（ｎ）は第ｎ行目の第２の転送トランジスタ１５のゲート駆動線である。また、ｐＲＥＬ（ｎ）は第ｎ行目のリセットトランジスタ１６のゲート駆動線、ｐＳＥＬ（ｎ）は第ｎ行目の行選択トランジスタ１８のゲート駆動線である。各ゲート駆動線の名称の後に記載されている括弧書は画素の行数を意味する。
図４の時刻ｔ０において、基板電位のレベルをＬレベルにすることにより、ＶＯＦＤがオフされ、光電変換部１において光電変換された電子の蓄積が開始される。
次に、時刻ｔ１において、第１の転送トランジスタ１４のゲート駆動線ｐＴＸ１（ｎ−１）、ｐＴＸ１（ｎ）、ｐＴＸ１（ｎ＋１）のレベルをＨレベルにし、第１の転送トランジスタ１４をオンさせることで、電荷蓄積部３へ電子を転送する。所定の時間が経過した後に、第１の転送トランジスタ１４をオフにすることで、電荷蓄積部３への電子の転送を終了する。
本実施形態では電荷蓄積部３を有するため、全画素の光電変換部１の信号電荷を同時に電荷蓄積部３へと転送することができる。これにより、全画素で同時に露光開始と露光終了を電子スイッチで制御するグローバル電子シャッタの動作を実現できる。
次に、時刻ｔ２において、基板電位のレベルをＨレベルにすることで、光電変換部１と半導体基板７との間をパンチスルーさせ、半導体基板７へ電荷を排出させる。
時刻ｔ０においてＶＯＦＤをオフしてから、時刻ｔ１において第１の転送トランジスタ１４をオンさせるまでの期間を適宜設定することで、任意の蓄積時間の画像を得られる。
時刻ｔ０と時刻ｔ１との間で間欠的に、第１の転送トランジスタを複数回オンさせてもよい。複数回オンさせることで、転送動作１回あたりで扱う信号電荷が少なくなり、転送動作を容易にすることができる。複数回オンさせる場合は、時刻ｔ１は上記複数回のオン動作のうち最後のオンの時刻となる。
次に、時刻ｔ３、ｔ４、ｔ５において第２の転送トランジスタ１５のゲート駆動線ｐＴＸ２のレベルを行順次でＨレベルにして、第２の転送トランジスタ１５をオンさせる。これにより、電荷蓄積部３からＦＤ６への信号電荷の転送が行われる。
ＦＤ６以降の信号の転送方法は従来のＣＭＯＳイメージセンサの方法を適用できる。すなわち、ソースフォロワトランジスタ１７、行選択トランジスタ１８、画素出力部２２を介して、垂直信号線に信号が出力される。第２の転送トランジスタ１５をオンする前にノイズ成分の信号を垂直信号線に出力させてもよい。図３においては、行選択トランジスタ１８を設けているが、省かれた構成を採用してもよい。
ここで各ゲート駆動線は、図４に示す各駆動パルスを伝達させるため、導電体により構成されており、導電体と導電体との間には、寄生容量が形成される。この寄生容量と、導電体の持つ電気抵抗とにより、導電体中を伝達する各駆動パルスには伝搬遅延が生じる。固体撮像装置の画素数が増大するほど、撮像領域が拡大するため、撮像領域内で伝搬遅延が小さい箇所と大きい箇所とが生じることとなる。この結果、撮像領域内で画素トランジスタの各ゲートへ入力される駆動パルスの動作タイミングがずれ、画像信号が光電変換部１にて蓄積されるタイミングにずれが生じる。この結果、画質に劣化が生じる場合がある。
グローバル電子シャッタではない従来の行順次のシャッタ方式においては、画面内での蓄積タイミングのずれの方が相対的に大きく、蓄積タイミングの画面内でのずれは、画質において大きな問題とはならなかった。しかし、グローバル電子シャッタでは、行毎の蓄積タイミングのずれが生じにくいため、伝搬遅延により生じる蓄積タイミングのずれに起因した画質の劣化が撮像領域内で目立つようになる。特に、蓄積タイミングのずれは、蓄積時間が短いほど、蓄積時間に対するずれの割合が大きくなるため、ずれが目立ちやすくなり、蓄積時間を短くできない要因の１つともなり得る。
グローバル電子シャッタにおける蓄積タイミングは、上述のとおり第１の転送トランジスタ１４により制御される。したがって、第１の転送トランジスタ１４のゲート駆動線ｐＴＸ１の寄生容量を低減し、伝搬遅延を小さくすることで、撮像領域内における蓄積タイミングのずれを小さくすることができる。このような寄生容量の影響は、複数の画素トランジスタのゲート駆動線が同一配線層内に設けられており、各ゲート駆動線が近接して配されている場合に顕著に生じる課題である。
（ｐＴＸ１の配置）
次に、図１を用いて、ゲート駆動線ｐＴＸ１の寄生容量を低減させるための、画素トランジスタの駆動線の配置について説明する。
図１には、光電変換部１等を構成する半導体領域、画素トランジスタのゲート電極、各半導体領域および各画素トランジスタのゲート電極等を電気的に接続する配線等が示されている。固体撮像装置においては、画素トランジスタの駆動線以外にも、電源線、接地電源線、垂直出力線などの配線が、複数層からなる配線層に適宜配置される。図１に示した画素トランジスタの駆動線は、同一の配線層に配されていることを示している。例えば、三層構成の配線層であれば、図１に示した画素トランジスタの駆動線は二層目の配線層に配される。
図１では、第１の転送トランジスタ１４、第２の転送トランジスタ１５、リセットトランジスタ１６のゲート駆動線等が、撮像領域の行方向に延在するように、電荷蓄積部３の上に設けられている。また、これらのゲート駆動線は周期的な配置パターンで設けられている。
ゲート駆動線ｐＴＸ１（ｎ）の近傍にはリセットトランジスタ１６のゲート駆動線ｐＲＥＳ（ｎ）のみを配置しており、第２の転送トランジスタ１５のゲート駆動線ｐＴＸ２（ｎ＋１）は遠くに配置されている。このような配置によれば、ｐＴＸ１（ｎ）は、ｐＴＸ１（ｎ）の両側に画素トランジスタのゲート駆動線が近接して配置されている場合に比べて、寄生容量を低減することが可能となる。
図１１は、図１に示した駆動配線の配置を模式的に示した図である。各駆動配線間の距離はＤｘで表記している。
ここで、ｎ−１行、ｎ行、ｎ＋１行の駆動配線について、第１の転送トランジスタのゲート駆動線と、第１の転送トランジスタのゲート駆動線の両側に配置された画素トランジスタのゲート駆動線との配線距離の合計をＤＴＸ１Ｔｏｔａｌとする。
同様に、第１の転送トランジスタ以外の画素トランジスタのゲート駆動線と、このゲート駆動線の両側に配置された画素トランジスタのゲート駆動線との配線距離の合計を以下のようにする。すなわち、第２の転送トランジスタに関しては、ＤＴＸ２Ｔｏｔａｌ、リセットトランジスタに関しては、ＤＲＥＳＴｏｔａｌ、行選択トランジスタに関しては、ＤＳＥＬＴｏｔａｌとする。
この場合、ＤＴＸ１Ｔｏｔａｌは、ＤＴＸ２Ｔｏｔａｌ、ＤＲＥＳＴｏｔａｌ、ＤＳＥＬＴｏｔａｌ、のいずれかよりも大きい値となる。
図１１において、ｎ−１行、ｎ行、ｎ＋１行の駆動配線の間隔をＤ１からＤ１１とする。
ここで、ｎ−１行、ｎ行、ｎ＋１行の駆動配線について、ＤＴＸ１Ｔｏｔａｌは、Ｄ１＋Ｄ３＋Ｄ６＋Ｄ８＋Ｄ９である。他方、ＤＲＥＳＴｏｔａｌは、Ｄ１＋Ｄ２＋Ｄ７＋Ｄ８＋Ｄ９＋Ｄ１０である。また、ＤＳＥＬＴｏｔａｌは、Ｄ２＋Ｄ４＋Ｄ５＋Ｄ７＋Ｄ１０＋Ｄ１１である。
Ｄ３とＤ６は、他の配線間の間隔よりも例えば３倍以上も大きいため、ｎ−１行、ｎ行、ｎ＋１行において、ＤＴＸ１Ｔｏｔａｌは、ＤＲＥＳＴｏｔａｌおよびＤＳＥＬＴｏｔａｌよりも大きい値となっている。なお、本願明細書において、駆動配線間の配線距離とは、図１２に示すように、例えば、ｐＴＸ１（ｎ）の端部とｐＲＥＳ（ｎ）の端部との距離で定義される。
以上説明した構成によれば、ゲート駆動線ｐＴＸ１に生じる寄生容量を低減し、伝搬遅延を小さくすることで蓄積タイミングのずれを小さくすることができる。
また、上記説明した駆動線の配置に関しては、表面照射型（ＦＳＩ：Ｆｒｏｎｔ Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）のみならず、裏面照射型（ＢＳＩ：Ｂｒｏｎｔ Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）にも適用することが可能である。すなわち、裏面照射型であっても、画素の各行に対応して各画素トランジスタの駆動線を配置することが想定されるため、その場合に上記説明した駆動線の配置例を適宜採用することができる。
ところで、図１では表面照射型の画素平面図を示しており、表面照射型では、各画素トランジスタの各駆動線は光電変換部が形成されていない領域に配されるのが一般的である。たとえば、図１では、電荷蓄積部の上部に各画素トランジスタのゲート駆動線が配されている。したがって、第１の転送トランジスタ１４のゲート駆動線ｐＴＸ１の寄生容量を低減する目的で、駆動線のレイアウトを考えると、画素トランジスタのゲート駆動線のうち、ゲート駆動線ｐＴＸ１は、光電変換部１に近接して配置されることになる。この結果、ゲート駆動線ｐＴＸ１は、駆動線領域の端部に配置され、ゲート駆動線ｐＴＸ１は、駆動線領域において片側にのみ導電体が配置された構成となる。
（ｐＴＸ１とｐＴＸ２の配置）
本実施形態においては、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２とを近接させない構成としている。ここで、「近接させない」とは、ｐＴＸ１の両側のいずれにもｐＴＸ２が配置されていないことをいう。あるいは、ｐＴＸ１の片側にｐＴＸ２が配置されていた場合でも、ｐＴＸ１とｐＴＸ２との距離が、ｐＴＸ１の他方の片側に配置されている駆動線との距離よりも、例えば３倍以上離れていることをいう。
ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２とを近接させた場合の問題を以下に示す。
ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２とが容量結合していると、ゲート駆動線ｐＴＸ１のレベルを変更するタイミングで、ゲート駆動線ｐＴＸ２の電位にも変動が生じる。例えば、図４に示した時刻ｔ１において、ゲート駆動線ｐＴＸ２のレベルは本来Ｌレベルとなっているが、ゲート駆動線ｐＴＸ１をＬレベルからＨレベルの方向に変化させると、ゲート駆動線ＴＸ２の電位もＬレベルからＨレベルの方向へ変動する。これにより、電荷蓄積部３からＦＤ６へのポテンシャル障壁が低下するため、電荷蓄積部３の飽和信号量が低下することとなる。この電位変動の影響は、撮像領域内の寄生容量のばらつきにより変化するため、電荷蓄積部３の飽和信号量が撮像領域内でばらつく要因となってしまう。この現象は、ゲート駆動線ｐＴＸ１の動作を時刻ｔ０から時刻ｔ１の間で間欠的に複数回行う場合にはより顕著となる。
ところで、例えばＮＭＯＳである第２の転送トランジスタ１５がオフの期間中に、ゲート駆動線ＴＸ２を負の電位に設定する場合がある。これにより、チャネル部分にホールを励起することができるため、電子が発生したとしても、電子とホールとの再結合によって暗電流を抑制することができる。この際に、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２が容量結合していると、ゲート駆動線ｐＴＸ１のレベルをＬレベルからＨレベルにするタイミングで、ゲート駆動線ｐＴＸ２の電位が高くなる方向に変動し、ホールの励起が不十分となりうる。この結果、暗電流の抑制が不十分になる可能性もある。
そこで、本実施形態では、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２とを近接させないように配置されている。特に、図１および図１１では、ｎ−１行、ｎ行、ｎ＋１行の駆動配線について、画素トランジスタのゲート駆動線間における配線距離のうち、配線距離が最大となるのは、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２との配線距離となっている。
ところで、図４から理解されるように、第１の転送トランジスタをオンするタイミングでは、リセットトランジスタもオンになっており、ＬレベルからＨレベルになる方向にリセットトランジスタの電位変動が生じたとしても影響が生じにくい。そのため、ゲート駆動線ｐＲＥＳを、ゲート駆動線ｐＴＸ１に近接して配置することが可能である。
また、ゲート駆動線ｐＲＥＳの代わりに、ゲート駆動線ｐＳＥＬをゲート駆動線ｐＴＸ１に近接して配置することも可能である。第１の転送トランジスタをオンするタイミングで、行選択トランジスタがオフであったとしても、定電流源がオフであれば、信号電荷の転送経路がなく、撮像領域内での信号のばらつきを生じさせないからである。
さらに、ゲート駆動線ｐＲＥＳの代わりに、電源線や接地線をゲート駆動線ｐＴＸ１に近接して配置して、電位変動を抑制することも可能である。電源線や接地線は信号電荷の転送経路とは直接関係がなく、撮像領域内での信号ばらつきを生じさせないからである。
本実施形態においては、ＦＤ６を各画素で個別に有する構成において説明を行ったが、複数の画素でＦＤ６を共有する画素の構成を採用してもよい。この場合でも第１の転送トランジスタのゲート駆動線ｐＴＸ１を上記のように配置することで、同様の効果を得ることができる。また、複数画素でＦＤ６を共有することで、駆動線の本数を減らすことも可能であるため、より第１の転送トランジスタのゲート駆動線ｐＴＸ１を他の駆動線から遠ざけることができ、寄生容量を低減することも可能である。
〔実施形態２〕
本発明の実施形態２について、図５から図８および図１３を用いて説明する。先の実施形態と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。図５は本実施形態の固体撮像装置の３行３列分の画素平面図である。図６は図５中のＣ点からＤ点に沿った部分の画素断面図である。図７は図５に対応した３行３列分の画素の等価回路図である。図８は本実施形態の固体撮像装置を動作させるための駆動タイミング図である。
ＶＯＦＤの構成を採用せず、別途オーバーフロートランジスタが設けられていることが実施形態１と異なる点である。すなわち、図６および図７に示すように、オーバーフロートランジスタ１９が設けられ、オーバーフロートランジスタのゲートＯＦＧがオンされることにより、プラグ１２を通じて、電源２０に電荷が転送される構成となっている。
図８にタイミングチャートを示す。時刻ｔ０において、オーバーフロートランジスタ１９のゲート駆動線ｐＯＦＧのレベルをＬレベルにすることで、オーバーフロートランジスタ１９をオフする。
次に、時刻ｔ１において、第１の転送トランジスタ１４のゲート駆動線ｐＴＸ１のレベルをＨレベルにし、第１の転送トランジスタ１４をオンさせることで、電荷蓄積部３へ電子を転送する。所定の時間が経過した後に、第１の転送トランジスタ１４をオフにすることで、電荷蓄積部３への電子の転送を終了する。
次に、時刻ｔ２において、ゲート駆動線ｐＯＦＧのレベルをＨレベルにすることで、オーバーフロートランジスタ１９をオンさせる。これにより、光電変換部１からオーバーフロードレインである電源２０へ電荷を排出させることができる。
時刻ｔ０においてゲート駆動線ｐＯＦＧのレベルをＬレベルにしてから、時刻ｔ１において第１の転送トランジスタ１４をオン動作させるまでの期間を適宜設定することで、任意の蓄積時間の画像を得ることができる。
図１３は、図５に示した駆動配線の配置を模式的に示した図である。ｎ−１行、ｎ行、ｎ＋１行の駆動配線の間隔をＤ１からＤ１２とする。なお、ｐＯＦＧ（ｎ−２）はｎ−２行目の画素に対応する駆動配線であるため、ｐＯＦＧ（ｎ−２）と隣り合う駆動線との間隔は、考慮に入れない。また、不図示であるが、ｐＯＦＧ（ｎ＋１）も、ｐＲＥＳ（ｎ＋２）およびｐＳＥＬ（ｎ＋２）の間に配置されているため、考慮にいれない。
ここで、ｎ−１行、ｎ行、ｎ＋１行において、ＤＴＸ１Ｔｏｔａｌは、Ｄ１＋Ｄ３＋Ｄ８＋Ｄ１０＋Ｄ１１である。他方、ＤＲＥＳＴｏｔａｌは、Ｄ１＋Ｄ２＋Ｄ９＋Ｄ１０＋Ｄ１１である。また、ＤＳＥＬＴｏｔａｌは、Ｄ４＋Ｄ５＋Ｄ６＋Ｄ７＋Ｄ１２である。さらにＤＯＦＧＴｏｔａｌは、Ｄ２＋Ｄ４＋Ｄ７＋Ｄ９である。
Ｄ３とＤ８は、他の配線間の間隔よりも例えば３倍以上も大きいため、ｎ−１行、ｎ行、ｎ＋１行において、ＤＴＸ１Ｔｏｔａｌは、ＤＲＥＳＴｏｔａｌ、ＤＳＥＬＴｏｔａｌ、ＤＯＦＧＴｏｔａｌよりも大きい値となる。このような構成によれば、ゲート駆動線ｐＴＸ１に生じる寄生容量を低減し、伝搬遅延を小さくすることで蓄積タイミングのずれを小さくすることができる。
また、このような配線配置は、ｐＴＸ１とｐＴＸ２とを近接させないで配置されていると表現することも可能である。さらに、ｎ−１行、ｎ行、ｎ＋１行において、ｐＴＸ１とｐＴＸ２の距離は、画素トランジスタのゲート駆動線間における配線距離のうち、最大の配線距離と表現することも可能である。
（ｐＴＸ１とｐＯＦＧの配置）
また、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＯＦＧが容量結合している場合にも課題が生じうる。すなわち、図８の時刻ｔ１において、ゲート駆動線ｐＴＸ１のレベルをＬレベルからＨレベルにするタイミングでは、ゲート駆動線ｐＯＦＧのレベルはＬレベルとなっている。しかし、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＯＦＧが容量結合している場合には、時刻ｔ１において、ＬレベルからＨレベルになる方向にゲート駆動線ｐＯＦＧの電位に変動が生じる。これにより、光電変換部１からオーバーフロードレインである電源２０へのポテンシャル障壁が低下し、光電変換部１から電源２０に電子が転送されて光電変換部１の飽和信号量が減少する可能性があり、撮像領域内でのばらつきの原因となる。
したがって、図５および図１３に示すように、本実施形態では、同一の駆動配線領域において、ゲート駆動線ＴＸ１とゲート駆動線ＯＦＧを近接させないように、両駆動線間に駆動線ｐＲＥＳが設けられている。
ところで、本実施形態では、オーバーフロートランジスタを採用し、実施形態１ではＶＯＦＤの構成を採用する。長波長側の感度を高める目的で深さが深い光電変換部１を採用すると、ＶＯＦＤでは電荷排出が困難となる。しかし、このような場合であっても、オーバーフロートランジスタを採用すれば、電荷排出を行うことができる。また、ＶＯＦＤでは、光電変換部１と半導体基板７とをパンチスルーさせるために埋め込み層９をある程度低濃度にしておく必要がある。これに対して、オーバーフロートランジスタを採用すれば、埋め込み層９を高濃度にすることも可能である。これにより、光電変換部１の感度向上や、電荷蓄積部３への転送効率向上を図ることが可能となる。
他方、ＶＯＦＤの構成を取ることでオーバーフロートランジスタのゲートＯＦＧとゲート駆動線ｐＯＦＧがなくなるため、空いた領域を他の構成要素に振り分けることも可能となる。たとえば、光電変換部１の大きさを維持したままで、各駆動線が配置されている間隔を拡げることができ、第１の転送トランジスタのゲート駆動線ｐＴＸ１の寄生容量を実施形態１よりもさらに低減させることができる。また、光電変換部１の面積を増加させることで、光電変換部１の飽和電荷量を増大させたり、感度を高めたりすることができる。
〔実施形態３〕
本発明の実施形態３について、図６、図７、図９、図１４を用いて説明する。上記実施形態と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。
図９は本実施形態の固体撮像装置の３行３列分の画素平面図である。実施形態２と異なる点は、ゲート駆動線ｐＯＦＧとゲート駆動線ｐＴＸ２が設けられている位置である。
図９において、画素トランジスタのゲート駆動線間における配線距離のうち配線距離が最大となるのは、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＯＦＧとの配線距離となっている。このような配置とすることにより、ゲート駆動線ｐＴＸ１と他のゲート駆動線との寄生容量のみならず、ゲート駆動線ｐＯＦＧと他のゲート駆動線との寄生容量を低減することが可能である。
グローバル電子シャッタにおける蓄積タイミングは、上述のとおりオーバーフロートランジスタ１９のゲートＯＦＧへの駆動パルスの入力によっても制御される。したがって、オーバーフロートランジスタ１９のゲート駆動線ｐＯＦＧの寄生容量を低減し、伝搬遅延を小さくすることで、蓄積タイミングのずれを小さくすることができる。
本実施形態においては、ゲート駆動線ｐＯＦＧとゲート駆動線ｐＴＸ２とを近接させない構成としている。仮にこれらを近接して配置した場合、電荷蓄積部３の飽和信号量を減少させ、撮像領域内で電荷蓄積部３の飽和信号量をばらつかせる要因となる。
また、ＮＭＯＳである第２の転送トランジスタ１５のゲート駆動線ＴＸ２がオフの期間中に、ゲート駆動線ＴＸ２を負の電位に設定する場合がある。これにより、チャネル部分にホールを励起し、電子とホールとの再結合を生じさせ、暗電流を抑制することができる。この際に、ゲート駆動線ｐＯＦＧとゲート駆動線ｐＴＸ２が容量結合していると、ゲート駆動線ｐＯＦＧのレベルをＬレベルからＨレベルにするタイミングで、ゲート駆動線ＴＸ２の電位が高くなる方向に変動する。この結果、暗電流の抑制が不十分になる可能性もある。
そこで、同一の駆動配線領域において、ゲート駆動線ｐＯＦＧとゲート駆動線ｐＴＸ２との間にリセットトランジスタのゲート駆動線ｐＲＥＳを配置している。ゲート駆動線ｐＲＥＳの代わりに、行選択トランジスタのゲート駆動線ｐＳＥＬ、電源線、接地線、などを配置してもよい。
図１４は、図９に示した駆動配線の配置を模式的に示した図である。
ここで、ｎ−１行、ｎ行、ｎ＋１行の駆動配線について、ＤＴＸ１Ｔｏｔａｌは、Ｄ１＋Ｄ３＋Ｄ８＋Ｄ１０＋Ｄ１１＋Ｄ１３である。他方、ＤＲＥＳＴｏｔａｌは、Ｄ１＋Ｄ２＋Ｄ９＋Ｄ１０＋Ｄ１１＋Ｄ１２である。また、ＤＳＥＬＴｏｔａｌは、Ｄ４＋Ｄ５＋Ｄ６＋Ｄ７＋Ｄ１４である。さらに、ＤＴＸ２Ｔｏｔａｌは、Ｄ２＋Ｄ４＋Ｄ７＋Ｄ９＋Ｄ１２＋Ｄ１４である。
Ｄ３、Ｄ８、Ｄ１３は、他の配線間の間隔よりも例えば３倍以上も大きいため、ｎ−１行、ｎ行、ｎ＋１行において、ＤＴＸ１Ｔｏｔａｌは、ＤＲＥＳＴｏｔａｌ、ＤＳＥＬＴｏｔａｌ、ＤＴＸ２Ｔｏｔａｌよりも大きい値となる。
また、上記の理由から、図１４においては、ｐＴＸ１とｐＯＦＧとは近接して配置されておらず、ｐＴＸ２とｐＯＦＧとは近接して配置されておらず、ｐＴＸ１とｐＴＸ２とは近接して配置されていない。
さらに、ｐＯＦＧが光電変換部１に対して近接するように配された構成となっている。
加えて、上記のように、ｐＴＸ１とｐＯＦＧの配線距離は、画素トランジスタのゲート駆動線間における配線距離のうち、最大の配線距離とした構成となっている。
〔実施形態４〕
本発明の実施形態４について、図６から図８および図１０を用いて説明する。上記実施形態と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。
図１０は本実施形態の固体撮像装置の３行３列分の画素平面図である。実施形態２および３と異なる点は、ゲート駆動線ｐＯＦＧの配線幅とゲート駆動線ｐＴＸ１の配線幅が、他の駆動線の配線幅よりも広くなっていることである。また、各駆動配線の配置場所も適宜変更している。
導電体中を伝達する各駆動パルスの伝搬遅延は、寄生的な容量と導電体の持つ電気抵抗との積により表現される。したがって、電気抵抗を低減することで寄生容量を低減したのと同様の効果を得ることができる。すなわち、ゲート駆動線ｐＯＦＧの配線幅とゲート駆動線ｐＴＸ１の配線幅を広くすることで、伝搬遅延を小さくでき、蓄積タイミングのずれを小さくすることができる。
本実施形態においては、ゲート駆動線ｐＯＦＧとゲート駆動線ｐＴＸ１の配線幅を共に広くしているが、どちらか一方のみを広くする構成としてもよい。また、いずれか一方をさらに広くする構成としてもよい。
配線幅を広く構成した場合、駆動線が配置されない配線開口部分の幅を低減するか、または配線開口部分の幅を維持した上で各駆動線の配置間隔を短くする必要がある。そのため、寄生容量の低減効果と電気抵抗の低減効果とを考慮して、効果の高い構成をとるのが好ましい。
１ 光電変換部
３ 電荷蓄積部
６ フローティングディフュージョン
９ 埋め込み層
１４ 第１の転送トランジスタ
１５ 第２の転送トランジスタ
１６ リセットトランジスタ
１７ ソースフォロワトランジスタ
１８ 行選択トランジスタ
１９ オーバーフロートランジスタ

Claims (18)

  1. 光電変換部と、該光電変換部の電荷を転送する第１の転送トランジスタと、該第１の転送トランジスタにより転送された電荷を蓄積する電荷蓄積部と、該電荷蓄積部から電荷を転送する第２の転送トランジスタと、該第２の転送トランジスタにより転送された電荷を蓄積するＦＤと、該ＦＤの電位をリセットするリセットトランジスタと、を有する画素が行列状に複数配置された撮像領域を有する固体撮像装置であって、
    前記第１の転送トランジスタと、前記第２の転送トランジスタと、前記リセットトランジスタとを含む画素トランジスタのゲートを駆動する複数の画素トランジスタのゲート駆動線が、前記画素の行方向に延在するように、同一の配線層に設けられ、
    前記画素の各行に対応して設けられているｎ−１行、ｎ行、ｎ＋１行の駆動配線について、前記画素トランジスタのゲート駆動線のうち、前記第１の転送トランジスタのゲート駆動線が前記光電変換部に対して近接するように配されており、
    前記第１の転送トランジスタのゲート駆動線と前記第２の転送トランジスタのゲート駆動線とは、近接して配されていないことを特徴とする固体撮像装置。
  2. 前記固体撮像装置は、表面照射型であることを特徴とする請求項１に記載の固体撮像装置。
  3. 前記第１の転送トランジスタのゲート駆動線と、前記第２の転送トランジスタのゲート駆動線との間には、前記リセットトランジスタのゲート駆動線が配されていることを特徴とする請求項１または２に記載の固体撮像装置。
  4. 前記第１の転送トランジスタのゲート駆動線と、前記第２の転送トランジスタのゲート駆動線との間には、行選択トランジスタのゲート駆動線、電源線、接地線のいずれかが配されていることを特徴とする請求項１から３のいずれかに記載の固体撮像装置。
  5. 前記画素トランジスタとして前記光電変換部に蓄積された電荷を排出するオーバーフロートランジスタを更に有し、
    前記オーバーフロートランジスタのゲート駆動線は、前記画素の行方向に延在するように前記画素トランジスタのゲート駆動線と同一の配線層に設けられ、
    前記画素の各行に対応して設けられているｎ−１行、ｎ行、ｎ＋１行の駆動配線について、前記オーバーフロートランジスタのゲート駆動線が前記光電変換部に対して近接するように配されていることを特徴とする請求項１から３のいずれかに記載の固体撮像装置。
  6. 前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線とは近接して配されていないことを特徴とする請求項５に記載の固体撮像装置。
  7. 前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線との間には、前記リセットトランジスタのゲート駆動線が配されていることを特徴とする請求項５または６に記載の固体撮像装置。
  8. 前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線との間には、行選択トランジスタのゲート駆動線、電源線、接地線のいずれかが配されていることを特徴とする請求項５から７のいずれかに記載の固体撮像装置。
  9. 前記オーバーフロートランジスタのゲート駆動線と前記第２の転送トランジスタのゲート駆動線とは近接して配されていないことを特徴とする請求項５から８のいずれかに記載の固体撮像装置。
  10. 光電変換部と、該光電変換部の電荷を転送する第１の転送トランジスタと、該第１の転送トランジスタにより転送された電荷を蓄積する電荷蓄積部と、該電荷蓄積部から電荷を転送する第２の転送トランジスタと、該第２の転送トランジスタにより転送された電荷を蓄積するフローティングディフュージョンと、該フローティングディフュージョンの電位をリセットするリセットトランジスタと、を有する画素が行列状に複数配置された撮像領域を有する固体撮像装置であって、
    前記第１の転送トランジスタと、前記第２の転送トランジスタと、前記リセットトランジスタとを含む画素トランジスタのゲート駆動線が、前記画素の行方向に延在するように、同一の配線層に設けられ、
    前記画素の各行に対応して設けられているｎ−１行、ｎ行、ｎ＋１行の駆動配線について、前記第１の転送トランジスタのゲート駆動線と、該第１の転送トランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計が、前記第１の転送トランジスタ以外の前記画素トランジスタのゲート駆動線と、該第１の転送トランジスタ以外の画素トランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計よりも大きくなるように配されていることを特徴とする固体撮像装置。
  11. 前記第１の転送トランジスタのゲート駆動線と、前記第２の転送トランジスタのゲート駆動線との間には、前記リセットトランジスタのゲート駆動線が配されていることを特徴とする請求項１０に記載の固体撮像装置。
  12. 前記第１の転送トランジスタのゲート駆動線と、前記第２の転送トランジスタのゲート駆動線との間には、行選択トランジスタのゲート駆動線、電源線、接地線のいずれかが配されていることを特徴とする請求項１０または１１に記載の固体撮像装置。
  13. 前記画素トランジスタのゲート駆動線間における配線距離のうち、配線距離が最大となるのは、前記第１の転送トランジスタのゲート駆動線と前記第２の転送トランジスタのゲート駆動線との配線距離であることを特徴とする請求項１０から１２のいずれかに記載の固体撮像装置。
  14. 前記画素トランジスタとして前記光電変換部に蓄積された電荷を排出するオーバーフロートランジスタを更に有し、
    前記オーバーフロートランジスタのゲート駆動線は、前記画素の行方向に延在するように前記画素トランジスタのゲート駆動線と同一の配線層に設けられ、
    前記画素の各行に対応して設けられているｎ−１行、ｎ行、ｎ＋１行の駆動配線について、前記第１の転送トランジスタのゲート駆動線と、該第１の転送トランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計が、前記オーバーフロートランジスタのゲート駆動線と、該オーバーフロートランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計よりも大きくなるように配されていることを特徴とする請求項１０から１３のいずれかに記載の固体撮像装置。
  15. 前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線との間には、前記リセットトランジスタのゲート駆動線が配されていることを特徴とする請求項１４に記載の固体撮像装置。
  16. 前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線との間には、行選択トランジスタのゲート駆動線、電源線、接地線のいずれかが配されていることを特徴とする請求項１４または１５に記載の固体撮像装置。
  17. 前記画素トランジスタのゲート駆動線間における配線距離のうち、配線距離が最大となるのは、前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線との配線距離であることを特徴とする請求項１４から１６のいずれかに記載の固体撮像装置。
  18. 前記画素トランジスタのゲート駆動線は、前記電荷蓄積部の上部に配されていることを特徴とする請求項１から１７のいずれかに記載の固体撮像装置。
JP2015027924A 2015-02-16 2015-02-16 固体撮像装置 Active JP6246144B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2015027924A JP6246144B2 (ja) 2015-02-16 2015-02-16 固体撮像装置
CN201910126861.7A CN109979952B (zh) 2015-02-16 2016-02-05 成像设备
CN201610083928.XA CN105895646B (zh) 2015-02-16 2016-02-05 固态摄像设备
US15/040,727 US9666633B2 (en) 2015-02-16 2016-02-10 Solid-state image pickup device
US15/498,197 US9761626B2 (en) 2015-02-16 2017-04-26 Solid-state image pickup device
US15/674,419 US9911783B2 (en) 2015-02-16 2017-08-10 Solid-state image pickup device
US15/876,697 US10608038B2 (en) 2015-02-16 2018-01-22 Solid-state image pickup device
US16/798,179 US10748954B2 (en) 2015-02-16 2020-02-21 Solid-state image pickup device
US16/915,181 US11139334B2 (en) 2015-02-16 2020-06-29 Solid-state image pickup device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015027924A JP6246144B2 (ja) 2015-02-16 2015-02-16 固体撮像装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017220338A Division JP6702925B2 (ja) 2017-11-15 2017-11-15 固体撮像装置

Publications (3)

Publication Number Publication Date
JP2016152456A JP2016152456A (ja) 2016-08-22
JP2016152456A5 JP2016152456A5 (ja) 2017-05-18
JP6246144B2 true JP6246144B2 (ja) 2017-12-13

Family

ID=56621359

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015027924A Active JP6246144B2 (ja) 2015-02-16 2015-02-16 固体撮像装置

Country Status (3)

Country Link
US (6) US9666633B2 (ja)
JP (1) JP6246144B2 (ja)
CN (2) CN105895646B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6246144B2 (ja) * 2015-02-16 2017-12-13 キヤノン株式会社 固体撮像装置
JP2018049855A (ja) * 2016-09-20 2018-03-29 セイコーエプソン株式会社 固体撮像装置及び電子機器
JP2019140528A (ja) * 2018-02-09 2019-08-22 ソニーセミコンダクタソリューションズ株式会社 撮像装置、及び電子機器

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0515849A3 (en) * 1991-04-27 1993-05-19 Kanegafuchi Chemical Industry Co., Ltd. Image sensor
JP3874135B2 (ja) * 1997-12-05 2007-01-31 株式会社ニコン 固体撮像素子
JP3496918B2 (ja) * 1997-12-26 2004-02-16 キヤノン株式会社 固体撮像装置
JP4067054B2 (ja) * 2004-02-13 2008-03-26 キヤノン株式会社 固体撮像装置および撮像システム
JP4595464B2 (ja) * 2004-09-22 2010-12-08 ソニー株式会社 Ｃｍｏｓ固体撮像素子の製造方法
JP2006108497A (ja) * 2004-10-07 2006-04-20 Matsushita Electric Ind Co Ltd 固体撮像装置
US20070187787A1 (en) * 2006-02-16 2007-08-16 Ackerson Kristin M Pixel sensor structure including light pipe and method for fabrication thereof
JP5076528B2 (ja) * 2007-02-06 2012-11-21 株式会社ニコン 光電変換部の連結／分離構造、固体撮像素子及び撮像装置
US7745773B1 (en) * 2008-04-11 2010-06-29 Foveon, Inc. Multi-color CMOS pixel sensor with shared row wiring and dual output lines
JP5371330B2 (ja) 2008-08-29 2013-12-18 キヤノン株式会社 固体撮像装置
JP2011061521A (ja) * 2009-09-10 2011-03-24 Fujifilm Corp Ｍｏｓ型イメージセンサ、ｍｏｓ型イメージセンサの駆動方法、撮像装置
EP2487714B1 (en) 2009-10-09 2018-12-05 National University Corporation Shizuoka University Semiconductor element and solid-state image pickup device
US8497828B2 (en) * 2009-11-12 2013-07-30 Ignis Innovation Inc. Sharing switch TFTS in pixel circuits
CA2686174A1 (en) * 2009-12-01 2011-06-01 Ignis Innovation Inc High reslution pixel architecture
JP5537172B2 (ja) * 2010-01-28 2014-07-02 ソニー株式会社 固体撮像装置及び電子機器
JP5641287B2 (ja) 2010-03-31 2014-12-17 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、および、電子機器
JP5813047B2 (ja) * 2013-04-26 2015-11-17 キヤノン株式会社 撮像装置、および、撮像システム。
JP6246144B2 (ja) * 2015-02-16 2017-12-13 キヤノン株式会社 固体撮像装置
JP6702925B2 (ja) 2017-11-15 2020-06-03 キヤノン株式会社 固体撮像装置

Also Published As

Publication number Publication date
US20200328245A1 (en) 2020-10-15
US9666633B2 (en) 2017-05-30
US10748954B2 (en) 2020-08-18
US20170229508A1 (en) 2017-08-10
CN105895646A (zh) 2016-08-24
US20180145108A1 (en) 2018-05-24
US20170338270A1 (en) 2017-11-23
CN109979952B (zh) 2023-06-30
US9761626B2 (en) 2017-09-12
US20200194487A1 (en) 2020-06-18
CN105895646B (zh) 2019-03-12
CN109979952A (zh) 2019-07-05
US11139334B2 (en) 2021-10-05
US20160240577A1 (en) 2016-08-18
US9911783B2 (en) 2018-03-06
US10608038B2 (en) 2020-03-31
JP2016152456A (ja) 2016-08-22

Similar Documents

Publication Publication Date Title
US20210218915A1 (en) Solid-state imaging device and imaging system
JP5213501B2 (ja) 固体撮像装置
JP5371330B2 (ja) 固体撮像装置
JP5994344B2 (ja) 固体撮像装置、電子機器
WO2015129226A1 (en) Imaging device and electronic apparatus
JP2011199816A5 (ja)
US7834304B2 (en) Imaging device
US11139334B2 (en) Solid-state image pickup device
JP2007095917A (ja) 固体撮像装置
US9502452B2 (en) Image pickup apparatus, image pickup system, and image pickup apparatus driving method
TW201316503A (zh) 固體攝像元件及電子機器
JP6702925B2 (ja) 固体撮像装置
JP7027481B2 (ja) 固体撮像装置
JP5512002B2 (ja) 固体撮像装置
JP2013008714A (ja) 固体撮像装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170330

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170330

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20170330

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170613

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20170703

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170711

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170906

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171017

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171114

R151 Written notification of patent or utility model registration

Ref document number: 6246144

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151