JP2007095917A - 固体撮像装置 - Google Patents

Abstract

【課題】ウェルに基準電圧を供給するためのウェルコンタクトおよびウェル配線を備えて、かつ、画素面積を小さくしても受光量の低下を抑制することができる固体撮像装置を提供する。
【解決手段】コンタクト３に基準電位を供給するために用いるウェル配線として、各トランジスタのゲートと同じ工程でゲートと同じ材料で形成された主ウェル配線４を用いている。画素領域ＰＸＲ内においては、この主ウェル配線４と、この主ウェル配線４の直ぐ上の配線層である第１の配線層１０の副ウェル配線６と、ゲート電極層９に設けられたコンタクト３，５とによってウェル配線およびウェルコンタクトが構成されており、第２の配線層１１以上の配線層にはウェル配線およびウェルコンタクトは形成されていない。
【選択図】図１

Description

本発明は、画素領域のウェル電圧を制御可能な固体撮像装置に関する。

ＭＯＳ型やＣＣＤ型に代表される固体撮像装置に対しては、依然として高画素化に対する要請が高く、昨今では８００万画素を越える民生用デジタルカメラも登場している。画素数が増すと、より解像度が高い画像が得られるようになる一方で、「シェーディング」の発生が問題になる。ここで、「シェーディング」とは、画素が行列状に配置された画素領域ＰＸＲにおける中心位置から外側に向けて、画素感度が同心円状に変化することをいう。

シェーディングは、半導体基板の表面に形成されたウェルの電圧が、撮影動作時に画素領域ＰＸＲの中心から同心円状に変化してしまうことに起因して発生し、特に、垂直方向の画素数が２０００個を越えると、その影響が画像に顕著に表れることになる（特許文献１参照）。

図１５は、特許文献１に記載されている図であって、ウェル電圧と、選択トランジスタ、Ｎ信号転送スイッチ、（Ｓ＋Ｎ）信号転送スイッチの制御タイミングとの関係を示した図である。破線、二点鎖線および実線で示すウェル電圧は、画素領域ＰＸＲの中心位置Ａおよび、より外側の位置Ｂ、周辺回路領域ＰＰＲの位置Ｃにおけるウェル電圧である。この図から、立ち上がり時のウェル電圧および定常状態になるまでの時定数は、画素領域ＰＸＲの中心ほど大きくなっていることがわかる。この文献には、各画素内のウェルに基準電圧Ｖｗ（接地電位）を供給するためのコンタクトを設けて、ウェル電圧をどの位置でも一定に保つことにより、シェーディングを抑制することが開示されている。

図１６は、画素領域ＰＸＲおよび周辺回路領域ＰＰＲにウェルコンタクト３を備えた固体撮像装置の概略平面図である。また、図１７は、図１６におけるＡ−Ａ線断面図であって、従来の固体撮像装置の断面図を示している。フォトダイオード１（以下、ＰＤ１と称す）の受光領域およびドープ領域２は、半導体基板７の表面にＰ型不純物を注入・拡散させて形成したウェル１４に、それぞれＮ型不純物およびＰ型不純物を注入・拡散して形成した領域である。ドープ領域２には、ウェル配線１１４およびコンタクト３を介して基準電圧Ｖｗ（接地電圧）が供給されるようになっている。このようにウェル電圧を制御して位置によらず一定にしておけば、シェーディングが抑制された良好な画質の画像を得ることができる。
特開２００１−２３０４４０号公報

しかしながら、図１７に示すように、従来は最上の配線層にウェル配線１１４を設けていたために、次のような問題が生じることになった。固体撮像装置に対しては、小型化や感度向上に対する要請も強く、これらの要請を満たすためには、画素面積を小さくしてかつ可能な限り多くの受光量を確保できるように画素の設計を行う必要がある。ところが、図１８（ａ），（ｂ）の比較からわかるように、ウェル配線１１４を設けない場合には２層であった配線層（図１８（ａ）の配線１１０，１１１）が、ウェル配線１１４を設けたことによって３層に増えた場合（図１８（ｂ））には、ＰＤ１への入射光量は減少してしまう。また、図１９（ａ），（ｂ）の比較からわかるように、配線層数を増やさない場合でも、最上の配線層に占める配線の敷設面積が増えた場合にも、ＰＤ１への入射光量は減少してしまう。

それ故に、本発明の目的は、ウェルに基準電圧を供給するためのウェルコンタクトおよびウェル配線を備えて、かつ、画素面積を小さくしても受光量の低下を抑制することができる固体撮像装置を提供することにある。

本発明に係る固体撮像装置は、画素が行列状に配置された画素領域と、画素の制御回路が設けられた周辺回路領域とを半導体基板に備え、当該半導体基板の表面に設けられた第１導電型のウェルに基準電圧を供給するためのウェル配線を備えた固体撮像装置であって、ウェル領域に設けられた第２導電型のフォトダイオードの受光部と、ウェル領域に設けられた第２導電型のフローティングディフュージョン部と、受光部と前記フローティングディフュージョン部との間の前記半導体基板上に設けられた転送ゲートとを含んだ画素と、周辺回路領域から画素領域に延びた、転送ゲートと同じ工程で転送ゲートと同じ材料によって形成されたウェル主配線とを備え、画素領域内の前記ウェルには、ウェル主配線を介して周辺回路領域から基準電圧が供給されることを特徴とする。

画素領域には、半導体基板上の最下の金属配線層に設けられたウェル副配線と、ウェル主配線と前記ウェル副配線とを接続する第１のコンタクトと、ウェル副配線と前記ウェルとを接続する第２のコンタクトとをさらに備えていてもよい。

第１のコンタクトが接続されるウェルに、第１導電型のドープ領域をさらに備えていてよい。

また、周辺回路領域に、ウェル主配線とウェルとを接続する第３のコンタクトをさらに備えていてもよい。

半導体基板上の最上の金属配線層の配線は、周辺回路領域でのみ主ウェル配線と接続されていることが望ましい。

ウェル主配線は、ｎ列（ｎは偶数）毎に敷設されていてもよい。

より具体的には、行方向に隣接するｎ個の画素が組になって１つのリセットトランジスタを共用するＭＯＳ型固体撮像装置であるときに、前記ウェル主配線は、当該画素の組の端を列方向に延伸していてもよい。

また、第２のウェルコンタクトは、組を構成する画素のうち、一端の画素のウェル上に設けられていてもよい。

マイクロレンズで集光された光の径は、下層に向かうほど小さくなるために、下層になる程、光が入射しない領域、つまり、配線を設けても光を遮断してしまうことがない領域の面積が広くなる。本発明に係る固体撮像装置は、画素領域内においては、トランジスタのゲートと同じ工程でゲートと同じ材料で形成される配線を主要なウェル配線として用いている。また、主ウェル配線とウェルとの接続部でのみ、金属配線層の最も下の配線である副ウェル配線を用いている。このように下層の配線を用いれば、上層にウェル配線を設けた場合よりもＰＤの受光量を確保し易くなるので、シェーディングを抑制できて、かつ、受光量の低減も抑制することができるために、高画質の画像を得ることができる。よって本発明に係る固体撮像装置によれば、ウェルに基準電圧を供給するためのウェルコンタクトおよびウェル配線を備えて、かつ、画素面積を小さくしても受光量の低下を抑制することができる。

（第１の実施形態）
図１は、本発明の実施形態に係る固体撮像装置の概略断面図であって、図１６のＡ−Ａ線断面に相当する面における断面図である。図示していないが、この固体撮像装置は、画素領域ＰＸＲに画素ＰＸＬが行列状に配置されており、画素領域ＰＸＲの周辺回路領域ＰＰＲには、画素の制御回路（垂直ドライバ回路、水平ドライバ回路）や、画素から読み出した信号のノイズを除去するノイズ除去回路、画素から読み出した信号を増幅する増幅回路等が設けられている。各画素は、フォトダイオード１（以下、ＰＤ１と称す）を含む回路、ドープ領域２、コンタクト３、副ウェル配線６、コンタクト５、主ウェル配線４を備えている。ドープ領域２、コンタクト３、副ウェル配線６、コンタクト５、主ウェル配線４は、半導体基板７のウェル電圧を制御する目的で設けられている。

ＰＤ１は、入射光を光電変換して得た信号電荷を蓄積する素子であって、その受光領域は、半導体基板７の表面にＰ型不純物を注入・拡散させて形成したウェル１４に、Ｎ型不純物を注入・拡散することによって形成されている。また、ドープ領域２は、ウェル１４に、Ｐ型不純物を注入・拡散して形成した領域である。なお、各部（ウェル１４，ＰＤ１，ドープ領域２）の導電型は、上記とは逆の導電型になっていてもよい。

本発明に係る固体撮像装置の特徴は、ウェル１４に基準電圧Ｖｗを供給するために用いるための主要なウェル配線として、各トランジスタのゲートと同じ工程でゲートと同じ材料で形成された主ウェル配線４を用いていることである。そして、画素領域ＰＸＲ内においては、この主ウェル配線４と、主ウェル配線４の直ぐ上の配線層、別の言い方をすれば、金属配線層のうち最下配線層である第１の配線層１０の副ウェル配線６と、ゲート電極層９に設けられたコンタクト３，５とによってウェル配線およびウェルコンタクトが構成されており、第２の配線層１１以上の配線層にはウェル配線およびウェルコンタクトは設けられていない。なお、本明細書では、半導体基板７の表面と第１の配線層が形成された面との間の全層を総称してゲート電極層９と呼ぶ。

画素領域ＰＸＲ内のゲート電極層９の主ウェル配線４は、画素領域ＰＸＲ外の周辺回路領域ＰＰＲに延伸している。そして主ウェル配線４は、画素領域ＰＸＲ外において、コンタクト１５、ウェル配線１６、コンタクト１７を介して、最上配線層である第２配線層のウェル配線１８に接続されている。そして、ウェル配線１８に基準電圧Ｖｗが供給されることによって、画素領域ＰＸＲ内のウェル１４の電圧が制御される。また、画素領域ＰＸＲ外では、ウェル配線１８、コンタクト１７、ウェル配線１６およびコンタクト１３を介して、ドープ領域１２に基準電圧Ｖｗが供給されるようになっている。なお、低消費電力等の観点から、基準電圧Ｖｗは、接地電圧（０Ｖ）であることが望ましい。

ＰＤ１の上方のマイクロレンズ１９によって集光された光の径は、下層に向かうほど小さくなるために、下層になる程、光が入射しない領域、つまり、配線を設けても光を遮断してしまうことがない領域の面積が広くなる。よって、より下層にウェル配線を設けるようにすれば、上層にウェル配線を設ける場合よりも、ＰＤ１の受光量を確保し易くなる。よって、本発明に係る固体撮像装置によれば、シェーディングを抑制できて、かつ、受光量の低減も抑制することができるために、高画質の画像を得ることができる。

図２は、ＭＯＳ型固体撮像装置の画素の回路図の一例であって、ペアを組んで一部の回路を共用する２画素ＰＸＬａ，ＰＸＬｂの回路図を示している。また、図３は、２画素ＰＸＬａ，ＰＸＬｂが半導体基板７に形成されている様子を模式的に示した図である。この回路において、各画素ＰＸＬａ，ＰＸＬｂは、転送トランジスタＴＴｒを構成するＰＤ１ａ，１ｂと転送ゲート２０ａ，２０ｂとを個別に備えている一方で、増幅トランジスタＡＴｒやリセットトランジスタＲＴｒを、隣接する２画素ＰＸＬａ，ＰＸＬｂで共用している。なお、図３において、リセットトランジスタＲＴｒおよび増幅トランジスタＡＴｒのソース・ドレイン領域２４，２５（２６），２７は、ウェル１４にｎ型不純物が注入・拡散されて形成されている。

ＰＤ１ａ，１ｂで生じた電荷は、転送ゲート２０ａ，２０ｂへの所定電圧印加時にＦＤ２１に転送される。そして、増幅トランジスタＡＴｒの増幅ゲート２３には、ＦＤ２１に蓄積された電荷量に応じた電圧が印加される。ソースフォロア回路を構成する増幅トランジスタＡＴｒは、基準電圧ＶＤＤを増幅ゲート２３への印加電圧に応じて増幅した電圧Ｖｏｕｔを垂直信号線上に出力する。このようにして画素からの信号読み出しが終わると、次の読み出しまでに、リセットトランジスタＲＴｒによってＦＤ２１に蓄積されていた信号電荷が外部に排出され、ＦＤ２１が初期状態になる。

図３に示す主ウェル配線４は、転送ゲート２０ａ，２０ｂ、リセットゲート２２および増幅ゲート２３を形成する工程と同じ工程で、同じ材料によって形成された配線である。より具体的には、主ウェル配線４、転送ゲート２０ａ，２０ｂ、リセットゲート２２および増幅ゲート２３は、ポリシリコン薄膜等の高い導電率を有する薄膜をパターンエッチングして形成している。主ウェル配線４は、ＳＴＩやＬＯＣＯＳで形成された素子分離領域２８上に直接形成されているか、または、素子分離領域２８上に、図示していない絶縁膜を介して形成されている。なお、本発明に係る固体撮像装置は、図４に示すように、素子分離領域２８をコンタクト２９が貫通するようになっていてもよいし、ドープ領域２を設けずにウェル１４に直接コンタクト２９を設けるようになっていてもよい。

図５は、図３に示す回路の具体的な平面レイアウトの一例を示している。そして、図６は、図５におけるＢ−Ｂ線断面図である。また、図７は、図５に示す画素の組（ペア）を画素領域ＰＸＲにマトリクスに配置した平面レイアウトを示している。

ＰＤ１ａ，１ｂ、転送ゲート２０ａ，２０ｂおよびＦＤ２１は、いずれも行方向に延びる直線が長辺になった長方形状をして、列方向に順に配置されている。ＰＤ１ａ，１ｂ、転送ゲート２０ａ，２０ｂおよびＦＤ２１は、ペアを組む２画素間で線対称に配置されている。また、ＦＤ２１と、リセットトランジスタＲＴｒおよび増幅トランジスタＡＴｒのソース・ドレイン領域２４，２５，２６，２７とは、行方向に延びるほぼ同じ直線上に配置されている。主ウェル配線４は、ｎ（＝２）列毎に敷設されており、より詳しくは、画素の組の端（境界部）を列方向に延伸している。そして、組をなす２個の画素ＰＸＬａ，ＰＸＬｂのうち、端の一つ（ＰＸＬａ）に、ドープ領域２およびコンタクト３が設けられている。ドープ領域２は、主ウェル配線４と隣接して設けられている。

なお、リセットトランジスタＲＴｒのソース・ドレイン領域２４，２５とリセットゲート２２および、増幅トランジスタＡＴＲのソース・ドレイン領域２６，２７と増幅ゲート２３は、いずれも図５では行方向に並ぶ配置としているが、列方法に並ぶ配置にしてもよい。また、図５では、転送ゲート２０ａ，２０ｂとその配線とは一体形成されているが、転送ゲート２０ａ，２０ｂの配線を、金属配線層の配線にしてもよい。

本発明に係る固体撮像装置は、トランジスタのゲートと同じ工程でゲートと同じ材料で形成される配線を主ウェル配線４に用いている。そして、画素領域ＰＸＬにおいては、このウェル配線を主要な配線とし、このウェル配線と直接接続することができないドープ領域２との接続部分でのみ、金属配線層の最も下の配線である副ウェル配線６を用いている。このように下層の配線を用いれば、上層にウェル配線を設けた場合よりもＰＤ１の受光量を確保し易くなるので、シェーディングを抑制できて、かつ、受光量の低減も抑制することができるために、高画質の画像を得ることができる。よって本発明に係る固体撮像装置によれば、ウェルに基準電圧を供給するためのウェルコンタクトおよびウェル配線を備えて、かつ、画素面積を小さくしても受光量の低下を抑制することができる。

なお、以上では、画素に増幅トランジスタＡＴｒを備えたアクティブ型のＭＯＳ型固体撮像装置を例に説明したが、本発明の概念は、増幅トランジスタＡＴｒを備えていないパッシブ型のＭＯＳ型固体撮像装置にも適用可能であり、また、ＣＣＤ型固体撮像装置にも適用可能である。また、増幅トランジスタＡＴｒやリセットトランジスタＲＴｒを複数の画素で共用させることは、画素領域ＰＸＲを縮小するためには効果的ではあるが、増幅トランジスタＡＴｒやリセットトランジスタＲＴｒは、画素毎に設けられていてもよい。

（第２の実施形態）
図８は、本発明の第２の実施形態に係る固体撮像装置における、一組の画素の具体的な回路図の一例であって、組をなす４画素ＰＸＬａ〜ＰＸＬｄの回路図を示している。また、図９は、図８に示す回路の具体的なレイアウトの一例を示している。そして、図１０は、図９に示す画素の組が行列状に配置された画素領域ＰＸＲのレイアウトを示している。本実施形態では、第１の実施形態で説明した固体撮像装置の構成要素と同じ構成要素には同じ参照符号を付して説明を省略し、特徴的な点についてのみ説明する。

本実施形態に係る固体撮像装置では、ＰＤ１ａ〜１ｄと転送ゲート２０ａ〜２０ｄとは、各画素ＰＸＬａ〜ＰＸＬｄに個別に設けられている。その一方で、増幅トランジスタＡＴｒやリセットトランジスタＲＴｒは、組をなす４画素ＰＸＬａ〜ＰＸＬｄで共用されている。

主ウェル配線４は、ｎ（＝４）列毎に敷設されており、より詳しくは、画素の組の端（境界部）を列方向に延伸している。そして、組をなす４個の画素（ＰＸＬａ〜ＰＸＬｄ）のうち、端の一つ（ＰＸＬａ）に、ドープ領域２およびコンタクト３が設けられている。ドープ領域２は、主ウェル配線４と隣接して設けられている。また、リセットトランジスタＲＴｒと増幅トランジスタＡＴｒとは、組をなす４個の画素（ＰＸＬａ〜ＰＸＬｄ）のうち、中心の２画素（ＰＸＬｂ，ＰＸＬｃ）に設けられている。リセットトランジスタＲＴｒと増幅トランジスタＡＴｒは、図９に示すように領域２５を共有するようになっていてもよいし、共有せずに個別に設けられていてもよい。

（第３の実施形態）
図１１は、本発明の第３の実施形態に係る固体撮像装置における一組の画素ＰＸＬａ〜ＰＸＬｆの具体的な回路図の一例を示している。また、図１２は、図１１に示す画素の組が行列状に配置された画素領域ＰＸＲのレイアウトを示している。本実施形態では、第１の実施形態で説明した固体撮像装置の構成要素と同じものには同じ参照符号を付して説明を省略し、特徴的な点についてのみ説明する。

本実施形態に係る固体撮像装置では、ＰＤ１ａ〜１ｆと転送ゲート２０ａ〜２０ｆとは、各画素ＰＸＬａ〜ＰＸＬｆに個別に設けられている。その一方で、増幅トランジスタＡＴｒやリセットトランジスタＲＴｒは、組をなす６画素ＰＸＬａ〜ＰＸＬｆで共用されている。

主ウェル配線４は、ｎ（＝６）列毎に敷設されており、より詳しくは、画素の組の端（境界部）を列方向に延伸している。そして、組をなす６個の画素ＰＸＬａ〜ＰＸＬｆのうち、端の一つ（ＰＸＬａ）に、ドープ領域２およびコンタクト３が設けられている。ドープ領域２は、主ウェル配線４と隣接して設けられている。また、リセットトランジスタＲＴｒと増幅トランジスタＡＴｒとは、組をなす６個の画素のうち、中心の４画素ＰＸＬｂ〜ＰＸＬｅに設けられている。

（第４の実施形態）
図１３は、本発明の第４の実施形態に係る固体撮像装置における一組の画素ＰＸＬａ〜ＰＸＬｈの具体的な回路図の一例を示している。また、図１４は、図１３に示す画素の組が行列状に配置された画素領域ＰＸＲのレイアウトを示している。本実施形態では、第１の実施形態で説明した固体撮像装置の構成要素と同じものには同じ参照符号を付して説明を省略し、特徴的な点についてのみ説明する。

本実施形態に係る固体撮像装置では、ＰＤ１ａ〜１ｈと転送ゲート２０ａ〜２０ｈとは、各画素ＰＸＬａ〜ＰＸＬｈに個別に設けられている。その一方で、増幅トランジスタＡＴｒやリセットトランジスタＲＴｒは、組をなす８画素ＰＸＬａ〜ＰＸＬｈで共用されている。

主ウェル配線４は、ｎ（＝８）列毎に敷設されており、より詳しくは、画素の組の端（境界部）を列方向に延伸している。そして、組をなす８個の画素ＰＸＬａ〜ＰＸＬｈのうち、端の一つ（ＰＸＬａ）に、ドープ領域２およびコンタクト３が設けられている。ドープ領域２は、主ウェル配線４と隣接して設けられている。また、リセットトランジスタＲＴｒと増幅トランジスタＡＴｒとは、組をなす８個の画素のうち、両端から２画素目（ＰＸＬｂ，ＰＸＬｅ）と３画素目（ＰＸＬｃ，ＰＸＬｄ）とに設けられている。

本発明は、デジタルカメラ、デジタルビデオカメラなどのＭＯＳ型やＣＣＤ型のイメージセンサを搭載した各種機器で利用される固体撮像装置として利用可能である。

本発明に係る固体撮像装置の概略断面図 画素の回路図の一例 図２に示す回路を実現する固体撮像装置の模式的な断面図 図２に示す回路を実現する固体撮像装置の別の模式的な断面図 図２に示す画素におけるレイアウト図 図５のＢ−Ｂ線断面図 画素領域のレイアウト図 本発明の第２の実施形態に係る固体撮像装置の画素の回路図 図８に示す画素のレイアウト図 画素領域のレイアウト図 本発明の第３の実施形態に係る固体撮像装置の画素の回路図 画素領域のレイアウト図 本発明の第４の実施形態に係る固体撮像装置の画素の回路図 画素領域のレイアウト図 画素領域内の各位置におけるウェル電圧と時間との関係を説明する図 画素領域と周辺回路領域を示す図 従来の固体撮像装置の概略断面図 配線層数と受光量の関係を説明する図 配線面積と受光量の関係を説明する図

符号の説明

１ ＰＤ
２ ドープ領域
３ コンタクト
４ 主ウェル配線
５ コンタクト
６ 副ウェル配線
７ 半導体基板
８ 配線
９ ゲート電極層
１０ 第１の配線層
１１ 第２の配線層
１２ ドープ領域
１３ コンタクト
１４ ウェル
１５ コンタクト
１６ ウェル配線
１７ コンタクト
１８ ウェル配線
１９ マイクロレンズ
２０ａ〜２０ｈ 転送ゲート
２１ ＦＤ
２２ リセットゲート
２３ 増幅ゲート
２８ 素子分離領域
２９ コンタクト

Claims (8)

1. 画素が行列状に配置された画素領域と、画素の制御回路が設けられた周辺回路領域とを半導体基板に備え、当該半導体基板の表面に設けられた第１導電型のウェルに基準電圧を供給するためのウェル配線を備えた固体撮像装置であって、
   前記ウェル領域に設けられた第２導電型のフォトダイオードの受光部と、前記ウェル領域に設けられた第２導電型のフローティングディフュージョン部と、前記受光部と前記フローティングディフュージョン部との間の前記半導体基板上に設けられた転送ゲートとを含んだ前記画素と、
   前記周辺回路領域から前記画素領域に延びた、前記転送ゲートと同じ工程で前記転送ゲートと同じ材料によって形成されたウェル主配線とを備え、
   前記画素領域内の前記ウェルには、前記ウェル主配線を介して前記周辺回路領域から基準電圧が供給されることを特徴とする、固体撮像装置。
2. 前記画素領域には、
   前記半導体基板上の最下の金属配線層に設けられたウェル副配線と、
   前記ウェル主配線と前記ウェル副配線とを接続する第１のコンタクトと、
   前記ウェル副配線と前記ウェルとを接続する第２のコンタクトとをさらに備えた、請求項１に記載の固体撮像装置。
3. 前記第１のコンタクトが接続される前記ウェルに、第１導電型のドープ領域をさらに備えた、請求項２に記載の固体撮像装置。
4. 前記周辺回路領域に、
   前記ウェル主配線と前記ウェルとを接続する第３のコンタクトをさらに備えた、請求項２に記載の固体撮像装置。
5. 半導体基板上の最上の金属配線層の配線は、前記周辺回路領域でのみ前記主ウェル配線と接続されることを特徴とする、請求項２に記載の固体撮像装置。
6. 前記ウェル主配線は、ｎ列（ｎは偶数）毎に敷設されていることを特徴とする、請求項１に記載の固体撮像装置。
7. 行方向に隣接するｎ個の画素が組になって１つのリセットトランジスタを共用するＭＯＳ型固体撮像装置であるときに、前記ウェル主配線は、当該画素の組の端を列方向に延伸することを特徴とする、請求項６に記載の固体撮像装置。
8. 前記第２のウェルコンタクトは、前記組を構成する画素のうち、一端の画素のウェル上に設けられることを特徴とする、請求項７に記載の固体撮像装置。
   
   

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