KR100772892B1 - 플로팅 확산 영역의 커패시턴스를 제어할 수 있는 공유픽셀형 이미지 센서 - Google Patents
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Abstract
공유 픽셀형 이미지 센서가 제공된다. 공유 픽셀형 이미지 센서는 반도체 기판과, 반도체 기판 상에 일 방향으로 인접하여 형성된 4개의 광전 변환 소자와, 인접한 2개의 광전 변환 소자에 축적된 전하를 제1 플로팅 확산 영역에 각각 전달하는 2개의 전송 소자와, 나머지 인접한 2개의 광전 변환 소자에 축적된 전하를, 제1 플로팅 확산 영역과 전기적으로 커플링된 제2 플로팅 확산 영역에 각각 전달하는 2개의 전송 소자와, 제1 및 제2 플로팅 확산 영역 중 어느 한 영역과 전기적으로 커플링된 MOS 커패시터와, 제1 및 제2 플로팅 확산 영역의 전하를 기준치로 리셋시키는 리셋 소자 및 제1 또는 제2 플로팅 확산 영역의 전하를 출력하는 드라이브 소자 및 선택 소자를 포함한다.
이미지 센서, 커패시턴스, 공유 픽셀
Description
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 등가회로도이다.
도 3은 본 발명의 제1 실시예에 따른 이미지 센서의 APS 어레이의 레이아웃도이다.
도 4는 본 발명의 제1 실시예에 따른 이미지 센서의 공유 픽셀의 단위 액티브만을 도시한 레이아웃도이다.
도 5는 본 발명의 제2 실시예에 따른 이미지 센서의 APS 어레이의 레이아웃도이다.
도 6은 본 발명의 제3 실시예에 따른 이미지 센서의 APS 어레이의 레이아웃도이다.
도 7은 본 발명의 제3 실시예에 따른 이미지 센서의 공유 픽셀의 단위 액티브만을 도시한 레이아웃도이다.
도 8은 본 발명의 제4 실시예에 따른 이미지 센서의 APS 어레이의 레이아웃도이다.
도 9는 본 발명의 제5 실시예에 따른 이미지 센서의 APS 어레이의 레이아웃 도이다.
도 10은 본 발명의 실시예들에 따른 CMOS 이미지 센서를 포함하는 프로세서 기반 시스템을 나타내는 개략도이다.
(도면의 주요부분에 대한 부호의 설명)
1 : 이미지 센서 10 : APS(Active Pixel Array) 어레이
20 : 타이밍 발생기 30 : 행 디코더
40 : 행 드라이버 50 : 상관 이중 샘플러(CDS)
60 : 아날로그 디지털 컨버터(ADC)
70 : 래치부 80 : 열 디코더
P : 4 공유 픽셀 M1 : 인터커넥트층
PD1, PD2, PD3, PD4 : 광전 변환 소자
FD1 : 제1 플로팅 확산 영역 FD2 : 제2 플로팅 확산 영역
A1 : 제1 액티브 A2 : 제2 액티브
A3 : 제3 액티브 A4 : 제4 액티브
TG1, TG2, TG3, TG4 : 전송 게이트들
RG : 리셋 게이트 DRG : 드라이브 게이트
RSG : 선택 게이트 DG1, DG2, DG3, DG5: 더미 게이트
200 : 프로세서 기반 시스템 205 : 버스
210 : CMOS 이미지 센서 220 : 중앙 정보 처리 장치
230 : I/O 소자 240 : RAM
250 : 플로피디스크 드라이브 255 : CD ROM 드라이브
260 : 포트
본 발명은 이미지 센서에 관한 것으로, 보다 상세하게는 플로팅 확산 영역의 커패시턴스를 제어할 수 있는 공유 픽셀형 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시킨다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
MOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하며, MOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, MOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
그런데, 증대된 해상도를 충족시키기 위해서 픽셀의 집적도를 증가시킬수록 단위 픽셀당 광전 변환 소자 면적이 작아져서 감도(sensitivity) 및 포화 신호량이 떨어진다. 따라서, 수광 효율을 높이기 위해서 수광부인 광전 변환 소자의 면적이 최대화되도록 다수의 광전 변환 소자가 독출 소자를 공유하는 구조의 액티브 픽셀 센서 어레이가 적용되고 있다.
즉, 일 방향으로 인접하여 형성된 4개의 광전 변환 소자가 독출 소자를 공유하는 경우, 인접한 2개의 광전 변환 소자에 축적된 전하는 2개의 전송 소자를 통해서 제1 플로팅 확산 영역으로 각각 전달되고, 나머지 인접한 2개의 광전 변환 소자에 축적된 전하는 2개의 전송 소자를 통해서 제1 플로팅 확산 영역과 전기적으로 연결된 제2 플로팅 확산 영역으로 각각 전달된다.
한편, 수광부인 광전 변환 소자의 면적을 가능한 최대화하여 필 팩터(fill factor)를 증가시키려 함에 따라, 플로팅 확산 영역의 면적은 광전 변환 소자에 비해 상대적으로 작아지게 된다. 플로팅 확산 영역의 상대적인 면적이 감소하게 되면 플로팅 확산 영역의 커패시턴스(capacitance)가 줄어들게 된다.
감도를 향상시키기 위해서는 많은 전하가 플로팅 확산 영역에 보다 빨리 축적되어야 하며, 보다 많은 전하를 플로팅 확산 영역에 축적하기 위하여 플로팅 확산 영역의 커패시턴스를 증가시키는 것이 필요하다.
한편, 플로팅 확산 영역의 커패시턴스의 증가는 다이나믹 레인지(dynamic range)의 감소를 초래할 수 있으므로, 두 특성을 모두 만족할 수 있도록 플로팅 확산 영역의 커패시턴스를 적절하게 제어하는 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제는, 플로팅 확산 영역의 커패시턴스를 제어할 수 있는 공유 픽셀형 이미지 센서를 제공하고자 하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 공유 픽셀형 이미지 센서는, 반도체 기판과, 상기 반도체 기판 상에 일 방향으로 인접하여 형성된 4개의 광전 변환 소자와, 상기 인접한 2개의 광전 변환 소자에 축적된 전하를 제1 플로팅 확산 영역에 각각 전달하는 2개의 전송 소자와, 상기 나머지 인접한 2개의 광전 변환 소자에 축적된 전하를, 상기 제1 플로팅 확산 영역과 전기적으로 커플링된 제2 플로팅 확산 영역에 각각 전달하는 2개의 전송 소자와, 상기 제1 및 제2 플로팅 확산 영역 중 어느 한 영역과 전기적으로 커플링된 MOS 커패시터와, 상기 제1 및 제2 플로팅 확산 영역의 전하를 기준치로 리셋시키는 리셋 소자 및 상기 제1 또는 제2 플로팅 확산 영역의 전하를 출력하는 드라이브 소자 및 선택 소자를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 공유 픽셀형 이미지 센서는 반도체 기판 내에 형성되고 전기적으로 커플링된 제1 및 제2 플로팅 확산 영역과, 상기 제1 또는 제2 플로팅 확산 영역 중 어느 한 영역의 측면의 기판 영역으로 이루어진 제1 전극과, 상기 제1 전극 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극으로 이루어진 제2 전극을 포함하는 MOS 커패시터 및 상기 제1 및 제2 플로팅 확산 영역, 상기 MOS 커패시터를 전기적 으로 커플링하는 메탈 배선을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 공유 픽셀형 이미지 센서는 제1 및 제2 일축 병합 듀얼 로브 액티브와, 상기 제1 및 제2 일축 병합 듀얼 로브 액티브에 할당된 제1 및 제2 독립 독출 소자 액티브를 포함하는 반도체 기판과, 상기 제1 및 제2 일축 병합 듀얼 로브 액티브의 듀얼 로브 액티브와 연결 액티브 사이에 각각 형성된 다수의 전송 게이트와, 상기 제1 일축 병합 듀얼 로브 액티브의 축 액티브 상에 형성된 제1 독출 게이트와, 상기 제2 일축 병합 듀얼 로브 액티브의 축 액티브 상에 형성된 더미 게이트 및 상기 제1 및 제2 독립 독출 소자 액티브에 형성된 제2 및 제3 독출 게이트를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 공유 픽셀형 이미지 센서는 제1 및 제2 일축 병합 듀얼 로브 액티브를 포함하는 반도체 기판과, 상기 제1 및 제2 일축 병합 듀얼 로브 액티브의 듀얼 로브 액티브와 연결 액티브 사이에 각각 형성된 다수의 전송 게이트와, 상기 제1 일축 병합 듀얼 로브 액티브의 축 액티브 상에 형성된 다수의 독출 게이트 및 상기 제2 일축 병합 듀얼 로브 액티브의 축 액티브 상에 형성된 적어도 하나의 더미 게이트를 포함하는 더미 게이트 그룹을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태 로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 및/또는 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 발명의 실시예들에서는 이미지 센서의 일예로 CMOS 이미지 센서를 예시할 것이다. 그러나, 본 발명에 따른 이미지 센서는 NMOS 또는 PMOS 공정만을 적용하거나 NMOS와 PMOS 공정을 모두 사용하는 CMOS 공정을 적용하여 형성한 이미지 센서를 모두 포함할 수 있다.
본 발명의 실시예들에서는 이미지 센서의 일예로 4 트랜지스터 이미지 센서를 예시할 것이다. 그러나, 본 발명에 따른 이미지 센서는 3 트랜지스터 이미지 센서 또는 5 트랜지스터 이미지 센서를 모두 포함할 수 있다.
또한, 본 발명의 실시예들에서는 공유 픽셀형 이미지 센서로, 4 공유 픽셀형 이미지 센서를 예시할 것이다. 그러나, 본 발명에 따른 공유 픽셀형 이미지 센서는 독출 소자를 공유하는 복수개의 광전 변환 소자를 포함하는 공유 픽셀(shared pixel)이 반복 단위로 어레이된 공유 픽셀형 이미지 센서를 모두 포함할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 1을 참고하면, 본 발명의 실시예들에 따른 이미지 센서는 광전 변환 소자로 구성된 픽셀들이 이차원적으로 배열되어 이루어진 액티브 픽셀 센서(APS) 어레이(10), 타이밍 발생기(timing generator; 20), 행 디코더(row decoder; 30), 행 드라이버(row driver; 40), 상관 이중 샘플러(Correlated Double Sampler, CDS; 50), 아날로그 디지털 컨버터(Analog to Digital Converter, ADC; 60), 래치부(latch; 70), 열 디코더(column decoder; 80) 등을 포함한다.
APS 어레이(10)는 2차원적으로 배열된 복수의 픽셀을 포함한다. 본 발명의 실시예들에 있어서 APS 어레이(10)는 독출 소자를 공유하는 4개의 광전 변환 소자를 포함하는 4 공유 픽셀(4 shared pixel)을 반복 단위로 하여 행렬 형태로 어레이된다. 4 공유 픽셀을 사용하면 독출 소자 면적을 줄이고 감소된 독출 소자의 면적을 광전 변환 소자의 크기 증대에 사용할 수 있으므로 수광 효율을 증가시킬 수 있으며, 감도, 포화 신호량 등을 향상시킬 수 있다.
4 공유 픽셀은 광학 영상을 전기 신호로 변환하는 역할을 한다. APS 어레이(10)는 행 드라이버(40)로부터 픽셀 선택 신호(SEL), 리셋 신호(RX), 전하 전송 신호(TX) 등 다수의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적 신호는 수 직 신호 라인을 통해서 상관 이중 샘플러(50)에 제공된다.
타이밍 발생기(20)는 행 디코더(30) 및 열 디코더(80)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
행 드라이버(40)는 행 디코더(30)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호를 액티브 픽셀 센서 어레이(10)에 제공한다. 일반적으로 행렬 형태로 단위 픽셀이 배열된 경우에는 각 행별로 구동 신호를 제공한다.
상관 이중 샘플러(50)는 액티브 픽셀 센서 어레이(10)에 형성된 전기 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 잡음 레벨(noise level)과 형성된 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(60)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부(70)는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더(80)에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력된다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 등가회로도이다.
도 2를 참조하면, 4 공유 픽셀(P)이 행렬 형태로 배열되어 APS 어레이(도 1의 10)를 구성한다. 4 공유 픽셀(P)은 4개의 광전 변환 소자가 독출 소자를 공유한다. 본 명세서에서 사용하는 독출 소자는 광전 변환소자(photoelectric conversion element)에 입사된 광 신호를 독출하기 위한 소자로, 예컨대 선택 소자(select element), 드라이브 소자(drive element) 및/또는 리셋 소자(reset element)를 포함할 수 있다.
구체적으로, 4 공유 픽셀(P)은 4개의 광전 변환 소자(11a, 11b, 11c, 11d)를 포함한다. 광전 변환 소자(11a, 11b, 11c, 11d)는 입사광을 흡수하여 광량에 대응하는 전하를 축적한다. 광전 변환 소자(11a, 11b, 11c, 11d)로 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 또는 이들의 조합이 적용될 수 있으며, 도면에는 포토 다이오드가 예시되어 있다.
각 광전 변환 소자(11a, 11b, 11c, 11d)는 축적된 전하를 플로팅 확산 영역(13)으로 전송하는 각 전하 전송 소자(15a, 15b, 15c, 15d)와 커플링된다. 플로팅 확산 영역(Floating Diffusion region)(FD)(13)은 전하를 전압으로 전환하는 영역으로, 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적적으로 저장된다.
본 발명의 실시예들에 따른 이미지 센서는 플로팅 확산 영역(13)의 커패시턴스를 제어함으로써, 플로팅 확산 영역(13)에 축적되는 전하의 양을 제어할 수 있다.
예컨대, 플로팅 확산 영역(13)의 커패시턴스를 증가시키기 위해서는, 플로팅 확산 영역(13)에 MOS 커패시터를 병렬로 연결하고, 플로팅 확산 영역(13)의 기생 커패시턴스를 증가시킴으로써, 플로팅 확산 영역(13)의 총 커패시턴스를 증가시킬 수 있다. 이에 대하여는 후술하는 본 발명의 각 실시예들에서 보다 자세히 설명한다.
4 공유 픽셀(P)은 4 개의 광전 변환 소자(11a, 11b, 11c, 11d)가 독출 소자인 드라이브 소자(17), 리셋 소자(18) 및 선택 소자(19)를 공유한다. 이들의 기능에 대해서는 i행 픽셀(P(i, j), P(i, j+1), … )을 예로 들어 설명한다.
드라이브 증폭기로 예시되어 있는 드라이브 소자(17)는 각 광전 변환 소자(11a, 11b, 11c, 11d)에 축적된 전하를 전달받은 플로팅 확산 영역(13)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인(Vout)으로 출력한다.
리셋 소자(18)는 플로팅 확산 영역(13)을 주기적으로 리셋시킨다. 리셋 소자(18)는 소정의 바이어스를 인가하는 리셋 라인(RX(i))에 의해 제공되는 바이어스에 의해 구동되는 1개의 MOS 트랜지스터로 이루어질 수 있다. 리셋 라인(RX(i))에 의해 제공되는 바이어스에 의해 리셋 소자(18)가 턴 온되면 리셋 소자(18)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 플로팅 확산 영역(13)으로 전달된다.
선택 소자(19)는 행 단위로 읽어낼 4 공유 픽셀(P)을 선택하는 역할을 한다. 선택 소자(19)는 행 선택 라인(SEL(i))에 의해 제공되는 바이어스에 의해 구동되는 1개의 MOS 트랜지스터로 이루어질 수 있다. 행 선택 라인(SEL(i))에 의해 제공되는 바이어스에 의해 선택 소자(19)가 턴 온되면 선택 소자(19)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 전원 전압(VDD)이 드라이브 소자(17)의 드레인 영역으로 전달된다.
전하 전송 소자(15a, 15b, 15c, 15d)에 바이어스를 인가하는 전송 라인(TX(i)a, TX(i)b, TX(i)c, TX(i)d), 리셋 소자(18)에 바이어스를 인가하는 리셋 라 인(RX(i)), 선택 소자(19)에 바이어스를 인가하는 행 선택 라인(SEL(i))은 행 방향으로 실질적으로 서로 평행하게 연장되어 배열될 수 있다.
도 3 및 도 4는 본 발명의 제1 실시예에 따른 이미지 센서의 APS 어레이를 설명하기 위한 도면이다. 도 3은 본 발명의 제1 실시예에 따른 이미지 센서의 APS 어레이의 레이아웃도이다. 도 4는 본 발명의 제1 실시예에 따른 이미지 센서의 공유 픽셀의 단위 액티브만을 도시한 레이아웃도이다.
도 3 및 도 4를 참고하면, 본 발명의 제1 실시예에 따른 이미지 센서의 APS 어레이는, 제1 플로팅 확산 영역(FD1)을 공유하는 2개의 광전 변환 소자(PD1, PD2)가 형성되는 제1 액티브(A1)와 제2 플로팅 확산 영역(FD2)을 공유하는 2개의 광전 변환 소자(PD3, PD4)가 형성되는 제2 액티브(A2)의 쌍이 행렬 형태로 반복적으로 배열되고, 제1 및 제2 액티브 쌍(A1, A2) 마다 2개의 독립 독출 소자 액티브인 제3 및 제4 액티브(A3, A4)가 할당되는 방식으로 APS 어레이가 이루어진다. 즉, 제1 내지 제4 액티브(A1, A2, A3, A4)가 4 공유 픽셀(P)의 단위 액티브를 구성한다. 여기서, 제1 액티브(A1) 및 제2 액티브(A2)는 일축 합병 듀얼 로브(one axis merged dual lobes)형 액티브이다.
구체적으로 설명하면, 제1 액티브(A1) 및 제2 액티브(A2)는 듀얼 로브(lobe) 액티브(a)가 연결 액티브(c)를 통해서 하나의 축(axis) 액티브(b)에 병합된다. 듀얼 로브 액티브(a)는 축 액티브(b)를 중심으로 일 방향, 예를 들어 열 방향으로 대향한다. 따라서, 일축 합병 듀얼 로브형 액티브는 전체적인 외관이 어린 쌍자엽 식물의 배축(hypocotyls)과 배축으로부터 분기된 쌍자엽(a dual cotyledon)의 외관 과 실질적으로 유사하다. 제1 액티브(A1)의 듀얼 로브 액티브(a)는 2개의 광전 변환 소자(PD1, PD2)가 형성되는 듀얼 광전 변환 소자 액티브이고, 제1 액티브(A1)의 연결 액티브(c)는 제1 플로팅 확산 영역(FD1) 액티브이다. 또한, 제2 액티브(A2)의 듀얼 로브 액티브(a)는 2개의 광전 변환 소자(PD3, PD4)가 형성되는 듀얼 광전 변환 소자 액티브이고, 제2 액티브(A2)의 연결 액티브(c)는 제2 플로팅 확산 영역(FD2) 액티브이다.
도 3 및 도 4에 도시되어 있는 바와 같이, 본 발명의 제1 실시예에 따르면 3개의 독출 소자, 즉 리셋 소자, 선택 소자 및 드라이브 소자가 하나의 액티브에 다 함께 형성되지 않고, 하나는 제1 액티브(A1)의 축 액티브(b)에 나머지 두 개는 분리된 제3 및 제4 액티브(A3, A4)에 각각 분리되어 형성된다. 따라서, 4개의 광전자 변환 소자(PD1, PD2, PD3, PD4)에 공유되는 3개의 독출 소자가 하나의 독출 소자 액티브에 집중되어 파생되는 레이아웃의 불균일성을 효과적으로 해결할 수 있다.
구체적으로, 제1 액티브(A1)의 축 액티브(b)에 하나의 소자만 형성하면 축 액티브(b)의 길이는 하나의 소오스 및 드레인 정션 폭과 게이트 선폭의 합에 해당하는 길이이면 된다. 그러므로, 축 액티브(b)는 인접 열의 제1 액티브(A1)의 듀얼 광전 변환 소자 액티브(a) 방향으로 하나의 소오스 및 드레인 정션 폭과 게이트 선폭의 합에 해당하는 길이만큼만 연장된다. 그러므로, 축 액티브(b)가 듀얼 광전 변환 소자 액티브(a)들 사이의 간격에 큰 영향을 미치지 않으며, 따라서 듀얼 광전 변환 소자 액티브(a)들 사이의 간격은 듀얼 광전 변환 소자 액티브(a)에 형성될 2 개의 광전 변환 소자(PD1, PD2)의 포텐셜 분리에 필요한 최소 스페이스로 할 수 있다. 따라서, 광전 변환 소자(PD1, PD2)를 최대한 크게 형성할 수 있게 됨으로써, 필 팩터를 효과적으로 증가시킬 수 있다.
제1 액티브(A1)에서 2개의 전송 소자의 전송 게이트들(TG1, TG2)은 제1 액티브(A1)의 일축 병합 듀얼 로브 액티브의 듀얼 로브 액티브(a)와 연결 액티브(c) 사이에 각각 형성되며, 제1 액티브(A1)의 축 액티브(b)에는 리셋 게이트(RG)가 배열되어 리셋 소자가 형성될 수 있다. 제1 액티브(A1)의 축 액티브(b)에 형성되는 독출 소자가 리셋 소자인 것이 배선의 효율성 측면에서 유리할 수 있다. 리셋 소자가 제1 및 제2 플로팅 확산 영역(FD1, FD2)을 주기적으로 리셋시키는 기능을 하기 때문에 제1 및 제2 플로팅 확산 영역(FD1, FD2)과 리셋 소자의 정션을 하나로 형성하는 것이 배선의 최소화 측면에서 유리할 수 있다. 그러나 축 액티브(b)에 형성되는 소자가 리셋 소자에 한정되는 것은 아니다.
제2 액티브(A2)에서 2개의 전송 소자의 전송 게이트들(TG3, TG4)은 제2 액티브(A2)의 일축 병합 듀얼 로브 액티브의 듀얼 로브 액티브(a)와 연결 액티브(c) 사이에 각각 형성된다. 제2 플로팅 확산 영역(FD2)은 인터커넥트층(M1)을 통해서 제1 플로팅 확산 영역(FD1)과 전기적으로 연결되어 있으므로, 제2 플로팅 확산 영역(FD2)에 전달된 전하들은 제1 플로팅 확산 영역(FD1)에 대응되어 형성된 다수의 독출 소자를 통해서 독출할 수 있다.
또한, 제2 액티브(A2)의 축 액티브(b)에는 제1 액티브(A1) 및 제2 액티브(A2)의 광학적 대칭(optical symmetry)을 위하여 리셋 게이트(RG)와 실질적으로 일 렬로 배열된 더미 게이트(DG1)를 배열할 수 있다. 한편, 제2 액티브(A2)의 축 액티브(b)에 배열된 더미 게이트(DG1)는 MOS 커패시터를 형성할 수 있다.
MOS 커패시터는 제2 플로팅 확산 영역(FD2)에 인접한 측면의 기판 영역으로 이루어진 제1 전극, 제1 전극 상에 적층되어 형성된 게이트 절연막 및 게이트 절연막 상에 형성된 더미 게이트(DG1)로 이루어진 제2 전극을 포함한다. MOS 커패시터의 게이트 절연막 및 더미 게이트(DG1)는 드라이브 소자의 드라이브 게이트 절연막 및 드라이브 게이트(DRG)와 동일 레벨에 형성되며, 드라이브 게이트 절연막 및 드라이브 게이트(DRG)를 형성할 때에 동시에 형성될 수 있다.
제1 플로팅 확산 영역(FD1), 제2 플로팅 확산 영역(FD2) 및 MOS 커패시터는 인터커넥트층(M1)을 통해서 전기적으로 커플링되어 있다. 또한, 드라이브 소자도 인터커넥트층(M1)을 통해서 제1 플로팅 확산 영역(FD1), 제2 플로팅 확산 영역(FD2) 및 MOS 커패시터와 전기적으로 커플링될 수 있다.
MOS 커패시터는 제1 및 제2 플로팅 확산 영역(FD1, FD2)과 전기적으로 커플링되어, 광전 변환 소자(PD1, PD2, PD3, PD4)에서 전송 소자(TG1, TG2, TG3, TG4)를 통하여 제1 및 제2 플로팅 확산 영역(FD1, FD2)으로 전달되는 전하의 일부를 저장한다.
광전 변환 소자(PD1, PD2, PD3, PD4)에 축적된 전하는 전송 소자(TG1, TG2, TG3, TG4)를 통하여 제1 및 제2 플로팅 확산 영역(FD1, FD2)으로 전달된다. 이 때, 제1 및 제2 플로팅 확산 영역(FD1, FD2)으로 전달될 수 있는 총 전하의 양은 전원 전압 및 제1 및 제2 플로팅 확산 영역(FD1, FD2)의 커패시턴스에 비례한다. 따라 서, 제1 및 제2 플로팅 확산 영역(FD1, FD2)의 커패시턴스가 커질수록 제1 및 제2 플로팅 확산 영역(FD1, FD2)으로 전달되는 총 전하의 양이 증가한다.
제1 및 제2 플로팅 확산 영역(FD1, FD2)의 총 커패시턴스(Ctotal)는 제1 기생 커패시턴스(CFD1), 제2 기생 커패시턴스(CFD2) 및 MOS 커패시턴스(CDG)의 합이 된다. 제1 기생 커패시턴스(CFD1)는 제1 플로팅 확산 영역(FD1)이 형성된 제1 액티브(A1)의 연결 액티브(c)와 하부 반도체 기판 사이에 형성되는 기생 커패시턴스이다. 제2 기생 커패시턴스(CFD2)는 제2 플로팅 확산 영역(FD2)이 형성된 제2 액티브(A2)의 연결 액티브(c) 및 제2 액티브(A2)의 축 액티브(b)와 하부 반도체 기판 사이에 형성되는 기생 커패시턴스이다. 한편, MOS 커패시턴스(CDG)는 제2 플로팅 확산 영역(FD2)에 인접한 측면의 기판 영역으로 이루어진 제1 전극 및 더미 게이트(DG1)로 이루어진 제2 전극 사이에 형성되는 커패시턴스이다.
따라서, 제1 기생 커패시턴스(CFD1), 제2 기생 커패시턴스(CFD2) 및 MOS 커패시턴스(CDG)를 적절히 조절하면, 제1 및 제2 플로팅 확산 영역(FD1, FD2)의 총 커패시턴스(Ctotal)를 제어할 수 있다.
예를 들어, 제1 및 제2 플로팅 확산 영역(FD1, FD2)의 총 커패시턴스(Ctotal)를 증가시키기 위해서 제2 기생 커패시턴스(CFD2) 및 MOS 커패시턴스(CDG)를 증가시킬 수 있다. 제2 액티브(A2)의 축 액티브(b)에 MOS 커패시터를 형성하면, MOS 커패 시터의 커패시턴스(CDG)만큼 제1 및 제2 플로팅 확산 영역(FD1, FD2)의 총 커패시턴스(Ctotal)가 커질 수 있다. 또한, 제2 액티브(A2)에 제1 액티브(A1)와 동일하게 축 액티브(b)를 형성함으로써, 제2 기생 커패시턴스(CFD2)가 형성되는 상부 전극의 면적이 넓어지게 되고, 따라서 제2 기생 커패시턴스(CFD2)도 더 커질 수 있다.
즉, 제2 기생 커패시턴스(CFD2) 및 MOS 커패시턴스(CDG)를 적절히 조절함으로써, 제1 및 제2 플로팅 확산 영역(FD1, FD2)의 총 커패시턴스(Ctotal)를 제어할 수 있다. 따라서, 제1 및 제2 플로팅 확산 영역(FD1, FD2)에 축적되는 전하의 양을 제어할 수 있다.
한편, 제3 액티브(A3) 및 제4 액티브(A4)는 독립 독출 소자 액티브이다. 즉, 제3 액티브(A3) 및 제4 액티브(A4)에는 독출 소자가 하나씩 형성된다. 제1 액티브(A3)의 축 액티브(b)에 리셋 소자가 형성된 경우, 제3 액티브(A3)에는 드라이브 소자가 제4 액티브(A4)에는 선택 소자가 형성될 수 있다. 따라서, 제3 액티브(A3)에는 드라이브 소자의 드라이브 게이트(DRG)가 제4 액티브(A4)에는 선택 소자의 선택 게이트(RSG)들이 배치될 수 있다. 그러나, 배선을 어떻게 형성하느냐에 따라서 제3 액티브(A3)에 선택 소자가 제4 액티브(A4)에 드라이브 소자가 형성될 수도 있음은 물론이다.
여기서, 제3 액티브(A3)는 제1 및 제2 액티브(A1, A2) 쌍 행렬의 열간 스페이스와 제1 및 제2 액티브(A1, A2) 간 스페이스의 교차 지역에 배열되는 것이 각 광전 변환 소자 액티브(a)의 면적을 최대로 유지할 수 있다.
동일한 이유로 제4 액티브(A4)도 행렬의 열간 스페이스와 행간 스페이스의 교차 지역에 배열되는 것이 각 광전 변환 소자 액티브(a)의 면적을 최대로 유지할 수 있다.
제3 및 제4 액티브(A3, A4)는 각각 일 방향으로 적어도 2개의 정션 영역과 각 정션 영역 사이에 놓여지는 1개의 게이트(DRG 또는 RSG)가 배열될 수 있는 길이가 필요하다. 그러므로, 제3 및 제4 액티브(A3, A4)는 장변과 단변을 가지게 된다.
교차 지역에서 제3 및 제4 액티브(A3, A4)의 장변은 행 방향 및 열 방향 중 어느 한 방향으로 배향될 수 있다. 이 때, 도 3 및 도 4에 도시되어 있는 바와 같이 제3 및 제4 액티브(A3, A4)의 장변이 열 방향으로 배향되는 것이 광전 변환 소자 액티브(a)의 면적을 최대로 유지할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 이미지 센서의 APS 어레이의 레이아웃도이다. 도 3과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 이미지 센서의 APS 어레이의 반복 단위인 4 공유 픽셀(P)은 MOS 커패시터의 상부 전극을 이루는 더미 게이트(DG2)가 제2 액티브(A2)의 축 액티브(b) 전체를 덮도록 확장되어 있다.
즉, MOS 커패시터는 제2 플로팅 확산 영역(FD2)에 인접한 측면의 기판 영역으로 이루어진 제1 전극, 제1 전극 상에 적층되어 형성된 게이트 절연막 및 게이트 절연막 상에 형성되며 제2 액티브(A2)의 축 액티브(b) 전체를 덮도록 확장된 더미 게이트(DG2)로 이루어진 제2 전극을 포함한다.
MOS 커패시터의 더미 게이트(DG2)가 제2 액티브(A2)의 축 액티브(b) 전체를 덮도록 확장되면, 커패시턴스는 상부 및 하부 전극의 면적에 비례하므로, MOS 커패시터의 커패시턴스(CDG)가 증가하게 된다.
따라서, 제1 및 제2 플로팅 확산 영역(FD1, FD2)의 총 커패시턴스(Ctotal)가 보다 증가하게 되어, 제1 및 제2 플로팅 확산 영역(FD1, FD2)에 저장될 수 있는 전하의 총 양이 늘어나게 된다.
도 6은 본 발명의 제3 실시예에 따른 이미지 센서의 APS 어레이의 레이아웃도이다. 도 7은 본 발명의 제3 실시예에 따른 이미지 센서의 공유 픽셀의 단위 액티브만을 도시한 레이아웃도이다. 도 3과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
본 발명의 제3 실시예에 따른 이미지 센서의 APS 어레이의 반복 단위인 4 공유 픽셀(P)은 제1 액티브(A1) 및 제2 액티브(A2)가 4 공유 픽셀(P)의 단위 액티브를 구성한다.
4 공유 픽셀(P)에서 2개의 광전 변환 소자(PD1, PD2), 제1 플로팅 확산 영역(FD1), 다수의 독출 소자는 제1 액티브 영역(A1)에 형성되고, 나머지 2개의 광전 변환 소자(PD3, PD4), 제2 플로팅 확산 영역(FD2), MOS 커패시터는 제2 액티브 영역(A2)에 형성된다. 이러한 제1 액티브(A1) 및 제2 액티브(A2)는 일축 병합 듀얼 로브(one axis merged dual lobes)형 액티브이다.
즉, 제1 액티브(A1) 및 제2 액티브(A2)는 듀얼 로브(lobe) 액티브(a)가 연결 액티브(c)를 통해서 하나의 축(axis) 액티브(b)에 병합된다. 여기서, 제1 액티브(A1)의 듀얼 로브 액티브(a)는 2개의 광전 변환 소자(PD1, PD2)가 형성되는 듀얼 광전 변환 소자 액티브이고, 연결 액티브(c)는 제1 플로팅 확산 영역(FD1) 액티브이다. 제2 액티브(A2)의 듀얼 로브 액티브(a)는 2개의 광전 변환 소자(PD3, PD4)가 형성되는 듀얼 광전 변환 소자 액티브이고, 연결 액티브(c)는 제2 플로팅 확산 영역(FD2) 액티브이다.
따라서, 제1 액티브(A1)에서 2개의 전송 소자의 전송 게이트들(TG1, TG2)은 제1 액티브(A1)의 일축 병합 듀얼 로브 액티브의 듀얼 로브 액티브(a)와 연결 액티브(c) 사이에 각각 형성되며, 다수의 독출 게이트들(RG, DRG, RSG)은 연결 액티브(c)와 연결된 축 액티브(b) 상에 형성될 수 있다.
또한, 제2 액티브(A2)에서 2개의 전송 소자의 전송 게이트들(TG3, TG4)은 제2 액티브(A2)의 일축 병합 듀얼 로브 액티브의 듀얼 로브 액티브(a)와 연결 액티브(c) 사이에 각각 형성된다. 제2 플로팅 확산 영역(FD2)은 인터커넥트층(M1)을 통해서 제1 플로팅 확산 영역(FD1)과 전기적으로 연결되어 있으므로, 제2 플로팅 확산 영역(FD2)에 전달된 전하들은 제1 플로팅 확산 영역(FD1)에 대응되어 형성된 다수의 독출 소자를 통해서 독출할 수 있다.
또한, 제2 액티브(A2)의 축 액티브(b)에는 더미 게이트(DG1)가 배열되고, 더미 게이트(DG1)는 MOS 커패시터를 형성할 수 있다.
MOS 커패시터는 인터커넥트층(M1)을 통해서 제1 및 제2 플로팅 확산 영역(FD1, FD2)과 전기적으로 연결되어 있으므로, 제1 및 제2 플로팅 확산 영역(FD1, FD2)에 전달된 전하들은 MOS 커패시터에 나누어 저장된다.
제1 및 제2 플로팅 확산 영역(FD1, FD2)의 총 커패시턴스(Ctotal)는 제1 기생 커패시턴스(CFD1), 제2 기생 커패시턴스(CFD2) 및 MOS 커패시턴스(CDG)의 합이 된다. 따라서, 제2 기생 커패시턴스(CFD2) 및 MOS 커패시턴스(CDG)를 적절히 조절함으로써, 제1 및 제2 플로팅 확산 영역(FD1, FD2)의 총 커패시턴스(Ctotal)를 제어할 수 있다. 따라서, 제1 및 제2 플로팅 확산 영역(FD1, FD2)에 축적되는 전하의 양을 제어할 수 있다.
도 8은 본 발명의 제4 실시예에 따른 이미지 센서의 APS 어레이의 레이아웃도이다. 도 6과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 본 발명의 제4 실시예에 따른 이미지 센서의 APS 어레이의 반복 단위인 4 공유 픽셀(P)은 다수의 독출 소자의 독출 게이트(RG, DRG, RSG)와 각각 실질적으로 일렬로 배열된 다수의 더미 게이트(DG1, DG3, DG5)가 형성하는 더미 게이트 그룹을 포함한다.
즉, 더미 게이트 그룹의 다수의 더미 게이트(DG1, DG3, DG5)는 도 8에서와 같이, 모든 독출 소자의 독출 게이트(RG, DRG, RSG)와 각각 실질적으로 일렬로 배열될 수 있다.
각각의 더미 게이트(DG1, DG3, DG5)가 형성하는 MOS 트랜지스터들은 병렬로 연결되어 있다. 따라서, 각각의 MOS 트랜지스터의 커패시턴스(CDG)를 조절함으로써, MOS 트랜지스터들의 총 커패시턴스(CDG)를 조절하기가 더 용이 할 수 있다. 따라서, MOS 트랜지스터들의 총 커패시턴스(CDG)를 조절함으로써, 제1 및 제2 플로팅 확산 영역(FD1, FD2)에 축적되는 전하의 양을 제어할 수 있다.
한편, 도면에서는 표시하지 않았으나, APS 어레이의 반복 단위인 4 공유 픽셀(P)은 다수의 독출 소자의 독출 게이트(RG, DRG, RSG)와 각각 실질적으로 일렬로 배열된 2개의 더미 게이트(DG1, DG3)를 포함하는 더미 게이트 그룹을 포함할 수 있다. 즉, 다수의 독출 게이트(RG, DRG, RSG) 중 리셋 게이트(RG), 드라이브 게이트(DRG) 또는 리셋 게이트(RG), 선택 게이트(RSG) 또는 드라이브 게이트(DRG), 선택 게이트(RSG)와 각각 실질적으로 일렬로 배열된 2개의 더미 게이트(DG1, DG3)를 포함할 수 있다.
도 9는 본 발명의 제5 실시예에 따른 이미지 센서의 APS 어레이의 레이아웃도이다. 도 9를 참조하면, 본 발명의 제5 실시예에 따른 이미지 센서의 APS 어레이는 반복 단위인 4 공유 픽셀(P)은 MOS 커패시터의 상부 전극을 이루는 더미 게이트(DG2)가 제2 액티브(A2)의 축 액티브(b) 전체를 덮도록 확장되어 있다.
즉, MOS 커패시터는 제2 플로팅 확산 영역(FD2)에 인접한 측면의 기판 영역으로 이루어진 제1 전극, 제1 전극 상에 적층되어 형성된 게이트 절연막 및 게이트 절연막 상에 형성되며 제2 액티브(A2)의 축 액티브(b) 전체를 덮도록 확장된 더미 게이트(DG2)로 이루어진 제2 전극을 포함한다.
MOS 커패시터의 더미 게이트(DG2)가 제2 액티브(A2)의 축 액티브(b) 전체를 덮도록 확장되면, 커패시턴스는 상부 및 하부 전극의 면적에 비례하므로, MOS 커패시터의 커패시턴스(CDG)가 증가하게 된다.
따라서, 제1 및 제2 플로팅 확산 영역(FD1, FD2)의 총 커패시턴스(Ctotal)가 보다 증가하게 되어, 제1 및 제2 플로팅 확산 영역(FD1, FD2)에 저장될 수 있는 전하의 총 양이 늘어나게 된다.
도 10은 본 발명의 실시예들에 따른 CMOS 이미지 센서를 포함하는 프로세서 기반 시스템을 나타내는 개략도이다.
도 10을 참조하면, 프로세서 기반 시스템(200)은 CMOS 이미지 센서(210)의 출력 이미지를 처리하는 시스템이다. 시스템(200)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 기계화된 시계 시스템, 네비게이션 시스템, 비디오폰, 감독 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감시 시스템, 이미지 안정화 시스템 등을 예시할 수 있으나, 이에 제한되는 것은 아니다.
컴퓨터 시스템 등과 같은 프로세서 기반 시스템(200)은 버스(205)를 통해 입출력(I/O) 소자(230)와 커뮤니케이션할 수 있는 마이크로프로세서 등과 같은 중앙 정보 처리 장치(CPU)(220)를 포함한다. CMOS 이미지 센서(210)는 버스(205) 또는 다른 통신 링크를 통해서 시스템과 커뮤니케이션할 수 있다. 또, 프로세서 기반 시스템(200)은 버스(205)를 통해 CPU(220)와 커뮤니케이션할 수 있는 RAM(240), 플로 피디스크 드라이브(250) 및/또는 CD ROM 드라이브(255), 및 포트(260)을 더 포함할 수 있다. 포트(260)는 비디오 카드, 사운드 카드, 메모리 카드, USB 소자 등을 커플링하거나, 또 다른 시스템과 데이터를 통신할 수 있는 포트일 수 있다. CMOS 이미지 센서(210)는 CPU, 디지털 신호 처리 장치(DSP) 또는 마이크로프로세서 등과 함께 집적될 수 있다. 또, 메모리가 함께 집적될 수도 있다. 물론 경우에 따라서는 프로세서와 별개의 칩에 집적될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 공유 픽셀형 이미지 센서에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 플로팅 확산 영역에서 저장할 수 있는 총 전하의 양을 제어할 수 있다.
둘째, 광전 변환 소자의 면적을 최대한 증대시키고 증대된 면적의 대부분이 수광 영역으로 사용될 수 있는 레이아웃을 채택함으로써 필 팩터를 효과적으로 증가시킬 수 있다.
Claims (22)
- 반도체 기판;상기 반도체 기판 상에 일 방향으로 인접하여 형성된 4개의 광전 변환 소자;상기 인접한 2개의 광전 변환 소자에 축적된 전하를 제1 플로팅 확산 영역에 각각 전달하는 2개의 전송 소자;상기 나머지 인접한 2개의 광전 변환 소자에 축적된 전하를, 상기 제1 플로팅 확산 영역과 전기적으로 커플링된 제2 플로팅 확산 영역에 각각 전달하는 2개의 전송 소자;상기 제1 또는 상기 제2 플로팅 확산 영역과 전기적으로 커플링된 MOS 커패시터;상기 제1 및 제2 플로팅 확산 영역의 전하를 기준치로 리셋시키는 리셋 소자; 및상기 제1 또는 제2 플로팅 확산 영역의 전하를 출력하는 드라이브 소자 및 선택 소자를 포함하는 공유 픽셀형 이미지 센서.
- 제 1항에 있어서,상기 MOS 커패시터는 상기 4개의 광전 변환 소자에서 상기 제1 및 제2 플로팅 확산 영역으로 전달되는 전하의 일부를 저장하는 공유 픽셀형 이미지 센서.
- 반도체 기판 내에 형성된 제1 및 제2 플로팅 확산 영역;상기 제1 또는 제2 플로팅 확산 영역 중 어느 한 영역의 측면의 기판 영역으로 이루어진 제1 전극과, 상기 제1 전극 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극으로 이루어진 제2 전극을 포함하는 MOS 커패시터; 및상기 제1 및 제2 플로팅 확산 영역, 상기 MOS 커패시터를 전기적으로 커플링하는 메탈 배선을 포함하는 공유 픽셀형 이미지 센서.
- 제 3항에 있어서,상기 반도체 기판 상에 형성된 드라이브 소자를 더 포함하며, 상기 드라이브 소자는 상기 메탈 배선에 전기적으로 커플링된 공유 픽셀형 이미지 센서.
- 제 4항에 있어서,상기 드라이브 소자는 드라이브 게이트 절연막 및 드라이브 게이트를 포함하며, 상기 드라이브 게이트 절연막 및 상기 드라이브 게이트는 상기 MOS 커패시터의 게이트 절연막 및 게이트 전극과 각각 동일 레벨에 형성된 공유 픽셀형 이미지 센서.
- 제1 및 제2 일축 병합 듀얼 로브 액티브와, 상기 제1 및 제2 일축 병합 듀얼 로브 액티브에 할당된 제1 및 제2 독립 독출 소자 액티브를 포함하는 반도체 기판;상기 제1 및 제2 일축 병합 듀얼 로브 액티브의 듀얼 로브 액티브와 연결 액티브 사이에 각각 형성된 다수의 전송 게이트;상기 제1 일축 병합 듀얼 로브 액티브의 축 액티브 상에 형성된 제1 독출 게이트;상기 제2 일축 병합 듀얼 로브 액티브의 축 액티브 상에 형성된 더미 게이트; 및상기 제1 및 제2 독립 독출 소자 액티브에 형성된 제2 및 제3 독출 게이트를 포함하는 공유 픽셀형 이미지 센서.
- 제 6항에 있어서,상기 제1 독출 게이트는 리셋 게이트인 공유 픽셀형 이미지 센서.
- 제 6항에 있어서,상기 제2 및 제3 독출 게이트는 선택 게이트 및 드라이브 게이트인 공유 픽셀형 이미지 센서.
- 제 6항에 있어서,상기 제1 및 제2 일축 병합 듀얼 로브 액티브의 연결 액티브는 공간적으로 분리되고, 인터커넥트층에 의해 전기적으로 커플링된 공유 픽셀형 이미지 센서.
- 제 9항에 있어서,상기 제1 및 제2 일축 병합 듀얼 로브 액티브의 연결 액티브 및 상기 더미 게이트는 상기 인터커넥트층에 의해 전기적으로 커플링된 공유 픽셀형 이미지 센서.
- 제 10항에 있어서,상기 제1 독립 독출 소자 액티브에 형성된 상기 제2 독출 게이트는 상기 인터커넥트층에 전기적으로 커플링된 공유 픽셀형 이미지 센서.
- 제 6항에 있어서,상기 제1 및 제2 일축 병합 듀얼 로브 액티브의 듀얼 로브 액티브는 일방향으로 인접하여 형성된 공유 픽셀형 이미지 센서.
- 제 6항에 있어서,상기 더미 게이트는 상기 제1 독출 게이트와 일렬로 배열된 공유 픽셀형 이미지 센서.
- 제 6항에 있어서,상기 더미 게이트는 상기 제2 일축 병합 듀얼 로브 액티브의 상기 축 액티브 전면을 덮도록 확장되어 형성되는 공유 픽셀형 이미지 센서.
- 제1 및 제2 일축 병합 듀얼 로브 액티브를 포함하는 반도체 기판;상기 제1 및 제2 일축 병합 듀얼 로브 액티브의 듀얼 로브 액티브와 연결 액티브 사이에 각각 형성된 다수의 전송 게이트;상기 제1 일축 병합 듀얼 로브 액티브의 축 액티브 상에 형성된 다수의 독출 게이트; 및상기 제2 일축 병합 듀얼 로브 액티브의 축 액티브 상에 형성된 적어도 하나의 더미 게이트를 포함하는 더미 게이트 그룹을 포함하는 공유 픽셀형 이미지 센서.
- 제 15항에 있어서,상기 다수의 독출 게이트는 리셋 게이트, 드라이브 게이트 및 선택 게이트를 포함하는 공유 픽셀형 이미지 센서.
- 제 15항에 있어서,상기 제1 및 제2 일축 병합 듀얼 로브 액티브의 연결 액티브는 공간적으로 분리되고, 전기적으로 커플링된 공유 픽셀형 이미지 센서.
- 제 16항에 있어서,상기 제1 및 제2 일축 병합 듀얼 로브 액티브의 연결 액티브 및 상기 더미 게이트 그룹은 인터커넥트층에 의해 전기적으로 커플링된 공유 픽셀형 이미지 센서.
- 삭제
- 제 15항에 있어서,상기 제1 및 제2 일축 병합 듀얼 로브 액티브의 듀얼 로브 액티브는 일방향으로 인접하여 형성된 공유 픽셀형 이미지 센서.
- 제 15항에 있어서,상기 더미 게이트 그룹은 상기 다수의 독출 게이트 중 적어도 하나의 독출 게이트와 일렬로 배열된 적어도 하나의 더미 게이트를 포함하는 공유 픽셀형 이미지 센서.
- 제 15항에 있어서,상기 더미 게이트 그룹은 하나의 더미 게이트를 포함하고, 상기 더미 게이트는 상기 제2 일축 병합 듀얼 로브 액티브의 상기 축 액티브 전면을 덮도록 확장되어 형성되는 공유 픽셀형 이미지 센서.
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