JP2007189696A - 共有ピクセル型イメージセンサ - Google Patents

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Abstract

【課題】フローティング拡散領域のキャパシタンスを制御できる共有ピクセル型イメージセンサを提供する。
【解決手段】半導体基板と、半導体基板上に一方向に隣接して形成される４個の光電変換素子と、隣接した２個の光電変換素子に蓄積された電荷を第１のフローティング拡散領域にそれぞれ伝達する２個の第１伝送素子と、残りの隣接した２個の光電変換素子に蓄積された電荷を、第１のフローティング拡散領域と電気的にカップリングされた第２のフローティング拡散領域にそれぞれ伝達する２個の第２伝送素子と、第１又は第２のフローティング拡散領域と電気的にカップリングされるＭＯＳキャパシタと、第１及び第２のフローティング拡散領域の電荷を基準値にリセットさせるリセット素子と、第１又は第２のフローティング拡散領域の電荷を出力するドライブ素子及び選択素子とを有する。
【選択図】 図３

Description

本発明はイメージセンサに係り、さらに詳細には、フローティング拡散領域のキャパシタンスを制御できる共有ピクセル型イメージセンサに関する。
イメージセンサは、光学画像を電気信号に変換させる。最近、コンピュータ産業と通信産業の発達に伴ってデジタルカメラ、カムコーダー（携帯用ＶＴＲ一体型カメラ）、ＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラ、ロボットなど多様な分野で性能が向上したイメージセンサの需要が増大している。
ＭＯＳイメージセンサは、駆動方式が簡便で多様なスキャニング方式で実現可能である。また、信号処理回路を単一チップに集積できて製品の小型化が可能であり、一般的にＭＯＳ工程技術と互換性があり、そのため製造コストを低めることができる。電力消費もまた非常に低くてバッテリー容量が制限的な製品に適用が容易である。従って、ＭＯＳイメージセンサは技術開発と一緒に高解像度が実現可能なことによってその使用が急激に増えている。
ところで、増大する解像度を達成させるためにピクセル（ｐｉｘｅｌ）の集積度を増加させるほど単位ピクセル当りの光電変換素子面積が狭くなって、感度及び飽和信号量が減る。従って、受光効率を高めるために受光部である光電変換素子の面積が最大化されるように複数の光電変換素子が読み出し素子を共有する構造のアクティブピクセルセンサアレイ（ａｃｔｉｖｅ ｐｉｘｅｌ ｓｅｎｓｏｒ ａｒｒａｙ）が提案されている（例えば、特許文献１参照）。
すなわち、一方向に隣接して形成された４個の光電変換素子が読み出し素子を共有する場合、隣接した２個の光電変換素子に蓄積された電荷は２個の伝送素子によって第１のフローティング拡散領域にそれぞれ伝達され、残りの隣接した２個の光電変換素子に蓄積された電荷は２個の伝送素子によって第１のフローティング拡散領域と電気的に連結された第２のフローティング拡散領域にそれぞれ伝達される。
一方、受光部である光電変換素子の面積を出来る限り最大化してフィルファクタ（ｆｉｌｌ ｆａｃｔｏｒ）を増加させようとすることによって、フローティング拡散領域の面積は光電変換素子に比べて相対的に狭くなるようになる。フローティング拡散領域の相対的な面積縮小が行われるようになればフローティング拡散領域のキャパシタンスが減るようになる。
感度を向上させるためには、多くの電荷がフローティング拡散領域により早く蓄積されなければならず、より多くの電荷をフローティング拡散領域に蓄積するためにフローティング拡散領域のキャパシタンスを増加させることが必要となっている問題がある。
一方、フローティング拡散領域のキャパシタンスの増加はダイナミックレンジの縮小をもたらし得るため、二つの特性を全て満足できるようにフローティング拡散領域のキャパシタンスを適切に制御しなければならないという問題もある。
韓国特許出願公開第２００３−０００８４８１号明細書
そこで、本発明は上記従来のイメージセンサにおける問題点に鑑みてなされたものであって、本発明の目的は、フローティング拡散領域のキャパシタンスを制御できる共有ピクセル型イメージセンサを提供することにある。
上記目的を達成するためになされた本発明による共有ピクセル型イメージセンサは、半導体基板と、前記半導体基板上に一方向に隣接して形成される４個の光電変換素子と、隣接した２個の前記光電変換素子に蓄積された電荷を第１のフローティング拡散領域にそれぞれ伝達する２個の第１伝送素子と、残りの隣接した２個の前記光電変換素子に蓄積された電荷を、前記第１のフローティング拡散領域と電気的にカップリングされた第２のフローティング拡散領域にそれぞれ伝達する２個の第２伝送素子と、前記第１又は前記第２のフローティング拡散領域と電気的にカップリングされるＭＯＳキャパシタと、前記第１及び第２のフローティング拡散領域の電荷を基準値にリセットさせるリセット素子と、前記第１又は第２のフローティング拡散領域の電荷を出力するドライブ素子及び選択素子とを有することを特徴とする。
また、上記目的を達成するためになされた本発明による共有ピクセル型イメージセンサは、共有ピクセル型イメージセンサにおいて、半導体基板内に形成される第１及び第２のフローティング拡散領域と、前記第１又は第２のフローティング拡散領域の内の何れか一つの領域の一側の基板領域から成る第１の電極と、該第１の電極上に形成されるゲート絶縁膜と該ゲート絶縁膜上に形成されるゲート電極から成る第２の電極とを含むＭＯＳキャパシタと、前記第１及び第２のフローティング拡散領域と前記ＭＯＳキャパシタとを電気的にカップリングさせるメタル配線とを有することを特徴とする。
また、上記目的を達成するためになされた本発明による共有ピクセル型イメージセンサは、共有ピクセル型イメージセンサにおいて、第１及び第２の一軸併合デュアルローブアクティブ（ｏｎｅ−ａｘｉｓ−ｍｅｒｇｅｄ ｄｕａｌ ｌｏｂｅ ａｃｔｉｖｅｓ）と、前記第１及び第２の一軸併合デュアルローブアクティブに割り当てられる第１及び第２の独立読み出し素子アクティブとを含む半導体基板と、前記第１及び第２の一軸併合デュアルローブアクティブのデュアルローブアクティブと連結アクティブとの間にそれぞれ形成される複数の伝送ゲートと、前記第１の一軸併合デュアルローブアクティブの軸アクティブ上に形成される第１の読み出しゲートと、前記第２の一軸併合デュアルローブアクティブの軸アクティブ上に形成されるダミーゲートと、第１及び第２の独立読み出し素子アクティブに形成される第２及び第３の読み出しゲートとを有することを特徴とする。
また、上記目的を達成するためになされた本発明による共有ピクセル型イメージセンサは、共有ピクセル型イメージセンサにおいて、第１及び第２の一軸併合デュアルローブアクティブを含む半導体基板と、前記第１及び第２の一軸併合デュアルローブアクティブのデュアルローブアクティブと連結アクティブとの間にそれぞれ形成される複数の伝送ゲートと、前記第１の一軸併合デュアルローブアクティブの軸アクティブ上に形成される複数の読み出しゲートと、前記第２の一軸併合デュアルローブアクティブの軸アクティブ上に形成された少なくとも一つのダミーゲートを含むダミーゲートグループとを有することを特徴とする。
本発明に係る共有ピクセル型イメージセンサによれば、フローティング拡散領域で貯蔵できる総電荷量を制御できるという効果がある。
また、光電変換素子の面積を最大に拡大させ、拡大した面積の大部分が受光領域として使用できるレイアウトを採択することによってフィルファクタを効果的に増加させることができるという効果がある。
次に、本発明に係る共有ピクセル型イメージセンサを実施するための最良の形態の具体例を図面を参照しながら説明する。
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。従って、下記に幾つか示す実施形態で、よく知られた工程段階、よく知られた素子構造及びよく知られた技術は本発明によって曖昧な定義付けを避けるために特に具体的には説明していない。
以下、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。及び／又は言及されたアイテムのそれぞれ及び一つ以上の全ての組み合わせを含む。
本明細書で使用される用語ついては、実施形態を説明するためのものであり、本発明を制限するものではない。本明細書で、単数型は文言で特別に言及しない限り、複数型も含む。明細書で使用される“含む（ｃｏｍｐｒｉｓｅｓ）”及び／又は“含む（ｃｏｍｐｒｉｓｉｎｇ）”は、言及された構成要素、段階、動作及び／又は素子は、一つ以上の他の構成要素、段階、動作及び／又は素子の存在又は追加を排除しない。
本発明の実施形態ではイメージセンサの一例としてＣＭＯＳイメージセンサを例示するものである。しかしながら、本発明によるイメージセンサはＮＭＯＳ又はＰＭＯＳ工程だけを適用するか、或いはＮＭＯＳとＰＭＯＳ工程を全て使用するＣＭＯＳ工程を適用して形成したイメージセンサを全て含むことができる。
本発明の実施形態では、イメージセンサの一例として４トランジスタイメージセンサを例示するものである。しかしながら、本発明に従うイメージセンサは３トランジスタイメージセンサ又は５トランジスタイメージセンサを全て含むことができる。
また、本発明の実施形態では共有ピクセル型イメージセンサとして、４共有ピクセル型イメージセンサを例示するものである。しかしながら、本発明による共有ピクセル型イメージセンサは読み出し素子を共有する複数個の光電変換素子を含む共有ピクセルが反復単位にアレイされた共有ピクセル型イメージセンサを全て含むことができる。
図１は、本発明の実施形態によるイメージセンサのブロック図である。
図１を参照すると、本発明の実施形態によるイメージセンサは、光電変換素子で構成されたピクセル（ｐｉｘｅｌ）が二次元的に配列されて形成されたアクティブピクセルセンサ（ＡＰＳ）アレイ１０、タイミング発生器２０、行デコーダ３０、行ドライバ４０、相関二重サンプラ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ；ＣＤＳ）５０、アナログデジタルコンバータ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ；ＡＤＣ）６０、ラッチ部７０、列デコーダ８０などを含む。
ＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）アレイ１０は、２次元的に配列された複数のピクセルを含む。ＡＰＳアレイ１０の各ピクセルは一つ又はそれ以上の光電変換部を含む。例えば本発明の実施形態において、ＡＰＳアレイ１０は読み出し素子を共有する４個の光電変換素子を含む４共有ピクセルを反復単位として行列形態にアレイされる。４共有ピクセルを使用すれば、読み出し素子面積を縮め、縮まった読み出し素子の面積を光電変換素子の大きさ増大に使用できるため受光効率を増加させることができ、感度、飽和信号量などを向上させることができる。
４共有ピクセルは、光学画像を電気信号に変換する役割を果たす。ＡＰＳアレイ１０は、行ドライバ４０からピクセル選択信号（ＳＥＬ）、リセット信号（ＲＸ）、電荷伝送信号（ＴＸ）など多数の駆動信号を受信して駆動される。ＡＰＳアレイ１０に含まれる４共有ピクセルの変換された電気的信号は垂直信号ラインによって相関二重サンプラ５０に提供される。
タイミング発生器２０は、行デコーダ３０及び列デコーダ８０にタイミング信号及び制御信号を提供する。
行ドライバ４０は、行デコーダ３０でデコーディングされた結果によって多数の単位ピクセルを駆動するための多数の駆動信号をＡＰＳアレイ１０に提供する。一般に行列形態に単位ピクセルが配列された場合には各行別に駆動信号を提供する。
相関二重サンプラ５０は、ＡＰＳアレイ１０で発生した電気信号を垂直信号ラインによって受信して維持及びサンプリングする。すなわち、ある特定の雑音レベルと発生した電気的信号による信号レベルとを二重にサンプリングして、雑音レベルと信号レベルの差異に相当する差異レベルを出力する。
アナログデジタルコンバータ６０は、相関二重サンプラ５０から差異レベルを受け取り、差異レベルに相当するアナログ信号をデジタル信号に変換する。アナログデジタルコンバータ６０はラッチ部７０にデジタル信号を出力する。
ラッチ部７０は、アナログデジタルコンバータ６０からのデジタル信号をラッチし、ラッチされた信号は列デコーダ８０によるデコーディング結果に従って順次に画像信号処理部（図示せず）に出力する。
図２は、本発明の実施形態によるイメージセンサの等価回路図である。
図１及び２を参照すると、例えば、Ｐ（ｉ，ｊ）、Ｐ（ｉ，ｊ＋１）、Ｐ（ｉ＋１，ｊ）、Ｐ（ｉ＋１，ｊ＋１）を含む４共有ピクセルが行列形態に配列されてＡＰＳアレイ１０を構成する。４共有ピクセルは４個の光電変換素子が読み出し素子を共有する。本発明にて記載される読み出し素子は光電変換素子に入射された光信号を読み出すための素子として、例えば選択素子、ドライブ素子及び／又はリセット素子を含むことができる。
具体的には、４共有ピクセルは４個の光電変換素子（１１ａ、１１ｂ、１１ｃ、１１ｄ）を含む。光電変換素子（１１ａ、１１ｂ、１１ｃ、１１ｄ）は、入射光を吸収して光量に対応する電荷を蓄積する。図２に示す実施形態には光電変換素子（１１ａ、１１ｂ、１１ｃ、１１ｄ）としてフォトダイオードが図示されている。しかし本発明の実施形態の光電変換素子はこれに制限されない。光電変換素子（１１ａ、１１ｂ、１１ｃ、１１ｄ）としてフォトダイオード、フォトトランジスタ、フォトゲート、ピンドフォトダイオード（ｐｉｎｅｄ ｐｈｏｔｏ ｄｉｏｄｅｓ）又はこれらの組み合わせが適用でき、図面にはフォトダイオードが例示されている。
各光電変換素子（１１ａ、１１ｂ、１１ｃ、１１ｄ）は蓄積された電荷をフローティング拡散領域１３に伝送する各電荷伝送素子（１５ａ、１５ｂ、１５ｃ、１５ｄ）とカップリングされる。フローティング拡散領域１３は電荷を電圧に転換する領域であり、寄生キャパシタンスを有しているので、電荷が累積的に貯蔵される。
本発明の実施形態によるイメージセンサは、フローティング拡散領域１３のキャパシタンスを制御することによって、フローティング拡散領域１３に蓄積される電荷量を制御できる。
例えば、フローティング拡散領域１３のキャパシタンスを増加させるためには、フローティング拡散領域１３にＭＯＳキャパシタを並列に連結し、フローティング拡散領域１３の寄生キャパシタンスを増加させることによって、フローティング拡散領域１３の総キャパシタンスを増加させることができる。これについては後述する本発明の各実施形態でより詳細に説明する。
４共有ピクセルは、４個の光電変換素子（１１ａ、１１ｂ、１１ｃ、１１ｄ）が読み出し素子であるドライブ素子１７、リセット素子１８及び選択素子１９を共有する。これらの機能についてはｉ行ピクセル（Ｐ（ｉ、ｊ）、Ｐ（ｉ、ｊ＋１）、・・・）を例に挙げて説明する。
例えば、ドライブ増幅器として例示されているドライブ素子１７は、各光電変換素子（１１ａ、１１ｂ、１１ｃ、１１ｄ）に蓄積された電荷が伝達されるフローティング拡散領域１３の電気的ポテンシャルの変化を増幅し、これを出力ライン（Ｖｏｕｔ）に出力する。
リセット素子１８は、フローティング拡散領域１３を周期的にリセットさせる。リセット素子１８は、例えば、所定のバイアスを印加するリセットライン（ＲＸ（ｉ））によって提供されるバイアスによって駆動する１個のＭＯＳトランジスタから成ることができる。リセットライン（ＲＸ（ｉ））によって提供されるバイアスによってリセット素子１８がターンオンされれば、リセット素子１８のドレインに提供される所定の電気的ポテンシャル、例えば電源電圧（Ｖｄｄ）がフローティング拡散領域１３に伝達される。
選択素子１９は、行単位に読み出す（例えば、ｉ行目）４共有ピクセルを選択する役割を果たす。選択素子１９は、行選択ライン（ＳＥＬ（ｉ））によって提供されるバイアスによって駆動する１個のＭＯＳトランジスタから成ることができる。行選択ライン（ＳＥＬ（ｉ））によって提供されるバイアスによって選択素子１９がターンオンされれば、選択素子１９のドレインに提供される所定の電気的ポテンシャル、例えば電源電圧（Ｖｄｄ）がドライブ素子１７のドレイン領域に伝達される。
電荷伝送素子（１５ａ、１５ｂ、１５ｃ、１５ｄ）にバイアスを印加する伝送ライン（ＴＸ（ｉ）ａ、ＴＸ（ｉ）ｂ、ＴＸ（ｉ）ｃ、ＴＸ（ｉ）ｄ）、リセット素子１８にバイアスを印加するリセットライン（ＲＸ（ｉ））、選択素子１９にバイアスを印加する行選択ライン（ＳＥＬ（ｉ））は行方向に実質的に互いに平行に延長されて配列される。
図３及び図４は、本発明の第１の実施形態によるイメージセンサのＡＰＳアレイを説明するための図面であり、図３は本発明の第１の実施形態によるイメージセンサのＡＰＳアレイのレイアウト図である。図４は、本発明の第１の実施形態によるイメージセンサの共有ピクセルの単位アクティブだけを示したレイアウト図である。
図３及び図４を参照すると、本発明の第１の実施形態によるイメージセンサのＡＰＳアレイは、第１のフローティング拡散領域（ＦＤ１）を共有する２個の光電変換素子（ＰＤ１、ＰＤ２）が形成される第１のアクティブ（Ａ１）と第２のフローティング拡散領域（ＦＤ２）を共有する２個の光電変換素子（ＰＤ３、ＰＤ４）が形成される第２のアクティブ（Ａ２）の対が行列形態に反復的に配列され、第１及び第２のアクティブ（Ａ１、Ａ２）対毎に２個の独立読み出し素子アクティブである第３及び第４のアクティブ（Ａ３、Ａ４）が割り当てられる方式でＡＰＳアレイが形成される。
すなわち、第１〜第４のアクティブ（Ａ１、Ａ２、Ａ３、Ａ４）が４共有ピクセル（Ｐ）の単位アクティブを構成する。ここで、第１のアクティブ（Ａ１）と第２のアクティブ（Ａ２）とで１つの「一軸併合デュアルローブ型アクティブ（ｏｎｅ−ａｘｉｓ−ｍｅｒｇｅｄ ｄｕａｌ ｌｏｂｅ−ｔｙｐｅｄ ａｃｔｉｖｅ）」に相当する。
具体的に説明すれば、第１のアクティブ（Ａ１）及び第２のアクティブ（Ａ２）はデュアルローブアクティブ（ａ）が連結アクティブ（ｃ）によって一つの軸アクティブ（ｂ）に併合される形を有する。
デュアルローブアクティブ（ａ）は、軸アクティブ（ｂ）を中心に一方向、例えば列方向に対向する。従って、一軸併合デュアルローブ型アクティブは全体的な外観が幼い双子葉植物の胚軸と胚軸から分岐された双子葉の外観と実質的に類似する。
第１のアクティブ（Ａ１）のデュアルローブアクティブ（ａ）は２個の光電変換素子（ＰＤ１、ＰＤ２）が形成されるデュアル光電変換素子アクティブに相当し、第１のアクティブ（Ａ１）の連結アクティブ（ｃ）は第１のフローティング拡散領域（ＦＤ１）アクティブに相当する。また、第２のアクティブ（Ａ２）のデュアルローブアクティブ（ａ）は２個の光電変換素子（ＰＤ３、ＰＤ４）が形成されるデュアル光電変換素子アクティブに相当し、第２のアクティブ（Ａ２）の連結アクティブ（ｃ）は第２のフローティング拡散領域（ＦＤ２）アクティブに相当する。
図３及び図４に示すように、本発明の第１の実施形態によれば、３個の読み出し素子、すなわちリセット素子、選択素子及びドライブ素子が一つのアクティブに全て一緒に形成されず、一つは第１のアクティブ（Ａ１）の軸アクティブ（ｂ）に、残り二つは分離された第３及び第４のアクティブ（Ａ３、Ａ４）にそれぞれ分離されて形成される。従って、４個の光電子変換素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）に共有される３個の読み出し素子が一つの読み出し素子アクティブに集中することにより派生するレイアウトの不均一性を効果的に解決できる。
具体的には、第１のアクティブ（Ａ１）の軸アクティブ（ｂ）に一つの読み出し素子だけ形成すれば、軸アクティブ（ｂ）の長さは一つのソース及びドレインジャンクション幅とゲート線幅の和に相当する長さであればよい。従って、軸アクティブ（ｂ）は隣接列の第１のアクティブ（Ａ１）のデュアル光電変換素子アクティブ（ａ）方向に一つのソース及びドレインジャンクション幅とゲート線幅の和に相当する長さほどだけ延長される。
これにより、軸アクティブ（ｂ）がデュアル光電変換素子アクティブ（ａ）の間の間隔に大きい影響を及ぼさなく、従ってデュアル光電変換素子アクティブ（ａ）の間の間隔はデュアル光電変換素子アクティブ（ａ）に形成される２個の光電変換素子（ＰＤ１、ＰＤ２）のポテンシャル分離に必要な最小スペースとして行うことができる。従って、光電変換素子（ＰＤ１、ＰＤ２）を可能な限り大きく形成できるようになることによって、フィルファクタを効果的に増加させることができる。
第１のアクティブ（Ａ１）で２個の伝送素子の伝送ゲート（ＴＧ１、ＴＧ２）は第１のアクティブ（Ａ１）の一軸併合デュアルローブアクティブのデュアルローブアクティブ（ａ）と連結アクティブ（ｃ）の間にそれぞれ形成され、第１のアクティブ（Ａ１）の軸アクティブ（ｂ）には読み出しゲートであるリセットゲート（ＲＧ）が配置されてリセット素子が形成される。
第１のアクティブ（Ａ１）の軸アクティブ（ｂ）に形成される読み出し素子がリセット素子であることが配線の効率性側面で有利である。リセット素子が第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）を周期的にリセットさせる機能を実行するので第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）とリセット素子のジャンクションを一つで形成することが配線の最小化の側面から有利である。しかしながら、軸アクティブ（ｂ）に形成される素子がリセット素子に限定されるものではない。
第２のアクティブ（Ａ２）で２個の伝送素子の伝送ゲート（ＴＧ３、ＴＧ４）は第２のアクティブ（Ａ２）の一軸併合デュアルローブアクティブのデュアルローブアクティブ（ａ）と連結アクティブ（ｃ）の間にそれぞれ形成される。第２のフローティング拡散領域（ＦＤ２）は、相互接続層（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｌａｙｅｒ）（Ｍ１）によって第１のフローティング拡散領域（ＦＤ１）と電気的に連結されているため、第２のフローティング拡散領域（ＦＤ２）に伝達された電荷は第１のフローティング拡散領域（ＦＤ１）に対応して形成された多数の読み出し素子によって読み出すことができる。
また、第２のアクティブ（Ａ２）の軸アクティブ（ｂ）には第１のアクティブ（Ａ１）と第２のアクティブ（Ａ２）の光学的対称のためにリセットゲート（ＲＧ）と実質的に同列に配置されたダミーゲート（ＤＧ１）を配置できる。また、第２のアクティブ（Ａ２）の軸アクティブ（ｂ）に配列されたダミーゲート（ＤＧ１）はＭＯＳキャパシタを形成できる。
ＭＯＳキャパシタは、第２のフローティング拡散領域（ＦＤ２）に隣接した一側の基板領域から成る第１の電極、第１の電極上に積層されて形成されたゲート絶縁膜及びゲート絶縁膜上に形成されたダミーゲート（ＤＧ１）から成る第２の電極を含む。ＭＯＳキャパシタのゲート絶縁膜及びダミーゲート（ＤＧ１）はドライブ素子のドライブゲート絶縁膜及び読み出しゲートであるドライブゲート（ＤＲＧ）と同一層レベル（ｓａｍｅ ｌａｙｅｒ ｌｅｂｅｌ）に形成され、ドライブゲート絶縁膜及びドライブゲート（ＤＲＧ）を形成するときに同時に形成できる。
第１のフローティング拡散領域（ＦＤ１）、第２のフローティング拡散領域（ＦＤ２）及びＭＯＳキャパシタは相互接続層（Ｍ１）によって電気的にカップリングされている。また、ドライブ素子も相互接続層（Ｍ１）によって第１のフローティング拡散領域（ＦＤ１）、第２のフローティング拡散領域（ＦＤ２）及びＭＯＳキャパシタと電気的にカップリングできる。
ＭＯＳキャパシタは、第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）と電気的にカップリングされて、光電変換素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）から伝送素子（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４）によって第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）に伝達される電荷の一部を貯蔵する。
光電変換素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）に蓄積された電荷は伝送素子（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４）によって第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）に伝達される。この時、第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）に伝達できる総電荷量は電源電圧及び第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）のキャパシタンスに比例する。従って、第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）のキャパシタンスが大きくなるほど第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）に伝達される総電荷量が増加する。
第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）の総キャパシタンス（Ｃｔｏｔａｌ）は第１の寄生キャパシタンス（ＣＦＤ１）、第２の寄生キャパシタンス（ＣＦＤ２）及びＭＯＳキャパシタンス（ＣＤＧ）の和になる。第１の寄生キャパシタンス（ＣＦＤ１）は、第１のフローティング拡散領域（ＦＤ１）が形成された第１のアクティブ（Ａ１）の連結アクティブ（ｃ）と下部半導体基板との間に形成される寄生キャパシタンスである。第２の寄生キャパシタンス（ＣＦＤ２）は、第２のフローティング拡散領域（ＦＤ２）が形成された第２のアクティブ（Ａ２）の連結アクティブ（ｃ）及び第２のアクティブ（Ａ２）の軸アクティブ（ｂ）と下部半導体基板との間に形成される寄生キャパシタンスである。一方、ＭＯＳキャパシタンス（ＣＤＧ）は第２のフローティング拡散領域（ＦＤ２）に隣接した一側の基板領域から成る第１の電極とダミーゲート（ＤＧ１）から成る第２の電極との間に形成されるキャパシタンスである。
従って、第１の寄生キャパシタンス（ＣＦＤ１）、第２の寄生キャパシタンス（ＣＦＤ２）及びＭＯＳキャパシタンス（ＣＤＧ）を適切に調節すれば、第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）の総キャパシタンス（Ｃｔｏｔａｌ）を制御できる。
例えば、第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）の総キャパシタンス（Ｃｔｏｔａｌ）を増加させるために第２の寄生キャパシタンス（ＣＦＤ２）及びＭＯＳキャパシタンス（ＣＤＧ）を増加させることができる。第２のアクティブ（Ａ２）の軸アクティブ（ｂ）にＭＯＳキャパシタを形成すれば、ＭＯＳキャパシタのキャパシタンス（ＣＤＧ）ほど第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）の総キャパシタンス（Ｃｔｏｔａｌ）が大きくなることができる。また、第２のアクティブ（Ａ２）に第１のアクティブ（Ａ１）と同様に軸アクティブ（ｂ）を形成することによって、第２の寄生キャパシタンス（ＣＦＤ２）が形成される上部電極の面積が広くなるようになり、従って第２の寄生キャパシタンス（ＣＦＤ２）もさらに大きくなることができる。
すなわち、第２の寄生キャパシタンス（ＣＦＤ２）及びＭＯＳキャパシタンス（ＣＤＧ）を適切に調節することによって、第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）の総キャパシタンス（Ｃｔｏｔａｌ）を制御できる。従って、第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）に蓄積される電荷量を制御できる。
一方、第３のアクティブ（Ａ３）及び第４のアクティブ（Ａ４）は独立読み出し素子アクティブである。すなわち、第３のアクティブ（Ａ３）及び第４のアクティブ（Ａ４）には読み出し素子が一つずつ形成される。第１のアクティブ（Ａ１）の軸アクティブ（ｂ）にリセット素子が形成された場合、第３のアクティブ（Ａ３）にはドライブ素子が、第４のアクティブ（Ａ４）には選択素子が形成できる。従って、第３のアクティブ（Ａ３）にはドライブ素子の読み出しゲートであるドライブゲート（ＤＲＧ）が、第４のアクティブ（Ａ４）には選択素子の読み出しゲートである選択ゲート（ＲＳＧ）が配置できる。しかしながら、配線をどのように形成するかによって第３のアクティブ（Ａ３）に選択素子が、第４のアクティブ（Ａ４）にドライブ素子が形成されてもよいことは勿論である。
ここで、第３のアクティブ（Ａ３）は第１及び第２のアクティブ（Ａ１、Ａ２）対行列の列間スペースと第１及び第２のアクティブ（Ａ１、Ａ２）間スペースの交差地域に配列されることにより各光電変換素子アクティブ（ａ）の面積を最大に維持できる。
同様な理由により、第４のアクティブ（Ａ４）も行列の列間スペースと行間スペースの交差地域に配列されることにより各光電変換素子アクティブ（ａ）の面積を最大に維持できる。
第３及び第４のアクティブ（Ａ３、Ａ４）はそれぞれ一方向に少なくとも２個のジャンクション領域と各ジャンクション領域の間に置かれる１個の読み出しゲート（ＤＲＧ、ＲＳＧ）が配置できる長さが必要である。従って、第３及び第４のアクティブ（Ａ３、Ａ４）は長辺と短辺を有するようになる。
交差地域で第３及び第４のアクティブ（Ａ３、Ａ４）の長辺は、行方向及び列方向のうち何れか一つの方向に合わせることができる。この時、図３及び図４に示すように第３及び第４のアクティブ（Ａ３、Ａ４）の長辺が列方向に合わせることが光電変換素子アクティブ（ａ）の面積を最大に維持できる。
図５は、本発明の第２の実施形態によるイメージセンサのＡＰＳアレイのレイアウト図である。図３と実質的に同一の構成要素については同一の図面符号を使用し、該当構成要素についての詳細な説明は省略する。
図５を参照すると、本発明の第２の実施形態によるイメージセンサのＡＰＳアレイの反復単位である４共有ピクセル（Ｐ）はＭＯＳキャパシタの上部電極を形成するダミーゲート（ＤＧ２）が第２のアクティブ（Ａ２）の軸アクティブ（ｂ）全体を覆うように拡張されている。
すなわち、ＭＯＳキャパシタは第２のフローティング拡散領域（ＦＤ２）に隣接した一側の基板領域から成る第１の電極、第１の電極上に積層されて形成されたゲート絶縁膜及びゲート絶縁膜上に形成され、第２のアクティブ（Ａ２）の軸アクティブ（ｂ）全体を覆うように拡張されたダミーゲート（ＤＧ２）から成る第２の電極を含む。
ＭＯＳキャパシタのダミーゲート（ＤＧ２）が第２のアクティブ（Ａ２）の軸アクティブ（ｂ）全体を覆うように拡張されれば、キャパシタンスは上部及び下部電極の面積に比例するため、ＭＯＳキャパシタのキャパシタンス（ＣＤＧ）が増加するようになる。
従って、第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）の総キャパシタンス（Ｃｔｏｔａｌ）がより増加するようになって、第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）に貯蔵できる電荷の総量が増えるようになる。
図６は、本発明の第３の実施形態によるイメージセンサのＡＰＳアレイのレイアウト図である。図７は本発明の第３の実施形態によるイメージセンサの共有ピクセルの単位アクティブだけを示したレイアウト図である。図３と実質的に同一の構成要素については同一の図面符号を使用し、該当構成要素についての詳細な説明は省略する。
本発明の第３の実施形態によるイメージセンサのＡＰＳアレイの反復単位である４共有ピクセル（Ｐ）は第１のアクティブ（Ａ１’）及び第２のアクティブ（Ａ２’）が４共有ピクセル（Ｐ）の単位アクティブを構成する。
４共有ピクセル（Ｐ）で２個の光電変換素子（ＰＤ１、ＰＤ２）、第１のフローティング拡散領域（ＦＤ１）、多数の読み出し素子は第１のアクティブ（Ａ１’）に形成され、残り２個の光電変換素子（ＰＤ３、ＰＤ４）、第２のフローティング拡散領域（ＦＤ２）、ＭＯＳキャパシタは第２のアクティブ（Ａ２’）に形成される。このような第１のアクティブ（Ａ１’）及び第２のアクティブ（Ａ２’）は一軸併合デュアルローブ型アクティブである。
すなわち、第１のアクティブ（Ａ１’）及び第２のアクティブ（Ａ２’）は、デュアルローブアクティブ（ａ）が連結アクティブ（ｃ）によって一つの軸アクティブ（ｂ’）に併合される形を有する。ここで、第１のアクティブ（Ａ１’）のデュアルローブアクティブ（ａ）は２個の光電変換素子（ＰＤ１、ＰＤ２）が形成されるデュアル光電変換素子アクティブに相当し、連結アクティブ（ｃ）は第１のフローティング拡散領域（ＦＤ１）アクティブに相当する。第２のアクティブ（Ａ２’）のデュアルローブアクティブ（ａ）は２個の光電変換素子（ＰＤ３、ＰＤ４）が形成されるデュアル光電変換素子アクティブに相当し、連結アクティブ（ｃ）は第２のフローティング拡散領域（ＦＤ２）アクティブに相当する。
従って、第１のアクティブ（Ａ１’）で２個の伝送素子の伝送ゲート（ＴＧ１、ＴＧ２）は第１のアクティブ（Ａ１’）の一軸併合デュアルローブアクティブのデュアルローブアクティブ（ａ）と連結アクティブ（ｃ）の間にそれぞれ形成され、多数の読み出し素子の読み出しゲート（ＲＧ、ＤＲＧ、ＲＳＧ）は連結アクティブ（ｃ）と連結された軸アクティブ（ｂ’）上に形成できる。
また、第２のアクティブ（Ａ２’）で２個の伝送素子の伝送ゲート（ＴＧ３、ＴＧ４）は第２のアクティブ（Ａ２’）の一軸併合デュアルローブアクティブのデュアルローブアクティブ（ａ）と連結アクティブ（ｃ）の間にそれぞれ形成される。第２のフローティング拡散領域（ＦＤ２）は相互接続層（Ｍ１）によって第１のフローティング拡散領域（ＦＤ１）と電気的に連結されているため、第２のフローティング拡散領域（ＦＤ２）に伝達された電荷は第１のフローティング拡散領域（ＦＤ１）に対応して形成された多数の読み出し素子によって読み出すことができる。
本実施形態では軸アクティブ（ｂ’）上に多数の読み出し素子の読み出しゲート（ＲＧ、ＤＲＧ、ＲＳＧ）を形成することができ、このために本実施形態の軸アクティブ（ｂ’）は図３及び図４に示した例示的な一実施形態の軸アクティブ（ｂ）より連結アクティブ（ｃ）から長く拡張され得る。
また、第２のアクティブ（Ａ２’）の軸アクティブ（ｂ’）にはダミーゲート（ＤＧ１）が配置され、ダミーゲート（ＤＧ１）はＭＯＳキャパシタを形成できる。
ＭＯＳキャパシタは、相互接続層（Ｍ１）によって第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）と電気的に連結されているため、第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）に伝達された電荷はＭＯＳキャパシタに分けて貯蔵される。
第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）の総キャパシタンス（Ｃｔｏｔａｌ）は、第１の寄生キャパシタンス（ＣＦＤ１）、第２の寄生キャパシタンス（ＣＦＤ２）及びＭＯＳキャパシタンス（ＣＤＧ）の和になる。従って、第２の寄生キャパシタンス（ＣＦＤ２）及びＭＯＳキャパシタンス（ＣＤＧ）を適切に調節することによって、第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）の総キャパシタンス（Ｃｔｏｔａｌ）を制御できる。これにより、第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）に蓄積される電荷量を制御できる。
図８は、本発明の第４の実施形態によるイメージセンサのＡＰＳアレイのレイアウト図である。図６と実質的に同一の構成要素については同一の図面符号を使用し、該当構成要素についての詳細な説明は省略する。
図８を参照すれば、本発明の第４の実施形態によるイメージセンサのＡＰＳアレイの反復単位である４共有ピクセル（Ｐ）は多数の読み出し素子の読み出しゲート（ＲＧ、ＤＲＧ、ＲＳＧ）とそれぞれと実質的に同列に配置された多数のダミーゲート（ＤＧ１、ＤＧ３、ＤＧ５）が形成するダミーゲートグループを含む。
すなわち、ダミーゲートグループの多数のダミーゲート（ＤＧ１、ＤＧ３、ＤＧ５）は図８に示すように、全ての読み出し素子の読み出しゲート（ＲＧ、ＤＲＧ、ＲＳＧ）とそれぞれ実質的に同列に配置できる。
それぞれのダミーゲート（ＤＧ１、ＤＧ３、ＤＧ５）が形成するＭＯＳトランジスタは並列に連結されている。従って、それぞれのＭＯＳトランジスタのキャパシタンス（ＣＤＧ）を調節することによって、ＭＯＳトランジスタの総キャパシタンス（ＣＤＧ）を調節することがさらに容易であることができる。これにより、ＭＯＳトランジスタの総キャパシタンス（ＣＤＧ）を調節することによって、第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）に蓄積される電荷量を制御できる。
また、図面に示さないが、ＡＰＳアレイの反復単位である４共有ピクセル（Ｐ）は多数の読み出し素子の読み出しゲート（ＲＧ、ＤＲＧ、ＲＳＧ）とそれぞれ実質的に同列に配置された２個のダミーゲートを含むダミーゲートグループを含むことができる。
すなわち、多数の読み出しゲート（ＲＧ、ＤＲＧ、ＲＳＧ）のうちリセットゲート（ＲＧ）とドライブゲート（ＤＲＧ）、又はリセットゲート（ＲＧ）と選択ゲート（ＲＳＧ）、又はドライブゲート（ＤＲＧ）と選択ゲート（ＲＳＧ）とそれぞれ実質的に同列に配置された２個のダミーゲート（ＤＧ１、ＤＧ３）、又は（ＤＧ１、ＤＧ５）、又は（ＤＧ３、ＤＧ５）を含むことができる。
図９は、本発明の第５の実施形態によるイメージセンサのＡＰＳアレイのレイアウト図である。図９を参照すれば、本発明の第５の実施形態によるイメージセンサのＡＰＳアレイは、反復単位である４共有ピクセル（Ｐ）はＭＯＳキャパシタの上部電極を形成するダミーゲート（ＤＧ２’）が第２のアクティブ（Ａ２）の軸アクティブ（ｂ）全体を覆うように拡張されている。
すなわち、ＭＯＳキャパシタは第２のフローティング拡散領域（ＦＤ２）に隣接した一側の基板領域から成る第１の電極と、第１の電極上に積層されて形成されたゲート絶縁膜及びゲート絶縁膜上に形成され、第２のアクティブ（Ａ２）の軸アクティブ（ｂ）全体を覆うように拡張されたダミーゲート（ＤＧ２’）から成る第２の電極とを含む。
ＭＯＳキャパシタのダミーゲート（ＤＧ２’）が第２のアクティブ（Ａ２）の軸アクティブ（ｂ）全体を覆うように拡張されれば、キャパシタンスは上部及び下部電極の面積に比例するため、ＭＯＳキャパシタのキャパシタンス（ＣＤＧ）が増加するようになる。
従って、第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）の総キャパシタンス（Ｃｔｏｔａｌ）がより増加するようになって、第１及び第２のフローティング拡散領域（ＦＤ１、ＦＤ２）に貯蔵できる電荷の総量が増えるようになる。
図１０は、本発明の実施形態によるＣＭＯＳイメージセンサを含むプロセッサ基盤システムを示す概略図である。
図１０を参照すると、プロセッサ基盤システム２０１はＣＭＯＳイメージセンサ２１０の出力イメージを処理するシステムである。プロセッサ基盤システム２０１はコンピュータシステム、カメラシステム、スキャナ、機械化された視界システム、ナビゲーションシステム、ビデオフォン（テレビ電話）、監督システム、自動フォーカスシステム、追跡システム、動作監視システム、イメージ安定化システムなどを例示できるが、これに制限されるものではない。
コンピュータシステムなどのようなプロセッサ基盤システム２０１はバス２０５によって入出力（Ｉ／Ｏ）素子２３０とコミュニケーションできるマイクロプロセッサなどのような中央情報処理装置（ＣＰＵ）２２０を含む。ＣＭＯＳイメージセンサ２１０はバス２０５又は他の通信リンクによってシステムとコミュニケーションできる。また、プロセッサ基盤システム２０１はバス２０５によってＣＰＵ２２０とコミュニケーションできるＲＡＭ２４０、フロッピー（登録商標）ディスクドライブ２５０及び／又はＣＤＲＯＭドライブ２５５、及びポート２６０をさらに含むことができる。ポート２６０はビデオカード、サウンドカード、メモリカード、ＵＳＢ素子などをカップリングするか、或いはさらに他のシステムとデータを通信できるポートでありうる。ＣＭＯＳイメージセンサ２１０はＣＰＵ、デジタル信号処理装置（ＤＳＰ）又はマイクロプロセッサなどと一緒に集積できる。また、メモリが一緒に集積されてもよい。勿論、場合によってはプロセッサと別個のチップに集積されてもよい。
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明に適用される素子は、高集積回路半導体素子、プロセッサ、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子、光電子素子、ディスプレイ素子などが使用できる。
本発明の実施形態によるイメージセンサのブロック図である。 本発明の実施形態によるイメージセンサの等価回路図である。 本発明の第１の実施形態によるイメージセンサのＡＰＳアレイのレイアウト図である。 本発明の第１の実施形態によるイメージセンサの共有ピクセルの単位アクティブだけを示したレイアウト図である。 本発明の第２の実施形態によるイメージセンサのＡＰＳアレイのレイアウト図である。 本発明の第３の実施形態によるイメージセンサのＡＰＳアレイのレイアウト図である。 本発明の第３の実施形態によるイメージセンサの共有ピクセルの単位アクティブだけを示したレイアウト図である。 本発明の第４の実施形態によるイメージセンサのＡＰＳアレイのレイアウト図である。 本発明の第５の実施形態によるイメージセンサのＡＰＳアレイのレイアウト図である。 本発明の実施形態によるＣＭＯＳイメージセンサを含むプロセッサ基盤システムを示す概略図である。
符号の説明
１０ ＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）アレイ
１１（１１ａ、１１ｂ、１１ｃ、１１ｄ） 光電変換素子
１３ フローティング拡散領域
１５（１５ａ、１５ｂ、１５ｃ、１５ｄ） 電荷伝送素子
１７ ドライブ素子
１８ リセット素子
１９ 選択素子
２０ タイミング発生器
３０ 行デコーダ
４０ 行ドライバ
５０ 相関二重サンプラ（ＣＤＳ）
６０ アナログデジタルコンバータ（ＡＤＣ）
７０ ラッチ部
８０ 列デコーダ
２０１ プロセッサ基盤システム
２０５ バス
２１０ ＣＭＯＳイメージセンサ
２２０ 中央情報処理装置
２３０ Ｉ／Ｏ素子
２４０ ＲＡＭ
２５０ フロッピー（登録商標）ディスクドライブ
２５５ ＣＤＲＯＭドライブ
２６０ ポート
Ａ１ 第１のアクティブ
Ａ２ 第２のアクティブ
Ａ３ 第３のアクティブ
Ａ４ 第４のアクティブ
ＤＧ１、ＤＧ２、ＤＧ３、ＤＧ５ ダミーゲート
ＤＲＧ ドライブゲート
ＦＤ１ 第１のフローティング拡散領域
ＦＤ２ 第２のフローティング拡散領域
Ｍ１ 相互接続層
Ｐ ４共有ピクセル
ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４ 光電変換素子
ＲＧ リセットゲート
ＲＳＧ 選択ゲート
ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４ 伝送ゲート

Claims (21)

  1. 半導体基板と、
    前記半導体基板上に一方向に隣接して形成される４個の光電変換素子と、
    隣接した２個の前記光電変換素子に蓄積された電荷を第１のフローティング拡散領域にそれぞれ伝達する２個の第１伝送素子と、
    残りの隣接した２個の前記光電変換素子に蓄積された電荷を、前記第１のフローティング拡散領域と電気的にカップリングされた第２のフローティング拡散領域にそれぞれ伝達する２個の第２伝送素子と、
    前記第１又は前記第２のフローティング拡散領域と電気的にカップリングされるＭＯＳキャパシタと、
    前記第１及び第２のフローティング拡散領域の電荷を基準値にリセットさせるリセット素子と、
    前記第１又は第２のフローティング拡散領域の電荷を出力するドライブ素子及び選択素子とを有することを特徴とする共有ピクセル型イメージセンサ。
  2. 前記ＭＯＳキャパシタは、前記４個の光電変換素子から前記第１及び第２のフローティング拡散領域に伝達される電荷の一部を貯蔵することを特徴とする請求項１に記載の共有ピクセル型イメージセンサ。
  3. 共有ピクセル型イメージセンサにおいて、
    半導体基板内に形成される第１及び第２のフローティング拡散領域と、
    前記第１又は第２のフローティング拡散領域の内の何れか一つの領域の一側の基板領域から成る第１の電極と、該第１の電極上に形成されるゲート絶縁膜と該ゲート絶縁膜上に形成されるゲート電極から成る第２の電極とを含むＭＯＳキャパシタと、
    前記第１及び第２のフローティング拡散領域と前記ＭＯＳキャパシタとを電気的にカップリングさせるメタル配線とを有することを特徴とする共有ピクセル型イメージセンサ。
  4. 前記半導体基板上に形成されるドライブ素子をさらに有し、該ドライブ素子は前記メタル配線に電気的にカップリングされることを特徴とする請求項３に記載の共有ピクセル型イメージセンサ。
  5. 前記ドライブ素子は、ドライブゲート絶縁膜とドライブゲートとを含み、前記ドライブゲート絶縁膜及びドライブゲートは前記ＭＯＳキャパシタのゲート絶縁膜及びゲート電極とそれぞれ同一の層レベル（ｓａｍｅ ｌａｙｅｒ ｌｅｂｅｌ）に形成されることを特徴とする請求項４に記載の共有ピクセル型イメージセンサ。
  6. 共有ピクセル型イメージセンサにおいて、
    デュアル光電変換素子であるデュアルローブアクティブと、連結アクティブと、軸アクティブとからなり、幼い双子葉植物の胚軸と胚軸から分岐された双子葉の形状を有する第１及び第２の一軸併合デュアルローブアクティブ（ｏｎｅ−ａｘｉｓ−ｍｅｒｇｅｄ ｄｕａｌ ｌｏｂｅ ａｃｔｉｖｅｓ）と、前記第１及び第２の一軸併合デュアルローブアクティブに割り当てられる第１及び第２の独立読み出し素子アクティブとを含む半導体基板と、
    前記第１及び第２の一軸併合デュアルローブアクティブのデュアルローブアクティブと連結アクティブとの間にそれぞれ形成される複数の伝送ゲートと、
    前記第１の一軸併合デュアルローブアクティブの軸アクティブ上に形成される第１の読み出しゲートと、
    前記第２の一軸併合デュアルローブアクティブの軸アクティブ上に形成されるダミーゲートと、
    第１及び第２の独立読み出し素子アクティブに形成される第２及び第３の読み出しゲートとを有することを特徴とする共有ピクセル型イメージセンサ。
  7. 前記第１の読み出しゲートは、リセットゲートであることを特徴とする請求項６に記載の共有ピクセル型イメージセンサ。
  8. 前記第２及び第３の読み出しゲートは、各々選択ゲート及びドライブゲートであることを特徴とする請求項６に記載の共有ピクセル型イメージセンサ。
  9. 前記第１及び第２の一軸併合デュアルローブアクティブの連結アクティブは空間的に分離され、電気的にはカップリングされることを特徴とする請求項６に記載の共有ピクセル型イメージセンサ。
  10. 前記第１及び第２の一軸併合デュアルローブアクティブの連結アクティブと前記ダミーゲートは、相互接続層（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｌａｙｅｒ）によって互いに電気的にカップリングされることを特徴とする請求項９に記載の共有ピクセル型イメージセンサ。
  11. 前記第１の独立読み出し素子アクティブに形成された前記第２の読み出しゲートは、前記相互接続層と電気的にカップリングされることを特徴とする請求項１０に記載の共有ピクセル型イメージセンサ。
  12. 前記第１及び第２の一軸併合デュアルローブアクティブのデュアルローブアクティブは、一方向に隣接して形成されることを特徴とする請求項６に記載の共有ピクセル型イメージセンサ。
  13. 前記ダミーゲートは、前記第１の読み出しゲートと実質的に同列に配置されることを特徴とする請求項６に記載の共有ピクセル型イメージセンサ。
  14. 前記ダミーゲートは、前記第２の一軸併合デュアルローブアクティブの軸アクティブ全面を覆うように拡張して形成されることを特徴とする請求項６に記載の共有ピクセル型イメージセンサ。
  15. 共有ピクセル型イメージセンサにおいて、
    デュアル光電変換素子であるデュアルローブアクティブと、連結アクティブと、軸アクティブとからなり幼い双子葉植物の胚軸と胚軸から分岐された双子葉の形状を有する第１及び第２の一軸併合デュアルローブアクティブを含む半導体基板と、
    前記第１及び第２の一軸併合デュアルローブアクティブのデュアルローブアクティブと連結アクティブとの間にそれぞれ形成される複数の伝送ゲートと、
    前記第１の一軸併合デュアルローブアクティブの軸アクティブ上に形成される複数の読み出しゲートと、
    前記第２の一軸併合デュアルローブアクティブの軸アクティブ上に形成された少なくとも一つのダミーゲートを含むダミーゲートグループとを有することを特徴とする共有ピクセル型イメージセンサ。
  16. 前記複数の読み出しゲートは、リセットゲート、ドライブゲート及び選択ゲートの内の少なくとも一つを含むことを特徴とする請求項１５に記載の共有ピクセル型イメージセンサ。
  17. 前記第１及び第２の一軸併合デュアルローブアクティブの連結アクティブは、空間的に分離され、電気的にはカップリングされることを特徴とする請求項１５に記載の共有ピクセル型イメージセンサ。
  18. 前記第１及び第２の一軸併合デュアルローブアクティブの連結アクティブと前記ダミーゲートグループは、相互接続層によって電気的にカップリングされることを特徴とする請求項１５に記載の共有ピクセル型イメージセンサ。
  19. 前記第１及び第２の一軸併合デュアルローブアクティブのデュアルローブアクティブは、一方向に隣接して形成されることを特徴とする請求項１５に記載の共有ピクセル型イメージセンサ。
  20. 前記ダミーゲートグループは、前記複数の読み出しゲートの内の少なくとも一つの読み出しゲートと実質的に同列に配置される少なくとも一つのダミーゲートを含むことを特徴とする請求項１５に記載の共有ピクセル型イメージセンサ。
  21. 前記ダミーゲートグループに含まれる一つのダミーゲートは、前記第２の一軸併合デュアルローブアクティブの軸アクティブ全面を覆うように拡張して形成されることを特徴とする請求項１５に記載の共有ピクセル型イメージセンサ。
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