JP6211145B2 - スタックトチップイメージングシステム - Google Patents

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Description

本出願は、２０１２年２月２１日に出願された米国特許出願整理番号１３／４０１，７６４および２０１１年９月２１日に出願された米国仮特許出願整理番号６１／５３７，５０８の出願日の利益を享受する権利を主張し、米国特許出願整理番号１３／４０１，７６４および米国仮特許出願整理番号６１／５３７，５０８は、本明細書にその全体において参照によって組み入れられる。
本発明は、概して、イメージングシステムに関し、より詳細には、スタックトチップイメージセンサを有するイメージングシステムに関する。
イメージセンサは、画像を捕捉するために、携帯電話、カメラおよびコンピュータなどのイメージングシステムで通常使用される。典型的な配置においては、イメージセンサは、イメージセンサピクセルのアレイとイメージセンサピクセルを操作するための制御回路とで提供される。従来のイメージングシステムにおいては、制御回路は、シリコン半導体基板上のイメージセンサピクセルから横方向に分離される。イメージセンサピクセルの各行は、典型的に、シリコン半導体基板上の共通の金属線に沿って制御回路と通信する。同様に、イメージセンサピクセルの各列は、共通の金属線に沿って制御回路と通信する。
このタイプのシステムにおいては、イメージピクセルデータをイメージセンサピクセルから読み出すことができる速度および制御信号をイメージセンサピクセルに供給できる速度は、共有された列および行ラインの利用によって制限される可能性がある。さらに、このタイプのシステムは、制御回路を適応させるために、シリコン半導体基板上の空間を必要とする。これは、イメージセンサチップの横方向のフットプリントを増加させる可能性がある。横方向のフットプリントが増加すると、携帯電話およびカメラなどの小型イメージングシステムに対して望ましくないことがある。
したがって、ピクセルの通信効率を向上させた改良イメージングシステムを提供することが可能になることが望ましい。
特開２００９−１７０４４８号公報 特開２００６−０４９３６１号公報 国際公開第２００６／１２９７６２号 特表２０１０−５０６４０４号公報 特開２０１０−２２５９２７号公報 特開２００８−２３５７６８号公報 特開２０１０−１９９５８９号公報
種々の実施形態は、スタックトチップイメージセンサを有するイメージングシステムを示して提供されうる。イメージングシステムは、一つのスタックトチップイメージセンサを含むか、スタックトチップイメージセンサのアレイを含んでもよい。各スタックトチップイメージセンサは、イメージピクセルのアレイ、アナログ制御回路、記憶および処理回路を含む垂直チップスタックを含んでもよい。
イメージピクセルアレイは、イメージピクセルのアレイによって画定される平面に垂直な方向にイメージデータ信号を送るスルーシリコンビアもしくはマイクロバンプなどの垂直金属相互接続を利用して、制御回路へと結合されてもよい。垂直相互接続は、イメージピクセルのアレイ内に分散されるか、端部に沿った垂直列相互接続、垂直行相互接続、垂直ブロック相互接続もしくは垂直内部行相互接続を含んでもよい。
制御回路は、イメージデータを捕捉して、且つイメージデータを読み出すようにイメージピクセルを操作するように構成されてもよい。制御回路は、例えば、垂直行相互接続によって、イメージピクセルへと、行選択信号、伝達信号およびリセット信号などのピクセル制御信号を送ってもよい。制御回路は、読み出す当該列におけるピクセルを選択するために、イメージピクセルの任意の列におけるピクセルの、例えば、ソースフォロワトランジスタへとバイアス電圧および／もしくは電力供給電圧（電源電圧）を提供してもよい。イメージデータ信号は、イメージピクセルの任意のブロックに関連付けられた垂直ブロック相互接続などの垂直相互接続に沿って読み出されてもよい。複数の垂直ブロック相互接続は、制御回路に関連付けられたアナログデジタル変換回路へと複数の対応するピクセルブロックにおけるピクセルを同時に読み出すために使用されてもよい。
アナログデジタル変換回路は、イメージデータをデジタルイメージデータに変換し、スルーシリコンビアなどの垂直導電性相互接続によって、記憶および処理回路へとデジタルイメージデータを提供してもよい。記憶および処理回路は、デジタルイメージデータを格納および／もしくは処理するように構成されてもよい。
本発明の一実施形態に従う例示的な電子デバイスの図である。 本発明の一実施形態に従う制御回路に結合するための垂直導電性相互接続を各々有する複数のスタックトチップイメージングセンサを有する例示的なイメージセンサアレイの上面図である。 本発明の一実施形態に従う例示的なイメージングセンサピクセルの図である。 本発明の一実施形態に従う垂直金属相互接続によって結合されるアナログ制御回路ならびに記憶および処理回路を含む垂直チップスタックにおけるイメージピクセルアレイを有する例示的なスタックトチップイメージセンサの図である。 本発明の一実施形態に従う例示的なイメージピクセルアレイの透視図である。 本発明の一実施形態に従うイメージピクセルアレイと垂直に積層された制御回路へイメージセンサピクセルのブロックを如何に垂直金属相互接続が結合しうるかを示す例示的なスタックトチップイメージセンサの一部の図である。 本発明の一実施形態に従うイメージピクセルアレイと垂直に積層された制御回路へイメージセンサピクセルの行の一部を如何に垂直金属相互接続が結合しうるかを示す例示的なスタックトチップイメージセンサの一部の図である。 本発明の一実施形態に従うアナログ制御回路のコンポーネントへと如何にイメージピクセルアレイにおけるイメージセンサピクセル回路が結合されうるかを示すスタックトチップイメージセンサにおける例示的な回路の図である。 本発明の一実施形態に従うイメージピクセルアレイの接地平面からアナログ制御回路の接地平面が如何に分離されうるかを示すスタックトチップイメージセンサにおける例示的な回路の図である。 本発明の一実施形態に従うスタックトチップイメージセンサを利用してイメージデータを捕捉するステップに含まれる例示的なステップのフローチャートである。
デジタルカメラモジュールは、デジタルカメラ、コンピュータ、携帯電話もしくは他の電子デバイスなどのイメージングシステムで広く利用されている。これらのイメージングシステムは、イメージを捕捉するために、入射光を集めるイメージセンサを含みうる。イメージセンサは、イメージセンサピクセルのアレイを含んでもよい。イメージセンサにおけるピクセルは、入射光をデジタルデータに変換するフォトダイオードなどの感光性素子を含んでもよい。イメージセンサは、任意の数（例えば、数百、数千もしくはそれ以上）のピクセルを有してもよい。典型的なイメージセンサは、例えば、数十万、もしくは数百万ピクセル（例えば、メガピクセル）を有しうる。
各イメージセンサは、イメージピクセルアレイ、制御回路およびデジタル処理回路を含む垂直チップスタックを有するスタックトチップイメージセンサであってもよい。アナログ処理回路は、（ときには、垂直金属相互接続もしくは垂直導電性相互接続と呼ばれる）シリコン半導体基板におけるスルーシリコンビアなどの垂直導電性経路を利用してイメージピクセル回路に結合されてもよい。記憶および処理回路は、シリコン半導体基板におけるスルーシリコンビアなどの垂直金属相互接続を利用してアナログ制御回路に結合されてもよい。垂直金属相互接続は、イメージピクセルアレイの端部もしくはイメージピクセルアレイを通って形成されてもよい。垂直金属相互接続は、複数行のイメージピクセル、複数列のイメージピクセル、複数ブロックのイメージピクセル、他のグループのイメージピクセル、もしくは個々のイメージピクセルをアナログ制御回路へと結合するように構成されてもよい。
図１は、イメージを捕捉するためにスタックトチップイメージセンサを利用する例示的なイメージングシステムの図である。図１のイメージングシステム１０は、カメラ、携帯電話、ビデオカメラもしくはデジタルイメージデータを捕捉する他のイメージングデバイスなどのポータブルイメージングシステムであってもよい。カメラモジュール１２は、入射光をデジタルイメージデータに変換するために使用されてもよい。カメラモジュール１２は、レンズのアレイ１４と、スタックトチップイメージセンサの対応するアレイ１６を含んでもよい。レンズ１４およびスタックトチップイメージセンサ１６は、共通のパッケージに取り付けられ、処理回路１８へとイメージデータを提供してもよい。
処理回路１８は、一つ以上の集積回路（例えば、イメージ処理回路、マイクロプロセッサ、ランダムアクセスメモリおよび不揮発性メモリなどの記憶デバイス）を含み、カメラモジュール１２から分離された、ならびに／またはカメラモジュール１２の一部を形成するコンポーネント（例えば、イメージセンサ１６を含む集積回路の一部を形成する回路もしくはイメージセンサ１６に関連付けられたモジュール１２内の集積回路）を利用して実現されてもよい。カメラモジュール１２によって捕捉されたイメージデータは、処理回路１８を利用して処理されて格納されてもよい。処理されたイメージデータは、所望の場合には、処理回路１８に結合された有線および／もしくはワイヤレス通信経路を利用して外部機器（例えば、コンピュータもしくは他のデバイス）に提供されてもよい。
イメージセンサアレイ１６は、色フィルタを有する各スタックトチップイメージセンサを提供することによって、任意の色の光を受信するように構成された個々のスタックトチップイメージセンサのアレイを含んでもよい。イメージセンサにおけるイメージセンサピクセルアレイに使用される色フィルタは、例えば、赤色フィルタ、青色フィルタおよび緑色フィルタであってもよい。各フィルタは、アレイにおける其々のイメージセンサのイメージセンサピクセルアレイを包囲する色フィルタ層を形成してもよい。白色フィルタ、デュアルバンドＩＲカットオフフィルタなど（例えば、ＬＥＤ光によって放射された可視光および赤外光の範囲を許容するフィルタ）の他のフィルタも使用されてもよい。
スタックトチップイメージセンサのアレイは、一つ以上の半導体基板上に形成されてもよい。適切な一配置では、ときには一実施例として本明細書で記述されるが、スタックトチップイメージセンサアレイの各垂直層（例えば、イメージピクセルアレイ層、制御回路層、もしくは処理回路層）は、共通の半導体基板（例えば、共通のシリコンイメージセンサ集積回路ダイ）上に形成される。各スタックトチップイメージセンサは、同一であってもよい。例えば、各スタックトチップイメージセンサは、（一実施例として）４８０×６４０センサピクセルの解像度を有するビデオグラフィクスアレイ（ＶＧＡ）センサであってもよい。所望の場合には、他のタイプのイメージセンサがイメージセンサ用に使用されてもよい。例えば、ＶＧＡ解像度よりも大きい、もしくはＶＧＡ解像度よりも小さい解像度を有するイメージセンサが使用され、イメージセンサがすべて同一ではないイメージセンサアレイが使用されてもよい。所望の場合には、イメージセンサアレイ１６は、単一のスタックトチップイメージセンサを含んでもよい。
図２に示されるように、イメージセンサアレイ１６は、単一の集積回路ダイ上に形成されるイメージピクセルアレイ１７などの複数のイメージピクセルアレイを含んでもよい。図２の実施例においては、イメージセンサアレイ１６は、４つのスタックトチップイメージセンサを含む。しかしながら、これは単に例示的なものである。所望の場合には、イメージセンサアレイ１６は、単一のスタックトチップイメージセンサ、２つのスタックトチップイメージセンサ、３つのスタックトチップイメージセンサ、もしくは４つ以上のスタックトチップイメージセンサを含んでもよい。
各ピクセルアレイ１７は、行および列に配列されるイメージピクセル３０などのイメージセンサピクセルを有してもよい。イメージセンサピクセルアレイ１７は、任意の適切な解像度（例えば、６４０×４８０、４０９６×３０７２など）を有してもよい。イメージセンサピクセル３０は、シリコンダイなどの半導体基板の（例えば、図２のｘ−ｙ平面に平行な）平面表面上に形成されてもよい。
図２に示されるように、各イメージピクセルアレイ１７は、行相互接続４０Ｒ、列相互接続４０Ｃ、ピクセルブロック相互接続４０Ｂ、内部行相互接続４０ＲＩなどの（例えば、図２のｘ−ｙ平面に垂直に走る金属線、スルーシリコンビアなど）導電性相互接続４０などの複数の垂直導電性経路を有するように提供されてもよい。行相互接続４０Ｒ，列相互接続４０Ｃ、ピクセルブロック相互接続４０Ｂ、内部行相互接続４０ＲＩは、関連付けられたイメージピクセルアレイと垂直に積層された（例えば、図２のｚ方向に積層された）制御回路（例えば、アナログ制御回路）へと一つ以上のイメージピクセル３０を結合するように各々、構成されてもよい。
例えば、行相互接続４０Ｒは、イメージピクセルアレイ１７と垂直に積層された行ドライバ回路などの制御回路へと、イメージセンサピクセル３０の関連付けられた行を結合してもよい。行相互接続４０Ｒは、イメージピクセルアレイ１７の端部に沿ったピクセル行へと結合されてもよい。各ピクセル行は、行相互接続４０Ｒの一つへと結合されてもよい。列相互接続４０Ｃは、イメージピクセルアレイ１７と垂直に積層された制御回路へとイメージセンサピクセル３０の関連付けられた列を結合してもよい。ブロック相互接続４０Ｂは、イメージピクセルアレイ１７と垂直に積層されたアナログデジタル変換回路などの制御回路へとイメージセンサピクセル３０（例えば、４×４ピクセルブロック、８×８ピクセルブロック、１６×１６ピクセルブロック、３２×３２ピクセルブロックなど）の関連付けられたブロック（例えば、ブロック３１）を結合してもよい。内部行相互接続４０ＲＩは、イメージピクセルアレイ１７と垂直に積層された制御回路へと、イメージセンサピクセル３０の行の一部を結合してもよい。イメージピクセルアレイ１７における各ピクセル行は、複数の内部行相互接続４０ＲＩへと結合されてもよい。内部行相互接続４０ＲＩは、一つ以上のピクセルブロック３１の端部に沿ったイメージピクセル３０に結合され、制御回路へと当該ピクセルブロック３１のピクセル３０を結合してもよい。
行相互接続４０Ｒ、列相互接続４０Ｃ、ピクセルブロック相互接続４０Ｂ、内部行相互接続４０ＲＩは、例えば、第一のシリコン半導体基板（例えば、イメージピクセルアレイを有する基板）から第二のシリコン半導体基板（例えば、イメージピクセルアレイ用の制御回路および読み出し回路を有する基板）へと通るスルーシリコンビアから各々形成されてもよい。
イメージセンサアレイ１６は、所望の場合には、半導体基板上のイメージピクセルアレイ１７から水平（横方向）に分離されたサポート回路２４を含んでもよい。
センサアレイ１６におけるスタックトチップイメージピクセルアレイのうちの一つの例示的なピクセルにおける回路が、図３に示される。図３に示されるように、ピクセル３０は、フォトダイオード２２などの感光性素子を含んでもよい。正のピクセル電力供給電圧（例えば、電圧Ｖａａ＿ｐｉｘ）は、正の電力供給端子３３で供給されてもよい。接地電力供給電圧（例えば、Ｖｓｓ）は、接地端子３２で供給されてもよい。入射光は、色フィルタ構造を通った後、フォトダイオード２２によって集光される。フォトダイオード２２は、光を電荷に変換する。
イメージが獲得される前に、リセット制御信号ＲＳＴがアサートされてもよい。これは、リセットトランジスタ２８をオン状態として、電荷格納ノード２６（浮遊拡散ＦＤとも称される）をＶａａにリセットする。リセット制御信号ＲＳＴは、その後、リセットトランジスタ２８をオフ状態にするために、デアサートされてもよい。リセット処理が完了した後、伝達ゲート制御信号ＴＸは、伝達トランジスタ（伝達ゲート）２４をオン状態にするためにアサートされてもよい。伝達トランジスタ２４がオン状態にされたとき、入射光に応じてフォトダイオード２２によって生成された電荷は、電荷格納ノード２６に伝達される。
電荷格納ノード２６は、半導体のドープされた領域（例えば、イオン注入、不純物拡散、もしくは他のドーピング技術によってシリコン基板内に形成されたドープされたシリコン領域）を利用して実現されてもよい。ドープされた半導体領域（即ち、浮遊拡散ＦＤ）は、フォトダイオード２２から伝達された電荷を格納するために使用することができるキャパシタンスを示す。ノード２６に格納された電荷に関連付けられた信号は、ソースフォロワトランジスタ３４によって行選択トランジスタ３６へと伝送される。
所望の場合には、他のタイプのイメージピクセル回路が、センサ１６のイメージピクセルを実現するために使用されてもよい。例えば、各イメージセンサピクセル３０（例えば図１参照）は、３トランジスタピクセル、４つのトランジスタを有するｐｉｎフォトダイオードピクセル、グローバルシャッタピクセルなどであってもよい。図３の回路は単に例示的なものである。
格納された電荷の値（即ち、トランジスタ３４のソースＳにおける信号によって表される格納された電荷の値）を読み出すことが望まれたとき、選択制御信号ＲＳをアサートすることができる。信号ＲＳがアサートされると、トランジスタ３６はオン状態になり、電荷格納ノード２６における電荷の大きさを表す対応する信号Ｖｏｕｔは、出力経路３８で生成される。典型的な構成においては、任意のイメージセンサのイメージセンサピクセルアレイにおけるピクセル３０などのピクセルの多数の行および列が存在する。経路４１などの導電性経路は、ピクセルの列もしくはピクセルのブロックなどの一つ以上のピクセルに関連付けることができる。
ピクセルの任意の行、任意のブロックもしくは行のうちの任意の部分で信号ＲＳがアサートされると、経路４１は当該行から読み出し回路へと信号Ｖｏｕｔを送るために使用することができる。経路４１は、例えば、列相互接続４０Ｃのうちの一つに結合されてもよい。フォトセンサ２２によって収集された電荷などのイメージデータは、イメージピクセルアレイ１７と垂直に積層された関連付けられた制御および読み出し回路へと、列相互接続４０Ｃのうちの一つに沿って通されてもよい。
図４に示されるように、イメージピクセルアレイ１７などのイメージピクセルアレイは、制御回路４４などのアナログ制御および読み出し回路、格納および処理回路５０などの格納および処理回路と垂直なチップスタック内に形成されてもよい。イメージピクセルアレイ１７は、イメージ光２１が金属相互接続の層を通って感光性素子によって受信される表面照射型（ＦＳＩ）イメージピクセルアレイであってもよいし、金属相互接続の層の形成された面と逆側に形成された感光性素子によってイメージ光２１が受信される、裏面照射型（ＢＳＩ）イメージピクセルアレイであってもよい。
イメージピクセルアレイ１７は、半導体基板の第一表面（例えば、表面１５）を通ってイメージ光２１を受信するように構成された半導体基板上に形成されてもよい。制御回路４４は、半導体基板の逆側の第二表面（例えば、表面１９）上に形成されてもよい。制御回路４４は、イメージピクセルアレイ１７の表面１９に取り付けられた表面２３などの表面を有するさらなる半導体基板（半導体集積回路ダイ）上に形成されてもよい。制御回路４４は、垂直導電性経路（垂直導電性相互接続）４０（例えば、図２の行相互接続４０Ｒ、列相互接続４０Ｃ、ピクセルブロック相互接続４０Ｂ、および／もしくは内部行相互接続４０ＲＩ）を利用して、イメージピクセルアレイ１７内のイメージピクセルへと結合されてもよい。垂直導電性相互接続４０は、金属導電性経路もしくは表面１９および表面２３を通って伸長する他の導電性接触から形成されてもよい。実施例として、垂直導電性相互接続４０は、表面１９および／もしくは表面２３を通って伸長するスルーシリコンビアを含んでもよいし、表面２３を通って制御回路基板４４へと表面１９から突出するマイクロバンプを含んでもよいし、表面２３から表面２３を通ってイメージピクセルアレイ基板１７へと突出するマイクロバンプを含んでもよいし、制御回路４４へとイメージピクセルアレイ１７におけるピクセル回路を垂直に結合する任意の他の適切な導電性経路を含んでもよい。
イメージピクセルアレイ１７は、イメージピクセル３０へとピクセル制御および読み出し信号を送るための金属トレースを有する誘電性材料の一つ以上の層を含んでもよい。垂直導電性相互接続４０（例えば、図２の行相互接続４０Ｒ、列相互接続４０Ｃ、ピクセルブロック相互接続４０Ｂ、および／もしくは内部行相互接続４０ＲＩ）は、イメージピクセルアレイ１７における金属トレースへと結合されてもよい。
信号Ｖｏｕｔ（図３）などのイメージデータは、イメージピクセルアレイ１７から制御回路４４へと相互接続４０に沿ってピクセル出力経路４０（図３）から通されてもよい。リセット制御信号ＲＳＴ、行／ピクセル選択信号ＲＳ、伝達信号ＴＸもしくはピクセル３０を操作するための他の制御信号などの制御信号は、制御回路４４を利用して生成され、垂直相互接続４０に沿って、イメージピクセルアレイ１７内のピクセル３０へと垂直に通されてもよい。
制御回路４４は、イメージピクセルアレイ１７のピクセル３０を操作するように構成されてもよい。制御回路４４は、行制御回路（行ドライバ回路）４５、バイアス回路（例えば、ソースフォロワロード回路）、サンプルアンドホールド回路、相関二重サンプリング（ＣＤＳ）回路、増幅器回路、アナログデジタル（ＡＤＣ）変換回路４３、データ出力回路、メモリ（例えば、バッファ回路）、アドレス回路などを含んでもよい。制御回路４４は、イメージピクセルアレイ１７にバイアス電圧、電力供給電圧もしくは他の電圧を提供するように構成されてもよい。制御回路４４は、ピクセルアレイ１７のピクセル回路に結合されたイメージピクセルアレイ１７の積層された層として形成されてもよいし、または、相互接続４０を利用してイメージピクセルアレイ１７へと結合されたさらなる半導体集積回路ダイ上に形成されてもよい。幾つかの相互接続４０は、イメージピクセルアレイ１７からＡＤＣコンバータ４３へとイメージ信号データを送るように構成されてもよい。ＡＤＣコンバータ４３からのデジタルイメージデータは、その後、処理回路および記憶装置５０へと提供されてもよい。記憶および処理回路５０は、例えば、制御回路４４と積層されたイメージコプロセッサ（ＩＣＯＰ）チップであってもよい。
イメージピクセルアレイ１７上の感光性素子から制御回路４４を利用して読み出されたイメージデータ信号は、イメージピクセルアレイ１７と垂直に（例えば、ｚ方向に）積層された記憶および処理回路５０ならびに相互接続４６などの垂直相互接続に沿った制御回路４４へと制御回路４４から通されてもよい。垂直相互接続４６は、スルーシリコンビア、マイクロバンプもしくは処理回路および記憶装置５０における金属ラインへと制御回路４４における金属ラインを結合する他の適切な相互接続を含んでもよい。
回路５０は、制御回路４４へと部分的に統合されてもよいし、または、制御回路４４の表面２７などの表面に取り付けられた分離された半導体集積回路として実現されてもよい。イメージセンサ１６は、金属導電性経路もしくは表面２７を通って伸長する他の導電性接触などのさらなる垂直導電性相互接続４６を含んでもよい。実施例として、垂直導電性相互接続４６は、表面２７を通って伸長するスルーシリコンビアを含んでもよいし、処理回路基板５０へと表面２７から突出するマイクロバンプを含んでもよいし、または、記憶および処理回路５０へと制御回路４４を垂直に結合する任意の他の適切な導電性経路を含んでもよい。
処理回路５０は、一つ以上の集積回路（例えば、イメージ処理回路、マイクロプロセッサ、ランダムアクセスメモリおよび不揮発性メモリなどの記憶デバイス）を含んでもよいし、制御回路４４から分離されたおよび／もしくは制御回路４４の一部を形成するコンポーネントを利用して実現されてもよい。
イメージピクセルアレイ１７によって捕捉されたイメージデータは、処理回路５０を利用して処理され、格納されてもよい。例えば、処理回路５０は、白色バランシング、色補正、高ダイナミックレンジイメージ集合、動き検出、被写体距離検出、もしくは制御回路４４から処理回路５０へと垂直に通されたイメージデータに対する他の適切なイメージ処理を実施するように構成されてもよい。処理されたイメージデータは、所望の場合には、処理回路５０へと結合された有線および／もしくはワイヤレス通信経路を利用して外部機器（例えば、コンピュータ、他のデバイスもしくは処理回路１８などのさらなる処理回路）へと提供されてもよい。
スタックトチップイメージセンサのイメージピクセルとの垂直なスタックに形成された処理回路５０は、例えば、最終イメージを構成し、システム１０のユーザに対するイメージ深さ情報を抽出するうえで利用するためのデジタルイメージデータのサブセットを選択してもよい。例えば、回路５０は、フルカラーイメージを生成するために、赤色、青色、緑色センサからのイメージデータを混合するために使用されてもよいし、イメージ視差補正を決定するために使用されてもよいし、風景を捕捉するときに異なる優位点を有する二つ以上の異なるセンサからのデータを利用して３次元（ときにはステレオとも呼ばれる）イメージを生成するために使用されてもよいし、二つ以上のイメージセンサからのデータを利用する増加したフィールドイメージの深さを生成するために使用されてもよいし、以前のイメージフレームのコンテンツに基づいて、イメージフレームのコンテンツを調整するために使用されてもよいし、イメージデータのそれ以外の処理をするために使用されてもよい。幾つかの動作モードにおいては、（例えば、３次元イメージ深さ情報を決定するとき）アレイ１６上の複数のスタックトチップイメージセンサがアクティブであってもよい。他の動作モード（例えば、カラーイメージング）においては、イメージセンサのサブセットのみが使用されてもよい。他のセンサは、電力を節約するために非アクティブ化されてもよい（例えば、その正の電力供給電圧端子は、接地電圧もしくは他の適切なパワーダウン電圧にされ、その制御回路は非アクティブ化されてもよいし、またはバイパスされてもよい）。
図５は、イメージピクセルアレイ１７などのイメージピクセルアレイで使用されうる例示的な回路の透視図である。図５の実施例においては、イメージピクセルアレイ１７は、裏面照射型（ＢＳＩ）イメージピクセルアレイである。イメージピクセルアレイ１７は、基板５１および誘電性スタック５２などの一つ以上のシリコン基板から形成されてもよい。各ピクセルは、シリコン基板５１の前面に形成されたフォトダイオード２２を含んでもよい。各ピクセルは、基板５１の前面に形成された関連付けられた浮遊拡散領域２６を含んでもよい。
誘電性スタック５２は、基板５１の前面５６上に形成されてもよい。誘電性スタック５２は、誘電性材料（例えば、シリコンもしくは二酸化シリコン）に形成された金属相互接続構造６８を含んでもよい。金属相互接続構造は、レベル間（インターレベル）誘電性（ＩＬＤ）層における金属ルーティングラインおよび金属ビアを含んでもよい。導電性ボンドパッド７０は、所望の場合には、イメージピクセルアレイ１７の表面１９に形成され、相互接続構造６８に結合されてもよい。
色フィルタアレイ６２は、基板５１の裏面５４上に形成されてもよい。其々のマイクロレンズ６４は、各色フィルタピクセル素子６２を包囲してもよい。光２１は、マイクロレンズ６４を通ってイメージピクセルの裏面から入射する可能性がある。入射光は、フォトダイオード２２によって吸収されてもよい。ピクセルアレイ１７などのＢＳＩイメージセンサは、制御回路基板４４（図４）などの第二の半導体基板上に積層されてもよい。ボンドパッド７０は、制御回路４４上の関連付けられたボンドパッドへ直接結合されてもよいし、垂直相互接続４０（図４）に直接結合されてもよいし、金属相互接続構造６８は、制御回路４４へとピクセル回路（例えば、トランジスタ３４、トランジスタ３６など）を結合する垂直相互接続４０の一部を形成してもよい。
図５の構成は単に例示的なものである。所望の場合には、イメージピクセルアレイ１７は、制御回路４４上に垂直に積層された表面照射型イメージセンサであってもよい。
図６に示されるように、イメージピクセルアレイ１７は、垂直行相互接続４０Ｒ、垂直列相互接続４０Ｃ、垂直ブロック相互接続４０Ｂを利用して制御回路４４へと結合されてもよい。制御回路４４は、例えば、垂直行相互接続４０Ｒに沿って任意の行のピクセル３０に対して制御信号（例えば、リセット信号、伝達信号、行選択信号など）を生成し、提供するように構成されてもよい。制御回路４４は、例えば、垂直列相互接続４０Ｃに沿って任意の列のピクセル３０に対して制御信号（例えば、バイアス電圧、電力供給電圧など）を生成し、提供するように構成されてもよい。制御回路４４は、例えば、垂直ブロック相互接続４０Ｂに沿って任意のブロック４１のピクセル３０におけるピクセル３０からイメージデータを受信するアナログデジタル（ＡＤＣ）変換回路を含んでもよい。ブロック４１における各ピクセル３０は、ブロック４１と関連付けられる垂直ブロック相互接続４０Ｂに結合されてもよい。
イメージングシステム１０の動作中、制御回路４４は、関連付けられた垂直行相互接続４０Ｒに沿って行選択信号ＲＳをアサートすることによって、共通の時間に、複数行のピクセル３０を選択してもよい。行選択信号ＲＳが関連付けられた垂直行相互接続４０Ｒに沿ってアサートされる間、制御回路４４は、関連付けられた垂直列相互接続４０Ｃに沿って複数列のピクセル３０におけるソースフォロワトランジスタへと電力を供給し、それによってピクセルからのイメージデータがブロック相互接続４０Ｂに沿って同時に読み出されるように、選択された列および選択された行におけるピクセルのソースフォロワトランジスタを動作させる。
各ブロック４１は、任意の数のピクセル（例えば、１６×１６ブロックのピクセル、３２×３２ブロックのピクセルなど）を含んでもよい。一実施例として本明細書で時には議論されるある適切な一構成においては、イメージピクセルアレイは、（例えば、半導体基板上で１−２ミクロンピッチで間隔を開けられた）４０９６×３０７２のイメージピクセルのアレイであり、各ブロック４１は３２×３２ピクセルのサブアレイを含んでもよい。本実施例においては、制御回路４４は、１２８×９６ＡＤＣのアレイを含み（例えば、１秒に３０−４０ミクロンピッチの間隔あけられた、積層された半導体基板）、各ＡＤＣは、ブロック相互接続４０Ｂのうちの一つに結合されてもよい。この方法においては、全てのブロック４１のピクセルは、パラレルに読み出され、それによって、従来のイメージセンサを利用して可能だったよりも高いフレーム速度（例えば、毎秒数百フレーム、毎秒数千フレーム以上）でイメージデータを捕捉し、読み出すことを可能にする、ならびに／またはイメージシステム１０が従来のイメージセンサを利用して可能だったよりもより遅いクロック速度で動作することを可能にし、それによってイメージングシステム１０の電力消費を低減する。
スタックトチップイメージセンサ１６が毎秒数百もしくは数千イメージフレームを捕捉する構成においては、回路４６は、グローバルシャッタ―イメージ、高ダイナミックレンジイメージ、深さ情報を有するイメージ、動き補正されたイメージ、もしくは組み合わせられ、処理されたイメージフレームから形成された他の出力イメージを形成するために、任意の数のフレームを組み合わせるように構成されてもよい。
幾つかの構成においては、イメージピクセルアレイ１７は、各行において大量のピクセル（例えば、数千ピクセル以上）を含んでもよい。これはときには、行におけるすべてのピクセルに対して一貫性のある制御信号（例えば、ＲＳＴ、ＲＳなど）を提供するうえで困難を引き起こす。図７に示されるように、スタックトチップイメージセンサ１６は、イメージピクセルアレイ１７内に各イメージピクセルブロック４１と関連付けられた垂直内部行相互接続４０ＲＩを有するように提供されてもよい。各内部行相互接続４０ＲＩは、制御信号３４から関連付けられたピクセルブロックの関連付けられた行におけるピクセル３０へと、制御信号（例えば、伝達制御信号ＴＸ、行選択信号ＲＳもしくはリセット信号ＲＳＴ）を提供するように構成されてもよい。
所望の場合には、垂直内部行相互接続４０ＲＩの幾つかは、関連付けられたピクセルブロック４１のピクセル３０から制御回路４４へとイメージデータ信号を伝送するように構成されてもよい。しかしながら、これは単に例示的なものである。所望の場合には、イメージデータは、（例えば）行選択信号ＲＳが垂直内部行相互接続４０ＲＩのうちの一つによって任意のピクセルブロックに提供される間、垂直ブロック相互接続４０Ｂによって任意のピクセルブロック４１のピクセル３０から読み出されてもよい。
図８に示されるように、垂直列相互接続４０Ｃは、各列のピクセルのソースフォロワトランジスタ３４とピクセル電力供給電圧Ｖａａ_ｐｉｘを提供する端子６１などの共通の電圧供給端子との間に結合されてもよい。制御回路４４は、各垂直列相互接続４０Ｃと当該列のソースフォロワトランジスタ３４との間に結合されたスイッチ６０を含んでもよい。
イメージングシステム１０の読み出し動作の間、行選択信号ＲＳは、（例えば、垂直行相互接続によって）ある行のピクセルに提供されてもよい。行選択信号ＲＳは、当該行のピクセルへと提供される間、スイッチ６０のうちの一つは、当該列のピクセルのソースフォロワトランジスタ３４に対して、電力供給電圧Ｖａａ＿ｐｉｘを提供するために閉じられてもよい。電力を供給されたソースフォロワトランジスタ３４のゲートに結合されたピクセル格納領域に格納されたイメージデータ電荷は、イメージデータ信号（例えば、Ｖｏｕｔ）へと変換され、ブロック相互接続４０Ｂなどの垂直読み出し相互接続へと提供されてもよい。イメージデータ信号Ｖｏｕｔは、ＡＤＣ回路４３などのＡＤＣ変換回路に提供されてもよい。所望の場合には、制御回路４４およびイメージピクセルアレイ１７の双方は、ブロック相互接続４０Ｂなどのブロック相互接続に結合され、接地供給電圧ＧＮＤを供給するように構成された共通の接地平面６２に結合されてもよい。しかしながら、図８の構成は単に例示的なものである。
所望の場合には、イメージピクセルアレイ１７および制御回路４４は、図９に示されるように、接地供給電圧端子を各々含んでもよい（例えば、イメージピクセルアレイ１７および制御回路４４を有する半導体集積回路ダイは接地平面を各々含んでもよい）。接地供給６７は、制御回路４４に接地供給電圧６７を供給するように構成されてもよい。接地供給６６は、イメージピクセルアレイ３０のピクセル３０へとピクセル接地供給電圧ＡＧＮＤ＿ＰＩＸを供給するように構成されてもよい。接地供給端子（例えば、接地平面）６６および６７は、例えば、イメージピクセルアレイ１７および制御回路４４のうちの一つにおける静電放電が、イメージピクセルアレイ１７および制御回路４４のうちの他方から分離されるように、相互に分離されてもよい。図９に示されるように、分離された接地平面を有するイメージセンサ１６を提供することは、制御回路４４からイメージデータへと伝送される電子ノイズをイメージピクセルアレイ１７から低減する可能性もある。
図９に示されるように、イメージピクセルアレイ１７が分離された接地供給６６を含む構成においては、ＡＤＣ回路４３は、垂直ブロック相互接続４０Ｂなどの信号読み出し相互接続への交流電流（ＡＣ）接続（例えば、ＡＤＣ回路とピクセル回路との間に結合されたキャパシタ６９などのキャパシタを利用する）を含んでもよい。
図１０は、スタックトチップイメージセンサを操作するうえで使用されうる例示的なステップのフローチャートである。
ステップ７０において、スタックトチップイメージセンサにおけるイメージピクセルアレイ１７などのイメージピクセルアレイのピクセル３０などのピクセルは、イメージ電荷を収集するために使用されてもよい（例えば、フォトダイオード２２はイメージ光を電荷に変換してもよい）。イメージ電荷は、各ピクセルにおける浮遊拡散２６などの電荷格納ノードに伝送されてもよい。
ステップ７２において、行選択信号ＲＳは、制御回路４４などの制御回路を利用してアサートされてもよい。行選択信号ＲＳは、制御回路４４から垂直行相互接続もしくは垂直内部行相互接続（例えば、スルーシリコンビア、マイクロバンプなど）によって複数行のピクセル３０へと提供されてもよい。
ステップ７４において、行選択信号ＲＳが垂直相互接続によって、ピクセル３０のうちの選択された行に提供される間、電力（例えば、ピクセル電力供給電圧Ｖａａ＿ｐｉｘ）は垂直列相互接続４０Ｃによってイメージピクセル３０の複数列のソースフォロワトランジスタに提供されてもよい。
ステップ７６において、選択された行および列におけるピクセルの電荷格納ノードにおけるイメージ電荷に対応するイメージデータは、垂直ブロック相互接続もしくは垂直内部行相互接続などの複数の垂直相互接続によって読み出されてもよい。
ステップ７８において、ＡＤＣ回路４３（例えば、図８参照）などのＡＤＣコンバータは、イメージデータをデジタルイメージデータに変換するために使用されてもよい。変換利得ファクタは、イメージデータの変換中にＡＤＣコンバータによって適用されてもよい。
ステップ８０において、デジタルイメージデータは、スルーシリコンビアなどの垂直相互接続によって記憶および処理回路５０などの処理回路へと提供されてもよい。
一実施形態に従い、スタックトチップイメージセンサは、逆側の第一および第二表面、第一表面を通ってイメージ光を受信するように構成された半導体基板内のイメージセンサピクセルのアレイ、第二表面を通って伸長する複数の垂直導電性相互接続によってイメージセンサピクセルのアレイへと結合される制御回路を有する半導体基板を含むように提供されてもよい。
別の実施形態に従い、半導体基板は、シリコン半導体基板を含み、第二表面を通って伸長する複数の垂直導電性相互接続は、第二表面を通ってイメージセンサピクセルのアレイへと制御回路を結合する複数のスルーシリコンビアを含む。
別の実施形態に従い、第二表面を通って伸長する複数の垂直導電性相互接続は、第二表面から突出するマイクロバンプの二次元アレイを含む。
別の実施形態に従い、イメージセンサピクセルのアレイは、ピクセル行およびピクセル列に配列されたイメージセンサピクセルを含み、複数の垂直導電性相互接続は、複数の垂直行相互接続を含み、各ピクセル行は垂直行相互接続のうちの選択された一つに結合される。
別の実施形態に従い、複数の垂直導電性相互接続は、複数の垂直列相互接続を含み、各ピクセル列は垂直列相互接続のうちの選択された一つに結合される。
別の実施形態に従い、制御回路は、垂直行相互接続に結合された行ドライバ回路を含み、行ドライバ回路は、垂直行相互接続によってイメージセンサピクセルへとピクセル制御信号を供給するように構成される。
別の実施形態に従い、複数の垂直行相互接続のアレイは、イメージセンサピクセルのアレイの端部に沿ってピクセル行に結合され、イメージセンサピクセルのアレイは、複数のピクセルブロックを含み、スタックトチップイメージセンサは、ピクセル行の各々に結合された複数の垂直内部行相互接続をも含み、複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿ったピクセル行のうちの選択された一つに結合され、複数の垂直内部行相互接続の各々は、第二表面を通って制御回路へと、関連付けられたピクセルブロックにおけるイメージセンサピクセルを結合する。
別の実施形態に従い、イメージセンサピクセルのアレイは、複数のピクセルブロックを含み、複数の垂直導電性相互接続は、複数の垂直ブロック相互接続を含み、制御回路は、複数のアナログデジタル変換回路を含み、複数の垂直ブロック相互接続の各々は、第二表面を通って、アナログデジタル変換回路のうちの関連付けられた一つへと、複数のピクセルブロックのうちの選択された一つのイメージセンサピクセルを結合する。
一実施形態に従い、スタックトチップイメージセンサは、逆側の第一表面および第二表面を有する第一の半導体集積回路ダイと、第一表面に取り付けられた第二の半導体集積回路ダイと、を含むように提供され、第二の半導体集積回路ダイは、イメージセンサピクセルのアレイを含み、第一の半導体集積回路ダイは、イメージデータを捕捉するためにイメージセンサピクセルを操作するための制御回路と、第二表面に取り付けられた第三の半導体集積回路ダイとを含み、第三の半導体集積回路ダイは、イメージデータを処理するための処理回路と、第一表面を通って制御回路とイメージセンサピクセルとの間に結合された垂直導電性相互接続と、第二表面を通って制御回路と処理回路との間に結合されたさらなる垂直導電性層沿接続とを含む。
別の実施形態に従い、制御回路は、複数のアナログデジタル変換回路を含み、各アナログデジタル変換回路は、垂直導電性相互接続のうちの選択された一つに結合される。
別の実施形態に従い、イメージセンサピクセルのアレイは、第二の半導体集積回路ダイ上のピクセル行およびピクセル列に配列され、垂直導電性相互接続は、各ピクセル列に結合された垂直列相互接続を含み、制御回路も、ピクセル電力供給電圧を供給するように構成されたピクセル電力供給端子と、複数のスイッチとを含み、各スイッチは、ピクセル電力供給端子と垂直列相互接続のうちの関連付けられた一つとの間に挿入される。
別の実施形態に従い、各イメージセンサピクセルは、垂直列相互接続のうちの選択された一つに結合された第一端子と、アナログデジタル変換回路のうちの選択された一つに結合された第二端子とを有するソースフォロワトランジスタを含む。
別の実施形態に従い、イメージセンサピクセルの選択された一つのソースフォロワトランジスタの第二端子は、少なくとも一つの他のイメージセンサピクセルのソースフォロワトランジスタの第二端子へと結合される。
別の実施形態に従い、各イメージセンサピクセルは、イメージセンサピクセルのソースフォロワトランジスタの第二端子とアナログデジタル変換回路の選択された一つとの間に結合された行選択トランジスタを含む。
別の実施形態に従い、垂直導電性相互接続は、ピクセル行の各々に結合された垂直行相互接続を含み、任意のピクセル行における各イメージセンサピクセルの行選択トランジスタは、垂直行相互接続の選択された一つに結合されたゲート端子を含む。
別の実施形態に従い、制御回路は、第二の半導体集積回路ダイにおける接地平面も含む。
別の実施形態に従い、スタックトチップイメージセンサは、第一の半導体集積回路ダイにおけるさらなる接地平面と、各アナログデジタル変換回路と垂直導電性相互接続のうちの選択された一つとの間に結合されたキャパシタも含む。
一実施形態に従い、行および列に配列されたイメージピクセルを有する平面イメージピクセルアレイと、制御回路と、平面イメージピクセルアレイおよび制御回路の間に結合された導電性ビアの二次元アレイとを有するイメージセンサを操作するための方法は、各導電性ビアが平面イメージピクセルアレイに垂直である一部を有する場合、平面イメージピクセルアレイのイメージピクセルで、イメージデータを捕捉するステップと、制御回路で、複数行のイメージピクセルを同時に選択するステップと、制御回路で、導電性ビアの二次元アレイの一部によって同時に選択された行のイメージピクセルの各々における複数のイメージピクセルからイメージデータを読み出すステップと、を含むように提供されてもよい。
別の実施形態に従い、制御回路は、導電性ビアの二次元アレイの一部における各導電性ビアに結合されたアナログデジタル変換回路を含み、方法は、各アナログデジタル変換回路で、導電性ビアの関連付けられた一つからイメージデータを受信するステップと、各アナログデジタル変換回路で、受信されたイメージデータをデジタルイメージデータに変換するステップと、を含む。
別の実施形態に従い、イメージセンサは、導電性ビアのさらなる二次元アレイと、導電性ビアのさらなる二次元アレイを通って制御回路へと結合されるデジタル処理回路とを含み、方法は、制御回路で、導電性ビアのさらなる二次元アレイによってデジタル処理回路へとデジタルイメージデータを提供するステップと、デジタル処理回路で、デジタルイメージデータを処理するステップと、を含む。
前述の記述は、他の実施形態においても実践できる本発明の原則を単に例示したものである。
特許を請求する本発明の範囲は、添付する特許請求の範囲の中に存在するが、本願の出願時に特許請求の範囲として存在し、その一部は補正により削除された以下の［予備的な特許請求の範囲］の中にも潜在する。この［予備的な特許請求の範囲］の記載事項は、本願明細書の開示に含まれるものとする。
［予備的な特許請求の範囲］
［予備請求項８］
互いに反対側の第一表面および第二表面を有する第一の半導体集積回路ダイと、
前記第一表面に取り付けられた第二の半導体集積回路ダイであって、前記第二の半導体集積回路ダイは、複数のイメージセンサピクセルのアレイを含み、前記第一の半導体集積回路ダイは、イメージデータを捕捉するために前記複数のイメージセンサピクセルを操作するための制御回路を含む、第二の半導体集積回路ダイと、
前記第二表面に取り付けられた第三の半導体集積回路ダイであって、前記第三の半導体集積回路ダイは、前記イメージデータを処理するための処理回路を含む、第三の半導体集積回路ダイと、
前記制御回路と前記第一表面を通る前記複数のイメージセンサピクセルとの間に結合された複数の垂直導電性相互接続と、
前記制御回路と前記第二表面を通る前記処理回路との間に結合された複数のさらなる垂直導電性相互接続であって、複数のイメージセンサピクセルの前記アレイは、前記第二の半導体集積回路ダイ上の複数のピクセル行および複数のピクセル列に配列され、前記複数の垂直導電性相互接続は、前記複数のピクセル列の各々に結合された垂直列相互接続を含む、複数のさらなる垂直導電性相互接続と、
ピクセル電力供給電圧を供給するように構成されたピクセル電力供給端子と、
複数のスイッチであって、前記複数のスイッチの各々は、前記ピクセル電力供給端子と前記複数の垂直列相互接続のうちの関連付けられた一つとの間に挿入される、複数のスイッチと、を含む、ことを特徴とするスタックトチップイメージセンサ。
［予備請求項９］
前記制御回路は複数のアナログデジタル変換回路を含み、前記複数のアナログデジタル変換回路の各々は、前記複数の垂直導電性相互接続のうちの選択された一つへと結合される、ことを特徴とする請求項８に記載のスタックトチップイメージセンサ。
［予備請求項１０］
前記複数のイメージセンサピクセルの各々は、前記複数の垂直列相互接続のうちの選択された一つに結合された第一端子と、前記複数のアナログデジタル変換回路のうちの選択された一つへと結合された第二端子とを有するソースフォロワトランジスタを含む、ことを特徴とする請求項８に記載のスタックトチップイメージセンサ。
［予備請求項１１］
前記複数のイメージセンサピクセルのうちの選択された一つの前記ソースフォロワトランジスタの前記第二端子は、少なくとも一つの他のイメージセンサピクセルの前記ソースフォロワトランジスタの前記第二端子に結合される、ことを特徴とする請求項１０に記載のスタックトチップイメージセンサ。
［予備請求項１２］
各イメージセンサピクセルは、当該イメージセンサピクセルの前記ソースフォロワトランジスタの前記第二端子と、前記複数のアナログデジタル変換回路のうちの前記選択された一つとの間に結合された行選択トランジスタをさらに含む、ことを特徴とする請求項１１に記載のスタックトチップイメージセンサ。
［予備請求項１３］
前記複数の垂直導電性相互接続は、前記複数のピクセル行の各々に結合された垂直行相互接続を含み、任意のピクセル行における各イメージセンサピクセルの前記行選択トランジスタは、前記複数の垂直行相互接続のうちの選択された一つに結合されたゲート端子を含む、ことを特徴とする請求項１２に記載のスタックトチップイメージセンサ。
［予備請求項１４］
前記制御回路は、前記第二の半導体集積回路ダイにおける接地平面をさらに含む、ことを特徴とする請求項１３に記載のスタックトチップイメージセンサ。
［予備請求項１５］
前記第一の半導体集積回路ダイにおけるさらなる接地平面と、前記複数のアナログデジタル変換回路の各々と前記複数の垂直導電性相互接続のうちの前記選択された一つとの間に結合されたキャパシタと、をさらに含む、
ことを特徴とする請求項１３に記載のスタックトチップイメージセンサ。
［予備請求項１６］
複数の行および複数の列に配列された複数のイメージピクセルを有する平面イメージピクセルアレイと、制御回路と、前記平面イメージピクセルアレイと前記制御回路との間に結合された複数の導電性ビアの二次元アレイとを有するイメージセンサを操作するための方法であって、前記複数の導電性ビアの各々は、前記平面イメージピクセルアレイに垂直な一部を有し、前記方法は、
前記平面イメージピクセルアレイの前記複数のイメージピクセルでイメージデータを捕捉するステップと、
前記制御回路で、複数のイメージピクセルの複数の行を同時に選択するステップと、
前記制御回路で、複数の導電性ビアの前記二次元アレイの一部によって、複数のイメージピクセルの前記同時に選択された複数の行の各々における複数のイメージピクセルから前記イメージデータを読み出すステップと、を含む、ことを特徴とする方法。
［予備請求項１７］
前記制御回路は、複数の導電性ビアの前記二次元アレイの前記一部における前記複数の導電性ビアの各々に結合されたアナログデジタル変換回路をさらに含み、前記方法は、
前記複数のアナログデジタル変換回路の各々で、前記複数の導電性ビアのうちの関連付けられた一つから前記イメージデータを受信するステップと、
前記複数のアナログデジタル変換回路の各々で、前記受信されたイメージデータをデジタルイメージデータへと変換するステップと、をさらに含む、ことを特徴とする請求項１６に記載の方法。
［予備請求項１８］
前記イメージセンサは、複数の導電性ビアのさらなる二次元アレイと、複数の導電性ビアの前記さらなる二次元アレイを通って前記制御回路へと結合されたデジタル処理回路と、をさらに含み、前記方法は、
前記制御回路で、複数の導電性ビアの前記さらなる二次元アレイによって前記デジタル処理回路へと前記デジタルイメージデータを提供するステップと、
前記デジタル処理回路で、前記デジタルイメージデータを処理するステップと、をさらに含む、ことを特徴とする請求項１７に記載の方法。
１０ イメージングシステム
１２ カメラモジュール
１４ レンズ
１５ 第一表面
１６ スタックトチップイメージセンサ
１７ イメージピクセルアレイ
１８，５０ 処理回路
１９ 第二表面
２１ イメージ光
３０ イメージセンサピクセル
３１ ピクセルブロック
４０ 垂直導電性相互接続
４０Ｂ 垂直ブロック相互接続
４０Ｃ 垂直列相互接続
４０Ｒ 垂直行相互接続
４０ＲＩ 内部行相互接続
４４ 制御回路

Claims (19)

  1. 互いに反対側の第一表面および第二表面を有する半導体基板と、
    前記第一表面を通ってイメージ光を受信するように構成された、前記半導体基板における複数のイメージセンサピクセルのアレイと、
    前記第二表面を通って伸長する複数の垂直導電性相互接続によって、複数のイメージセンサピクセルの前記アレイへと結合された制御回路と、
    を含み、
    複数のイメージセンサピクセルの前記アレイは複数のピクセルブロックを含み、前記複数の垂直導電性相互接続は複数の垂直ブロック相互接続を含み、前記複数の垂直ブロック相互接続の各々は、前記複数のピクセルブロックの各々における複数のイメージセンサピクセルを、前記第二表面を通って前記制御回路へと結合し、
    前記制御回路は、ピクセル電力供給端子、および、前記ピクセル電力供給端子と前記垂直ブロック相互接続との間に介在するスイッチ回路を備えていることを特徴とする、スタックトチップイメージセンサ。
  2. 前記複数のピクセルブロックは、第一のピクセルブロックと、前記第一のピクセルブロックとは異なる第二のピクセルブロックとを含み、前記複数の垂直ブロック相互接続のうちの第一の垂直ブロック相互接続は、前記第一のピクセルブロックのイメージセンサピクセルを前記第二表面を通って前記制御回路へと結合し、前記複数の垂直ブロック相互接続のうち前記第一の垂直ブロック相互接続とは異なる第二の垂直ブロック相互接続は、前記第二のピクセルブロックのイメージセンサピクセルを前記第二表面を通って前記制御回路へと結合している、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。
  3. 前記複数のピクセルブロックの各ピクセルブロックは、与えられた数のイメージセンサピクセルを含む、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。
  4. 前記複数のピクセルブロックの各々のピクセルブロックは、第一の数のピクセル列および第二の数のピクセル行からなる複数のイメージセンサピクセルを含み、前記第一の数は前記第二の数よりも大きい、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。
  5. 前記半導体基板は第一の半導体集積回路内に形成され、前記制御回路は第一の半導体集積回路とは異なる第二の半導体集積回路内に形成される、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。
  6. 前記制御回路は、前記アレイ内のイメージセンサピクセルの複数行を同時に選択し、これらの同時に選択されたイメージセンサピクセルの各行内の複数のイメージセンサピクセルからイメージデータをを読み出すように構成されている、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。
  7. 前記複数のイメージセンサピクセルの各々は、前記複数の垂直列相互接続のうちの選択された一つに結合された第一端子を有するソースフォロワトランジスタを含む、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。
  8. 前記制御回路は、半導体集積回路ダイにおける接地平面と、前記半導体集積回路ダイにおける追加的な接地表面とを含む、ことを特徴とする請求項１に記載のスタックトチップイメージセンサ。
  9. 互いに反対側の第一表面および第二表面と、複数のピクセルブロックを含む、イメージセンサピクセルのアレイとを有する第一の半導体集積回路ダイと、
    前記第一の半導体集積回路ダイの第二表面に取り付けられた第二の半導体集積回路ダイであって、イメージデータを捕捉する前記複数のイメージセンサピクセルを操作するための制御回路を含む第二の半導体集積回路ダイと、
    前記第一の半導体集積回路ダイの前記第二表面を通って前記制御回路と前記アレイとの間に結合された複数の垂直導電性相互接続と、を含み、
    前記複数のピクセルブロックは、前記アレイの複数の行と複数の列とを構成し、
    前記複数の垂直導電性相互接続の各々は、前記複数のピクセルブロックのうちの対応する一つに結合されている、ことを特徴とするイメージセンサ。
  10. 前記制御回路は、前記イメージデータを、前記複数の垂直導電性相互接続を介して前記ピクセルブロックに捕捉するための制御信号を提供するように構成されていることを特徴とする請求項９に記載のイメージセンサ。
  11. 前記制御回路は、前記イメージデータを前記複数の垂直導電性相互接続を介して、前記ピクセルブロックに受信するための制御信号を提供するように構成されている、ことを特徴とする請求項９に記載のイメージセンサ。
  12. 前記制御回路は複数のアナログデジタル変換回路を含み、前記複数のアナログデジタル変換回路の各々は、前記複数の垂直導電性相互接続のうちの選択された一つに結合される、ことを特徴とする請求項９に記載のイメージセンサ。
  13. 前記複数のイメージセンサピクセルは、前記第一表面を通過した光に応答してイメージデータを生成するように構成されている、ことを特徴とする請求項９に記載のイメージセンサ。
  14. 互いに反対側の第一表面および第二表面を有する半導体基板と、
    前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板における複数のイメージセンサピクセルのアレイと、
    前記第二表面を通って伸びる複数の垂直導電性相互接続によって前記複数のイメージセンサピクセルの前記アレイへと結合された制御回路と、
    を含み、
    前記複数のイメージセンサピクセルの前記アレイはピクセル行およびピクセル列に配置された複数のイメージセンサピクセルを含み、前記複数の垂直導電性相互接続は複数の垂直列相互接続を含み、前記各ピクセル列は、前記複数の垂直列相互接続の選択された１つへと結合され、
    前記制御回路は、複数のアナログデジタル変換回路を有し、前記複数の垂直列相互接続の各々は、前記複数のアナログデジタル変換回路の選ばれた一つに結合されている、ことを特徴とするスタックトチップイメージセンサ。
  15. 前記半導体基板は、シリコン半導体基板を含み、前記第二表面を通って伸びる前記複数の垂直導電性相互接続は、前記第二表面を通って複数のイメージセンサピクセルの前記アレイへと前記制御回路を結合する前記複数のスルーシリコンビアを含む、ことを特徴とする請求項１４に記載のスタックトチップイメージセンサ。
  16. 前記第二表面を通って伸長する前記複数の垂直導電性相互接続は、前記第二表面から突出する複数のマイクロバンプの二次元アレイを含む、ことを特徴とする請求項１４に記載のスタックトチップイメージセンサ。
  17. 前記制御回路は前記複数の垂直導電性相互接続に結合された行ドライバ回路を含み、前記行ドライバ回路は、前記複数の垂直導電性相互接続によって前記複数のイメージセンサピクセルへと複数のピクセル制御信号を供給するように構成される、ことを特徴とする請求項１４に記載のスタックトチップイメージセンサ。
  18. 前記複数の垂直列相互接続は、複数のイメージセンサピクセルの前記アレイの端部に沿って前記複数のピクセル列に結合され、前記複数のイメージセンサピクセルの前記アレイは、複数のピクセルブロックを含み、前記スタックトチップイメージセンサは、
    前記複数のピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記複数のピクセル行のうちの選択された一つに結合され、前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記制御回路へと前記関連付けられたピクセルブロックにおける複数のイメージセンサピクセルを結合している、ことを特徴とする請求項１７に記載のスタックトチップイメージセンサ。
  19. 前記半導体基板は第一の半導体集積回路内に形成され、前記制御回路は第一の半導体集積回路とは異なる第二の半導体集積回路内に形成されている、ことを特徴とする請求項１４に記載のスタックトチップイメージセンサ。
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