JP7279736B2 - 撮像素子および撮像装置 - Google Patents
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特許文献1 特開2012-199802号公報
Claims (46)
- 積層された複数の半導体基板を備える撮像素子であって、
前記複数の半導体基板は、
光電変換された電荷に基づく画素信号を出力する複数の画素を含む単位ブロックが複数配置される第1半導体基板と、
複数の前記単位ブロックのうち第1単位ブロックに含まれる前記複数の画素に対して、グローバル電子シャッタ動作とローリング電子シャッタ動作とのうちいずれか一方の電子シャッタ動作により前記画素信号の読み出しを行わせる第1行制御部と、複数の前記単位ブロックのうち第2単位ブロックに含まれる前記複数の画素に対して、グローバル電子シャッタ動作とローリング電子シャッタ動作とのうちいずれか一方の電子シャッタ動作により前記画素信号の読み出しを行わせる第2行制御部と、前記第1行制御部により前記第1単位ブロックに含まれる前記複数の画素から読み出された前記画素信号をデジタル信号に変換する複数の第1変換回路を含む第1周辺回路と、前記第2行制御部により前記第2単位ブロックに含まれる前記複数の画素から読み出された前記画素信号をデジタル信号に変換する複数の第2変換回路を含む第2周辺回路とが配置される第2半導体基板と
を有する撮像素子。 - 請求項1に記載の撮像素子において、
前記複数の第1変換回路の数は、前記第1単位ブロックに含まれる前記複数の画素の数よりも少なく、
前記複数の第2変換回路の数は、前記第2単位ブロックに含まれる前記複数の画素の数よりも少ない撮像素子。 - 請求項1または請求項2に記載の撮像素子において、
前記第1単位ブロックと前記第2単位ブロックとは、行方向に並んで配置される撮像素子。 - 請求項3に記載の撮像素子において、
前記第1周辺回路と前記第2周辺回路とは、前記行方向に並んで配置される撮像素子。 - 請求項4に記載の撮像素子において、
前記第1単位ブロックと前記第2単位ブロックとは、前記行方向において隣に並んで配置される撮像素子。 - 請求項5に記載の撮像素子において、
前記第1周辺回路と前記第2周辺回路とは、前記行方向において隣に並んで配置される撮像素子。 - 請求項1または請求項2に記載の撮像素子において、
前記第1単位ブロックと前記第2単位ブロックとは、列方向に並んで配置される撮像素子。 - 請求項7に記載の撮像素子において、
前記第1周辺回路と前記第2周辺回路とは、前記列方向に並んで配置される撮像素子。 - 請求項7に記載の撮像素子において、
前記第1単位ブロックと前記第2単位ブロックとは、前記列方向において隣に並んで配置される撮像素子。 - 請求項9に記載の撮像素子において、
前記第1周辺回路と前記第2周辺回路とは、前記列方向において隣に並んで配置される撮像素子。 - 請求項1から請求項10のいずれか一項に記載の撮像素子において、
前記第1単位ブロックと前記第1周辺回路とは、前記複数の半導体基板が積層される積層方向において少なくとも一部が重なるように配置され、
前記第2単位ブロックと前記第2周辺回路とは、前記積層方向において少なくとも一部が重なるように配置される撮像素子。 - 請求項1から請求項10のいずれか一項に記載の撮像素子において、
前記第1単位ブロックと前記第1周辺回路とは、前記複数の半導体基板が積層される積層方向において少なくとも一部が対向するように配置され、
前記第2単位ブロックと前記第2周辺回路とは、前記積層方向において少なくとも一部が対向するように配置される撮像素子。 - 請求項1から請求項12のいずれか一項に記載の撮像素子において、
前記第1単位ブロックに含まれる前記複数の画素は、行方向に並んで配置され、
前記第2単位ブロックに含まれる前記複数の画素は、前記行方向に並んで配置される撮像素子。 - 請求項13に記載の撮像素子において、
前記第1単位ブロックに含まれる前記複数の画素は、列方向に並んで配置され、
前記第2単位ブロックに含まれる前記複数の画素は、前記列方向に並んで配置される撮像素子。 - 請求項1から請求項14のいずれか一項に記載の撮像素子において、
前記複数の第1変換回路は、行方向に並んで配置され、
前記複数の第2変換回路は、前記行方向に並んで配置される撮像素子。 - 請求項1から請求項15のいずれか一項に記載の撮像素子において、
前記第1周辺回路は、前記第1単位ブロックに含まれる前記画素から読み出された前記画素信号に含まれるノイズを除去するための第1ノイズ除去回路を有し、
前記第2周辺回路は、前記第2単位ブロックに含まれる前記画素から読み出された前記画素信号に含まれるノイズを除去するための第2ノイズ除去回路を有する撮像素子。 - 請求項16に記載の撮像素子において、
前記第1周辺回路は、前記第1ノイズ除去回路を複数有し、
前記第2周辺回路は、前記第2ノイズ除去回路を複数有する撮像素子。 - 請求項17に記載の撮像素子において、
前記第1ノイズ除去回路の数は、前記第1単位ブロックに含まれる前記複数の画素の数よりも少なく、
前記第2ノイズ除去回路の数は、前記第2単位ブロックに含まれる前記複数の画素の数よりも少ない撮像素子。 - 請求項1から請求項18のいずれか一項に記載の撮像素子において、
前記第1単位ブロックに含まれる前記複数の画素から読み出された前記画素信号が出力される複数の第1信号線と、
前記第2単位ブロックに含まれる前記複数の画素から読み出された前記画素信号が出力される複数の第2信号線と
を備える撮像素子。 - 請求項19に記載の撮像素子において、
前記複数の第1信号線の数は、前記第1単位ブロックに含まれる前記複数の画素の数よりも少なく、
前記複数の第2信号線の数は、前記第2単位ブロックに含まれる前記複数の画素の数よりも少ない撮像素子。 - 請求項1から請求項20のいずれか一項に記載の撮像素子において、
前記第1単位ブロックと前記第1周辺回路とは、複数の第1接合部により電気的に接続され、
前記第2単位ブロックと前記第2周辺回路とは、複数の第2接合部により電気的に接続される撮像素子。 - 請求項21に記載の撮像素子において、
前記第1接合部は、前記第1半導体基板と前記第2半導体基板とにそれぞれ配置された第1導電性部材を有し、
前記第2接合部は、前記第1半導体基板と前記第2半導体基板とにそれぞれ配置された第2導電性部材を有する撮像素子。 - 請求項22に記載の撮像素子において、
前記第1接合部は、前記第1半導体基板と前記第2半導体基板とにそれぞれ配置された第1金属部材を有し、
前記第2接合部は、前記第1半導体基板と前記第2半導体基板とにそれぞれ配置された第2金属部材を有する撮像素子。 - 請求項23に記載の撮像素子において、
前記第1金属部材は、銅により構成され、
前記第2金属部材は、銅により構成される撮像素子。 - 請求項21から請求項24のいずれか一項に記載の撮像素子において、
前記第1接合部は、前記第1単位ブロックに含まれる前記複数の画素から読み出された前記画素信号が出力され、
前記第2接合部は、前記第2単位ブロックに含まれる前記複数の画素から読み出された前記画素信号が出力される撮像素子。 - 請求項1に記載の撮像素子において、
前記第2半導体基板は、
複数の前記単位ブロックのうち第3単位ブロックに含まれる前記複数の画素に対して、グローバル電子シャッタ動作とローリング電子シャッタ動作とのうちいずれか一方の電子シャッタ動作により前記画素信号の読み出しを行わせる第3行制御部と、
前記第3行制御部により前記第3単位ブロックに含まれる前記複数の画素から読み出された前記画素信号をデジタル信号に変換する複数の第3変換回路を含む第3周辺回路と
が配置される撮像素子。 - 請求項26に記載の撮像素子において、
前記第1単位ブロックと前記第2単位ブロックとは、行方向に並んで配置され、
前記第1単位ブロックおよび前記第2単位ブロックのうち、いずれか一方の単位ブロックと、前記第3単位ブロックとは、列方向に並んで配置される撮像素子。 - 請求項27に記載の撮像素子において、
前記第1単位ブロックと前記第2単位ブロックとは、前記行方向において隣に並んで配置される撮像素子。 - 請求項27または請求項28に記載の撮像素子において、
前記第1単位ブロックおよび前記第2単位ブロックのうち、いずれか一方の単位ブロックと、前記第3単位ブロックとは、前記列方向において隣に並んで配置される撮像素子。 - 請求項26から請求項29のいずれか一項に記載の撮像素子において、
前記複数の第1変換回路の数は、前記第1単位ブロックに含まれる前記複数の画素の数よりも少なく、
前記複数の第2変換回路の数は、前記第2単位ブロックに含まれる前記複数の画素の数よりも少なく、
前記複数の第3変換回路の数は、前記第3単位ブロックに含まれる前記複数の画素の数よりも少ない撮像素子。 - 請求項26から請求項30のいずれか一項に記載の撮像素子において、
前記第1単位ブロックと前記第1周辺回路とは、前記複数の半導体基板が積層される積層方向において少なくとも一部が重なるように配置され、
前記第2単位ブロックと前記第2周辺回路とは、前記積層方向において少なくとも一部が重なるように配置され、
前記第3単位ブロックと前記第3周辺回路とは、前記積層方向において少なくとも一部が重なるように配置される撮像素子。 - 請求項26から請求項30のいずれか一項に記載の撮像素子において、
前記第1単位ブロックと前記第1周辺回路とは、前記複数の半導体基板が積層される積層方向において少なくとも一部が対向するように配置され、
前記第2単位ブロックと前記第2周辺回路とは、前記積層方向において少なくとも一部が対向するように配置され、
前記第3単位ブロックと前記第3周辺回路とは、前記積層方向において少なくとも一部が対向するように配置される撮像素子。 - 請求項26から請求項32のいずれか一項に記載の撮像素子において、
前記第1単位ブロックに含まれる前記複数の画素は、行方向に並んで配置され、
前記第2単位ブロックに含まれる前記複数の画素は、前記行方向に並んで配置され、
前記第3単位ブロックに含まれる前記複数の画素は、前記行方向に並んで配置される撮像素子。 - 請求項26から請求項32のいずれか一項に記載の撮像素子において、
前記第1単位ブロックに含まれる前記複数の画素は、列方向に並んで配置され、
前記第2単位ブロックに含まれる前記複数の画素は、前記列方向に並んで配置され、
前記第3単位ブロックに含まれる前記複数の画素は、前記列方向に並んで配置される撮像素子。 - 請求項26から請求項34のいずれか一項に記載の撮像素子において、
前記複数の第1変換回路は、行方向に並んで配置され、
前記複数の第2変換回路は、前記行方向に並んで配置され、
前記複数の第3変換回路は、前記行方向に並んで配置される撮像素子。 - 請求項26から請求項35のいずれか一項に記載の撮像素子において、
前記第1周辺回路は、前記第1単位ブロックに含まれる前記画素から読み出された前記画素信号に含まれるノイズを除去するための第1ノイズ除去回路を有し、
前記第2周辺回路は、前記第2単位ブロックに含まれる前記画素から読み出された前記画素信号に含まれるノイズを除去するための第2ノイズ除去回路を有し、
前記第3周辺回路は、前記第3単位ブロックに含まれる前記画素から読み出された前記画素信号に含まれるノイズを除去するための第3ノイズ除去回路を有する撮像素子。 - 請求項36に記載の撮像素子において、
前記第1周辺回路は、前記第1ノイズ除去回路を複数有し、
前記第2周辺回路は、前記第2ノイズ除去回路を複数有し、
前記第3周辺回路は、前記第3ノイズ除去回路を複数有する撮像素子。 - 請求項37に記載の撮像素子において、
前記第1ノイズ除去回路の数は、前記第1単位ブロックに含まれる前記複数の画素の数よりも少なく、
前記第2ノイズ除去回路の数は、前記第2単位ブロックに含まれる前記複数の画素の数よりも少く、
前記第3ノイズ除去回路の数は、前記第3単位ブロックに含まれる前記複数の画素の数よりも少ない撮像素子。 - 請求項26から請求項38のいずれか一項に記載の撮像素子において、
前記第1単位ブロックに含まれる前記複数の画素から読み出された前記画素信号が出力される複数の第1信号線と、
前記第2単位ブロックに含まれる前記複数の画素から読み出された前記画素信号が出力される複数の第2信号線と、
前記第3単位ブロックに含まれる前記複数の画素から読み出された前記画素信号が出力される複数の第3信号線と
を備える撮像素子。 - 請求項39に記載の撮像素子において、
前記複数の第1信号線の数は、前記第1単位ブロックに含まれる前記複数の画素の数よりも少なく、
前記複数の第2信号線の数は、前記第2単位ブロックに含まれる前記複数の画素の数よりも少く、
前記複数の第3信号線の数は、前記第3単位ブロックに含まれる前記複数の画素の数よりも少ない撮像素子。 - 請求項26から請求項40のいずれか一項に記載の撮像素子において、
前記第1単位ブロックと前記第1周辺回路とは、複数の第1接合部により電気的に接続され、
前記第2単位ブロックと前記第2周辺回路とは、複数の第2接合部により電気的に接続され、
前記第3単位ブロックと前記第3周辺回路とは、複数の第3接合部により電気的に接続される撮像素子。 - 請求項41に記載の撮像素子において、
前記第1接合部は、前記第1半導体基板と前記第2半導体基板とにそれぞれ配置された第1導電性部材を有し、
前記第2接合部は、前記第1半導体基板と前記第2半導体基板とにそれぞれ配置された第2導電性部材を有し、
前記第3接合部は、前記第1半導体基板と前記第2半導体基板とにそれぞれ配置された第3導電性部材を有する撮像素子。 - 請求項42に記載の撮像素子において、
前記第1接合部は、前記第1半導体基板と前記第2半導体基板とにそれぞれ配置された第1金属部材を有し、
前記第2接合部は、前記第1半導体基板と前記第2半導体基板とにそれぞれ配置された第2金属部材を有し、
前記第3接合部は、前記第1半導体基板と前記第2半導体基板とにそれぞれ配置された第3金属部材を有する撮像素子。 - 請求項43に記載の撮像素子において、
前記第1金属部材は、銅により構成され、
前記第2金属部材は、銅により構成され、
前記第3金属部材は、銅により構成される撮像素子。 - 請求項41から請求項44のいずれか一項に記載の撮像素子において、
前記第1接合部は、前記第1単位ブロックに含まれる前記複数の画素から読み出された前記画素信号が出力され、
前記第2接合部は、前記第2単位ブロックに含まれる前記複数の画素から読み出された前記画素信号が出力され、
前記第3接合部は、前記第3単位ブロックに含まれる前記複数の画素から読み出された前記画素信号が出力される撮像素子。 - 請求項1から請求項45のいずれか一項に記載の撮像素子を備える撮像装置。
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