JP7322995B2 - 撮像素子、および撮像装置 - Google Patents

Description

本発明は、撮像素子、および撮像装置に関する。

裏面照射型撮像チップと信号処理チップとが積層された撮像素子（以下、積層型撮像素子という）を備えた電子機器が提案されている（特許文献１参照）。積層型撮像素子は、裏面照射型撮像チップと信号処理チップとが、所定の領域ごとにマイクロバンプを介して接続されるように積層されている。

特開２００６－４９３６１号公報

しかしながら、従来の撮像素子において、上記領域に画像を分けて、該領域ごとに撮像画像を取得する提案は多くなく、撮像素子の使い勝手が十分とはいえなかった。

本発明による撮像素子は、光を電荷に変換する第１光電変換部と、前記第１光電変換部の隣に配置され、光を電荷に変換する第２光電変換部と、光を電荷に変換する第３光電変換部と、前記第１光電変換部で変換された電荷に基づく第１信号に信号処理を行う第１信号処理部と、前記第２光電変換部で変換された電荷に基づく第２信号と、前記第３光電変換部で変換された電荷に基づく第３信号とに信号処理を行う第２信号処理部とを備え、前記第２光電変換部は、行方向と列方向とのうちいずれか一方の方向において前記第１光電変換部と前記第３光電変換部との間に配置され、前記第１光電変換部で変換された電荷を蓄積する蓄積時間が終了する第１タイミングと、前記第２光電変換部で変換された電荷を蓄積する蓄積時間が終了する第２タイミングとの間の期間は、前記第２タイミングと、前記第３光電変換部で変換された電荷を蓄積する蓄積時間が終了する第３タイミングとの間の期間よりも短い。
また、本発明による撮像装置は、上記に記載の撮像素子を備える。

本発明によれば、単位領域を仕切る境界部における画像の歪みを抑えることができる。

積層型撮像素子の断面図である。 撮像チップの画素配列と単位領域を説明する図である。 単位領域の回路を説明する図である。 撮像素子の機能的構成を示すブロック図である。 撮像素子の撮像面における単位領域の配列と、セルの配列を例示する図である。 図６(a)は、セル内の４つの単位領域に含まれる画素に対する読み出し制御を説明する図、図６(b)は、図６(a)の読み出し制御によって読み出される画素信号の読み出し順を表す図である。 隣接する４つのセルについての画素信号の読み出し順を表す図である。 一実施の形態による撮像装置の構成を例示するブロック図である。 焦点検出用の画素列を例示する図である。 図１０(a)は、変形例１におけるセル内の４つの単位領域に含まれる画素に対する読み出し制御を説明する図、図１０(b)は、図１０(a)の読み出し制御によって読み出される画素信号の読み出し順を表す図である。 隣接する４つのセルについての変形例１による画素信号の読み出し順を表す図である。 図１２(a)は、変形例５におけるセル内の４つの単位領域に含まれる画素に対する読み出し制御を説明する図、図１２(b)は、図１２(a)の読み出し制御によって読み出される画素信号の読み出し順を表す図である。

以下、図面を参照して本発明を実施するための形態について説明する。
＜積層型撮像素子の説明＞
始めに、本発明の一実施の形態による電子機器（例えば撮像装置１）に搭載する積層型撮像素子１００について説明する。なお、この積層型撮像素子１００は、本願出願人が先に出願した特願２０１２－１３９０２６号に記載されているものである。図１は、積層型撮像素子１００の断面図である。撮像素子１００は、入射光に対応した画素信号を出力する裏面照射型撮像チップ１１３と、画素信号を処理する信号処理チップ１１１と、画素信号を記憶するメモリチップ１１２とを備える。これら撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２は積層されており、Ｃｕ等の導電性を有するバンプ１０９により互いに電気的に接続される。

なお、図示するように、入射光は主に白抜き矢印で示すＺ軸プラス方向へ向かって入射する。本実施形態においては、撮像チップ１１３において、入射光が入射する側の面を裏面と称する。また、座標軸に示すように、Ｚ軸に直交する紙面左方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。以降のいくつかの図においては、図１の座標軸を基準として、それぞれの図の向きがわかるように座標軸を表示する。

撮像チップ１１３の一例は、裏面照射型のＭＯＳイメージセンサである。ＰＤ層１０６は、配線層１０８の裏面側に配されている。ＰＤ層１０６は、二次元的に配され、入射光に応じた電荷を蓄積する複数のＰＤ（フォトダイオード）１０４、および、ＰＤ１０４に対応して設けられたトランジスタ１０５を有する。

ＰＤ層１０６における入射光の入射側にはパッシベーション膜１０３を介してカラーフィルタ１０２が設けられる。カラーフィルタ１０２は、互いに異なる波長領域を透過する複数の種類を有しており、ＰＤ１０４のそれぞれに対応して特定の配列を有している。カラーフィルタ１０２の配列については後述する。カラーフィルタ１０２、ＰＤ１０４およびトランジスタ１０５の組が、一つの画素を形成する。

カラーフィルタ１０２における入射光の入射側には、それぞれの画素に対応して、マイクロレンズ１０１が設けられる。マイクロレンズ１０１は、対応するＰＤ１０４へ向けて入射光を集光する。

配線層１０８は、ＰＤ層１０６からの画素信号を信号処理チップ１１１に伝送する配線１０７を有する。配線１０７は多層であってもよく、また、受動素子および能動素子が設けられてもよい。

配線層１０８の表面には複数のバンプ１０９が配される。当該複数のバンプ１０９が信号処理チップ１１１の対向する面に設けられた複数のバンプ１０９と位置合わせされて、撮像チップ１１３と信号処理チップ１１１とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。

同様に、信号処理チップ１１１およびメモリチップ１１２の互いに対向する面には、複数のバンプ１０９が配される。これらのバンプ１０９が互いに位置合わせされて、信号処理チップ１１１とメモリチップ１１２とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。

なお、バンプ１０９間の接合には、固相拡散によるＣｕバンプ接合に限らず、はんだ溶融によるマイクロバンプ結合を採用してもよい。また、バンプ１０９は、例えば後述する一つの単位領域に対して一つ程度設ければよい。したがって、バンプ１０９の大きさは、ＰＤ１０４のピッチよりも大きくてもよい。また、画素が配列された画素領域以外の周辺領域において、画素領域に対応するバンプ１０９よりも大きなバンプを併せて設けてもよい。

信号処理チップ１１１は、表裏面にそれぞれ設けられた回路を互いに接続するＴＳＶ（シリコン貫通電極）１１０を有する。ＴＳＶ１１０は、周辺領域に設けられることが好ましい。また、ＴＳＶ１１０は、撮像チップ１１３の周辺領域、メモリチップ１１２にも設けられてよい。

図２は、撮像チップ１１３の画素配列と単位領域１３１を説明する図である。特に、撮像チップ１１３を裏面側から観察した様子を示す。画素領域には例えば２０００万個以上もの画素がマトリックス状に配列されている。本実施形態においては、例えば隣接する４画素×４画素の１６画素が一つの単位領域１３１を形成する。図の格子線は、隣接する画素がグループ化されて単位領域１３１を形成する概念を示す。単位領域１３１を形成する画素の数は、これに限られず１０００個程度、例えば３２画素×６４画素でもよいし、それ以上でもそれ以下でもよい。

画素領域の部分拡大図に示すように、単位領域１３１は、緑色画素Ｇｂ、Ｇｒ、青色画素Ｂおよび赤色画素Ｒの４画素から成るいわゆるベイヤー配列を、上下左右に４つ内包する。緑色画素は、カラーフィルタ１０２として緑色フィルタを有する画素であり、入射光のうち緑色波長帯の光を受光する。同様に、青色画素は、カラーフィルタ１０２として青色フィルタを有する画素であって青色波長帯の光を受光し、赤色画素は、カラーフィルタ１０２として赤色フィルタを有する画素であって赤色波長帯の光を受光する。

本実施形態において、１ブロックにつき単位領域１３１を少なくとも１つ含むように複数のブロックが定義され、各ブロックはそれぞれ異なる制御パラメータで各ブロックに含まれる画素を制御できる。つまり、あるブロックに含まれる画素群と、別のブロックに含まれる画素群とで、撮像条件が異なる撮像信号を取得できる。制御パラメータの例は、フレームレート、ゲイン、間引き率、画素信号を加算する加算行数または加算列数、電荷の蓄積時間または蓄積回数、デジタル化のビット数等である。さらに、制御パラメータは、画素からの画像信号取得後の画像処理におけるパラメータであってもよい。

図３は、単位領域の回路を説明する図である。図３において、単位領域１３１は、隣接する３画素×３画素の９画素により形成される。なお、単位領域１３１に含まれる画素の数はこれに限られない。単位領域１３１の二次元的な位置を画素Ａ等で示す。

単位領域１３１に含まれる画素のリセットトランジスタは、画素ごとに個別にオンオフされる。図３に示す例において、画素Ａのリセットトランジスタをオンオフするリセット配線３００が設けられており、画素Ｂのリセットトランジスタをオンオフするリセット配線３１０が、上記リセット配線３００とは別個に設けられている。同様に画素Ｃのリセットトランジスタをオンオフするリセット配線３２０が、上記リセット配線３００、３１０とは別個に設けられている。他の画素Ｄから画素Ｉに対しても、それぞれのリセットトランジスタをオンオフする専用線路が配されている。

単位領域１３１に含まれる画素の転送トランジスタも、画素ごとに個別にオンオフされる。図３に示す例において、画素Ａの転送トランジスタをオンオフする転送配線３０２、画素Ｂの転送トランジスタをオンオフする転送配線３１２、画素Ｃの転送トランジスタをオンオフする転送配線３２２が、別個に設けられている。他の画素Ｄから画素Ｉに対しても、それぞれの転送トランジスタを選択する専用線路が配されている。

単位領域１３１に含まれる画素の選択トランジスタも画素ごとに個別にオンオフされる。図３に示す例において、画素Ａの選択トランジスタをオンオフする選択配線３０６、画素Ｂの選択トランジスタをオンオフする選択配線３１６、画素Ｃの選択トランジスタをオンオフする選択配線３２６が、別個に設けられている。他の画素Ｄから画素Ｉに対しても、それぞれの選択トランジスタを選択する専用線路が配されている。

なお、電源配線３０４は、単位領域１３１に含まる各画素Ａから画素Ｉで共通に接続されている。同様に、出力配線３０８は、単位領域１３１に含まる各画素Ａから画素Ｉで共通に接続されている。さらに、電源配線３０４は複数の単位領域間で共通に接続されるが、出力配線３０８は単位領域ごとに設けられる。

単位領域１３１のリセットトランジスタおよび転送トランジスタを個別にオンオフすることにより、単位領域１３１に含まれる各画素Ａから画素Ｉに対して独立して、電荷の蓄積開始時間、蓄積終了時間、転送タイミングを含む電荷蓄積を制御することができる。また、単位領域１３１の選択トランジスタを個別にオンオフすることにより、各画素Ａから画素Ｉの画素信号を共通の出力配線３０８を介して出力することができる。

ここで単位領域１３１に含まれる各画素Ａから画素Ｉについて、行および列に対して規則的な順序で電荷蓄積を制御する、いわゆるローリングシャッタ方式がある。ローリングシャッタ方式では行ごとに画素を選択してから列を指定するので、図３の例において「ＡＢＣＤＥＦＧＨＩ」の順序で画素信号が出力される。

このように単位領域１３１を基準として回路を構成することにより、単位領域１３１ごとに電荷蓄積時間を制御することができる。換言すると、単位領域１３１間で、異なったフレームレートによる画素信号をそれぞれ出力させることができる。更に言えば、一方の単位領域１３１に１回の電荷蓄積を行わせている間に、他方の単位領域１３１に何回もの電荷蓄積を繰り返させてその都度画素信号を出力させることにより、これらの単位領域１３１間で異なるフレームレートで動画用の各フレームを出力することもできる。

図４は、撮像素子１００の機能的構成を示すブロック図である。アナログのマルチプレクサ４１１は、単位領域１３１を形成する９個のＰＤ１０４を順番に選択して、それぞれの画素信号を当該単位領域１３１に対応して設けられた出力配線３０８へ出力させる。マルチプレクサ４１１は、ＰＤ１０４と共に、撮像チップ１１３に形成される。

マルチプレクサ４１１を介して出力された画素信号は、信号処理チップ１１１に形成された、相関二重サンプリング（ＣＤＳ）・アナログ／デジタル（Ａ／Ｄ）変換を行う信号処理回路４１２により、ＣＤＳおよびＡ／Ｄ変換が行われる。Ａ／Ｄ変換された画素信号は、デマルチプレクサ４１３に引き渡され、それぞれの画素に対応する画素メモリ４１４に格納される。デマルチプレクサ４１３および画素メモリ４１４は、メモリチップ１１２に形成される。

演算回路４１５は、画素メモリ４１４に格納された画素信号を処理して後段の画像処理部に引き渡す。演算回路４１５は、信号処理チップ１１１に設けられてもよいし、メモリチップ１１２に設けられてもよい。なお、図４では１つの単位領域１３１の分の接続を示すが、実際にはこれらが単位領域１３１ごとに存在して、並列で動作する。ただし、演算回路４１５は単位領域１３１ごとに存在しなくても良く、例えば、一つの演算回路４１５がそれぞれの単位領域１３１に対応する画素メモリ４１４の値を順に参照しながらシーケンシャルに処理してもよい。

上記の通り、単位領域１３１のそれぞれに対応して出力配線３０８が設けられている。撮像素子１００は撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２を積層しているので、これら出力配線３０８にバンプ１０９を用いたチップ間の電気的接続を用いることにより、各チップを面方向に大きくすることなく配線を引き回すことができる。

単位領域１３１に対する画素順次読み出し制御は、隣接する４つの単位領域１３１毎に独立に行う制御を協調して行う。ここでは便宜上を隣接する４つの単位領域１３１をセルＣと名付ける。図５は、撮像素子１００（撮像チップ１１３）の撮像面における単位領域１３１の配列と、セルＣの配列を例示する図である。

図６は、図５における１つのセルＣを拡大した図であり、図６(a)は、セルＣ内の４つの単位領域１３１ａ～１３１ｄに含まれる画素に対する読み出し制御を説明する図である。図６(a)において、隣接する４つの単位領域１３１ａ～１３１ｄに、それぞれ１６画素が含まれている。本実施形態では、各単位領域１３１ａ～１３１ｄの中で、４つの単位領域１３１ａ～１３１ｄを仕切る縦横の境界線の交点Ｐに最も近い位置の画素を読み出し開始画素（図６(a）において斜線で示す)とする。そして、水平方向において点Ｐから離れる向き、および垂直方向において点Ｐから離れる向きに画素順次に画素信号を読み出し、各単位領域１３１ａ～１３１ｄの中で、点Ｐから最も遠い位置の画素を読み出し終了画素とする。

具体的には、単位領域１３１ａの場合、右下に位置する読み出し開始画素から水平左方向に読み出しながら、垂直上方向へ走査し、左上に位置する読み出し終了画素まで画素順次に読み出すように、読み出し制御される。これにより、単位領域１３１ａを形成する１６画素の画素信号が順番に読み出される。

単位領域１３１ｂの場合、右上に位置する読み出し開始画素から水平左方向に読み出しながら、垂直下方向へ走査し、左下に位置する読み出し終了画素まで画素順次に読み出すように、読み出し制御される。これにより、単位領域１３１ｂを形成する１６画素の画素信号が順番に読み出される。

単位領域１３１ｃの場合、左下に位置する読み出し開始画素から水平右方向に読み出しながら、垂直上方向へ走査し、右上に位置する読み出し終了画素まで画素順次に読み出すように、読み出し制御される。これにより、単位領域１３１ｃを形成する１６画素の画素信号が順番に読み出される。

単位領域１３１ｄの場合、左上に位置する読み出し開始画素から水平右方向に読み出しながら、垂直下方向へ走査し、右下に位置する読み出し終了画素まで画素順次に読み出すように、読み出し制御される。これにより、単位領域１３１ｄを形成する１６画素の画素信号が順番に読み出される。

セルＣにおいて、上記４つの単位領域１３１ａ～１３１ｄのそれぞれにおける読み出し制御を並行して同タイミングで行うと、セルＣに含まれる６４画素（４×１６画素）の画素信号が１６回に分けて順番に読み出される。

図６(b)は、図６(a)に例示した読み出し制御によって読み出される画素信号の読み出し順を表す図である。１番が読み出し開始画素に対応し、１６番が読み出し終了画素に対応する。４つの単位領域１３１ａ～１３１ｄのそれぞれで並行して同タイミングで行うので、セルＣにおいて同じ番号で示される４つの画素からは、それぞれ同タイミングで画素信号が読み出される。図６(b)によれば、４つの単位領域１３１ａ～１３１ｄを仕切る横の境界線を挟んで上下に隣接する画素からは、同じタイミングで画素信号が読み出される。また、４つの単位領域１３１ａ～１３１ｄを仕切る縦の境界線を挟んで左右に隣接する画素からも、同じタイミングで画素信号が読み出される。

上述した隣接する４つの単位領域毎に独立に行う制御を協調して行う読み出し制御を、図５に例示した全てのセルＣで並行して同タイミングで行うと、撮像チップ１１３に含まれる全ての画素の画素信号が、１６回に分けて順番に読み出される。

図７は、隣接する４つのセルＣについて、上述した読み出し制御によって読み出される画素信号の読み出し順を表す図である。１番が読み出し開始画素に対応し、１６番が読み出し終了画素に対応する。４つのセルＣのそれぞれで並行して同タイミングで行うので、図７において同じ番号で示される１６個の画素からは、それぞれ同じタイミングで画素信号が読み出される。

図７によれば、隣接する４つのセルＣを仕切る横の境界線を挟んで上下に隣接する画素からは、同じタイミングで画素信号が読み出される。また、隣接する４つのセルＣを仕切る縦の境界線を挟んで左右に隣接する画素からも、同じタイミングで画素信号が読み出される。

このように、本実施形態によれば、セルＣを構成する４つの単位領域１３１ａ～１３１ｄを仕切る境界線を挟んで上下および左右にそれぞれ隣接する画素から、同じタイミングで取得された画素信号を得ることができる。さらに、隣接する４つのセルＣを仕切る境界線を挟んで上下および左右に隣接する画素から、同じタイミングで取得された画素信号を得ることができる。

画素順次読み出しを行う場合、上述したように、単位領域１３１を形成する１６画素の画素間で電荷蓄積タイミングが少しずつずれる。このタイミングのずれは、撮像装置１で動いている被写体を撮影する場合には、画像の歪みとして現れる。

このような画像の歪みは、単位領域１３１と単位領域１３１との間の境界においても生じるところ、本実施形態においては、セルＣを構成する４つの単位領域１３１ａ～１３１ｄを仕切る境界線を挟んで隣接する画素間で、画素信号の取得タイミングが同じになるように読み出し制御したので、セルＣ内の４つの単位領域１３１ａ～１３１ｄを仕切る境界部における画像の歪み（境界部の両側で画素信号が大きく異なることで生じる画像割れ）を防止し得る。

さらに、上記のような画像の歪みは、隣接するセルＣとセルＣとの間の境界においても生じるところ、本実施形態においては、隣接する４つのセルＣを仕切る境界線を挟んで隣接する画素間で、画素信号の取得タイミングが同じになるように読み出し制御したので、隣接するセルＣを仕切る境界部における画像の歪み（境界部の両側で画素信号が大きく異なることで生じる画像割れ）も防止し得る。

＜撮像装置の説明＞
図８は、上述した撮像素子１００を有する撮像装置１の構成を例示するブロック図である。図８において、撮像装置１は、撮像光学系１０、撮像部２０、画像処理部３０、ワークメモリ４０、表示部５０、記録部６０、および制御部７０を有する。

撮像光学系１０は、複数のレンズから構成され、被写界からの光束を撮像部２０へ導く。撮像光学系１０は、撮像装置１と一体に構成されていても、撮像装置１に対して交換可能に構成されていてもよい。また、撮像光学系１０には、フォーカスレンズを内蔵していても、ズームレンズを内蔵していてもよい。

撮像部２０は、上述した撮像素子１００と、撮像素子１００を駆動する駆動部２１とを有する。撮像素子１００は、駆動部２１が出力する制御信号によって駆動制御されることにより、上述したように、隣接する４つの単位領域毎に独立に行う制御を協調して行う読み出し制御が可能である。駆動部２１に対する読み出し制御の指示は、制御部７０が行う。

画像処理部３０は、ワークメモリ４０と協働して、撮像部２０で撮像された画像データに対する画像処理を行う。本実施形態において、画像処理部３０は、通常の画像処理（色信号処理、ガンマ補正など）に加えて、画像に含まれる主要被写体の検出処理も行う。画像処理部３０による主要被写体の検出は、公知の顔検出機能を用いて行うことができる。また、顔検出に加えて、例えば特開2010-16621号公報（US2010/0002940号）に記載されているように、画像に含まれる人体を主要被写体として検出するようにしてもよい。

ワークメモリ４０は、JPEG圧縮前後やMPEG圧縮前後の画像データなどを一時的に記憶する。表示部５０は、例えば液晶表示パネル５１によって構成され、撮像部２０で撮像された画像（静止画や動画）や各種情報を表示したり、操作入力用画面を表示したりする。表示部５０は、液晶表示パネル５１の表示面にタッチパネル５２が積層された構成を有する。タッチパネル５２は、液晶表示パネル５１にユーザが触れた位置を示す信号を出力する。

記録部６０は、メモリカードなどの記憶媒体に、本撮像指示（不図示のレリーズボタンによるレリーズ操作）に応じて取得した画像データなどの各種データを記憶させる。制御部７０はＣＰＵを有し、撮像装置１による全体の動作を制御する。制御部７０は、撮像素子１００（撮像チップ１１３）の各単位領域１３１において所定のフレームレート、ゲインで画像を取得させ、かつ、上記隣接する４つの単位領域毎に独立に行う制御を協調して行う読み出し制御をするように、制御パラメータを駆動部２１へ指示する。

また、制御部７０は、撮像素子１００から読み出した画素信号に基づいて、自動露出演算およびホワイトバランス調整値の決定を、ＡＥ、ＡＷＢ演算部７２により行わせる。ＡＥ、ＡＷＢ演算部７２は、例えば画素信号の平均的なレベルを所定のレベルへ近づけるように、露出（露光時間、ゲイン等）を演算する。また、ＡＥ、ＡＷＢ演算部７２は、白い色を白く表現するために用いる調整値を決定する。

制御部７０はさらに、撮像素子１００から読み出した画素信号に基づいて、撮像光学系１０による焦点調節状態をＡＦ（オートフォーカス）演算部７１により算出させる。ＡＦ演算部７１は、位相差検出方式によって焦点調節状態を検出する。このために撮像素子１００（撮像チップ１１３）の撮像面の所定位置には、撮像用画素に代えて焦点検出用の画素が設けられている。図９は、焦点検出用の画素列９１～９５を例示する図である。

ＡＦ演算部７１は、例えばライブビュー画像取得時において、画素列９１～９５を構成する焦点検出用の画素からの出力信号を用いて位相差検出演算を行うことにより、撮像光学系１０による焦点調節状態（具体的にはデフォーカス量）を検出する。ライブビュー画像は、本撮像（レリーズ操作に応じて行う撮像）が行われる前のプレビュー画像とも呼ばれ、撮像素子１００によって所定のフレームレート（例えば３０ｆｐｓ）で取得されるモニタ用の画像をいう。焦点検出用の画素および位相差検出演算は、例えば特開２００９－９４８８１号公報に記載されるように公知であるため、詳細な説明を省略する。制御部７０は、ＡＦ演算部７１で演算されたデフォーカス量に応じて撮像光学系１０を構成するフォーカスレンズの位置を移動させることにより、主要被写体に対する焦点調節を行う。

ここで、画素順次読み出し時に生じる画像歪みがＡＦ演算（位相差検出演算）に及ぼす影響について説明する。上述したように、画素順次読み出しを行う際の画素間の電荷蓄積タイミングのずれは、動いている被写体を撮影する場合に画像の歪みとして現れる。図９に例示したように、複数のセルＣの間を跨ぐように画素列９１～９５を設ける場合は、画素列９１～９５は、セルＣ内に含まれる単位領域１３１の間も跨ぐことになる。

仮に、上述した単位領域１３１ａ～１３１ｄを仕切る境界線を挟んで隣接する焦点検出用の画素間で、画素信号の取得タイミングを同じにするような制御をしない場合を想定すると、上記境界線を挟んで位相差情報が大きく異なってしまうこととなり、焦点調節状態（具体的にはデフォーカス量）の検出精度の低下を招いてしまう。

しかしながら、本実施形態においては、セルＣを構成する４つの単位領域１３１ａ～１３１ｄを仕切る境界線を挟んで隣接する画素間で、画素信号の取得タイミングが同じになるように読み出し制御したので、セルＣ内の４つの単位領域１３１ａ～１３１ｄを仕切る境界部における焦点調節状態（具体的にはデフォーカス量）の検出精度の低下を防止し得る。

さらに、上記のように境界線を挟んで位相差情報が大きく異なる事象は、隣接するセルＣとセルＣとの間の境界においても生じ得るところ、本実施形態においては、隣接する４つのセルＣを仕切る境界線を挟んで隣接する画素間で、画素信号の取得タイミングが同じになるように読み出し制御したので、隣接するセルＣを仕切る境界部における焦点調節状態（具体的にはデフォーカス量）の検出精度の低下も防止し得る。

以上説明した実施形態によれば、次の作用効果が得られる。
（１）撮像素子１００は、複数の画素を有し、順次選択される画素の画素信号を読み出し可能な単位領域１３１が複数配列された撮像チップ１１３と、相互に隣接する単位領域１３１ごとに、相互に隣接する単位領域１３１から略同時に、相互に隣接する単位領域１３１において当該隣接の境界線に対して対称な向きに画素を順次選択して、画素信号を出力する出力配線３０８と、を備えるようにした。これにより、単位領域１３１を仕切る境界線を挟んで隣接する画素間で、画素信号の取得タイミングを同じにできるため、単位領域１３１を仕切る境界部における画像の歪み（境界部の両側で画素信号が大きく異なることで生じる画像割れ）を抑えて高品位の画像を得ることができる。

（２）上記（１）の撮像素子１００において、出力配線３０８は、垂直方向に隣接する２つの単位領域（１３１ａと１３１ｂ、１３１ｃと１３１ｄ）ごとに、垂直方向に隣接する２つの単位領域（１３１ａと１３１ｂ、１３１ｃと１３１ｄ）から略同時に、垂直方向に隣接する２つの単位領域を仕切る水平方向の境界線に対して対称な向きに画素を順次選択して、画素信号を出力するようにした。これにより、単位領域１３１を仕切る横の境界線を挟んで上下に隣接する画素間で、画素信号の取得タイミングを同じにできるため、単位領域１３１を仕切る境界部における画像の歪み（境界部の両側で画素信号が大きく異なることで生じる画像割れ）を抑えて高品位の画像を得ることができる。

（３）上記（１）の撮像素子１００において、出力配線３０８は、水平方向に隣接する２つの単位領域（１３１ａと１３１ｃ、１３１ｂと１３１ｄ）ごとに、水平方向に隣接する２つの単位領域（１３１ａと１３１ｃ、１３１ｂと１３１ｄ）から略同時に、水平方向に隣接する２つの単位領域を仕切る垂直方向の境界線に対して対称な向きに画素を順次選択して、画素信号を出力するようにした。これにより、単位領域１３１を仕切る縦の境界線を挟んで左右に隣接する画素間で、画素信号の取得タイミングを同じにできるため、単位領域１３１を仕切る境界部における画像の歪み（境界部の両側で画素信号が大きく異なることで生じる画像割れ）を抑えて高品位の画像を得ることができる。

（４）上記（１）の撮像素子１００において、出力配線３０８は、垂直方向および水平方向に隣接する４つの単位領域（１３１ａ、１３１ｂ、１３１ｃ、１３１ｄ）ごとに、４つの単位領域（１３１ａ、１３１ｂ、１３１ｃ、１３１ｄ）から略同時に、４つの単位領域を仕切る垂直方向および水平方向の境界線の交点Ｐに対して対称な向きに画素を順次選択して、画素信号を出力するようにした。これにより、これにより、単位領域１３１ａ～１３１ｄを仕切る境界線を挟んで上下および左右に隣接する画素間で、画素信号の取得タイミングを同じにできるため、単位領域１３１ａ～１３１ｄを仕切る境界部における画像の歪み（境界部の両側で画素信号が大きく異なることで生じる画像割れ）を抑えて高品位の画像を得ることができる。

（５）上記（１）～（４）の撮像素子１００において、複数の画素は、撮像用画素および焦点検出用画素を含むので、単位領域１３１を仕切る境界部における画像割れを抑えることに加えて、単位領域１３１を仕切る境界部における焦点調節状態（具体的にはデフォーカス量）の検出精度の低下も抑えることができる。

（６）上記（５）の撮像装置１において、撮像チップ１１３と、撮像チップ１１３からの信号を処理する信号処理チップ１１１とが積層されているので、各チップを面方向に大きくすることなく、撮像素子１００をコンパクトに構成できる。

（７）電子機器の一例である撮像装置１は、撮像素子１００を有するカメラユニットを備えたので、高品位の画像を得る撮像装置１を提供できる。

（変形例１）
セルＣ内の４つの単位領域１３１ａ～１３１ｄに含まれる画素に対する読み出し方向を、上述した実施形態と異ならせてもよい。図１０は、図５における１つのセルＣを拡大した図であり、図１０(a)は、変形例１におけるセルＣ内の４つの単位領域１３１ａ～１３１ｄに含まれる画素に対する読み出し制御を説明する図である。図１０(a)において、隣接する４つの単位領域１３１ａ～１３１ｄに、それぞれ１６画素が含まれている。

変形例１では、各単位領域１３１ａ～１３１ｄの中で、４つの単位領域１３１ａ～１３１ｄを仕切る縦横の境界線の交点Ｐに最も近い位置の画素を読み出し開始画素（図１０(a）において斜線で示す)とする。そして、水平方向においては点Ｐから一旦離れては再び点Ｐ側へ戻る向き、および垂直方向において点Ｐから離れる向きに画素順次に画素信号を読み出し、各単位領域１３１ａ～１３１ｄの中で、垂直方向において点Ｐから最も遠い位置の画素を読み出し終了画素とする。

単位領域１３１ａの場合、右下に位置する読み出し開始画素から水平左方向に読み出し、折り返して水平右方向に読み出す動作を繰り返しながら垂直上方向へ走査し、右上に位置する読み出し終了画素まで画素順次に読み出すように、読み出し制御される。これにより、単位領域１３１ａを形成する１６画素の画素信号が順番に読み出される。

単位領域１３１ｂの場合、右上に位置する読み出し開始画素から水平左方向に読み出し、折り返して水平右方向に読み出す動作を繰り返しながら垂直下方向へ走査し、右下に位置する読み出し終了画素まで画素順次に読み出すように、読み出し制御される。これにより、単位領域１３１ｂを形成する１６画素の画素信号が順番に読み出される。

単位領域１３１ｃの場合、左下に位置する読み出し開始画素から水平右方向に読み出し、折り返して水平左方向に読み出す動作を繰り返しながら、垂直上方向へ走査し、左上に位置する読み出し終了画素まで画素順次に読み出すように、読み出し制御される。これにより、単位領域１３１ｃを形成する１６画素の画素信号が順番に読み出される。

単位領域１３１ｄの場合、左上に位置する読み出し開始画素から水平右方向に読み出し、折り返して水平左方向に読み出さす動作を繰り返しながら、垂直下方向へ走査し、左下に位置する読み出し終了画素まで画素順次に読み出すように、読み出し制御される。これにより、単位領域１３１ｄを形成する１６画素の画素信号が順番に読み出される。

セルＣにおいて、上記４つの単位領域１３１ａ～１３１ｄのそれぞれにおける読み出し制御を並行して同タイミングで行うと、セルＣに含まれる６４画素（４×１６画素）の画素信号が１６回に分けて順番に読み出される。

図１０(b)は、図１０(a)に例示した読み出し制御によって読み出される画素信号の読み出し順を表す図である。１番が読み出し開始画素に対応し、１６番が読み出し終了画素に対応する。４つの単位領域１３１ａ～１３１ｄのそれぞれで並行して同タイミングで行うので、セルＣにおいて同じ番号で示される４つの画素からは、それぞれ同タイミングで画素信号が読み出される。図１０(b)によれば、４つの単位領域１３１ａ～１３１ｄを仕切る横の境界線を挟んで上下に隣接する画素からは、同じタイミングで画素信号が読み出される。また、４つの単位領域１３１ａ～１３１ｄを仕切る縦の境界線を挟んで左右に隣接する画素からも、同じタイミングで画素信号が読み出される。

上述した隣接する４つの単位領域毎に独立に行う制御を協調して行う読み出し制御を、図５に例示した全てのセルＣで並行して同タイミングで行うと、撮像チップ１１３に含まれる全ての画素の画素信号が、１６回に分けて順番に読み出される。図１１は、隣接する４つのセルＣについて、変形例１による読み出し制御によって読み出される画素信号の読み出し順を表す図である。１番が読み出し開始画素に対応し、１６番が読み出し終了画素に対応する。４つのセルＣのそれぞれで並行して同タイミングで行うので、図１１において同じ番号で示される１６個の画素からは、それぞれ同じタイミングで画素信号が読み出される。

図１１によれば、隣接する４つのセルＣを仕切る横の境界線を挟んで上下に隣接する画素からは、同じタイミングで画素信号が読み出される。また、隣接する４つのセルＣを仕切る縦の境界線を挟んで左右に隣接する画素からも、同じタイミングで画素信号が読み出される。

このように、変形例１の場合にも、セルＣを構成する４つの単位領域１３１ａ～１３１ｄを仕切る境界線を挟んで上下および左右にそれぞれ隣接する画素から、同じタイミングで取得された画素信号を得ることができる。さらに、隣接する４つのセルＣを仕切る境界線を挟んで上下および左右に隣接する画素から、同じタイミングで取得された画素信号を得ることができる。

上述したような画素順次読み出しを行う場合は、単位領域１３１を形成する１６画素の画素間で電荷蓄積タイミングが少しずつずれる。動いている被写体を撮影する場合において、このタイミングのずれに起因する画像の歪みは、単位領域１３１と単位領域１３１との間の境界においても生じ得るところ、変形例１においては、セルＣを構成する４つの単位領域１３１ａ～１３１ｄを仕切る境界線を挟んで隣接する画素間で、画素信号の取得タイミングが同じになるように読み出し制御したので、セルＣ内の４つの単位領域１３１ａ～１３１ｄを仕切る境界部における画像の歪み（境界部の両側で画素信号が大きく異なることで生じる画像割れ）を防止し得る。

さらに、上記のような画像の歪みは、隣接するセルＣとセルＣとの間の境界においても生じ得るところ、変形例１においては、隣接する４つのセルＣを仕切る境界線を挟んで隣接する画素間で、画素信号の取得タイミングが同じになるように読み出し制御したので、隣接するセルＣを仕切る境界部における画像の歪み（境界部の両側で画素信号が大きく異なることで生じる画像割れ）も防止し得る。

（変形例２）
上述した説明における水平方向と垂直方向との関係は、適宜切替え可能に構成してもよい。すなわち、点Ｐを起点に画素信号を垂直方向に読み出しながら、水平方向に走査する構成に切替える。

（変形例３）
図９において水平方向に並ぶ焦点検出用の画素列９１～９５を例示したが、焦点検出用の画素列を、垂直方向にも並べて構成してもよい。

（変形例４）
セルＣ内の４つの単位領域１３１ａ～１３１ｄに含まれる画素に対する読み出し方向を、斜めにしてもよい。図１２は、図５における１つのセルＣを拡大した図であり、図１２(a)は、変形例４におけるセルＣ内の４つの単位領域１３１ａ～１３１ｄに含まれる画素に対する読み出し制御を説明する図である。図１２(a)において、隣接する４つの単位領域１３１ａ～１３１ｄに、それぞれ１６画素が含まれている。

変形例４では、各単位領域１３１ａ～１３１ｄの中で、４つの単位領域１３１ａ～１３１ｄを仕切る縦横の境界線の交点Ｐに最も近い位置の画素を読み出し開始画素（図１２(a）において斜線で示す)とする。そして、点Ｐに近い位置の画素から順番に斜め読みしながら、各単位領域１３１ａ～１３１ｄの中で、点Ｐから最も遠い位置の画素を読み出し終了画素とする。

単位領域１３１ａの場合、右下に位置する読み出し開始画素から読み出し、次に右上方向に斜め読みし、折り返して左下方向に斜め読みする。再び折り返して右上方向に斜め読みしてから、折り返して左下方向に斜め読みする。さらに折り返して右上方向に斜め読みし、最後に終了画素から読み出すように、画素順次に読み出し制御される。これにより、単位領域１３１ａを形成する１６画素の画素信号が順番に読み出される。

単位領域１３１ｂの場合、右上に位置する読み出し開始画素から読み出し、次に右下方向に斜め読みし、折り返して左上方向に斜め読みする。再び折り返して右下方向に斜め読みしてから、折り返して左上方向に斜め読みする。さらに折り返して右下方向に斜め読みし、最後に終了画素から読み出すように、画素順次に読み出し制御される。これにより、単位領域１３１ｂを形成する１６画素の画素信号が順番に読み出される。

単位領域１３１ｃの場合、左下に位置する読み出し開始画素から読み出し、次に左上方向に斜め読みし、折り返して右下方向に斜め読みする。再び折り返して左上方向に斜め読みしてから、折り返して右下方向に斜め読みする。さらに折り返して左上方向に斜め読みし、最後に終了画素から読み出すように、画素順次に読み出し制御される。これにより、単位領域１３１ｃを形成する１６画素の画素信号が順番に読み出される。

単位領域１３１ｄの場合、左上に位置する読み出し開始画素から読み出し、次に左下方向に斜め読みし、折り返して右上方向に斜め読みする。再び折り返して左下方向に斜め読みしてから、折り返して右上方向に斜め読みする。さらに折り返して左下方向に斜め読みし、最後に終了画素から読み出すように、画素順次に読み出し制御される。これにより、単位領域１３１ｄを形成する１６画素の画素信号が順番に読み出される。

セルＣにおいて、上記４つの単位領域１３１ａ～１３１ｄのそれぞれにおける読み出し制御を並行して同タイミングで行うと、セルＣに含まれる６４画素（４×１６画素）の画素信号が１６回に分けて順番に読み出される。

図１２(b)は、図１２(a)に例示した読み出し制御によって読み出される画素信号の読み出し順を表す図である。１番が読み出し開始画素に対応し、１６番が読み出し終了画素に対応する。４つの単位領域１３１ａ～１３１ｄのそれぞれで並行して同タイミングで行うので、セルＣにおいて同じ番号で示される４つの画素からは、それぞれ同タイミングで画素信号が読み出される。図１２(b)によれば、４つの単位領域１３１ａ～１３１ｄを仕切る横の境界線を挟んで上下に隣接する画素からは、同じタイミングで画素信号が読み出される。また、４つの単位領域１３１ａ～１３１ｄを仕切る縦の境界線を挟んで左右に隣接する画素からも、同じタイミングで画素信号が読み出される。

上述した隣接する４つの単位領域毎に独立に行う制御を協調して行う読み出し制御を、図５に例示した全てのセルＣで並行して同タイミングで行うと、撮像チップ１１３に含まれる全ての画素の画素信号が、１６回に分けて順番に読み出される。そして、変形例４においても、上述した実施形態や変形例１の場合と同様に、セルＣを構成する４つの単位領域１３１ａ～１３１ｄを仕切る境界線を挟んで隣接する画素間で、画素信号の取得タイミングが同じになるので、セルＣ内の４つの単位領域１３１ａ～１３１ｄを仕切る境界部における画像の歪み（いわゆる画像割れ）を防止し得る。

さらに、変形例４においても、上述した実施形態や変形例１の場合と同様に、隣接する４つのセルＣを仕切る境界線を挟んで隣接する画素間で、画素信号の取得タイミングが同じになるので、隣接するセルＣを仕切る境界部における画像の歪み（いわゆる画像割れ）も防止し得る。

（変形例５）
上述した実施形態では、単位領域１３１内の画素に対して、画素順次に水平方向に電荷蓄積タイミングをずらす例を説明した。積層型撮像素子１００は、単位領域１３１に対するリセット配線３００、３１０、３２０、…、転送配線３０２、３１２、３２２、…、および選択配線３０６、３１６、３２６、…の設け方を変えることにより、単位領域１３１において水平ラインまたは垂直ラインごとにリセットおよび画素信号読み出しを可能に構成することもできる。そこで、水平ライン順次に画素信号読み出しを行う場合について、以下に説明する。

変形例５では、上述した単位領域１３１ａ～１３１ｄの中で、上記交点Ｐに最も近い位置の水平ラインを読み出し開始ラインとする。そして、点Ｐの上側および下側の双方において、それぞれ点Ｐから離れた水平ラインほど、電荷蓄積タイミングを遅くするようにタイミングをずらす。このようにして、各単位領域１３１ａ～１３１ｄの中で、点Ｐから最も遠い水平ラインを読み出し終了ラインとする。

セルＣを構成する上記４つの単位領域１３１ａ～１３１ｄのそれぞれにおける読み出し制御を並行して同タイミングで行うと、セルＣに含まれる１６水平ライン（４×４水平ライン）の画素信号が４回に分けて順番に読み出される。

そして、変形例５においては、セルＣを構成する４つの単位領域１３１ａ～１３１ｄで上下を仕切る横の境界線を挟んで隣接する水平ラインは、ともに読み出し開始ラインになるので、セルＣ内の４つの単位領域１３１ａ～１３１ｄを上下に仕切る境界部における画像の歪み（いわゆる画像割れ）を防止し得る。なお、水平ライン順次読み出しの場合、セルＣ内の４つの単位領域１３１ａ～１３１ｄを左右に仕切る縦の境界線を挟んで隣接する水平ラインは、もともと電荷蓄積タイミングが同じなので、この境界部における画像の歪み（いわゆる画像割れ）は、もともと生じない。

さらに、変形例５においては、隣接する４つのセルＣの上下を仕切る横の境界線を挟んで隣接する水平ラインは、ともに読み出し終了ラインになるので、隣接するセルＣを上下に仕切る境界部における画像の歪み（いわゆる画像割れ）も防止し得る。なお、水平ライン順次読み出しの場合、隣接するセルＣを左右に仕切る縦の境界線を挟んで隣接する水平ラインは、もともと電荷蓄積タイミングが同じなので、この境界部における画像の歪み（いわゆる画像割れ）は、もともと生じない。

（変形例６）
上述した実施形態に係る撮像装置１を、高機能携帯電話機、またはタブレット端末によって構成してもよい。この場合、高機能携帯電話機（またはタブレット端末）に搭載されるカメラユニットを、上記積層型撮像素子１００を用いて構成する。

以上の説明はあくまで一例であり、上記の実施形態の構成に何ら限定されるものではない。上記実施形態および各変形例の構成は、適宜組合せて構わない。

１…撮像装置
１０…撮像光学系
２０…撮像部
３０…画像処理部
４０…ワークメモリ
５０…表示部
６０…記録部
７０…制御部
７１…ＡＦ演算部
１００…撮像素子
１０９…バンプ
１１１…信号処理チップ
１１２…メモリチップ
１１３…撮像チップ
１３１、１３１ａ～１３１ｄ…単位領域
３０８…出力配線

Claims (19)

1. 光を電荷に変換する第１光電変換部と、
   前記第１光電変換部の隣に配置され、光を電荷に変換する第２光電変換部と、
   光を電荷に変換する第３光電変換部と、
   前記第１光電変換部で変換された電荷に基づく第１信号に信号処理を行う第１信号処理部と、
   前記第２光電変換部で変換された電荷に基づく第２信号と、前記第３光電変換部で変換された電荷に基づく第３信号とに信号処理を行う第２信号処理部と
   を備え、
   前記第２光電変換部は、行方向と列方向とのうちいずれか一方の方向において前記第１光電変換部と前記第３光電変換部との間に配置され、
   前記第１光電変換部で変換された電荷を蓄積する蓄積時間が終了する第１タイミングと、前記第２光電変換部で変換された電荷を蓄積する蓄積時間が終了する第２タイミングとの間の期間は、前記第２タイミングと、前記第３光電変換部で変換された電荷を蓄積する蓄積時間が終了する第３タイミングとの間の期間よりも短い撮像素子。
2. 請求項１に記載の撮像素子において、
   前記第１タイミングと前記第２タイミングとの間の期間は、前記第１タイミングと前記第３タイミングとの間の期間よりも短い撮像素子。
3. 請求項１または２に記載の撮像素子において、
   前記第３光電変換部は、前記第２光電変換部の隣に配置される撮像素子。
4. 請求項１から請求項３のいずれか一項に記載の撮像素子において、
   前記第１光電変換部で変換された電荷を転送する第１転送部と、
   前記第２光電変換部で変換された電荷を転送する第２転送部と、
   前記第３光電変換部で変換された電荷を転送する第３転送部と
   を備え、
   前記第１タイミングは、前記第１転送部により前記第１光電変換部で変換された電荷の転送が開始されるタイミングであり、
   前記第２タイミングは、前記第２転送部により前記第２光電変換部で変換された電荷の転送が開始されるタイミングであり、
   前記第３タイミングは、前記第３転送部により前記第３光電変換部で変換された電荷の転送が開始されるタイミングである撮像素子。
5. 請求項４に記載の撮像素子において、
   前記第１転送部を制御するための制御信号が出力される第１転送制御線と、
   前記第２転送部を制御するための制御信号が出力される第２転送制御線と、
   前記第３転送部を制御するための制御信号が出力される第３転送制御線と
   を備える撮像素子。
6. 請求項１から請求項５のいずれか一項に記載の撮像素子において、
   前記第１光電変換部で変換された電荷を蓄積する蓄積時間が開始される第４タイミングと、前記第２光電変換部で変換された電荷を蓄積する蓄積時間が開始される第５タイミングとの間の期間は、前記第５タイミングと、前記第３光電変換部で変換された電荷を蓄積する蓄積時間が開始される第６タイミングとの間の期間よりも短い撮像素子。
7. 請求項６に記載の撮像素子において、
   前記第４タイミングと、前記第５タイミングとの間の期間は、前記第４タイミングと、前記第６タイミングとの間の期間よりも短い撮像素子。
8. 請求項６または請求項７に記載の撮像素子において、
   前記第１光電変換部の電荷を排出する第１リセット部と、
   前記第２光電変換部の電荷を排出する第２リセット部と、
   前記第３光電変換部の電荷を排出する第３リセット部と
   を備え、
   前記第４タイミングは、前記第１リセット部により前記第１光電変換部の電荷の排出が開始されるタイミングであり、
   前記第５タイミングは、前記第２リセット部により前記第２光電変換部の電荷の排出が開始されるタイミングであり、
   前記第６タイミングは、前記第３リセット部により前記第３光電変換部の電荷の排出が開始されるタイミングである撮像素子。
9. 請求項８に記載の撮像素子において、
   前記第１リセット部を制御するための制御信号が出力される第１リセット制御線と、
   前記第２リセット部を制御するための制御信号が出力される第２リセット制御線と、
   前記第３リセット部を制御するための制御信号が出力される第３リセット制御線とを備える撮像素子。
10. 請求項１から請求項９のいずれか一項に記載の撮像素子において、
    前記第１信号処理部は、前記第１信号をデジタル信号に変換する第１変換部を有し、
    前記第２信号処理部は、前記第２信号と前記第３信号とをデジタル信号に変換する第２変換部を有する撮像素子。
11. 請求項１から請求項１０のいずれか一項に記載の撮像素子において、
    前記第１光電変換部、前記第２光電変換部および前記第３光電変換部は、第１半導体基板に配置され、
    前記第１信号処理部、および前記第２信号処理部は、前記第１半導体基板に接続される第２半導体基板に配置される撮像素子。
12. 請求項１１に記載の撮像素子において、
    前記第１半導体基板は、前記第２半導体基板により積層される撮像素子。
13. 請求項１から請求項１０のいずれか一項に記載の撮像素子において、
    前記第１信号処理部で信号処理が行われた前記第１信号を記憶する第１記憶部と、
    前記第２信号処理部で信号処理が行われた前記第２信号を記憶する第２記憶部と、
    前記第２信号処理部で信号処理が行われた前記第３信号を記憶する第３記憶部とを備える撮像素子。
14. 請求項１３に記載の撮像素子において、
    前記第１信号処理部は、前記第１信号をデジタル信号に変換する第１変換部を有し、
    前記第２信号処理部は、前記第２信号と前記第３信号とをデジタル信号に変換する第２変換部を有し、
    前記第１記憶部は、前記第１変換部でデジタル信号に変換された前記第１信号が記憶され、
    前記第２記憶部は、前記第２変換部でデジタル信号に変換された前記第２信号が記憶され、
    前記第３記憶部は、前記第２変換部でデジタル信号に変換された前記第３信号が記憶される撮像素子。
15. 請求項１３または請求項１４に記載の撮像素子において、
    前記第１光電変換部、前記第２光電変換部および前記第３光電変換部は、第１半導体基板に配置され、
    前記第１信号処理部、および前記第２信号処理部は、前記第１半導体基板に接続される第２半導体基板に配置され、
    前記第１記憶部、前記第２記憶部および前記第３記憶部は、前記第２半導体基板に接続される第３半導体基板に配置される撮像素子。
16. 請求項１５に記載の撮像素子において、
    前記第１半導体基板は、前記第２半導体基板により積層される撮像素子。
17. 請求項１５または請求項１６に記載の撮像素子において、
    前記第１半導体基板は、前記第３半導体基板により積層される撮像素子。
18. 請求項１５から請求項１７のいずれか一項に記載の撮像素子において、
    前記第２半導体基板は、前記第３半導体基板により積層される撮像素子。
19. 請求項１から請求項１８のいずれか一項に記載の撮像素子を備える撮像装置。

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