JP2014531820A - スタックトチップイメージングシステム - Google Patents
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Abstract
Description
Claims (20)
- 反対側の第一表面および第二表面を有する半導体基板と、
前記第一表面を通ってイメージ光を受信するように構成された前記半導体基板における複数のイメージピクセルのアレイと、
前記第二表面を通って伸長する複数の垂直導電性相互接続によって複数のイメージセンサピクセルの前記アレイへと結合された制御回路と、
を含む、
ことを特徴とするスタックトチップイメージセンサ。 - 前記半導体基板は、シリコン半導体基板を含み、前記第二表面を通って伸長する前記複数の垂直導電性相互接続は、前記第二表面を通って複数のイメージセンサピクセルの前記アレイへと前記制御回路を結合する複数のスルーシリコンビアを含む、
ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 - 前記第二表面を通って伸長する前記複数の垂直導電性相互接続は、前記第二表面から突出する複数のマイクロバンプの二次元アレイを含む、
ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 - 複数のイメージセンサピクセルの前記アレイは、複数のピクセル行および複数のピクセル列に配列された複数のイメージセンサピクセルを含み、前記複数の垂直導電性相互接続は、複数の垂直行相互接続を含み、各ピクセル行は前記複数の垂直行相互接続のうちの選択された一つへと結合される、
ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 - 前記複数の垂直導電性相互接続は、複数の垂直列相互接続を含み、各ピクセル列は、前記複数の垂直列相互接続のうちの選択された一つに結合される、
ことを特徴とする請求項4に記載のスタックトチップイメージセンサ。 - 前記制御回路は前記複数の垂直行相互接続に結合された行ドライバ回路を含み、前記行ドライバ回路は、前記複数の垂直行相互接続によって前記複数のイメージセンサピクセルへと複数のピクセル制御信号を供給するように構成される、
ことを特徴とする請求項5に記載のスタックトチップイメージセンサ。 - 複数の垂直行相互接続の前記アレイは、複数のイメージセンサピクセルの前記アレイの端部に沿って前記複数のピクセル行に結合され、複数のイメージセンサピクセルの前記アレイは、複数のピクセルブロックを含み、前記スタックトチップイメージセンサは、
前記複数のピクセル行の各々に結合された複数の垂直内部行相互接続をさらに含み、前記複数の垂直内部行相互接続の各々は、関連付けられたピクセルブロックの端部に沿って前記複数のピクセル行のうちの選択された一つに結合され、前記複数の垂直内部行相互接続の各々は、前記第二表面を通って前記制御回路へと前記関連付けられたピクセルブロックにおける複数のイメージセンサピクセルを結合する、
ことを特徴とする請求項6に記載のスタックトチップイメージセンサ。 - 複数のイメージセンサピクセルの前記アレイは、複数のピクセルブロックを含み、前記複数の垂直導電性相互接続は、複数の垂直ブロック相互接続を含み、前記制御回路は、複数のアナログデジタル変換回路を含み、前記複数の垂直ブロック相互接続の各々は、前記第二表面を通って前記複数のアナログデジタル変換回路のうちの関連付けられた一つへと前記複数のピクセルブロックのうちの選択された一つの前記複数のイメージセンサピクセルを結合する、
ことを特徴とする請求項1に記載のスタックトチップイメージセンサ。 - 反対側の第一表面および第二表面を有する第一の半導体集積回路ダイと、
前記第一表面に取り付けられた第二の半導体集積回路ダイであって、前記第二の半導体集積回路ダイは、複数のイメージセンサピクセルのアレイを含み、前記第一の半導体集積回路ダイは、イメージデータを捕捉するために前記複数のイメージセンサピクセルを操作するための制御回路を含む、第二の半導体集積回路ダイと、
前記第二表面に取り付けられた第三の半導体集積回路ダイであって、前記第三の半導体集積回路ダイは、前記イメージデータを処理するための処理回路を含む、第三の半導体集積回路ダイと、
前記制御回路と前記第一表面を通る前記複数のイメージセンサピクセルとの間に結合された複数の垂直導電性相互接続と、
前記制御回路と前記第二表面を通る前記処理回路との間に結合された複数のさらなる垂直導電性相互接続と、
を含む、
ことを特徴とするスタックトチップイメージセンサ。 - 前記制御回路は複数のアナログデジタル変換回路を含み、前記複数のアナログデジタル変換回路の各々は、前記複数の垂直導電性相互接続のうちの選択された一つへと結合される、
ことを特徴とする請求項9に記載のスタックトチップイメージセンサ。 - 複数のイメージセンサピクセルの前記アレイは、前記第二の半導体集積回路ダイ上の複数のピクセル行および複数のピクセル列に配列され、前記複数の垂直導電性相互接続は、前記複数のピクセル列の各々に結合された垂直列相互接続を含み、前記制御回路は、
ピクセル電力供給電圧を供給するように構成されたピクセル電力供給端子と、
複数のスイッチと、
をさらに含み、前記複数のスイッチの各々は、前記ピクセル電力供給端子と前記複数の垂直列相互接続の関連付けられた一つとの間に挿入される、
ことを特徴とする請求項10に記載のスタックトチップイメージセンサ。 - 前記複数のイメージセンサピクセルの各々は、前記複数の垂直列相互接続のうちの選択された一つに結合された第一端子と、前記複数のアナログデジタル変換回路のうちの選択された一つへと結合された第二端子とを有するソースフォロワトランジスタを含む、
ことを特徴とする請求項11に記載のスタックトチップイメージセンサ。 - 前記複数のイメージセンサピクセルのうちの選択された一つの前記ソースフォロワトランジスタの前記第二端子は、少なくとも一つの他のイメージセンサピクセルの前記ソースフォロワトランジスタの前記第二端子に結合される、
ことを特徴とする請求項12に記載のスタックトチップイメージセンサ。 - 各イメージセンサピクセルは、当該イメージセンサピクセルの前記ソースフォロワトランジスタの前記第二端子と、前記複数のアナログデジタル変換回路のうちの前記選択された一つとの間に結合された行選択トランジスタをさらに含む、
ことを特徴とする請求項13に記載のスタックトチップイメージセンサ。 - 前記複数の垂直導電性相互接続は、前記複数のピクセル行の各々に結合された垂直行相互接続を含み、任意のピクセル行における各イメージセンサピクセルの前記行選択トランジスタは、前記複数の垂直行相互接続のうちの選択された一つに結合されたゲート端子を含む、
ことを特徴とする請求項14に記載のスタックトチップイメージセンサ。 - 前記制御回路は、前記第二の半導体集積回路ダイにおける接地平面をさらに含む、
ことを特徴とする請求項15に記載のスタックトチップイメージセンサ。 - 前記第一の半導体集積回路ダイにおけるさらなる接地平面と、前記複数のアナログデジタル変換回路の各々と前記複数の垂直導電性相互接続のうちの前記選択された一つとの間に結合されたキャパシタと、をさらに含む、
ことを特徴とする請求項15に記載のスタックトチップイメージセンサ。 - 複数の行および複数の列に配列された複数のイメージピクセルを有する平面イメージピクセルアレイと、制御回路と、前記平面イメージピクセルアレイと前記制御回路との間に結合された複数の導電性ビアの二次元アレイとを有するイメージセンサを操作するための方法であって、前記複数の導電性ビアの各々は、前記平面イメージピクセルアレイに垂直な一部を有し、前記方法は、
前記平面イメージピクセルアレイの前記複数のイメージピクセルでイメージデータを捕捉するステップと、
前記制御回路で、複数のイメージピクセルの複数の行を同時に選択するステップと、
前記制御回路で、複数の導電性ビアの前記二次元アレイの一部によって、複数のイメージピクセルの前記同時に選択された複数の行の各々における複数のイメージピクセルから前記イメージデータを読み出すステップと、
を含む、
ことを特徴とする方法。 - 前記制御回路は、複数の導電性ビアの前記二次元アレイの前記一部における前記複数の導電性ビアの各々に結合されたアナログデジタル変換回路をさらに含み、前記方法は、
前記複数のアナログデジタル変換回路の各々で、前記複数の導電性ビアのうちの関連付けられた一つから前記イメージデータを受信するステップと、
前記複数のアナログデジタル変換回路の各々で、前記受信されたイメージデータをデジタルイメージデータへと変換するステップと、
をさらに含む、
ことを特徴とする請求項18に記載の方法。 - 前記イメージセンサは、複数の導電性ビアのさらなる二次元アレイと、複数の導電性ビアの前記さらなる二次元アレイを通って前記制御回路へと結合されたデジタル処理回路と、をさらに含み、前記方法は、
前記制御回路で、複数の導電性ビアの前記さらなる二次元アレイによって前記デジタル処理回路へと前記デジタルイメージデータを提供するステップと、
前記デジタル処理回路で、前記デジタルイメージデータを処理するステップと、
をさらに含む、
ことを特徴とする請求項19に記載の方法。
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