CN105308747B - 分离栅极有条件重置的图像传感器 - Google Patents

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Abstract

在集成电路图像传感器内的像素阵列中，像素(870)包括形成在衬底内的光电探测器(260)和浮置扩散结构(262)。第一栅极元件(881)和第二栅极元件(883)彼此相邻地设置在衬底的在光电探测器与浮置扩散结构之间的区域(885)之上，并且分别耦合至在像素阵列内的行方向上延伸的行线(TGr)和在像素阵列中的列方向上延伸的列线(TGc)。

Description

分离栅极有条件重置的图像传感器
技术领域
本公开涉及电子图像传感器领域，并且更具体地涉及一种在这种图像传感器中使用的采样架构。
背景技术
数字图像传感器，诸如CMOS或者CCD传感器，包括多个光敏元件(“光传感器”)，每个光敏元件被配置为将入射在光传感器上的光子(“捕获的光”)转换为电荷。然后，可以将该电荷转换为表示被每个光传感器捕获的光的图像数据。该图像数据包括捕获的光的数字表示，并且可以对其进行操纵或者处理以产生能够显示在观察装置上的数字图像。图像传感器实施在具有物理表面的集成电路(“IC”)中，该物理表面可以被划分为被配置为将光转换为电信号(电荷、电压、电流等)的多个像素区域(例如，一个或者多个光传感器、和伴随的控制电路系统)。出于方便起见，在图像传感器内的像素区域也可以称为图像像素(“IP”)，并且像素区域或者图像像素的聚合件将称为图像传感器区域。图像传感器IC通常还会包括在图像传感器区域外部的面积区域，例如，特定类型的控制、采样、或者接口电路系统。大多数CMOS图像传感器包含A/D(模数)电路系统，以将像素电信号转换为数字图像数据。A/D电路系统可以是位于图像传感器区域内或者在图像传感器区域外围的一个或者多个ADC(模数转换器)。
附图说明
在对应附图的图中以示例而非限制的方式图示了此处公开的各个实施例，并且，在附图中，类似的附图标记标示相似的元件，在图中：
图1图示了根据一个实施例的图像传感器的部分的截面；
图2图示了根据在例如图1的布局中有用的一个实施例的具有多个像素信号阈值的模拟像素图像传感器的部分阵列电路系统；
图3图示了根据对例如图1和图2的实施例有用的一个实施例的被配置为将像素信号转换为多位数字转换的示例图像传感器读出电路；
图4图示了根据使用了例如图1的截面以及图2和图3的电路系统的一个实施例的具有多位架构的图像传感器系统的示例电路图实施例；
图5图示了根据使用了例如图1的截面以及图2和图3的电路系统的一个实施例的具有位于IP阵列外围的读出电路阵列的图像传感器系统架构的另一示例电路框图；
图6a图示了根据使用了例如图2的阵列电路系统的一个实施例的在可替代图4和图5的示例双层图像传感器系统架构中的像素阵列IC的顶视图；
图6b图示了根据使用了例如图3的读出电路系统的一个实施例的在可替代图4和图5的示例双层图像传感器系统架构中的预处理器IC的顶视图；
图6c图示了根据一个实施例的在示例双层图像传感器系统中的图6a的像素阵列IC和图6b的预处理器IC的部分截面；
图7图示了根据一个实施例的图像传感器读出电路诸如图3的读出电路的操作；
图8图示了根据对此处描述的系统有用的一个实施例的在图像捕获系统中的数据流；
图9图示了根据一个实施例的供图像传感器读出电路诸如图3的读出电路使用的各种时间采样策略；
图10图示了在其中执行无损过阈值检测操作使得能够结合相关双采样进行有条件重置操作的改良的4-晶体管像素的一个实施例；
图11是图示了在图10的递进读出像素(progressive read-out pixel)内的示例性像素周期的定时图；
图12和图13图示了用于图10的光电二极管、传输门和浮置扩散结构的在其对应的示意性截面图下方的示例性静电电位图；
图14图示了具有递进读出像素阵列的图像传感器300的一个实施例；
图15A至图15C图示了可以结合参照图10至图14描述的递进读出像素采用的替代列读出电路实施例；
图16图示了四像素共享浮置扩散结构图像传感器架构，在该四像素共享浮置扩散结构图像传感器架构中，可以按照在不要求额外的阵列遍历控制线的情况下实现多抽取模式的方式应用在图10至图14的实施例中公开的行和列传输门控制线；
图17图示了在图16中示出的四像素架构的示例性物理布局；
图18A和图18B图示了可以关于图16和图17的四像素架构而采用的彩色滤光器阵列(CFA)图案；
图19和图20提出了定时图，这些定时图分别图示了在包含图16所示的2x2四像素布置的图像传感器内的完全分辨率(非拼接(non-binning))像素读出操作和拼接(binning)模式像素读出操作的示例性阶段；
图21图示了可以结合彩色滤光器阵列对4x1四像素块聚合件执行的备选拼接策略；
图22图示了可以应用于使得能够从4x1四像素块的所选列读出模拟信号的电压拼接的列互连架构；
图23图示了在图21和图22的4x1四像素结构内的拼接模式读出操作的示例性定时图；
图24图示了具有可在参照图21至图23描述的抽取(拼接)模式下操作的4x1四像素块的阵列的图像传感器的更加详细的实施例；
图25A至图25C图示了可以用于在像素列内实现高增益部分读出和近似单位增益完整读出的可选择增益(或者多增益)读出电路的一个实施例；
图26提出了示例性定时图，该示例性定时图图示了在图25A的多增益架构内在硬重置、积分、部分读出和(有条件)完整读出操作期间交替应用共源极增益配置和源极跟随器增益配置；
图27图示了可以用于在像素列内实现高增益部分读出和近似单位增益完整读出的可选择增益(或者多增益)读出电路的一个备选实施例；
图28图示了具有设置在上下读出电路之间的像素阵列的图像传感器的一个实施例；
图29图示了具有与图像处理器、存储器、和显示器一起的有条件重置图像传感器的成像系统的一个实施例；
图30图示了结合图像处理操作可以在图29的成像系统内执行的操作的示例性序列；
图31将图10的有条件重置像素的实施例与“分离栅极”像素进行对比；
图32是图示了在图31的分离栅极像素内的示例性像素周期(重置/电荷积分/读出)的定时图；
图33图示了图31的分离栅极像素的示例性低光照和高光照操作，示出了在光电探测器、双控传输门和浮置扩散结果的示意性截面图之下的各种情况中的静电电位图；
图34图示了在图31的分离栅极像素内的可替代过阈值检测操作；
图35图示了在图31中示出的双控栅极的示例性实施方式；
图36图示了实施图31的双控栅极结构的替代方式；
图37图示了四像素共用浮置扩散图像传感器架构，在该架构中，多对行传输门控制线和列传输门控制线耦合至在四个分离栅极像素中的每一个内的双栅极结构；
图38和图39图示了图37的四像素的示例性物理布局，示出了设置在中心化浮置扩散结构周围并且经由相应的双控栅极结构可切换地耦合至中心化浮置扩散结构的四个光电二极管。
图40和图41图示了根据缺少专用行传输门(TGr)线的替代实施例的分离栅极像素架构和对应的定时图；
图42A图示了替代双控栅极布置，在该替代双控栅极布置中，双控栅极的栅极元件由二极管的相应p掺杂和n掺杂区域形成；
图42B图示了另一替代双控栅极布置，在该另一替代双控栅极布置中，双控栅极的栅极元件由具有共用n掺杂区域的背对背二极管的相应p掺杂区域形成；以及
图43图示了分离像素(四分离像素块)的4x1块，其可以在如上所描述的拼接像素模式或者独立像素模式中操作，例如，参照图21。
具体实施方式
在一些图像传感器中，通过读出电路系统，将表示光子响应并且由入射在像素区域(此处称为“像素信号”)上的光导致的电信息转换为数据图像数据值。读出电路系统可以属于图像传感器之内，或者可以位于图像传感器外部。在一些方法中，读出电路可以位于图像传感器内以供与读出电路相邻或者接近的一个或者多个像素区域使用。对于位于图像传感器外部的读出电路，可以将与读出电路相关联的一个或者多个像素区域的像素信号从像素区域传输至读出电路。
每个读出电路对像素区域进行采样，从采样的像素区域接收像素信号，并且将该像素信号转换为表示像素信号的多位数字值。如果像素信号或者表示该像素信号的数字值超过采样阈值，那么重置存储在与该像素信号相关联的像素区域处的像素信号(例如，通过重置与像素区域相关联的光敏元件)。如果像素信号或者数字值未超过采样阈值，那么不重置存储在像素区域处的像素信号。此处，将对像素区域进行采样、并且仅当像素信号超过采样阈值时才对在像素区域处的像素信号进行重置，称为“有条件重置的无损采样”。
图像传感器概要
图1图示了在一个实施例中有用的图像传感器25的部分截面。在图像传感器25中，通过微透镜阵列10和彩色滤光器阵列12(对彩色成像有用)的光，入射在图像传感器的硅部分20上。微透镜(或者其他聚焦光学器件)和彩色滤光器的使用是可选的，并且此处仅出于图示之目的而示出。硅20包含用于采集由被硅吸收的光子生成的电荷的光电二极管(未示出)、和用于操作光电二极管的存取晶体管(也未示出)。像素阵列IC布线14提供用于在阵列内路由信号并且供电电压的连接。如图所示，图像传感器25是背照式(BSI)传感器，这是因为光从集成电路的与布线层和初级有源电路结构相对的一侧进入硅。可选地，像素阵列IC布线14可以布置在彩色滤光器阵列12与硅20之间(其中初级有源电路结构在如图1所定向的硅的“顶部”内)以便实现前照式(FSI)。
图像传感器25包括多个IP(“图像像素”)，示出的是IP1至IP3，由微透镜阵列10的透镜采集的光分别入射在IP1至IP3上。每个IP包括嵌入在硅20内的一个或者多个光电二极管。将进入硅20的至少一些光子转换为在硅中的电子空穴对，并且通过IP采集由此产生的电子(或者，在替代实施例中是空穴)。出于简洁起见，此处的说明将该过程称为，通过IP捕获光并且将光转换为图像数据。图像传感器的每个IP表示图像传感器的表面面积区域的部分，并且可以将图像传感器的IP组织成列和行的各种阵列中。在CMOS或者CCD图像像素技术中，每个IP(例如，每个光电二极管)将入射到IP上的光转换为电荷，并且包括被配置为将电荷转换为电压或者电流的读出电路系统。在一个实施例中，由图像传感器的每个IP捕获的光表示用于相关联的数字图像的图像数据的一个像素，虽然在其他实施例中将来自多IP的图像数据组合在一起以表示更少数量(一个或者多个)的像素(按比例缩减(downscaling))。
图像传感器25可以包括在IP阵列外部的部件。相似地，IP阵列的部分可以包括不将光转换为电荷的部件。将由在聚合件中的IP限定的区域称为图像传感器区域。如此处所描述的，图像传感器可以包括放大器、模数转换器(“ADC”)、比较器、控制器、计数器、累加器、寄存器、晶体管、光电二极管等。在不同架构中，这些部件中的一些可以位于图像传感器区域内或者在图像传感器区域外部，并且一些部件可以位于伴随的集成电路上。在这些实施例中，透镜(诸如，微透镜阵列10中的透镜)可以被配置为引导光朝着在IP内的实际感光元件，而非引导到例如放大器、比较器、控制器、或者其他部件上。
如上面所指出的，图像传感器可以包括多个IP的阵列。每个IP响应于光(例如，一个或者多个光子)而捕获并且存储对应的电荷。在一个实施例中，在对IP采样时，如果表示存储在IP处的电荷的像素信号超过采样阈值，那么将像素信号转换为表示像素信号的数字值并且重置由IP存储的电荷。备选地，在对IP进行采样时，将表示存储在IP处的电荷的像素信号转换为表示像素信号的数字值，并且，如果数字值超过采样阈值，那么重置由IP存储的电荷。在其他实施例中，开始模数转换，并且，当已经完成足够确定是否超过阈值的转换时，做出是否继续转换的确定。例如，在逐次逼近寄存器(“SAR”)ADC中，如果阈值等于最高有效位图案时，一旦分辨了图案，可以立即做出是否继续转换并且执行像素的重置、或者停止转换的确定。可以通过使用被配置为将像素信号或者数字值与采样阈值进行比较的比较器，来做出像素信号或者表示像素信号的数字值是否超过采样阈值的确定。
图2图示了根据一个实施例的具有多个像素信号阈值的模拟像素图像传感器。图2的图像传感器是CMOS传感器，并且包括IP阵列40。IP阵列可以包括任何数量的列和行，其中每列和每行具有任何数量的IP。在图2中高亮了IP列50，该IP列50表示在IP阵列中的所有或部分的IP列。IP列50包括经由列线55通信地耦合的多个IP。在图2中高亮了IP 60，该IP 60表示在IP阵列中的IP。
IP 60包括与控制元件一起的光电二极管65，这些控制元件使能光电二极管以被预充电，以便为曝光做准备并且然后在曝光之后对其进行采样。在操作中，导通晶体管70以将光电二极管的阴极耦合至电压源，并且由此将光电二极管的阴极“预充电”至预充电电压。在曝光时段开始之时或者之前，断开晶体管70。通过晶体管70断开，阴极电压响应于光子照射而递增地放电，与检测到的光量成比例地降低光电二极管电位VDET。在曝光时段结束时，导通存取晶体管72，以使能表示光电二极管电位的信号以经由跟随器晶体管74放大/驱动到列线55上，作为像素信号80。
ADC 85经由列线55通信地耦合至IP列50。在图2的实施例中，ADC位于像素阵列40的边缘处，并且可以位于在其上布置有IP阵列的图像传感器内或者在其外部。ADC从IP 60接收像素信号80(表示模拟光电二极管电位)。ADC使像素信号数字化，以生成表示像素信号的3位数字值(“Pix[2:0]”)。ADC包括7个像素阈值：Threshold1至阈值7(此处称为“VT1至VT7”)。如果像素信号的强度小于Vpre但是大于VT1，那么ADC将像素信号转换为数字值“000”。将小于VT1但是大于VT2的像素信号转换为数字值“001”，将在VT2与VT3之间的像素信号转换为数字值“010”，以此类推，直到将小于VT7的像素信号转换为“111”。
在图2的实施例中，在连续像素阈值之间的电位差近乎相同(例如，VT3–VT4≈VT5–VT6)。换言之，像素阈值线性地分布在VT1与VT7之间。另外，在图2的实施例中，在Vpre与VT1之间的电位差大于在连续像素阈值(例如，Vpre–VT1>VT3–VT4)之间的电位差，虽然在另外的实施例中所有步进(step)都是相等的。当对IP进行采样时，选择VT1使得Vpre–VT1>VT3–VT4减少了例如暗噪声的影响。在图2的实施例中，在VT7与Vfloor之间的电位差也可以大于在连续像素阈值(例如，VT7–Vfloor>VT3–VT4)之间的电位差。最后，不是线性阈值间距，给定实施例可以成指数地间隔开阈值，例如，其中每个阈值间距是下一个阈值间距的两倍。对于累加多个ADC样本以形成图像的系统，在累加之前，将指数间距转换为线性值。
Vfloor表示光电二极管65的阴极电压不再响应于光子照射而线性地放电的像素饱和阈值。对于在线性敏感区域90内的像素信号，在图95中示出了像素信号到数字值的转换。应该注意，可检测光子照射(例如，像素饱和点)的最大数量与光电二极管的电容小成比例，并且由此与其物理大小成比例。结果，在传统传感器设计中，光电二极管的占用面积由在给定应用中要求的动态范围来决定，并且不随着工艺几何尺寸的降低而明显地按比例缩放。
在图像的捕获期间，在一个实施例中，依次对在IP阵列40中的在IP列50和每个其他列中的给定的一个或多个行的IP进行采样，并且通过使用与每列相关联的一个或多个ADC将与每个IP相关联的像素信号转换为数字值。在图像捕获周期期间，累加(在一些实施例中是有条件地累加，如上面所阐释的)并且存储由ADC输出的数字值。除了在图2中图示的IP之外，其他类型和配置的IP也可以用在图像传感器系统中。例如，除了晶体管70、72、和74的布置之外，也可以使用晶体管的不同布置。另外，虽然在图2中针对IP列50示出了一个ADC85，但是在其他实施例中，每个IP列可以使用多于一个的ADC，其中不同ADC组服务于ADC列的阵列行的不同部分。下面将对ADC(以读出电路的形式)和IP的另外的组合进行更加详细的描述。最后，ADC的输出(例如，在图2的实施例中的Pix[2:0])可以是任何多位的长度，并且可以与在Vpre和Vfloor之间按照任何方式分布的任何数量的阈值相关联。
具有多位采样和有条件重置的图像传感器系统
图3图示了根据一个实施例的被配置为将像素信号转换为多位数字转换的示例图像传感器读出电路。图3的实施例图示了IP 100、IP存储器116、和读出电路110，该读出电路包括ADC/比较器电路112(以下称为“ADC/比较器”)和加法器114。应该注意，在其他实施例中，图3的模块可以包括附加的、更少的和/或不同的部件。例如，ADC/比较器可以实施为单独的部件，并且加法器可以位于读出电路外部。
IP 100表示在图像传感器中的IP，并且可以是例如图2的IP 60。IP 100例如从外部控制逻辑接收一个或者多个控制信号。控制信号可以使能IP以例如通过重置IP和Vpre，来开始图像捕获；并且使能IP的光敏元件的曝光于光，以导致存储相对于Vpre的电荷。相似地，控制信号可以例如通过在图像捕获周期过去之后禁用IP的光敏元件的曝光于光，而使能IP以结束图像捕获。控制信号也可以使得能够通过IP输出像素信号、并且通过读出电路将像素信号随后转换为表示像素信号的数字值(此处称为“对IP进行采样”或者“对像素信号进行采样”)。如上面所描述的，像素信号可以是积分电荷的表示(例如，具有与积分电荷成比例的分量的源极跟随器电压、放大的电压、或者电流)。
IP 100例如从外部控制逻辑接收重置信号。例如在图像捕获周期开始时，重置信号将由IP存储的电荷重置为Vpre。IP也从ADC/比较器112接收有条件重置信号(在一些电路中，通过使用公共电路系统来提供有条件重置和初始化重置)。例如在图像捕获期间，响应于当对IP进行采样时像素信号超过采样阈值，有条件重置信号重置由IP存储的电荷。应该注意，在其他实施例中，从不同实体接收有条件重置信号。在一种实施方式中，ADC/比较器可以确定像素信号超过了采样阈值，并且可以使得外部控制逻辑能够将有条件重置信号输出至IP；在这种实施例中，重置信号(行式信号)和有条件重置信号(列式信号)可以是由IP进行AND处理以发起所有重置。出于简洁起见，说明书的剩余部分将局限于ADC/比较器向IP提供有条件重置信号的实施例。
读出电路110例如从外部控制逻辑接收阈值信号、采样信号(或者“采样使能信号”)、比较信号(或者“比较使能信号”)、剩余信号(或者“剩余使能信号”)、和重置信号，并且从IP 100接收像素信号。对应于IP 100的IP存储器元件116接收读出信号，该读出信号选择IP 100以便由加法器114读出/写入并且以便外部读出。ADC/比较器112响应于接收到一个或者多个采样信号对IP 100进行采样。在图像捕获期间，ADC/比较器在各种采样时段下，例如，周期性地、或者根据预先限定的采样时段模式(此处称为“采样策略”)，来接收采样信号。可替代地，由ADC/比较器接收的采样信号可以包括采样策略，并且ADC/比较器可以被配置为基于该采样策略对IP进行采样。在其他实施例中，IP接收一个或者多个采样信号并且基于接收到的采样信号来输出像素信号。在另外其他实施例中，IP周期性地或者根据采样策略来输出像素信号，或者ADC/比较器周期性地或者根据采样策略独立于接收到的采样信号来对像素信号进行采样。ADC/比较器可以在从IP对像素信号进行采样之前从IP请求像素信号。
在IP的采样期间，ADC/比较器112从IP接收像素信号，并且将该像素信号转换为表示像素信号的多位数字值(可选地，在一些实施例中，基于像素信号超过采样阈值)。如果像素信号超过采样阈值，那么ADC/比较器输出用于重置存储在IP处的电荷的有条件重置信号。如果像素信号未超过采样阈值，那么ADC/比较器不输出用于重置存储在IP处的电荷的有条件重置信号。采样阈值可以在图像捕获期间改变并且经由阈值信号而接收，或者可以针对给定图像捕获而预先确定或者预先设置。在多个图像捕获期间可以使用一个采样阈值，不同采样阈值可以用于不同的图像捕获，并且在单个图像捕获期间可以使用多个采样阈值。在一个实施例中，采样阈值响应于检测到的光条件的变化而改变(例如，采样阈值可以响应于低的光条件而降低，并且可以响应于高的光条件而增加)。
在一个实施例中，采样阈值是模拟信号阈值。在该实施例中，ADC/比较器112包括模拟比较器，并且将像素信号与采样阈值进行比较来确定像素信号是否超过采样阈值。如果像素信号包括表示由IP 100存储的电荷的电压，那么，如果像素信号低于采样阈值，则超过了采样阈值。以图2的实施例为例，如果ADC/比较器的采样阈值是Threshold4，那么，只有当像素信号包括比与Threshold 4相关联的电压更低的电压的情况下，才像素信号将超过采样阈值。
在一个实施例中，采样阈值是数字信号阈值。在该实施例中，ADC/比较器112包括数字比较器，并且首先将像素信号转换为表示像素信号的数字值。然后，ADC/比较器将数字值与采样阈值进行比较来确定像素信号是否超过采样阈值。以图2的实施例为例，对于采样阈值“101”，如果ADC/比较器将像素信号转换为数字值“001”(指示像素信号在Threshold 1与Threshold 2之间)，那么像素信号未超过采样阈值并且不输出有条件重置信号。然而，如果ADC/比较器将像素信号转换为数字值“110”(指示像素信号在Threshold 6与Threshold7之间)，那么像素信号超过采样阈值并且输出有条件重置信号。
在另一实施例中，采样阈值是在像素信号的完全数字转换之前可以被估计的数字信号阈值。这在一些实施例或者使用情况中可以是有利的，以通过避免不需要的ADC操作，允许更快速地有条件重置像素并且/或者节电。例如，利用逐次逼近寄存器ADC，使用多个时钟周期来分辨像素信号的数字表示。第一时钟周期分辨最高有效位，第二时钟周期分辨次高有效位，以此类推，直到已经分辨完所有位位置。以图2的实施例为例，对于采样阈值“100”，在第一SAR ADC时钟周期之后，可以做出是否满足阈值的确定。对于采样阈值“110”，在第二SAR ADC时钟周期之后，可以做出是否满足阈值的确定。对于具有例如6位或者8位的位深度的实施例，在1个或者2个转换周期之后做出重置确定可以导致明显的省时/节电，这可以通过选择具有为0的一个或者多个LSB的采样阈值来实现。
在一个实施例中，将行式比较信号供应至每个ADC/比较器“比较”信号输入，并且针对合适的时钟周期向ADC/比较器发出信号以执行比较。当使得比较信号被断言时，基于模数转换的电流状态来执行比较。如果用于ADC/比较器112的比较满足阈值，那么将有条件重置信号断言到IP 100和加法器114，并且SAR ADC继续转换像素信号。如果不满足阈值，那么不断言有条件重置信号，并且可以结合比较信号使用有条件重置信号来门控(gate)SARADC的时钟信号以终止转换。
ADC/比较器112将表示由ADC/比较器接收的像素信号的数字值(此处称为“数字转换”)输出至加法器114。ADC/比较器112可以响应于与数字转换相关联的像素信号超过采样阈值，而输出数字转换。可以将有条件重置信号用作使能信号，用于发信号至加法器114以加载数字转换，并且将其添加至对应于IP 100的IP存储器116位置(在本实施例中，该位置通过读出线的地址选择选自多个这种地址)。在其他实施例中，ADC/比较器在IP 100的每个采样期间都输出数字转换，无论与数字转换相关联的像素信号是否超过采样阈值。在这些实施例中，加法器可以被配置为累加与超过采样阈值的像素信号相关联的数字转换并且忽视与未超过采样阈值的像素信号相关联的数字转换。可替代地，例如，如果将阈值设置为在图2中的“001”，那么每次读出IP 100时，加法器可以无条件地将数字转换加到IP存储器116，同时仍然产生正确的结果。
在一个实施例中，ADC/比较器112也响应于接收到剩余信号断言(而没有断言比较信号)而输出数字转换。剩余信号断言与图像捕获的结束相关联，并且使得ADC/比较器能够将完全的数字转换输出至加法器114而无论与数字转换相关联的像素信号是否超过采样阈值，并且断言有条件重置。剩余信号可以防止与由IP 100接收的光相关联的图像信息的丢失，但是在捕获周期结束时不超过阈值。如果表示这种接收到的光的像素信号未超过采样阈值，那么ADC/比较器可以不输出与像素信号相关联的数字转换，并且不会通过有条件重置信号(其也由剩余信号的断言触发)来重置由IP存储的电荷。在ADC/比较器将数字转换输出至加法器而无论与数字转换相关联的像素信号是否超过采样阈值的实施例中，加法器可以接收剩余信号，并且可以被配置为响应于接收到该信号而累加与在捕获周期结束时接收到的像素信号相关联的数字转换。
加法器114被配置为累加在捕获周期期间接收到的数字转换。如上面所论述的，在只有当与数字转换相关联的像素信号超过采样阈值ADC/比较器112的情况下才输出数字转换的实施例中，加法器将所有接收到的数字转换(包括由ADC/比较器响应于接收到剩余信号输出的附加数字转换)累加到IP存储器116中。在ADC/比较器输出与每个接收到的像素信号相关联的数字转换的实施例中，加法器仅仅累加与超过采样阈值的像素信号相关联的数字转换，将由ADC/比较器响应于接收到剩余信号输出的数字转换加到IP存储器116中；这种实施例要求加法器知道像素信号何时超过采样阈值并且何时接收到剩余信号，并且出于简洁起见，此处不再对其进一步论述。
加法器114例如从外部控制逻辑接收重置/相加控制信令。响应于接收到重置信号(例如，在图像捕获周期开始时)，累加器将全部为零存储至所选的IP存储器位置116接收到的数字转换的累加作为图像数据。加法器也接收重置信号并且重置接收到的数字转换的累加。
在备选的实施例中，加法器位于读出电路110外部。例如，ADC/比较器可以将转换的流输出至数字信道(例如，与来自其他ADC的其他转换一起，被多路复用)至提供累加功能的独立电路。在这种情况下，ADC/比较器也必须输出表示“无转换”的符号，该符号可以是0。一种可能性是，对于在数字信道接口(例如，在图4中的PHY134)中的电路，对数字转换进行编码以减少带宽。在一个实施例中，将“无转换”输出为“00”，将超过ADC转换的较高阈值输出为“01”，并且将所有其他ADC转换输出为“lxxxxxx”，其中，x表示ADC转换的被分辨位中的一个位，并且x位置的数量等于ADC的位深度。
在一个实施例中，IP被配置为输出像素信号并且在相同线上接收有条件重置。在本实施例中，IP和ADC/比较器112在共享线上交替地驱动像素信号和有条件重置。例如，IP可以在采样周期的第一部分期间在共享线上输出像素信号，并且可以在采样周期的第二部分期间在共享线上接收有条件重置。最后，ADC/比较器可以在共享线上接收阈值信号、采样信号、和剩余信号。例如，ADC/比较器可以在图像捕获开始时接收阈值信号，可以在整个图像捕获周期期间接收采样信号，并且可以在图像捕获周期结束处接收剩余信号。也应该注意，由IP接收的重置信号可以是由累加器114接收的相同重置信号，并且可以在共享线上被接收。
图4图示了根据一个实施例的具有多位架构的图像传感器系统的示例实施例。图4的图像传感器系统120包括图像传感器区域125、读出电路阵列130、控制逻辑132、和物理信令接口134。在其他实施例中，图像传感器系统可以包括比在图4的实施例中图示的更少的、额外的、或者不同的部件(例如，电路可以具有与其集成在一起的存储器116)。在图4中示出的图像传感器系统可以实施为单个IC，或者可以实施为多个IC(例如，图像传感器区域和读出电路阵列可以位于单独的IC上)。进一步地，各个部件(诸如，读出电路阵列、控制逻辑、和物理信令接口)可以集成在图像传感器区域125内。
出于示例之目的，假设图像传感器系统120和通信地耦合至图像传感器系统的主机IC(未在图4中示出)在照相机(例如，在移动装置内的照相机或者摄影机、袖珍照相机、数字SLR照相机、独立的或者平台集成的网络摄像头、高清摄影机、安全照相机、汽车摄像头等)内形成主图像获取部件。图像传感器IC和主机IC可以更普遍地单独部署，或者与类似的或者不同的成像部件一起布置在几乎任何成像系统或者装置内，这种装置包括但不限于，度量仪器、医学仪器、游戏系统或者其他消费电子装置、军工成像系统、与运输相关的系统、基于空间的成像系统等。图像传感器系统的操作一般涉及通过将IP曝光于光来捕获图像或者帧，将存储的电荷作为曝光结果转换为图像数据，并且将图像数据输出至存储媒介。
图像传感器区域125包括：包括N行(从0至N-1编索引)和M列(从0至M-1编索引)的IP阵列127。物理信令接口134被配置为从主机IC(例如，通用或者专用处理器、专用集成电路(ASIC)、或者被配置为控制图像传感器IC的任何其他控制部件)接收命令和配置信息，并且被配置为将接收到的命令和配置信息提供给控制逻辑132。物理信令接口也被配置为从读出电路阵列130接收图像数据并且将接收到的图像数据输出至主机IC。
控制逻辑132被配置为从物理信令接口134接收命令和配置信息，并且被配置为传送被配置为操纵图像传感器系统120的操作和功能的信号。例如，响应于接收到用于捕获图像或者帧的命令，控制逻辑可以输出一系列曝光信号(被配置为使IP重置)和采样信号(被配置为使在读出电路阵列130中的读出电路对来自在IP阵列127中的IP的像素信号进行采样)，使得能够通过图像传感器系统捕获图像或者帧。相似地，响应于接收到用于初始化或者重置图像传感器系统的命令，控制逻辑可以输出被配置为重置在IP阵列中的每个IP的重置信号，使每个IP忽视任何累加电荷。由控制逻辑产生的控制信号识别在用于采样的IP阵列内的具体IP，可以控制与IP相关联的读出电路的功能，或者可以控制与图像传感器系统相关联的任何其他功能。控制逻辑在图4中示出为在图像传感器区域125外部，但是如上面所指出的，控制逻辑的所有或者部分可以在图像传感器区域内本地地实施。
控制逻辑132为在图像传感器区域125中的每个IP输出控制信号和重置信号。如图4的实施例所示，在图像像素IP[X][Y]中的每个IP从控制逻辑接收行并行(row-parallel)Cntrl[X]信号(对应于用于每个IP的“行”选择控制信号)和行并行Reset[X]信号以重置IP，其中“X”和“Y”指IP在图像传感器区域内的坐标。虽然在任何给定IP处接收到的控制信号和重置信号中的每一个都仅仅为1位，如在图4的实施例中编入索引的，但是要理解，进行编索引仅仅是出于简洁起见，并且这些信号事实上可以是任何宽度或者尺寸。
读出电路阵列130包括M个读出电路，每个读出电路被配置为从在IP阵列127中的一列IP接收像素信号。应该注意，在其他实施例中，读出电路阵列可以包括被配置为从每个IP列接收像素信号的多个读出电路，如图5a、图5b和5c所论述的。像素信号总线将在每个IP阵列中的每个IP列中的IP耦合至与在读出电路阵列内的IP列相关联的读出电路。每个IP被配置为将由IP产生的像素信号输出至像素信号总线，并且每个读出电路被配置为从在与读出电路相关联的IP列中的IP对像素信号进行采样。例如，读出电路0被配置为从像素信号总线0对像素信号进行采样，以此类推。在读出电路阵列中的每个读出电路可以从在与读出电路相关联的IP列中的IP对像素信号反复地采样(例如，在多个处理期期间，按顺序地从连续IP对像素信号进行采样)，或者可以根据预先确定的非连续顺序对像素信号进行采样。在一个实施例中，读出电路可以同时对多个像素信号进行采样。虽然在图3和图4的实施例中未图示，但是读出电路可以额外地包括被配置为在输出作为图像数据的累加的值之前存储累加的数字值的存储器。
有条件重置总线将在IP阵列127中的每个IP列中的IP耦合至与每个IP列相关联的读出电路。在从在IP列中的IP对像素信号进行采样之后，如果采样的像素信号超过采样阈值，那么与IP列相关联的读出电路产生有条件重置信号。例如，如果在IP列中的IP经由将IP耦合至读出电路的像素信号总线而将像素信号输出至与IP列相关联的读出电路，并且如果读出电路确定像素信号超过采样阈值，那么读出电路经由将读出电路耦合至IP的有条件重置总线而将有条件重置信号输出至IP，并且IP重置存储在IP处的电荷。如上面所描述的，像素信号总线和有条件重置总线可以实施在共享总线中，其中Cntrl[X]使得能够从行X将像素信号输出至共享总线，并且Reset[X]使得能够从共享总线对在行X中的像素进行有条件重置，虽然出于简洁起见不再进一步对这种实施例进行描述。
控制逻辑132在读出电路阵列130中产生用于读出电路的读出控制信号。读出控制信号可以控制：通过读出电路从在IP阵列127中的IP对像素信号的采样、将采样的像素信号转换为数字值、数字值的累加、累加的数字值的输出、以及加法器的重置。读出控制信号可以包括用于在读出电路阵列中的每个读出电路的阈值信号、采样信号、比较信号、剩余信号、读出信号、和重置/相加信号，如图3所描述的。
控制逻辑132被配置为产生用于读出电路阵列130的读出控制信号以使得能够在图像捕获周期期间捕获图像。在图像捕获周期之前、或者在首次使用用于图像捕获周期的具体IP存储器位置时，控制逻辑可以产生重置，以使每个读出电路110的累加器重置IP存储器位置。在图像捕获周期开始时，控制逻辑可以产生用于每个读出电路的阈值信号；如上面所论述的，该阈值信号由每个读出电路用于确定与像素信号进行比较的阈值，目的是有条件地重置与像素信号相关联的IP并且累加与像素信号相关联的数字值。在图像捕获周期期间，控制逻辑可以产生一系列采样信号，这些采样信号被配置为使得读出电路能够从与读出电路相关联的IP对像素信号进行采样。在一个实施例中，控制逻辑根据一种或者多种采样策略来产生采样信号。下文将对采样策略进行更加详细的描述。在图像捕获周期结束时，控制逻辑产生剩余信号，该剩余信号被配置为使得每个读出电路能够累加表示像素信号的数字值而无论像素信号是否超过采样阈值。在图像捕获周期期间，控制逻辑产生读出信号，该读出信号被配置为使得每个读出电路输出累加数字值，该累加数字值表示作为图像数据的超过相关联的采样阈值的采样像素信号。控制逻辑也可以在每个图像捕获周期之后产生重置信号，以在每个读出电路内重置累加数字值。
控制逻辑也可以产生被配置为使IP和读出电路暂停和恢复图像捕获的暂停信号和恢复信号，并且也产生控制IP和在读出电路阵列中的读出电路的功能所需的任何其他信号。对于每个读出电路，由读出电路输出的图像数据是由在与读出电路相关联的IP列中的每个IP捕获的光的数字表示。图像数据由物理信令接口接收以便随后输出至主机IC。
图5图示了根据一个实施例的具有位于IP阵列外围的读出电路阵列的示例图像传感器系统架构。在图5的架构中，6个读出电路阵列(140a、140b、140c、140d、140e、和140f)位于包括IP阵列的图像传感器区域145周围。与图4的一个读出电路阵列130位于图像传感器区域125的一侧的实施例不同，图5的读出电路阵列140位于图像传感器区域145的所有侧。读出电路阵列可以位于也包含图像传感器区域的IC内，或者可以位于一个或者多个单独的IC上。例如，每个读出电路阵列可以位于图像传感器IC的外围，或者可以位于与图像传感器IC相邻的专用读出电路阵列IC中。
在图4的前述实施例中，在读出电路阵列130中的每个读出电路耦合至在IP阵列127中的IP列。在图5的实施例中，每个读出电路阵列140x耦合至来自图像传感器区域145的部分行和部分列的6个IP的组。例如，读出电路阵列140a耦合至IP1、IP2、IP3、IP7、IP8和IP9。每个读出电路阵列140x包括一个或者多个读出电路。在一个实施例中，每个读出电路阵列包括6个读出电路，其中在读出电路阵列中的每个读出电路耦合至一个IP。在这种实施例中，每个读出电路仅对其耦合的IP进行采样。更加典型地，每个读出电路由包括许多行和一个或者多个列的块的IP共享。虽然控制逻辑未在图5的实施例中图示，但是每个读出电路阵列可以耦合至通用控制逻辑，或者每个读出电路阵列可以耦合至专用控制逻辑。进一步，虽然物理信令接口未在图5的实施例中图示，但是每个读出电路阵列可以经由公共总线将图像数据输出至公共物理信令接口，或者可以经由专用总线将图像数据输出至耦合至每个读出电路阵列的专用物理信令接口。
图6a图示了根据一个实施例的在示例双层图像传感器系统架构中的像素阵列IC的顶视图。图6a的像素阵列IC包括围绕IP阵列的外围电路系统162。IP阵列包括行控制电路系统164和4个IP行组(IP行组0至3)。每个IP行组是阵列的宽度，并且包括在阵列中的行的四分之一，并且行控制电路系统提供了操作IP所需的控制信号和重置信号(例如，使IP能够进行重置并且使其能够被选择以便读出的信号、以及此处论述的任何其他信号)。
图6b图示了根据一个实施例的在示例双层图像传感器系统架构中的预处理器IC的顶视图。图6b的预处理器IC包括围绕读出电路阵列的外围电路系统172。读出电路阵列包括物理信令接口175(其可以备选地在像素阵列IC 160上)、读出控制电路系统176、4个读出电路阵列(读出电路阵列0至3)、和伴随的存储器组0A/B、1A/B、2A/B、和3A/B。每个读出电路阵列包括连接至在相关联的存储器组中的对应行的一个或者多个读出电路(包括ADC、加法器、和用于每个IP列的重置逻辑)。当在像素阵列IC的IP行组中选择具体IP行时，在预处理器IC上选择在对应存储器组中的对应行。
图6c图示了根据一个实施例的在示例双层图像传感器系统中的图6a的像素阵列IC和图6b的预处理器IC的截面。在图6c的实施例中，像素阵列IC 160位于预处理器IC 170上方，从而使得像素阵列IC的底表面耦合至预处理器IC的顶表面。微透镜阵列180和彩色滤光器阵列182位于像素阵列IC上方。像素阵列IC和处理器IC经由像素阵列IC布线184和预处理器IC布线186而耦合。通过使像素阵列IC位于预处理器IC上方，增加了在图像传感器系统中的能够捕获光的表面面积的裸片大小和百分比。例如，在包括IP阵列和一个或者多个读出电路阵列的单层IC架构中，单层IC的包括该一个或者多个读出电路阵列的部分不能够捕获光；这种实施例减少了用于捕获入射在单层IC上的光的硅裸片的百分比。这要求照相机模块的占用面积大于透镜和成像阵列，并且增加了照相机模块的成本和大小。与之形成对照的，图6c的实施例的顶层不包括读出电路阵列，所以将顶部单层IC的裸片大小减少到接近IP阵列的大小。入射到顶层上的光穿过微透镜阵列和彩色滤光器阵列，由在IP阵列中的IP捕获，并且经由像素阵列IC布线和预处理器IC布线由读出电路阵列对表示捕获的光的信号进行采样。
图7图示了根据一个实施例的图像传感器读出电路诸如图3的读出电路的操作。在图7的示例实施例中，在16个采样时段期间捕获图像。在图像捕获周期期间，图7的示例实施例的ADC将像素信号转换为5位数字值，并且累加器将5位数字值累加到9位数字值中。进一步，在图7的实施例中，ADC将接收到的像素信号转换为表示像素信号的数字值，从而使得由IP检测到的每个附加的光子导致数字值增加1。例如，如果在重置之后IP检测到5个光子，那么由IP产生的像素信号将由ADC转换为值“00101”。应该强调的是，在其他实施例中，ADC将接收到的像素信号转换为表示像素信号的数字值，从而使得由IP检测到的多个附加的光子导致数字值增加1。在图7的实施例中，像素信号是模拟电压，并且由此出于简洁起见未在图7中示出。
在图像捕获周期开始时(采样时段0)，接收被配置为将读出电路的IP被配置为重置并且开始曝光的控制信号。在图7的实施例中，“开始曝光”控制信号也将存储在对应于IP的存储器元件处的值重置为零。另外，接收阈值信号，以将用于读出电路的采样阈值设置于相当于20个光子的像素信号。
在第一采样时段期间，通过IP检测到4个光子。然后，IP响应于检测到4个光子而产生表示由在IP等效物内的光敏元件所采集的电荷的像素信号，并且ADC将该像素信号转换为数字值“00100”。由于4个检测到的光子不触发20个光子(“10100”)的采样时段，所以累加器不累加数字值“00100”，并且不消除由IP存储的电荷(不重置IP)。应注意，列“光子(增量-累计)”第一项指示在具体采样时段期间由IP检测到的光子的数量，并且第二项指示自从IP的最后一次有条件重置以来累加的光子的数量。
在采样时段2期间，由IP检测到7个附加的光子。由IP存储的电荷从在采样时段1期间响应于检测到4个电子而产生的电荷增加到响应于检测到11个累加光子(在采样时段1期间的4个光子和在采样时段2期间的7个光子)而产生的电荷。将由IP响应于存储的电荷而产生的像素信号转换为数字值“01011”。由于总共11个光子不触发20个光子的采样阈值，所以累加器不累加数字值“01011”，并且不重置IP。相似地，在采样时段3期间，由IP检测到2个附加的光子，并且由IP存储的电荷增加到响应于检测到13个累加的光子(在采样时段1期间的4个光子、在采样时段2期间的7个、和在采样时段3期间的2个)而产生的电荷。将由IP响应于该增加的存储电荷产生的像素信号转换为数字值“01101”。由于累加的13个光子不触发20个光子的采样阈值，所以累加器不累加数字值“01101”，并且不重置IP。
在采样时段4期间，由IP检测11个附加的光子。由IP存储的电荷增加到相当于检测到24个累加光子(在采样时段1期间的4个、在采样时段2期间的7个、在采样时段3期间的2个、和在采样时段4中的11个)的电荷。将由IP响应于存储电荷产生的像素信号转换为数字值“11000”。由于累加的24个光子超过20个光子的采样阈值，所以加法器将数字值“11000”累加到用于IP的存储器元件中，并且重置IP。
在采样时段5期间检测到的14个光子不超过采样时段20个光子，不累加由ADC产生的数字值“01110”，并且不重置IP。在采样时段6期间检测到的8个光子导致由IP对22个光子(在采样时段5期间的14个光子和在采样时段6期间的8个)的累加检测，并且加法器累加数字值“10110”(由此产生“000101110”的总累加值到存储器元件中)，并且重置IP。
针对16个采样时段中的每一个，重复该过程。响应于由IP检测到的累加光子的数量超过了20个光子的采样阈值，将由ADC在采样时段10、14、和15期间产生的数字值全部累加。因此，针对在这些时段(采样时段11、15和16)之后的采样时段，重置IP。在采样时段16期间，IP检测到19个光子，这未超过20个光子的采样阈值。另外，在采样时段16期间，接收被配置为指导累加器累加由ADC产生的数字值的剩余信号(剩余值190，“10011”)。因此，加法器将值“10011”累加至在存储器元件中保持的累加值“001111011”，以产生图像数据195，“010001110”。最后，在采样时段16期间，接收重置信号，该重置信号使得读出电路能够输出图像数据，并且，继输出该图像数据之后，将由ADC输出的并且存储在累加器处的值重置为零。
图8图示了根据一个实施例的在图像捕获系统中的像素信息流。在图像捕获周期的过程期间，IP 200检测光子并且将像素信号202输出至读出电路。作为响应，读出电路204将接收到的像素信号转换为表示接收的像素信号的数字值，并且对于与超过采样阈值的像素信号相关联的每个数字值，累加数字值并且重置IP。在图像捕获周期之后，将累加数字值作为图像数据206输出。
后处理模块208接收图像数据206，并且对图像数据执行一个或者多个处理操作以产生处理数据210。在一个实施例中，可以使用响应函数来根据期望的响应变换图像数据206。例如，可以基于由IP检测到的光的亮度，利用线性函数或者对数函数来变换图像数据。然后，将处理的数据存储在存储器212中，以便后续的取回和处理。IP 200、读出电路204、后处理模块、和存储器可以位于IC内，或者可以位于单独耦合的IC内。
图9图示了根据一个实施例的由图像传感器读出电路诸如图3的读出电路使用的各种时间采样策略。在图9的实施例中，通过相当于16个时间单位的图像捕获周期220来捕获图像。对于图示的三种采样策略中的每一种，“x”指示由读出电路对给定IP的采样。
在采样策略1中，读出电路在16个时间单位中的每一个之后对IP进行采样。在采样策略2中，读出电路在每4个时间单位之后对IP进行采样。由于读出电路在采样策略2中对IP进行采样的频率低于读出电路在采样策略1中对IP进行采样的频率，所以在采样策略2中的IP比在采样策略1中的IP更有可能饱和。然而，实施采样策略2(4个总样本)所需的资源(处理、带宽、和功率)可以低于实施采样策略1(16个总样本)所需的资源，这是因为读出电路在采样策略2中对IP进行采样的频率仅仅是读出电路在采样策略1中对IP进行采样的频率的25％。
在采样策略3中，读出电路在时间单位1、2、4、8、和16之后对IP进行采样。采样策略3的采样的指数间距提供短的采样时段(例如，在时间单位0与时间单位1之间的采样时段)和长的采样时段(例如，在时间单位8与时间单位16之间的采样时段)。允许短采样时段和长采样时段两者，保持了采样策略1的动态范围，具有几乎如采样策略2一样少的采样(针对采样策略3为5次采样对比针对采样策略2为4次采样)。也可以在此处描述的图像传感器系统中通过读出电路实施未在图9中图示的其他采样策略。取决于曝光时段的总长、或者其他依赖场景或者用户的因素，可以选择不同的采样策略以满足期望的功率、SNR、动态范围、或者其他性能参数。
具有无损阈值监测的高SNR图像传感器
虽然在图2中示出的三晶体管(3T)像素架构适用于许多应用，但是具有设置在光电二极管与源极跟随器之间(即，在图2中，在光敏元件65的节点“VDET”与元件74之间)的“传输门”的四晶体管(4T)设计提供了许多优点。首先，可以在不干扰光电二极管的电荷状态的情况下重置在源极跟随器的栅极处的现在被隔离的浮置扩散结构(例如，耦合至VDD)，从而使得能够进行相关双采样(CDS)操作，在该相关双采样(CDS)操作中，在电荷积分之前对浮置扩散结构的噪声本底(noise floor)进行采样，然后从随后对光电二极管电位的采样中减去噪声本底，从而消除噪声并且显著改进SNR。另一优点是，违反直觉地，作为在光电二极管与源极跟随器之间的开关连接(即，经由传输门)的更紧凑型像素设计，使得能够在多个光电二极管之中共享源极跟随器、重置晶体管和存取晶体管。例如，仅仅要求7个晶体管来实施具有共享的源极跟随器、重置晶体管和存取晶体管的4个“4T”像素的组(即，4个传输门加3个共享晶体管)，由此实现每像素平均1.75个晶体管(1.75T)。
在像素读出方面，在3T像素中，在光电二极管与源极跟随器之间的直接连接，使得能够在不干扰正在进行的光电荷积分的情况下读出光电二极管的电荷状态。该“无损读出”能力在上面描述的有条件重置操作的背景下尤其有利，这是由于，可以在积分时段之后对3T像素进行采样，并且，如果采样操作指示电荷电平保持为低于预定阈值，则有条件地使其继续对电荷求积分(即，不重置)。相反，作为4T像素读出的部分的、在光电二极管与浮置扩散结构之间传输的电荷，干扰了光电二极管的状态，从而向有条件重置操作提出了挑战。
在下面结合图10至图14描述的许多实施例中，按照将重置阈值与像素样本生成分离的方式来操作改良型4T像素架构，以实现无损(并且仍然CDS的)过阈值确定。即，不是读出累加在光电二极管内的电荷的净电平(即，像素采样操作)并且基于该读出有条件地重置光电二极管(即，如在3T像素采样操作中的那样)，而是执行预备的过阈值采样操作以使得能够检测到在光电二极管内的过阈值状态，其中完整光电二极管读出(即，像素样本生成)根据该预备的过阈值检测结果有条件地执行。事实上，不是根据从完全光电二极管读出而获得的像素值，来有条件重置光电二极管；而是根据预备地无损地确定是否已经超过阈值的结果，来有条件地进行完整光电二极管读出；在至少一个实施例中，一种方法通过将有条件重置阈值与像素值生成相分离而实现。
图10图示了改良的4T像素250的一个实施例，该改良的4T像素250在此处称为“递进读出像素”，在其中执行无损过阈值检测操作使得能够结合相关双采样进行有条件重置操作。如下面更加充分地阐释的，过阈值检测涉及光电二极管状态的受限读出，当确定指示过阈值条件时，这将触发光电二极管状态的更完全的读出。即，从受限过阈值检测读出递进到完整读出(后者根据过阈值检测结果而有条件地进行)，顺序地读出像素250。
仍然参照图10，递进读出像素250包括设置在光电二极管260(或者任何其他实用的光敏元件)与浮置扩散结构节点262之间的传输门251、以及耦合在传输门行线(TGr)与传输门251之间的传输使能晶体管253。传输使能晶体管253的栅极耦合至传输门列线(TGc)，从而使得，当启动TGc时，经由传输使能晶体管253将在TGr上的电位供应至传输门251的栅极，由此使得能够将累加在光电二极管260内的电荷传输至浮置扩散结构262并且由像素读出电路系统感测。更加具体地，将浮置扩散结构262耦合至源极跟随器255(放大和/或电荷到电压转换元件)的栅极，源极跟随器255自身耦合在电源干线(在该示例中是VDD)与读出线Vout之间，以使得能够将表示浮置扩散结构电位的信号输出至在像素外部的读出逻辑。
如图所示，将行选择晶体管257耦合在源极跟随器与读出线之间以使得能够通过相应像素行多路访问读出线。即，将行选择线(“RS”)耦合至在相应像素行内的行选择晶体管257的控制输入，并且在独热基础上进行操作以便一次为感测/读出操作选择一个像素行。也将重置晶体管259设置在递进读出像素内，以使得能够将浮置扩散结构可切换地耦合至电源干线(即，当重置门线(RG)启动时)并且由此将其重置。可以通过并行地完全地导通传输门251(例如，通过在TGr为高时断言TGc)和重置晶体管259，或者仅仅通过将光电二极管连接至重置状态浮置扩散结构，来重置光电二极管自身连同浮置扩散结构。
图11是图示了在图10的递进读出像素内的示例性像素周期的定时图。如图所示，像素周期被分成5个时段或者阶段，这些时段或者阶段对应于所执行的用于在最后2个阶段中产生最终的递进读出的不同操作。在第一阶段(阶段1)中，通过并行地断言在TGr、TGc和RG线上的逻辑高信号以导通传输使能晶体管253、传输门251和重置晶体管259，来在光电二极管和浮置扩散结构内执行重置操作，从而经由传输门251、浮置扩散结构262和重置晶体管259将光电二极管260可切换地耦合至电源干线(图示的序列可以开始于无条件重置(例如，在帧开始时)，并且也可以开始于前述有条件读出/重置操作)。为了结束重置操作，降低TGr信号和RG信号(即，应用在相似名称的信号线上的信号)，从而断开传输门251(和重置晶体管259)，从而使得光电二极管能够响应于在紧接着的积分阶段(阶段2)中的入射光而累加(或者积分)电荷。最后，虽然在图11中示出的重置操作期间行选择信号变为高，但是这仅仅是实施专用行解码器的结果，该行解码器在每当结合行专用操作对给定行地址进行解码时都提高行选择信号(例如，在针对给定行进行的重置期间提高TGr信号和RG信号)。在备选的实施例中，行解码器可以包括用于在重置期间抑制行选择信号的断言的逻辑，如在图11中的虚线RS脉冲所示。
在积分阶段结束时，重置浮置扩散结构(即，通过使RG信号发出脉冲以将浮置扩散结构耦合至电源干线)并且然后通过采样保持元件在列读出电路内对其进行采样。事实上，重置和采样操作(在图11中显示为阶段3)对浮置扩散结构的噪声电平进行采样；并且在示出的实施例中，通过断言用于所关注的像素行的行选择信号(即，由RSi选择的“第i”像素行)、同时在使重置状态采样保持信号(SHR)发出脉冲以经由读出线Vout将浮置扩散结构的状态传送至在列读出电路内的采样保持元件(例如，开关接入电容元件)，来执行该重置和采样操作。
在阶段3中获取噪声样本之后，在阶段4中，通过将TGr线提高至部分导通的“过阈值检测”电位VTGpartial、与此同时导通传输使能晶体管253(即，通过断言逻辑高的TGc信号，虽然在本实施例中TGc已经导通)，来执行过阈值检测操作。通过在图12和图13中图形地图示的该操作，将VTGpartial供应至传输门251以将传输门切换至“部分导通”状态(“TG部分导通”)。参照图12和图13，在其对应示意性截面图下方示出了用于光电二极管260(在本示例中是钉扎光电二极管)、传输门251和浮置扩散结构262的静电电位图。应注意，所描绘的静电电位的电平不旨在是在实际或者仿真的器件中产生的电平的精确表示，而是用于图示像素读出阶段的操作的大体的(或者示意的)表示。在将VTGpartial供应至传输门251时，在光电二极管260与浮置扩散结构262之间形成较浅的沟道电位271。在图12的示例中，在过阈值检测操作(阶段4)之时，累加在光电二极管内的电荷的电平不提高至电荷经由部分导通的传输门的浅沟道电位溢出(例如，被传输)至浮置扩散结构所需的阈值电平。因此，因为累加的电荷电平未超过由将VTGpartial供应至传输门251的控制节点而建立的溢出阈值，所以从光电二极管至浮置扩散结构不存在溢出，而是累加的电荷保留在光电二极管内不受干扰。相反，在图13的示例中，累加的电荷的电平更高，超过溢出阈值，从而使得累加的电荷的部分(即，电荷载流子的在传输门部分导通静电电位上方的子集)溢出到浮置扩散结构节点262中，其中剩余的累加的电荷保留在光电二极管中，如在272处所示。
仍然参照图11、图12和图13，在过阈值检测阶段4结束之前，在单状态采样保持元件内(即，响应于信号SHS的断言)对浮置扩散结构的电荷电平进行采样和保持，以产生阈值测试样本——该阈值测试样本是在信号状态样本与之前获得的重置状态样本之差——以相对于有条件重置阈值对该阈值测试样本进行估计。在一个实施例中，有条件重置阈值是模拟阈值(例如，响应于比较/转换选通信号的断言，而与在感测放大器中的阈值测试样本进行比较)，该模拟阈值设置或者编程为高于采样噪声本底的设置，但是又低得足以使得能够经由浅传输门沟道而检测到最小电荷溢出。备选地，可以响应于比较/转换信号的断言而将阈值测试样本数字化(例如，在也用于生成最终像素样本值的模数转换器内)，并且然后与数字有条件重置阈值进行比较，再一次地，设置为高于噪声本底(或者编程为高于噪声本底的设置)，但是又低得足以使得能够检测到痕量电荷溢出。无论发生上述哪种情况，如果阈值测试样本指示没有发生可检测溢出(即，阈值测试样本值减去有条件重置溢出阈值)，那么将光电二极管视为处于在图12中示出的不足阈值状态中，并且在紧接着的有条件读出阶段(阶段5，最终阶段)中将TGc线保持为低，以针对递进读出操作的剩余部分禁用传输门251——事实上，禁用进一步从光电二极管读出并且由此使光电二极管能够在不干扰到至少另一采样时段的情况下继续对电荷求积分。相反，如果阈值测试样本指示溢出事件(即，阈值测试样本大于有条件重置/溢出阈值)，那么在有条件读出阶段期间，使TGc线发出脉冲、与此同时用完全导通的“剩余部分传输”电位VTGfull供应至TGr线，从而使得能够经由完全深度的传输门沟道(273)将在光电二极管260内的电荷(即，如图13所示的电荷272)的剩余部分传输至浮置扩散结构262；从而使得，在阶段4中的过阈值传输与在阶段5中的剩余部分传输之间，将自从在阶段1中的硬重置以来累加在光电二极管内的电荷，完全地传输浮置扩散结构，在该浮置扩散结构处该电荷在像素读出操作中可以被感测。在示出的实施例中，像素读出操作通过在有条件读出阶段5期间顺序地使SHS信号和比较/转换选通发出脉冲来实现，虽然这些脉冲中的任一或者两者可以可选地在没有过阈值检测的情况下得到抑制。应注意，光电二极管的有条件读出(即，通过使TGc发出脉冲并且将VTGfull供应在TGr上来实现)，有效地重置了光电二极管(即，将所有电荷汲出至浮置扩散结构)；而抑制有条件读出，使得光电二极管的积分状态不受干扰。因此，在阶段5中执行有条件读出操作，有条件地重置光电二极管，以便为在以后的采样时段(子帧)中再次进行积分做准备、或者以便避免重置光电二极管以使得能够在随后的采样时段中进行累加积分。由此，无论发生哪种情况，都在阶段5后进行新的积分阶段，其中，针对整个帧(或者曝光)时段的每个子帧，在新帧中重复硬重置之前，重复阶段2至阶段5。在允许跨过帧边界的累积积分的其他实施例中，可以执行硬重置操作以初始化图像传感器，并且在之后的不确定时间周期期间省略硬重置操作。
图14图示了具有递进读出像素阵列301、排序逻辑303、行解码器/驱动器305和列读出电路307的图像传感器300的实施例。在将像素阵列301示出为包括四行和两列的共享元素像素时，其他实施例可以包括更多像素行和列，以实施例如数兆像素或者数十亿像素的图像传感器。列读出电路307(针对其描绘了两列读出电路系统)和行解码器/驱动器305可以类似地按比例缩放，以满足在像素阵列中的像素的数量。
在示出的实施例中，像素阵列的每列由共享元素像素填充，其中每4个像素形成四像素单元310并且包含了相应的光电二极管260(PD1至PD4)、传输门251、和传输使能晶体管253，但是共享了浮置扩散结构节点312、重置晶体管259、源极跟随器255和行选择晶体管257。通过这种布置，每个像素的平均晶体管计数为2.75(即，11个晶体管/4个像素)，由此实现了较高效的2.75T像素图像传感器。
如图所示，行解码器/驱动器305将共享的行选择信号(RS)和重置门信号(RG)输出至四像素单元310的每行，并且将独立的行传输门控制信号(TGr1至TGr4)输出至相应的传输使能晶体管253的漏极端子。在行解码器/驱动器305通过阵列的各个行递增地进行排序(例如，关于像素阵列301的各个行的流水线地重置、积分和递进读出操作，从而使得逐行读出)的实施例中，行解码器/驱动器可以包括用于针对每行在适当的时间处断言RG、RS和TGr信号的逻辑(例如，关于来自排序逻辑303的行时钟来合成这些信号)。备选地，行解码器/驱动器305可以接收对应于RG、RS和TGr信号中的每一个或者任何一个的单独的定时信号，从而在适当的时间处将任何单独的使能脉冲多路复用到所选行的对应RG、RS和TGr线上。在一个实施例中，行解码器/驱动器从片上(on-chip)或者片下(off-chip)的可编程电压源309接收对应于在图11、图12和图13中示出的断开状态、部分导通状态和完全导通状态的传输门控制电压(即，VTGoff、VTGpartial、VTGfull)，在确定的时间处将不同控制电压中的每一个可切换地耦合至给定的传输门行线，例如，如图11所示。在替代实施例中，多于一个的电压源309可以设置在图像传感器300中，以使得能够本地地校准传输门控制电压并且由此补偿跨像素阵列的控制电压偏差和/或性能偏差(即，非均匀性)。
仍然参照图14的实施例，列读出电路307包括一组读出电路315，每个读出电路315将数字阈值比较器和较低位深度的模数转换器(例如，4-10位ADC，虽然也可以采用更低或者更高的位深度的ADC)实施为分别执行过阈值检测和有条件采样操作，如结合图11至图13所论述的。在一个实施例中，通过单独的电路来实施阈值比较器和ADC，从而使得可以在不考虑应用在过阈值确定中的有条件重置阈值的情况下生成像素样本值。通过这种方式，使有条件重置阈值与在ADC转换中使用的参考信号(“ADC Vref”)分离，解放有条件重置阈值和ADC参考电压，以在传感器操作期间或者之前动态地独立调节(例如，通过对阈值参考发生器再编程)，以实现对于改变操作条件或者次佳成像结果的校准和/或补偿。在替代实施例中，可以将阈值比较器实施为ADC的部分(例如，将结合分辨数字采样值而应用的参考，用作有条件重置阈值)，通过更紧凑的电路设计来潜在地减少列读出逻辑的占用面积。
在示出的实施例中，排序逻辑将列时钟、采样保持选通(SHR、SHS，都用于使得能够在ADC/阈值比较器的前端处的采样保持元件内进行信号存储)、和比较/转换选通传输至列读出逻辑，以使得能够进行操作定时，例如，如图11中所示。即，在过阈值检测阶段(即，阶段3)期间，用于给定像素列的读出电路断言TGc线(或者保持TGc线的断言)(例如，响应于来自排序逻辑303和逻辑OR门316的TGcEn信号的断言)，从而使得，当行解码器/驱动器将用于给定像素行的TGr线切换为部分导通电位(例如，VTGpartial，其被供应至像素行的传输门)时，使得能够执行上面描述的过阈值检测操作。因此，在每个读出电路内的阈值比较器相对于有条件重置阈值估计阈值测试样本的状态(其根据在将VTGpartial供应至给定光电二极管的传输门之后的、共享浮置扩散结构312的状态而生成)，以产生二进制过阈值结果。如果检测到过阈值条件，那么读出电路短时间后再次提高TGc信号(即，结合完全导通TGr电位(VTGfull)以实现有条件读出操作，从而使得能够将光电二极管状态完整读出到Vout上并且重置光电二极管)，并且响应于比较/转换选通的断言来执行模数转换操作以产生数字化的像素样本。
读出电路系统
图15A至图15C图示了可以与上面描述的示例性递进读出像素结合使用的替代的列读出电路实施例。例如，图15A图示了由采样保持组351、模数转换器(ADC)353、感测放大器355和ADC使能门357形成的列读出电路350。采样保持(S/H)组351包括开关元件和模拟存储元件(例如，电容性元件)，以使得能够响应于重置状态和信号状态控制信号的断言而对所选像素的重置状态和信号状态(经由列“Vout”线传输)进行采样和保持。在一个实施例中，像素重置状态信号和信号状态信号从S/H组351差分地(例如，信号状态-重置状态)输出，由此使得感测放大器355和ADC 353能够接收反映浮置扩散结构的状态低于可变(即，噪声的)重置电平的测量信号。在示出的实施例中，感测放大器355和ADC 353接收分别用于过阈值检测和ADC操作的单独的参考信号(“SA Ref”和“ADC Ref”)。更加具体地，当使比较选通信号(“比较”)发出脉冲时，在感测放大器353内触发阈值比较，根据S/H信号输出是否超过感测放大器参考信号(即，如上面描述的溢出阈值或者有条件重置阈值)(并且由此，噪声校正的像素信号状态是否超过感测放大器参考信号)，来产生逻辑高或者低的比较结果。将比较结果作为上面论述的有条件重置信号而反馈至像素列，并且也将其供应至逻辑门357，以使得能够在ADC 353内进行模数转换操作。即，如果感测放大器355发出过阈值条件(在本示例中是逻辑“1”比较结果)的信号，那么使得紧接着的转换选通脉冲(“转换”)能够通过逻辑AND门357(即，借由高的感测放大器输出)到达ADC 353的转换使能输入，从而触发ADC操作。在一个实施例中，设置缓冲器359用于存储由此产生的N位ADC值(例如，在多个实施例中是8位至12位值，虽然更高或者更低的分辨率可以适用于所有情况)、以及来自感测放大器355的比较结果，后者形成有效性位“V”，该有效性位“V”将在缓冲器359内的ADC内容限制(qualify)为包含有效或者无效的数据。因此，如果在被读出的像素内没有发生可检测的溢出，那么逻辑低的比较结果，不仅会抑制ADC操作(节能)，还会限制读出缓冲器的内容，从而允许流出的数据流的压缩。该结果在360处的定时波形中用虚线ADC数据传输来指示——表示只有当像素测量超过溢出阈值(V＝1)的情况下，才生成和传输ADC数据。
图15B图示了备选的读出电路实施例365缺少感测放大器并且替代地应用了ADC电路353来执行阈值比较和(若必要)生成对应于完全像素读出的ADC数据两者。如前所描述的，S/H组351输出反映在溢出(部分读出)操作和完整读出操作期间在信号状态与重置状态之间的差异的测量信号。当断言比较选通(“比较”)时，经由逻辑OR门368将比较选通(“比较”)供应至ADC的使能转换输入，以使得能够进行关于在部分读出操作(即，将VTGpartial供应至所选像素的传输门，如上面所论述的)期间所获得的测量信号的ADC操作。如果ADC输出超过数字阈值(即，多位数字值或者数字数量)，那么比较器367断言有条件重置/过阈值信号(例如，在示出的示例中是逻辑‘1’状态)，从而使得紧接着的转换选通脉冲(“转换”)能够经过逻辑AND门369(和逻辑OR门368)以触发另一ADC操作，这次是关于在完整读出操作期间而获取的测量信号。如图15A的实施例所示，将有条件重置信号驱动回像素列，以使得能够在目标像素内进行完整读出(和像素重置)操作，并且也将其输出至读出缓冲器359以存储为有效性位，从而描述该缓冲器的对应ADC数据内容。虽然在图15B的实施例中将比较选通、转换选通和传输数据波形图示为与在图15A中的比较选通、转换选通和传输数据波形匹配，但是在比较选通脉冲与转换选通脉冲之间可以加入略大的延迟，以考虑到在ADC内使S/H部分读出测量数字化所需的额外时间。在这两种情况下，在比较选通脉冲与转换选通脉冲之间的时段可以与示出的时段不同，例如使读出定时操作与上面描述的像素操作(例如，如图11所示)对准。
图15C图示了图15B的读出电路实施例的变型例(375)。一般而言，读出操作的序列如参照图15B所论述的，除了部分读出ADC输出锁存在读出缓冲器377内之外；并且，如果是不足阈值的(即，无有条件重置输出，并且由此无随后的完整读出ADC输出)，那么将数字化的部分读出测量与指示是否已经检测到过阈值条件的过阈值位(OT)一起在芯片外部传输。如果部分读出ADC输出超过溢出阈值，那么在第二ADC操作中使完整读出测量数字化并且将其存储在读出缓冲器内，覆写部分读出ADC值。通过这种操作，向外部目的地传输有效像素读出值，该有效像素读出值反映部分读出(OT＝0)或者完整读出(OT＝1)，而无论是否超过溢出阈值，由此允许部分读出值的序列累加(积分)在最终像素值内。应注意，可以省略对OT位的存储和传输，尤其是在不考虑ADC测量的获取是发生在完整读出操作中还是部分读出操作中而对ADC测量进行聚合或者组合的实施例中。
图像抽取和像素拼接
此处描述的多个有条件重置图像传感器实施例可在产生小于最大图像分辨率的抽取模式中操作。例如，在一个实施例中，能够在静止图像模式中生成8MP(8兆像素)输出的图像传感器，在抽取的高清晰度(HD)视频模式中产生2MP输出；4:1的抽取率(在每个模式中可以应用更高或者更低的分辨率，并且在备选的实施例中也可以实现其他的抽取模式和抽取率；而且，如果静止帧纵横比和视频帧纵横比不同，那么传感器的一些面积区域在一个模式或者其他模式中可能根本不使用)。
虽然可以设置后数字化逻辑以抽取完全分辨率数据(例如，在ADC组的输出处的片上逻辑、或者片下处理逻辑)，但是在多个实施例中，应用了在像素阵列内的像素电荷聚合或者“拼接”以及/或者在采样和保持存储元件内的电压拼接，来实现预数字化(即，实现预ADC，并且由此实现模拟)抽取，从而消除了裸片消耗和功率消耗型数字拼接逻辑，并且从而在许多情况下产生了在抽取的输出中的改进的信噪比。
图16图示了四像素共享浮置扩散结构图像传感器架构，其中可以按照在不要求额外的阵列遍历控制线的情况下实现多抽取模式的方式，应用在多个实施例中公开的行传输门控制线和列传输门控制线(TGr和TGc)。更加具体地，通过使共享浮置扩散结构401处于4个像素(每一个包括相应的光电二极管PD1至PD4、传输使能晶体管403.1至403.4、和传输门404.1至404.4)的中心、并且将列传输门控制线TGc分为单独的奇数列使能线和偶数列使能线(TGc1和TGc2，每一个耦合至相应的逻辑OR列线驱动器421、423)中，可以在抽取模式下电荷拼接像素的所有子集或者任何子集，并且也可以在非抽取(完全分辨率)模式下单独地操作并且读出每个像素。
在示出的具体实施例中，共享浮置扩散结构401(出于简化附图起见，分为互连的2个部分进行图示)通过相应的传输门404.1至404.4可切换地耦合至4个像素的光电二极管PD1至PD4，其中每个传输门由在控制信号矩阵内的不同的TGr和TGc信号对来控制。即，传输门404.1经由控制信号TGr1/TGc1由传输使能晶体管403.1控制，传输门404.2经由控制信号TGr2/TGc1由传输使能晶体管403.2控制，传输门404.3经由控制信号TGr1/TGc2由传输使能晶体管403.3控制，并且传输门404.4经由控制信号TGr2/TGc2由传输使能晶体管403.4控制。如在上面描述的共享元素像素布置中，共享浮置扩散结构401耦合至共享源极跟随器405、行选择晶体管407、和重置晶体管409，由此使得能够实现更加紧凑的四像素布局。而且，如图17的示例性物理布局图所示，4个传输门(“TG”)可以在物理上设置在中心化浮置扩散结构(FD)的角部处，其中传输使能晶体管、重置门、源极跟随器和行选择晶体管形成在四像素布局的外围，由此实现高度紧凑的四像素的占用面积，在跨数兆像素阵列的行和列尺寸中可以重复该高度紧凑的四像素的占用面积。
图18A和图18B图示了可以关于图16和图17的四像素架构而采用的并且可以指示实际抽取模式的彩色滤光器阵列(CFA)图案。在图18A的CFA图案中，例如，在4:3电荷拼接抽取模式中，可以拼接包括光电二极管PD1和PD4的绿色角部像素(G)(即，PD1和PD4设置在绿色彩色滤光器元件下方)；而在图18B的包括白色、绿色、红色和蓝色彩色滤光器的CFA图案中，在4:2抽取模式中，可以电荷拼接在每个四像素中的两对角部像素(即，包括光电二极管PD1和PD4的像素以及包括光电二极管PD2和PD3的像素)。关于其他CFA图案和/或黑色&白色(或者灰度)成像，也可以使用其他电荷拼接布置。
图19和图20示出了定时图，这些定时图分别图示了在图16中示出的包含有2x2四像素布置的图像传感器内的、完全分辨率(非拼接)像素读出操作和拼接模式像素读出操作的示例性阶段的。出于示例之目的，在每个定时图内假设部分读出(阈值测试)和完整读出的操作期间的读出增益配置不同，其中应用了独立的采样和保持元件组，以捕获在这些读出操作期间的重置状态样本和信号状态样本。下面参照图25A至图25C、图26和图27，对不同增益配置电路的示例及其优点进行描述。
首先，在图19的完全分辨率读出中，通过完全断言用于正在被读出的行的如在420处示出的传输门行信号(TGri)、连同奇数传输门列信号和偶数传输门列信号(TGc1、TGc2)，而在阶段1(在定时图的底部处绘出)中执行重置操作，从而将完整读出电位供应至用于在所选行内的奇数列和偶数列的传输门，以使电荷能够从对应的光电二极管传输至共享浮置扩散结构(即，将光电二极管重置为初始状态，为电荷积分做准备)。在降低TGri信号之后，在422处，使重置使能信号(RG)发出脉冲，以导通重置晶体管并且由此重置浮置扩散结构。在积分阶段2(未按比例示出时长)期间，根据入射光的亮度将电荷积分/累积在光电二极管内。在奇数列阈值测试阶段3a期间，在424处，第二次使RG信号发出脉冲以重置浮置扩散结构，并且在426和428处，在行选择线RSi为高时，使重置状态采样保持信号SHRsa和SHRadc发出脉冲，以使得能够在分别用于感测放大器和ADC的采样保持元件内对浮置扩散结构的重置状态进行采样。在对浮置扩散结构的重置状态进行采样之后，将偶数列传输门信号(TGc2)降低(在TGc1保持为高时)并且将TGri提高到VTGpartial电位，以使得能够关于奇数列像素进行阈值测试读出。在430处，提高信号状态采样保持信号SHSsa，以使得能够在用于感测放大器的采样保持元件内捕获浮置扩散结构状态的样本(即，在其中的任何溢出电荷)，并且，在432处，使比较选通信号(“比较”)发出脉冲，以使读出电路的感测放大器部件能够生成在浮置扩散结构信号状态与有条件重置(溢出)阈值之间的比较结果(减去重置状态)。
在432处捕获到浮置扩散结构信号状态之后、并且在将行传输门信号提高到完全导通(VTGfull)之前，在奇数像素的有条件读出阶段4a中，降低奇数列传输门信号(TGcl)。更加具体地，如果比较结果指示不足阈值条件，那么将TGcl线保持为低而将TGri提高到VTGfull电位，从而抑制完全像素读出并且允许在积分阶段2期间积分在光电二极管内的电荷保持不受干扰并且用作在随后的积分时段(即，连续积分)期间的初始状态。相反地，如果感测放大器比较结果指示过阈值条件(即，在积分阶段2期间累计的电荷超过有条件重置阈值)，那么，如在434处用虚线脉冲示出的提高TGcl线、与此同时将VTGfull电位供应在TGri上，从而将VTGfull供应至奇数像素传输门，以使得能够进行完全像素读出操作。此后不久，就在奇数像素有条件读出结束之前，使信号状态采样保持信号SHSadc发出脉冲(如在436处所示)，以将奇数像素读出信号的样本捕获在用于ADC的信号状态采样保持元件内。在438处，在将奇数像素读出信号捕获在ADC采样保持元件中之后，使转换选通发出脉冲，以触发关于在ADC采样保持元件内捕获的重置状态样本与信号状态样本之间的差异的ADC操作。
在奇数像素有条件读出(即，阶段4a)结束时，降低行传输门信号，从而使得，在紧接着的偶数像素阈值测试阶段3b中，在440处的奇数像素列传输门信号TGcl的断言，驱动奇数像素传输门为低(确保在光电二极管与浮置扩散结构之间的隔离)，由此使得能够在442处在不干扰奇数列像素状态的情况下通过RG脉冲来重置浮置扩散结构。仍然在阶段3b中，在446处提高偶数列传输门信号、与此同时在448处断言SHRsa脉冲，以获取浮置扩散结构的重置状态样本。如在奇数像素阈值测试中一样，在450处(在TGc2保持为高时)，将行传输门信号TGri提高到部分导通电位(VTGpartial)，从而，如果在光电二极管内存在过阈值条件，使得电荷能够从偶数像素光电二极管溢出到浮置扩散结构。在452处，使SHSsa发出脉冲以对偶数像素信号状态进行采样，并且，在454处，使比较选通发出脉冲以使得能够在读出感测放大器内进行偶数像素过阈值确定(偶数像素信号状态减去浮置扩散结构重置状态)。正如奇数像素，如果来自感测放大器的比较结果指示过阈值条件，那么在456处断言偶数像素列传输门信号、与此同时将TGri电位提高到完全导通电平(VTGfull)，由此使得能够在断言了SHSadc和转换选通信号(分别在458和460处)之后完整读出偶数像素信号状态以产生偶数像素ADC结果。如果来自感测放大器的比较结果指示不足阈值条件，那么在456处，抑制TGc2脉冲，以避免干扰到偶数像素光电二极管的状态，由此使在光电二极管上的电荷保持完好，以用于连续积分。
仍然参照图19，在数据传输阶段5中，将用于偶数像素和奇数像素的行i的ADC值一个接一个地传输至片上或者片下图像处理目的地(例如，传输至片下图像处理目的地)。如上面所论述的，在关于给定像素为不足阈值条件的情况下，可以抑制关于该像素的模数转换并且/或者从流出的数据流省略ADC输出。无论在哪种情况下，关于所选像素行的数据传输都可以与在后续行内的像素读出操作成流水线操作，例如，通过传输行i-1数据、与此同时进行关于行i的像素的读出操作的各个阶段。
在图20的拼接模式读出定时图中，如上面参照图19所描述的一样执行硬重置操作和积分操作(阶段1和阶段2)，如作为在阈值测试阶段3开始时的浮置扩散结构重置(即，在TGc1和TGc2为高时断言RG，并且响应于对SHRsa信号和SHRadc信号的断言而对重置状态进行采样)。之后，关于角部像素(即，在示出的示例中，包含光电二极管PD1和PD2)，通过在476处将TGr1驱动到部分导通状态、与此同时断言TGcl和去断言TGc2，并且然后在478处将TGr2驱动到部分导通状态、与此同时断言TGc2和去断言TGc1，而一个接一个地执行部分读出操作。通过这种操作，将来自光电二极管PD1和PD4的任何溢出电荷聚合在浮置扩散结构中，并且由此，当在480处断言SHSsa时，将该电荷捕获在感测放大器采样保持元件内。因此，在482处断言比较选通信号，使得能够将聚合的来自PD1和PD4的溢出电荷与有条件重置/有条件读出阈值进行比较(减去浮置扩散结构的重置状态)。如果比较结果指示过阈值条件，那么可以一个接一个地使TGcl和TGc2发出脉冲(并且，与其中每个脉冲同时地，分别与断言对应行线TGcl和TGc2上的VTGfull)，以使得能够将累积在角部光电二极管(PD1和PD4)内的电荷的剩余部分传输至浮置扩散结构，从而对像素积分结果进行电荷拼接，并且从而重置每个像素为下一个电荷积分时段做准备。因此，当在488处使SHSadc信号发出脉冲时，将在浮置扩散结构内拼接(或者聚合)的光电二极管电荷捕获在用于ADC的信号状态采样保持元件内，由此使得，当在490处使转换选通发出脉冲时，能够关于来自角部像素的组合电荷进行ADC操作(减去浮置扩散结构重置状态)。可以在下一对像素行的读出期间，将针对行i产生的数字化像素值(即，ADC输出)传输至片下或者片上处理逻辑。
仍然参照图20，如果读出感测放大器输出的比较结果指示不足阈值条件，那么抑制在484和486处示出的TGcl和TGc2信号断言，以避免干扰到对象光电二极管的内容，从而允许在后续的子帧时段期间进行连续积分。虽然示出的定时序列从包含光电二极管PD1和PD4的角部像素(即，在图16和图18中示出的布局中的西北角和东南角)产生拼接结果的输出，但是可以交换输出到信号线TGcl和TGc2上的波形以从包含光电二极管PD2和PD3的角部像素产生拼接结果。进一步地，可以通过在阶段3中执行另外的部分读出操作(即，重复TGrl和TGr2的部分导通脉冲，但是反转列传输门信号TGcl和TGc2的断言序列)、并且然后如果检测到过阈值结果、那么在阶段4中执行另外的完整读出操作(即，重复TGrl和TGr2的完全导通脉冲，但是反转列传输门信号TGcl和TGc2的断言序列)，来实现读出在所有四个光电二极管内的聚合(拼接)电荷。
图21图示了可以关于4x1四像素块310的聚合件和在500处示出的彩色滤光器阵列(CFA)片段而执行的备选的拼接策略。在示出的实施例中，每个四像素块310(关于CFA片段在310.1至310.4处示出的)通常如参照图14所描述的一样来实施，并且可以根据参照图14和图15A至图15C描述的读出技术中的任何一种技术来读出。如图所示，CFA片段500(即，足够演示CFA图案的传感器宽CFA的部分)包括在每个3x3像素组的角部像素处的类似颜色的滤光器元件的聚合件。由此，绿色滤光器元件设置在阴影像素‘G’之上，蓝色滤光器元件设置在条纹像素‘B’之上，并且红色滤光器元件设置在散点像素‘R’之上。在这种布置中，设置在相同四像素块中的每对类似滤光的像素(即，通过相同颜色滤光器元件R、G或者B进行了滤光处理)由此允许在它们的共享浮置扩散结构内进行电荷拼接，如下面详细描述的。进一步地，参照图22，通过将在每列中的像素对与耦合至相同行线的类似滤光的像素对之间的列偏移固定(即，在示出的示例中，固定为两列的间距)，并且通过在像素阵列551的列读出点处设置开关元件(即，在采样保持电路系统553内的开关元件561和562)，可以将在采样保持电路系统553内的两对电荷拼接像素的结果“电压拼接”，由此，在SA/ADC块555的ADC元件内进行数字化之前，将在每个3x3像素组中的4个角部像素组合在一起(即，聚合、拼接)。
图23图示了在图21和图22的4x1四像素架构内的拼接模式读出操作的示例性定时图。在示出的示例中，在锁定步骤中，操作用于行i和行i+2的行线，以在给定的四像素块的共享浮置扩散结构内实现2:1电荷拼接。更加具体地，一致地断言用于4x1四像素块(或者，这种四像素块的行)的像素行1和像素行3的行信号，在这之后，在前进到断言用于4x1四像素块的下一行的行信号之前，进行用于像素行2和像素行4的行信号的锁定步骤断言。在采样保持开关元件(例如，如在图22中示出的采样保持块553的561和562处)内建立横向连接，以实现2:1电压拼接，并且由此实现整体4:1模拟信号求和以及伴随而来的图像抽取。
更加具体地参照图23，在锁定步骤中，操作行选择信号(RS)、重置门信号(RG)和行传输门信号(TGr1、TGr3或者“TGr1,3”)，以在硬重置阶段1期间，重置所选像素行的光电二极管和共享浮置扩散结构；在积分阶段2期间，允许进行电荷积分；在阈值测试阶段3期间，确定在4个像素的每个隔列的(column-interleaved)聚合件(即，如参照图21和图22描述的3x3角部像素)内的电荷拼接电荷累积结果和电压拼接电荷累积结果是否超过有条件重置阈值；并且，如果检测到过阈值条件，在有条件读出阶段4，中有条件地读出并且数字化在对象像素聚合件内的完全电荷拼接和电压拼接的累积电荷，这是在输出阶段5中将数字化的像素值传输到下游的(片上或者片下)处理逻辑之前进行的。逐一地考虑这些阶段，在硬重置阶段1中，使行传输门信号TGr1和TGr3发出脉冲达VTGfull(如在570处所示)，同时提高列传输门信号TGc，由此将累积的电荷从光电二极管PD1和PD3传输到它们的共享浮置扩散结构节点。在光电二极管到浮置扩散结构的电荷传输之后，在572处，使重置信号RG发出脉冲，以清除来自浮置扩散结构的电荷，为在阶段2中的紧接着的电荷积分做准备。在阈值测试阶段3开始时，再次使重置信号发出脉冲(574)以重置浮置扩散结构，并且然后，在576和578处(在断言RSi时)，使信号SHRsa和SHRadc发出脉冲以将浮置扩散结构的重置状态的样本捕获在用于感测放大器和ADC的采样保持元件内。在580处，将TGr1和TGr3提高到部分导通传输电位VTGpartial，以便如果在对象像素的光电二极管中存在过阈值条件，那么使得电荷能够溢出到共享浮置扩散结构。然后，在582处，使SHSsa信号发出脉冲，而将横向互连开关元件(例如，晶体管)切换到在采样保持组内的导通状态，以将浮置扩散结构节点的信号状态捕获在共享采样保持元件的相关列(即，在示出的实施例中，列j和列j+2)内，由此对两个电荷拼接溢出样本进行电压拼接。通过降低TGc信号并且断言比较选通(584)以触发在感测放大器内的阈值比较，来结束阈值测试阶段，从而将来自4个电荷/电压拼接像素的聚合溢出电荷与有条件重置阈值进行比较。如果比较结果指示过阈值条件，在将VTGfull供应在TGr1和TGr3线期间，在586处，使TGc信号发出脉冲，(由此，使得能够将光电二极管PD1和PD3完整读出到在对应的四像素块内的共享浮置扩散结构)，并且然后，在588处，提高SHSadc信号，以将开关互连像素列的浮置扩散结构节点的信号状态捕获在用于ADC的信号状态采样保持元件内(即，对电荷拼接浮置扩散结构内容进行电压拼接)。之后，在590处，使转换选通发出脉冲，以触发关于捕获在采样保持电路(若存在)内的电压/电荷拼接信号状态ADC操作，之后在阶段5中，传输ADC输出。如上面所论述的，如果在阈值测试阶段4中未检测到过阈值条件，那么可以抑制ADC操作和数据传输操作以节电并且减小信令带宽。
图24图示了具有可在参照图21至图23描述的抽取(拼接)模式下操作的4x1四像素块601的阵列的图像传感器600的更加详细的实施例。如在图14的实施例中一样，行解码器/驱动器605接收来自片上或者片下电压源309的传输门电压(例如，VTGpartial、VTGfull和VTGoff)和来自排序逻辑603的行地址值和行时钟(用于控制行信号定时)，从而作为响应而输出行控制信号RG、RS、和TGrl至TGr4。排序逻辑附加地向列读出电路系统607输出一组读出控制信号，包括列时钟信号(其可以由用于为在感测放大器、ADC、存储器缓冲器等内的对列读出电路系统607进行的操作进行定时的多个定时/控制信号组成)、如上面描述的比较选通信号和转换选通信号、列传输门使能信号(TGcEn)、SHR和SHS信号(其可以包括单独的用于感测放大器和ADC采样保持元件的信号)。排序逻辑还向列读出电路系统607和行解码器/驱动器605两者输出抽取模式信号(“Dec模式”)，以使能/禁用上面描述的电荷拼接操作和电压拼接操作。例如，在一个实施例中，抽取模式信号可以被配置为在至少两种可能的状态中的一种状态中(例如，根据在可编程配置寄存器604内的抽取模式设置)，这两种状态包括：拼接禁用状态，在该状态中，单独地操作像素行和像素列，以使得能够进行完全分辨率图像读出；以及拼接使能状态，在该状态中，行解码器/驱动器在锁定步骤中断言行信号对(例如，TGrl/TGr3以及TGr2/TGr4)以在共享浮置扩散结构内实现电荷拼接，并且在该状态中，横向地耦合用于偶数列对和奇数列对的列读出线(Vout)，以使得能够在采样保持元件内进行电压拼接。
仍然参照图24的实施例，除了感测放大器617和TGc逻辑门619(其通常如上面描述的操作)之外，列读出电路系统607还包括一组列掩蚀(eclipse)检测电路615，每个列掩蚀检测电路615耦合以接收来自采样保持块609的像素重置信号，并且具有用于确定光电二极管测量(无论是拼接的还是完全分辨率的)是否超过饱和阈值的电路系统。如果给定的掩蚀检测器615(例如，由阈值比较器实施的)检测到饱和条件(即，超过饱和阈值)，那么掩蚀检测器提高在ADC电路611的次级使能输入处的掩蚀信号，以禁用在其中进行ADC操作。也将掩蚀信号输出至线存储器元件621以描述ADC输出，如果检测到饱和条件(由此，指示ADC输出无效，并且事实上，应该由最大读出值表示ADC输出)那么在线存储器元件621记录为逻辑‘1’掩蚀位，否则记录为逻辑‘0’掩蚀位。通过这种操作，针对每个像素列记录的掩蚀位和不足阈值位一起用于描述对应的ADC输出，如下(其中‘X’指示无关状态)：
表1
不足阈值 掩蚀 ADC值 解释
0 0 无效 不足阈值：假设ADC输出为0
X 1 无效 饱和：假设ADC输出都为‘1’
1 0 有效 未达到饱和的过阈值
仍然参照图24，当设置拼接模式以使得能够在列对之间进行电压拼接时(例如，电压拼接的偶数编号的列、和电压拼接的奇数编号的列)，可以禁用在每个拼接列对中的一个列内的感测放大器和ADC，以便节电，其中根据拼接模式对传输的数据流进行抽取。
动态增益像素读出
如结合图19和图20简要提及的，在部分读出操作和完整读出操作期间可以应用不同的增益。即，因为在部分读出期间的溢出电荷可能非常小(即，电荷积分电平几乎不超过有条件重置阈值)，所以在部分读出期间应用更高的增益可以是有利的。相反地，因为完整读出可以在最小电荷积分电平与最大电荷积分电平之间的范围内，所以可以应用明显更低的增益来将这些电荷电平规范化(normalize)于最小ADC输出值和最大ADC输出值。因此，在此处的许多实施例中(包括上面参照图19至图24描述的实施例)，在部分读出操作和完整读出操作期间，通过列读出电路系统应用不同的增益。
图25A图示了可以用于在像素列中实现高增益的部分读出和近似单位增益的完整读出的可选择增益(或者多增益)读出电路的实施例。更加具体地，在示出的实施方式中，多路复用器651和653用于根据多路复用器控制信号CS和SF的状态而建立共源极放大器配置(增益＝晶体管M1的跨导*负载电阻RL，其中“*”表示乘法运算)或者源极跟随器配置(单位增益或者近似单位增益)。在共源极放大器配置下(CS＝1、SF＝0)，多路复用器653经由负载电阻Rl(655)将列线Col2耦合至电压供应干线Vdd，而多路复用器651将列线Co11耦合至接地。如图所示，将Co12耦合至行选择晶体管683的漏极端子，从而使得Voutl将根据流经晶体管M1的电流而变化；所供应的栅极电压(浮置扩散结构电荷电平)与晶体管的跨导的函数。更加具体地，如通过图25B(该图图示了共源极增益配置)可以理解的，Voutl由Vdd-Imi*Rl给出，从而使得Voutl/VFD接近gm*RL，其中gm表示晶体管M1的跨导。因此，通过适当地设计M1和/或Rl的大小，可以实现充分地大于单位增益的共源极增益，由此提高了对可在部分读出操作中溢出到浮置扩散结构的较小的电荷电平的敏感度。应注意，重置晶体管685也耦合至Co12线，由此使得能够在共源极增益配置下时响应于RG信号断言而将浮置扩散结构上拉倒CS模式Vout(即，重置)。
在源极跟随器配置(SF＝1、CS＝0)中，多路复用器653将电流源657耦合至Co12线，并且多路复用器651将列线Co11耦合至Vdd，由此使得能够建立作为源极跟随器放大器的M1(即，在M1源极处的输出电压跟随施加在M1的栅极处的浮置扩散结构电压，并且由此Vout2跟随施加在M1的栅极处的浮置扩散结构电压)，如在图25C中所示。更加具体地，为了保持经过Co12线的基本恒定的电流，保持恒定电流源的反馈回路根据需要提高在Vout2处的电位，以抵消在晶体管M1中的任何电导的变化。因此，假设在M1中存在基本线性的跨导，那么电流源按照与浮置扩散结构电位的增加和降低基本呈线性关系地提高和降低Vout2，由此在Vout2与Vfd之间实现基本恒定的比例。在示出的实施例中，比例的常数略小于在源极跟随器配置下的单位增益(即，在描绘的具体事例中是0.85，虽然在备选的实施例或者其他编程的配置下也可以实现其他比例常数，包括单位增益)。
仍然参照图25A，单独的采样保持元件组(例如，电容元件和开关元件的组)669和671分别耦合至Voutl节点和Vout2节点，以适应在部分读出操作和完整读出操作期间应用的不同增益配置，其中向两个采样保持电路应用单独的重置状态采样使能信号和信号状态采样使能信号组。在示出的示例中，部分读出采样保持电路669(即，在共源极增益配置下，由信号SRcs和SScs控制)向感测放大器电路675提供差分输出(即，信号状态样本减去重置状态样本)，而完整读出采样保持电路671(即，在源极跟随器增益配置下，由信号SRsf和SSsf控制)向ADC 677提供差分输出。如在具有感测放大器和ADC两者的所有实施例中，省略感测放大器，并且在部分读出操作和完整读出操作两者期间应用ADC，如参照图15B和图15C所论述的。在这种仅有ADC的实施方式中，可以根据CS和SF信号的状态而将采样保持电路669和671的输出多路复用到ADC 677的输入。在CS和SF信号总是具有互补状态的实施例中，备选地，可以使用单个信号来在共源极增益配置与源极跟随器增益配置之间切换。
图26提出了示例性定时图，该示例性定时图图示了在图25A的多增益架构内的、在硬重置、积分、部分读出和(有条件)完整读出操作期间的、共源极增益配置和源极跟随器增益配置的交替应用。如图所示，在686处，断言共源极使能信号(CS)、与此同时硬重置RG发出脉冲(即，断言，为电荷积分做准备)，并且在688处，断言共源极使能信号(CS)、与此同时硬重置RG发出脉冲(浮置扩散结构重置，为重置状态采样做准备)。在电荷积分时段的至少部分期间，可以完全地禁用信号增益以节电(即，降低SF控制信号和CS控制信号两者，如图所示)，虽然实际上可以在该时段期间应用一种或者两种增益模式来使能在其他像素行中的操作。在重置状态采样期间，如在690和692处所示的可以一个接一个地使能共源极增益配置和源极跟随器增益配置(即，首先在SF为低时保持CS为高，并且然后，反转该配置)，其中在共源极增益配置和源极跟随器增益配置下时，分别在694和696处使重置状态采样信号SRcs和SRsf发出脉冲，以将重置状态样本捕获在为这两种增益配置设置的不同采样保持电路内。之后，在698处提高CS(并且降低SF)以在部分读出操作期间应用共源极增益配置(这通过如下来实现：在700处在TGc保持为高时将TGr提高到部分导通状态，并且以断言SScs信号和比较选通信号而结束)，并且然后，在702处提高SF(并且降低CS)以在紧接着的有条件完整读出操作期间应用源极跟随器增益配置(这通过如下来实现：在704处将TGr提高到完整读出电位、与此同时有条件地使TGc信号发出脉冲，并且以断言SSsf信号和转换选通信号而结束)。
反思参照图25A至图25C和图26描述的多增益架构，应该注意，在备选的实施例中可以使用其他的增益配置或者增益配置的组合。例如，如图27所示，可以通过将不同的上拉电阻(RLl和RL2)经由多路复用器701耦合至Co12线并且之后通常如参照图26描述的选择一个增益或者另一增益(即，通过对控制信号CS1和CS2的适当断言)，来实现两种不同的共源极增益配置。在另一实施例中，可以将可编程增益放大器耦合至Co12线和/或Co11线，并且可以在编程设置之间切换以实现不同的部分读出增益和完整读出增益。更一般而言，在备选的实施例中，可以采用使得能够调节在部分读出操作和完整读出操作期间应用的增益的任何实用的配置或者架构。
图像传感器架构、系统架构
图28图示了具有设置在上读出电路与下读出电路732.1和732.2之间的像素阵列731的图像传感器的实施例。读出电路耦合至在阵列中的像素行的相应的半个像素行并且可并行地操作，从而将扫描完像素阵列的行所需的时间减半。在一个实施例中，像素行根据像素行所在像素阵列的物理半部而分配在上读出电路与下读出电路之间。例如，所有上像素行(即，在物理中点上方)可以耦合至上读出电路，并且所有下像素行可以耦合至下读出电路，从而减小了整体列线长度(减小了关于每个Vout和重置反馈(TGc)线的电容、噪声、所需驱动功率等)。在其他实施例中，通往上读出电路和下读出电路的像素行互连可以在像素阵列的行中隔行地布置，其中该连接在用于每个连续行的像素块的上读出电路与下读出电路之间隔行地布置(例如，用在图21中示出的4x1四像素块填充在像素阵列中的每个第4行，或者，用在图16和图17中示出的2x2四像素块填充在像素阵列中的每个第2行，或者，用具有专用Vout互连的像素填充在像素阵列中的每个其他行)。在示出的实施例中，每个读出电路(732.1和732.2)包括采样保持组733(例如，包括每列的电容性存储元件和开关元件，如上面描述的)、感测放大器组735(包括每列的感测放大器电路(或者，锁存器)和重置反馈逻辑)、每列ADC组737、和数字线存储器739。在应用每列ADC来数字化部分读出样本的实施例中，可以省略感测放大器组735，并且可以用数字比较器装备每列ADC组以生成重置反馈信号(即，有条件重置信号TGc)。而且，采样保持组可以包括如参照图22描述的横向开关元件以支持电压拼接操作。更一般而言，上读出电路和下读出电路的各个电路块可以如上面描述的操作并且/或者配置，以支持各种抽取模式和读出选项。虽然未具体示出，但是上数字线存储器和下数字线存储器739可以馈送(feed)共享物理输出驱动器(PHY)，该共享物理输出驱动器(PHY)例如设置在像素阵列的左侧或者右侧、并且耦合以并行地接收来自每个数字线存储器的数据。备选地，可以关于这两个数字线存储器提供单独的PHY，其中PHY例如设置在图像传感器IC的相对的边缘处。进一步地，虽然上读出电路和下读出电路可以如像素阵列731一样实施在相同的物理裸片上(例如，在裸片的外围处(将像素阵列夹设在其间)或者在裸片的在像素阵列的相应的半部之间的中央处)，但是备选地，读出电路可以位于另一裸片上(例如，可以耦合至在附加地包括其他与成像有关的裸片的堆叠配置中的像素阵列裸片)。
图29图示了具有图像传感器801、图像处理器803、存储器805和显示器807的成像系统800的实施例。图像传感器801包括由根据此处公开的任何实施例的时间上过采样的有条件重置像素构成的像素阵列811，并且还包括上面描述的像素控制和读出电路系统，该像素控制和读出电路系统包括行逻辑815、列逻辑817、线存储器819和PHY821。图像处理器803(其可以实施为片上系统等)包括图像信号处理器(ISP)831和应用处理器833，图像信号处理器(ISP)831和应用处理器833经由一个或者多个互连总线或者链路836彼此耦合。如图所示，ISP 831经由PHY 827(以及一个或多个信令链路822，其例如可以通过移动行业处理器接口(“MIPI”总线)或者任何其他实用的信令接口实施)而耦合以接收来自像素阵列的成像数据，并且ISP和应用处理器经由互连836而耦合至存储器控制接口835和用户界面端口837。进一步地，如下面阐释的，互连836也可以经由边信道838耦合至ISP 831的图像传感器接口(即，通往PHY 827的ISP接口)，以使得应用处理器能够按照模仿(emulate)图像传感器的方式向ISP传送数据。
仍然参照图29，成像系统800进一步包括耦合至图像处理器803的存储器控制接口835的一个或者多个存储器部件805。在示出的示例中，并且在下面的论述中，假设存储器部件包括可以动态随机存取存储器(DRAM)，该动态随机存取存储器(DRAM)可以用作用于图像子帧数据的缓冲器和/或用于其他功能的帧缓冲器。存储器部件可以附加地包括用于长期存储处理过的图像的一个或者多个非易失性存储器。
用户界面端口837耦合至用户显示器807，该用户显示器807自身可以包括用于存储待向用户显示的图像(例如，静止图像帧或者视频帧)的帧存储器(或者帧缓冲器)。虽然未在图中示出，但是用户界面端口837也可以耦合至键盘、触摸屏、或者能够向图像处理器803提供对应于用户输入的信息的其他用户输入电路系统，该信息包括可以用于在图像传感器801内配置抽取模式的操作模式信息。虽然也未在图中示出，但是图像处理器803可以通过边带信道或者其他控制接口耦合至图像传感器801，以允许向图像传感器传输操作模式、配置信息、操作触发指令(包括图像捕获指令、配置编程指令等)等。
图30结合图像处理操作，图示了可以在图29的成像系统内执行的操作的示例性序列。开始于851，应用处理器关于存储器控制接口835并且由此关于存储器IC 805而配置ISP831用于DMA(直接存储器存取)操作。通过这种布置，使ISP能够操作作为在图像传感器801和存储器IC 805之间的DMA控制器，从而逐行地接收来自图像传感器801的子帧数据(如在853处所示)并且将该子帧数据传输至存储器IC。由此，实际上，将在图像传感器801内通过时间上过采样而生成的子帧数据通过ISP直接管线输送到存储器IC(例如，DRAM)，在该存储器IC处可以通过应用存储器存取这些子帧数据。应注意，在示出的实施例中，可以一个接一个地将子帧加载到存储器中，直到已经接收并且存储了最后的子帧(即，在判定框855中，反映了逐帧存储回路及其最终的终止)。在备选的实施例中，可以通过省略将最后的子帧存储在存储器IC 805中、而是将最后的子帧直接传送到应用处理器833，来优化该过程。即，如在857处所示，应用处理器检索并且组合(例如，求和)已经存储的子帧以产生合并的(积分的)图像帧，从而使得，不是将最后的子帧存储在存储器中并且然后随即读出该子帧，而是可以将最后的子帧直接传送到应用处理器以用作用于子帧数据合并的起始点。无论在哪种情况下，在859处，应用处理器配置ISP 831用于在图像处理模式中操作，并且，在861处，将图像帧数据(即，时间上过采样的图像传感器数据的合并)输出至ISP的图像传感器接口(即，经由信道838输出至ISP的前端)，从而模仿图像传感器将完全图像帧传送到ISP 831。在863处，ISP对由应用处理器传送的图像帧进行处理，以产生最后确定的图像帧，从而例如将完成的(处理过的)图像帧写入DRAM或者非易失性存储器(即，存储器IC 805中的一个或者两者)，并且/或者直接写入在显示器807内的帧缓冲器，以使得能够向系统用户显示该图像。
分离栅极架构
图31将图10的有条件重置像素250的实施例与改良的像素架构870进行对比，该改良的像素架构870此处称为“分离栅极”有条件重置像素或者分离栅极像素。在示出的实施例中，分离栅极像素870包括与相同的浮置扩散结构262一起的光电二极管260、重置晶体管259、源极跟随器255、和作为像素250的读出选择晶体管257，但是省略了传输使能晶体管253和单控传输门251，以支持分离双控传输门871。参照细节图880，双控传输门(或者“双栅极”)包括不同的(分开的)行传输门元件和列传输门元件881和883，该行传输门元件和列传输门元件881和883相邻地设置在光电探测器260(PD)与浮置扩散结构262(FD)之间的衬底区域之上。行传输门元件和列传输门元件(881和883)分别耦合至行控制线和列控制线，以接收行控制信号和列控制信号，TGr和TGc，并且由此被独立地(分开地)控制。如下面进一步详细论述的，通过省略在串联耦合的晶体管之间(并且由此在相邻栅极端子之间)通常需要的源极/漏极注入，行传输门元件和列传输门元件可以彼此足够紧密地设置，从而使得，当TGr和TGc两者被断言(在用于提供电荷传输的信号电平下)时，所得的重叠的静电场将形成连续的增强沟道885，而当TGr和TGc中的任一个被去断言(在用于防止电荷传输的信号电平下)时，维持使得沟道中断的能力。因此，由在像素250中的传输门251和传输使能晶体管253的组合操作实现的逻辑AND功能，可以在充分地更紧凑的双控栅极871内实现，从而减少了与像素250相关的晶体管或者晶体管的重要部分的像素占用面积(即，裸片面积消耗)。在四像素布局的情况下，例如，双栅极布置将每像素晶体管计数从2.75T(即，在采用了像素250的情况下)降低到大概1.75T至2T，这取决于双栅极实施方式。除了减少像素占用面积之外，双栅极设计允许在电荷积分(光累积)间隔期间向该一个或多个传输门施加负电位，以减少PD至FD泄漏电流和传输门暗电流，该功能在实施例250中由于负TGr电压可以将源极/漏极破坏性地正向偏置至在传输使能晶体管253中的衬底二极管而不可用。进一步地，与每当TGc降低时就在像素250的传输门251处产生的浮置电位相反，行传输门元件881和列传输门元件883持续地耦合至信号驱动源、并且从而持续地被驱动至驱动器输出电压(即，不是浮置的)，潜在地减少在像素读出操作中的噪声。
图32是图示了在图31的分离栅极像素内的示例性像素周期(重置/电荷积分/读出)的定时图。如在上面描述的实施例中一样，像素周期被分成与不同的操作相对应的五个间隔或者阶段，这些不同操作被执行以在最后两个阶段中产生最终递进读出(像素也可以提供跳过阶段4的无条件读出序列)。参照在图31中的分离栅极像素870和图32两者，在阶段1中通过如下方式在光电二极管和浮置扩散结构内执行重置操作：将TGr和TGc信号同时升高以在光电二极管260与浮置扩散结构262之间建立传导沟道(即，如在图31中的885处所示)，并且从而通过使得在光电二极管内的剩余或者累积的电荷能够被传输至浮置扩散结构而重置光电二极管。在该电荷传输操作之后(或者同时地)，使重置栅极信号(RG)发出脉冲以导通重置晶体管259，并且由此通过将浮置扩散结构可切换地耦合至Vdd或者其他供电电压干线，来从浮置扩散结构抽空/清空电荷。在示出的实施例中，在光电探测器重置操作之后(例如，紧接在对TGc同时进行的断言之后、或者在重置阶段的结束之时)，将TGr驱动至负电位，从而在光电探测器与浮置扩散结构之间建立低泄漏隔离，并且减少来自在TGr之下的区域的暗电流。而且，因为将行控制信号和列控制信号一起施加至相邻的传输门元件，所以，根据需要，可以在光电探测器重置操作之后并且在随后的积分阶段(阶段2)期间，升高或者降低TGc，而不必非期望地将传输门浮置。由此，在像素重置之后，降低TGc，并且，虽然TGc在整个随后的积分阶段和噪声采样阶段(阶段2和3)中被示出为保持为低，但是TGc将在这些阶段期间在高状态与低状态之间转换以支持在其他像素行中的重置操作和读出操作。
在阶段3内的噪声或者重置采样操作、在阶段4内的过阈值检测、和在阶段5内的有条件读出(或者有条件传输)通常如参照图11所论述的执行，不同之处在于仅需要在部分传输操作和有条件传输操作期间与TGr脉冲的升高(即，升高到VTGpartial和VTGfull)一起升高TGc。在示出的实施例中，在行解码器/驱动器内(例如，在图14的元件305内)设置了四电位TGr驱动器，以在整个积分阶段期间将TGr维持在负电位，并且然后，在分别在过阈值检测操作和有条件读出操作中将TGr进一步升高到VTGpartial和最后升高到VTGfull之前，在噪声采样阶段开始时，将TGr升高到预读出电位(在示出的示例中为0伏)。在替代实施例中，可以采用三电位驱动器，以便TGr除了在脉冲到VTGpartial或者VTGfull(即，无预读出电位)时之外，维持在负电位处。
图33图示了图31的分离栅极像素的示例性低光照操作和高光照操作，示出了在光电探测器(在该示例中的光电二极管260)、行传输门元件和列传输门元件881和883(即，形成双控传输门)、和浮置扩散结构262的示意性截面图之下的各种情况下的静电电位图。如在前述示例中一样，所描绘的静电位的电平不旨在精确表示在实际器件或者仿真器件中产生的电平，而是用于对像素读出阶段的操作进行说明的总体的(或概念上的)表述。首先，对于低光照示例，在积分阶段(阶段2)期间在光电二极管内累积较低电平的电荷，从而使得，当在过阈值检测阶段4期间(即，在阶段3的噪声样本获取之后)断言了TGc并且将TGr升高至部分导通电位(VTGpartial)时，电荷电平不足以经由形成在光电二极管260与浮置扩散结构262之间的较浅沟道而被传输。因为累加的电荷电平未超过由将VTGpartial供应至耦合至TGr线的栅极元件而建立的溢出阈值，所以不存在从光电二极管至浮置扩散结构的溢出，而是累加的电荷保留在光电二极管内不受干扰。因为在过阈值阶段期间未检测到溢出，所以TGc在有条件传输(有条件读出)阶段5期间被去断言。虽然在TGr被断言期间一些电荷将迁移至在行栅极之下的阱，但是该电荷在TGr被去断言时将移回到光电二极管阱，由此维持了在光电二极管内的电荷电平，作为用于在随后的积分间隔中进一步进行电荷累积的开始点。相反，在高光照示例中，累加的电荷的更高电平超过了在过阈值检测阶段4期间的溢出阈值，从而使得累加的电荷的一部分(即，高于传输门部分导通静电位的电荷载流子子组)溢出进入到浮置扩散结构节点262中，其中剩余的累加的电荷保持在光电二极管内，如在918处所示。因此，在过阈值阶段5期间，与TGc的断言同时地将TGr升高至VTGfull电位，由此，通过由双栅极结构形成的沟道，建立了完全传导路径，以将全部的累加电荷从光电二极管260传输至浮置扩散结构262。
图34图示了在图31的分离栅极像素内的可替代的过阈值检测操作。如图所示，不是将TGr线驱动至部分电位(即，VTGpartial)，与TGc脉冲一起地应用部分(即，宽度减少的)TGr脉冲920(TGc脉冲也可以具有部分脉冲宽度)，由此限制了可用于在光电探测器与浮置扩散结构之间的电荷传输的时间。在一个实施例中，例如，部分脉冲920是短持续时间脉冲，该短持续时间脉冲具有比传输大于由施加至双控传输门的电压限定的阈值的所有电荷所需的时间更短的时间常数，并且因此，与足够长以传输所有电荷的完全宽度脉冲相比，仅仅部分地传输电荷。因此，由于光电探测器至扩散电荷传输的时间常数和亚阈值特性的影响，在光电探测器内的欠阈值电荷积分将在部分脉冲间隔期间产生极少的电荷传输或者无电荷传输，而过阈值电荷积分将产生可检测到的电荷传输，实际上与VTGpartial的对于完全脉冲间隔的应用相似。脉冲宽度控制可以在可重复性和/或阈值精度方面提供优越性能(即，相对于电压电平控制)，尤其是在噪声环境中(例如，在开关噪声可能耦合至TGr线的情况下)或者在可能需要可编程阈值修整或者校准时。如在921处所示，部分读出控制，无论是脉冲宽度控制还是电压电平控制，都可替代地(或者附加地地)可以应用于TGc线，尤其是在TGc信号用于控制最接近光电探测器的栅极元件时。而且，例如，可以通过将具有减小的电压的部分脉冲驱动到TGc线或者TGr线上，来组合脉冲宽度控制和电压控制。进一步地，可以用如在922处所示的部分脉冲的促发，来替代在有条件读出操作期间(以及/或者在重置操作期间)应用于TGr线和/或TGc线的完全脉冲，由此建立了与对于应用的每个脉冲的统一(部分)脉冲。在一个实施例中，在有条件读出阶段5期间的完全脉冲宽度是大约200纳秒(nS)至1000纳秒，而部分脉冲宽度是大约2纳秒至200纳秒，虽然在替代实施例中也可以应用其他部分脉冲宽度和/或完全脉冲宽度。虽然被示出为可操作用于分离栅极实施例，但是相似的部分脉冲方法也可适用于例如图14或者图16的实施例的操作。
图35图示了在图31中示出的双控栅极871的示例性实施方式。在示出的实施方式中，两个不同的多晶硅特征925和927彼此临近地形成在光电二极管260与浮置扩散结构262之间的衬底区域之上，其中间隔距离(“dsep”)比最小内部多晶硅距离更短(该最小内部多晶硅距离被指定用于漏极至源极耦合晶体管的多晶硅线)，但是足够长以确保在两个多晶硅特征之间的电隔离(即，足够的隔开，以避免特征彼此短路)。在一种制备技术中，分开地形成两个多晶硅特征，以实现小于最小光刻特征大小的距离dsep。在替代实施例中，形成单个多晶硅特征，并且然后，蚀刻或者分成/划分为两个不同的多晶硅特征(例如，具有设置为小于或等于最小光刻特征大小的dsep)。在示出的实施方式中，对于每个多晶硅线形成侧壁间隔件929、931，其中形成在分离区域内的间隔件结构合并，如在933处所示(即，由于窄的dsep尺寸的影响)，从而使得随后的用于形成源极/漏极注入结构的掺杂在分离区域内被阻挡，由此避免在光电二极管260与浮置扩散结构262之间的衬底区域中形成这种载流子陷阱结构，在没有形成这种载流子陷阱结构的情况下该衬底结构是连续的，从而产生上面描述的双栅极控制。虽然多晶硅特征925(多晶硅1)被示出为耦合至TGr的栅极元件、并且多晶硅特征927(多晶硅1')被示出为耦合至TGc的栅极元件，但是在替代实施例中，互连布置也可以相反。
图36图示了实施图31的双控栅极结构871的替代方式。在本实施例中，第一多晶硅特征941形成(例如，光刻印刷和蚀刻)为，用一层绝缘材料945覆盖第一多晶硅特征941，并且然后在第一多晶硅特征941的顶部之上形成第二多晶硅特征943。蚀刻掉第二多晶硅特征的部分(未示出)，以使金属层暴露出来并且使得金属层能够接触到初始多晶硅特征941，而不需去除保留在分离区域(即，标记为“dsep”的区域)中的(绝缘)材料945。通过该操作，可以使dsep任意小(即，在维持在分离区域内的绝缘材料的完整性并且由此维持在两个多晶硅特征之间的电隔离的同时，尽可能的小)，并且双控栅极的总占用面积与单控制栅极相似。在其他实施例中，也可以采用各种替代的和/或补充的制备技术，以在光电二极管260与浮置扩散结构262之间形成双栅极结构。
图37图示了四像素共用浮置扩散图像传感器架构，在该架构中，按照上面描述的方法，行传输栅极控制线和列传输门控制线(TGr1/TGr2和TGc1/TGc2)的对耦合至在四个分离栅极像素中的每一个内的双栅极结构(957.1至957.4)。更加具体地，通过使在四个像素之间的共用浮置扩散结构955中心化(每个像素还包括：光电二极管PD1至PD4中的相应的一个光电二极管和双控传输门957.1至957.4中的相应的一个双控传输门，连同有共用重置栅极晶体管409、源极跟随器405和读出选择晶体管407)，并且将列传输门控制线TGc分离成分开的奇数和偶数列使能线(TGc1和TGc2，每条耦合至相应的列线驱动器)，可以实现高度紧凑的像素布局。图38和图39图示了图37的四像素的示例性物理布局，示出了在中心化的浮置扩散结构(“FD”)周围并且经由相应的双控栅极结构可切换地耦合至中心化浮置扩散结构(“FD”)的四个光电二极管。在图38的实施例中，行线(TGr1、TGr2)耦合至最接近光电二极管的相应栅极元件961，并且列线耦合至最接近浮置扩散结构的栅极元件962(即，栅极元件961和962共同形成双栅极)，而在图39的实施例中，该互连顺序相反，其中行线耦合至最接近浮置扩散结构的栅极元件972，并且列线耦合至最接近光电二极管的栅极元件971。在这两种布局中，每个行线可以经由单个金属至多晶硅接触而耦合至用于在相同行中的光电二极管(例如，在示出的示例中的PD1/PD3或者PD2/PD4)的栅极元件，并且每个列线可以同样地经由单个接触而耦合至用于在相同列中的光电二极管(例如，PD1/PD2或者PD3/PD4)的栅极元件，由此与每四像素每信号线需要两个互连的实施方式相比，使接触面积减半。而且，在图38和图39两者的实施例中，共用的重置栅极晶体管、读出选择晶体管和源极跟随器晶体管设置在光电二极管单元的外围处，如在图38中的964、965和966和在图39中的974、975和976处所示(每个晶体管被示出为在扩散区域之上的多晶硅线，省略了互连线以避免模糊了附图的其他特征)。在这两种布局中，晶体管都可以被设置在除了示出的这些位置之外的位置/定位中。例如，所有三个共用晶体管可以共同定位在给定像素的相同边缘处，或者晶体管中的所有或一个或多个晶体管可以被设置在四像素的在光电二极管的行或列之间的中心区域中。而且，虽然示出了合并的扩散区域，但是扩散区域可以可替代地分成两个或多个互连扩散区域。示出的结构允许单独地以及选择性地电荷拼接读出具有四像素组的像素。
图40和图41图示了根据缺少专用的行传输门(TGr)线的替代实施例的分离栅极像素架构和对应的定时图。更加具体地，读出选择和行传输门控制功能被合并在耦合至行栅极元件881和读出选择晶体管257的单个读出选择(或者行选择)信号内，由此将每像素行的行信号线的数量从3减少到2(列传输门元件883和剩余的共用的晶体管(255、259)如上面描述地连接)。该行线减少可以尤其有利于前侧照明式实施方式，这是由于33％行金属减少增加了像素阵列的总填充因数。即使在背侧照明式实施例中，行线减少也可以简化每单元信号线互连，能够减少所需的金属层的数量或者减少制备复杂性度和成本。注意，对于此处公开的实施例中的任何一个实施例，可以采用前侧照明或者背侧照明。
参照图41，通常可以如参照图32所描述的那样执行重置操作、积分操作、噪声采样操作、过阈值检测操作和有条件读出操作，除了如下几点之外：行传输门元件981通过读出选择信号(RS)的断言和去断言而被切换为传导状态和非传导状态、以及过阈值操作和有条件读出操作通过对列控制线(TGc)进行部分电位(和/或脉冲宽度)和完全电位(和/或完全脉冲序列)断言来管理。由此，光电二极管重置通过与读出选择信号断言同时地断言TGc来实现，过阈值检测通过与读出选择信号断言同时地将TGc升高至VTGpartial电位(和/或应用宽度减少的TGc脉冲)来执行，并且有条件读出通过将TGc有条件地(选择性地)升高至VTGfull电位来执行，如图所示。在图40的实施例中，行栅极元件981设置为最接近浮置扩散结构，并且列栅极元件983设置为最接近光电二极管。该设置在替代实施例中可以相反。
图42A图示了替代双控栅极布置，其中双控栅极的栅极元件由传输栅极二极管987的相应的p掺杂区域和n掺杂区域形成。通过沉积轻掺杂或者本征掺杂的多晶硅，并且通过分别使用钉扎注入和FD注入对TG的PD侧和FD侧掺杂，来实现掺杂。也可以采用替代方法。通过采用该结构，TGr信号经由第一接触(未示出)连接至二极管987的p型侧，并且TGc信号经由分开的第二接触(也未示出)连接至二极管987的n型侧。两个栅极控制信号的电隔离通过二极管隔离来实现，并且不需要两个物理上分开的多晶硅结构。结果，双控栅极更小。
图42B图示了另一替代双控栅极布置，其中双控传输门990的栅极元件由具有共用的n掺杂区域991的背对背二极管的相应p掺杂区域形成。该掺杂通过如下方式实现：沉积轻掺杂或者本征掺杂的多晶硅，并且通过分别使用钉扎注入、FD注入和/或特定传输门掺杂注入，对双控传输门的PD侧和FD侧和中心n型区域(991)掺杂。与此处公开的所有实施例一样，可以采用替代制备工艺。采用该结构，TGr信号经由分开的接触(未示出)连接至与PD相邻的二极管的p型侧，并且TGc信号经由分开的接触(未示出)连接至与FD相邻的二极管990的p型侧。两个栅极控制信号的电隔离通过二极管隔离(n型区域991中介其间)来实现，并且不需要两个物理上分开的多晶硅结构。
图43图示了分离像素(四分离像素块)的4x1块，其可以在如上面描述的拼接像素模式或者独立像素模式下操作，例如，参照图21。如图所示，用于上像素对和下像素对的浮置扩散区域FD12和FD34分别经由导体992互连(或者，可替代地，由单个浮置扩散区域形成)，由此，允许例如关联地读出(即，同时地读出或者一个一个读出)光电二极管PD1和PD3或者光电二极管PD2和PD4的状态。在4x1像素块中的每个光电二极管经由双控制栅极可切换地耦合至浮置扩散结构节点，其中行栅极元件993耦合至四个行线(即，分别用于光电二极管PD1至PD4的TGr1至TGr4)中的相应的一个行线，并且列栅极元件994耦合至每块列线。在示出的实施方式中，共用的列线接触被耦合至与给定浮置扩散结构相邻的两个列栅极元件中的每一个，由此使所需的列线互连的数量减半。共用的晶体管995、996和997(即，重置栅极、源极跟随器和读出选择晶体管)设置在光电二极管PD1至PD4之间的区域中，虽然这些晶体管中的任何或所有晶体管也可以设置在其他位置处。而且，虽然行线耦合至最接近光电二极管的双控栅极元件并且列线耦合至最接近浮置扩散结构的栅极元件，但是该布置在替代实施例中可以相反。
当上面描述的电路的这种基于数据和/或指令的表达经由一种或者多种计算机可读介质接收在计算机系统内时，这种表达可以由在计算机系统内的处理实体(例如，一个或者多个处理器)结合包括但不限于网列表生成程序、位置和路由程序等一个或者多个其他计算机程序来处理，以生成这种电路的物理表现的表示或者图像。之后，例如可以通过实现生成用于在期间制造过程中形成电路的各种部件的一个或者多个掩模，来在装置制造中使用这种表示或者图像。
在前述说明中并且在对应附图中，已经阐述了具体的术语和制图符号，以提供对所公开实施例的透彻理解。在一些实例中，术语和符号可以暗示不是实践这些实施例所要求的具体细节。例如，位的具体数量、信号路径宽度、信令或者操作频率、部件电路或者装置等中的任何一个可以与上面在备选的实施例中描述的位的具体数量、信号路径宽度、信令或者操作频率、部件电路或者装置等不同。另外，可以将在集成电路装置或者内部电路元件或者块之间的链路或者其他互连示出为总线或者示出为单个信号线。总线中的每一个可以代之以单个信号线，并且单个信号线中的每一个可以代之以总线。然而，示出的或者描述的信号和信令链路可以是单端的或者是差分的。信号驱动电路被认为是在信号驱动电路断言(或者取消断言，如果上下文明确规定或者指示)在耦合在信号驱动电路与信号接收电路之间的信号线上的信号时向信号接收电路“输出”信号。术语“耦合”在此处是用于表示直接连接以及通过一个或者多个中介电路或者结构进行的连接。集成电路装置“编程”可以包括：例如并且非限制性的，响应于主机指令(并且由此控制装置的操作方面并且/或者建立装置配置)或者通过一次性编程操作(例如，在装置生产期间烧断配置电路内的熔丝)，将控制值加载到在集成电路装置内的寄存器或者其他存储电路，并且/或者连接装置的一个或者多个所选管脚或者其他接触结构(也称为短接)以建立装置的特定装置配置或者操作方面。如用于指代照射的术语“光”不限于可见光，并且，当用于描述传感器功能时，旨在指代特定像素构造(包括任何对应的滤光器)敏感的一个或多个波段。术语“示例性”和“实施例”用于表达是一种示例，而不是优选或者要求。而且，术语“可以”和“能够”可互换使用来表示可选的(可允许的)主题。任何术语的缺失都不应该被视为意味着要求给定特征或者技术。
在上述详细说明中的小节标题已经仅仅出于方便参考起见而提供，并且不以任何方式限定、限制、构成或者描述对应小节和此处提出的实施例中的任何实施例的范围或者程度。而且，在不脱离本公开的广义精神和范围的情况下，可以对此处提出的实施例进行多种修改和改变。例如，至少在实用的情况下，实施例中的任何实施例的特征或者方面可以与实施例中的任何其他实施例结合应用或者替代其对应特征或者方面。因此，将说明书和附图应以说明性而非限制性意义来考虑。

Claims (22)

1.一种集成电路图像传感器，包括像素阵列，所述像素阵列具有：
第一光电探测器，所述第一光电探测器形成在衬底内；
浮置扩散结构，所述浮置扩散结构形成在所述衬底内；
第一栅极元件和第二栅极元件，所述第一栅极元件和所述第二栅极元件彼此相邻地设置在所述衬底的在所述第一光电探测器与所述浮置扩散结构之间的第一电荷传输区域之上，所述第一栅极元件和所述第二栅极元件分别控制所述第一电荷传输区域的第一串联部分和第二串联部分；
第一行线，所述第一行线在所述像素阵列内的行方向上延伸并且耦合至所述第一栅极元件；以及
第一列线，所述第一列线在所述像素阵列内的列方向上延伸并且耦合至所述第二栅极元件。
2.根据权利要求1所述的集成电路图像传感器，所述像素阵列进一步包括：
第二光电探测器，所述第二光电探测器形成在所述衬底内；
第三栅极元件和第四栅极元件，所述第三栅极元件和所述第四栅极元件彼此相邻地设置在所述衬底的在所述第二光电探测器与所述浮置扩散结构之间的第二电荷传输区域之上，所述第三栅极元件和所述第四栅极元件分别控制所述第二电荷传输区域的第三串联部分和第四串联部分，所述第三栅极元件耦合至所述第一行线；以及
第二列线，所述第二列线在所述像素阵列内的列方向上延伸并且耦合至所述第四栅极元件。
3.根据权利要求2所述的集成电路图像传感器，其中所述第一栅极元件和所述第三栅极元件由连续的导电特征形成。
4.根据权利要求2所述的集成电路图像传感器，其中所述第一光电探测器和所述第二光电探测器是在第一行像素内的相应的像素的组成要素。
5.根据权利要求4所述的集成电路图像传感器，所述像素阵列进一步包括：
第三光电探测器，所述第三光电探测器形成在所述衬底内；
第五栅极元件和第六栅极元件，所述第五栅极元件和所述第六栅极元件彼此相邻地设置在所述衬底的在所述第三光电探测器与所述浮置扩散结构之间的第三电荷传输区域之上，所述第五栅极元件和所述第六栅极元件分别控制所述第三电荷传输区域的第五串联部分和第六串联部分，所述第六栅极元件耦合至所述第一列线；以及
第二行线，所述第二行线在所述像素阵列内的行方向上延伸并且耦合至所述第五栅极元件。
6.根据权利要求5所述的集成电路图像传感器，其中所述第二栅极元件和所述第六栅极元件由连续的导电特征形成。
7.根据权利要求5所述的集成电路图像传感器，其中所述第一光电探测器和所述第三光电探测器是在第一列像素内的相应的像素的组成元素。
8.根据权利要求1所述的集成电路图像传感器，其中所述第一栅极元件设置在所述第一电荷传输区域之上、比所述第二栅极元件更接近所述第一光电探测器，并且所述第二栅极元件设置在所述第一电荷传输区域之上、比所述第一栅极元件更接近所述浮置扩散结构。
9.根据权利要求1所述的集成电路图像传感器，其中在所述第一栅极元件与所述第二栅极元件之间的间距小于最小距离，所述最小距离被指定用于根据被实施用于制备所述集成电路图像传感器的制备工艺在相邻晶体管的栅极端子之间实施源极/漏极注入。
10.根据权利要求1所述的集成电路图像传感器，其中所述第一栅极元件和所述第二栅极元件构成场效应栅极元件，从而使得，当将在所述第一行线和所述第一列线上的行控制信号和列控制信号分别被断言时，在所述第一电荷传输区域内形成重叠的静电场，所述重叠的静电场实现了在所述第一电荷传输区域内形成电荷传导沟道。
11.根据权利要求10所述的集成电路图像传感器，进一步包括行电路系统，所述行电路系统用于作为在所述第一行线上的所述行控制信号的至少部分，在第一时间处断言部分传输脉冲并且在第二时间处断言完全传输脉冲，如果在所述第一光电探测器内累积的电荷超过阈值电平，那么所述部分传输脉冲使得能够将电荷从所述第一光电探测器部分地传输至所述浮置扩散结构，并且，所述完全传输脉冲有条件地使得能够将电荷从所述第一光电探测器完全地传输至所述浮置扩散结构，电荷的所述完全传输实现了所述光电探测器的重置。
12.根据权利要求11所述的集成电路图像传感器，其中所述部分传输脉冲和所述完全传输脉冲对于幅度或者持续时间中的至少一个方面彼此不同。
13.一种集成电路图像传感器，包括：
衬底；
多个行控制信号线和多个列控制信号线；
多个光敏元件，所述光敏元件设置在所述衬底内以响应于入射光而累积电荷；
共用的浮置扩散结构，所述共用的浮置扩散结构设置在所述衬底内以使得能够读出所述光敏元件中的每一个光敏元件；以及
多个双控传输门，每个双控传输门设置在所述衬底的在所述光敏元件中的相应的一个光敏元件与所述共用的浮置扩散结构之间的区域之上，所述双控传输门中的每一个包括有第一栅极元件和第二栅极元件，所述第一栅极元件和所述第二栅极元件由所述行控制信号线中的一个行控制信号线与所述列控制信号线中的一个列控制信号线的相应唯一组合来控制。
14.根据权利要求13所述的集成电路图像传感器，其中所述第一栅极元件和所述第二栅极元件构成场效应栅极元件，从而使得，当将在控制信号线的所述相应唯一组合上的第一控制信号和第二控制信号同时被断言时，在所述衬底的在所述光敏元件中的相应的一个光敏元件与所述浮置扩散结构之间的所述区域内形成重叠的静电场，所述重叠的静电场实现了在所述光敏元件中的所述相应的一个光敏元件与所述浮置扩散结构之间的所述区域内形成电荷传导沟道，所述电荷传导沟道使得能够将在所述光敏元件中的所述一个光敏元件内累积的电荷传输至所述共用的浮置扩散结构。
15.根据权利要求13所述的集成电路图像传感器，进一步包括控制电路系统，所述控制电路系统用于在第一间隔期间使得在控制信号线的所述相应唯一组合上的控制信号同时被断言，以使得能够确定在积分间隔期间在所述光敏元件中的所述一个光敏元件内累积的电荷是否超过第一阈值。
16.根据权利要求15所述的集成电路图像传感器，其中所述控制电路系统进一步包括
电路系统，所述电路系统用于：如果确定所述第一阈值被超过，那么，在第二间隔期间使得在控制信号线的所述相应唯一组合上的控制信号同时被断言，其中在所述第二间隔期间的在所述控制信号线上的控制信号的同时的断言使得能够生成与在所述积分间隔期间在所述光敏元件中的所述一个光敏元件内累积的电荷的电平相对应的读出信号。
17.根据权利要求15所述的集成电路图像传感器，
其中除了使得能够生成读出信号之外，在控制信号线的所述相应唯一组合上的控制信号的同时的断言将所述光敏元件中的所述一个光敏元件重置到初始状态以便为在所述光敏元件中的所述一个光敏元件内进行后续电荷积分做准备，并且
其中，如果确定未超过所述第一阈值，那么后续电荷积分相对于在所述积分间隔期间在所述光敏元件中的所述一个光敏元件内累积的所述电荷而积累。
18.根据权利要求13所述的集成电路图像传感器，其中在所述第一栅极元件与所述第二栅极元件之间的间距小于最小距离，所述最小距离被指定用于根据被实施用于制备所述集成电路图像传感器的制备工艺在相邻晶体管的栅极端子之间实施源极/漏极注入。
19.一种在具有设置在衬底内的光敏元件和浮置扩散结构的像素阵列内的操作方法，所述方法包括：
响应于入射光，在所述光敏元件内累积电荷；以及
使得在相应栅极元件处的行控制信号和列控制信号同时被断言，所述相应栅极元件串联地设置在所述衬底的在所述光敏元件与所述浮置扩散结构之间的电荷传输区域之上，以使得能够通过所述衬底的所述电荷传输区域将电荷载流子从所述光敏元件传导至所述浮置扩散结构，所述行控制信号的行线上传送，所述行线在所述像素阵列内的行方向上延伸，并且所述列控制信号的列线上传送，所述列线在所述像素阵列内的列方向上延伸。
20.根据权利要求19所述的方法，其中使得所述行控制信号和所述列控制信号同时被断言包括：
在其中所述电荷在所述光敏元件内累积的曝光间隔之后，在第一间隔期间使得所述行控制信号和所述列控制信号同时被断言；以及
当在所述第一间隔期间通过所述衬底的所述电荷传输区域传导的所述电荷载流子的数量指示在所述光敏元件内累积的电荷超过第一阈值时，在第二间隔期间使得所述行控制信号和所述列控制信号同时被断言，以使得能够进一步通过所述衬底的所述电荷传输区域传导电荷载流子，并且使得能够生成与在所述曝光间隔期间在所述光敏元件内累积的电荷的电平相对应的读出信号。
21.根据权利要求20所述的方法，其中，在所述第一间隔期间使得所述行控制信号和所述列控制信号同时被断言包括：将所述行控制信号和所述列控制信号中的至少一个被断言为在部分电位下，所述部分电位低于在所述第二间隔期间所述行控制信号和所述列控制信号中的所述至少一个被断言的完全电位。
22.根据权利要求20所述的方法，其中，在所述第一间隔期间使得所述行控制信号和所述列控制信号同时被断言包括：将所述行控制信号和所述列控制信号中的至少一个被断言达部分持续时间，所述部分持续时间短于在所述第二间隔期间所述行控制信号和所述列控制信号中的所述至少一个被断言的完全持续时间。
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