CN111262572B - 一种能够增强背景一致性的电路 - Google Patents

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Abstract

本发明公开了一种能够增强背景一致性的电路，包括列选通信号电路、传感器采集器件、行选通信号电路、采集电路、第一PMOS上拉管、第一NMOS下拉管、第二PMOS上拉管和第二NMOS下拉管；列选通信号电路分别与采集电路、第一PMOS上拉管和第一NMOS下拉管相连；行选通信号电路分别连接与采集电路、第二PMOS上拉管和第二NMOS下拉管；采集电路与传感器采集器件相连，列选通信号电路和行选通信号电路均与与门电路相连接。本发明把的电路结构每个点采用信号隔断，让未选中的点内部信号无变化，只有选中的点内部信号才翻转，使得整个阵列的信号串扰小，阵列整体信号波动少，能够极大的提高电路的背景一致性。

Description

一种能够增强背景一致性的电路
技术领域
本发明涉及一种集成电路结构，特别涉及一种能够增强背景一致性的电路。
背景技术
阵列式的采集电路或者成像电路现在广泛被应用在图像传感器、红外夜视传感器及指纹传感器等领域。这些传感器电路结构上的特点是含有单个的电路单元，然后由这些单个的电路单元组成矩阵或者阵列。然后由此阵列进行信号采集或者成像。这些阵列一般是通过扫描的方式分时采集，在采集的时候通过行和列的组合进行控制，这样导致的问题就是很多阵列上的点和选中点之间形成串扰，让各个点在采集相同信号的时候得到的结果并不一致。
如图1所示为现有技术中常用的传感器阵列图。其中10为SENSOR，表示传感器采集器件，采集器件有可能是光收集器件，电阻，电容或者其他敏感信号的收集器件，有可能是MEMS制作的器件，也可能是常规半导体制作工艺制作的器件。标号11、12的VBRCOL0和VBRROW0分别代表控制信号。标号13的为采集电路，采集电路有可能是运放，比较器或者其他信号采集电路。11、12控制13采集电路的工作状态，这些信号有可能是不变的电压或者电流信号，也有可能是具有时序信息的变化信号。14为采集单元的输出，15的参考电压或者其他参考源。
图2是PRE ART的阵列示意图。20为采集单元电路，21为位列控制电路，主要功能为通过列选信号控制列输出信号；22为行选信号控制电路，主要功能为通过行选控制信号控制行输出信号。23为列选控制电路输出信号，有可能是固定信号，也有可能是时序变化的信号。24为行选控制电路输出信号，有可能是固定信号，也有可能是时序变化的信号。25为整个采集阵列，在本示例中，阵列大小为7X7，实际的阵列可能为100x2、160X160或者720x540等尺寸，包含并不限于这些尺寸。当列选控制信号有效是，例如，第一列有效，列选控制得输出信号就会输出到第一列的采集单元，让采集单元的工作状态发生变化。一般的，同时只会选中一个点或者多个点。这个时候，只有设计中行列同时有效的点电路才会正确的工作。行控制信号24对应的选通行的其他采集单元或者列控制信号23对应的列的其他采集单元都不正常工作，只有有信号送达。这就导致了不论怎么选择，都有一行一列的点(排除行列同时选中的点)收到了信号，但是本身缺不工作。这会导致以下几个问题：(1)行控制输出信号或者列控制输出信号本身的负载加重，越大的阵列负载越重。(2)行控制输出信号或者列控制输出信号建立时间加长。随着负载加重，23、24信号本身会有一个建立时间，负载越重，建立时间越长，这个时间可能远远大于采集单元本身的采集时间。(3)采集信号输出电压稳定时间长。由于行控制输出信号或者列控制输出信号建立时间加长，电路在采集的时候可能还没有建立完成，信号就输出了，这样的输出信号是不准确的，甚至在高速采集的时候是不正确的，导致比较严重的采集信号不一致。
发明内容
本发明的目的在于克服现有技术的不足，提供一种每个点在电路结构处理的时候采用信号隔断，让未选中的点内部信号无变化，只有选中的点内部信号才翻转，使得整个阵列的信号串扰小，阵列整体信号波动少的能够增强背景一致性的电路。
本发明的目的是通过以下技术方案来实现的：一种能够增强背景一致性的电路，其特征在于，包括列选通信号电路、传感器采集器件、行选通信号电路、采集电路、第一PMOS上拉管、第一NMOS下拉管38、第二PMOS上拉管和第二NMOS下拉管；
列选通信号电路分别与采集电路、第一PMOS上拉管和第一NMOS下拉管相连；行选通信号电路分别连接与采集电路、第二PMOS上拉管和第二NMOS下拉管；采集电路与传感器采集器件相连，列选通信号电路和行选通信号电路均与与门电路相连接。
进一步地，所述列选通信号电路包括串联的第一非门电路和第二非门电路、第一TG传输门电路，第二非门电路的输出端分别与第一PMOS上拉管的栅极和第一TG传输门的一个输入端相连；第一TG传输门的另一个输入端连接VBCOL输入信号，第一TG传输门输出端输出的VBRCOL0信号与采集电路的一个信号输入端相连；第一PMOS上拉管的源极与第一NMOS下拉管的漏极相连，第一PMOS上拉管的源极与第一NMOS下拉管的漏极均与第一TG传输门输出端输出的VBRCOL0信号相连；第一PMOS上拉管的漏极接地，第一NMOS下拉管的栅极与第一非门电路的输出端相连接，第一NMOS下拉管的源极接地；
所述行选通信号电路包括串联的第三非门电路和第四非门电路、第二TG传输门电路，第四非门电路的输出端分别与第二PMOS上拉管的栅极和第二TG传输门的一个输入端相连；第二TG传输门的另一个输入端连接VBROW输入信号，第二TG传输门输出端输出的VBROW0信号与采集电路的另一个信号输入端相连；第二PMOS上拉管的源极与第二NMOS下拉管的漏极连接，第二PMOS上拉管的源极与第二NMOS下拉管的漏极均与第二TG传输门输出端输出的VBROW0信号相连；第二PMOS上拉管的漏极接地，第二NMOS下拉管的栅极与第三非门电路的输出端相连，第二NMOS下拉管的源极接地；
所述第一非门电路和第三非门电路的输入端均与与门电路的输出端相连，与门电路的两个输入端分别连接COL和ROW输入信号。
进一步地，所述第一PMOS上拉管用于在列选通信号电路没有选通的时候把第一TG传输门输出的VBRCOL0上拉到电源电压，第一NMOS下拉管用于在没有选通的时候把第一TG传输门输出的VBRCOL0下拉到地电位。
进一步地，所述第二PMOS上拉管用于在行选通信号电路没有选通的时候把第二TG传输门输出的VBROW0上拉到电源电压，第二NMOS下拉管用于在没有选通的时候把第二TG传输门输出的VBROW0信号下拉到地电位。
进一步地，所述采集电路的VIN信号输入端与传感器采集器件相连。
本发明的有益效果是：本发明把现在的主流的行列控制改为点控制。通过优化单点电路，让每次阵列变化的时候，只变化一个点的信号，其他信号不变。每个点在电路结构处理的时候采用信号隔断，让未选中的点内部信号无变化，只有选中的点内部信号才翻转。这种电路处理方式的好处在于整个阵列的信号串扰小，阵列整体信号波动少，可以把整体把背景范围缩小到了现有技术的四分之一，背景一致性得到明显改，极大的提高了电路的背景一致性。
附图说明
图1为现有技术的传感器阵列图；
图2为现有技术的传感器单点原理图；
图3为本发明的能够增强背景一致性的电路的电路图；
图4为本发明的传感器单点原理图；
图5为现有技术和本发明的电路处理的背景对比图。
具体实施方式
下面结合附图进一步说明本发明的技术方案。
如图3所示，本发明的一种能够增强背景一致性的电路，包括列选通信号电路30、传感器采集器件32、行选通信号电路33、采集电路35、第一PMOS上拉管37、第一NMOS下拉管38、第二PMOS上拉管39和第二NMOS下拉管40；
列选通信号电路30分别与采集电路35、第一PMOS上拉管37和第一NMOS下拉管38相连；行选通信号电路33分别连接与采集电路35、第二PMOS上拉管39和第二NMOS下拉管40；采集电路35与传感器采集器件32相连，列选通信号电路30和行选通信号电路33均与与门电路41相连接。
进一步地，所述列选通信号电路30包括串联的第一非门电路和第二非门电路、第一TG传输门电路，第二非门电路的输出端分别与第一PMOS上拉管37的栅极和第一TG传输门的一个输入端相连；第一TG传输门的另一个输入端连接VBCOL输入信号，第一TG传输门输出端输出的VBRCOL0信号31与采集电路35的一个信号输入端相连；第一PMOS上拉管37的源极与第一NMOS下拉管38的漏极相连，第一PMOS上拉管37的源极与第一NMOS下拉管38的漏极均与第一TG传输门输出端输出的VBRCOL0信号31相连；第一PMOS上拉管37的漏极接地，第一NMOS下拉管38的栅极与第一非门电路的输出端相连接，第一NMOS下拉管38的源极接地；
所述行选通信号电路33包括串联的第三非门电路和第四非门电路、第二TG传输门电路，第四非门电路的输出端分别与第二PMOS上拉管39的栅极和第二TG传输门的一个输入端相连；第二TG传输门的另一个输入端连接VBROW输入信号，第二TG传输门输出端输出的VBROW0信号34与采集电路35的另一个信号输入端相连；第二PMOS上拉管39的源极与第二NMOS下拉管40的漏极连接，第二PMOS上拉管39的源极与第二NMOS下拉管40的漏极均与第二TG传输门输出端输出的VBROW0信号34相连；第二PMOS上拉管39的漏极接地，第二NMOS下拉管40的栅极与第三非门电路的输出端相连，第二NMOS下拉管40的源极接地；
所述第一非门电路和第三非门电路的输入端均与与门电路41的输出端相连，与门电路41的两个输入端分别连接COL和ROW输入信号。
进一步地，所述第一PMOS上拉管37用于在列选通信号电路30没有选通的时候把第一TG传输门输出的VBRCOL0上拉到电源电压，第一NMOS下拉管38用于在没有选通的时候把第一TG传输门输出的VBRCOL0下拉到地电位。
进一步地，所述第二PMOS上拉管39用于在行选通信号电路33没有选通的时候把第二TG传输门输出的VBROW0上拉到电源电压，第二NMOS下拉管40用于在没有选通的时候把第二TG传输门输出的VBROW0信号下拉到地电位。
30是列选通信号电路，这部分电路从列控制电路里面放到了采集单元电路里面，31是VBCOL通过传输门的信号VBRCOL0，表示列控制信号，32SENSOR表示传感器采集器件，采集器件有可能是光收集器件，电阻，电容或者其他敏感信号的收集器件，有可能是MEMS制作的器件，也可能是常规半导体制作工艺制作的器件。33表示行选通信号电路，这部分电路从行控制电路中放到了采集电路里面。34VBROW0代表行偏置信号，通过TG传输门隔断。35采集电路有可能是运放，比较器或者其他信号采集电路。36是采集信号的输出。37为PMOS上拉管，作用是在没有选通的时候把VBRCOL0上拉到电源电压，38是NMOS下拉管，作用是在没有选通的时候把VBRCOL0下拉到地电位。37，38在实施实例中不是同时采用的，只会采用其中一个，采用了37，就不采用38，反之亦然。39是PMOS上拉管，作用是在没有选通的时候把VBROW0上拉到电源电压，40是NMOS下拉管，作用是在没有选通的时候把VBROW0信号下拉到地电位。39,40在实施实例里面不是同时采用的，只会采用其中一个，采用了39，就不采用40，反之亦然。41是一个与门，其中，输出信号42只有当COL和ROW信号同时为高的时候才为高，其他时候都为低。当单独的COL或者ROW有效时，VBCOL信号不会传输到VBRCOL0，VBROW也不会传输到VBROW0。同时通过37或38,39或者40，VBRCOL0和VBROW0被上拉到电源或者下拉到地电位，选择上拉或者下拉的原则是让内部电路全部处于截止状态，即大部分有源器件是关闭的，甚至所有的有源器件是关闭的，保证整个采集单元没有静态电流和状态变化。通过COL和ROW与门产生的信号42，把内部电路锁定在高阻和低电流工作状态，隔断了没有选中的点和外部偏置选通信号的通，外部信号无法对内部电路产生影响，内部电路的状态也不会对阵列产生影响。
进一步地，所述采集电路35的VIN信号输入端与传感器采集器件32相连。
图4是本专利采集阵列的传感器单点原理图。51是本发明列选电路的一个实施实例，在51内部只有列选信号传输，列选信号不控制VBCOL信号。52是本发明行选信号的一个实施实例，在52内只有行选信号传输，行选信号不控制VBROW。53是7X7的一个采集阵列，实际的阵列可能为100x2、160X160或者720x540等尺寸，包含并不限于这些尺寸。54是7X7阵列中的一个采集单元，此单元由图3中的电路组成。53中的每个采集单元，行列控制信号都直接进入到采集单元内部，对于每个点，只有行列信号同时有效的时候才能让内部电路工作，所以行选信号有效时，不会选中一行或者对一行信号有影响，列选有效时，也不会对一列产生影响，只有当某个采集单元接收到行和列同时有效信号的时候才会有电路工作和信号传输到采集单元内部。VBCOL进入采集单元内部的时，都接的是同样的电路，在本实施实例中是图3中30标注的TG电路，这个TG电路有可能是传输门电路，如果信号是模拟信号；有可能是与门后者其他逻辑门电路如果信号是数字信号。传输门电路或者数字逻辑门对应的输入负载都是很小的、而且相同和可以预知。
图5是PRE ART和本专利提出的采集单元和采集阵列实际芯片流片后的对比图。其中61是本专利通过实际芯片采集的背景成图。成图是8-bit灰度图。62是61图片的直方图分析结果，可以从图中直接看出其分布范围在195～208之间。整个分布区间大概在13左右。63是PRE ART采集单元和采集阵列实际芯片流片采集的图片。64是63图的直方图分析结果，从结果中可以看出，值得范围在160～210之间，整体分布区间大概在50左右。直方图分布区间越窄，说明背景一致性越好。本专利从62和64的对比中可以可以看到整体把背景范围缩小到了PRE ART的四分之一，背景一致性改善明显。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (4)

1.一种能够增强背景一致性的电路，其特征在于，包括列选通信号电路(30)、传感器采集器件(32)、行选通信号电路(33)、采集电路(35)、第一PMOS上拉管(37)、第一NMOS下拉管(38)、第二PMOS上拉管(39)和第二NMOS下拉管(40)；
列选通信号电路(30)分别与采集电路(35)、第一PMOS上拉管(37)和第一NMOS下拉管(38)相连；行选通信号电路(33)分别连接与采集电路(35)、第二PMOS上拉管(39)和第二NMOS下拉管(40)；采集电路(35)与传感器采集器件(32)相连，列选通信号电路(30)和行选通信号电路(33)均与与门电路(41)相连接；所述列选通信号电路(30)包括串联的第一非门电路和第二非门电路、第一TG传输门电路，第二非门电路的输出端分别与第一PMOS上拉管(37)的栅极和第一TG传输门的一个输入端相连；第一TG传输门的另一个输入端连接VBCOL输入信号，第一TG传输门输出端输出的VBRCOL0信号(31)与采集电路(35)的一个信号输入端相连；第一PMOS上拉管(37)的源极与第一NMOS下拉管(38)的漏极相连，第一PMOS上拉管(37)的源极与第一NMOS下拉管(38)的漏极均与第一TG传输门输出端输出的VBRCOL0信号(31)相连；第一PMOS上拉管(37)的漏极接地，第一NMOS下拉管(38)的栅极与第一非门电路的输出端相连接，第一NMOS下拉管(38)的源极接地；
所述行选通信号电路(33)包括串联的第三非门电路和第四非门电路、第二TG传输门电路，第四非门电路的输出端分别与第二PMOS上拉管(39)的栅极和第二TG传输门的一个输入端相连；第二TG传输门的另一个输入端连接VBROW输入信号，第二TG传输门输出端输出的VBROW0信号(34)与采集电路(35)的另一个信号输入端相连；第二PMOS上拉管(39)的源极与第二NMOS下拉管(40)的漏极连接，第二PMOS上拉管(39)的源极与第二NMOS下拉管(40)的漏极均与第二TG传输门输出端输出的VBROW0信号(34)相连；第二PMOS上拉管(39)的漏极接地，第二NMOS下拉管(40)的栅极与第三非门电路的输出端相连，第二NMOS下拉管(40)的源极接地；
所述第一非门电路和第三非门电路的输入端均与与门电路(41)的输出端相连，与门电路(41)的两个输入端分别连接COL和ROW输入信号。
2.根据权利要求1所述的一种能够增强背景一致性的电路，其特征在于，所述第一PMOS上拉管(37)用于在列选通信号电路(30)没有选通的时候把第一TG传输门输出的VBRCOL0上拉到电源电压，第一NMOS下拉管(38)用于在没有选通的时候把第一TG传输门输出的VBRCOL0下拉到地电位。
3.根据权利要求1所述的一种能够增强背景一致性的电路，其特征在于，所述第二PMOS上拉管(39)用于在行选通信号电路(33)没有选通的时候把第二TG传输门输出的VBROW0上拉到电源电压，第二NMOS下拉管(40)用于在没有选通的时候把第二TG传输门输出的VBROW0信号下拉到地电位。
4.根据权利要求1所述的一种能够增强背景一致性的电路，其特征在于，所述采集电路(35)的VIN信号输入端与传感器采集器件(32)相连。
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H. Kawaguchi等.Cut-and-paste_customization_of_organic_FET_integrated_circuit_and_its_application_to_electronic_artificial_skin.《IEEE Journal of Solid-State Circuits》.2005,第40卷(第1期),177 - 185. *
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