CN102761325A - 一种具有确定输出状态的选择器电路 - Google Patents

Abstract

本发明公开了一种具有确定输出状态的选择器电路，涉及集成电路技术，其一路选择器包括：传输门、反相器、PMOS上拉管。控制电路输出的控制位接传输门NMOS管栅极，控制位经反相器控制传输门PMOS管栅极，PMOS上拉管的栅极与控制位相接，PMOS上拉管源级接电源端vdd，漏极接传输门输出端。本发明电路能确保当所有的输出控制位为零时，选择器的输出端不为浮空电平，而是通过PMOS上拉管拉至高电平，避免了输出端所接门电路的静态短路电流产生；本发明电路面积开销小、对PMOS上拉管参数要求不高，节省控制位数目，在消除静态短路电流的同时，对芯片的性能影响很小。

Description

一种具有确定输出状态的选择器电路

技术领域

本发明涉及集成电路技术领域，是低功耗电路的结构设计。

背景技术

由于一些大规模电路中存在许多由控制电路控制的选择器电路，在芯片初始上电时，控制电路统一输出固定为0或1的控制位，这会导致选择器任何一路都不导通，输出为一浮空电平，从而导致后面所接的门电路的PMOS和NMOS同时导通，产生一个静态短路电流，这个短路电流增加了芯片的静态功耗，直到控制电路开始工作使得选择器的一路被控制位选通，这个静态短路电流才会消失。尤其对于可编程逻辑阵列中的选择器电路，如果该选择器没有被用到参与相应功能电路的实现，(因为可编程逻辑阵列的资源是冗余的，根据用户所实现的不同的逻辑功能要用到不同的连线资源和逻辑资源，所以对于一次功能实现，并不是所有的电路都要被用到)这个静态短路电流就会一直存在，从而使得无论是在初始上电还是工作时，可编程逻辑阵列的功耗都会很大。

如图7所示，现有通常的解决办法是将选择器由传输门改成传输管，后面加电平恢复电路X71，该电路由一个反相器加一个PMOS上拉管组成(Jan M.Rabaey，Anantha Chandrakasan，Borivoje Nikolic，数字集成电路--设计透视，清华大学出版社.274-275.2004)，这样虽然可以使选择器减少一半的管子数量，但后面需要加一个电平恢复电路X71和一个反相器X72(保证信号的逻辑不变)，并且电平恢复电路中的PMOS上拉管的尺寸与选择器的传输管尺寸有紧密关联，需要通过仿真确定，如果尺寸调整不好会出现选择器工作时，其输出由于电平恢复电路中上拉管的上拉作用一直为高电平，输入信号无法正常传输，选择器不能正常工作，即使上拉管尺寸调整合理，信号可以正常输入，在芯片初始上电控制信号全部清零或置1时，选择器的输出仍为一浮空电平，虽然通过电平恢复电路可以上拉到高电平，但上拉期间会使电平恢复电路中的反相器产生静态短路电流，为了确保选择器功能不会失效，上拉管都会做成倒比管，这就导致上拉时间较长，从而产生功耗。另一种方法如图8所示，是在选择器X81的输出端加一个PMOS管MP81，分配一个控制位信号sram控制其栅极，其源级接电源端vdd，漏极接选择器的输出out

(US6768335B1，Jul.27，2004)，但这种方法要保证当芯片上电控制信号全部清零时，sram要先于其他控制位清零以保证MP81先将选择器的输出out拉到高电平阻止后面所接门电路的短路电流产生，如果不用控制电路控制，就要用特定的电路控制，但要增加新的模块和验证，并且在芯片工作时要考虑该模块要先于控制电路工作。如果芯片上电时控制信号是置1操作，把MP81改成NMOS管，源级接gnd，漏极接out。还有一种方法是如图10所示，用一种两输入传输门电路tgmux(如图9所示)搭建选择器(以八路选择器为例)，但如果这种门电路的级数过多，电路的驱动能力就会变差，信号的波形在高频时也会衰减，且面积上没有优势。

发明内容

本发明的目的提出一种具有确定输出状态的选择器电路，以克服现有技术的不足，其能够消除大规模电路初始上电过程中选择器输出不定态所导致的静态功耗。

为达到上述目的，本发明的技术解决方案是：

一种具有确定输出状态的选择器电路，其一路选择器，包括一传输门，一反相器，一PMOS上拉管；控制电路输出的一个控制位控制传输门的NMOS管的栅极，该控制位接反相器输出控制传输门PMOS管的栅极，传输门的输入端接数据信号；PMOS上拉管的栅极与控制位相连，源级接电源端vdd，漏极接传输门的输出端。

所述的具有确定输出状态的选择器电路，其多路选择器电路，包括多个一路选择器，多个一路选择器的输出端并联作为多路选择器的输出端，多个一路选择器的各PMOS上拉管串联相接，一端PMOS上拉管的源级与电源端vdd相连，另一端PMOS上拉管的漏极与多路选择器的输出端相连，两端中间的相邻PMOS上拉管源、漏极相接；控制位数目与一路选择器输入端数目、及PMOS上拉管的数目相同。

所述的具有确定输出状态的选择器电路，其当由n个传输门并行排列组成n路选择器时，控制电路输出的n个控制位，每位及其所对应的反相器控制一个传输门的开关，有n个PMOS上拉管串联，每个PMOS管的栅极与一个控制位相连；根据多路选择器的版图实现不同，从输入端到输出端的延时不同，将延时最长的那条路径上的传输门的控制位与版图上最靠近n路选择器输出端的PMOS上拉管的栅极相连，将延时最短的那条路径上的传输门的控制位与版图上最靠近电源端vdd的PMOS上拉管的栅极相连，串联PMOS上拉管的栅极按从n路选择器输出端到电源端vdd的顺序依次连接延时最长到最短的传输门的的控制位。

所述的具有确定输出状态的选择器电路，其n个传输门组成的多路选择器，n＝j×(k+1)，j为传输门阵列的行数，(k+1)为传输门阵列的列数，第一列有j个传输门，控制电路输出的一个控制位控制这j个传输门的NMOS管的栅极，该控制位接一个反相器输出控制这j个传输门的PMOS管的栅极，这j个传输门的输入端接j个数据信号，即每个传输门的输入端接一个数据信号，共有k列这样的结构，一共有(j×k)个输入端，共需k个控制位，前一列j个传输门的输出端接下一列对应位置的j个传输门的输出端；第(k+1)列也由j个传输门组成，控制电路输出的j个控制位，每位控制一个传输门的NMOS管的栅极，每个控制位接一个反相器输出控制传输门的PMOS管的栅极，第(k+1)列的传输门输入端与前k列对应位置传输门的输出端相连，第(k+1)列的传输门的输出端并联在一起作为该(j×k)路选择器的输出端，有j个PMOS上拉管串联，每个PMOS上拉管的栅极与第(k+1)列的j个控制位中的一位相连，一端PMOS上拉管的源级与电源端vdd相连，另一端PMOS上拉管的漏极与(j×k)路选择器的输出端相连，两端中间的相邻PMOS上拉管源、漏极相接。

一种具有确定输出状态的选择器电路，其一路选择器，包括一传输门，一反相器，一NMOS下拉管；控制电路输出的一个控制位控制传输门的PMOS管的栅极，该控制位接反相器输出控制传输门NMOS管的栅极，传输门的输入端接数据信号；NMOS下拉管的栅极与控制位相连，源级接电源端gnd，漏极接传输门的输出端。

所述的具有确定输出状态的选择器电路，其多路选择器电路，包括多个一路选择器，多个一路选择器的输出端并联作为多路选择器的输出端，多个一路选择器的各NMOS下拉管串联相接，一端NMOS下拉管的源级与电源端gnd相连，另一端NMOS下拉管的漏极与多路选择器的输出端相连，两端中间的相邻NMOS下拉管源、漏极相接；控制位数目与一路选择器输入端数目、及NMOS下拉管的数目相同。

所述的具有确定输出状态的选择器电路，其当由n个传输门并行排列组成n路选择器时，控制电路输出的n个控制位，每位及其所对应的反相器控制一个传输门的开关，有n个NMOS下拉管串联，每个NMOS下拉管的栅极与一个控制位相连；根据多路选择器的版图实现不同，从输入端到输出端的延时不同，将延时最长的那条路径上的传输门的控制位与版图上最靠近n路选择器输出端的NMOS下拉管的栅极相连，将延时最短的那条路径上的传输门的控制位与版图上最靠近电源端gnd的NMOS下拉管的栅极相连，串联NMOS下拉管的栅极按从n路选择器输出端到电源端gnd的顺序依次连接延时最长到最短的传输门的控制位。

所述的具有确定输出状态的选择器电路，其n个传输门组成的多路选择器，n＝j×(k+1)，j为传输门阵列的行数，(k+1)为传输门阵列的列数，第一列有j个传输门，控制电路输出的一个控制位控制这j个传输门的PMOS管的栅极，该控制位接一个反相器输出控制这j个传输门的NMOS管的栅极，这j个传输门的输入端接j个数据信号，即每个传输门的输入端接一个数据信号，共有k列这样的结构，一共有(j×k)个输入端，共需k个控制位，前一列j个传输门的输出端接下一列对应位置的j个传输门的输出端；第(k+1)列也由j个传输门组成，控制电路输出的j个控制位，每位控制一个传输门的PMOS管的栅极，每个控制位接一个反相器输出控制传输门的NMOS管的栅极，第(k+1)列的传输门输入端与前k列对应位置传输门的输出端相连，第(k+1)列的传输门的输出端并联在一起作为该(j×k)路选择器的输出端，有j个NMOS下拉管串联，每个NMOS下拉管的栅极与第(k+1)列的j个控制位中的一位相连，一端NMOS下拉管的源级与电源端gnd相连，另一端NMOS下拉管的漏极与(j×k)路选择器的输出端相连，两端中间的相邻NMOS下拉管源、漏极相接。

本发明与现有技术相比的有益效果是：通过将PMOS管或NMOS管串联接在选择器的输出端，其栅极与选择器的开关共用控制位的方法，可以消除由于控制电路初始清零或置1所导致的选择器输出端为浮空电平，避免了其后所接门电路的静态短路电流的产生；与单管构成的选择电路加电平恢复电路的方法相比，本发明不用精细调节串联PMOS管或NMOS管尺寸，就可以确保选择电路正常工作；与在选择电路的输出端加一个PMOS管或NMOS管，分配一位控制位或通过其他信号控制其栅极的方法相比，本发明无需增加控制位，也就是不需增加额外的控制单元面积，也不用调整控制位的配置顺序或增加其他模块进行验证；与两输入传输门电路搭建的选择器相比，当选择器规模较大时，本发明可以保证电路的驱动能力，并且在高频时信号不会严重衰减。

附图说明

图1为芯片初始上电控制位清零操作时，本发明一种具有确定输出状态的选择器电路中具有确定输出状态的一路选择器电路图；

图2为芯片初始上电控制位清零操作时，本发明一种具有确定输出状态的选择器电路中具有确定输出状态的多路选择器(控制位位数与输入端口数一致)电路图；

图3为芯片初始上电控制位清零操作时，本发明一种具有确定输出状态的选择器电路中具有确定输出状态的多路选择器(控制位位数与输入端口数不一致)电路图；

图4为芯片初始上电控制位置1操作时，本发明一种具有确定输出状态的选择器电路中具有确定输出状态的一路选择器电路图；

图5为芯片初始上电控制位置1操作时，本发明一种具有确定输出状态的选择器电路中具有确定输出状态的多路选择器(控制位位数与输入端口数一致)电路图；

图6为芯片初始上电控制位置1操作时，本发明一种具有确定输出状态的选择器电路中具有确定输出状态的多路选择器(控制位位数与输入端口数不一致)电路图；

图7为现有电平恢复电路的原理图；

图8为现有在多路选择器的输出端加一个PMOS管来消除静态短路电流的原理图；

图9为现有两输入传输门电路；

图10为由图9的两输入传输门电路搭建的八路选择器电路。

具体实施方式

本发明的一种具有确定输出状态的选择器电路，包括以下几种情况：

(1)至少一个传输门构成的一路或多路选择电路，由控制电路输出的控制位和反相器控制传输门的开关并且此时控制电路初始输出控制位的值为零；当只有一个传输门时，控制电路输出一个控制位控制传输门的NMOS管的栅极，该控制位接反相器输出控制传输门的PMOS管的栅极，传输门的输入端接数据信号，只有一个PMOS上拉管，其栅极与控制位相连，漏极接传输门的输出端，源级接电源端vdd；当由n个传输门并行排列组成n路选择器时，控制电路输出的n个控制位，每位控制一个传输门的NMOS管的栅极，每个控制位接反相器输出控制传输门PMOS管的栅极，n路选择器的输入端接n个数据信号，即每个传输门的输入端接一个数据信号，每个传输门的输出端并联在一起作为n路选择器的输出端，有n个PMOS上拉管串联，每个PMOS管的栅极与一个控制位相连，一端PMOS管的漏极与n路选择器的输出端相连，另一端PMOS的源级与电源端vdd相连，相邻PMOS管源漏相接。根据版图画法不同，选择器从输入端到输出端的延时不同，将延时最长的那条路径上的传输门的控制位与版图上最靠近n路选择器输出端的PMOS上拉管的栅极相连，将延时最短的那条路径上的传输门的控制位与版图上最靠近电源端vdd的PMOS上拉管的栅极相连，串联PMOS上拉管的栅极按从n路选择器输出端到电源端vdd的顺序依次连接延时最长到最短的传输门的控制位。

(2)n个传输门组成的多路选择电路，其中n＝j×(k+1)，j为传输门阵列的行数，(k+1)为传输门阵列的列数，由控制电路输出的控制位和反相器控制传输门的开关并且此时控制电路初始输出控制位的值为零；多路选择器第一列有j个传输门，控制电路输出的一个控制位控制这j个传输门的NMOS管的栅极，该位接一个反相器输出控制这j个传输门PMOS管的栅极，这j个传输门的输入端接j个数据信号，共有k列这样的结构，一共有(j×k)个输入端，共需k个控制位，前一列j个传输门的输出端接下一列对应位置的j个传输门的输出端；第(k+1)列也由j个传输门组成，控制电路输出的j个控制位，每位控制一个传输门的NMOS管的栅极，每个控制位接一个反相器输出控制传输门PMOS管的栅极，第(k+1)列的传输门的输入与前k列对应位置上传输门的输出相连，第(k+1)列的传输门的输出并联在一起作为该(j×k)路选择器的输出，有j个PMOS上拉管串联，每个PMOS管的栅极与第(k+1)列的j个控制位中的一位相连，一端PMOS管的漏极与(j×k)路选择器的输出端相连，另一端PMOS的源级与电源端vdd相连，相邻PMOS管源漏相接。

(3)至少一个传输门构成的一路或多路选择电路，由控制电路输出的控制位和反相器控制传输门的开关并且此时控制电路初始输出控制位的值为高电平；当只有一个传输门时，控制电路输出一个控制位控制传输门的PMOS管的栅极，该控制位接反相器输出控制传输门的NMOS管的栅极，该传输门的输入端接数据信号，只有一个NMOS下拉管，其栅极与控制位相连，漏极接传输门的输出端，源级接电源端gnd；当由n个传输门并行排列组成n路选择器时，控制电路输出的n个控制位，每位控制一个传输门的PMOS管的栅极，每个控制位接反相器输出控制传输门NMOS管的栅极，n路选择器的输入端接n个数据信号，即每个传输门的输入端接一个数据信号，每个传输门的输出端并联在一起作为n路选择器的输出端，有n个NMOS下拉管串联，每个NMOS管的栅极与一个控制位相连，一端NMOS管的漏极与n路选择器的输出端相连，另一端NMOS的源级与电源端gnd相连，相邻NMOS管源漏相接。根据版图画法不同，选择器从输入端到输出端的延时不同，将延时最长的那条路径上的传输门的控制位与版图上最靠近n路选择器输出端的NMOS下拉管的栅极相连，将延时最短的那条路径上的传输门的控制位与版图上最靠近电源端gnd的NMOS下拉管的栅极相连，串联NMOS下拉管的栅极按从n路选择器输出端到电源端gnd的顺序依次连接延时最长到最短的传输门的控制位。

(4)n个传输门组成的多路选择电路，其中n＝j×(k+1)，j为传输门阵列的行数，(k+1)为传输门阵列的列数，由控制电路输出的控制位和反相器控制传输门的开关并且此时控制电路初始输出控制位的值为高电平；多路选择器第一列有j个传输门，控制电路输出的一个控制位控制这j个传输门的PMOS管的栅极，该位接一个反相器输出控制这j个传输门NMOS管的栅极，共有k列这样的结构，一共有(j×k)个输入端，共需k个控制位，前一列j个传输门的输出端接下一列对应位置的j个传输门的输出端；第(k+1)列也由j个传输门组成，控制电路输出的j个控制位，每位控制一个传输门的PMOS管的栅极，每个控制位接一个反相器输出控制传输门NMOS管的栅极，第(k+1)列的传输门的输入与前k列对应位置上传输门的输出相连，第(k+1)列的传输门的输出并联在一起作为该(j×k)路选择器的输出，有j个NMOS下拉管串联，每个NMOS管的栅极与第(k+1)列的j个控制位中的一位相连，一端NMOS管的漏极与(j×k)路选择器的输出端相连，另一端NMOS的源级与电源端gnd相连，相邻NMOS管源漏相接。

下面结合附图做详细说明。

如图1所示，一路选择电路由传输门X11和反相器X12及PMOS上拉管MP11组成，d为输入端，out为输出端，sram为控制电路输出的控制位，控制传输门X11的导通；PMOS上拉管MP11的栅极与sram相连，源级接电源端vdd，漏极与out相接。当芯片上电控制位全局清零时，所有控制位全部为零，此时传输门处于关闭状态，如果没有MP11，out端会输出一个浮空电平从而导致后面所接门电路的PMOS管和NMOS管同时导通，产生静态短路电流，但MP11的存在，使得芯片控制位全局清零时，MP11的栅极为零，MP11导通，其会将out端拉至高电平，阻止其后所接门电路的短路电流产生，直到清零过程结束，控制电路工作，如果芯片所实现的电路功能中使用了该传输门，sram为高电平，选通该传输门，同时MP11截止，不会影响电路正常工作，如果芯片电路功能中不使用该传输门，sram就会一直为初始清零状态，MP11工作，out端为高电平，后面门电路不会有短路电流产生。

如图2所示，多路选择器是由多个一路选择器X21，X22，……，X2N构成的，X21代表第一路，X22代表第二路，……，X2N代表第n路，共有n个输入端，从d1到dn，每一个一路选择器的输出端并联在一起构成该多路选择器的输出端out，控制电路输出n个控制位控制多路选择器的导通，控制位sram1控制第一路的导通，sram2控制第二路的导通，……，sramn控制第n路的导通。第几路的控制位为高电平，第几路就会被选通，输出端为out；有n个PMOS上拉管串联，PMOS管MP21，MP22，……，MP2N的栅极依次和对应的一路选择器的控制位相连，图中只给出了一种画法，实际只要保证一个控制位只与一个PMOS的栅极相连就可以，其中MP21的源级接vdd，MP2N的漏极接out端，相邻PMOS管的源漏相接。当芯片上电控制电路全局清零时，所有控制电路的输出控制信号都为零，此时多路选择器不工作，如果没有MP21到MP2N这n个串联的PMOS管，out端会输出一个浮空电平从而导致后面门电路的PMOS管和NMOS管同时导通，产生静态短路电流，但MP21到MP2N这n个串联的PMOS管的存在，使得芯片控制电路全局清零时，MP21到MP2N这n个PMOS管的栅极为零，所有PMOS管导通，out端被拉至高电平，阻止其后门电路的短路电流产生，直到清零过程结束，控制电路工作，如果芯片所实现的电路功能中使用该多路选择器，那么就会有一路控制位为高电平，使得该路导通，同时串联的PMOS管中对应控制位的PMOS管截止，从而导致串联PMOS的上拉功能失效，多路选择器正常工作；如果电路功能中不使用该选择电路，sram1到sramn就会一直为初始清零状态，串联PMOS上拉管工作，out一直被拉至高电平，使得后面的门电路不会有短路电流产生。在芯片的实际版图实现时，选择器哪一路的延时最长，可以把其对应的控制位接到离out端最近的MP2N的栅极，这样当选通此路时，串联PMOS管马上停止上拉，以减少从输入到输出的延时，而如果其对应的控制位接到离vdd最近的MP21的栅极，即使MP21截止，其下面的PMOS管仍导通，a点的电荷也会继续对out端充电，导致该路延时时间更长，所以应根据各路的延时大小来决定其控制位与哪个PMOS管的栅极相连，路径延时越长，其控制位应与离out端越近的PMOS栅极相连，这样会使各路延时更加平均一些。

如图3所示，当多路选择器规模较大时，每一路不只有一个一路选择器，而是组成阵列的形式，例如n个传输门组成的多路选择电路，其中n＝j×(k+1)，j为传输门阵列的行数，(k+1)为传输门阵列的列数，第一列有j个传输门，分别是第一列的第一传输门X311，第二传输门X312，第三传输门X313，……，第j个传输门X31j，控制电路输出的一位控制信号控制这j个传输门的NMOS管的栅极，该控制位接一个反相器输出控制这j个传输门PMOS管的栅极，这j个传输门的输入端接j个数据信号，即每个传输门的输入端接一个数据信号，共有k列这样的结构，分别是第二列的第一传输门X321，第二传输门X322，第三传输门X323，……，第j个传输门X32j，一直到第k列的第一传输门X3k1，第二传输门X3k2，第三传输门X3k3，……，第j个传输门X3kj，一共有(j×k)个输入端，前一列j个传输门的输出接下一列对应位置的j个传输门的输出，需要k个控制位，从s1_sram到sk_sram，s1_sram控制第一列的传输门开关，s2_sram控制第二列的传输门开关，……，sk_sram控制第k列的传输门开关；第(k+1)列由j个一路选择器组成，分别是第(k+1)列的第一一路选择器X31，第二一路选择器X32，第三一路选择器X33，……，第j个一路选择器X3j组成，控制电路输出j个控制位，从r1_sram到rj_sram，r1_sram控制X31，r2_sram控制X32，r3_sram控制X33，……，rj_sram控制X3j，第(k+1)列的传输门输入与前k列对应位置传输门的输出相连，第(k+1)列的传输门的输出并联在一起作为该(j×k)路选择器的输出端out，有j个PMOS上拉管串联，每个PMOS管的栅极与r1_sram到rj_sram中的任一位相连，只要保证一一映射即可，图3中只画出了一种连接方式，MP30j的漏极与选择器的输出端out相连，MP301的源级与电源端vdd相连，相邻PMOS管源漏相接。当芯片上电控制电路全局清零时，所有控制电路输出的控制位为零，此时多路选择器不工作，如果没有MP301到MP30j这j个串联的PMOS管，out端会输出一个浮空电平从而导致后面所接门电路的PMOS管和NMOS管同时导通，产生静态短路电流，但由于这组串联的PMOS管的存在，使得芯片控制电路全局清零时，这组PMOS管的栅极全部为零，PMOS管全部导通，out被拉至高电平，阻止后面门电路的短路电流产生，直到清零过程结束，控制电路工作，如果芯片所实现的电路功能中使用该多路选择器，那么r1_sram到rj_sram有且只有一位为高电平，使得选择器的某一路导通，同时，串联的PMOS管中对应控制位的PMOS管截止，从而导致串联PMOS管的上拉功能失效，多路选择器正常工作；如果电路功能中不使用该多路选择器，其控制位r1_sram到rj_sram就会一直为初始清零状态，串联PMOS上拉管工作，out一直被拉至高电平，使得后面的门电路不会有短路电流产生。

如图4所示，一路选择电路由传输门X41和反相器X42及NMOS下拉管MN41组成，d为输入端，out为输出端，sram为控制电路输出的控制位，控制传输门X41的导通；NMOS下拉管MN41的栅极与sram相连，源级接电源端gnd，漏极与out相接。当芯片上电控制位全局置1时，所有控制位全部为高电平，此时传输门处于关闭状态，如果没有MN41，out端会输出一个浮空电平从而导致后面门电路的PMOS管和NMOS管同时导通，产生静态短路电流，但MN41的存在，使得芯片全局置1时，MN41的栅极为高电平，MN41导通，其会将out端拉至零，阻止其后门电路的短路电流产生，直到控制位置1过程结束，控制电路工作，如果芯片所实现的电路功能中使用了该传输门，sram为零，选通该传输门，同时MN41截止，不会影响电路正常工作，如果芯片电路功能中不使用该传输门，sram就会一直为初始置1状态，MN41工作，out端为零，后面门电路不会有短路电流产生。

如图5所示，多路选择器是由多个一路选择器X51，X52，……，X5N构成的，X51代表第一路，X52代表第二路，……，X5N代表第n路，共有n个输入端，从d1到dn，每个一路选择器的输出端并联在一起构成该多路选择器的输出端out，控制电路输出n个控制位控制多路选择器的导通，控制位sram1控制第一路的导通，sram2控制第二路的导通，……，sramn控制第n路的导通。第几路的控制位为低电平，第几路就会被选通；NMOS管MN51，MN52，……，MN5N的栅极依次和对应的一路选择器的控制位相连，图5中只给出了一种画法，实际只要保证一个控制位只与一个NMOS的栅极相连就可以，其中MN51的源级接gnd，MN5N的漏极接out端，相邻NMOS管的源漏相接。当芯片上电控制电路全局置1时，所有控制电路的输出控制信号都为高电平，此时多路选择器不工作，如果没有MN51到MN5N这n个串联的NMOS管，out端会输出一个浮空电平从而导致后面门电路的PMOS和NMOS同时导通，产生静态短路电流，但MN51到MN5N这n个串联的NMOS管的存在，使得芯片控制电路全局置1时，MN51到MN5N这n个NMOS管的栅极为高电平，所有NMOS管导通，out端被拉至零，阻止门电路的短路电流产生，直到置1过程结束，控制电路工作，如果芯片所实现的电路功能中使用该多路选择器，那么就会有一路控制位为低电平，使得该路导通，同时串联NMOS管中对应控制位的NMOS管截止，从而导致串联NMOS的下拉功能失效，多路选择器正常工作；如果电路功能中不使用该选择电路，sram1到sramn就会一直为初始置1状态，串联NMOS下拉管工作，out一直被拉至零，使得后面的门电路不会有短路电流产生。在芯片的实际版图实现时，选择器哪一路的延时最长，可以把其对应的控制位接到离out端最近的MN5N的栅极，这样当选通此路时，串联NMOS管马上停止下拉，以减少从输入到输出的延时，而如果其对应的控制位接到离gnd最近的MN51的栅极，即使MN51截止，其下面的NMOS管仍导通，out端的电荷也会继续对a点放电，导致该路延时时间更长，所以应根据各路的延时大小来决定其控制位与哪个NMOS管的栅极相连，路径延时越长，其控制位应与离out端越近的NMOS栅极相连，这样会使各路延时更加平均一些。

如图6所示，当多路选择器规模较大时，每一路不只有一个一路选择器，而是组成阵列的形式，例如n个传输门组成的多路选择电路，其中n＝j×(k+1)，j为传输门阵列的行数，(k+1)为传输门阵列的列数，第一列有j个传输门，分别是第一列的第一传输门X611，第二传输门X612，第三传输门X613，……，第j个传输门X61j，控制电路输出的一位控制信号控制这j个传输门的PMOS管的栅极，该控制位接一个反相器输出控制这j个传输门NMOS管的栅极，这j个传输门的输入端接j个数据信号，即每个传输门的输入端接一个数据信号，共有k列这样的结构，分别是第二列的第一传输门X621，第二传输门X622，第三传输门X623，……，第j个传输门X62j，一直到第k列的第一传输门X6k1，第二传输门X6k2，第三传输门X6k3，……，第j个传输门X6kj，一共有(j×k)个输入端，前一列j个传输门的输出接下一列对应位置的j个传输门的输出，需要k个控制位，从s1_sram到sk_sram，s1_sram控制第一列的传输门开关，s2_sram控制第二列的传输门开关，……，sk_sram控制第k列的传输门开关；第(k+1)列由j个一路选择器组成，分别是第(k+1)列的第一一路选择器X61，第二一路选择器X62，第三一路选择器X63，……，第j个一路选择器X6j组成，控制电路输出的j个控制位，从r1_sram到rj_sram，r1_sram控制X61，r2_sram控制X62，r3_sram控制X63，……，rj_sram控制X6j，第(k+1)列的传输门输入与前k列对应位置传输门的输出相连，第(k+1)列的传输门的输出并联在一起作为该(j×k)路选择器的输出端out，有j个NMOS下拉管串联，每个NMOS管的栅极与r1_sram到rj_sram中的任一位相连，只要保证一一映射即可，图6中只画出了一种连接方式，MN60j的漏极与选择器的输出端out相连，MN601的源级与电源端gnd相连，相邻NMOS管源漏相接。当芯片上电控制电路全局置1时，所有控制电路输出的控制位为高电平，此时多路选择器不工作，如果没有MN601到MN60j这j个串联的NMOS管，out端会输出一个浮空电平从而导致后面所接门电路的PMOS和NMOS同时导通，产生静态短路电流，但由于这组串联的NMOS管的存在，使得芯片控制电路全局置1时，这组NMOS管的栅极全部为高电平，NMOS管全部导通，out被拉至零，阻止后面门电路的短路电流产生，直到置1过程结束，控制电路工作，如果电路功能中使用该多路选择器，那么r1_sram到rj_sram有且只有一位为低电平，使得选择器的某一路导通，同时，串联的NMOS管中对应控制位的NMOS管截止，从而导致串联NMOS的下拉功能失效，多路选择器正常工作。如果电路功能中不使用该多路选择器，其控制位r1_sram到rj_sram就会一直为初始置1状态，串联NMOS下拉管工作，out一直被拉至零，使得后面的门电路不会有短路电流产生。

尤其当这种具有确定输出状态的选择器电路应用在可编程逻辑电路中时，控制电路为静态存储器，可编程逻辑电路上电后，静态存储器清零或置1操作，选择电路输出为确定状态，不会引起后面所接门电路的短路电流，由于可编程逻辑电路中会大量使用选择器电路，从而很大程度上减小了芯片上电后的静态功耗。由于可编程逻辑阵列的资源是冗余的，根据用户所实现的不同的逻辑功能要用到不同的连线资源和逻辑资源，所以对于一次功能实现，并不是所有的电路都要被用到，对于没有用到的选择器，其输出仍为初始上电时的固定状态不会改变，因此不会有额外的功耗，而用到的选择器其功能可以正常实现。

Claims (8)

1.一种具有确定输出状态的选择器电路，其特征在于，一路选择器，包括一传输门，一反相器，一PMOS上拉管；控制电路输出的一个控制位控制传输门的NMOS管的栅极，该控制位接反相器输出控制传输门PMOS管的栅极，传输门的输入端接数据信号；PMOS上拉管的栅极与控制位相连，源级接电源端vdd，漏极接传输门的输出端。

2.根据权利要求1所述的具有确定输出状态的选择器电路，其特征在于，多路选择器电路，包括多个一路选择器，多个一路选择器的输出端并联作为多路选择器的输出端，多个一路选择器的各PMOS上拉管串联相接，一端PMOS上拉管的源级与电源端vdd相连，另一端PMOS上拉管的漏极与多路选择器的输出端相连，两端中间的相邻PMOS上拉管源、漏极相接；控制位数目与一路选择器输入端数目、及PMOS上拉管的数目相同。

3.根据权利要求2所述的具有确定输出状态的选择器电路，其特征在于，当由n个传输门并行排列组成n路选择器时，控制电路输出的n个控制位，每位及其所对应的反相器控制一个传输门的开关，有n个PMOS上拉管串联，每个PMOS管的栅极与一个控制位相连；根据多路选择器的版图实现不同，从输入端到输出端的延时不同，将延时最长的那条路径上的传输门的控制位与版图上最靠近n路选择器输出端的PMOS上拉管的栅极相连，将延时最短的那条路径上的传输门的控制位与版图上最靠近电源端vdd的PMOS上拉管的栅极相连，串联PMOS上拉管的栅极按从n路选择器输出端到电源端vdd的顺序依次连接延时最长到最短的传输门的的控制位。

4.根据权利要求2所述的具有确定输出状态的选择器电路，其特征在于，n个传输门组成的多路选择器，n＝j×(k+1)，j为传输门阵列的行数，(k+1)为传输门阵列的列数，第一列有j个传输门，控制电路输出的一个控制位控制这j个传输门的NMOS管的栅极，该控制位接一个反相器输出控制这j个传输门的PMOS管的栅极，这j个传输门的输入端接j个数据信号，即每个传输门的输入端接一个数据信号，共有k列这样的结构，一共有(j×k)个输入端，共需k个控制位，前一列j个传输门的输出端接下一列对应位置的j个传输门的输出端；第(k+1)列也由j个传输门组成，控制电路输出的j个控制位，每位控制一个传输门的NMOS管的栅极，每个控制位接一个反相器输出控制传输门的PMOS管的栅极，第(k+1)列的传输门输入端与前k列对应位置传输门的输出端相连，第(k+1)列的传输门的输出端并联在一起作为该(j×k)路选择器的输出端，有j个PMOS上拉管串联，每个PMOS上拉管的栅极与第(k+1)列的j个控制位中的一位相连，一端PMOS上拉管的源级与电源端vdd相连，另一端PMOS上拉管的漏极与(j×k)路选择器的输出端相连，两端中间的相邻PMOS上拉管源、漏极相接。

5.一种具有确定输出状态的选择器电路，其特征在于，一路选择器，包括一传输门，一反相器，一NMOS下拉管；控制电路输出的一个控制位控制传输门的PMOS管的栅极，该控制位接反相器输出控制传输门NMOS管的栅极，传输门的输入端接数据信号；NMOS下拉管的栅极与控制位相连，源级接电源端gnd，漏极接传输门的输出端。

6.根据权利要求5所述的具有确定输出状态的选择器电路，其特征在于，多路选择器电路，包括多个一路选择器，多个一路选择器的输出端并联作为多路选择器的输出端，多个一路选择器的各NMOS下拉管串联相接，一端NMOS下拉管的源级与电源端gnd相连，另一端NMOS下拉管的漏极与多路选择器的输出端相连，两端中间的相邻NMOS下拉管源、漏极相接；控制位数目与一路选择器输入端数目、及NMOS下拉管的数目相同。

7.根据权利要求6所述的具有确定输出状态的选择器电路，其特征在于，当由n个传输门并行排列组成n路选择器时，控制电路输出的n个控制位，每位及其所对应的反相器控制一个传输门的开关，有n个NMOS下拉管串联，每个NMOS下拉管的栅极与一个控制位相连；根据多路选择器的版图实现不同，从输入端到输出端的延时不同，将延时最长的那条路径上的传输门的控制位与版图上最靠近n路选择器输出端的NMOS下拉管的栅极相连，将延时最短的那条路径上的传输门的控制位与版图上最靠近电源端gnd的NMOS下拉管的栅极相连，串联NMOS下拉管的栅极按从n路选择器输出端到电源端gnd的顺序依次连接延时最长到最短的传输门的控制位。

8.根据权利要求6所述的具有确定输出状态的选择器电路，其特征在于，n个传输门组成的多路选择器，n＝j×(k+1)，j为传输门阵列的行数，(k+1)为传输门阵列的列数，第一列有j个传输门，控制电路输出的一个控制位控制这j个传输门的PMOS管的栅极，该控制位接一个反相器输出控制这j个传输门的NMOS管的栅极，这j个传输门的输入端接j个数据信号，即每个传输门的输入端接一个数据信号，共有k列这样的结构，一共有(j×k)个输入端，共需k个控制位，前一列j个传输门的输出端接下一列对应位置的j个传输门的输出端；第(k+1)列也由j个传输门组成，控制电路输出的j个控制位，每位控制一个传输门的PMOS管的栅极，每个控制位接一个反相器输出控制传输门的NMOS管的栅极，第(k+1)列的传输门输入端与前k列对应位置传输门的输出端相连，第(k+1)列的传输门的输出端并联在一起作为该(j×k)路选择器的输出端，有j个NMOS下拉管串联，每个NMOS下拉管的栅极与第(k+1)列的j个控制位中的一位相连，一端NMOS下拉管的源级与电源端gnd相连，另一端NMOS下拉管的漏极与(j×k)路选择器的输出端相连，两端中间的相邻NMOS下拉管源、漏极相接。

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