CN101373631A - 信号接收器 - Google Patents

Abstract

本发明涉及一种接收电路，包括：传输门、下拉单元、升压电容、分压单元与接收单元。传输门根据控制信号决定是否导通输入信号。下拉单元根据控制信号决定是否将升压电容的一端点电压下拉。升压电容升压接收单元的输入电压。分压单元受控于控制信号并将一分压电压传送至升压电容的另一端点。当有输入信号时，升压电容升压此输入信号，克服晶体管的临界电压太过所引起的电流不够的问题，而使接收单元可达到全振幅。

Description

信号接收器

技术领域

本发明是有关于一种接收电路，且特别是有关于一种改良无法达到全振幅的接收电路。

背景技术

对动态随机存取存储器(Dynamic Random Access Memory，DRAM)的接收电路而言，N型差动放大器(N-differential amplifier)的N型金属氧化物半导体如果具有高临界电压，易造成整个电路工作上的电流限制，且导致接收器的工作周期无法平衡(亦即50％)。

如图1所示为传统技术中的接收器。此接收器包括晶体管M1～M4、一个反相器INVR与一个电阻R_D。晶体管M1的栅极端连接至节点N1，源极端连接至电压源VDD，漏极端连接至反相器INVR的输入端与晶体管M3的漏极端。晶体管M2的栅极端连接至节点N1，源极端连接至电压源VDD，漏极端连接至节点N1。

晶体管M3的栅极端连接至输入电压VIN，源极端连接至电阻R_D的第一端与晶体管M4的源极端，漏极端连接至反相器INVR的输入端与晶体管M1的漏极端。晶体管M4的栅极端连接至参考电压VREF，源极端连接至电阻R_D的第一端与晶体管M3的源极端，漏极端连接至节点N1。电阻R_D的第一端连接至晶体管M3与M4的源极端，第二端连接至地。反相器INVR的输入端连接至晶体管M1的漏极端与晶体管M3的漏极端，输出端输出电压Vout。

参考电压VREF为电压源VDD的一半。假设电压源VDD为1.5V，则参考电压VREF为0.75V。当输入电压VIN为0.925V时，输出端Vout输出1.5V，即为逻辑高电位。当输入电压VIN为0.575V时，输出端Vout输出0V，即为逻辑低电位。由于晶体管M3的临界电压较高，且其栅极端至源极端的电压V_GS受限于输入电压VIN。因此造成晶体管M3的漏极-源极电流I_DS不足够以支持反相器INVR输入端的振幅，导致输出电压Vout的工作周期无法平衡(亦即，输出电压Vout的工作周期无法接近50％)的现象。

因此较好能有一种接收电路，可以将输入电压VIN升压，即能提高晶体管M3的栅极-源极电压V_GS。进而，可以提供较高的漏极-源极电流I_DS，并使工作周期可以尽量平衡。

发明内容

本发明提供一种接收电路，可以将输入电压升压，提高接收器内的栅极端至源极端的电压，且提供较高的漏极-源极电流，并使工作周期可以平衡。

本发明提出一种接收电路，包括传输门、下拉单元、升压电容、分压单元与接收单元。传输门具有：接收输入信号的输入端，耦接至第一节点的输出端，以及耦接至控制信号的控制端。传输门根据控制信号而决定是否导通输入信号。下拉单元根据控制信号而决定是否将第一节点的电压下拉。升压电容具有：耦接至第一节点的第一端与耦接至第二节点的第二端。分压单元受控于控制信号。分压单元将参考电压分压以将分压电压送至第二节点。接收单元具有：耦接至第二节点的第一输入端，耦接至电压源的第二输入端，及用于输出一输出信号的输出端。第二节点的逻辑高电位与逻辑低电位皆高于输入信号的逻辑高电位与逻辑低电位。

在本发明的一接收电路中，上述的控制信号由控制信号产生器产生。因此，控制信号在接收单元的输出信号转态为逻辑低电位后，会出现信号转态(如由逻辑低电位转为逻辑高电位)并维持一段时间，之后，恢复逻辑低电位。另外，在接收电路的电源启动时，控制信号也会转态为逻辑高电位。此外，基本上，其余时间内，控制信号pulse_in维持于逻辑低电位。

此外，本发明另提供一种升压电路，适用于一半导体存储器的一接收电路。该升压电路包括：传输门，根据控制信号而决定是否导通输入信号；下拉单元，根据该控制信号而决定是否将第一节点的电压下拉；升压电容，具有：耦接至第一节点的第一端与耦接至第二节点的第二端；分压单元，根据控制信号，分压单元决定是否将参考电压分压以将分压电压传导至第二节点；以及控制信号产生器，根据接收电路的电源启动状态与接收电路的输出信号而产生控制信号。第二节点的信号当成接收单元的输入信号。通过升压电容的电容耦合效应，接收单元的输入信号的逻辑高电位与逻辑低电位皆高于升压电路的输入信号的逻辑高电位与逻辑低电位。

因为升压电容的关系，因此输入电压可以被提升(比如，0.1V)。并借由控制信号于输出电压下降时触发脉冲，进行升压电容的重新充电。以改善因漏电流导致电压位准减少的情形。且于电路模拟中，可以看出此结构可以改善接收电路的工作周期，而改善的范围为从20％/80％至50％/50％。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1是现有的一种接收信号电路的示意图。

图2是依照本发明实施例的接收电路的示意图。

图3显示控制信号产生器。

图4显示本实施例接收电路中各时段的信号波形。

主要元件符号说明

M1～M4：晶体管

N1：节点

INVR：反相器

200：接收电路

201：传输门

202：下拉单元

203：升压电容

204：分压单元

205：接收单元

N2、N3：节点

INV1：反相器

M5、M6、M7：晶体管

R1、R2：电阻

300：控制信号产生器

INV2、INV3：反相器

NOR1、NOR2：NOR门

M8：晶体管

T1、T2、T3、T4、T5、T6：时段

具体实施方式

图2为根据本发明实施例的接收电路。接收电路200包括：传输门201、下拉单元202、升压电容203、分压单元204与接收单元205。

传输门201根据控制信号pulse_in决定是否让输入信号INP导通。当然，本实施例并不受限于此，传输门201也可有其他适当架构。传输门201的输入端输入信号INP，输出端连接至节点N2，第一控制端连接至控制信号pulse_in，第二控制端连接至反相器INV1的输出端(亦即，接收控制信号pulse_in的反相信号)。

当控制信号pulse_in为逻辑高电位时，传输门201将不导通输入信号INP至节点N2。当控制信号pulse_in为逻辑低电位时，传输门201将导通输入信号INP至节点N2。

下拉单元202根据控制信号pulse_in而决定是否将节点N2的电压下拉。下拉单元202比如为一个N型金属氧化物半导体M7所组成。晶体管M7的栅极端连接至控制信号pulse_in，源极端连接至地，漏极端连接至节点N2。

当控制信号pulse_in为逻辑高电位时，下拉单元202将节点N2下拉至地。当控制信号pulse_in为逻辑低电位时，下拉单元202则不将节点N2下拉至地，而且由传输门201所导通的输入信号INP将传送至升压电容203的第一端(亦即节点N2)。

升压电容203的第一端连接至节点N2，第二端连接至节点N3。升压电容203根据下拉单元202决定是否导通至地进行放电。亦即，当下拉单元202正常工作时，下拉单元202会将节点N2下拉至地，也就是升压电容203进行放电。另外，升压电容203的另一节点N3的电位会被分压单元204是否正常工作所影响。比如，当分压单元204正常工作时，分压单元204会将分压电压(比如为0.1V)传送至节点N3，此时，升压电容203被充电。下拉单元202与分压单元204根据控制信号pulse_in的逻辑电位而决定是否为正常工作。故而，可视为，升压电容203根据控制信号pulse_in的逻辑电位可进行充放电。借由此方式，可确保升压电容203可不断重置至0V电压并重新充电，以避免因升压电容203的漏电流造成接收单元205的输入电压下降。

另外，升压电容203亦根据传输门201的导通与否而将输入信号INP的电压耦合至接收单元205的输入端INPUT。亦即当传输门201导通输入信号INP至节点N2时，通过升压电容203的电荷耦合效应，节点N3的电压等于输入信号INP加上分压电压(0.1V)。此详细工作将于下面描述。

分压单元204根据控制信号pulse_in决定是否将分压电压传送至节点N3。分压单元204包括两个电阻R1及R2与两个晶体管M5及M6。电阻R1的第一端连接至电压源VDD，第二端连接至晶体管M6的漏极端与电阻R2的第一端。电阻R2的第一端连接至晶体管M6的漏极端与电阻R1的第二端，第二端连接至晶体管M5的漏极端。

晶体管M6的栅极端连接至控制信号pulse_in，漏极端连接至电阻R1的第二端与电阻R2的第一端，源极端连接至节点N3。晶体管M5的栅极端连接至控制信号pulse_in，漏极端连接至电阻R2的第二端，源极端连接至地。

当控制信号pulse_in为逻辑高电位时，电阻R1及R2对电压源进行分压，导通的晶体管M6会将分压电压传送至节点N3。分压电压的值由电阻R1及R2的电阻比值而定。下面，以分压电压为0.1V为例说明，但本实施例并不受限于此。当控制信号pulse_in为逻辑低电位时，晶体管M6为关闭，故节点N3不受分压单元204的影响。

接收单元205包括两个输入端与一个输出端。第一输入端INPUT连接至节点N3。第二输入端VREF则连接至参考电压VREF。在本实施例中，此参考电压VREF比如为0.85V。输出端输出信号outp。接收单元205将第一输入端INPUT所接收的电压与第二输入端VREF的参考电压VREF作比较。若第一输入端INPUT所接收的电压比第二输入端VREF的参考电压VREF高，则输出端输出逻辑高电位(比如，电压为1.5V)的输出信号outp。若第一输入端INPUT所接收的电压比第二输入端VREF的参考电压VREF低，则输出端输出逻辑低电位(比如，0V)的输出信号outp。

控制信号pulse_in的产生方式如图3所示。控制信号产生器300包括两个反相器INV2及INV3、一个晶体管M8与两个NOR门NOR1及NOR2。控制信号产生器300产生控制信号pulse_in以控制传输门201、下拉单元202与分压单元204。

反相器INV2输入端接收自接收单元205的输出信号outp，输出端连接至晶体管M8的栅极端与NOR门NOR1的第二输入端。晶体管M8的源极端与漏极端相连至地，栅极端则连接至反相器INV2的输出端与NOR门NOR1的第二输入端。

NOR门NOR1的第一输入端连接至接收单元205的输出信号outp，第二输入端连接至晶体管M8的栅极端与反相器INV2的输出端，输出端则连接至NOR门NOR2的第一输入端。NOR门NOR2的第一输入端连接至NOR门NOR1的输出端，第二输入端连接至电源启动脉冲p_pulse，输出端连接至反相器INV3的输入端。反相器INV3的输入端连接至NOR门NOR2的输出端，输出端则输出控制信号pulse_in。电源启动脉冲p_pulse为电源启动的脉冲信号，如图4所示，在此电路启动时，才会给予一脉冲信号。

由于晶体管M8的源极端与漏极端相连，因此可以把晶体管M8视作等效电容。当输出信号outp为逻辑低电位时，NOR门NOR1的第一输入端为逻辑低电位，而其第二输入端因连接至反相器INV2的输出端与晶体管M8的栅极，且因晶体管M8视作等效电容，故由反相器INV2反相后的逻辑高电位会被晶体管M8充电至地。所以NOR门NOR1的第二输入端会为逻辑低电位。故而，NOR门NOR1会输出逻辑高电位至NOR门NOR2的第一输入端，而第二输入端的信号p_pulse为逻辑低电位。故而，NOR门NOR2会输出逻辑低电位至反相器INV3，反相器INV3则将NOR门NOR2的输出信号(逻辑低电位)反相为逻辑高电位后，输出至控制信号pulse_in。

但是当晶体管M8充电至逻辑高电位后，此时NOR门NOR1的第二输入端成为逻辑高电位，而NOR门NOR1的第一输入端仍然为逻辑低电位，故NOR门NOR1输出逻辑低电位至NOR门NOR2的第一输入端。而NOR门NOR2的第二输入端的信号p_pulse仍旧为逻辑低电位。故NOR门NOR2输出逻辑高电位至反相器INV3，而反相器INV3则将逻辑高电位反相为逻辑低电位，以输出至控制信号pulse_in。

因此，控制信号pulse_in在输出信号outp转态为逻辑低电位后，会进行信号转态(如由逻辑低电位转为逻辑高电位)并维持于逻辑高电位一段时间，之后，即恢复逻辑低电位。另外，于电源启动脉冲p_pulse转态为逻辑高电位时(也就是，接收电路刚启动时)，控制信号pulse_in也会转态为逻辑高电位。此外，基本上，其余时间内，控制信号pulse_in维持于逻辑低电位。

图4显示本实施例接收电路中各时段的信号波形。分别以各时段T1、T2、T3、T4、T5与T6作详细说明。时段T1为电源开始启动的状态，此时，电源启动脉冲p_pulse为逻辑高电位，因此控制信号pulse_in为逻辑高电位。故此，传输门201将不导通输入信号INP至节点N2，下拉单元202将节点N2的电压下拉至0电位，且分压单元204将分压电压0.1V传送至节点N3，而使升压电容203充电至0.1V。所以，如图4所示，在T1时，N2与N3为0V与0.1V。此时接收电路200的输入信号INP为0.575V，输出信号outp为0V。

在时段T2时，电源启动脉冲p_pulse已为逻辑低电位，由于输出信号outp也为逻辑低电位，因此控制信号pulse_in为逻辑低电位。故此，传输门201将导通输入信号INP至节点N2，下拉单元202将不再下拉节点N2的电压，分压单元204也不再将分压电压0.1V传送至节点N3，而使升压电容203将节点N2的电压推动传送至节点N3。所以，如图4所示，在T2时，N2信号会是输入信号INP的电压0.575V，N3的信号会是输入信号INP加上升压电容203所储存的电压0.1V而为0.675V。且接收电路200的输入信号INP为0.675V，输出信号outp依然为0V。

在时段T3时，输入信号INP转为逻辑高电位(0.925V)。此时控制信号pulse_in依旧为逻辑低电位。故传输门201将导通输入信号INP至节点N2，下拉单元202将不再下拉节点N2的电压至0电位，分压单元204也不再将分压电压0.1V传送至节点N3，而使升压电容203将节点N2的电压推动传送至节点N3。所以，如图4所示，在T3时，N2信号会是输入信号INP的电压0.925V，N3的信号会是输入信号INP加上升压电容203所储存的电压0.1V而为1.025V。而接收电路200的输出信号outp为1.5V。

在时段T4时，接收电路200的输入信号INP再度转态为逻辑低电位(0.575V)，而输出信号outp也为逻辑低电位。故控制信号pulse_in为逻辑高电位，使传输门201不导通输入信号INP至节点N2，下拉单元202将再次下拉节点N2的电压至0电位，分压单元204也将分压电压0.1V再次传送至节点N3，并使升压电容203重置且重新充电。所以，如图4所示，在T4时，N2与N3信号会是0V与0.1V。而此时电源启动脉冲p_pulse依旧为逻辑低电位。

在时段T5时，当输出信号outp已持续为逻辑低电位一段时间，此时控制信号pulse_in已从逻辑高电位转态为逻辑低电位，且输入信号INP仍旧为0.575V电压。传输门201导通输入信号INP至节点N2，下拉单元202将不再下拉节点N2的电压至0电位，分压单元204也不再将分压电压0.1V传送至节点N3，升压电容203将节点N2的输入信号INP推动传送至节点N3。所以，如图4所示，在T5时，N2信号会是输入信号INP的电压0.575V，N3的信号会是输入信号INP加上升压电容203所储存的电压0.1V而为0.675V。而此时电源启动脉冲p_pulse依旧为逻辑低电位。

在时段T6时，接收电路200的输入信号INP转态为逻辑高电位(0.925V)。此时控制信号pulse_in依旧维持在逻辑低电位。故传输门201将导通输入信号INP至节点N2，下拉单元202将不再下拉节点N2的电压至0电位，分压单元204也不再将分压电压0.1V传送至节点N3，而使升压电容203将节点N2的电压推动传送至节点N3。所以，如图4所示，在T6时，N2信号会是输入信号INP的电压(0.925V)，N3的信号会是输入信号INP加上升压电容203所储存的电压0.1V而为1.025V。而接收电路200的输出信号outp为1.5V。

综上所述，本实施例借由升压电容203来达到将接收器的输入电压(INPUT)提升，使接收器的输出信号outp的工作周期能够达到全振幅。并借由控制信号pulse_in控制传输门201、下拉单元202与分压单元204是否导通，而使升压电容203做到推动传导、充电、重置与重新充电等功能。使接收电路能更有效率地将输入信号INP完整提升0.1V，而不会有漏电流、电流不足等问题产生。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (14)

1.一种接收电路，其特征在于，包括：

一传输门，具有：接收一输入信号的一输入端，耦接至一第一节点的一输出端，以及耦接至一控制信号的一控制端，该传输门根据该控制信号而决定是否导通该输入信号；

一下拉单元，根据该控制信号而决定是否将该第一节点的电压下拉；

一升压电容，具有：耦接至该第一节点的一第一端与耦接至一第二节点的一第二端；

一分压单元，受控于该控制信号，该分压单元将一参考电压分压以将一分压电压送至该第二节点；以及

一接收单元，具有：耦接至该第二节点的一第一输入端，耦接至一电压源的一第二输入端，及用于输出一输出信号的一输出端；

其中，该第二节点的逻辑高电位与逻辑低电位皆高于该输入信号的逻辑高电位与逻辑低电位。

2.如权利要求1所述的接收电路，其特征在于，该分压单元包括：

一第一电阻，具有：一第一端，耦接至该参考电压，以及一第二端；

一第二电阻，具有：一第一端，耦接至该第一电阻的该第二端，以及一第二端；

一第一晶体管，具有：一第一端，耦接至接地；一第二端，耦接至该第二电阻的该第二端；以及一控制端，耦接至该控制信号；以及

一第二晶体管，具有：一第一端，耦接至该第二节点；一第二端，耦接至该第一电阻的该第二端与该第二电阻的该第一端；以及一控制端，耦接至该控制信号。

3.如权利要求1所述的接收电路，其特征在于，该下拉单元包括一第三晶体管，其具有：一第一端，耦接至接地；一第二端，耦接至该第一节点；以及一控制端，耦接至该控制信号。

4.如权利要求1所述的接收电路，其特征在于，还包括一第一反相器，将该控制信号反相后，送至该传输门的该控制端。

5.如权利要求1所述的接收电路，其特征在于，还包括一控制信号产生器，其根据一电源启动脉冲与该输出信号而产生该控制信号。

6.如权利要求5所述的接收电路，其特征在于，该控制信号产生器包括：

一第二反相器，具有：一输入端，耦接至该输出信号；以及一输出端；

一第四晶体管，具有：互相耦接的一第一端与一第二端；以及一控制端，耦接至接地；

一第一NOR门，具有：一第一输入端，耦接至该输出信号；一第二输入端，耦接至该第二反相器的该输出端；以及一输出端；

一第二NOR门，具有：一第一输入端，耦接至该第一NOR门的该输出端；一第二输入端，耦接至该电源启动脉冲；以及一输出端；以及

一第三反相器，具有：一输入端，耦接至该第二NOR门的该输出端；以及一输出端，输出该控制信号。

7.一种升压电路，适用于一半导体存储器的一接收电路，其特征在于，该升压电路包括：

一传输门，根据一控制信号而决定是否导通一输入信号；

一下拉单元，根据该控制信号而决定是否将一第一节点的电压下拉；

一升压电容，具有：耦接至该第一节点的一第一端与耦接至一第二节点的一第二端；

一分压单元，根据该控制信号，该分压单元决定是否将一参考电压分压以将一分压电压传导至该第二节点；以及

一控制信号产生器，根据该接收电路的一电源启动状态与该接收电路的一输出信号而产生该控制信号；

其中，

该第二节点上的信号当成该接收单元的一输入信号；

通过该升压电容的电容耦合效应，该接收单元的该输入信号的逻辑高电位与逻辑低电位皆高于该升压电路的该输入信号的逻辑高电位与逻辑低电位。

8.如权利要求7所述的升压电路，其特征在于，当该接收电路的该输出信号转态时，该控制信号产生器产生逻辑高电位的该控制信号。

9.如权利要求7所述的升压电路，其特征在于，当该接收电路启动时，该控制信号产生器产生逻辑高电位的该控制信号。

10.如权利要求7所述的升压电路，其特征在于，该传输门具有：接收该输入信号的一输入端，耦接至该第一节点的一输出端，以及耦接至该控制信号的该控制端。

11.如权利要求7所述的升压电路，其特征在于，该分压单元包括：

一第一电阻，具有：一第一端，耦接至该参考电压，以及一第二端；

一第二电阻，具有：一第一端，耦接至该第一电阻的该第二端，以及一第二端；

一第一晶体管，具有：一第一端，耦接至接地；一第二端，耦接至该第二电阻的该第二端；以及一控制端，耦接至该控制信号；以及

一第二晶体管，具有：一第一端，耦接至该第二节点；一第二端，耦接至该第一电阻的该第二端与该第二电阻的该第一端；以及一控制端，耦接至该控制信号。

12.如权利要求7所述的升压电路，其特征在于，该下拉单元包括一第三晶体管，其具有：一第一端，耦接至接地；一第二端，耦接至该第一节点；以及一控制端，耦接至该控制信号。

13.如权利要求7所述的升压电路，其特征在于，还包括一第一反相器，将该控制信号反相后，送至该传输门的该控制端。

14.如权利要求7所述的升压电路，其特征在于，该控制信号产生器包括：

一第二反相器，具有：一输入端，耦接至该接收电路的该输出信号；以及一输出端；

一第四晶体管，具有：互相耦接的一第一端与一第二端；以及一控制端，耦接至接地；

一第一NOR门，具有：一第一输入端，耦接至该输出信号；一第二输入端，耦接至该第二反相器的该输出端；以及一输出端；

一第二NOR门，具有：一第一输入端，耦接至该第一NOR门的该输出端；一第二输入端，耦接至该电源启动脉冲；以及一输出端；以及

一第三反相器，具有：一输入端，耦接至该第二NOR门的该输出端；以及一输出端，输出该控制信号。

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