CN1538453B

CN1538453B - 升压电源电路

Info

Publication number: CN1538453B
Application number: CN200410035047.8A
Authority: CN
Inventors: 折笠宪一; 大田清人
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Sony Corp
Priority date: 2003-04-17
Filing date: 2004-04-19
Publication date: 2010-04-28
Anticipated expiration: 2024-04-19
Also published as: JP2004319011A; US7312649B2; US20040207458A1; JP4158856B2; CN1538453A

Abstract

本发明的升压电路由于采用第一电压VDD3和第二电压VDDM，将比第二电压高的第一电压VDD3升压，产生升压电压VPP，故与只采用第二电压并将其升压的构成相比，能指望提高效率。检测电路检测升压VPP，来控制升压电路。

Description

升压电源电路

技术领域

本发明涉及产生由半导体集成电路构成的功能块(例如存储装置)所需电压的升压电路。

背景技术

对已有的升压电路作为外部电源是供给一种电源。在需要产生的电压是外部电源电压的2倍以上时，采用3倍升压等电路构成。另外在外部电源的电压较高时，整个升压电路用较厚的栅极氧化膜的晶体管构成(例如参照特开2001-250381)。

对已有的升压电路作为外部电源是供给一种电源。在这种结构的情况下，若外部电源的电压低，就难以得到足够的供给能力。虽然通过采用三级升压等方法能达到供给电压，但电流转换效率的损耗增大。

另外，在外部电源电压十分高的场合，必须要用栅极氧化膜较厚的晶体管构成整个升压电路，随之电路面积就增大。再有，在外部电源电压十分高的情况下，对于构成的晶体管耐压，也有升压过高的问题产生，有时产品的寿命也缩短。

本发明是为解决上述已有的问题而提出的，目的在于提供一种电路构成，它采用供给大规模半导体集成电路即片上系统(SOC)的多种电源，来实现具有充分的电压供给能力，同时又不使电路面积增大。

另外，本发明的目的在于提供一种电路构成，它即使在外部电压超出所需的电压时，对于晶体管的耐压不存在升压过高的问题。

发明内容

为了解决上述问题，本发明的升压电源电路为产生功能块所使用的电压的升压电源电路，该电路采用以下的构成，即供给第一、第二电压及接地电压，所述第二电压为比所述第一电压低的电压，根据所述第二电压，利用定时产生电路产生定时信号，利用所述定时信号，将所述第一电压进行升压变换，产生所述功能块使用的升压电压。

根据这一构成，因为利用第一及第二电压，将比第二电压高的第一电压升压，所以与已有的只采用第二电压将其升压的构成相比，可以指望提高效率。

又作为一个例子，所述升压电源电路具有检测电路、和升压电路，所述升压电路有定时产生电路、电平移位电路、电荷电路，对所述定时产生电路供给所述第二电压，所述定时产生电路向所述电平移位电路输出所述第二电压的电平的定时信号，对所述电平移位电路向所述电荷泵电路输出所述第一电压的电平的定时信号，所述电荷泵电路供给所述第一电压，所述电荷泵电路根据所述第一电压电平的定时信号产生将其升压的电压，所述检测电路检测所述升压电压，来激活所述定时产生电路。

根据这一构成，通过将最适合的电压供给本发明的升压电源电路的内部电路块中最合适的电路块，从而能得到充分的电压产生能力，同时又不增加电路面积。

另外，作为一个例子，所述升压电源电路具有检测电路、和升压电路，所述检测电路有电压变换电路、基准电压发生电路、比较电路，所述电压变换电路产生将所述功能块使用的电压进行降压后的第一基准电压，所述基准电压产生电路产生将所述第一电压降压至规定电压的第二基准电压，所述比较电路将所述第一基准电压和所述第二基准电压进行比较，在所述第一基准电压低于所述第二基准电压时，激活所述升压电路，反之在所述第一基准电压高于所述第二基准电压时，不激活所述升压电路。

再者，所述基准电压产生电路通过采用具有用电气熔断器构成的产生电压调整手段，利用这一产生电压调整手段调整所述第二基准电压，从而调整所述功能块使用电压，通过采用这样的构成，凭借熔断器等调整第二电压的手段，能比较容易地实现调整第二基准电压的构成，能修正制造中产生的误差。

另外，作为一个例子，是对所述升压电源电路供给第一、第二电压、和接地电压，所述第二电压是比所述第一电压低的电压，所述升压电源电路将所述第一电压进行变换，产生功能块使用的电压，所述升压电源电路，其特征在于采用以下的构成，即具有检测电路、和升压电路，所述检测电路有电压变换电路、基准电压产生电路、比较电路及降压电路，所述电压变换电路产生将所述功能块使用的电压进行降压的第一基准电压，所述基准电压产生电路产生将所述第一电压降压至规定电压的第二基准电压，所述比较电路将所述第一基准电压和所述第二基准电压进行比较，在所述第一基准电压低于所述第二基准电压时，激活所述升压电路，在所述第一基准电压高于所述第二基准电压时，不激活所述升压电路，所述降压电路的构成为，在所述功能块使用的电压高于规定电压时，使所述功能块使用的电压下降。

再有该构成中，所述降压电路的特征为用晶体管构成，所述第二基准电压加在所述晶体管的栅极上，源极上连接向所述功能块供给升压电压的电源线，在漏极上连接比所述第一电压低的电压的电源线。

另外，所述功能块的特征为有存储电路，所述晶体管的阈值和所述存储电路使用的晶体管的阈值程度相同。

另外，所述降压电路的特征为用运算放大器和栅极与运算放大器的输出连接的晶体管构成，所述第一基准电压及所述第二基准电压输入所述运算放大器，所述晶体管的源极与向所述功能块供给升压电压的电源线连接，所述晶体管的漏极连接电压低于所述第一电压的电源线。

另外，所述功能块有逻辑电路，所述晶体管的阈值和构成所述逻辑电路的晶体管的阈值程度相同。

根据这一构成，在所述升压电源电路的输出部产生高电压的情况下，虽然有时利用所供给的外部电压产生过高的电压，但是通过利用降压电路将其降压，不会不必要地使电压过度上升，防止构成供给所述升压电源电路的输出的电路块的元件损坏，不会缩短寿命。

再有，所述晶体管的漏极连接所述第二电压的电源线。根据该构成能再利用不需要的电荷。

另外，所述晶体管的漏极连接接地电压线。根据该构成，增大晶体管源极与漏极间的电位差，并能充分发挥降压电路的能力。

另外，所述第二基准电压比供给功能块的升压电压只约低了和所述电压变换电路的负载串联连接的二极管的阈值电压。

再有，所述电压变换电路用晶体管和负载构成，所述晶体管作二极管连接，漏极连接负载，所述负载连接接地电压端，所述升压电压供给源极，并从所述晶体管的漏极和所述负载的连接点输出所述第一基准电压。

另外，具有利用将所述定时信号进行电平变换成所述第一电压的定时信号来驱动并产生所述升压电压的电荷泵电路，电荷泵电路由多个晶体管构成，对所述多个晶体管的基板大约供给所述第二电压。

该构成中，构成电荷泵电路的晶体管的各端子电压虽上升至最大为2×第一电压，但对于基板电压的电压差增大，在耐压上产生问题。根据这一构成，通过将基板电压在某个程度上设定得高些，从而能缓和构成电荷泵电路的晶体管的基板与各电极间的电压差。

另外，所述第一电压为等于供给所述功能块和外部进行数据交换的I/O电路块的电源电压。根据这一构成，通过采用一般供给I/O电路块的电压(例如3.3V、2.5V、或1.8V等)，能得到充分的电压供给能力，又不必对本发明的升压电源电路专门供给电压。

另外，所述第二电压等于供给所述功能块的电源电压。根据这一构成，不必对本发明的升压电源电路专门供给电压。

另外，所述功能块具有动态随机存取存储器。

另外，构成所述定时产生电路的晶体管的栅极氧化膜的膜厚比构成所述电荷泵电路的晶体管的栅极氧化膜的膜厚要薄。

根据这一构成，用一般能高密度配置的膜厚较薄的晶体管(例如2.6nm的膜厚)构成，通过用密度较低、膜厚较厚的晶体管构成需要电压高的部分，从而在确保耐压、确保能力的同时，又能减小面积。

本发明的升压电源电路产生功能块所使用的电压的升压电源电路，其构成为供给第一、第二电极及接地电压，所述第二电压是比所述第一电压低的电压，根据所述第二电压，利用定时产生电路产生定时信号，利用所述的定时信号，将所述第一电压进行变换，产生所述功能块使用的电压，同时其构成为具有检测电路、升压电路，所述升压电路具有定时产生电路、电平移位电路、电荷泵电路，对定时产生电路供给所述第二电压，所述定时产生电路向所述电平移位电路输出所述第二电压的电平的定时信号，所述电平移位电路向所述电荷泵电路输出所述第一电压的电平的定时信号，对所述电荷泵电路供给所述第一电压，所述电荷泵电路根据所述第一电压的电平的定时信号产生升压电压，所述定时产生电路具有振荡器，在所述检测电路检测出所述升压电压的输出低于规定电压时，激活所述振荡器、所述电荷泵电路，在所述振荡器稳定产生时钟信号之前，驱动所述电荷泵电路。

根据这一构成，在需要产生电压的情况下，激活通常采用的振荡器，直至能连续供给电压，通过在振荡器激活前实现第一次的电压泵作用，从而能防止暂时的电压下降。

另外，所述定时产生电路采用以下的构成，具有分频电路，在所述检测电路检测出所述升压电压低于规定电压时，激活所述振荡器，同时将所述分频电路置位，在所述振荡器稳定产生时钟信号前，激活所述电荷泵电路，所述检测电路检测出所述升压电压高于规定电压时，停止所述振荡器，使所述分频电路复位。

再有，用具有复位端、及置位端的多个D触发器或T触发器构成所述分频电路。

附图说明

图1为装有本发明(实施形态1)的升压电源电路的大规模半导体集成电路的构成图。

图2为同一实施形态的存储器电路的内部电路一示例即一般的DRAM(动态随机存取存储器)的存储器阵列的电路图。

图3为同一实施形态的升压电源电路构成图。

图4为同一实施形态的检测电路构成图。

图5为同一实施形态的主升压电路及副升压电路的构成图。

图6为同一实施形态的电压变换电路构成图。

图7为同一实施形态的基准电压产生电路构成图。

图8为同一实施形态的比较电路构成图。

图9为同一实施形态的定时产生电路构成图。

图10为同一实施形态的缓冲电路块构成图。

图11为同一实施形态的电荷泵电路构成图。

图12为同一实施形态的主升压电路及副升压电路的主要信号时序图。

图13为同一实施形态的电荷泵电路动作时主要节点的电压波形图。

图14为本发明(实施形态2)的升压电源电路的检测电路构成图。

图15为同一实施形态的降压电路构成图。

图16为本发明(实施形态3)的升压电源电路的检测电路构成图。

图17为同一实施形态的降压电路构成图。

具体实施方式

以下根据图1至图17说明本发明的各实施形态。

(实施形态1)

图1至图13表示本发明的(实施形态1)

图1表示装有本发明(实施形态1)的升压电源电路的大规模半导体集成电路即片上片上系统(SOC)的方框图。

101为裸芯片，102为逻辑电路，103为存储电路，104为本发明之对象的升压电源电路，105为引线框，106为焊接引线，107为I/O，108为连接用焊盘，VDD3为作为第一电压的升压电源用电压，VDDM为作为第二电压的存储器用电压，VDDL为逻辑电路用电压，VDDIO为I/O用电压，VSS为接地电压，VPP为升压电压。

I/0107上配置众多的连接用焊盘108。引线框105有许多的连接端子。引线框105上众多的连接端子根据需要通过焊接引线106与裸芯片101上的连接用焊盘108电气连接(图1中引线框105的连接端子被省去一部分)。

逻辑电路用电压VDDL供给逻辑电路102，存储器用电压VDDM供给存储器103，升压电源用电压VDD3供给升压电源电路104、I/O用电压VDDIO与I/0107连接。各个电路块还与接地电位VSS连接。

升压电源电路104输出升压电压VPP，升压电压VPP供给存储器103的内部电路。从存储器103输出多个控制信号，与升压电源电路104连接。

通常，I/O用电压VDDIO为比存储器用电压VDDM及逻辑电路用电压VDDL高的电压。

另外，升压电源用电压VDD 3同样也是高的电压，也可以是和I/O用电压VDDIO相同的电压。这时不必对升压电源电路104供给电源。

另外，存储器用电压VDDM和逻辑电路用电压VDDL可以是相同的电压。这时不必对存储器103及升压电源电路104供给电源。

另外，采用存储器用电压VDDM和存储器103及升压电源电路104共同连接的结构，但也可以对升压电源电路104另行供给与存储器用电压VDDM对应的电压。

另外，这些存储器用电压VDDM也可以是另行采用调压电路，是降低I/O用电压VDDIO或升压电源用电压VDD3后的电压。

图2为表示所述存储器103的内部电路的一个例子即一般的DRAM(动态随机存取存储器)的存储器阵列电路图。

WL为字线，BL为位线，200为存储元件，VCP为元件极板电压，201为字驱动器，202为行译码器，203为存取晶体管，204为电容，205为控制信号。

存储元件200由存取晶体管203和电容器204构成，存取晶体管203与字线WL、位线BL连接。为了将位线BL上微小的电压放大，所以连接放大器。为了将位线BL的电压充分保持在电容器204上，所以对字线WL加上比位线BL的电位高的电压。存储器用电压VDDM通过放大器供给位线BL，升压电压VPP通过字驱动器201供给字线WL。字驱动器201连接行译码器202，按照控制信号205进行控制。

图3表示所述升压电源电路104。

301为主升压电路，302为副升压电路，303为检测电路，304为AND元件，ENVPPM为主升压激活信号，ENVPPS为副升压激活信号，NTESTVVP为测试方式信号，ACTVPP为存储器激活信号。

存储器用电压VDDM及升压电源用电压VDD3供给主升压电路301、副升压电路302、检测电路303。主升压电路301及副升压电路302输出升压电压VPP，该升压电压VPP输入检测电路303。另外，检测电路303输出副升压激活信号ENVPPS。副升压激活信号ENVPPS连接副升压电路302。副升压激活信号ENVPPS及存储器激活信号ACTVPP输入AND元件304，AND元件304的输出即主升压激活信号ENVPPM连接主升压电路301。测试方式信号NTESTVPP连接副升压电路302及主升压电路301。

图4表示检测电路303。

400为电压变换电路，401为基准电压产生电路，402为比较电路，403为反相器，VPPMVT为VPP相关电压(第一基准电压)，VINT为基准电压(第二基准电压)、NENVPP3为比较结果信号。

对电压变换电路400供给升压电压VPP，电压变换电路400并输出VPP相关电压VPPMVT。基准电压产生电路401供给升压电源用电压VDD3，并输出基准电压VINT。VPP相关电压VPPMTV和基准电压VINT输入比较电路402，作为输出则输出比较结果信号NENVPP3。比较电路402还连接存储器激活信号ACTVPP。另外，对反相器403输入比较结果信号NENVPP3，输出为副升压激活信号ENVPPS。反相器403供给存储器用电压VDDM，所构成的晶体管的栅极氧化膜厚度采用I/O电路块等使用的较厚的膜厚。

图5表示图3的所述主升压电路301及副升压电路302。

主升压电路301和副升压电路302可以是同样的结构，根据需要其晶体管的栅极长度，栅极宽度尺寸等可以不同。501为定时产生电路，502为缓冲电路块，503为电荷泵电路，MG1～MG4为由存储器用电压VDDM驱动的定时信号，M3G1～M3G4为由升压电源用电压VDD3驱动的定时信号。

存储器用电压VDDM供给定时产生电路501，存储器用电压VDDM和升压电源用电压VDD3供给缓冲电路块502及电荷泵电路503。测试方式信号NTESTVPP供给定时产生电路501，再有主升压激活信号ENVPPM供给主升压电路301的定时产生电路501，同样副升压激活信号ENVPPS连接副升压电路302的定时产生电路501。定时产生电路501产生定时信号MG1～MG4，缓冲电路块502接受上述信号，产生定时信号M3G1～M3G4。定时信号M3G1～M3G4输入电荷泵电路503，产生升压电压VPP。

图6表示图4的所述电压变换电路400。

600为P沟道晶体管，601为负载。升压电压VPP供给P沟道晶体管600的源极及基板，栅极及漏极连接，并输出VPP相关电压VPPMVT。P沟道晶体管600形成所谓二极管连接的构成。P沟道晶体管600的栅极与漏极连接负载601，负载601还连接接地电压。这里是采用P沟道晶体管600，但也可以为N沟道晶体管的二极管连接方式。

图7为表示图4的所述基准电压产生电路401。

700为差动放大电路，701为P沟道晶体管，702为电阻元件组，703为熔断元件，VREF为参考电压，VINTREF为VINT相关电压。

参考电压VREF为由存储器103供给的基准电压。在存储器103内由一般的基准电压产生电路产生。差动放大电路700也是一般的构成，参考电压VREF及VINT相关电压VINTREF输入至差动输入端。差动放大电路700的输出连接P沟道晶体管701的栅极，源极连接存储器用电压VDDM，漏极输出基准电压VINT。基准电压VINT利用电阻元件组702分压，分压后的VINT相关电压VINTREF如前所述连接差动放大电路700的差动输入。这样，差动放大电路700形成负反馈结构。按照使基准电压VINT为规定电压的分压比，电阻元件组702供给VINT相关电压VINTREF，再将熔断元件703和电阻元件组702的电阻元件并联连接，使得该片上系统在制成后可以调整。

图8为表示图4的所述比较电路402。

800、801、802为差动放大电路，803、804、805为电流源，806为反相器组，807为防噪声电路，808、809为N沟道晶体管，810为差动放大电路的输出。

差动放大电路800、801的两对差动输入连接基准电压VINT及VPP相关电压VPPMVT。该两对差动输入连接成相反的极性。差动放大电路800、801的输出还连接差动放大电路802的差动输入，将输出810输出。差动放大电路的输出810的极性这样设定，在与基准电压VINT相比，VPP相关电压VPPMVT变低的情况下，使差动放大电路的输出810为低电压。这样采用两级放大的构成。

再有，各差动放大电路800、801、802的电流源即803、804、805由N沟道晶体管808、及与它相比电流驱动能力较强的N沟道晶体管809并联连接而构成。N沟道晶体管808的栅极连接升压电源用电压VDD3，为恒定激活状态。

N沟道晶体管809的栅极连接存储器激活信号ACTVPP，根据存储器激活信号ACTVPP，为激活或非激活状态。反相器组806由偶数级的反相器连接而成。噪声防止电路807即P沟道晶体管的输出连接初级的输出，以形成防止噪声用的施密特电路结构。噪声防止电路807即P沟道晶体管的栅极连接下一级输出。差动放大电路的输出810输入至反相器806，输出比较结果信号NENVPP3。升压电源用电压VDD3作为电源供给各电路。

图9表示图5的所述定时产生电路501。

如前所述，存储器用电压VDDM作为电源只供给该定时产生电路501，供给内部的元件。即在定时产生电路501内，采用能承受存储器用电压VDDM的耐压的栅极长度较短的晶体管。

900为单触发电路，901为振荡器，902、903、904为D触发器，905为时钟选择开关部，PPTIM为泵周期信号，906～910为NOR元件，911、916为反相器，912～914为延迟元件，915为NAND元件，950为分频电路。

在定时产生电路501配置在主升压电路301内时，主升压激活信号ENVPPM连接单触发电路900，而配置在副升压电路302内时，副升压激活信号ENVPPS连接单触发电路900。另外，同样，主升压激活信号ENVPPM或副升压激活信号ENVPPS输入振荡器901。振荡器901为按照规定的周期产生脉冲信号的一般的振荡器，例如反相器的链式结构。

分频电路950用多个D触发器构成，D触发器902的反极性输出信号输入至D触发器902的D输入端，振荡器901产生的脉冲信号输入至时钟输入端CK。D触发器902的置位信号S为反极性，连接单触发电路900的输出。另外，D触发器902的复位信号R为反极性，连接主升压在激活信号ENVPPM或副升压激活信号ENVPPS。D触发器903、904的连接除了时钟输入CK成为D触发器902、903的输出这一点以外，和D触发器902一样。泵周期信号PPTIM和各D触发器902、903、904的输出之间设置时钟选择开关部905，根据需要泵周期信号PPTIM与各触发器902、903、904的输出中的一个连接。泵周期信号PPTIM和测试方式信号NTESTVPP输入NOR元件906，而输出则连接反相器911及NOR元件908。反相器911的输出信号输入至延迟元件912。延迟元件912的输出信号输入至NOR元件907、NAND元件915、延迟元件913。延迟元件913的输出信号输入至NOR元件907、NAND元件915。NOR元件907的输出为定时信号MG3，NAND元件915的输出为定时信号MG2。定时信号MG2输入NOR元件908、909、延迟元件914，测试方式信号NTESTVPP连接NOR元件909。另外，NOR元件908的输出信号输入至反相器916。反相器916、NOR元件909、延迟元件914的输出输入NOR元件910，NOR元件910的输出为定时信号MG4。另外，NOR元件909的输出为定时信号MG1。这里，902、903、904为D触发器，但采用T触发器也能实现同样的功能，无任何问题。

图10表示图5的所述缓冲电路块502。

1000为带电平移位器的缓冲器，1001为电平移位器，1002为反相器组。

对每一个输入缓冲电路块502的定时信号MG1～MG4，配置带电平移位器的缓冲器1000，各带电平移位器的缓冲器1000输出定时信号M3G1～M3G4。带电平移位器的缓冲器1000由电平移位器1001、和反相器组1002构成。电平移位器1001如图所示，形成交叉耦合式的结构。电平移位器1001将存储器用电压VDDM的电平即定时信号MG1～MG4进行电平移位成升压电源用电压VDD3，其输出信号输入至反相器组1002。升压电源用电压VDD3供给反相器组1002。反相器组1002中串联配置了多个反相器，并且最末级的反相器对驱动配置在进行驱动的负载即电荷泵电路503内的晶体管有足够的尺寸。

图11表示图5的所述电荷泵电路503。

1100～1117为N沟道晶体管。

定时信号M3G1输入N沟道晶体管1101的源极、漏极及基板，同样定时信号M3G2输入N沟道晶体管1104的源极、漏极及基板，定时信号M3G3输入N沟道晶体管1102、1103的源极、漏极及基板，定时信号M3G4输入N沟道晶体管1100、1105的源极、漏极及基板。

晶体管1108、1109交叉耦合连接，各漏极连接升压电源用电压VDD3，晶体管1108的源极连接晶体管1102的栅极和晶体管1109的栅极。晶体管1109的源极连接晶体管1105的栅极和晶体管1108的栅极。升压电源用电压VDD3经二极管连接的晶体管1107连接晶体管1102的栅极。升压电源用电压VDD3经二极管连接的晶体管1110连接晶体管1105的栅极。

再有，晶体管1102的栅极与晶体管1106的栅极连接，晶体管1105的栅极与晶体管1111的栅极连接。

同样，对于晶体管1110、1103的栅极，晶体管1112～1117也同样连接。详细来说，晶体管1114、1115为交叉耦合连接，各漏极连接升压电源用电压VDD3，晶体管1114的源极连接晶体管1100的栅极和晶体管1115的栅极。晶体管1115的源极连接晶体管1103的栅极和晶体管1114的栅极。升压电源用电压VDD3经二极管连接的晶体管1113连接连接晶体管1100的栅极。升压电源用电压VDD3经二极管连接的晶体管1116连接晶体管1103的栅极。

再有，晶体管1100的栅极连接晶体管1112的栅极，晶体管1103的栅极连接晶体管1117的栅极。

晶体管1106、1111的源极连接升压电源用电压VDD3，漏极连接各晶体管1112、1117的源极。晶体管1112、1117的源极还连接晶体管1101、1104的栅极。从晶体管1112、1117的漏极输出升压电压VPP。

晶体管1100～1117自P型基板上用三重阱结构分离，能逐个设定基板的电位。晶体管1106～1117的基板不是通常N沟道晶体管的基板电位即接地电压VSS，而连接提高的电压即存储器用电压VDDM。

以下，对这样构成的本发明一实施形态的升压电源电路的动作进行说明。

VPP相关电压VPPMVT的电压变成比升压电压VPP只低图6示出的电压变换电路400中所述晶体管600的电压降这部分的电压。另一方面，基准电压VINT是利用基准电压产生电路401产生的与参考电压VREF成比例的电压。对于参考电压VREF，最好是在外部电压(升压电源用电压VDD3及存储器用电压VDDM)的实际使用范围内而不取决于外部电压的电压，例如采用一般的带隙参考电路等的输出。根据需要也可用取决于外部电压的电压。

基准电压VINT端输出的电压，在电阻元件组702的从VINT相关电压VINTREF至地电位间的电阻为R1、至基准电压VINT间的电阻为R2时，产生(R2+R1)/R1×VREF的电压。根据需要，通过切断熔断元件703，从而在制成后利用改变电阻R1及R2的阻值，也能任意地改变基准电压VINT的电压。

VPP相关电压VPPMVT及基准电压VINT如图4所示，在比较电路402中作比较，VPP相关电压VPPMVT比基准电压VINT高时，对比较结果信号NENVPP3输出高电平(＝升压电源用电压VDD3)，比基准电压VINT低时，输出低电平(＝VSS)。

比较结果信号NENVPP3输入反相器403，输出副升压激活信号ENVPPS，高电平变成存储器用电压VDDM。在VPP相关电压VPPMVT比基准电压VINT低时，副升压激活信号ENVPPS变成高电平。副升压激活信号ENVPPS变成高电平时，存储器激活信号ACTVPP为高电平的情况下，主升压激活信号ENVPPM成高电平。存储器激活信号ACTVPP在存储器103开始激活时，成为高电平信号。

图12为所述主升压电路301及副升压电路302的主要信号的时序图。

主升压激活信号ENVPPM、副升压激活信号ENVPPS成为高电平时，接受该信号，则图9所示的振荡器901激活，起振。单触发电路900产生规定期间的行脉冲。接到该脉冲，则D触发器902～904在输出Q上产生高电平。据此，泵周期信号PPTIM立即变成高电平。接受该信号，则在经过延迟元件912决定的时间后，定时信号MG3变成低电平，再在经过由延迟元件913决定的时间后，定时信号MG2变成低电平，定时信号MG1变成高电平。另外，再在经过由延迟元件914决定的时间后，定时信号MG4变成高电平。

振荡器901激活至产生稳定的时钟需要一定的时间，通过用主升压激活信号ENVPPM、副升压激活信号ENVPPS的前沿对D触发器902～904的输出置位，从而能在检测电路303检测出后立即将泵周期信号PPTIM置于高电平。

其后，当振荡器901的输出产生时钟信号时，D触发器902～904的输出产生对振荡器的输出作2分频、4分频、8分频的时钟信号。据此，泵周期信号PPTIM成为时钟信号。

当泵周期信号PPTIM变成低电平时，定时信号MG4就立即成为低电平。再在经过由延时元件912决定的时间后，定时信号MG1成为低电平，定时信号MG2成为高电平。另外，再在经过由延迟元件913决定的时间后，定时信号MG3成为高电平。在主升压激活信号ENVPPM、副升压激活信号ENVPPS为高电平期间，重复上述的动作。

定时信号MG1～4利用带电平移位器的缓冲器1000，变换成升压电源用电压VDD3的电平，形成定时信号M3G1～4，输入电荷泵电路503。

主升压激活信号ENVPPM、副升压激活信号ENVPPS变成低电平时，振荡器901停振，D触发器902～904固定在低电平上。

图13表示电荷泵电路503动作时主要节点的电压。

由定时信号M3G3驱动的晶体管1102的栅极电压(图中1102(G))，利用晶体管1107、1108充电至升压电源用电压VDD3。晶体管1102的栅极电压(图中1102(G))再利用定时信号M3G3升压，因此，在定时信号M3G3为高电平时，变成2×VDD3电平的信号，为低电平时，变成VDD3电平的信号。定时信号M3G3的电平为2×VDD3时，晶体管1106导通，晶体管1101的栅极电压(图中1101(G))变成VDD3的电平。关于晶体管1100的栅极电压(图中1100(G))，也和晶体管1102的栅极电压一样，在定时信号M3G4为高电平时，成为2×VDD3电平的信号，为低电平时，成为VDD3电平的信号。

在定时信号M3G3为低电平时，定时信号M3G1一旦成为高电平，晶体管1101的栅极电压就变成2×VDD3的电平。此后，当定时信号M3G4变成高电平时，则晶体管1100导通，积累在晶体管1101栅极上的电荷流向升压电压VPP，升压电压VPP的电压上升。采用这种方式，即能将升压电压VPP上升至

2×VDD3-(晶体管1100的阈值电压Vt(1100))

此后，一旦定时信号M3G4变成低电平，则晶体管1100截止，进而定时信号M3G1成低电平。接受该信号，则晶体管1101的栅极电压就为低电压。此后，定时信号M3G3变成高电平，晶体管1101的栅极电压充电至VDD3的电位。

上述动作对于晶体管1103～1105也一样，交替地动作。

这样，通过对电荷泵电路503采用较高的电压即升压电源用电压VDD3，例如VDD3＝2.5V、Vt(1100)＝0.6V时，升压电压VPP就能升压至4.4V。

例如，在图2所示的DRAM的场合，若设存储器用电压VDDM为1.5伏，而存取晶体管203的阈值一般为0.9伏左右，则对字线WL为了充分地写入电荷，就需要1.5伏+0.9伏＝2.4伏以上的电压，一般使用2.7～3.0伏。根据上述构成，升压电压VPP能产生足够的电压，由于在能产生的极限电压之前能够确保足够的余量，所以能保证供给电流的能力。

再有，晶体管1106～1117的基板不是通常N沟道晶体管的基板电位即接地电压VSS，而是连接较高的电压即存储器用电压VDDM，所以在接地电压VSS的情况下栅极、基板间的电压虽为2×VDD3，但基板电压由于是存储器用电压VDDM，故栅极、基板间的电压降低为2×VDD3-VDDM，不必担心元件因耐压不够而遭受损坏。

(实施形态2)

图14和图15表示(实施形态2)。

该(实施形态2)表示(实施形态1)的图3所示的检测电路303的其它例子。其余均与(实施形态1)相同。

图14表示本发明的(实施形态2)的检测电路303。

和(实施形态1)比较，不同之处为还连接降压电路1400。基准电压VINT及升压电压VPP连接降压电路1400。

图15为降压电路1400的第一实施例。1500为P沟道晶体管。基准电压VINT供给P沟道晶体管1500的栅极，升压电压VPP连接源极，漏极连接存储器用电压VDDM。

对于基准电压VINT，设定为比设定目标的升压电压VPP要低晶体管600的电压降部分(＞阈值Vt)的电压。因此，在升压电压VPP的电压过分高出设定目标的升压电压时，晶体管600导通，升压电压VPP的电荷向存储器用电压VDDM洩放，从而抑制升压电压VPP过度上升。另外，接地电压VSS也可连接P沟道晶体管1500的漏极。

其电路构成中，为所述晶体管1500的阈值与存储器电路103使用的所述晶体管203的阈值程度相同。

(实施形态3)

图16和图17表示(实施形态3)。

该(实施形态3)表示(实施形态1)的图3所示的检测电路303的其它例子。其余和(实施形态1)相同。

图16表示本发明的(实施形态3)的检测电路303。

和(实施形态1)比较，不同之处在于连接降压电路1400。降压电路1400连接基准电压VINT及升压电压VPP、VPP相关电压VPPMVT。

图17为降压电路1400的其它例子。

1600为P沟道晶体管，1601为运算放大器。运算放大器1601的输出供给P沟道晶体管1600的栅极，升压电压VPP连接源极，存储器用电压VDDM连接漏极。基准电极VINT及VPP相关电压VPPMVT连接运算放大器1601。

根据这一构成，利用运算放大器1601，将基准电压VINT和VPP相关电压VPPMVT的比较结果进行放大，通过控制P沟道晶体管1600，与第一实施例相比，能更加有效地将升压电压VPP的电荷向存储器用电压VDDM洩放，抑制升压电压VPP过度上升。另外，接地电压VSS也可以连接P沟道晶体管1600的漏极。

该实施形态中，功能块为存储器电路103，但功能块也可以为所述逻辑电路102，这时所述晶体管1600的阈值为构成所述逻辑电路102的晶体管的阈值大小。

如上所述，根据本发明的升压电源电路，通过从外部供给两种电源，能获得足够的电压供给能力，同时能够实现通过用栅极氧化膜薄的晶体管构成定时产生电路等的电路面积。

另外，还具有即使供给电荷泵电路的电压高时也能根据需要将产生的电压降压的电路，毋须担心过度升压，并也不必担心构成本发明的升压电路的晶体管的寿命以及所连接的构成存储器的晶体管的寿命。

再有，通过对构成电荷泵电路的晶体管基极供给比地电位高的电压，能防止过高的电压加在构成电荷泵电路的晶体管上。

另外，采用检测电路检测升压电路的输出，在振荡器到达稳定状态前使电荷泵电路动作，通过采用这样的构成，从而能防止升压电路的输出产生电压降，供给稳定的电压。

Claims

1.一种升压电源电路，是供给第一、第二电压和接地电压，所述第二电压为比所述第一电压低的电压，将所述第一电压进行升压变换，产生具有存储电路和逻辑电路中至少一方的功能块所使用的升压电压(VPP)的升压电源电路，其特征在于，

包括检测电路、和升压电路，

所述升压电路包括定时产生电路、电平移位电路、电荷泵电路，

对所述定时产生电路供给所述第二电压，所述定时产生电路向所述电平移位电路输出所述第二电压的定时信号，

所述电平移位电路向所述电荷泵电路输出所述第一电压的定时信号，

对所述电荷泵电路供给所述第一电压，所述电荷泵电路根据所述第一电压的定时信号产生所述升压电压(VPP)，

所述检测电路包括电压变换电路、基准电压产生电路、比较电路，

所述电压变换电路产生将所述功能块使用的所述升压电压(VPP)进行降压的第一基准电压，

所述基准电压产生电路产生将所述第一电压降压至规定电压的第二基准电压，

所述比较电路将所述第一基准电压和所述第二基准电压进行比较，在所述第一基准电压比所述第二基准电压低时，激活所述升压电路，而在所述第一基准电压比所述第二基准电压高时，不激活所述升压电路。

2.如权利要求1所述的升压电源电路，其特征在于，

所述基准电压产生电路是这样构成，它具有用电气熔断器构成的产生电压调整单元，利用该产生电压调整单元调整所述第二基准电压，以调整所述功能块使用的所述升压电压(VPP)。

3.如权利要求1所述的升压电源电路，其特征在于，

电荷泵电路用多个晶体管构成，将所述第二电压供给所述多个晶体管的基板。

4.如权利要求1所述的升压电源电路，其特征在于，

所述第一电压等于供给所述功能块和外部进行数据交换的I/O电路块的电源电压。

5.如权利要求1所述的升压电源电路，其特征在于，

所述第二电压等于供给所述功能块的电源电压。

6.如权利要求1所述的升压电源电路，其特征在于，

所述功能块具有动态随机存取存储器。

7.如权利要求1所述的升压电源电路，其特征在于，

使构成所述定时产生电路的晶体管的栅极氧化膜的膜厚比构成所述电荷泵电路的晶体管的栅极氧化膜的膜厚要薄。

8.如权利要求1所述的升压电源电路，其特征在于，

所述定时信号具有低电平/高电平。

9.一种升压电源电路，是供给第一、第二电压和接地电压，并且所述第二电压是比所述第一电压低的电压，将所述第一电压进行变换，产生具有存储电路和逻辑电路中至少一方的功能块使用的升压电压(VPP)，所述升压电源电路，其特征在于，采用以下的构成，即

具有检测电路和升压电路，

所述检测电路包括电压变换电路、基准电压产生电路、比较电路及降压电路，

所述比较电路将所述第一基准电压和所述第二基准电压进行比较，在所述第一基准电压比所述第二基准电压低时，激活所述升压电路，在所述第一基准电压比所述第二基准电压高时，不激活所述升压电路，

所述降压电路采用的构成为，在所述功能块的电压比规定电压高时，朝使给所述功能块的所述升压电压下降的方向控制从比较电路向所述电压变换电路输入的第一基准电压。

10.如权利要求9所述的升压电源电路，其特征在于，

所述降压电路用晶体管构成，所述第二基准电压供给所述晶体管的栅极，向所述功能块供给所述升压电压的电源线连接源极，电压比所述第一电压低的电源线连接漏极。

11.如权利要求9所述的升压电源电路，其特征在于，

所述降压电路用运算放大器、及栅极与所述运算放大器的输出连接的晶体管构成，

所述第一基准电压和所述第二基准电压输入所述运算放大器，

所述晶体管的源极连接向所述功能块供给升压电压的电源线，

所述晶体管的漏极连接电压比所述第一电压低的电源线。

12.如权利要求10或11所述的升压电源电路，其特征在于，

向所述晶体管的漏极供给所述第二电压。

13.如权利要求10或11所述的升压电源电路，其特征在于，

向所述晶体管的漏极供给接地电压。

14.如权利要求10所述的升压电源电路，其特征在于，

所述第二基准电压比供给所述功能块的所述升压电压低，两者之差为所述电压变换电路的负载串联连接的二极管的阈值电压。

15.如权利要求14所述的升压电源电路，其特征在于，

所述电压变换电路用晶体管和负载构成，

将所述晶体管作二极管连接，负载的一端连接漏极，所述负载的另一端连接接地电压端子，所述升压电压供给源极，从所述晶体管的漏极和所述负载的连接点输出所述第一基准电压。

16.如权利要求10所述的升压电源电路，其特征在于，

所述晶体管的阈值电压和所述存储电路使用的晶体管的阈值电压程度相同。

17.如权利要求11所述的升压电源电路，其特征在于，

所述晶体管的电压阈值和构成所述逻辑电路的晶体管的电压阈值程度相同。

18.一种升压电源电路，是产生具有存储电路和逻辑电路中至少一方的功能块所使用的升压电压(VPP)的升压电源电路，其特征在于，采用以下的构成，即

供给第一、第二电压和接地电压，并且所述第二电压是比所述第一电压低的电压，将所述第一电压进行变换，产生所述功能块使用的所述升压电压(VPP)，同时还采用以下的构成，即

包括检测电路、升压电路，

对所述电荷泵电路供给所述第一电压，所述电荷泵电路根据所述第一电压的定时信号产生升压电压，

所述定时产生电路具有振荡器，

19.如权利要求18所述的升压电源电路，其特征在于，

所述定时产生电路这样构成，它具有分频电路，在所述检测电路检测出所述升压电压低于规定电压时，激活所述振荡器，同时将所述分频电路置位，在所述振荡器稳定产生时钟信号之前，激活所述电荷泵电路，在所述检测电路检测出所述升压电压高出规定电压时，停止所述振荡器，将所述分频电路复位。

20.如权利要求19所示的升压电源电路，其特征在于，

用具有复位端、及置位端的多个D触发器或T触发器构成所述分频电路。