JP4843376B2 - 電源回路 - Google Patents
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Description
第1の選択信号に応じて設定された第1の設定電位、または、第2の選択信号に応じて設定された前記第1の設定電位よりも高い第2の設定電位を出力する電源回路であって、
前記第1の設定電位、または、前記第2の設定電位を出力する出力端子と、
電源から供給された電圧を昇圧し前記出力端子に出力する第1の昇圧回路と、
前記電源から供給された電圧を昇圧し前記出力端子に出力する第2の昇圧回路と、
前記出力端子から出力される出力電位を抵抗分割により分圧し、前記第1の選択信号に応じてモニタ電位を出力し、または、前記第2の選択信号に応じて前記出力電位に対する前記モニタ電位の分圧比を小さくして前記モニタ電位を出力する分圧回路と、
基準電位と前記モニタ電位とを比較し、前記基準電位よりも低い場合には前記昇圧回路を活性化するためのフラグ信号を出力する比較増幅器と、
前記比較増幅器から前記フラグ信号が入力されるとともに前記第1の選択信号が入力された場合には、前記第1の昇圧回路を昇圧動作させる第1のクロック信号を出力し、前記比較増幅器から前記フラグ信号が入力されるとともに前記第2の選択信号が入力された場合には、前記第1のクロック信号とともに第2の昇圧回路を昇圧動作させる第2のクロック信号を出力する論理回路と、を備えることを特徴とする。
2 第1の昇圧回路
2a インバータ回路
2b、2c、2d、2e、2f MOSトランジスタ
2g、2h、2i、2j 容量
3 第2の昇圧回路
4 第3の昇圧回路
5 分圧回路
6 第1の抵抗
7 第2の抵抗
8 第3の抵抗
9 第4の抵抗
10 第1のスイッチ回路
11 第2のスイッチ回路
12 第3のスイッチ回路
13 比較増幅器
14 論理回路
15 第1のOR回路
16 第2のOR回路
17 第3のOR回路
18 第1のAND回路
19 第2のAND回路
20 第3のAND回路
100 電源回路
200 半導体記憶装置
201 メモリセルアレイ
202 ビット線制御回路(センスアンプ/データラッチ回路)
203 カラムデコータ
204 アドレスバッファ
205 ロウデコーダ
206 データ入出力バッファ
207 基板電位制御回路
208 クロック生成回路
Claims (5)
- 第1の選択信号に応じて設定された第1の設定電位、または、第2の選択信号に応じて設定された前記第1の設定電位よりも高い第2の設定電位を出力する電源回路であって、
前記第1の設定電位、または、前記第2の設定電位を出力する出力端子と、
電源から供給された電圧を昇圧し前記出力端子に出力する第1の昇圧回路と、
前記電源から供給された電圧を昇圧し前記出力端子に出力する第2の昇圧回路と、
前記出力端子から出力される出力電位を抵抗分割により分圧し、前記第1の選択信号に応じてモニタ電位を出力し、または、前記第2の選択信号に応じて前記出力電位に対する前記モニタ電位の分圧比を小さくして前記モニタ電位を出力する分圧回路と、
基準電位と前記モニタ電位とを比較し、前記基準電位よりも低い場合には前記昇圧回路を活性化するためのフラグ信号を出力する比較増幅器と、
前記比較増幅器から前記フラグ信号が入力されるとともに前記第1の選択信号が入力された場合には、前記第1の昇圧回路を昇圧動作させる第1のクロック信号を出力し、前記比較増幅器から前記フラグ信号が入力されるとともに前記第2の選択信号が入力された場合には、前記第1のクロック信号とともに第2の昇圧回路を昇圧動作させる第2のクロック信号を出力する論理回路と、
を備えることを特徴とする電源回路。 - 前記第1の昇圧回路は、前記第2の昇圧回路よりも昇圧能力が高いことを特徴とする請求項1に記載の電源回路。
- 前記第1の昇圧回路と前記第2の昇圧回路とは、回路構成が同じであることを特徴とする請求項1に記載の電源回路。
- 前記論理回路は、前記第1の選択信号の入力の後に、前記第2の選択信号が入力されることを特徴とする請求項1に記載の電源回路。
- 前記分圧回路は、
一端が前記出力端子に接続された第1の抵抗と、
前記第1の抵抗の他端に一端が接続された第2の抵抗と、
前記第2の抵抗の他端に一端が接続された第3の抵抗と、
前記第2の抵抗の他端と前記接地電位との間に接続され、前記第1の選択信号の入力に応じてオンする第1のスイッチ回路と、
前記第3の抵抗の他端と前記接地電位との間に接続され、前記第2の選択信号の入力に応じてオンする第2のスイッチ回路と、を有し、
前記第1の抵抗と前記第2の抵抗との間の電位を前記モニタ電位として出力する
ことを特徴とする請求項1に記載の電源回路。
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