JP2012234591A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】消費電力を削減することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性メモリセルは、電気的に書き換え可能である。電源回路15a,15b,15cは、不揮発性メモリセルを駆動するポンプ回路を含んでいる。接地パッド14dには、接地電圧が供給される。第１の電源パッド14aには、第１の電源が供給される。第２の電源パッド14eには、第１の電源の電圧より高い第２の電源が供給される。降圧回路は、第２の電源パッドに接続され、第２の電源を降圧し、第２の電源より低い電圧を出力する。ポンプ回路は、第１の電源に基づき、第２の電源の電圧より高い電圧をする。
【選択図】図１

Description

本発明の実施形態は、例えばＮＡＮＤフラッシュメモリ等の電気的に書き換え可能な不揮発性半導体記憶装置に関する。

ＮＡＮＤフラッシュメモリ等の不揮発性半導体記憶装置は、書き込み、読み出し、消去等を実行するため、様々な電圧を必要とする。この不揮発性半導体記憶装置のチップは、電源パッドとしてのＶＣＣパッド、入出力用のＩＯパッド、多ビット出力製品の出力段専用の電源パッドとしてのＶＣＣＱパッド、接地電圧のＶＳＳパッドのみを有している。このため、書き込み、読み出し、消去等に必要な様々な電圧は、チップ内部に設けられた昇圧回路により、３Ｖ程度のＶＣＣ電源からそれぞれ昇圧されている。したがって、必要な電圧を生成するために、電源電圧を昇圧する必要があり、消費電力が増大している。

特開２００５−１９０５３３号公報

本実施形態は、消費電力を削減することが可能な不揮発性半導体記憶装置を提供しようとするものである。

本実施形態の不揮発性半導体記憶装置によれば、電気的に書き換え可能な不揮発性メモリセルと、前記不揮発性メモリセルを駆動するポンプ回路を含む電源回路と、接地電圧が供給される接地パッドと、第１の電源が供給される第１の電源パッドと、前記第１の電源の電圧より高い第２の電源が供給される第２の電源パッドと、前記第２の電源パッドに接続され、前記第２の電源を降圧し、前記第２の電源より低い電圧を出力する降圧回路と、前記第１の電源に基づき、前記第２の電源の電圧より高い電圧をするポンプ回路とを具備することを特徴とする。

第１の実施形態に係る不揮発性半導体記憶装置チップの一例を概略的に示す平面図。 図１に示すＶＰＰパッドと電圧制御回路の一例を示す構成図。 第１の実施形態に係る電圧制御回路の一例を示す構成図。 第２の実施形態に係る電圧制御回路の一例を示す構成図。 第２の実施形態の動作を説明するために示すタイミング図。 第３の実施形態に係る電圧制御回路の一例を示す構成図。 第３の実施形態の動作を説明するために示すタイミング図。

例えばサーバー等は、商用電圧１００〜２００Ｖが用いられている。このサーバーに不揮発性半導体記憶装置を適用する場合、１００〜２００Ｖの商用電圧から直流電圧３．３Ｖに降圧して、不揮発性半導体記憶装置チップのＶＣＣパッドに供給されている。不揮発性半導体記憶装置は、チップ内の昇圧回路により必要な電圧を生成している。

ところで、サーバー等の電源システムは商用電圧から１２Ｖ、５Ｖ、３．３Ｖ等の直流電圧を出力するシステムが統一規格として採用されている。一方、ＮＡＮＤフラッシュメモリに代表される不揮発性半導体記憶装置は、３．３Ｖの外部電源から内部の昇圧回路で３０Ｖ程度の電圧が生成されている。

そこで、本実施形態は、チップに、３．３Ｖ用のＶＣＣパッドに加えて、１２Ｖ用のＶＰＰパッドを追加し、ＶＰＰパッドから電源が供給される場合、昇圧回路の代わりに降圧回路を使用することにより、チップの消費電力の削減を図っている。

以下、実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１は、本実施形態に係る不揮発性半導体記憶装置、例えばＮＡＮＤフラッシュメモリのチップを概略的に示している。

チップ１１において、コア回路部１２には、図示せぬメモリセルアレイＭＣＡ、センスアンプＳ／Ａ、ロウデコーダＲＤＣ、カラムデコーダＣＤＣ等が配置されている。メモリセルアレイＭＣＡには、ＮＡＮＤストリングを構成する複数のメモリセルが配置されている。これらメモリセルは、ロウデコーダＲＤＣ、カラムデコーダＣＤＣにより選択され、センスアンプＳ／Ａを介してメモリセルへのデータの書き込み、メモリセルからのデータの読み出しが実行される。

また、コア回路部１２に隣接した周辺回路部１３には、複数のパッド１４が配置されている。これらパッド１４は、例えば３．３Ｖの電源パッドとしてのＶＣＣパッド１４ａ、入出力用のＩＯパッド１４ｂ、多ビット出力製品の出力段専用の電源パッドとしての例えば３．３ＶのＶＣＣＱパッド１４ｃ、接地電圧のＶＳＳパッド１４ｄを含むとともに、例えば１２Ｖの電源パッドとしてのＶＰＰパッド１４ｅが設けられている。ＶＰＰパッド１４ｅに対応して例えば複数の電圧制御回路１５ａ、１５ｂ、１５ｃ…が配置されている。

図２は、図１に示すＶＰＰパッド１４ｅと複数の電圧制御回路１５ａ、１５ｂ、１５ｃ…を示している。

ＶＰＰパッド１４ｅには、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）２１の電流通路の一端が接続されるともに、ローカルポンプ回路２２が接続されている。このローカルポンプ回路２２は、ＶＰＰパッド１４ｅに供給される電圧１２ＶよりＮＭＯＳトランジスタ２１の閾値電圧Ｖｔｈ分高い電圧を生成する。このローカルポンプ回路２２の出力電圧ＶＰＰ＋Ｖｔｈは、ＮＭＯＳトランジスタ２１のゲート電極に供給される。このため、ＮＭＯＳトランジスタ２１の電流通路の他端から電圧ＶＰＰに等しい内部電圧ＶＰＰ＿ＩＮＴが出力される。ＮＭＯＳトランジスタ２１は、ＶＰＰパッド１４ｅと電圧制御回路１５ａ、１５ｂ、１５ｃ…とを接続するためのスイッチとして機能する。

また、ＶＰＰパッド１４ｅには、検出回路２３が接続されている。この検出回路２３は、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されているかどうかを検出する。すなわち、検出回路２４は、ＶＰＰパッド１４ｅと接地間に直列接続された抵抗Ｒ１、Ｒ２と、演算増幅器ＯＰ１により構成されている。演算増幅器ＯＰ１の一方入力端は抵抗Ｒ１、Ｒ２の接続ノードＮ１に接続され、他端入力端には、基準電圧ＶＲＥＦが供給されている。この演算増幅器ＯＰ１は、接続ノードＮ１の電圧が基準電圧ＶＲＥＦより低い場合、例えばハイレベルの信号ＤＴを出力する。この信号ＤＴは、電圧制御回路１５ａ、１５ｂ、１５ｃ…、及びリセット回路２４に供給される。

さらに、ＮＭＯＳトランジスタ２１の電流通路の他端には、リセット回路２４が接続されている。このリセット回路２４は、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されていない場合、ＮＭＯＳトランジスタ２１の電流通路の他端をＶＣＣ又はＶＳＳにリセットする。すなわち、リセット回路２４は、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されていない場合、ＮＭＯＳトランジスタ２１の電流通路の他端がフローティング状態となることを防止している。

また、ＮＭＯＳトランジスタ２１の電流通路の他端には、複数の電圧制御回路１５ａ、１５ｂ、１５ｃ…が接続されている。これら電圧制御回路１５ａ、１５ｂ、１５ｃ…は、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されている場合、電源ＶＰＰを降圧して出力電圧ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３…をそれぞれ出力し、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されていない場合、電源ＶＣＣを昇圧して出力電圧ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３…をそれぞれ出力する。このため、電圧制御回路１５ａ、１５ｂ、１５ｃ…は、後述するように、それぞれ降圧回路３１とチャージポンプ回路３２を有している。

図３は、電圧制御回路１５ａ、１５ｂ、１５ｃ…の構成を示している。電圧制御回路１５ａ、１５ｂ、１５ｃ…は、同一構成であるため、以下、電圧制御回路１５ａの構成についてのみ説明する。

図３において、内部電圧ＶＰＰ＿ＩＮＴは、スイッチとしてのＮＭＯＳトランジスタ３３の電流通路の一端及びローカルポンプ回路３４の入力端に供給される。ローカルポンプ回路３４は、内部電圧ＶＰＰ＿ＩＮＴからＮＭＯＳトランジスタ３３の閾値電圧分高い電圧ＶＰＰ＿ＩＮＴ＋Ｖｔｈを発生する。このローカルポンプ回路３４の出力電圧は、ＮＭＯＳトランジスタ３３のゲート電極に供給される。このため、ＮＭＯＳトランジスタ３３の電流通路の他端から内部電圧ＶＰＰ＿ＩＮＴが出力される。この内部電圧ＶＰＰ＿ＩＮＴは降圧回路３１に供給される。尚、ローカルポンプ回路３４に代えて、レベルシフト回路を用いることも可能である。

降圧回路３１は、演算増幅回路ＯＰ２、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）３５、抵抗Ｒ３、Ｒ４により構成されている。ＰＭＯＳトランジスタと抵抗Ｒ３、Ｒ４は、ＮＭＯＳトランジスタ３３の電流通路の他端と接地間に直列接続されている。演算増幅回路ＯＰ２の一方入力端には基準電圧ＶＲＥＦが供給され、他方入力端は、抵抗Ｒ３、Ｒ４の接続ノードＭＯＮＡに接続されている。演算増幅回路ＯＰ２の出力端は、ＰＭＯＳトランジスタ３５のゲート電極に接続されている。

ＰＭＯＳトランジスタ３５と抵抗Ｒ３の接続ノードは出力ノードであり、この出力ノードから出力電圧ＶＯＵＴ１が出力される。

ＰＭＯＳトランジスタ３５の電流通路の一端及び他端間にダイオード接続されたＮＭＯＳトランジスタ３６が接続されている。このＮＭＯＳトランジスタは、降圧回路３１の電源を生成している。

さらに、出力ノードには、チャージポンプ回路３２と、リセット回路３７が接続されている。リセット回路３７は、図２に示すリセット回路２４と同様である。また、チャージポンプ回路３２は、例えば複数のキャパシタとダイオード接続された複数のトランジスタにより構成され、クロック信号ＣＬＫに基づき、電源ＶＣＣを昇圧する。このチャージポンプ回路３２の動作は、検出回路２３の出力信号ＤＴに基づき制御される。尚、上記クロック信号ＣＬＫは、電圧制御回路１５ａ、１５ｂ、１５ｃ…において共通である。

上記構成において、不揮発性半導体記憶装置が、例えばサーバー等の１２Ｖの電圧を供給することが可能な装置に適用された場合、ＶＰＰパッド１４ｅに電源ＶＰＰが供給される。この場合、検出回路２３の出力信号ＤＴに基づき、チャージポンプ回路３２は、停止状態とされる。このため、電圧制御回路１５ａは、降圧回路３１により、電圧ＶＰＰを降圧し、出力ノードから出力電圧ＶＯＵＴ１を出力する。

出力電圧ＶＯＵＴ１は、抵抗Ｒ３の抵抗値に従って調整可能とされている。このため、例えば３Ｖ〜１０Ｖの可変電圧、又は７Ｖや８Ｖの固定の電圧が出力電圧ＶＯＵＴ１として出力される。３Ｖ〜１０Ｖの電圧は、例えばデータの書き込み時、非選択ワード線に供給され、７Ｖや８Ｖの電圧は、各回路のスイッチを駆動するための電圧として使用される。

一方、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されていない場合、検出回路２３の出力信号ＤＴに基づき、チャージポンプ回路３２が駆動可能な状態とされる。このため、チャージポンプ回路３２は、電源ＶＣＣに基づき、クロック信号ＣＬＫに従って出力電圧ＶＯＵＴ１を生成する。

上記第１の実施形態によれば、不揮発性半導体記憶装置のチップ１１に、電源電圧ＶＣＣが供給されるＶＣＣパッド１４ａに加えて、電源ＶＣＣより高い例えば１２Ｖの電源ＶＰＰを供給可能なＶＰＰパッド１４ｅを設け、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されている場合、電圧制御回路１５ａのチャージポンプ回路３２を使用せず、降圧回路３１により所要の出力電圧ＶＯＵＴ１を生成している。このため、チャージポンプ回路３２により、電源ＶＣＣから所要の出力電圧ＶＯＵＴ１を生成する場合に比べて、電力の変換効率を向上でき、消費電力を低減することができる。

すなわち、チャージポンプ回路３２を使用する場合、商用電源１００Ｖ〜２００Ｖから電源ＶＣＣ（３．３Ｖ）を生成し、この電源ＶＣＣを昇圧することとなるため、商用電源１００Ｖ〜２００Ｖから電源ＶＰＰ（１２Ｖ）を生成し、この電源ＶＰＰを降圧する場合に比べて、電力の変換効率が低下し、消費電力が増加することとなる。しかし、電源ＶＰＰが供給されている場合、チャージポンプ回路３２が停止されるため、消費電力を低減できる。

（第２の実施形態）
図４は、第２の実施形態を示すものであり、図４において、図３と同一部分には同一符号を付し、異なる部分についてのみ説明する。

上記第１の実施形態において、降圧回路３１に接続された例えばワード線の負荷が大きく変動する場合を考える。演算増幅器ＯＰ２を使用した降圧回路３１は、出力段を構成するＰＭＯＳトランジスタ３５の電流供給能力が、ゲート幅Ｗで規定される。このため、ワード線の負荷が小さい場合、ＰＭＯＳトランジスタ３５のゲート幅Ｗは小さくても問題ない。しかし、例えばＮＡＮＤフラッシュメモリの読み出し動作のように、同一ブロックのワード線の殆どが負荷として接続されるような場合、ＰＭＯＳトランジスタ３５のゲート幅Ｗが小さいとワード線を充電するための能力が低下する。このため、ＰＭＯＳトランジスタ３５のゲート幅Ｗを大きくする必要がある。

しかし、ＰＭＯＳトランジスタ３５のゲート幅Ｗを大きくした場合、ワード線の負荷が小さい時、演算増幅器ＯＰ２が発振し易くなるという問題がある。

そこで、図４に示すように、第２の実施形態は、降圧回路３１の出力ノードに、内部電圧ＶＰＰ＿ＩＮＴを供給する供給回路４１を設けている。

供給回路４１は、例えば演算増幅器ＯＰ３と、スイッチとしてのＮＭＯＳトランジスタ４２、ローカルポンプ回路４３により構成されている。

演算増幅器ＯＰ３の一方入力端には、基準電圧ＶＲＥＦが供給され、他方入力端は、降圧回路３１を構成する抵抗Ｒ３と抵抗Ｒ４ａの接続ノードＭＯＮＢに接続されている。ここで、降圧回路３１を構成する演算増幅器ＯＰ２の他方入力端は、抵抗Ｒ４ａと抵抗Ｒ４ｂの接続ノードＭＯＮＡに接続されている。

演算増幅器ＯＰ３の出力端は、ローカルポンプ回路４３に接続されている。ローカルポンプ回路４３の入力端とＮＭＯＳトランジスタ４２の電流通路の一端には内部電圧ＶＰＰ＿ＩＮＴが供給されている。ローカルポンプ回路４３は、内部電圧ＶＰＰ＿ＩＮＴからＮＭＯＳトランジスタ４２の閾値電圧Ｖｔｈ分だけ高い電圧ＶＰＰ＿ＩＮＴ＋Ｖｔｈを生成する。このローカルポンプ回路４３の出力電圧は、ＮＭＯＳトランジスタ４２のゲート電極に供給される。このため、ＮＭＯＳトランジスタ４２の電流通路の他端からＶＰＰ＿ＩＮＴと同等の電圧が出力可能とされている。ＮＭＯＳトランジスタ４２の電流通路の他端は、降圧回路３１の出力ノードに接続されている。尚、ローカルポンプ回路４３に代えて、レベルシフト回路を用いることも可能である。

上記構成において、図５を参照して、第２の実施形態の動作について説明する。

降圧回路３１は、抵抗Ｒ４ａと抵抗Ｒ４ｂの接続ノードＭＯＮＡの電位を検出し、ＰＭＯＳトランジスタ３５を制御する。この状態において、降圧回路３１の出力ノードに接続されたワード線の負荷が増加し、降圧回路３１の出力電圧ＶＯＵＴ１が低下した場合、抵抗Ｒ４ａと抵抗Ｒ４ｂの接続ノードＭＯＮＡの電位、及び抵抗Ｒ３と抵抗Ｒ４ａの接続ノードＭＯＮＢの電位が低下する。

演算増幅器ＯＰ３は、降圧回路３１の接続ノードＭＯＮＢの電圧と基準電位ＶＲＥＦとを比較し、接続ノードＭＯＮＢの電圧が基準電圧ＶＲＥＦより低下した場合、例えばハイレベルの信号ＥＮＢを出力する。ローカルポンプ回路４３は、この信号ＥＮＢに応じて起動される。このため、ローカルポンプ回路４３の出力電圧によりＮＭＯＳトランジスタ４２がオンとされ、ＮＭＯＳトランジスタ４２を介して、降圧回路３１の出力ノードに内部電圧ＶＰＰ＿ＩＮＴが供給される。

すなわち、図５にＶＡで示すように、ローカルポンプ回路４３の動作に伴い降圧回路３１の出力電圧ＶＯＵＴ１を、供給回路４１を用いないＶＢに比べて高速に昇圧することができる。したがって、ワード線の負荷が増加した場合において、供給回路４１から降圧回路３１の出力ノードに内部電圧ＶＰＰ＿ＩＮＴを供給することにより、出力電圧ＶＯＵＴ１を高速且つ安定に保持することができる。

上記第２の実施形態によれば、降圧回路３１の出力ノードに供給回路４１を設け、降圧回路３１の電流供給能力が低下した場合、供給回路４１から出力ノードに電圧を供給している。このため、負荷の変動に対して降圧回路３１の出力電圧ＶＯＵＴ１を高速且つ安定に保持することができる。

また、負荷が安定した場合、供給回路４１は停止され、降圧回路３１により、負荷の電圧が保持される。このため、電力消費を抑制することが可能である。

しかも、降圧回路３１の出力ノードに供給回路４１を設けることにより、降圧回路３１の出力段を構成するＰＭＯＳトランジスタ３５のゲート幅Ｗを大きくする必要がない。このため、演算増幅器ＯＰ２の発振を防止することが可能である。

（第３の実施形態）
図６は、第３の実施形態を示している。図６において、図４と同一部分には同一符号を付し、異なる部分についてのみ説明する。

ＮＡＮＤフラッシュメモリの書き込み動作や読み出し動作において、選択ワード線と非選択ワード線に供給される電圧のレベルは相違されている。このように、各ワード線に異なる電圧を供給する場合において、各ワード線に供給される電圧の立ち上がり波形が揃っているほうが、ＮＡＮＤストリング内のセルのチャネルが局所的にブーストしにくくなるため、信頼性を向上する上で望ましい。

第２の実施形態は、負荷が増加した場合、供給回路４１により出力電圧ＶＯＵＴ１をアシストすることにより、ワード線を高速に充電することを可能とした。しかし、図２に示すように、複数の電圧制御回路１５ａ、１５ｂ、１５ｃ…を用いて、様々な負荷変動に対して、出力電圧ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３…の立ち上がり波形を揃えることは困難である。

すなわち、ＶＰＰパッド１４ｅに電源ＶＰＰが供給されている場合、電圧制御回路１５ａ、１５ｂ、１５ｃ…は、起動時、降圧回路３１により出力電圧ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３…を出力する。しかし、各降圧回路３１により出力電圧ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３…の立ち上がり波形を揃えることは困難である。複数の降圧回路の出力電圧波形を揃える場合、複雑な制御回路が必要となり、チップサイズが増加する恐れを有している。

これに対して、チャージポンプ回路３２は、クロック信号ＣＬＫにより駆動され、クロック信号ＣＬＫの周波数を負荷に応じて変化させることにより、電圧の供給能力を変化させることができる。

そこで、第３の実施形態は、負荷としてのワード線を充電開始時、降圧回路３１を停止させてチャージポンプ回路３２を動作させ、ワード線の電圧が定常的となった時、チャージポンプ回路３２を停止させて、降圧回路３１を動作させることにより、簡単な構成の回路によって、複数の電圧の立ち上がり波形を揃えることを可能とする。

図６に示すように、第３の実施形態は、降圧回路３１とチャージポンプ回路３２との間に、タイミング制御回路６１を設けている。

タイミング制御回路６１は、例えば演算増幅器ＯＰ４、オア回路６２、６３、遅延回路６４、６５、インバータ回路６６により構成されている。

演算増幅器ＯＰ４の一方入力端には、基準電圧ＶＲＥＦが供給され、他方入力端は、降圧回路３１を構成する抵抗Ｒ３と抵抗Ｒ４ａの接続ノードＭＯＮＢに接続されている。演算増幅器ＯＰ４の出力端は、オア回路６２の一方入力端に接続されるとともに、遅延回路６４を介してオア回路６２の他方入力端に接続されている。このオア回路６２の出力端は、チャージポンプ回路３２に接続されている。

また、演算増幅器ＯＰ４の出力端は、インバータ回路６６を介して、オア回路６３の一方入力端に接続されるとともに、遅延回路６５を介してオア回路６３の他方入力端に接続されている。このオア回路６３の出力端は、降圧回路３１を構成する演算増幅器ＯＰ２の電源端に接続されている。

上記オア回路６２、６３、遅延回路６４、６５は、演算増幅器ＯＰ４から出力される信号ＥＮＢ、又は／ＥＮＢの立下りを所定時間遅延する立下り遅延回路Ｄ１、Ｄ２をそれぞれ構成している。

上記構成において、図７を参照して、第３の実施形態動作について説明する。

先ず、時刻ｔ１において、電圧制御回路１５ａの出力ノードに負荷としてのワード線が接続されたとき、降圧回路３１を停止させ、チャージポンプ回路３２を起動させてワード線を受電し、演算増幅器ＯＰ４により、ワード線の電圧が所要の電圧（ターゲット電圧）に近接したとき、チャージポンプ回路３２を停止させて、降圧回路３１を起動し、降圧回路３１から安定した電圧をワード線に供給する。

すなわち、図７に示す時刻ｔ１において、例えば書き込み動作又は読み出し動作が起動された場合、降圧回路３１の出力ノードの電圧は基準電圧ＶＲＥＦより低い状態となっている。このため、タイミング制御回路６１を構成する演算増幅器ＯＰ４の出力信号ＥＮＢは、ハイレベルとなっており、この信号ＥＮＢは、立下り遅延回路Ｄ１を介してチャージポンプ回路３２に供給される。

チャージポンプ回路３２は、この信号ＥＮＢに基づき起動され、昇圧動作を開始する。このため、電圧制御回路１５ａの出力電圧ＶＯＵＴ１が上昇する。このとき、ワード線ＷＬは、未だ電圧制御回路１５ａの出力ノードに接続されていないため、ワード線ＷＬの電位は変化しない。

さらに、このとき、インバータ回路６６により反転された演算増幅器ＯＰ４の出力信号／ＥＮＢは、オア回路６３、遅延回路６４により構成された立下り遅延回路Ｄ２を介して降圧回路３１を構成する演算増幅器ＯＰ２に供給される。このため、演算増幅器ＯＰ２は、出力信号／ＥＮＢに基づき、停止状態に設定されている。

上記チャージポンプ回路３２の動作に伴い、出力電圧ＶＯＵＴ１が上昇し、降圧回路３１の接続ノードＭＯＮＢの電圧が基準電圧ＶＲＥＦ以上となると（時刻ｔ２）、演算増幅器ＯＰ４の出力信号ＥＮＢがローレベルに反転する。この信号ＥＮＢは、図７に破線で示すように、立下り遅延回路Ｄ１により遅延され、チャージポンプ回路３２に供給される。このため、チャージポンプ回路３２は停止される。

一方、演算増幅器ＯＰ４から出力され、インバータ回路６６により反転された信号／ＥＮＢは、立下り遅延回路Ｄ２を介して降圧回路３１を構成する演算増幅器ＯＰ２に供給される。このとき、信号／ＥＮＢの立ち上がり遅延されないため、演算増幅器ＯＰ２は、チャージポンプ回路３２が停止される前に、起動される。このため、出力電圧ＶＯＵＴ１は、間断なく出力される。この状態において、出力電圧ＶＯＵＴ１は、降圧回路３１により保持される。

この後、時刻ｔ３において、ワード線ＷＬが電圧制御回路１５ａの出力ノードに接続されると、時刻ｔ４において、降圧回路３１の接続ノードＭＯＮＢの電圧が基準電圧ＶＲＥＦより若干低下する。このため、演算増幅器ＯＰ４の出力信号ＥＮＢがローレベルからハイレベルに変化する。この信号ＥＮＢは、立ち下がり遅延回路Ｄ１を介して遅延されることなく、チャージポンプ回路３２に供給される。このため、チャージポンプ回路３２は、信号ＥＮＢに応じて即、昇圧動作を開始する。

また、インバータ回路６６により反転された信号／ＥＮＢは、立ち下り遅延回路Ｄ２により遅延されて降圧回路３１に供給される。このため、降圧回路３１は、チャージポンプ回路３２が起動された後、停止されるため、出力電圧ＶＯＵＴ１の大きな電圧低下を防止できる。

この後、出力電圧ＶＯＵＴ１が上昇し、時刻ｔ５において、接続ノードＭＯＮＢの電圧が基準電圧ＶＲＥＦを超えると、上述した動作により、チャージポンプ回路３２が停止され、降圧回路３１が駆動される。この後、降圧回路３１により、ワード線ＷＬの電圧が保持される。

上記第３の実施形態によれば、ワード線の充電開始時、降圧回路３１を停止させて、チャージポンプ回路３２によりワード線を充電し、ワード線の電圧がターゲット電圧に近づいた時点において、チャージポンプ回路３２を停止し、降圧回路３１により安定した電圧をワード線に供給している。各電圧制御回路１５ａ、１５ｂ、１５ｃ…を構成するチャージポンプ回路３２は、図示せぬ同一のクロック信号により動作される。このため、各電圧制御回路１５ａ、１５ｂ、１５ｃ…を構成するチャージポンプ回路３２を同時に起動することが可能であり、各電圧制御回路１５ａ、１５ｂ、１５ｃ…の出力電圧ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３…の立ち上がりを揃えることが可能である。

また、上記制御を行うために必要な構成は、本質的には演算増幅器ＯＰ４とインバータ回路６６であるため、簡単な構成により実現することが可能である。

さらに、チャージポンプ回路３２は、ワード線の充電開始時に動作し、ワード線がターゲット電圧となった場合、降圧回路３１によりワード線の電圧が保持され、チャージポンプ回路３２が停止しているため、消費電力を削減することが可能である。

また、演算増幅器ＯＰ４の出力信号ＥＮＢは、立ち下がり遅延回路Ｄ１、Ｄ２により、信号ＥＮＢの立ち下りが遅延されている。このため、チャージポンプ回路３２と降圧回路３１の動作をオーバーラップさせることが可能である。したがって、チャージポンプ回路３２と降圧回路３１の動作が切換るとき、電圧制御回路１５ａの出力電圧ＶＯＵＴ１の低下を防止することが可能である。

さらに、電圧制御回路１５ａの出力電圧ＶＯＵＴ１がターゲット電圧となった状態において、チャージポンプ回路３２を停止させて、降圧回路３１を駆動させている。仮に、降圧回路３１を用いず、チャージポンプ回路３２のみで上記動作を行った場合、出力電圧ＶＯＵＴ１がターゲット電圧となった状態後もチャージポンプ回路３２が動作している。この場合、図７に破線で示すように、接続ノードＭＯＮＢの電圧が基準電圧ＶＲＥＦより低くなる毎に、演算増幅器ＯＰ４からハイレベルの信号ＥＮＢが出力され、チャージポンプ回路３２が頻繁に駆動されることが予想される。このため、出力電圧ＶＯＵＴ１が図７に破線で示すように、鋸歯状波となり、出力電圧ＶＯＵＴ１が不安定となることが考えられる。

しかし、第３の実施形態のように、出力電圧ＶＯＵＴ１がターゲット電圧となった以降、降圧回路３１により出力電圧ＶＯＵＴ１を供給することにより、出力電圧ＶＯＵＴ１を安定に保持することが可能である。

尚、図２に示す検地回路２３は、ＶＰＰパッド１４ｅの電圧を検地する必要がない場合、省略することが可能である。

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１１…チップ、１２…コア回路部、１４ａ…ＶＣＣパッド、パッド１４ｄ…ＶＳＳ、１４ｅ…ＶＰＰパッド、１５ａ、１５ｂ、１５ｃ…電圧制御回路、３１…降圧回路、３２…チャージポンプ回路、Ｄ１、Ｄ２…立ち下がり遅延回路。

Claims (5)

1. 電気的に書き換え可能な不揮発性メモリセルと、
   前記不揮発性メモリセルを駆動するポンプ回路を含む電源回路と、
   接地電圧が供給される接地パッドと、
   第１の電源が供給される第１の電源パッドと、
   前記第１の電源の電圧より高い第２の電源が供給される第２の電源パッドと、
   前記第２の電源パッドに接続され、前記第２の電源を降圧し、前記第２の電源より低い電圧を出力する降圧回路と、
   前記第１の電源に基づき、前記第２の電源の電圧より高い電圧をするポンプ回路と
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記降圧回路により生成された電圧と基準電圧とを比較し、前記電圧が前記基準電圧より低い場合、前記昇圧回路を起動するための信号を出力する第１の検出回路とを
   さらに具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第１の検出回路の出力信号を遅延する遅延回路をさらに具備することを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記降圧回路により生成された電圧と基準電圧とを比較し、信号を出力する第２の検出回路と
   前記第２の検出回路の出力信号に基づき、前記第２の電源を前記降圧回路の出力端に供給する供給回路と、
   をさらに具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記合成回路は、前記第２の電源が供給されるトランジスタと、
   前記トランジスタのゲート電極に供給する電圧を生成するポンプ回路と
   を具備することを特徴とする請求項４記載の不揮発性半導体記憶装置。

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