JP2012234591A - 不揮発性半導体記憶装置 - Google Patents

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貴利 源
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Abstract

【課題】消費電力を削減することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性メモリセルは、電気的に書き換え可能である。電源回路15a,15b,15cは、不揮発性メモリセルを駆動するポンプ回路を含んでいる。接地パッド14dには、接地電圧が供給される。第1の電源パッド14aには、第1の電源が供給される。第2の電源パッド14eには、第1の電源の電圧より高い第2の電源が供給される。降圧回路は、第2の電源パッドに接続され、第2の電源を降圧し、第2の電源より低い電圧を出力する。ポンプ回路は、第1の電源に基づき、第2の電源の電圧より高い電圧をする。
【選択図】図1

Description

本発明の実施形態は、例えばNANDフラッシュメモリ等の電気的に書き換え可能な不揮発性半導体記憶装置に関する。

NANDフラッシュメモリ等の不揮発性半導体記憶装置は、書き込み、読み出し、消去等を実行するため、様々な電圧を必要とする。この不揮発性半導体記憶装置のチップは、電源パッドとしてのVCCパッド、入出力用のIOパッド、多ビット出力製品の出力段専用の電源パッドとしてのVCCQパッド、接地電圧のVSSパッドのみを有している。このため、書き込み、読み出し、消去等に必要な様々な電圧は、チップ内部に設けられた昇圧回路により、3V程度のVCC電源からそれぞれ昇圧されている。したがって、必要な電圧を生成するために、電源電圧を昇圧する必要があり、消費電力が増大している。

特開2005−190533号公報

本実施形態は、消費電力を削減することが可能な不揮発性半導体記憶装置を提供しようとするものである。

本実施形態の不揮発性半導体記憶装置によれば、電気的に書き換え可能な不揮発性メモリセルと、前記不揮発性メモリセルを駆動するポンプ回路を含む電源回路と、接地電圧が供給される接地パッドと、第1の電源が供給される第1の電源パッドと、前記第1の電源の電圧より高い第2の電源が供給される第2の電源パッドと、前記第2の電源パッドに接続され、前記第2の電源を降圧し、前記第2の電源より低い電圧を出力する降圧回路と、前記第1の電源に基づき、前記第2の電源の電圧より高い電圧をするポンプ回路とを具備することを特徴とする。

第1の実施形態に係る不揮発性半導体記憶装置チップの一例を概略的に示す平面図。 図1に示すVPPパッドと電圧制御回路の一例を示す構成図。 第1の実施形態に係る電圧制御回路の一例を示す構成図。 第2の実施形態に係る電圧制御回路の一例を示す構成図。 第2の実施形態の動作を説明するために示すタイミング図。 第3の実施形態に係る電圧制御回路の一例を示す構成図。 第3の実施形態の動作を説明するために示すタイミング図。

例えばサーバー等は、商用電圧100〜200Vが用いられている。このサーバーに不揮発性半導体記憶装置を適用する場合、100〜200Vの商用電圧から直流電圧3.3Vに降圧して、不揮発性半導体記憶装置チップのVCCパッドに供給されている。不揮発性半導体記憶装置は、チップ内の昇圧回路により必要な電圧を生成している。

ところで、サーバー等の電源システムは商用電圧から12V、5V、3.3V等の直流電圧を出力するシステムが統一規格として採用されている。一方、NANDフラッシュメモリに代表される不揮発性半導体記憶装置は、3.3Vの外部電源から内部の昇圧回路で30V程度の電圧が生成されている。

そこで、本実施形態は、チップに、3.3V用のVCCパッドに加えて、12V用のVPPパッドを追加し、VPPパッドから電源が供給される場合、昇圧回路の代わりに降圧回路を使用することにより、チップの消費電力の削減を図っている。

以下、実施の形態について、図面を参照して説明する。

(第1の実施形態)
図1は、本実施形態に係る不揮発性半導体記憶装置、例えばNANDフラッシュメモリのチップを概略的に示している。

チップ11において、コア回路部12には、図示せぬメモリセルアレイMCA、センスアンプS/A、ロウデコーダRDC、カラムデコーダCDC等が配置されている。メモリセルアレイMCAには、NANDストリングを構成する複数のメモリセルが配置されている。これらメモリセルは、ロウデコーダRDC、カラムデコーダCDCにより選択され、センスアンプS/Aを介してメモリセルへのデータの書き込み、メモリセルからのデータの読み出しが実行される。

また、コア回路部12に隣接した周辺回路部13には、複数のパッド14が配置されている。これらパッド14は、例えば3.3Vの電源パッドとしてのVCCパッド14a、入出力用のIOパッド14b、多ビット出力製品の出力段専用の電源パッドとしての例えば3.3VのVCCQパッド14c、接地電圧のVSSパッド14dを含むとともに、例えば12Vの電源パッドとしてのVPPパッド14eが設けられている。VPPパッド14eに対応して例えば複数の電圧制御回路15a、15b、15c…が配置されている。

図2は、図1に示すVPPパッド14eと複数の電圧制御回路15a、15b、15c…を示している。

VPPパッド14eには、NチャネルMOSトランジスタ(以下、NMOSトランジスタと称す)21の電流通路の一端が接続されるともに、ローカルポンプ回路22が接続されている。このローカルポンプ回路22は、VPPパッド14eに供給される電圧12VよりNMOSトランジスタ21の閾値電圧Vth分高い電圧を生成する。このローカルポンプ回路22の出力電圧VPP+Vthは、NMOSトランジスタ21のゲート電極に供給される。このため、NMOSトランジスタ21の電流通路の他端から電圧VPPに等しい内部電圧VPP_INTが出力される。NMOSトランジスタ21は、VPPパッド14eと電圧制御回路15a、15b、15c…とを接続するためのスイッチとして機能する。

また、VPPパッド14eには、検出回路23が接続されている。この検出回路23は、VPPパッド14eに電源VPPが供給されているかどうかを検出する。すなわち、検出回路24は、VPPパッド14eと接地間に直列接続された抵抗R1、R2と、演算増幅器OP1により構成されている。演算増幅器OP1の一方入力端は抵抗R1、R2の接続ノードN1に接続され、他端入力端には、基準電圧VREFが供給されている。この演算増幅器OP1は、接続ノードN1の電圧が基準電圧VREFより低い場合、例えばハイレベルの信号DTを出力する。この信号DTは、電圧制御回路15a、15b、15c…、及びリセット回路24に供給される。

さらに、NMOSトランジスタ21の電流通路の他端には、リセット回路24が接続されている。このリセット回路24は、VPPパッド14eに電源VPPが供給されていない場合、NMOSトランジスタ21の電流通路の他端をVCC又はVSSにリセットする。すなわち、リセット回路24は、VPPパッド14eに電源VPPが供給されていない場合、NMOSトランジスタ21の電流通路の他端がフローティング状態となることを防止している。

また、NMOSトランジスタ21の電流通路の他端には、複数の電圧制御回路15a、15b、15c…が接続されている。これら電圧制御回路15a、15b、15c…は、VPPパッド14eに電源VPPが供給されている場合、電源VPPを降圧して出力電圧VOUT1、VOUT2、VOUT3…をそれぞれ出力し、VPPパッド14eに電源VPPが供給されていない場合、電源VCCを昇圧して出力電圧VOUT1、VOUT2、VOUT3…をそれぞれ出力する。このため、電圧制御回路15a、15b、15c…は、後述するように、それぞれ降圧回路31とチャージポンプ回路32を有している。

図3は、電圧制御回路15a、15b、15c…の構成を示している。電圧制御回路15a、15b、15c…は、同一構成であるため、以下、電圧制御回路15aの構成についてのみ説明する。

図3において、内部電圧VPP_INTは、スイッチとしてのNMOSトランジスタ33の電流通路の一端及びローカルポンプ回路34の入力端に供給される。ローカルポンプ回路34は、内部電圧VPP_INTからNMOSトランジスタ33の閾値電圧分高い電圧VPP_INT+Vthを発生する。このローカルポンプ回路34の出力電圧は、NMOSトランジスタ33のゲート電極に供給される。このため、NMOSトランジスタ33の電流通路の他端から内部電圧VPP_INTが出力される。この内部電圧VPP_INTは降圧回路31に供給される。尚、ローカルポンプ回路34に代えて、レベルシフト回路を用いることも可能である。

降圧回路31は、演算増幅回路OP2、PチャネルMOSトランジスタ(以下、PMOSトランジスタと称す)35、抵抗R3、R4により構成されている。PMOSトランジスタと抵抗R3、R4は、NMOSトランジスタ33の電流通路の他端と接地間に直列接続されている。演算増幅回路OP2の一方入力端には基準電圧VREFが供給され、他方入力端は、抵抗R3、R4の接続ノードMONAに接続されている。演算増幅回路OP2の出力端は、PMOSトランジスタ35のゲート電極に接続されている。

PMOSトランジスタ35と抵抗R3の接続ノードは出力ノードであり、この出力ノードから出力電圧VOUT1が出力される。

PMOSトランジスタ35の電流通路の一端及び他端間にダイオード接続されたNMOSトランジスタ36が接続されている。このNMOSトランジスタは、降圧回路31の電源を生成している。

さらに、出力ノードには、チャージポンプ回路32と、リセット回路37が接続されている。リセット回路37は、図2に示すリセット回路24と同様である。また、チャージポンプ回路32は、例えば複数のキャパシタとダイオード接続された複数のトランジスタにより構成され、クロック信号CLKに基づき、電源VCCを昇圧する。このチャージポンプ回路32の動作は、検出回路23の出力信号DTに基づき制御される。尚、上記クロック信号CLKは、電圧制御回路15a、15b、15c…において共通である。

上記構成において、不揮発性半導体記憶装置が、例えばサーバー等の12Vの電圧を供給することが可能な装置に適用された場合、VPPパッド14eに電源VPPが供給される。この場合、検出回路23の出力信号DTに基づき、チャージポンプ回路32は、停止状態とされる。このため、電圧制御回路15aは、降圧回路31により、電圧VPPを降圧し、出力ノードから出力電圧VOUT1を出力する。

出力電圧VOUT1は、抵抗R3の抵抗値に従って調整可能とされている。このため、例えば3V〜10Vの可変電圧、又は7Vや8Vの固定の電圧が出力電圧VOUT1として出力される。3V〜10Vの電圧は、例えばデータの書き込み時、非選択ワード線に供給され、7Vや8Vの電圧は、各回路のスイッチを駆動するための電圧として使用される。

一方、VPPパッド14eに電源VPPが供給されていない場合、検出回路23の出力信号DTに基づき、チャージポンプ回路32が駆動可能な状態とされる。このため、チャージポンプ回路32は、電源VCCに基づき、クロック信号CLKに従って出力電圧VOUT1を生成する。

上記第1の実施形態によれば、不揮発性半導体記憶装置のチップ11に、電源電圧VCCが供給されるVCCパッド14aに加えて、電源VCCより高い例えば12Vの電源VPPを供給可能なVPPパッド14eを設け、VPPパッド14eに電源VPPが供給されている場合、電圧制御回路15aのチャージポンプ回路32を使用せず、降圧回路31により所要の出力電圧VOUT1を生成している。このため、チャージポンプ回路32により、電源VCCから所要の出力電圧VOUT1を生成する場合に比べて、電力の変換効率を向上でき、消費電力を低減することができる。

すなわち、チャージポンプ回路32を使用する場合、商用電源100V〜200Vから電源VCC(3.3V)を生成し、この電源VCCを昇圧することとなるため、商用電源100V〜200Vから電源VPP(12V)を生成し、この電源VPPを降圧する場合に比べて、電力の変換効率が低下し、消費電力が増加することとなる。しかし、電源VPPが供給されている場合、チャージポンプ回路32が停止されるため、消費電力を低減できる。

(第2の実施形態)
図4は、第2の実施形態を示すものであり、図4において、図3と同一部分には同一符号を付し、異なる部分についてのみ説明する。

上記第1の実施形態において、降圧回路31に接続された例えばワード線の負荷が大きく変動する場合を考える。演算増幅器OP2を使用した降圧回路31は、出力段を構成するPMOSトランジスタ35の電流供給能力が、ゲート幅Wで規定される。このため、ワード線の負荷が小さい場合、PMOSトランジスタ35のゲート幅Wは小さくても問題ない。しかし、例えばNANDフラッシュメモリの読み出し動作のように、同一ブロックのワード線の殆どが負荷として接続されるような場合、PMOSトランジスタ35のゲート幅Wが小さいとワード線を充電するための能力が低下する。このため、PMOSトランジスタ35のゲート幅Wを大きくする必要がある。

しかし、PMOSトランジスタ35のゲート幅Wを大きくした場合、ワード線の負荷が小さい時、演算増幅器OP2が発振し易くなるという問題がある。

そこで、図4に示すように、第2の実施形態は、降圧回路31の出力ノードに、内部電圧VPP_INTを供給する供給回路41を設けている。

供給回路41は、例えば演算増幅器OP3と、スイッチとしてのNMOSトランジスタ42、ローカルポンプ回路43により構成されている。

演算増幅器OP3の一方入力端には、基準電圧VREFが供給され、他方入力端は、降圧回路31を構成する抵抗R3と抵抗R4aの接続ノードMONBに接続されている。ここで、降圧回路31を構成する演算増幅器OP2の他方入力端は、抵抗R4aと抵抗R4bの接続ノードMONAに接続されている。

演算増幅器OP3の出力端は、ローカルポンプ回路43に接続されている。ローカルポンプ回路43の入力端とNMOSトランジスタ42の電流通路の一端には内部電圧VPP_INTが供給されている。ローカルポンプ回路43は、内部電圧VPP_INTからNMOSトランジスタ42の閾値電圧Vth分だけ高い電圧VPP_INT+Vthを生成する。このローカルポンプ回路43の出力電圧は、NMOSトランジスタ42のゲート電極に供給される。このため、NMOSトランジスタ42の電流通路の他端からVPP_INTと同等の電圧が出力可能とされている。NMOSトランジスタ42の電流通路の他端は、降圧回路31の出力ノードに接続されている。尚、ローカルポンプ回路43に代えて、レベルシフト回路を用いることも可能である。

上記構成において、図5を参照して、第2の実施形態の動作について説明する。

降圧回路31は、抵抗R4aと抵抗R4bの接続ノードMONAの電位を検出し、PMOSトランジスタ35を制御する。この状態において、降圧回路31の出力ノードに接続されたワード線の負荷が増加し、降圧回路31の出力電圧VOUT1が低下した場合、抵抗R4aと抵抗R4bの接続ノードMONAの電位、及び抵抗R3と抵抗R4aの接続ノードMONBの電位が低下する。

演算増幅器OP3は、降圧回路31の接続ノードMONBの電圧と基準電位VREFとを比較し、接続ノードMONBの電圧が基準電圧VREFより低下した場合、例えばハイレベルの信号ENBを出力する。ローカルポンプ回路43は、この信号ENBに応じて起動される。このため、ローカルポンプ回路43の出力電圧によりNMOSトランジスタ42がオンとされ、NMOSトランジスタ42を介して、降圧回路31の出力ノードに内部電圧VPP_INTが供給される。

すなわち、図5にVAで示すように、ローカルポンプ回路43の動作に伴い降圧回路31の出力電圧VOUT1を、供給回路41を用いないVBに比べて高速に昇圧することができる。したがって、ワード線の負荷が増加した場合において、供給回路41から降圧回路31の出力ノードに内部電圧VPP_INTを供給することにより、出力電圧VOUT1を高速且つ安定に保持することができる。

上記第2の実施形態によれば、降圧回路31の出力ノードに供給回路41を設け、降圧回路31の電流供給能力が低下した場合、供給回路41から出力ノードに電圧を供給している。このため、負荷の変動に対して降圧回路31の出力電圧VOUT1を高速且つ安定に保持することができる。

また、負荷が安定した場合、供給回路41は停止され、降圧回路31により、負荷の電圧が保持される。このため、電力消費を抑制することが可能である。

しかも、降圧回路31の出力ノードに供給回路41を設けることにより、降圧回路31の出力段を構成するPMOSトランジスタ35のゲート幅Wを大きくする必要がない。このため、演算増幅器OP2の発振を防止することが可能である。

(第3の実施形態)
図6は、第3の実施形態を示している。図6において、図4と同一部分には同一符号を付し、異なる部分についてのみ説明する。

NANDフラッシュメモリの書き込み動作や読み出し動作において、選択ワード線と非選択ワード線に供給される電圧のレベルは相違されている。このように、各ワード線に異なる電圧を供給する場合において、各ワード線に供給される電圧の立ち上がり波形が揃っているほうが、NANDストリング内のセルのチャネルが局所的にブーストしにくくなるため、信頼性を向上する上で望ましい。

第2の実施形態は、負荷が増加した場合、供給回路41により出力電圧VOUT1をアシストすることにより、ワード線を高速に充電することを可能とした。しかし、図2に示すように、複数の電圧制御回路15a、15b、15c…を用いて、様々な負荷変動に対して、出力電圧VOUT1、VOUT2、VOUT3…の立ち上がり波形を揃えることは困難である。

すなわち、VPPパッド14eに電源VPPが供給されている場合、電圧制御回路15a、15b、15c…は、起動時、降圧回路31により出力電圧VOUT1、VOUT2、VOUT3…を出力する。しかし、各降圧回路31により出力電圧VOUT1、VOUT2、VOUT3…の立ち上がり波形を揃えることは困難である。複数の降圧回路の出力電圧波形を揃える場合、複雑な制御回路が必要となり、チップサイズが増加する恐れを有している。

これに対して、チャージポンプ回路32は、クロック信号CLKにより駆動され、クロック信号CLKの周波数を負荷に応じて変化させることにより、電圧の供給能力を変化させることができる。

そこで、第3の実施形態は、負荷としてのワード線を充電開始時、降圧回路31を停止させてチャージポンプ回路32を動作させ、ワード線の電圧が定常的となった時、チャージポンプ回路32を停止させて、降圧回路31を動作させることにより、簡単な構成の回路によって、複数の電圧の立ち上がり波形を揃えることを可能とする。

図6に示すように、第3の実施形態は、降圧回路31とチャージポンプ回路32との間に、タイミング制御回路61を設けている。

タイミング制御回路61は、例えば演算増幅器OP4、オア回路62、63、遅延回路64、65、インバータ回路66により構成されている。

演算増幅器OP4の一方入力端には、基準電圧VREFが供給され、他方入力端は、降圧回路31を構成する抵抗R3と抵抗R4aの接続ノードMONBに接続されている。演算増幅器OP4の出力端は、オア回路62の一方入力端に接続されるとともに、遅延回路64を介してオア回路62の他方入力端に接続されている。このオア回路62の出力端は、チャージポンプ回路32に接続されている。

また、演算増幅器OP4の出力端は、インバータ回路66を介して、オア回路63の一方入力端に接続されるとともに、遅延回路65を介してオア回路63の他方入力端に接続されている。このオア回路63の出力端は、降圧回路31を構成する演算増幅器OP2の電源端に接続されている。

上記オア回路62、63、遅延回路64、65は、演算増幅器OP4から出力される信号ENB、又は/ENBの立下りを所定時間遅延する立下り遅延回路D1、D2をそれぞれ構成している。

上記構成において、図7を参照して、第3の実施形態動作について説明する。

先ず、時刻t1において、電圧制御回路15aの出力ノードに負荷としてのワード線が接続されたとき、降圧回路31を停止させ、チャージポンプ回路32を起動させてワード線を受電し、演算増幅器OP4により、ワード線の電圧が所要の電圧(ターゲット電圧)に近接したとき、チャージポンプ回路32を停止させて、降圧回路31を起動し、降圧回路31から安定した電圧をワード線に供給する。

すなわち、図7に示す時刻t1において、例えば書き込み動作又は読み出し動作が起動された場合、降圧回路31の出力ノードの電圧は基準電圧VREFより低い状態となっている。このため、タイミング制御回路61を構成する演算増幅器OP4の出力信号ENBは、ハイレベルとなっており、この信号ENBは、立下り遅延回路D1を介してチャージポンプ回路32に供給される。

チャージポンプ回路32は、この信号ENBに基づき起動され、昇圧動作を開始する。このため、電圧制御回路15aの出力電圧VOUT1が上昇する。このとき、ワード線WLは、未だ電圧制御回路15aの出力ノードに接続されていないため、ワード線WLの電位は変化しない。

さらに、このとき、インバータ回路66により反転された演算増幅器OP4の出力信号/ENBは、オア回路63、遅延回路64により構成された立下り遅延回路D2を介して降圧回路31を構成する演算増幅器OP2に供給される。このため、演算増幅器OP2は、出力信号/ENBに基づき、停止状態に設定されている。

上記チャージポンプ回路32の動作に伴い、出力電圧VOUT1が上昇し、降圧回路31の接続ノードMONBの電圧が基準電圧VREF以上となると(時刻t2)、演算増幅器OP4の出力信号ENBがローレベルに反転する。この信号ENBは、図7に破線で示すように、立下り遅延回路D1により遅延され、チャージポンプ回路32に供給される。このため、チャージポンプ回路32は停止される。

一方、演算増幅器OP4から出力され、インバータ回路66により反転された信号/ENBは、立下り遅延回路D2を介して降圧回路31を構成する演算増幅器OP2に供給される。このとき、信号/ENBの立ち上がり遅延されないため、演算増幅器OP2は、チャージポンプ回路32が停止される前に、起動される。このため、出力電圧VOUT1は、間断なく出力される。この状態において、出力電圧VOUT1は、降圧回路31により保持される。

この後、時刻t3において、ワード線WLが電圧制御回路15aの出力ノードに接続されると、時刻t4において、降圧回路31の接続ノードMONBの電圧が基準電圧VREFより若干低下する。このため、演算増幅器OP4の出力信号ENBがローレベルからハイレベルに変化する。この信号ENBは、立ち下がり遅延回路D1を介して遅延されることなく、チャージポンプ回路32に供給される。このため、チャージポンプ回路32は、信号ENBに応じて即、昇圧動作を開始する。

また、インバータ回路66により反転された信号/ENBは、立ち下り遅延回路D2により遅延されて降圧回路31に供給される。このため、降圧回路31は、チャージポンプ回路32が起動された後、停止されるため、出力電圧VOUT1の大きな電圧低下を防止できる。

この後、出力電圧VOUT1が上昇し、時刻t5において、接続ノードMONBの電圧が基準電圧VREFを超えると、上述した動作により、チャージポンプ回路32が停止され、降圧回路31が駆動される。この後、降圧回路31により、ワード線WLの電圧が保持される。

上記第3の実施形態によれば、ワード線の充電開始時、降圧回路31を停止させて、チャージポンプ回路32によりワード線を充電し、ワード線の電圧がターゲット電圧に近づいた時点において、チャージポンプ回路32を停止し、降圧回路31により安定した電圧をワード線に供給している。各電圧制御回路15a、15b、15c…を構成するチャージポンプ回路32は、図示せぬ同一のクロック信号により動作される。このため、各電圧制御回路15a、15b、15c…を構成するチャージポンプ回路32を同時に起動することが可能であり、各電圧制御回路15a、15b、15c…の出力電圧VOUT1、VOUT2、VOUT3…の立ち上がりを揃えることが可能である。

また、上記制御を行うために必要な構成は、本質的には演算増幅器OP4とインバータ回路66であるため、簡単な構成により実現することが可能である。

さらに、チャージポンプ回路32は、ワード線の充電開始時に動作し、ワード線がターゲット電圧となった場合、降圧回路31によりワード線の電圧が保持され、チャージポンプ回路32が停止しているため、消費電力を削減することが可能である。

また、演算増幅器OP4の出力信号ENBは、立ち下がり遅延回路D1、D2により、信号ENBの立ち下りが遅延されている。このため、チャージポンプ回路32と降圧回路31の動作をオーバーラップさせることが可能である。したがって、チャージポンプ回路32と降圧回路31の動作が切換るとき、電圧制御回路15aの出力電圧VOUT1の低下を防止することが可能である。

さらに、電圧制御回路15aの出力電圧VOUT1がターゲット電圧となった状態において、チャージポンプ回路32を停止させて、降圧回路31を駆動させている。仮に、降圧回路31を用いず、チャージポンプ回路32のみで上記動作を行った場合、出力電圧VOUT1がターゲット電圧となった状態後もチャージポンプ回路32が動作している。この場合、図7に破線で示すように、接続ノードMONBの電圧が基準電圧VREFより低くなる毎に、演算増幅器OP4からハイレベルの信号ENBが出力され、チャージポンプ回路32が頻繁に駆動されることが予想される。このため、出力電圧VOUT1が図7に破線で示すように、鋸歯状波となり、出力電圧VOUT1が不安定となることが考えられる。

しかし、第3の実施形態のように、出力電圧VOUT1がターゲット電圧となった以降、降圧回路31により出力電圧VOUT1を供給することにより、出力電圧VOUT1を安定に保持することが可能である。

尚、図2に示す検地回路23は、VPPパッド14eの電圧を検地する必要がない場合、省略することが可能である。

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

11…チップ、12…コア回路部、14a…VCCパッド、パッド14d…VSS、14e…VPPパッド、15a、15b、15c…電圧制御回路、31…降圧回路、32…チャージポンプ回路、D1、D2…立ち下がり遅延回路。

Claims (5)

  1. 電気的に書き換え可能な不揮発性メモリセルと、
    前記不揮発性メモリセルを駆動するポンプ回路を含む電源回路と、
    接地電圧が供給される接地パッドと、
    第1の電源が供給される第1の電源パッドと、
    前記第1の電源の電圧より高い第2の電源が供給される第2の電源パッドと、
    前記第2の電源パッドに接続され、前記第2の電源を降圧し、前記第2の電源より低い電圧を出力する降圧回路と、
    前記第1の電源に基づき、前記第2の電源の電圧より高い電圧をするポンプ回路と
    を具備することを特徴とする不揮発性半導体記憶装置。
  2. 前記降圧回路により生成された電圧と基準電圧とを比較し、前記電圧が前記基準電圧より低い場合、前記昇圧回路を起動するための信号を出力する第1の検出回路とを
    さらに具備することを特徴とする請求項1記載の不揮発性半導体記憶装置。
  3. 前記第1の検出回路の出力信号を遅延する遅延回路をさらに具備することを特徴とする請求項2記載の不揮発性半導体記憶装置。
  4. 前記降圧回路により生成された電圧と基準電圧とを比較し、信号を出力する第2の検出回路と
    前記第2の検出回路の出力信号に基づき、前記第2の電源を前記降圧回路の出力端に供給する供給回路と、
    をさらに具備することを特徴とする請求項1記載の不揮発性半導体記憶装置。
  5. 前記合成回路は、前記第2の電源が供給されるトランジスタと、
    前記トランジスタのゲート電極に供給する電圧を生成するポンプ回路と
    を具備することを特徴とする請求項4記載の不揮発性半導体記憶装置。
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