JP4669688B2 - 電源回路及びそれを用いた半導体記憶装置 - Google Patents

Description

本発明は、電源回路及びそれを用いた半導体記憶装置に関する。

半導体記憶装置として、例えば、電気的にデータの書き込み／読み出し／消去を行う不揮発性メモリ装置（フラッシュメモリ、ＥＥＰＲＯＭ等）は、低電圧及び単一電源化の要求に伴い、装置内部に昇圧回路を有した電源回路を内蔵しており、一のワード線（以下、ＷＬ（Ward Line）と称する。）毎に接続された複数のメモリセルのゲート電極へと供給する電圧（以下、ＷＬ電圧と称する。）を、当該電源回路の昇圧回路による昇圧動作及び降圧回路による降圧動作によって生成していた。

図７は、従来の電源回路におけるＷＬ電圧昇圧時の様子を示す図である。同図に示されるように、接地電位０Ｖから目的とする目的電圧ＶＲＥＦへと近づけるように、ＷＬ電圧の昇圧がなされていた（例えば、以下に示す特許文献１を参照）。
特開２００４−１２７４６４号公報

ところで、図７に示した従来の場合のように、ＷＬ電圧の昇圧を接地電位０Ｖから開始した場合に、電源回路の昇圧回路による昇圧動作によって目的電圧ＶＲＥＦまで近づけるには時間がかかり、昇圧効率の低下、ひいては電源回路における消費電力の増加を招いていた。

前述した課題を解決する主たる本発明は、一の電圧供給線に夫々の制御電極が接続される複数のメモリセルを有したメモリセル群に対し、前記電圧供給線を介して前記制御電極に供給すべき電圧を生成する電源回路において、前記電圧供給線を介して前記制御電極に供給すべき所望の目的電圧を生成する目的電圧生成回路と、前記電圧供給線の電圧の昇圧を行う昇圧回路と、前記電圧供給線の電圧の降圧を行う降圧回路と、一方の入力端子には前記目的電圧生成回路から前記目的電圧が供給されるとともに、他方の入力端子には前記電圧供給線の電圧が供給されており、前記電圧供給線の電圧と前記目的電圧生成回路において生成された前記目的電圧との比較を行う比較器と、一方の端子に前記電源電圧が供給されるとともに他方の端子に前記昇圧回路及び前記降圧回路の出力が接続されるスイッチング素子と、前記電圧供給線の電圧を前記目的電圧とさせる場合、前記スイッチング素子をオンさせて、前記電圧供給線の電圧を、あらかじめ電源電圧に設定した後、前記スイッチング素子をオフさせて、前記電圧供給線の電圧を、前記比較器における比較結果に応じて、前記昇圧回路によって昇圧若しくは前記降圧回路によって降圧させることで前記目的電圧へと近づける制御回路と、前記目的電圧生成回路と前記一方の入力端子との間に接続され、前記目的電圧生成回路から前記一方の入力端子への前記目的電圧の供給を制御するアナログスイッチと、一方の電極が前記アナログスイッチと前記一方の入力端子との間の信号線と接続されるとともに、他方の電極が接地される容量素子と、を有しており、前記制御回路は、前記比較結果において前記電圧供給線の電圧が前記目的電圧に達するまでの間、前記アナログスイッチをオンさせるとともに、前記容量素子に前記目的電圧を保持させておき、前記比較結果において前記電圧供給線の電圧が前記目的電圧に達したとき、前記アナログスイッチをオフさせるとともに、前記一方の入力端子には前記容量素子に保持させておいた前記目的電圧を供給させること、とする。

本発明によれば、消費電力を低減させた電源回路及びそれを用いた半導体記憶装置を提供することができる。

＝＝＝ 半導体記憶装置の構成 ＝＝＝
図１は、本発明の一実施形態に係る電源回路を含めた半導体記憶装置の構成を示す図である。なお、以下の説明において、半導体記憶装置は、電気的にデータの書き込み／読み出し／消去を行う不揮発性メモリ装置（フラッシュメモリ、ＥＥＰＲＯＭ等）とする。

メモリセルアレイ１０（『メモリセル群』）は、カラム方向（『第１の方向』）へと配列される複数のメモリセル１１夫々のゲート電極（『制御電極』）が一のワード線１２（以下、ＷＬと称する。『電圧供給線』）に接続されるとともに、カラム方向とは直交するロウ方向（『第２の方向』）へ配列された複数のメモリセル１１夫々のドレイン電極が、メモリセル１１に保持されたデータを読み出すための一のビット線１３（以下、ＢＬ(Bit Line)と称する。『データ線』）に接続され、さらに、メモリセル１１夫々のソース電極を接地させて形成される。

メモリセル１１は、ゲート電極とドレイン／ソース電極間に存するフローティングゲート電極への電子の注入状況に基づいて「０」又は「１」を記憶保持する。メモリセル１１は、例えば、スプリットゲート（Split Gate）型ＭＯＳトランジスタや、スタックドゲート（Stacked Gate）型ＭＯＳトランジスタ等によって構成される。

ＷＬ１２は、マトリクス状に配列されたメモリセル１１の中から一列を選択するための制御信号線のことである。メモリセル１１夫々は、ＷＬ１２とＢＬ１３の交差点に配設され、読み出し／書き込みを行なうアドレスに対応したＷＬ１２の電圧（以下、ＷＬ電圧と称する。）を所定の目的電圧へと昇圧／降圧させることで、書き込み／読み出し／消去が可能となる。

ＢＬ１３は、メモリセル１１に保持されたデータを取り出すための信号線のことである。ＷＬ電圧を所定の目的電圧へと昇圧／降圧させたＷＬに接続されるメモリセル１１は、当該メモリセル１１に保持されたデータをＢＬ１３に出力することで、データの読み出しを行なう。なお、メモリセル１１からデータが読み出される際には、ＢＬ１３に読み出された段階の電圧は数百ｍＶ程度と低いため、通常、センスアンプと呼ばれる増幅回路によって電圧増幅がなされる。

制御回路２０は、外部から受信した所定のコマンド信号（チップ／ライト／リードイネーブル信号など）及びアドレス信号に基づいて、書き込み／読み出し／消去を行うロウアドレスに対応したＷＬ１２及びカラムアドレスに対応したＢＬ１３を選択するための信号を、ロウアドレスデコーダ３０及びカラムアドレスデコーダ４０へと供給する。

ロウアドレスデコーダ３０は、ＷＬ電圧生成回路５１において生成されたＷＬ電圧が一斉に供給されるとともに夫々のロウアドレスに対応づけられたロウアドレス選択部３０１を有する。なお、ロウアドレス選択部３０１は、たすきがけ接続されたＰ型ＭＯＳＦＥＴ３０２、３０３と、Ｐ型ＭＯＳＦＥＴ３０２、３０３夫々の接地側に設けられるとともに相補的にオン／オフさせるＮ型ＭＯＳＦＥＴ３０４、３０５と、によって構成される。すなわち、ロウアドレス選択部３０１において、Ｎ型ＭＯＳＦＥＴ３０４、３０５が相補的にオン／オフされることで、書き込み／読み出し／消去を行うロウアドレスに対応したＷＬ１２が選択されるのである。

カラムアドレスデコーダ４０は、各カラムアドレスに対応づけられたＢＬ１３に夫々接続されるＰ型ＭＯＳＦＥＴ４１を有する。そして、制御回路２０から指定されたＢＬ１３上にあるＰ型ＭＯＳＦＥＴ４１をオンさせることで、書き込み／読み出し／消去を行うカラムアドレスに対応したＢＬ１３が選択されるのである。

電源回路５０は、ＷＬ１２夫々にゲート電極が接続された複数のメモリセル１１に対して、ＷＬ１２を介してゲート電極に供給すべきＷＬ電圧を生成するものである。また、電源回路５０は、ＷＬ１２を介してゲート電極に供給すべき所望の目的電圧を生成する場合には、ＷＬ電圧を、あらかじめ電源電圧ＶＤＤに設定した上で、昇圧若しくは降圧させることで目的電圧へと近づけることとする。この結果、接地電位（０Ｖ）からＷＬ電圧の昇圧を行う従来例と比して、昇降圧効率ならびに昇降圧時間の改善が図られ、ひいては、電源回路５０の消費電力の低減化が図られることとなる。

なお、電源回路５０は、ＷＬ電圧の生成を行うＷＬ電圧生成回路５１と、ＷＬ電圧生成回路５１における各種制御信号を生成する制御信号生成部５２と、を有する。つぎに、ＷＬ電圧生成回路５１、制御信号生成部５２の構成を夫々説明する。

＝＝＝ 電源回路の構成 ＝＝＝
＜ＷＬ電圧生成回路＞
図３を適宜参照しつつ、図２をもとに、本発明の一実施形態に係るＷＬ電圧生成回路５１の構成を説明する。

ＷＬ電圧生成回路５１は、バイアス発生回路５１０、発振回路５１１、第１の昇圧回路５１２、第２の昇圧回路５１３、目的電圧生成回路５１４、降圧回路５１５、Ｐ型ＭＯＳＦＥＴ５１６、アナログスイッチ５１７、容量素子５１８、比較器５１９、を有する。

バイアス発生回路５１０は、ＥＮ端子に供給されるＥＮＡＢ１信号が「Ｈ」の場合、発振回路５１１、目的電圧生成回路５１４、降圧回路５１５、比較器５１９夫々にＢＩＡＳＯＵＴ端子を介して供給するバイアス（電圧又は電流）を生成する。一方、ＥＮ端子に供給されるＥＮＡＢ１信号が「Ｌ」の場合、バイアス発生回路５１０は、バイアス生成を停止する。

発振回路５１１は、例えば、リングオスシレータによって構成される。発振回路５１１は、ＢＩＡＳ端子にバイアスが供給された状態にあり且つＥＮ端子に供給されるＥＮＡＢ２信号が「Ｈ」の場合、第１の昇圧回路５１２及び第２の昇圧回路５１３夫々にＣＬＫＯＵＴ端子を介して供給する発振クロック信号ＣＬＫを生成する。この発振クロック信号ＣＬＫは、第１の昇圧回路５１２及び第２の昇圧回路５１３における昇圧動作に用いられる。一方、ＥＮ端子に供給されるＥＮＡＢ２信号が「Ｌ」の場合、発振回路５１１は、発振クロック信号の生成を停止する。

第１の昇圧回路５１２は、ＥＮ端子に供給されるＣＰＬ２ＥＮ信号が「Ｈ」の場合、発振回路５１１において生成された発振クロック信号ＣＬＫの入力を許可する。この結果、第１の昇圧回路５１２では、発振クロック信号ＣＬＫに基づいて電源電圧ＶＣＣから昇圧がなされていき、昇圧電圧ＨＶ１が生成される。また、第１の昇圧回路５１２は、ＥＮ端子に供給されるＣＰＬ２ＥＮ信号が「Ｌ」の場合、発振回路５１１において生成された発振クロック信号ＣＬＫの入力を禁止して、昇圧電圧ＨＶ１の生成を停止する。なお、昇圧電圧ＨＶ１はメモリセル１１のゲート電極に供給されるＷＬ電圧であり、ＨＶＯＵＴ端子及びＷＬ端子を介してロウアドレスデコーダ３０へと供給される。また、昇圧電圧ＨＶ１は、差動増幅器を用いて構成される比較器５１９の反転入力端子にもＨＶＯＵＴ端子を介して供給される。

第２の昇圧回路５１３は、ＥＮ端子に供給されるＥＮＡＢ２信号が「Ｈ」の場合、発振回路５１１において生成された発振クロック信号ＣＬＫの入力を許可する。この結果、第２の昇圧回路５１３では、発振クロック信号ＣＬＫに基づいて電源電圧ＶＣＣから昇圧がなされていき、昇圧電圧ＨＶ２が生成される。また、第２の昇圧回路５１３は、ＥＮ端子に供給されるＥＮＡＢ２信号が「Ｌ」の場合、発振回路５１１において生成された発振クロック信号ＣＬＫの入力を禁止して、昇圧電圧ＨＶ２の生成を停止する。なお、昇圧電圧ＨＶ２は、目的電圧生成回路５１４において目的電圧ＶＲＥＦを生成するための電圧であり、ＨＶＯＵＴ端子を介して目的電圧生成回路５１４へと供給される。

第１の昇圧回路５１２及び第２の昇圧回路５１３は、図２中に示すように、一方の端子に電源電圧ＶＣＣを供給した直列接続のダイオード素子（５１２１、５１３１）と、一方の電極には発振クロック信号ＣＬＫが供給され他方の電極には各ダイオード素子（５１２１、５１３１）間と接続した容量素子（５１２２、５１３２）と、隣り合う容量素子（５１２２、５１３２）に供給する発振クロック信号ＣＬＫの位相を反転させるためのインバータ素子（５１２３、５１３３）と、によって構成できる。

第１の昇圧回路５１２及び第２の昇圧回路５１３は、前述した構成において、ＥＮ端子に供給されるＣＰＬ２ＥＮ信号／ＥＮＡＢ２信号が「Ｈ」の場合、発振クロック信号ＣＬＫの入力に応じて、ダイオード素子（５１２１、５１３１）間の電圧が、電源電圧ＶＣＣ側から昇圧電圧ＨＶ１、ＨＶ２の出力側に向けて段階的に昇圧されていく。そして、最終的には、直列接続のダイオード素子（５１２１、５１３１）の他方の端子において、“４ＶＣＣ−４ＶＦ（ダイオード素子（５１２１、５１３１）の順方向電圧）”のレベルを有した昇圧電圧（ＨＶ１、ＨＶ２）が生成される。一方、ＥＮ端子に供給されるＣＰＬ２ＥＮ信号／ＥＮＡＢ２信号が「Ｌ」の場合、発振クロック信号ＣＬＫの入力が禁止されるので昇圧動作が停止し、直列接続のダイオード素子（５１２１、５１３１）の他方の端子における昇圧電圧（ＨＶ１、ＨＶ２）のレベルが保持される。

目的電圧生成回路５１４は、ＢＩＡＳ端子にバイアスが供給された状態にあり且つＥＮ端子に供給されるＥＮＡＢ２信号が「Ｈ」の場合、メモリセル１１に対して書き込み／読み出し／消去を行わせるために必要な目的電圧ＶＲＥＦを、第２の昇圧回路５１３から供給された昇圧電圧ＨＶ２をもとに生成するものである。なお、目的電圧ＶＲＥＦは、ＶＲＥＦＯＵＴ端子を介してアナログスイッチ５１７へと供給される。一方、ＥＮ端子に供給されるＥＮＡＢ２信号が「Ｌ」の場合、目的電圧生成回路５１４は、目的電圧ＶＲＥＦの生成を停止する。

目的電圧生成回路５１４は、図２中に示すように、ダイオード接続されたＰ型ＭＯＳＦＥＴ５１４１とＰ型ＭＯＳＦＥＴ５１４２夫々のゲート電極を接続するとともに、ソース電極が共通に接続されて構成されるカレントミラー回路と、ダイオード接続されたＰ型ＭＯＳＦＥＴ５１４１のドレイン電極に対してドレイン電極を接続させるソース接地型のＮ型ＭＯＳＦＥＴ５１４３と、Ｐ型ＭＯＳＦＥＴ５１４２のドレイン電極と接地間に設けた抵抗素子５１４４と、によって構成できる。なお、前述したカレントミラー回路には第２の昇圧回路５１３において生成された昇圧電圧ＨＶ２が供給される。また、Ｎ型ＭＯＳＦＥＴ５１４３のゲート電極にはバイアス電圧Ｖｂが供給される。そして、Ｐ型ＭＯＳＦＥＴ５１４２と抵抗素子５１４４の接続点の電圧が、目的電圧ＶＲＥＦとして取り出されることとなる。

具体的に、目的電圧生成回路５１４は、前述した構成において、ＥＮ端子に供給されるＥＮＡＢ２信号が「Ｈ」の場合には、Ｎ型ＭＯＳＦＥＴ５１４３のゲート電極にバイアス電圧Ｖｂが供給され、Ｎ型ＭＯＳＦＥＴ５１４３はオンとなる。このとき、Ｐ型ＭＯＳＦＥＴ５１４１、５１４２のゲート電極が、Ｎ型ＭＯＳＦＥＴ５１４３を介して接地電位へと引き込まれるため、Ｐ型ＭＯＳＦＥＴ５１４１、５１４２は夫々オンする。この結果、カレントミラー回路が動作することで得られる電流Ｉと、抵抗素子５１４４の抵抗値Ｒと、によって、目的電圧ＶＲＥＦは抵抗素子５１４４の電圧降下分Ｒ×Ｉとなる。一方、ＥＮ端子に供給されるＥＮＡＢ２信号が「Ｌ」の場合には、Ｎ型ＭＯＳＦＥＴ５１４３のゲート電極に供給されるバイアス電圧Ｖｂは「Ｈ」レベルに固定され、Ｐ型ＭＯＳＦＥＴ５１４１、５１４２は夫々オフとなる。このとき、カレントミラー回路は動作せず、目的電圧ＶＲＥＦは抵抗素子５１４４を介して接地電位に固定される。

降圧回路５１５は、ＢＩＡＳ端子にバイアスが供給された状態にあり且つＥＮ端子に供給されるＤＣＳＥＮ信号が「Ｈ」の場合、メモリセル１１のゲート電極に供給されるＷＬ電圧の降圧を行う。一方、ＥＮ端子に供給されるＤＣＳＥＮ信号が「Ｌ」の場合、降圧回路５１５は、ＷＬ電圧の降圧を停止する。

降圧回路５１５は、図２中に示すように、Ｐ型ＭＯＳＦＥＴ５１５１を用いて構成できる。なお、Ｐ型ＭＯＳＦＥＴ５１５１において、ゲート電極にはバイアス電圧Ｖｂが供給され、ソース電極にはＰ型ＭＯＳＦＥＴ５１６のドレイン電極が接続され、さらに、ドレイン電極を接地させる。また、Ｐ型ＭＯＳＦＥＴ５１５１のソース電極は、第１の昇圧回路５１２のＨＶＯＵＴ端子とＷＬ端子との間に接続される。

降圧回路５１５は、前述した構成において、ＥＮ端子に供給されるＤＣＳＥＮ信号が「Ｈ」の場合には、Ｐ型ＭＯＳＦＥＴ５１５１のゲート電極にバイアス電圧Ｖｂが供給され、Ｐ型ＭＯＳＦＥＴ５１５１はオンとなる。このとき、ＨＶＯＵＴ端子とＷＬ端子間の電圧、すなわちＷＬ電圧は、Ｐ型ＭＯＳＦＥＴ５１６及びＰ型ＭＯＳＦＥＴ５１５１の抵抗比に応じて電源電圧ＶＤＤを分圧した電圧へと降圧される。一方、ＥＮ端子に供給されるＤＣＳＥＮ信号が「Ｌ」の場合には、Ｐ型ＭＯＳＦＥＴ５１５１のゲート電極に供給されるバイアス電圧Ｖｂは「Ｈ」レベルに固定され、Ｐ型ＭＯＳＦＥＴ５１５１はオフとなり、降圧動作は停止する。

Ｐ型ＭＯＳＦＥＴ５１６は、本発明に係る『スイッチング素子』の一実施形態である。Ｐ型ＭＯＳＦＥＴ５１６において、ゲート電極にはＥＮＡＢ１信号が供給され、ソース電極（『一方の端子』）には電源電圧ＶＤＤが供給され、ドレイン電極（『他方の端子』）にはＰ型ＭＯＳＦＥＴ５１５１のソース電極が接続される。ここで、Ｐ型ＭＯＳＦＥＴ５１６のゲート電極に「Ｌ」のＥＮＡＢ１信号が供給されたとき、Ｐ型ＭＯＳＦＥＴ５１６はオンとなり、ＷＬ電圧は電源電圧ＶＤＤに設定される。一方、Ｐ型ＭＯＳＦＥＴ５１６のゲート電極に「Ｈ」のＥＮＡＢ１信号が供給されたとき、Ｐ型ＭＯＳＦＥＴ５１６はオフとなり、ＷＬ電圧の電源電圧ＶＤＤの設定は解除される。

アナログスイッチ５１７は、目的電圧生成回路５１４のＶＲＥＦＯＵＴ端子と比較器５１９の非反転入力端子との間に設けられ、ＶＲＦＥＫＰＸ信号に基づいて、目的電圧生成回路５１４のＶＲＥＦＯＵＴ端子から比較器５１９の非反転入力端子への目的電圧ＶＲＥＦの供給を制御する。すなわち、ＶＲＥＦＫＰＸ信号が「Ｈ」の場合、アナログスイッチ５１７はオンとなり、目的電圧生成回路５１４のＶＲＥＦＯＵＴ端子から比較器５１９の非反転入力端子への目的電圧ＶＲＥＦの供給がなされる。一方、ＶＲＥＦＫＰＸ信号が「Ｌ」の場合、アナログスイッチ５１７はオフとなり、目的電圧生成回路５１４のＶＲＥＦＯＵＴ端子から比較器５１９の非反転入力端子への目的電圧ＶＲＥＦの供給が停止する。

容量素子５１８は、アナログスイッチ５１７と比較器５１９の非反転入力端子との間に設けられる。容量素子５１８において、一方の電極がアナログスイッチ５１７と比較器５１９の非反転入力端子との間の信号線と接続されるとともに、他方の電極が接地される。すなわち、アナログスイッチ５１７がオンの場合、目的電圧生成回路５１４において生成
された目的電圧ＶＲＥＦが容量素子５１８の両電極間に保持される。一方、アナログスイッチ５１７がオフの場合、容量素子５１８の両電極間に保持された目的電圧ＶＲＥＦが、比較器５１９の非反転入力端子に供給される。

比較器５１９は、非反転入力端子（『一方の入力端子』）には目的電圧生成回路５１４から目的電圧ＶＲＥＦが供給されるとともに、反転入力端子（『他方の入力端子』）にはＷＬ電圧が供給されており、ＥＮ端子に供給されるＥＮＡＢ１信号が「Ｈ」の場合、ＷＬ電圧と目的電圧ＶＲＥＦとの比較動作を行う。一方、ＥＮ端子に供給されるＥＮＡＢ１信号が「Ｌ」の場合、比較器５１９は、比較動作を停止する。なお、比較器５１９の比較出力としては、ＷＬ電圧が目的電圧ＶＲＥＦを超えない場合に「Ｈ」とし、ＷＬ電圧が目的電圧ＶＲＥＦを超える場合「Ｌ」とする。また、比較器５１９の比較出力は、ＣＭＰＯＵＴ端子を介して制御信号生成部５２へと供給される。

＜制御信号生成部＞
図４をもとに、本発明の『制御回路』の一実施形態に係る制御信号生成部５２の構成を説明する。

まず、制御信号生成部５２は、バイアス発生回路５１０と比較器５１９の動作／停止と、Ｐ型ＭＯＳＦＥＴ５１６のオン／オフを制御するためのＥＮＡＢ１信号を生成する。なお、ＥＮＡＢ１信号は、電源回路５０を起動する際に「Ｌ」から「Ｈ」へと立ち上がり、リセットがなされるまで「Ｈ」を継続することとする。

ＥＮＡＢ１信号遅延部５２１は、ＥＮＡＢ１信号の「Ｌ」から「Ｈ」への立ち上りを遅延させるものである。遅延させたＥＮＡＢ１信号は、Ｄ型フリップフロップ５２３のクロック信号と、Ｄ型フリップフロップ５２４のリセット信号として用いられる。

リセット信号生成部５２２は、ＥＮＡＢ１信号、ＣＭＰＯＵＴ端子に供給された比較器５１９の比較出力に基づいて、Ｄ型フリップフロップ５２３をリセットさせるための「Ｌ」のリセット信号を生成する。例えば、ＥＮＡＢ１信号が「Ｌ」、比較器５１９の比較出力が「Ｈ」の少なくともいずれか一方が成り立つ場合に、「Ｌ」のリセット信号が生成される。

Ｄ型フリップフロップ５２３は、ＥＮＡＢ１信号遅延部５２１において遅延させたＥＮＡＢ１信号をクロック信号として用い、継続して「Ｈ」を出力する。また、リセット信号生成部５２２から「Ｌ」のリセット信号が供給されたとき、リセットがなされて「Ｌ」を出力する。なお、Ｄ型フリップフロップ５２３の出力は、ＣＰＬ２ＥＮ信号及びＤＣＳＥＮ信号の生成に用いられる。

Ｄ型フリップフロップ５２４は、ＣＭＰＯＵＴ端子に供給された比較器５１９の比較出力の反転信号をクロック信号として用い、継続して「Ｈ」を出力する。また、ＥＮＡＢ１信号遅延部５２１から供給された「Ｌ」のＥＮＡＢ１信号が供給されたとき、リセットがなされて「Ｌ」を出力する。なお、Ｄ型フリップフロップ５２４の出力は、主として、ＶＲＥＦＫＰＸ信号及びＥＮＡＢ２信号の生成に用いられる。

ＣＰＬ２ＥＮ信号生成部５２５は、ＥＮＡＢ１信号遅延部５２１において遅延させたＥＮＡＢ１信号、Ｄ型フリップフロップ５２３の反転出力、ＥＮＡＢ２信号に基づいて、第１の昇圧回路５１２の動作（「Ｈ」の場合）／停止（「Ｌ」の場合）を制御するためのＣＰＬ２ＥＮ信号を生成する。例えば、ＥＮＡＢ１信号遅延部５２１において遅延させたＥＮＡＢ１信号、Ｄ型フリップフロップ５２３の反転出力、ＥＮＡＢ２信号の少なくともいずれかが「Ｌ」の場合、ＣＰＬ２ＥＮ信号は「Ｌ」となり、第１の昇圧回路５１２を停止させる。

ＶＲＥＦＫＰＸ信号生成部５２６は、ＥＮＡＢ１信号、比較器５１９の比較出力の反転信号、Ｄ型フリップフロップ５２４の出力に基づいて、アナログスイッチ５１７のオン（「Ｈ」の場合）／オフ（「Ｌ」の場合）を制御するためのＶＲＥＦＫＰＸ信号を生成する。例えば、ＥＮＡＢ１信号が「Ｌ」、比較器５１９の比較出力の反転信号及びＤ型フリップフロップ５２４の出力がともに「Ｈ」の少なくともいずれかが成り立つ場合、ＶＲＥＦＫＰＸ信号は「Ｌ」となり、アナログスイッチ５１７はオフし、容量素子５１８の両電極間に保持された目的電圧ＶＲＥＦが、比較器５１９の非反転入力端子に供給される。

ＥＮＡＢ２信号生成部５２７は、ＥＮＡＢ１信号、比較器５１９の比較出力の反転信号、Ｄ型フリップフロップ５２４の出力に基づいて、発振回路５１１、第２の昇圧回路５１３、目的電圧生成回路５１４の動作（「Ｈ」の場合）／停止（「Ｌ」の場合）を制御するためのＥＮＡＢ２信号を生成する。例えば、ＥＮＡＢ１信号が「Ｌ」、比較器５１９の比較出力の反転信号及びＤ型フリップフロップ５２４の出力がともに「Ｈ」の少なくともいずれかが成り立つ場合、ＥＮＡＢ２信号は「Ｌ」となり、発振回路５１１、第２の昇圧回路５１３、目的電圧生成回路５１４を停止させる。

制御信号生成部５２は、前述した構成において、ＷＬ電圧を目的電圧ＶＲＥＦへと近づける場合、ＥＮＡＢ１信号を「Ｌ」にすることでＰ型ＭＯＳＦＥＴ５１６をオンさせて、ＷＬ電圧をあらかじめ電源電圧ＶＤＤに設定しておく。その後、制御信号生成部５２は、ＥＮＡＢ１信号を「Ｌ」から「Ｈ」へと立ち上げることでＰ型ＭＯＳＦＥＴ５１６をオフさせて、ＷＬ電圧の電源電圧ＶＤＤの設定を解除する。そして、制御信号生成部５２は、比較器５１９における比較出力に応じて、ＣＰＬ２ＥＮ信号を「Ｌ」から「Ｈ」へと立ち上げてＷＬ電圧を第１の昇圧回路５１２によって昇圧させるか、若しくは、ＤＣＳＥＮ信号を「Ｌ」から「Ｈ」へと立ち上げてＷＬ電圧を降圧回路５１５によって降圧させることで、目的電圧ＶＲＥＦへと近づけることとなる。

また、制御信号生成部５２は、ＷＬ電圧の電源電圧ＶＤＤの設定を解除した後、ＷＬ電圧を電源電圧ＶＤＤよりも高い目的電圧ＶＲＥＦ（電源電圧ＶＤＤ＜目的電圧ＶＲＥＦ）へと近づける場合、ＥＮＡＢ２信号を「Ｌ」から「Ｈ」へと立ち上げて、発振回路５１１、第２の昇圧回路５１３、目的電圧生成回路５１４を動作可能な状態へと切り替える。さらに、ＶＲＥＦＫＰＸ信号も「Ｌ」から「Ｈ」へと立ち上げて、アナログスイッチ５１７をオンとさせる。そして、比較器５１９においてＷＬ電圧が目的電圧ＶＲＥＦに達するまでの間、ＣＰＬ２ＥＮ信号を「Ｌ」から「Ｈ」へと立ち上げて、ＷＬ電圧を第１の昇圧回路５１２によって昇圧させていく。その後、比較器５１９においてＷＬ電圧が目的電圧ＶＲＥＦに達したとき、ＥＮＡＢ２信号及びＣＰＬ２ＥＮ信号を「Ｈ」から「Ｌ」へと立ち下げて、発振回路５１１、第１の昇圧回路５１２、目的電圧生成回路５１４及び第２の昇圧回路５１３を停止させるのである。このように、ＷＬ電圧が目的電圧ＶＲＥＦへと達した場合に、各回路５１１、５１２、５１３、５１４を夫々停止させることで、電源回路５０の消費電力の低減化が図られることとなる。

また、制御信号生成部５２は、ＷＬ電圧の電源電圧ＶＤＤの設定を解除した後、ＷＬ電圧を電源電圧ＶＤＤよりも低い目的電圧ＶＲＥＦ（電源電圧ＶＤＤ＞目的電圧ＶＲＥＦ）へと近づける場合、ＥＮＡＢ２信号を「Ｌ」から「Ｈ」へと立ち上げて、発振回路５１１、第２の昇圧回路５１３、目的電圧生成回路５１４を動作可能な状態へと切り替える。さらに、ＶＲＥＦＫＰＸ信号も「Ｌ」から「Ｈ」へと立ち上げて、アナログスイッチ５１７をオンとさせる。そして、比較器５１９においてＷＬ電圧が目的電圧ＶＲＥＦに達するまでの間、ＤＣＳＥＮ信号を「Ｌ」から「Ｈ」へと立ち上げて、ＷＬ電圧を降圧回路５１５によって降圧させていく。その後、比較器５１９においてＷＬ電圧が目的電圧ＶＲＥＦに達したとき、ＥＮＡＢ２信号及びＤＣＳＥＮ信号を「Ｈ」から「Ｌ」へと立ち下げて、発振回路５１１、目的電圧生成回路５１４、降圧回路５１５及び第２の昇圧回路５１３を停止させるのである。このように、ＷＬ電圧が目的電圧ＶＲＥＦへと達した場合に、各回路５１１、５１３、５１４、５１５を夫々停止させることで、電源回路５０の消費電力の低減化が図られることとなる。

また、制御信号生成部５２は、比較器５１９においてＷＬ電圧が目的電圧ＶＲＥＦに達するまでの間、ＶＲＥＦＫＰＸ信号を「Ｈ」としてアナログスイッチ５１７をオンさせるとともに、容量素子５１８の両電極間の電圧を目的電圧ＶＲＥＦとさせておく。そして、比較器５１９においてＷＬ電圧が目的電圧ＶＲＥＦに達したとき、ＶＲＥＦＫＰＸ信号を「Ｈ」から「Ｌ」へと立ち下げてアナログスイッチ５１７をオフさせるとともに、比較器５１９の非反転入力端子に容量素子５１８の両電極間に生じさせておいた目的電圧ＶＲＥＦを供給させるのである。すなわち、ＷＬ電圧が目的電圧ＶＲＥＦに達した後においても、各回路５１１、５１２、５１３、５１４、５１５を夫々停止させたままで、容量素子５１８に保持させておいた目的電圧ＶＲＥＦを用いて行うことができるのである。

ところで、ＷＬ電圧が目的電圧ＶＲＥＦ付近に安定化された後、メモリセル１１のリーク電流や読み出し／書き込みのアドレス切り替えに伴って、目的電圧ＶＲＥＦからＷＬ電圧へと低下する場合がある。この場合、ＶＲＥＦＫＰＸ信号が「Ｌ」から「Ｈ」へと直ちに切り替えてしまうと、比較器５１９の動作、ひいてはＷＬ電圧が不安定となる。また、ＷＬ電圧が不安定となることで電源回路５０の稼動時間も長くなり、電源回路５０の消費電力の増加につながる。さらに、一旦停止させた目的電圧生成回路５１４等を再び稼動して所望の目的電圧ＶＲＥＦの生成がなされるまでに時間を要することとなる。そこで、制御信号生成部５２は、このような問題点を解消すべく、ＶＲＥＦＫＰＸ信号生成部５２６において、ＶＲＥＦＫＰＸ信号が一定期間「Ｌ」を維持する仕組み（前段部の遅延回路及びＮＯＲ素子）を設けている。なお、ＥＮＡＢ２信号生成部５２７では、ＥＮＡＢ２信号を「Ｌ」から「Ｈ」へと直ちに切り替える仕組み（前段部の遅延回路及びＮＡＮＤ素子）を設けており、発振回路５１１、第１の昇圧回路５１２、第２の昇圧回路５１３、目的電圧生成回路５１４を再び動作させる。このことによって、ＷＬ電圧の昇圧がなされて、ＷＬ電圧は目的電圧ＶＲＥＦへと再び安定化するのである。

＝＝＝ 電源回路の動作例 ＝＝＝
＜昇降圧開始時、目的電圧ＶＲＥＦ＞電源電圧ＶＤＤの場合＞
図５をもとに、ＷＬ電圧の昇降圧開始の際に「目的電圧ＶＲＥＦ＞電源電圧ＶＤＤ」である場合の電源回路５０の動作を説明する。なお、以下の説明では、特に断らない限り、電源回路５０が動作の主体とする。

まず、制御信号生成部５２によって、ＥＮＡＢ１信号、ＥＮＡＢ２信号、ＣＰＬ２ＥＮ信号、ＤＣＳＥＮ信号、ＶＲＥＦＫＰＸ信号が、あらかじめ「Ｌ」に設定される。ここで、ＥＮＡＢ１信号が「Ｌ」であるため、バイアス発生回路５１０、比較器５１９夫々が停止状態にあり、また、Ｐ型ＭＯＳＦＥＴ５１６がオンとなる。なお、Ｐ型ＭＯＳＦＥＴ５１６がオンであるため、ＷＬ電圧があらかじめ電源電圧ＶＤＤに設定される。

また、ＥＮＡＢ２信号、ＣＰＬ２ＥＮ信号、ＤＣＳＥＮ信号が「Ｌ」であるため、発振回路５１１、第１の昇圧回路５１２、第２の昇圧回路５１３、目的電圧生成回路５１４、降圧回路５１５夫々が停止状態となる。また、ＶＲＥＦＫＰＸ信号が「Ｌ」であるため、アナログスイッチ５１７はオフ状態となる。

つぎに、制御信号生成部５２によってＥＮＡＢ１信号が「Ｌ」から「Ｈ」へと立ち上げられて、バイアス発生回路５１０、比較器５１９が動作可能な状態となる。また、Ｐ型ＭＯＳＦＥＴ５１６がオフとなり、ＷＬ電圧の電源電圧ＶＤＤの設定が解除される。また、ＥＮＡＢ２信号が「Ｌ」から「Ｈ」へと立ち上げられて、発振回路５１１、第２の昇圧回路５１３、目的電圧生成回路５１４が夫々動作可能な状態となる。さらに、ＶＲＥＦＫＰＸ信号が「Ｌ」から「Ｈ」へと立ち上げられて、アナログスイッチ５１７がオンとなり、目的電圧生成回路５１４において生成された目的電圧ＶＲＥＦが容量素子５１８に保持される。

そして、ＣＰＬ２ＥＮ信号が「Ｌ」から「Ｈ」へと立ち上げられて、第１の昇圧回路５１２によるＷＬ電圧の昇圧がなされる。この結果、比較器５１９の比較結果を示すＣＭＰＯＵＴ信号が「Ｈ」から「Ｌ」へと立ち下がるとき、すなわち、ＷＬ電圧が目的電圧ＶＲＥＦに達したとき、ＶＲＥＦＫＰＸ信号が「Ｈ」から「Ｌ」へと立ち下げられる。この結果、アナログスイッチ５１７がオフとなり、容量素子５１８に保持させておいた目的電圧ＶＲＥＦが比較器５１９の反転入力端子へと供給される。

さらに、ＷＬ電圧が目的電圧ＶＲＥＦに達したことを受けて、制御信号生成部５２によって、ＥＮＡＢ２信号及びＣＰＬ２ＥＮ信号が「Ｈ」から「Ｌ」へと立ち下げられる。この結果、発振回路５１１、第１の昇圧回路５１２、第２の昇圧回路５１３、目的電圧生成回路５１４が夫々停止状態（電流経路が遮断した状態）となる。その後、比較器５１９では、ＷＬ電圧と容量素子５１８に保持された目的電圧ＶＲＥＦとの比較が継続して行われるが、前述したように、メモリセル１１のリーク電流や読み出し／書き込みのアドレス切り替えに伴って、目的電圧ＶＲＥＦからＷＬ電圧へと低下する場合がある。

この場合、比較器５１９の比較結果を示すＣＭＰＯＵＴ信号が「Ｌ」から「Ｈ」へと再び立ち上がったことを受けて、制御信号生成部５２によって、ＶＲＥＦＫＰＸ信号が一定期間「Ｌ」を維持しつつも、ＥＮＡＢ２信号及びＣＰＬ２ＥＮ信号が「Ｌ」から「Ｈ」へと立ち上げられる。すなわち、比較器５１９においてＷＬ電圧と容量素子５１８に保持された目的電圧ＶＲＥＦとの比較が継続して行われつつも、発振回路５１１、第１の昇圧回路５１２、第２の昇圧回路５１３、目的電圧生成回路５１４を夫々動作可能な状態へと切り替えることでＷＬ電圧の昇圧を行い、目的電圧ＶＲＥＦへと再び安定化させるのである。

＜昇降圧開始時、目的電圧ＶＲＥＦ＜電源電圧ＶＤＤの場合＞
図６をもとに、ＷＬ電圧の昇降圧開始の際に「目的電圧ＶＲＥＦ＜電源電圧ＶＤＤ」である場合の電源回路５０の動作を説明する。なお、以下の説明では、特に断らない限り、電源回路５０が動作の主体とする。

まず、制御信号生成部５２によって、ＥＮＡＢ１信号、ＥＮＡＢ２信号、ＣＰＬ２ＥＮ信号、ＤＣＳＥＮ信号、ＶＲＥＦＫＰＸ信号が、あらかじめ「Ｌ」に設定された後、ＥＮＡＢ１信号、ＥＮＡＢ２信号、ＶＲＥＦＫＰＸ信号が夫々「Ｌ」から「Ｈ」へと立ち上げられることで、バイアス発生回路５１０、比較器５１９、発振回路５１１、第２の昇圧回路５１３、目的電圧生成回路５１４夫々が動作可能な状態となるまでは、前述したＷＬ電圧の昇降圧開始の際に「目的電圧ＶＲＥＦ＞電源電圧ＶＤＤ」の場合と同様である。

そして、ＤＣＳＥＮ信号が「Ｌ」から「Ｈ」へと立ち上げられて、降圧回路５１５によるＷＬ電圧の降圧が目的電圧ＶＲＥＦより低くなるまでなされる。この結果、比較器５１９の比較結果を示すＣＭＰＯＵＴ信号が「Ｌ」から「Ｈ」へと立ち上がるとき、すなわち、ＷＬ電圧が目的電圧ＶＲＥＦに達したとき、制御信号生成部５２によってＤＣＳＥＮ信号が「Ｈ」から「Ｌ」へと立ち下げられて降圧回路５１５が停止する。

さらに、制御信号生成部５２によってＣＰＬ２ＥＮ信号が「Ｌ」から「Ｈ」へと立ち上げられて第１の昇圧回路５１２が動作可能な状態となり、ＷＬ電圧の昇圧がなされる。この結果、比較器５１９の比較結果を示すＣＭＰＯＵＴ信号が「Ｈ」から「Ｌ」へと立ち下がるとき、すなわち、ＷＬ電圧が目的電圧ＶＲＥＦに達したとき、ＶＲＥＦＫＰＸ信号が、「Ｈ」から「Ｌ」へと立ち下げられてアナログスイッチ５１７がオフとなり、容量素子５１８に保持させておいた目的電圧ＶＲＥＦが比較器５１９の反転入力端子へと供給される。

また、ＷＬ電圧が目的電圧ＶＲＥＦに達したことを受けて、制御信号生成部５２によって、ＥＮＡＢ２信号及びＣＰＬ２ＥＮ信号が「Ｈ」から「Ｌ」へと立ち下げられる。この結果、発振回路５１１、第１の昇圧回路５１２、第２の昇圧回路５１３、目的電圧生成回路５１４が夫々停止状態（電流経路が遮断した状態）となる。その後、比較器５１９では、ＷＬ電圧と容量素子５１８に保持された目的電圧ＶＲＥＦとの比較が継続して行われる。

なお、ロウアドレスデコーダ３０のリーク電流や読み出し／書き込みのアドレス切り替えに伴って、目的電圧ＶＲＥＦからＷＬ電圧へと低下する場合には、比較器５１９の比較結果を示すＣＭＰＯＵＴ信号が「Ｌ」から「Ｈ」へと再び立ち上がったことを受けて、制御信号生成部５２によって、ＶＲＥＦＫＰＸ信号が一定期間「Ｌ」を維持しつつも、ＥＮＡＢ２信号及びＣＰＬ２ＥＮ信号が「Ｌ」から「Ｈ」へと立ち上げられる。すなわち、比較器５１９においてＷＬ電圧と容量素子５１８に保持された目的電圧ＶＲＥＦとの比較が継続して行われつつも、発振回路５１１、第１の昇圧回路５１２、第２の昇圧回路５１３、目的電圧生成回路５１４を夫々動作可能な状態へと切り替えることでＷＬ電圧の昇圧を行い、目的電圧ＶＲＥＦへと再び安定化させるのである。

以上、本発明の実施形態について説明したが、前述した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。

本発明の一実施形態に係る電源回路を含めた半導体記憶装置の構成を示す図である。 本発明の一実施形態に係るＷＬ電圧生成回路の構成を示す図である。 本発明の一実施形態に係るＷＬ電圧生成回路の動作を説明する図である。 本発明の一実施形態に係る制御信号生成部の構成を示す図である。 本発明の一実施形態に係る電源回路の主要信号の波形図である。 本発明の一実施形態に係る電源回路の主要信号の波形図である。 従来の電源回路におけるＷＬ電圧昇圧時の様子を示す図である。

符号の説明

１０ メモリセルアレイ １２ ワード線
１３ ビット線 ２０ 制御回路
３０ ロウアドレスデコーダ ３０１ ロウアドレス選択部
３０２、３０３ Ｐ型ＭＯＳＦＥＴ
３０４、３０５ Ｎ型ＭＯＳＦＥＴ
４０ カラムアドレスデコーダ ４１ Ｐ型ＭＯＳＦＥＴ
５０ 電源回路 ５１ ＷＬ電圧生成回路
５１０ バイアス発生回路 ５１１ 発振回路
５１２ 第１の昇圧回路 ５１３ 第２の昇圧回路
５１２１、５１３１ ダイオード素子
５１２２、５１３２ 容量素子
５１２３、５１３３ インバータ素子
５１４ 目的電圧生成回路 ５１４１、５１４２ Ｐ型ＭＯＳＦＥＴ
５１４３ Ｎ型ＭＯＳＦＥＴ ５１４４ 抵抗素子
５１５ 降圧回路 ５１５１ Ｐ型ＭＯＳＦＥＴ
５１６ Ｐ型ＭＯＳＦＥＴ ５１７ アナログスイッチ
５１８ 容量素子 ５１９ 比較器
５２ 制御信号生成部 ５２１ ＥＮＡＢ１信号遅延部
５２２ リセット信号生成部
５２３、５２４ Ｄ型フリップフロップ
５２５ ＣＰＬ２ＥＮ信号生成部
５２６ ＶＲＥＦＫＰＸ信号生成部
５２７ ＥＮＡＢ２信号生成部

Claims (6)

1. 一の電圧供給線に夫々の制御電極が接続される複数のメモリセルを有したメモリセル群に対し、前記電圧供給線を介して前記制御電極に供給すべき電圧を生成する電源回路において、
   前記電圧供給線を介して前記制御電極に供給すべき所望の目的電圧を生成する目的電圧生成回路と、
   前記電圧供給線の電圧の昇圧を行う昇圧回路と、
   前記電圧供給線の電圧の降圧を行う降圧回路と、
   一方の入力端子には前記目的電圧生成回路から前記目的電圧が供給されるとともに、他方の入力端子には前記電圧供給線の電圧が供給されており、前記電圧供給線の電圧と前記目的電圧生成回路において生成された前記目的電圧との比較を行う比較器と、
   一方の端子に前記電源電圧が供給されるとともに他方の端子に前記昇圧回路及び前記降圧回路の出力が接続されるスイッチング素子と、
   前記電圧供給線の電圧を前記目的電圧とさせる場合、前記スイッチング素子をオンさせて、前記電圧供給線の電圧を、あらかじめ電源電圧に設定した後、前記スイッチング素子をオフさせて、前記電圧供給線の電圧を、前記比較器における比較結果に応じて、前記昇圧回路によって昇圧若しくは前記降圧回路によって降圧させることで前記目的電圧へと近づける制御回路と、
   前記目的電圧生成回路と前記一方の入力端子との間に接続され、前記目的電圧生成回路から前記一方の入力端子への前記目的電圧の供給を制御するアナログスイッチと、
   一方の電極が前記アナログスイッチと前記一方の入力端子との間の信号線と接続されるとともに、他方の電極が接地される容量素子と、を有しており、
   前記制御回路は、
   前記比較結果において前記電圧供給線の電圧が前記目的電圧に達するまでの間、前記アナログスイッチをオンさせるとともに、前記容量素子に前記目的電圧を保持させておき、
   前記比較結果において前記電圧供給線の電圧が前記目的電圧に達したとき、前記アナログスイッチをオフさせるとともに、前記一方の入力端子には前記容量素子に保持させておいた前記目的電圧を供給させること、を特徴とする電源回路。
2. 前記制御回路は、
   前記電圧供給線の電圧を前記電源電圧より高い前記目的電圧とさせる場合、
   前記スイッチング素子をオンさせて、前記電圧供給線の電圧を、あらかじめ電源電圧に設定した後、
   前記スイッチング素子をオフさせた上で、
   前記比較結果において前記電圧供給線の電圧が前記目的電圧に達するまでの間、前記電圧供給線の電圧を、前記昇圧回路によって昇圧させていき、
   前記比較結果において前記電圧供給線の電圧が前記目的電圧に達したとき、前記目的電圧生成回路、前記昇圧回路を停止させること、
   を特徴とする請求項１に記載の電源回路。
3. 前記制御回路は、
   前記電圧供給線の電圧を前記電源電圧より低い前記目的電圧とさせる場合、
   前記スイッチング素子をオンさせて、前記電圧供給線の電圧を、あらかじめ電源電圧に設定した後、
   前記スイッチング素子をオフさせた上で、
   前記比較結果において前記電圧供給線の電圧が前記目的電圧に達するまでの間、前記電圧供給線の電圧を、前記降圧回路によって降圧させていき、
   前記比較結果において前記電圧供給線の電圧が前記目的電圧に達したとき、前記目的電圧生成回路、前記降圧回路を停止させること、
   を特徴とする請求項１に記載の電源回路。
4. 前記目的電圧生成回路において前記目的電圧を生成するための基準電圧を昇圧によって生成する第２の昇圧回路と、
   前記昇圧回路及び前記第２の昇圧回路において昇圧を行わせるための発振クロック信号を生成する発振回路と、を有しており、
   前記制御回路は、前記比較結果において前記電圧供給線の電圧が前記目的電圧に達したとき、前記発振回路及び前記第２の昇圧回路を停止させること、
   を特徴とする請求項２又は３に記載の電源回路。
5. 前記メモリセル群は、第１の方向へと配列される複数のメモリセル夫々の制御電極が前記一の電圧供給線に接続されるとともに、前記第１の方向とは直交する第２の方向へ配列された複数のメモリセル夫々のドレイン電極が、前記メモリセルの保持データを読み出すための一のデータ線に接続されたメモリセルアレイを形成しており、
   請求項１乃至４のいずれかに記載の前記電源回路と、前記メモリセルアレイと、前記電圧供給線及び前記データ線を選択するアドレスデコーダと、を有することを特徴とする半導体記憶装置。
6. 前記メモリセルアレイは、不揮発性メモリであること、を特徴とする請求項５に記載の半導体記憶装置。

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