JP2003217291A

JP2003217291A - 不揮発性半導体記憶装置の昇圧回路

Info

Publication number: JP2003217291A
Application number: JP2002014281A
Authority: JP
Inventors: Kanji Natori; 完治名取
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-01-23
Filing date: 2002-01-23
Publication date: 2003-07-31
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Abstract

(57)【要約】【課題】電源オン時やリセット時などにおいて、寄生
容量による影響を解除して、昇圧電圧の上昇に伴う基準
電圧の上昇を抑えることができるようにする。【解決手段】立ち上がり期間検出回路３５０は電源オ
ン時またはリセット時から昇圧電圧ＨＶがスタンバイ電
圧（５．０Ｖ）になるまでの立ち上がり期間を検出し、
その検出結果を表す検出信号ＰＷＵＰを出力する。発振
回路３４０は、検出信号ＰＷＵＰがハイレベル（アクテ
ィブ）の間、通常時の周波数Ｈｒよりも低い周波数Ｈａ
のクロック信号ＯＳＣＫを生成して出力する。チャージ
ポンプ回路３１０は、供給された周波数Ｈａのクロック
信号ＯＳＣＫに基づいて電源電圧Ｖｄｄを昇圧し、昇圧
電圧ＨＶを電源電圧から緩やかに上昇させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の電圧発生回路に係り、特に、電源電圧を動作モ
ードに応じて昇圧させる昇圧回路に関するものである。

【０００２】

【背景技術】半導体記憶装置においては、一般的に、メ
モリセルがマトリクス状に配列されて構成されるメモリ
セルアレイに対して、行方向と列方向のアドレスを指定
することで、各メモリセルに対するリード（読み出
し）、プログラム（書き込み）、イレース（消去）等を
行うようになっている。

【０００３】各メモリセルに接続された行方向の信号線
と列方向の信号線とに印加する電圧を制御することで、
特定のメモリセルにアクセスしてリード、プログラム及
びイレースのうち所定の動作をすることが可能である。
即ち、所定のメモリセルを選択するためには、他のメモ
リセルに印加する電圧とは異なる電圧を電源電圧から発
生させて印加させればよい。

【０００４】ところで、近年、電気的な消去が可能で不
揮発性を有する不揮発性半導体記憶装置として、ＭＯＮ
ＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまた
は-substrate）型が開発されている。このＭＯＮＯＳ型
不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,20
00 Symposiumon VLSI Technology Digest of Technical
Papers p.122-p.123）に詳述されているように、各メ
モリセルがそれぞれ２つのメモリ素子を有する。

【０００５】この文献にも記載されているように、この
ようなＭＯＮＯＳ型不揮発性半導体記憶装置の各メモリ
素子に対して、各メモリセルの数に応じた信号線（制御
線）でアクセスするためには、各信号線（制御線）に応
じた複数種類の電圧値を制御電圧として与える必要があ
る。しかも、メモリ素子に対する各動作（リード、プロ
グラム、イレースおよびスタンバイ）モード毎に、その
動作モードに応じた種々の制御電圧を与える必要があ
る。

【０００６】このような制御電圧は、電圧発生回路によ
って発生される。一般に、電圧発生回路は、電源電圧を
各動作モードに応じて昇圧させる昇圧回路と、昇圧した
電圧から、各動作モードに応じて、必要な複数種類の制
御電圧を生成する制御電圧生成回路と、を備えている。

【０００７】このうち、従来における昇圧回路の具体的
な構成を図８に示す。この昇圧回路２６０は、発振動作
を行って、クロック信号ＯＳＣＫを出力する発振回路３
００と、そのクロック信号ＯＳＣＫに基づいて電源電圧
Ｖｄｄを昇圧し、昇圧電圧ＨＶを出力するチャージポン
プ回路３１０と、その昇圧電圧ＨＶが動作モードに応じ
た所定の設定電圧になるように、発振回路３００の発振
動作を制御するレベルセンス回路３２０と、を備えてい
る。

【０００８】なお、図８において、コントロールロジッ
クとは、昇圧回路２６０を初めとする種々の回路に対し
て、制御信号を生成して出力する回路である。

【０００９】図８に示す昇圧回路２６０は、１つの電源
電圧Ｖｄｄを複数種類の電圧に昇圧する。具体的に、こ
の昇圧回路２６０では、例えば、１．８Ｖの電源電圧Ｖ
ｄｄを、プログラム（書き込み）モード時およびイレー
ス（消去）モード時においては、高電圧の８．０Ｖに昇
圧して昇圧電圧ＨＶとして出力し、リード（読み出し）
モード時およびスタンバイ（待機）モード時において
は、低電圧の５．０Ｖに昇圧して出力する。なお、スタ
ンバイモードとは、メモリ素子に対してリード、プログ
ラム、イレースのいずれのアクセスも行わない待機の状
態を意味おり、スタンバイモード時における上記５．０
Ｖの昇圧電圧を、以下、スタンバイ電圧という場合があ
る。

【００１０】このうち、発振回路３００は、レベルセン
ス回路３２０からのイネーブル信号ＥＮＢに応じて、チ
ャージポンプ回路３１０に供給するクロック信号ＯＳＣ
Ｋを出力する。例えば、イネーブル信号ＥＮＢがローレ
ベル（非アクティブ）であれば、発振回路３００の発振
動作が停止され、イネーブル信号ＥＮＢがハイレベル
（アクティブ）であれば、発振回路３００の発振動作が
開始される。

【００１１】チャージポンプ回路３１０は、発振回路３
００から供給されるクロック信号ＯＳＣＫに基づいて、
電源電圧Ｖｄｄを昇圧し、昇圧電圧ＨＶを出力する。こ
のチャージポンプ回路３１０としては、リード，プログ
ラム，イレースモード時などのアクティブモード時に、
発生した電圧を後段の負荷（メモリセルアレイ１２な
ど）に供給するだけの十分な電流容量を有するものが用
いられている。

【００１２】レベルセンス回路３２０は、コントロール
ロジック２４から供給されるリード信号ＲＤ、プログラ
ム信号ＰＧＭ、イレース信号ＥＲＳおよびスタンバイ信
号ＳＴＢに基づいて、チャージポンプ回路３１０の出力
電圧（昇圧電圧）ＨＶが、リードモード時およびスタン
バイモード時には５．０Ｖより高いか低いか、プログラ
ムモード時およびイレースモード時には８．０Ｖより高
いか低いかを検出し、その検出信号ＡＣＴをイネーブル
信号ＥＮＢとしてフィードバックする。

【００１３】レベルセンス回路３２０は、コンパレータ
３２２を有している。コンパレータ３２２の負入力端子
（−）には、基準電圧Ｖｒｆが入力されている。一方、
コンパレータ３２２の正入力端子（＋）には、昇圧電圧
ＨＶを分圧した検出電圧ＨＶｒｆが入力されている。

【００１４】検出電圧ＨＶｒｆは、第１の抵抗３２４
と、第２の抵抗３２６およびこれに直列に接続された第
１のトランジスタ３３０とで構成された第１の分圧回
路、または、第１の抵抗３２４と、第３の抵抗３２８お
よびこれに直列に接続された第２のトランジスタ３３２
とで構成された第２の分圧回路によって、昇圧電圧ＨＶ
を分圧した電圧である。

【００１５】第１のトランジスタ３３０のゲート入力端
子には、オアゲート３３４の出力端子に接続されてい
る。オアゲート３３４の入力端子には、リードモード時
であることを示すリード信号ＲＤと、スタンバイモード
時であることを示すスタンバイ信号ＳＴＢが入力され
る。第１のトランジスタ３３０は、リード信号ＲＤと、
スタンバイ信号ＳＴＢのいずれかがハイレベル（アクテ
ィブ）である場合にオンとなるスイッチとして機能す
る。同様に、第２のトランジスタ３３２のゲート入力端
子には、オアゲート３３６の出力端子が接続されてい
る。オアゲート３３６の入力端子には、プログラムモー
ド時であることを示すプログラム信号ＰＧＭと、イレー
スモード時であることを示すイレース信号ＥＲＳが入力
される。第２のトランジスタ３３２は、プログラム信号
ＰＧＭと、イレース信号ＥＲＳのいずれかがハイレベル
（アクティブ）である場合にオンとなるスイッチとして
機能する。

【００１６】リード信号ＲＤまたはスタンバイ信号ＳＴ
Ｂがハイレベル（アクティブ）となって、第１のトラン
ジスタ３３０がオンとなった場合には、第１の抵抗３２
４と、第２の抵抗３２６によって昇圧電圧ＨＶが分圧さ
れて、検出電圧ＨＶｒｆとしてコンパレータ３２２に入
力される。また、プログラム信号ＰＧＭまたはイレース
信号ＥＲＳがハイレベル（アクティブ）となって、第２
のトランジスタ３３２がオンとなった場合には、第１の
抵抗３２４と、第３の抵抗３２８によって昇圧電圧ＨＶ
が分圧されて、検出電圧ＨＶｒｆとしてコンパレータ３
２２に入力される。

【００１７】ここで、第１ないし第３の抵抗３２４，３
２６，３２８の抵抗値をＲ１，Ｒｒ，Ｒｐとし、第１，
第２のトランジスタ３３０，３３２のオン抵抗を無視す
ると、下式の関係が成立する。

【００１８】ＨＶ［ｌｏｗ］＝Ｖｒｆ・（１＋Ｒ１／Ｒｒ） …（１）ＨＶ［ｈｉｇｈ］＝Ｖｒｆ・（１＋Ｒ１／Ｒｐ） …（２）

【００１９】上記（１），（２）式からわかるように、
第１ないし第３の抵抗３２４，３２６，３２８の抵抗値
Ｒ１，Ｒｒ，Ｒｐを調整することにより、第１のトラン
ジスタ３３０をオンするときの低電圧の昇圧電圧ＨＶ
［ｌｏｗ］と、第２のトランジスタ３３２をオンすると
きの高電圧の昇圧電圧ＨＶ［ｈｉｇｈ］を、独立して設
定することができる。この従来例では、前述したとお
り、リードモード時、スタンバイモード時には、第１の
トランジスタ３３０をオンとして、低電圧の昇圧電圧Ｈ
Ｖ［ｌｏｗ］が５．０Ｖとなるように設定している。ま
た、プログラムモード時、イレースモード時には、第２
のトランジスタ３３２をオンとして、高電圧の昇圧電圧
ＨＶ［ｈｉｇｈ］が８．０Ｖとなるように設定してい
る。

【００２０】従って、例えば、リードモード時またはス
タンバイモード時において、昇圧電圧ＨＶが５．０Ｖよ
り高い場合には、コンパレータ３２２に入力される検出
電圧ＨＶｒｆは基準電圧Ｖｒｆより高くなるため、レベ
ルセンス回路３２０から出力される検出信号ＡＣＴはロ
ーレベルとなり、それがイネーブル信号ＥＮＢとして発
振回路３００に入力されると、発振回路３００の発振動
作が停止される。

【００２１】一方、昇圧電圧ＨＶが５．０Ｖよりも低い
場合には、コンパレータ３２２に入力される検出電圧Ｈ
Ｖｒｆは基準電圧Ｖｒｆより低くなるため、レベルセン
ス回路３２０から出力される検出信号ＡＣＴはハイレベ
ルとなり、それがイネーブル信号ＥＮＢとして発振回路
３００に入力されると、発振回路３００の発振動作が開
始される。

【００２２】プログラムモード時またはイレースモード
時においても、同様に、昇圧電圧ＨＶが８．０Ｖより高
い場合には検出電圧ＨＶｒｆは基準電圧Ｖｒｆより高く
なるため、検出信号ＡＣＴ（イネーブル信号ＥＮＢ）は
ローレベルとなり、発振回路３００の発振動作が停止さ
れ、昇圧電圧ＨＶが８．０Ｖより低い場合には検出電圧
ＨＶｒｆは基準電圧Ｖｒｆより低くなるため、検出信号
ＡＣＴ（イネーブル信号ＥＮＢ）はハイレベルとなり、
発振回路３００の発振動作が開始される。

【００２３】こうして、発振回路３００と、チャージポ
ンプ回路３１０と、レベルセンス回路３２０とで構成さ
れるフィードバック回路は、検出電圧ＨＶｒｆと基準電
圧Ｖｒｆとが等しくなるように動作する。

【００２４】すなわち、昇圧回路２６０は、レベルセン
ス回路３２０によって検出される昇圧電圧ＨＶの電圧レ
ベルに応じて、発振回路３００の発振動作が制御され
て、チャージポンプ回路３１０の動作が制御される。こ
れにより、チャージポンプ回路３１０の出力電圧（昇圧
電圧）ＨＶが、リードモード時またはスタンバイモード
時に対応する低電圧の昇圧電圧ＨＶ［ｌｏｗ］として
５．０Ｖ、プログラムモード時またはイレースモード時
に対応する高電圧の昇圧電圧ＨＶ［ｈｉｇｈ］として
８．０Ｖとなるように動作する。

【００２５】一方、電圧発生回路を構成する制御電圧生
成回路は、レギュレータ回路とトランジスタによって構
成される定電圧回路を備えており、この定電圧回路によ
って、上記昇圧回路から出力された昇圧電圧に基づい
て、所望の定電圧を発生させている。

【００２６】図９は一般的な制御電圧生成回路に用いら
れる定電圧回路を示す回路図である。図９に示すよう
に、この定電圧回路５００は、オペアンプＯＰ、抵抗Ｒ
および可変抵抗ＶＲで構成されるレギュレータ回路５０
２と、トランジスタＱと、を備えている。

【００２７】入力端子５０４には昇圧回路２６０からの
昇圧電圧ＨＶが入力される。オペアンプＯＰの正入力端
子（＋）には、昇圧回路２６０のレベルセンス回路３２
０におけるコンパレータ３２２の負入力端子（−）に入
力された基準電圧Ｖｒｆと共通の電圧が入力される。オ
ペアンプＯＰの出力端子はｐ型ＭＯＳトランジスタＱの
ゲートに接続される。また、トランジスタＱのソースは
入力端子５０４に接続され、ドレインはオペアンプＯＰ
の負入力端子（−）に接続される。さらに、トランジス
タＱのドレインは、抵抗Ｒおよび可変抵抗ＶＲを介し
て、基準電位点に接続される。

【００２８】トランジスタＱは可変抵抗素子として機能
すると共に、オペアンプＯＰは２入力の差を０にするよ
うに出力を変化させる。これにより、トランジスタＱの
ドレイン電圧は、基準電圧Ｖｒｆに一致する。出力端子
５０８に現れる電圧は、基準電圧Ｖｒｆを抵抗Ｒおよび
可変抵抗ＶＲによって抵抗分割したものとなり、可変抵
抗ＶＲの抵抗値を適宜設定することによって、出力端子
５０８からは、定電圧回路５００の出力として、所望の
定電圧を発生させることができる。

【００２９】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の電圧発生回路では、不揮発性半導体記憶装置
の電源オン時やリセット時などにおいて、次のような問
題があった。

【００３０】すなわち、不揮発性半導体記憶装置の電源
オン時やリセット時は、通常、スタンバイモードであ
り、昇圧回路２６０から出力される昇圧電圧ＨＶは初め
電源電圧付近であるので、これをスタンバイ電圧（５．
０Ｖ）まで上げる必要がある。一方、その昇圧電圧ＨＶ
を入力としている制御電圧生成回路の定電圧回路５００
では、レギュレータ回路５０２のオペアンプＯＰ内に、
正入力端子（＋）にぶら下がる寄生容量（ＨＶ入力端子
５０４とＶｒｆ入力端子５０６の間の寄生容量、図示せ
ず）が存在する。このため、不揮発性半導体記憶装置の
電源オン時やリセット時に、昇圧回路２６０において、
昇圧電圧ＨＶを電源電圧からスタンバイ電圧に急激に上
げると、その急激な上昇に伴い、上記した寄生容量によ
って、オペアンプＯＰの正入力端子（＋）に入力されて
いる基準電圧Ｖｒｆも、昇圧電圧ＨＶの上昇につられて
上昇してしまう場合があった。

【００３１】オペアンプＯＰの正入力端子（＋）に入力
されている基準電圧Ｖｒｆは、前述したとおり、昇圧回
路２６０のレベルセンス回路３２０において、コンパレ
ータ３２２の負入力端子（−）に入力される基準電圧Ｖ
ｒｆと共通であるため、昇圧電圧ＨＶの上昇につられて
基準電圧Ｖｒｆが上昇すると、例えば、昇圧電圧ＨＶが
スタンバイ電圧（５．０Ｖ）に達しても、コンパレータ
３２２に入力される検出電圧ＨＶｒｆは基準電圧Ｖｒｆ
より未だ低いため、レベルセンス回路３２０から出力さ
れる検出信号ＡＣＴはハイレベルのまま、イネーブル信
号ＥＮＢとして発振回路３００に入力され、発振回路３
００は、発振動作が停止することなく、持続したままと
なる。その結果、昇圧電圧ＨＶはスタンバイ電圧を超え
ても、さらに上昇することになり、電源オン時やリセッ
ト時におけるスタンバイモードにおいて、昇圧電圧ＨＶ
をスタンバイ電圧に設定することが困難であるという問
題があった。

【００３２】従って、本発明の目的は、上記した背景技
術の問題点を解決し、電源オン時やリセット時などにお
いて、寄生容量による影響を解除して、昇圧電圧の上昇
に伴う基準電圧の上昇を抑えることができる不揮発性半
導体記憶装置の昇圧回路を提供することにある。

【００３３】

【課題を解決するための手段およびその作用・効果】上
記した目的の少なくとも一部を達成するために、本発明
の昇圧回路は、複数の不揮発性メモリ素子によって構成
されたメモリセルアレイを備え、動作モードとして、少
なくとも前記不揮発性メモリ素子へのアクセスを行わず
に待機するスタンバイモードを有する不揮発性半導体記
憶装置に用いられ、電源電圧を昇圧して、前記動作モー
ドに応じた昇圧電圧を出力する昇圧回路であって、前記
不揮発性半導体記憶装置の電源オン時またはリセット時
から、前記昇圧電圧が前記スタンバイモードに対応した
所望の電圧になるまでの立ち上がり期間を検出する立ち
上がり期間検出回路と、発振動作を行って、クロック信
号を生成して出力すると共に、前記立ち上がり期間検出
回路による検出結果に基づいて、少なくとも前記立ち上
がり期間は、前記クロック信号として、予め設定された
通常時の周波数よりも低い周波数の信号を生成する発振
回路と、該発振回路から出力された前記クロック信号に
基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力
するチャージポンプ回路と、基準電圧に基づいて、前記
チャージポンプ回路からの前記昇圧電圧が、前記動作モ
ードに応じた所定の設定電圧になるように前記発振回路
の発振動作を制御するレベルセンス回路と、を備えるこ
とを要旨とする。

【００３４】このように、電源オン時またはリセット時
から、昇圧電圧がスタンバイモードに対応した所望の電
圧になるまでの立ち上がり期間、発振回路からチャージ
ポンプ回路に供給されるクロック信号の周波数を、通常
時の周波数よりも低い周波数とすることにより、その期
間は、チャージポンプ回路から出力される昇圧電圧を、
電源電圧近傍Ｖから緩やかに上昇させることができる。
このため、昇圧回路の後段に配置される制御電圧生成回
路の定電圧回路において、レギュレータ回路のオペアン
プに寄生容量が存在しても、定電圧回路に供給される昇
圧電圧のレベルの、時間に対する変化率が小さいため、
寄生容量の影響を排除することができ、昇圧電圧が上昇
しても、寄生容量によって、オペアンプとコンパレータ
とで共通に用いられる基準電圧が上昇することはなく、
基準電圧をほぼ一定に保つことができる。

【００３５】なお、本発明の昇圧回路において、少なく
とも前記立ち上がり期間、前記クロック信号の周波数
は、一定の周波数であっても良いし、時間と共に変化す
る周波数であっても良く、少なくとも、通常時の周波数
よりも低い周波数であれば良い。

【００３６】本発明の昇圧回路において、該昇圧回路が
用いられる前記不揮発性半導体記憶装置は、前記不揮発
性メモリ素子が、１つのワードゲートと、２つのコント
ロールゲートによって制御されるツインメモリセルを構
成していても良い。

【００３７】このような構成によれば、ツインメモリセ
ルによるメモリセルアレイに対して、例えば、リード、
プログラムまたはイレーズなどの複数の動作モードによ
る動作が可能である。

【００３８】本発明の昇圧回路において、該昇圧回路が
用いられる前記不揮発性半導体記憶装置は、前記不揮発
性メモリ素子が、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化
膜（Ｏ）から成り、電荷のトラップサイトとして機能す
るＯＮＯ膜を備えるようにしても良い。

【００３９】このような構成によれば、ＭＯＮＯＳ型不
揮発性メモリを用いた装置において、電源電圧の昇圧を
行うことができる。

【００４０】なお、本発明は、上記した昇圧回路として
の態様に限ることなく、その昇圧回路を備えた電圧発生
回路としての態様や、その昇圧回路を備えた不揮発性半
導体装置としての態様で実現することも可能である。

【００４１】

【発明の実施の形態】以下、本発明の実施の形態を実施
例に基づいて以下の順序で説明する。Ａ．不揮発性半導体記憶装置の構成および動作：Ｂ．メモリセルの構成および動作：Ｃ．電圧発生回路の構成および動作：Ｄ．昇圧回路の構成および動作：Ｄ−１．電源オン時またはリセット時の動作：Ｄ−２．通常時の動作：Ｄ−３．実施例の効果：Ｅ．変形例：

【００４２】Ａ．不揮発性半導体記憶装置の構成および
動作：図１は一般的な不揮発性半導体記憶装置の全体構
成を示す概略ブロック図である。この不揮発性半導体記
憶装置１０は、主として、メモリセルアレイ１２と、プ
リデコーダ１４と、行デコーダ１６と、列デコーダ１８
と、列選択回路２０と、Ｉ／Ｏ回路２２と、コントロー
ルロジック２４と、電圧発生回路２６と、を備えてい
る。なお、この他、アドレスバッファ、入出力バッフ
ァ、コントロールバッファ、センスアンプ等の種々の回
路も備えているが、説明を簡略化するために、図１では
省略されている。

【００４３】プリデコーダ１４と、行デコーダ１６と、
列デコーダ１８とは、メモリセルアレイ１２内の選択対
象の不揮発性メモリ素子（選択セル）を特定するアドレ
ス信号をデコードするものである。なお、図１では、２
１ビットのアドレス信号ＡＤ［２０−０］がプリデコー
ダ１４に入力される例を示している。

【００４４】列選択回路２０は、列デコーダ１８によっ
て特定される選択セルに対応するビット線を選択し、Ｉ
／Ｏ回路２２内のセンスアンプ等の回路に接続するもの
である。Ｉ／Ｏ回路２２は、読み出されたデータの出力
または書き込みデータの入力を実行するものである。

【００４５】コントロールロジック２４は、図示しない
各種制御入力に基づいて各種制御信号、例えば、電圧発
生回路２６に対する制御信号を生成して出力するもので
ある。

【００４６】電圧発生回路２６は、コントロールロジッ
ク２４に制御されて、メモリセルアレイ１２に与えられ
る複数種類の制御電圧を発生するものである。

【００４７】Ｂ．メモリセルの構成および動作：次に、
メモリセルアレイ１２を構成する記憶素子として用いら
れるツインメモリセルの構成及びその動作について説明
する。図２はツインメモリセルの構造を模式的に示した
断面図である。

【００４８】図２に示すように、Ｐ型ウェル１０２上に
は、複数のツインメモリセル１００（…，１００
［ｉ］，１００［ｉ＋１］，…：ｉは１以上の正数）が
Ｂ方向（以下、行方向またはワード線方向という）に配
列されて構成されている。ツインメモリセル１００は、
列方向（図２の紙面に垂直な方向）（以下、ビット線方
向ともいう）にも複数配列されており、メモリセルアレ
イ１２は、ツインメモリセル１００がマトリクス状に配
列されて構成される。

【００４９】各ツインメモリセル１００は、Ｐ型ウェル
１０２上にゲート絶縁膜を介して形成されるワードゲー
ト１０４と、第１のコントロールゲート１０６Ａを有す
る第１のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ
と、第２のコントロールゲート１０６Ｂを有する第２の
メモリ素子（ＭＯＮＯＳメモリ素子）１０８Ｂとによっ
て構成される。

【００５０】第１，第２のメモリ素子１０８Ａ，１０８
Ｂの各々は、Ｐ型ウェル１０２上に、酸化膜（Ｏ）、窒
化膜（Ｎ）及び酸化膜（Ｏ）を積層したＯＮＯ膜１０９
を有し、ＯＮＯ膜１０９にて電荷をトラップすることが
可能である。第１，第２のメモリ素子１０８Ａ，１０８
Ｂの各ＯＮＯ膜１０９上には、それぞれ第１，第２のコ
ントロールゲート１０６Ａ，１０６Ｂが形成されてい
る。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０
８Ｂの動作状態は、ＭＯＮＯＳのＭ（金属）に相当する
ポリシリコンにて形成される第１，第２のコントロール
ゲート１０６Ａ，１０６Ｂによって、それぞれ制御され
る。なお、第１，第２のコントロールゲート１０６Ａ，
１０６Ｂは、シリサイドなどの導電材で構成することも
できる。

【００５１】第１，第２のメモリ素子１０８Ａ，１０８
Ｂ相互間には、電気的に絶縁されて、例えばポリシリコ
ンを含む材料によって形成されたワードゲート１０４が
形成されている。ワードゲート１０４に印加される電圧
によって、各ツインメモリセル１００の第１，第２のメ
モリ素子１０８Ａ，１０８Ｂが選択されるか否かが決定
される。

【００５２】このように、１つのツインメモリセル１０
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂに対して１
つのワードゲート１０４が共用される。

【００５３】第１，第２のＭＯＮＯＳメモリ素子１０８
Ａ，１０８Ｂは、独立して電荷のトラップサイトとして
機能する。電荷のトラップを制御するワードゲート１０
４は、図２に示すように、Ｂ方向（行方向）に間隔をお
いて配列されて、ポリサイド等で形成される１本のワー
ド線ＷＬに共通接続されている。ワード線ＷＬに所定の
制御電圧を供給することで、同一行の各ツインメモリセ
ル１００の第１及び第２のメモリ素子１０８Ａ，１０８
Ｂの少なくとも１つを選択可能とすることができる。

【００５４】各コントロールゲート１０６Ａ，１０６Ｂ
は、列方向に沿って延び、同一列に配列された複数のツ
インメモリセル１００にて共用されて、コントロールゲ
ート線として機能する。行方向に隣接するツインメモリ
セル１００同士の相互に隣接するコントロールゲート１
０６Ａ，１０６Ｂは、サブコントロールゲート線ＳＣＧ
（…，ＳＣＧ［ｉ］，ＳＣＧ［ｉ＋１］，…）に共通接
続されている。サブコントロールゲート線ＳＣＧは、例
えばワードゲート１０４、コントロールゲート１０６
Ａ，１０６Ｂ及びワード線ＷＬよりも上層の金属層で形
成される。各サブコントロールゲート線ＳＣＧに独立し
て制御電圧を印加することによって、後述するように、
各メモリセル１００の２つのメモリ素子１０８Ａ及びメ
モリ素子１０８Ｂを独立して制御することができる。

【００５５】行方向に隣接するメモリセル１００同士の
相互に隣接するメモリ素子１０８Ａ，１０８Ｂ相互間に
は、Ｐ型ウェル１０２内において不純物層１１０（…，
１１０［ｉ］，１１０［ｉ＋１］，…）が形成されてい
る。これらの不純物層１１０は、例えばＰ型ウェル１０
２内に形成されたｎ型不純物層であり、列方向に沿って
延び、同一列に配列された複数のツインメモリセル１０
０にて共用されて、ビット線ＢＬ（…，ＢＬ［ｉ］，Ｂ
Ｌ［ｉ＋１］，…）として機能する。

【００５６】ビット線ＢＬに対する制御電圧の印加及び
電流検出によって、ワード線ＷＬ及びサブコントロール
ゲート線ＳＣＧによって選択された各メモリセル１００
の一方のメモリ素子に対して、電荷（情報）のリード
（読み出し）及びプログラム（書き込み）が可能とな
る。

【００５７】Ｃ．電圧発生回路の構成および動作：この
ようなメモリセルアレイに与えられる制御電圧として
は、リードモード，プログラムモード，イレースモー
ド，スタンバイモードなどの各動作モードに応じて、異
なった種々の電圧が必要となるため、電圧発生回路２６
は各動作モードにおいて必要な種々の制御電圧を発生す
る。

【００５８】図３は本発明の一実施例としての昇圧回路
を含む電圧発生回路２６を示すブロック図である。図３
に示すように、電圧発生回路２６は、本実施例の昇圧回
路２６２と、制御電圧生成回路２６４とを備えている。

【００５９】このうち、制御電圧生成回路２６４は、昇
圧回路２６２から出力される昇圧電圧ＨＶを利用して、
コントロールロジック２４からの制御信号に基づき、各
動作モードにおいて必要な複数種類の電圧を生成する。
制御電圧生成回路２６４は、図９に示したような定電圧
回路５００を備えている。

【００６０】一方、昇圧回路２６２は、コントロールロ
ジック２４からの制御信号などに基づいて、電源電圧Ｖ
ｄｄを、各動作モードに応じて昇圧して、所望の昇圧電
圧ＨＶを出力する。具体的には、昇圧回路２６２は、プ
ログラム（書き込み）モード時およびイレース（消去）
モード時において、例えば、１．８Ｖの電源電圧Ｖｄｄ
を高電圧の８．０Ｖに昇圧して出力し、リード（読み出
し）モード時およびスタンバイ（待機）モード時におい
ては、低電圧の５．０Ｖに昇圧して出力する。

【００６１】Ｄ．昇圧回路の構成および動作：図４は図
３における昇圧回路２６２の具体的な構成を示す回路図
である。本実施例の昇圧回路２６２は、図４に示すよう
に、発振回路３４０、チャージポンプ回路３１０および
レベルセンス回路３２０の他に、新たに、立ち上がり期
間検出回路３５０を備えている。

【００６２】これらのうち、チャージポンプ回路３１０
とレベルセンス回路３２０は、図８に示したチャージポ
ンプ回路３１０およびレベルセンス回路３２０と同じ構
成となっている。従って、レベルセンス回路３２０につ
いての説明は省略する。

【００６３】なお、チャージポンプ回路３１０について
は、若干、説明を加える。チャージポンプ回路３１０
は、前述したとおり、供給されたクロック信号ＯＳＣＫ
に基づいて電源電圧Ｖｄｄを昇圧し、昇圧電圧ＨＶを出
力する。具体的には、供給されるクロック信号ＯＳＣＫ
に同期して、所定の電圧を順次積み上げていくことによ
り、電源電圧Ｖｄｄの昇圧を行っている。従って、供給
されるクロック信号ＯＳＣＫの周波数が高いほど、急速
に昇圧されるため、昇圧電圧ＨＶは急激に上昇し、逆
に、クロック信号ＯＳＣＫの周波数が低いほど、ゆっく
りと昇圧されるため、昇圧電圧ＨＶは緩やかに上昇する
ことになる。

【００６４】このようなチャージポンプ回路３１０にお
けるクロック信号ＯＳＣＫと昇圧電圧ＨＶとの関係を図
５に概略的に示す。

【００６５】図５において、（ａ）は、クロック信号Ｏ
ＳＣＫの周波数が比較的高い場合における昇圧電圧ＨＶ
のレベル変化を示し、（ｂ）は、クロック信号ＯＳＣＫ
の周波数が比較的低い場合における昇圧電圧ＨＶのレベ
ル変化を示している。

【００６６】図５から、チャージポンプ回路３１０で
は、上述したとおり、供給されるクロック信号ＯＳＣＫ
の周波数が比較的高い場合には、出力される昇圧電圧Ｈ
Ｖが急激に上昇し、クロック信号ＯＳＣＫの周波数が比
較的低い場合には、昇圧電圧ＨＶは緩やかに上昇するこ
とがわかる。

【００６７】一方、図４において、立ち上がり期間検出
回路３５０は、外部から供給される電源オン／リセット
信号ＯＮ／ＲＳと、レベルセンス回路３２０から出力さ
れ、インバータ３５２を介した検出信号ＡＣＴと、に基
づいて、電源オン時またはリセット時から昇圧電圧ＨＶ
がスタンバイ電圧（５．０Ｖ）になるまでの期間（立ち
上がり期間）を検出し、その検出結果を表す検出信号Ｐ
ＷＵＰを出力する。この検出信号ＰＷＵＰは、上記立ち
上がり期間はハイレベル（アクティブ）となり、それ以
外の期間はローレベル（非アクティブ）となる。

【００６８】また、発振回路３４０も、図８に示した発
振回路３００とは基本的な構成が異なっている。すなわ
ち、従来例における図８に示した発振回路３００は、出
力するクロック信号ＯＳＣＫの周波数が固定されてお
り、常に一定であるのに対し、本実施例における発振回
路３４０は、出力するクロック信号ＯＳＣＫの周波数が
可変となっており、立ち上がり期間検出回路３５０から
の検出信号ＰＷＵＰに基づいて切り換わるようになって
いる。

【００６９】具体的には、検出信号ＰＷＵＰがローレベ
ル（非アクティブ）であれば、発振回路３４０は、予め
設定された通常時の周波数Ｈｒのクロック信号ＯＳＣＫ
を生成して出力する。反対に、検出信号ＰＷＵＰがハイ
レベル（アクティブ）であれば、上記した通常時の周波
数Ｈｒよりも低い一定の周波数Ｈａのクロック信号ＯＳ
ＣＫを生成して出力する。

【００７０】このような出力するクロック信号ＯＳＣＫ
の周波数を切り換えることが可能な発振回路は、具体的
には、例えば、以下のようにして実現することができ
る。

【００７１】すなわち、リングオシレータを用意し、そ
のリングオシレータから出力される発振信号をクロック
信号ＯＳＣＫとして出力すると共に、リングオシレータ
における電流源の電流値を変化させて、リングオシレー
タの発振周波数を変化させることにより、リングオシレ
ータから出力される発振信号、つまり、クロック信号Ｏ
ＳＣＫの周波数を変化させるようにする。

【００７２】または、リングオシレータと、可変分周器
と、を用意し、リングオシレータを一定の周波数で発振
させて、そのリングオシレータから出力される発振信号
を可変分周器で分周して、クロック信号ＯＳＣＫとして
出力すると共に、可変分周器の分周比を変化させること
により、クロック信号ＯＳＣＫの周波数を変化させるよ
うにする。

【００７３】なお、発振回路３４０は、レベルセンス回
路３２０からのイネーブル信号ＥＮＢに応じて、チャー
ジポンプ回路３１０に供給するクロック信号ＯＳＣＫを
出力する点は、図８に示した発振回路３００と同じであ
る。すなわち、イネーブル信号ＥＮＢがローレベル（非
アクティブ）であれば、発振回路３４０の発振動作は停
止され、イネーブル信号ＥＮＢがハイレベル（アクティ
ブ）であれば、発振回路３４０の発振動作が開始され
る。

【００７４】本実施例では、このような構成によって、
電源オン時やリセット時の立ち上がり期間には、発振回
路３４０から出力されるクロック信号ＯＳＣＫの周波数
を、通常時の周波数Ｈｒよりも低い一定の周波数Ｈａに
して、チャージポンプ回路３１０に供給し、昇圧動作を
させることにより、チャージポンプ回路３１０から出力
される昇圧電圧ＨＶを、電源電圧からスタンバイ電圧ま
で緩やかに上昇させて、後段の制御電圧生成回路２６４
の定電圧回路５００における寄生容量の影響を排除する
ようにしている。

【００７５】Ｄ−１．電源オン時またはリセット時の動
作：図６は電源オン時またはリセット時以降における主
要信号のタイミングを示すタイミングチャートである。
図６において、電源オン／リセット信号ＯＮ／ＲＳ、検
出信号ＰＷＵＰ、スタンバイ信号ＳＴＢおよびイネーブ
ル信号ＥＮＢ（ＡＣＴ）は、それぞれ、ハイレベルまた
はローレベルの切り換えタイミングを示しており、クロ
ック信号ＯＳＣＫは、その周波数変化のタイミングを示
しており、昇圧電圧ＨＶおよび基準電圧Ｖｒｆは、それ
ぞれ、そのレベル変化のタイミングを示している。

【００７６】図６に示すように、半導体記憶装置が電源
オンまたはリセットされたことを示す電源オン／リセッ
ト信号ＯＮ／ＲＳが、外部から立ち上がり期間検出回路
３５０に入力されると、立ち上がり期間検出回路３５０
は、その立ち下がりのタイミング（時刻ｔ１）をとらえ
て、立ち上がり期間を示す検出信号ＰＷＵＰをハイレベ
ル（アクティブ）にする。また、このように、半導体記
憶装置が電源オンまたはリセットされた場合、動作モー
ドはスタンバイモードから始まるので、コントロールロ
ジック２４からは、スタンバイモード時であることを示
すスタンバイ信号ＳＴＢがハイレベル（アクティブ）と
なって、レベルセンス回路３２０に入力される。

【００７７】また、電源オンまたはリセットされたこと
により、レベルセンス回路３２０では、コンパレータ３
２２の負入力端子（−）に基準電圧Ｖｒｆが供給され
る。また、コントロールロジック２４から入力されたス
タンバイ信号ＳＴＢがハイレベルになったことにより、
レベルセンス回路３２０では、第１のトランジスタ３３
０がオンとなって、第１の抵抗３２４と、第２の抵抗３
２６によって昇圧電圧ＨＶが分圧されて、検出電圧ＨＶ
ｒｆとしてコンパレータ３２２の正入力端子（＋）に入
力される。しかしながら、電源オン時またはリセット時
には、初め、昇圧電圧ＨＶは電源電圧であるので、検出
電圧ＨＶｒｆが基準電圧Ｖｒｆを超えることはなく、従
って、コンパレータ３２２から出力される検出信号ＡＣ
Ｔはハイレベルとなる。この結果、発振回路３４０に
は、イネーブル信号ＥＮＢがハイレベル（アクティブ）
となって入力されるため、発振回路３４０は発振動作を
開始する。

【００７８】また、このとき、発振回路３４０には、立
ち上がり期間検出回路３５０からの検出信号ＰＷＵＰ
が、上記したとおりハイレベル（アクティブ）となって
入力されるため、発振回路３４０は、通常時の周波数Ｈ
ｒよりも低い一定の周波数Ｈａのクロック信号ＯＳＣＫ
を生成して、チャージポンプ回路３１０に出力すること
になる。

【００７９】チャージポンプ回路３１０は、発振回路３
００から供給されたクロック信号ＯＳＣＫに基づいて、
電源電圧Ｖｄｄの昇圧動作を行う。このとき、供給され
るクロック信号ＯＳＣＫの周波数は通常時の周波数Ｈｒ
よりも低い周波数Ｈａであるので、チャージポンプ回路
３１０は、電源電圧Ｖｄｄをゆっくりと昇圧することに
なり、チャージポンプ回路３１０から出力される昇圧電
圧ＨＶは、０Ｖからスタンバイ電圧である５．０Ｖに向
かって、緩やかに上昇する。

【００８０】その後、昇圧電圧ＨＶが上昇して、スタン
バイ電圧（５．０Ｖ）を超えると、そのタイミング（時
刻ｔ２）で、コンパレータ３２２では、検出電圧ＨＶｒ
ｆが基準電圧Ｖｒｆを超えるので、コンパレータ３２２
から出力される検出信号ＡＣＴはローレベルとなる。こ
の結果、発振回路３４０には、イネーブル信号ＥＮＢが
ローレベル（非アクティブ）となって入力されるため、
発振回路３４０は発振動作を停止する。

【００８１】発振回路３４０が発振動作を停止すると、
発振回路３４０からチャージポンプ回路３１０にはクロ
ック信号ＯＳＣＫが供給されなくなるため、チャージポ
ンプ回路３１０も昇圧動作を停止する。

【００８２】このように、電源オン時またはリセット時
の立ち上がり期間、発振回路３４０からチャージポンプ
回路３１０に通常時の周波数Ｈｒよりも低い周波数Ｈａ
のクロック信号ＯＳＣＫが供給されて、昇圧電圧ＨＶが
０Ｖからスタンバイ電圧（５．０Ｖ）に向かって、緩や
かに上昇することにより、後段の制御電圧生成回路２６
４の定電圧回路５００における寄生容量の影響を排除す
ることができる。

【００８３】図６では、本実施例と従来例との比較のた
めに、昇圧電圧ＨＶのレベル変化および基準電圧Ｖｒｆ
のレベル変化について、本実施例の場合を実線で、従来
例の場合を一点鎖線で、それぞれ示した。

【００８４】従来例の場合、発振回路は、通常時の周波
数Ｈｒのクロック信号を生成して出力するため、クロッ
ク信号ＯＳＣＫの周波数は高いままであり、その故、チ
ャージポンプ回路３１０から出力される昇圧電圧ＨＶ
は、電源電圧からスタンバイ電圧（５．０Ｖ）に向かっ
て、急激に上昇する。この結果、前述したとおり、その
昇圧電圧ＨＶを入力としている制御電圧生成回路２６４
の定電圧回路５００において、レギュレータ回路５０２
のオペアンプＯＰに存在する寄生容量によって、オペア
ンプＯＰに用いられる基準電圧Ｖｒｆも上昇してしま
う。この基準電圧Ｖｒｆは、レベルセンス回路３２０の
コンパレータ３２２と共通に用いられているので、図６
に一点鎖線で示すように、この基準電圧Ｖｒｆが上昇す
ると、昇圧電圧ＨＶがスタンバイ電圧（５．０Ｖ）に達
しても、コンパレータ３２２に入力される検出電圧ＨＶ
ｒｆは基準電圧Ｖｒｆより未だ低いため、発振回路は、
発振動作を停止することなく、持続したままとなり、図
６に一点鎖線で示すように、昇圧電圧ＨＶはスタンバイ
電圧（５．０Ｖ）を超えて、さらに上昇することにな
る。

【００８５】これに対し、本実施例の場合は、発振回路
３４０は、通常時の周波数Ｈｒよりも低い周波数Ｈａの
クロック信号を生成して、チャージポンプ回路３１０に
出力するため、チャージポンプ回路３１０から出力され
る昇圧電圧ＨＶは、図６に示すように、緩やかに上昇す
る。この結果、制御電圧生成回路２６４の定電圧回路５
００において、レギュレータ回路５０２のオペアンプＯ
Ｐに寄生容量が存在しても、定電圧回路５００に供給さ
れる昇圧電圧ＨＶのレベルの、時間に対する変化率が小
さいため、寄生容量の影響を排除することができ、寄生
容量によって、オペアンプＯＰとコンパレータ３２２と
で共通に用いられる基準電圧Ｖｒｆが上昇することはな
く、図６に示すように、基準電圧Ｖｒｆをほぼ一定に保
つことができる。従って、昇圧電圧ＨＶがスタンバイ電
圧（５．０Ｖ）に達すると、コンパレータ３２２に入力
される検出電圧ＨＶｒｆは、基準電圧Ｖｒｆを超えるこ
とができ、発振回路３４０は、確実に発振動作を停止す
る。従って、昇圧電圧ＨＶは、スタンバイ電圧（５．０
Ｖ）を大きく超えることはなく、スタンバイ電圧に収束
する。

【００８６】このようにして、本実施例においては、電
源オン時やリセット時などにおいて、寄生容量による影
響を排除して、昇圧電圧の上昇に伴う基準電圧の上昇を
抑えることができる。

【００８７】Ｄ−２．通常時の動作：一方、昇圧電圧Ｈ
Ｖがスタンバイ電圧（５．０Ｖ）を超えて、コンパレー
タ３２２から出力される検出信号ＡＣＴがローレベルと
なると、その検出信号ＡＣＴは、インバータ３５２で反
転されて、ハイレベルとなって、立ち上がり期間検出回
路３５０に入力される。立ち上がり期間検出回路３５０
は、この反転信号の立ち下がりのタイミング（時刻ｔ
２）をとらえて、検出信号ＰＷＵＰをローレベル（非ア
クティブ）にする。なと、立ち上がり期間検出回路３５
０は、検出信号ＰＷＵＰを一旦ローレベル（非アクティ
ブ）にした後は、再び、外部から電源オン／リセット信
号ＯＮ／ＲＳが入力されない限り、検出信号ＰＷＵＰを
ハイレベル（アクティブ）にすることはない。

【００８８】また、上記したように、チャージポンプ回
路３１０が昇圧動作を停止すると、昇圧電圧ＨＶは徐々
に下がり初め、その後、スタンバイ電圧（５．０Ｖ）よ
り下がると、コンパレータ３２２では、検出電圧ＨＶｒ
ｆが基準電圧Ｖｒｆを下回ることになるため、コンパレ
ータ３２２から出力される検出信号ＡＣＴは、ハイレベ
ルとなる。この結果、発振回路３４０には、イネーブル
信号ＥＮＢがハイレベル（アクティブ）となって入力さ
れるため、発振回路３４０は再び発振動作を開始する。

【００８９】発振回路３４０が発振動作を開始すると、
発振回路３４０からチャージポンプ回路３１０にはクロ
ック信号ＯＳＣＫが再び供給されるため、チャージポン
プ回路３１０も昇圧動作を再開する。

【００９０】なお、このとき、発振回路３４０には、立
ち上がり期間検出回路３５０からの検出信号ＰＷＵＰ
が、上記したとおりローレベル（非アクティブ）となっ
て入力されているため、発振回路３４０は、今度は、先
程よりも高い通常時の周波数Ｈｒのクロック信号ＯＳＣ
Ｋを生成して、チャージポンプ回路３１０に出力するこ
とになる。

【００９１】チャージポンプ回路３１０による昇圧動作
の再開によって、昇圧回路２６２から出力される昇圧電
圧ＨＶは再び上昇し始め、その後、昇圧電圧ＨＶが上昇
して、スタンバイ電圧（５．０Ｖ）を超えると、先程と
同様に、コンパレータ３２２では、検出電圧ＨＶｒｆが
基準電圧Ｖｒｆを超えるので、コンパレータ３２２から
出力される検出信号ＡＣＴはローレベルとなり、発振回
路３４０には、イネーブル信号ＥＮＢがローレベル（非
アクティブ）となって入力されるため、発振回路３４０
は再び発振動作を停止する。

【００９２】以下、このように、発振回路３４０の発振
動作およびチャージポンプ回路３１０の昇圧動作の、停
止と、開始が繰り返されることにより、チャージポンプ
回路３１０から出力される昇圧電圧ＨＶは、スタンバイ
電圧（５．０Ｖ）に維持されることになる。

【００９３】上述した通り、立ち上がり期間検出回路３
５０は、検出信号ＰＷＵＰをローレベル（非アクティ
ブ）にした後は、外部から電源オン／リセット信号ＯＮ
／ＲＳが入力されない限り、ローレベルの状態を維持す
ることになるので、昇圧電圧ＨＶが電源電圧から上昇し
てスタンバイ電圧（５．０Ｖ）を一旦超えた後は、発振
回路３４０から出力されるクロック信号ＯＳＣＫの周波
数は、常に、周波数Ｈａよりも高い通常時の周波数Ｈｒ
となる。従って、電源オン時またはリセット時以後の通
常時においては、このような比較的高い周波数Ｈｒのク
ロック信号ＯＳＣＫに基づいて、チャージポンプ回路３
１０が駆動されることによって、チャージポンプ回路３
１０は、後段の負荷（メモリセルアレイ１２など）に対
し、十分な電流容量をもって、発生した電圧を供給する
ことができる。

【００９４】Ｄ−３．実施例の効果：以上説明したよう
に、本実施例によれば、電源オン時またはリセット時の
立ち上がり期間に、発振回路３４０からチャージポンプ
回路３１０に供給されるクロック信号ＯＳＣＫの周波数
を、通常時の周波数Ｈｒよりも低い周波数Ｈａとするこ
とにより、チャージポンプ回路３１０から出力される昇
圧電圧ＨＶを、０Ｖから緩やかに上昇させているため、
寄生容量による影響を排除して、昇圧電圧の上昇に伴う
基準電圧の上昇を抑えることができる。

【００９５】Ｅ．変形例：なお、本発明は上記した実施
例や実施形態に限られるものではなく、その要旨を逸脱
しない範囲において種々の態様にて実施することが可能
である。

【００９６】上記した実施例においては、電源オン時ま
たはリセット時に発振回路３４０からチャージポンプ回
路３１０に供給するクロック信号ＯＳＣＫの周波数を、
周波数Ｈｒよりも低い、一定の周波数Ｈａとしていた
が、本発明はこのような一定の周波数に限定されるもの
ではなく、時間と共に変化する周波数であっても良い。
例えば、図７に示すように、クロック信号ＯＳＣＫの周
波数を、電源オン時またはリセット時（時刻ｔ１）は０
Ｈｚとして、その後、時間経過に比例して徐々に上昇す
るような周波数としても良い。あるいは、時間と共にス
テップ状に変化する周波数であっても良い。すなわち、
クロック信号ＯＳＣＫの周波数を、通常時の周波数Ｈｒ
よりも低い周波数とすれば良い。

【００９７】また、不揮発性メモリ素子１０８Ａ，１０
８Ｂの構造については、ＭＯＮＯＳ構造に限定されるも
のではない。１つのワードゲート１０４と第１，第２の
コントロールゲート１０６Ａ，１０６Ｂにより、２箇所
にて独立して電荷をトラップできる他の種々のツインメ
モリセルを用いた不揮発性半導体記憶装置に、本発明を
適用することができる。

【００９８】また、上記実施例では、昇圧電圧ＨＶをス
タンバイモード時およびリードモード時には５．０Ｖ
（すなわち、スタンバイ電圧を５．０Ｖ）、プログラム
モード時およびイレースモード時には８．０Ｖにしてい
たが、本発明はこのような値に限定されるものではな
く、種々の値を採ることができる。

【図面の簡単な説明】

【図１】一般的な不揮発性半導体記憶装置の全体構成を
示す概略ブロック図である。

【図２】ツインメモリセルの構造を模式的に示した断面
図である。

【図３】本発明の一実施例としての昇圧回路を含む電圧
発生回路２６を示すブロック図である。

【図４】図３における昇圧回路２６２の具体的な構成を
示す回路図である。

【図５】チャージポンプ回路３１０におけるクロック信
号ＯＳＣＫと昇圧電圧ＨＶとの関係を示すタイミングチ
ャートである。

【図６】電源オン時またはリセット時以降における主要
信号のタイミングを示すタイミングチャートである。

【図７】電源オン時またはリセット時に発振回路３４０
からチャージポンプ回路３１０に供給するクロック信号
ＯＳＣＫの周波数の他の例を示すタイミングチャートで
ある。

【図８】従来における昇圧回路の具体的な構成を示す回
路図である。

【図９】一般的な制御電圧生成回路に用いられる定電圧
回路を示す回路図である。

【符号の説明】

１０…不揮発性半導体記憶装置１２…メモリセルアレイ１４…プリデコーダ１６…行デコーダ１８…列デコーダ２０…列選択回路２２…Ｉ／Ｏ回路２４…コントロールロジック２６…電圧発生回路１００…ツインメモリセル１０２…Ｐ型ウェル１０４…ワードゲート１０６Ａ，１０６Ｂ…コントロールゲート１０８Ａ，１０８Ｂ…メモリ素子１０９…ＯＮＯ膜１１０…不純物層２６０…昇圧回路２６２…昇圧回路２６４…制御電圧生成回路３００…発振回路３１０…チャージポンプ回路３２０…レベルセンス回路３２２…コンパレータ３２４…第１の抵抗３２６…第２の抵抗３２８…第３の抵抗３３０…第１のトランジスタ３３２…第２のトランジスタ３３４…オアゲート３３６…オアゲート３４０…発振回路３５０…立ち上がり期間検出回路３５２…インバータ５００…定電圧回路５０２…レギュレータ回路５０４…入力端子５０８…出力端子ＡＣＴ…検出信号ＡＤ…アドレス信号ＢＬ…ビット線ＥＮＢ…イネーブル信号ＥＲＳ…イレース信号ＨＶ…昇圧電圧ＨＶｒｆ…検出電圧Ｈａ…周波数Ｈｒ…周波数ＯＰ…オペアンプＯＳＣＫ…クロック信号ＰＧＭ…プログラム信号ＰＷＵＰ…検出信号Ｑ…トランジスタＲ…抵抗ＲＤ…リード信号ＳＣＧ…サブコントロールゲート線ＳＴＢ…スタンバイ信号ＶＲ…可変抵抗Ｖｄｄ…電源電圧Ｖｒｆ…基準電圧ＷＬ…ワード線ｔ１…時刻ｔ２…時刻

Claims

【特許請求の範囲】

【請求項１】複数の不揮発性メモリ素子によって構成
されたメモリセルアレイを備え、動作モードとして、少
なくとも前記不揮発性メモリ素子へのアクセスを行わず
に待機するスタンバイモードを有する不揮発性半導体記
憶装置に用いられ、電源電圧を昇圧して、前記動作モー
ドに応じた昇圧電圧を出力する昇圧回路であって、前記不揮発性半導体記憶装置の電源オン時またはリセッ
ト時から、前記昇圧電圧が前記スタンバイモードに対応
した所望の電圧になるまでの立ち上がり期間を検出する
立ち上がり期間検出回路と、発振動作を行って、クロック信号を生成して出力すると
共に、前記立ち上がり期間検出回路による検出結果に基
づいて、少なくとも前記立ち上がり期間は、前記クロッ
ク信号として、予め設定された通常時の周波数よりも低
い周波数の信号を生成する発振回路と、該発振回路から出力された前記クロック信号に基づい
て、前記電源電圧を昇圧し、前記昇圧電圧を出力するチ
ャージポンプ回路と、基準電圧に基づいて、前記チャージポンプ回路からの前
記昇圧電圧が、前記動作モードに応じた所定の設定電圧
になるように前記発振回路の発振動作を制御するレベル
センス回路と、を備える昇圧回路。
【請求項２】請求項１に記載の昇圧回路において、前記発振回路は、少なくとも前記立ち上がり期間、前記
クロック信号として、一定の周波数の信号を生成するこ
とを特徴とする昇圧回路。
【請求項３】請求項１に記載の昇圧回路において、前記発振回路は、少なくとも前記立ち上がり期間、前記
クロック信号として、時間と共に周波数が変化する信号
を生成することを特徴する昇圧回路。
【請求項４】請求項１ないし請求項３のうちの任意の
１つに記載の昇圧回路において、前記昇圧回路が用いられる前記不揮発性半導体記憶装置
は、前記不揮発性メモリ素子が、１つのワードゲート
と、２つのコントロールゲートによって制御されるツイ
ンメモリセルを構成していることを特徴とする昇圧回
路。
【請求項５】請求項１ないし請求項３のうちの任意の
１つに記載の昇圧回路において、前記昇圧回路が用いられる前記不揮発性半導体記憶装置
は、前記不揮発性メモリ素子が、酸化膜（Ｏ）、窒化膜
（Ｎ）及び酸化膜（Ｏ）から成り、電荷のトラップサイ
トとして機能するＯＮＯ膜を備えることを特徴とする昇
圧回路。
【請求項６】前記不揮発性半導体装置に用いられる電
圧発生回路であって、請求項１ないし請求項３のうちの任意の１つに記載の昇
圧回路と、該昇圧回路からの前記昇圧電圧から、前記不揮発性メモ
リ素子に対し前記動作モードに応じた動作を実行させる
ための制御電圧を生成する制御電圧生成回路と、を備える電圧発生回路。
【請求項７】請求項１ないし請求項３のうちの任意の
１つに記載の昇圧回路を備えた不揮発性半導体記憶装
置。