WO2012144171A1 - 固体撮像装置、その駆動方法及びカメラシステム - Google Patents

固体撮像装置、その駆動方法及びカメラシステム Download PDF

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voltage
signal
circuit
solid
state imaging
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有希 宇田
生熊　誠
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パナソニック株式会社
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/745—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present invention relates to a solid-state imaging device, a driving method thereof, and a camera system, and more particularly to a solid-state imaging device including a charge pump circuit.
  • a MOS type solid-state imaging device is used as an amplification type solid-state imaging device.
  • Such an amplification-type solid-state imaging device includes a pixel unit that generates a signal voltage corresponding to the amount of light, and a scanning circuit and a signal processing circuit arranged around the pixel unit. Then, the amplification type solid-state imaging device reads the signal voltage from the pixel portion via the scanning circuit.
  • Patent Document 1 discloses a solid-state imaging device in which a pixel cell is formed by one photodiode that generates a signal charge according to the amount of light and four MOS transistors. It is disclosed.
  • Patent Document 2 discloses a solid-state imaging device including a charge pump type booster circuit for generating a voltage higher than a power supply voltage or a voltage lower than GND (ground potential). This booster circuit is formed on the same substrate as the semiconductor substrate on which the MOS type solid-state imaging device is formed.
  • the charge pump type booster circuit of Patent Document 2 smoothes and stabilizes a charge pump circuit that converts an external input voltage into a voltage higher than the input voltage, and a voltage converted by the charge pump circuit as an input. And a smoothing stabilization circuit for generating the output voltage.
  • This charge pump booster circuit can generate a voltage higher than the power supply voltage.
  • the charge pump type booster circuit or the charge pump type step-down circuit performs charge transfer by repeatedly charging and discharging the charge accumulated in the capacitor according to a clock input to the circuit to generate a boosted voltage and a step-down voltage. Since this is a mechanism, mixing of noise into the sensor-mounted circuit due to instantaneous fluctuations in the power supply voltage or GND becomes a problem.
  • the present invention improves the transfer efficiency of signal charges from a photodiode by using a boosted voltage or a step-down voltage generated by a charge pump circuit for driving a transistor included in a pixel cell, or is generated by a photodiode.
  • An object of the present invention is to provide a solid-state imaging device capable of suppressing noise generated by the operation of a charge pump circuit from being mixed into an image signal while suppressing dark current.
  • a solid-state imaging device includes a plurality of pixel cells that are arranged in a matrix and each generate a pixel signal by photoelectrically converting incident light.
  • a plurality of column signal lines provided for each column and outputting the pixel signals generated by the pixel cells arranged in the corresponding column; and the column signal lines in a pixel readout period.
  • a signal processing circuit for reading out the pixel signal via a charge signal, a charge pump circuit for generating a voltage higher than a power supply voltage or lower than a ground potential using a clock signal, and at least one transistor included in the pixel cell
  • a driving section for supplying a voltage generated by the charge pump circuit to a gate of the clock and a clock generator for supplying the clock signal to the charge pump circuit.
  • a control circuit that causes the clock generator to supply the clock signal having a higher frequency than the second period other than the first period to the charge pump circuit in the first period including the pixel readout period.
  • the solid-state imaging device uses the boosted voltage or the stepped-down voltage generated by the charge pump circuit to drive the transistor included in the pixel cell, so that the signal charge from the photodiode is generated. Transfer efficiency can be increased, or dark current generated in the photodiode can be suppressed. Further, the solid-state imaging device operates the charge pump circuit at high speed during the pixel readout period. As a result, the frequency of noise generated when the power supply voltage or GND fluctuates due to the operation of the charge pump circuit can be increased. Therefore, since the signal processing circuit acts as an LPF, it is possible to suppress noise caused by the booster circuit mixed in the pixel signal. In addition, the solid-state imaging device can suppress an increase in power consumption as compared with a case where the charge pump circuit is always operated at a high speed by not operating the charge pump circuit at a high speed in a period other than the pixel readout period.
  • Each of the plurality of pixel cells includes a photoelectric conversion element that photoelectrically converts incident light into a signal charge, a charge detection unit that converts the signal charge into a signal voltage, and a signal charge generated by the photoelectric conversion element.
  • a transfer transistor for transferring to the charge detection unit; an amplification transistor for generating the pixel signal by amplifying the signal voltage; and a reset transistor for resetting the charge detection unit, wherein the signal processing circuit includes the pixel readout In the period, a reset voltage in a state where the charge detection unit is reset and a signal voltage corresponding to a signal charge generated by the photoelectric conversion element may be read.
  • the charge pump circuit generates a boosted voltage higher than a power supply voltage by using the clock signal, and the driving unit supplies the boosted voltage as a Hi voltage to a gate of at least one transistor included in the pixel cell. May be supplied.
  • the solid-state imaging device uses the boosted voltage generated by the booster circuit as the Hi voltage of the transistor included in the pixel cell, thereby increasing the transfer efficiency of the signal charge from the photodiode. Can be increased. Further, the solid-state imaging device operates the booster circuit at high speed during the pixel readout period. As a result, the frequency of noise generated when the power supply voltage or GND fluctuates due to the operation of the booster circuit can be increased. Therefore, since the signal processing circuit acts as an LPF, it is possible to suppress noise caused by the booster circuit mixed in the pixel signal.
  • the driving unit may supply the boosted voltage as a Hi voltage to the gate of the transfer transistor.
  • the driving unit may supply the boosted voltage as a Hi voltage to the gate of the reset transistor.
  • the charge pump circuit generates a step-down voltage lower than a ground potential using the clock signal, and the driving unit supplies the step-down voltage as a low voltage to a gate of at least one transistor included in the pixel cell. May be supplied.
  • the solid-state imaging device suppresses the dark current generated in the photodiode by using the step-down voltage generated by the step-down circuit as the low voltage of the transistor included in the pixel cell. be able to. Further, the solid-state imaging device operates the step-down circuit at high speed during the pixel readout period. Thereby, it is possible to increase the frequency of noise generated due to fluctuations in the power supply voltage or GND due to the operation of the step-down circuit. Therefore, since the signal processing circuit acts as an LPF, it is possible to suppress noise caused by the step-down circuit mixed in the pixel signal.
  • the driving unit may supply the step-down voltage as a low voltage to the gate of the transfer transistor.
  • the driving unit may supply the step-down voltage as a low voltage to the gate of the reset transistor.
  • the signal processing circuit may further perform signal processing on the read signal voltage and the reset voltage in the signal processing period, and the first period may include a part of the signal processing period.
  • the solid-state imaging device can suppress noise from being mixed into a signal generated by signal processing by the signal processing circuit.
  • the signal processing circuit stores an AD converter that AD converts the read reset voltage and signal voltage in an AD conversion period included in the signal processing period, and a signal AD-converted by the AD converter.
  • a storage unit, and the first period may include the AD conversion period.
  • the solid-state imaging device can suppress noise from being mixed into a signal generated by AD conversion processing.
  • the signal processing circuit includes: a CDS circuit that generates an output signal by performing correlated double sampling processing on the read reset voltage and signal voltage in a first processing period included in the signal processing period; A horizontal transfer circuit for transferring the output signal generated by the CDS circuit, and the first period may include the first processing period.
  • the solid-state imaging device can suppress noise from being mixed into the signal generated by the correlated double sampling process.
  • the signal processing circuit includes a column amplifier that amplifies the read reset voltage and signal voltage in a second processing period included in the signal processing period, and the first period includes the second processing period. May be included.
  • the solid-state imaging device can suppress noise from being mixed into a signal generated by amplification processing by the column amplifier.
  • the solid-state imaging device may further include a multiplier circuit or a frequency divider circuit and a clock generator that generates the clock signal.
  • the present invention can be realized not only as such a solid-state imaging device but also as a driving method of the solid-state imaging device using the characteristic means included in the solid-state imaging device as a step.
  • the present invention can be realized as a semiconductor integrated circuit (LSI) that realizes part or all of the functions of such a solid-state imaging device, or can be realized as a camera system including such a solid-state imaging device.
  • LSI semiconductor integrated circuit
  • the present invention uses a voltage generated by a charge pump circuit to drive a transistor included in a pixel cell, thereby increasing transfer efficiency or suppressing dark current generated in a photodiode while operating the charge pump circuit. It is possible to provide a solid-state imaging device that can suppress mixing of generated noise.
  • FIG. 1 is a block diagram of a solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 2 is a circuit diagram of the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 3 is a block diagram of the signal processing circuit according to the first embodiment of the present invention.
  • FIG. 4 is a block diagram of the booster circuit according to the first embodiment of the present invention.
  • FIG. 5 is a block diagram of the step-down circuit according to the first embodiment of the present invention.
  • FIG. 6 is a timing chart of the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 7 is a diagram illustrating noise and frequency characteristics of the signal processing circuit in the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 1 is a block diagram of a solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 2 is a circuit diagram of the solid-state imaging device according to Embodiment 1
  • FIG. 8 is a timing chart of the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 9 is a block diagram of a solid-state imaging device according to Embodiment 2 of the present invention.
  • FIG. 10 is a circuit diagram of a solid-state imaging device according to Embodiment 2 of the present invention.
  • FIG. 11 is a block diagram of a solid-state imaging device according to Embodiment 3 of the present invention.
  • FIG. 12 is a circuit diagram of a solid-state imaging device according to Embodiment 3 of the present invention.
  • FIG. 13 is a block diagram of a signal processing circuit according to the third embodiment of the present invention.
  • FIG. 14 is a timing chart of the solid-state imaging device according to Embodiment 4 of the present invention.
  • FIG. 15 is a circuit diagram of a solid-state imaging device according to Embodiment 7 of the present invention.
  • FIG. 16 is a timing chart of the solid-state imaging device according to Embodiment 7 of the present invention.
  • FIG. 17 is a timing chart of the solid-state imaging device according to Embodiment 7 of the present invention.
  • FIG. 18 is a circuit diagram of a solid-state imaging device according to Embodiment 8 of the present invention.
  • FIG. 19 is a circuit diagram of a solid-state imaging device according to Embodiment 9 of the present invention.
  • FIG. 20 is a timing chart of the solid-state imaging device according to Embodiment 10 of the present invention.
  • Embodiment 1 The solid-state imaging device according to Embodiment 1 of the present invention operates the charge pump circuit at high speed during the pixel readout period. Thereby, the solid-state imaging device can suppress the noise generated by the operation of the charge pump circuit from being mixed into the image signal. Further, the solid-state imaging device suppresses an increase in power consumption as compared with the case where the charge pump circuit is always operated at a high speed by increasing the operating frequency of the charge pump circuit only during the pixel readout period.
  • FIG. 1 is a block diagram showing the overall configuration of a solid-state imaging device 30 according to Embodiment 1 of the present invention.
  • FIG. 2 is a circuit diagram showing a detailed configuration of the solid-state imaging device 30 of FIG.
  • the solid-state imaging device 30 includes a pixel array 31, a vertical scanning circuit 32, a charge pump type booster circuit 33, a charge pump type stepdown circuit 34, a current load circuit 35, and signal processing.
  • a circuit 36, a clock generator 37, and a control logic circuit 38 are provided.
  • a plurality of pixel cells 50 are arranged in a matrix of N rows and M columns. In FIG. 2, only a circuit for 2 rows and 1 column is shown for the sake of simplicity.
  • Each of the plurality of pixel cells 50 generates a pixel signal by photoelectrically converting incident light, and outputs the generated pixel signal to the vertical signal line 57.
  • the vertical scanning circuit 32 corresponds to a drive unit of the present invention, selects a row of the pixel array 31, and drives the pixel cells 50 arranged in the selected row.
  • the clock generator 37 generates a clock signal for driving the step-up circuit 33 and the step-down circuit 34.
  • the booster circuit 33 corresponds to the charge pump circuit of the present invention.
  • the booster circuit 33 uses the clock signal generated by the clock generator 37 to generate a boosted voltage higher than the power supply voltage. This boosted voltage is used as the Hi voltage of the transistors for driving each row of the pixel array 31.
  • the step-down circuit 34 corresponds to the charge pump circuit of the present invention.
  • the step-down circuit 34 uses the clock signal generated by the clock generator 37 to generate a step-down voltage lower than GND (ground potential). This step-down voltage is used as a low voltage of transistors for driving each row of the pixel array 31.
  • the current load circuit 35 is arranged for each column.
  • the signal processing circuit 36 reads a pixel signal from the pixel cell 50 through the vertical signal line 57 in the pixel reading period. Further, the signal processing circuit 36 performs signal processing on the pixel signal read from the pixel cell 50.
  • the control logic circuit 38 corresponds to the control circuit of the present invention, and supplies a control signal to the vertical scanning circuit 32 and the clock generator 37. Specifically, the control logic circuit 38 supplies a clock signal having a higher frequency than the second period other than the first period to the booster circuit 33 and the step-down circuit 34 in the first period including the pixel readout period. A control signal is supplied to the generator 37.
  • the vertical scanning circuit 32 supplies a boosted voltage as a Hi voltage to the gate of a transistor included in the pixel cell 50 and supplies a stepped-down voltage as a Low voltage.
  • the vertical scanning circuit 32 includes a decoder circuit 40 and a driver 41.
  • the decoder circuit 40 decodes the address signal supplied from the control logic circuit 38.
  • the driver 41 converts the Hi voltage of the signal decoded by the decoder circuit 40 into a boosted voltage.
  • the driver 41 converts the low voltage of the signal decoded by the decoder circuit 40 into a step-down voltage.
  • the pixel cell 50 includes a photodiode 51 that is a photoelectric conversion unit (photoelectric conversion element), a charge detection unit 52 (floating diffusion) that converts a signal charge generated in the photodiode 51 into a signal voltage, and a photodiode.
  • a transfer transistor 53 for transferring the charge generated in 51 to the charge detection unit 52, an amplification transistor 54 for amplifying the voltage of the charge detection unit 52, a reset transistor 55 for resetting the charge detection unit 52 to a reset voltage, and an amplification transistor
  • a selection transistor 56 that outputs the output voltage 54 to the vertical signal line 57 common to each column.
  • the pixel cell 50 outputs, as pixel signals, a reset voltage in a state where the charge detection unit 52 is reset by the reset transistor 55 and a signal voltage corresponding to the signal charge generated in the photodiode 51.
  • the vertical scanning circuit 32 supplies a boosted voltage as a Hi voltage to the gates of the transfer transistor 53, the reset transistor 55, and the selection transistor 56. Further, the vertical scanning circuit 32 supplies a step-down voltage as a Low voltage to the gate of the transfer transistor 53. Note that the vertical scanning circuit 32 may supply a step-down voltage as a low voltage to the gates of the reset transistor 55 and the selection transistor 56.
  • the vertical scanning circuit 32 may use the boosted voltage as the Hi voltage for at least one gate of the transfer transistor 53, the reset transistor 55, and the selection transistor 56. Similarly, the vertical scanning circuit 32 may use a step-down voltage as a low voltage for at least one gate of the transfer transistor 53, the reset transistor 55, and the selection transistor 56.
  • the vertical signal line 57 corresponds to the column signal line of the present invention, and is provided for each column. Further, the current load circuit 35 is connected to each of the vertical signal lines 57. That is, the amplification transistor 54 of each pixel cell 50 and the current load circuit 35 constitute a source follower amplifier. The vertical signal line 57 is connected to the signal processing circuit 36 for each column, and a pixel signal corresponding to the voltage of the charge detection unit 52 is input to the signal processing circuit 36.
  • FIG. 3 is a circuit diagram showing a configuration of the signal processing circuit 36.
  • the signal processing circuit 36 includes a column amplifier 61 that amplifies the pixel signal, a sample hold circuit 62 that temporarily holds the output voltage of the column amplifier 61, and an AD (analog-digital) conversion of the voltage held by the sample hold circuit.
  • Column ADC 63, and a digital memory 64 that temporarily stores the output signal converted into a digital signal by the column ADC 63.
  • the column amplifier 61 is connected to the vertical signal line 57.
  • a signal voltage corresponding to a voltage obtained by converting the signal charge generated by the photodiode 51 by the charge detection unit 52 and a reset voltage in a state where the charge detection unit 52 is reset are applied to the vertical signal line 57.
  • the column amplifier 61 amplifies the pixel signal which is the signal voltage and the reset voltage.
  • the sample hold circuit 62 has a sample hold capacitor.
  • the sample hold circuit 62 holds the pixel signal amplified by the column amplifier 61 in the sample hold capacitor.
  • the column ADC 63 corresponds to the AD converter of the present invention, and AD-converts the read reset voltage and signal voltage in the AD conversion period.
  • This column ADC 63 includes a comparator 65 and a counter 66.
  • the comparator 65 compares the pixel signal held in the sample hold capacitor with the reference voltage Vref.
  • the reference voltage Vref is a signal whose voltage value sweeps for a certain period of time simultaneously with the start of counting by the counter 66.
  • the counter 66 counts a period from the start of the sweep of the reference voltage Vref until the output signal of the comparator 65 is inverted.
  • the column ADC 63 outputs the count number of the counter 66 as a digital pixel output signal.
  • the digital memory 64 corresponds to a storage unit of the present invention, and stores a digital pixel output signal that has been AD converted by the column ADC 63.
  • FIG. 4 is a circuit diagram showing the configuration of the booster circuit 33.
  • FIG. 5 is a circuit diagram showing a configuration of the step-down circuit 34.
  • the control logic circuit 38 generates a SELCLK signal that becomes a Hi voltage during one of the pixel readout period and the other period, and a low voltage on the other side, and supplies the generated SELCLK signal to the clock generator 37.
  • the clock generator 37 generates two or more types of clock signals having different frequencies.
  • the clock generator 37 supplies a clock signal PMPCLK having a frequency corresponding to the SELCLK signal supplied from the control logic circuit 38 to the booster circuit 33 and the step-down circuit 34.
  • the clock generator 37 includes a clock generation unit that generates a reference clock signal.
  • the clock generator 37 divides the reference clock signal to generate a clock signal having a lower frequency than the reference clock signal, and the reference clock signal is multiplied by multiplying the reference clock. At least one of multiplication circuits for generating a clock signal having a higher frequency is provided. Then, the clock generator 37 outputs one of the reference clock signal and the clock signal generated by the frequency dividing circuit or the multiplication circuit as the clock signal PMPCLK.
  • the booster circuit 33 includes a booster pump unit control circuit 72, an AND logic circuit 73, and a booster pump unit 71.
  • the boost pump unit control circuit 72 generates a control signal PMPEN according to the boost voltage Vh. Specifically, the boost pump unit control circuit 72 determines whether the boost voltage Vh is equal to or higher than a desired voltage, and generates a control signal PMPEN corresponding to the determination result.
  • the AND logic circuit 73 generates a clock signal PMPCLKi that is a logical product of the clock signal PMPCLK and the control signal PMPEN generated by the boost pump unit control circuit 72.
  • the boost pump unit 71 generates a boost voltage Vh higher than the power supply voltage using the clock signal PMPCLKi. Specifically, the boost pump unit 71 supplies a voltage to a pump capacity for charging / discharging the voltage in order to generate the boost voltage Vh. Further, a smoothing capacitor 74 for smoothing the voltage of the output terminal is connected to the output terminal of the booster pump unit 71. Thereby, the boosted voltage Vh is stabilized.
  • the booster pump unit 71 stops its operation when the control signal PMPEN becomes a low voltage. Further, when the boosted voltage Vh is less than a desired voltage, the booster pump unit 71 operates by the control signal PMPEN becoming the Hi voltage.
  • the clock signal PMPCLKi supplied to the booster pump unit 71 during the pixel readout period becomes a clock signal with a higher frequency than the clock signal with the normal frequency.
  • the booster circuit 33 performs its operation at a higher speed than usual.
  • the step-down circuit 34 includes a step-down pump unit control circuit 82, an AND logic circuit 83, and a step-down pump unit 81.
  • the step-down pump unit control circuit 82 generates a control signal PMPEN according to the step-down voltage Vl. Specifically, the step-down pump unit control circuit 82 determines whether or not the step-down voltage Vl is less than a desired voltage, and generates a control signal PMPEN corresponding to the determination result.
  • the AND logic circuit 83 generates a clock signal PMPCLKi that is a logical product of the clock signal PMPCLK and the control signal PMPEN generated by the step-down pump unit control circuit 82.
  • the step-down pump unit 81 uses the clock signal PMPCLKi to generate a step-down voltage Vl lower than GND. Specifically, the step-down pump unit 81 supplies a voltage to a pump capacity for charging / discharging the voltage in order to generate the step-down voltage Vl. A smoothing capacitor 84 that smoothes the voltage at the output terminal is connected to the output terminal of the step-down pump unit 81. Thereby, the step-down voltage Vl is stabilized.
  • the step-down pump unit 81 stops operating because the control signal PMPEN becomes a low voltage. Further, when the step-down voltage Vl is equal to or higher than a desired voltage, the step-down pump unit 81 operates by the control signal PMPEN becoming the Hi voltage.
  • the clock signal PMPCLKi supplied to the step-down pump unit 81 during the pixel readout period is a clock signal with a higher frequency than the clock signal with the normal frequency.
  • the step-down circuit 34 performs its operation at a higher speed than usual.
  • FIG. 6 is a timing chart of the solid-state imaging device 30.
  • SEL (n), RSCELL (n), and TRANS (n) shown in FIG. 6 represent control signals for driving the pixel cells 50 in the nth row.
  • SH (n) is a control signal for switching ON / OFF of a sample hold switch included in the sample hold circuit 62.
  • PMPCLK is a clock signal generated by the clock generator 37.
  • SELCLK represents a control signal for controlling the frequency of the clock signal PMPCLK generated by the clock generator 37.
  • the clock generator 37 outputs two types of pulses having different frequencies as the clock signal PMPCLK.
  • a period from time t1 to time t12 when SEL (n) is a Hi voltage is an n-th pixel readout period. That is, the pixel readout period is a period in which the pixel cell 50 is selected and a period in which the pixel cell 50 outputs a signal to the vertical signal line 57. Specifically, the pixel readout period includes a period in which the pixel cell 50 outputs a reset voltage to the vertical signal line 57 and a period in which the pixel cell 50 outputs a signal voltage to the vertical signal line 57.
  • RSCELL (n) becomes Hi voltage.
  • the charge detector 52 is reset to the reset voltage.
  • RSCELL (n) becomes Low voltage.
  • the charge detection unit 52 holds the reset voltage Vrst.
  • the amplification transistor 54 constitutes a source follower circuit together with the current load circuit 35, and the vertical signal line 57 becomes a reset voltage V'rst corresponding to the reset voltage Vrst.
  • SH (n) becomes Hi voltage.
  • the sample hold switch of the sample hold circuit 62 is turned on, the sample hold capacitor is charged by the reset voltage V′rst of the vertical signal line 57.
  • SH (n) becomes a low voltage. Thereby, the sample hold switch of the sample hold circuit 62 is turned off. Therefore, since the vertical signal line 57 and the column ADC 63 are electrically disconnected, the reset voltage V′rst is held in the sample hold capacitor.
  • the column ADC 63 AD converts the reset voltage V′rst held in the sample hold capacitor of the sample hold circuit 62.
  • TRANS (n) becomes Hi voltage, so that the charge corresponding to the signal charge stored in the photodiode 51 is transferred to the charge detection unit 52.
  • TRANS (n) becomes a low voltage, so that the charge detection unit 52 holds the signal voltage Vin corresponding to the signal charge.
  • the amplification transistor 54 constitutes a source follower circuit together with the current load circuit 35, and the vertical signal line 57 has a signal voltage V'in corresponding to the signal voltage Vin.
  • SH (n) becomes a low voltage. Thereby, the sample hold switch of the sample hold circuit 62 is turned off. Therefore, the vertical signal line 57 and the column ADC 63 are electrically disconnected, whereby the signal voltage V′in is held in the sample and hold capacitor.
  • the column ADC 63 AD converts the signal voltage V′in held by the sample hold capacitor of the sample hold circuit 62.
  • SELCLK becomes Hi voltage.
  • the clock signal PMPCLK output from the clock generator 37 becomes a clock signal having a higher frequency than usual.
  • SELCLK becomes a low voltage outside the pixel readout period after time t12.
  • the clock signal PMPCLK output from the clock generator 37 is changed to a clock signal having a normal frequency.
  • the pixel array is operated by the operations of the booster circuit 33 and the step-down circuit 34 as shown in FIG.
  • the noise mixed in the signal read from 31 to the vertical signal line 57 becomes high frequency noise.
  • any or all of the column amplifier 61, the sample hold circuit 62, and the comparator 65 included in the column ADC 63 included in the signal processing circuit 36 act as an LPF (low-pass filter) against high-frequency noise. Therefore, noise is suppressed.
  • an increase in power consumption due to high-speed operation can be suppressed by dynamically switching the operating frequency of the charge pump circuit.
  • the pixel readout period includes a part of a signal processing period in which the signal processing circuit 36 performs signal processing. Specifically, the pixel readout period includes a period in which the column amplifier 61 amplifies the pixel signal and a period in which the column ADC 63 performs AD conversion processing.
  • the solid-state imaging device 30 may use a high-frequency clock signal for PMPCLK in an AD conversion period that is not included in the pixel readout period in addition to the pixel readout period. .
  • a high-frequency clock signal for PMPCLK in an AD conversion period that is not included in the pixel readout period in addition to the pixel readout period.
  • the voltage of the driving pulse for driving the pixel cell 50 is set such that the Hi voltage is higher than the power supply voltage and the Low voltage is lower than GND. As a result, it is possible to increase transfer efficiency, suppress noise, and obtain a high-quality image.
  • the solid-state imaging device 30 operates the charge pump type step-up circuit 33 and the charge pump type step-down circuit 34 at high speed during the readout period, so that noise generated by the operation of the charge pump circuit is mixed into the image signal. This can be suppressed.
  • FIG. 9 is a block diagram showing the overall configuration of a solid-state imaging device 30A according to Embodiment 2 of the present invention.
  • FIG. 10 is a circuit diagram showing a detailed configuration of the solid-state imaging device 30A of FIG.
  • the solid-state imaging device 30A has a configuration that does not use the step-down circuit 34 compared to the circuit configuration of the first embodiment. That is, the solid-state imaging device 30A uses the GND voltage as the low voltage of the transistors for driving each row of the pixel array 31.
  • the vertical scanning circuit 32A includes a decoder circuit 40 and a driver 41A.
  • the driver 41A converts the Hi voltage of the signal decoded by the decoder circuit 40 into a voltage higher than the power supply voltage generated by the booster circuit 33.
  • the configuration of the signal processing circuit 36 in the second embodiment is the same as that of the first embodiment shown in FIG. 3, and the configurations of the booster circuit 33, the clock generator 37, and the control logic circuit 38 are the same as those in the first embodiment shown in FIG. Therefore, the description is omitted.
  • the timing chart of the solid-state imaging device 30A of the second embodiment is the same as that of the first embodiment shown in FIG.
  • FIG. 11 is a block diagram showing the overall configuration of a solid-state imaging device 30B according to Embodiment 3 of the present invention.
  • FIG. 12 is a circuit diagram showing a detailed configuration of the solid-state imaging device 30B of FIG.
  • the solid-state imaging device 30B has a configuration in which the booster circuit 33 is not used in the circuit configuration of the first embodiment. That is, the solid-state imaging device 30 ⁇ / b> B uses the power supply voltage as the Hi voltage of the transistors for driving each row of the pixel array 31.
  • the vertical scanning circuit 32B includes a decoder circuit 40 and a driver 41B.
  • the driver 41B converts the Low voltage of the signal decoded by the decoder circuit 40 into a voltage lower than the GND generated by the step-down circuit 34.
  • the configuration of the signal processing circuit 36 in the third embodiment is the same as that of the first embodiment shown in FIG. 3, and the configurations of the step-down circuit 34, the clock generator 37, and the control logic circuit 38 are the same as those in the first embodiment shown in FIG. Therefore, the description is omitted.
  • timing chart of the solid-state imaging device 30B of the third embodiment is the same as that of the first embodiment shown in FIG.
  • the overall configuration of the solid-state imaging device of the fourth embodiment is the same as that of the first embodiment shown in FIGS.
  • the solid-state imaging device according to the fourth embodiment includes a signal processing circuit 36A described later instead of the signal processing circuit 36 illustrated in FIG.
  • the configurations of the booster circuit 33 and the step-down circuit 34 of the fourth embodiment are the same as those of the first embodiment shown in FIGS.
  • FIG. 13 is a block diagram illustrating a configuration of a signal processing circuit 36A according to the fourth embodiment.
  • the signal processing circuit 36A includes a column amplifier 91 that amplifies a pixel signal, a switch 92 that controls ON / OFF of connection between an output terminal of the column amplifier 91 and an input terminal of a CDS (correlated double sampling) circuit 93, and a column A CDS circuit 93 that performs CDS processing on the signal voltage output from the amplifier 91 and the reset voltage, and a horizontal transfer circuit 94 that sequentially transfers signals read from each pixel column are provided.
  • CDS correlated double sampling
  • the CDS circuit 93 is a circuit that holds a differential signal between the reset voltage and the signal voltage. As a result, it is possible to remove fixed pattern noise caused by variations in the threshold voltage of the amplification transistor 54 and variations in the output signal of the column amplifier 91.
  • the column amplifier 91 is connected to the vertical signal line 57.
  • the column amplifier 91 amplifies a pixel signal that is a signal voltage and a reset voltage.
  • the CDS circuit 93 performs CDS processing on the pixel signal corresponding to the amplified signal voltage and the reset voltage.
  • the horizontal transfer circuit 94 holds the pixel signal subjected to the CDS process in each column and sequentially transfers the pixel signal corresponding to the horizontal transfer signal given to each column for each column.
  • FIG. 14 is a timing chart of the solid-state imaging device according to the fourth embodiment.
  • SEL (n), RSCELL (n), and TRANS (n) represent control signals for driving the pixels in the nth row.
  • SW (n) is a control signal for switching the switch 92 to ON or OFF.
  • PMPCLK is a clock signal generated by the clock generator 37.
  • SELCLK represents a control signal for controlling the frequency of the clock signal PMPCLK generated by the clock generator 37.
  • the period from time t1 to time t8 when SEL (n) is the Hi voltage is the pixel readout period of the nth row.
  • the switch 92 of the signal processing circuit 36A is turned ON, and the output terminal of the column amplifier 91 and the input terminal of the CDS circuit 93 are conducted.
  • RSCELL (n) becomes Hi voltage, so that the charge detection unit 52 is reset by the reset voltage.
  • RSCELL (n) becomes a low voltage, so that the charge detection unit 52 holds the reset voltage Vrst.
  • the amplification transistor 54 constitutes a source follower circuit together with the current load circuit 35, and the vertical signal line 57 becomes a reset voltage V'rst corresponding to the reset voltage Vrst.
  • the reset voltage V'rst corresponding to the reset voltage Vrst is held by the column amplifier 91 of the signal processing circuit 36A.
  • the amplifier reference voltage Varef of the column amplifier 91 is output to the output terminal of the column amplifier 91.
  • An amplifier reset voltage Varef that is an output signal of the column amplifier 91 is held by the CDS circuit 93.
  • the CDS circuit reset voltage Vcrst is output to the output terminal of the CDS circuit 93. As a result, the reset voltage Vrst is replaced with the reset voltage Vcrst of the CDS circuit.
  • TRANS (n) becomes Hi voltage.
  • a charge corresponding to the signal charge stored in the photodiode 51 is transferred to the charge detection unit 52.
  • TRANS (n) becomes a low voltage.
  • the charge detection unit 52 holds the signal voltage Vin corresponding to the signal charge.
  • the amplification transistor 54 constitutes a source follower circuit together with the current load circuit 35, and the vertical signal line 57 has a signal voltage V'in corresponding to the signal voltage Vin. Therefore, the signal voltage V′in corresponding to the signal voltage Vin is input to the column amplifier 91.
  • the column amplifier 91 multiplies the difference between the reset voltage V′rst held in the column amplifier 91 and the signal voltage V′in by A, and the amplifier reset voltage.
  • a ⁇ (Vrst′ ⁇ V′in) + Varef added to Varef is output.
  • the CDS circuit 93 outputs an output voltage corresponding to the difference A ⁇ (Vrst′ ⁇ V′in) between the output A ⁇ (Vrst′ ⁇ V′in) + Varef of the column amplifier 91 and the held Varef.
  • the horizontal transfer circuit 94 sequentially transfers the pixel output signal, which is the output signal of the CDS circuit 93, horizontally for each column.
  • SELCLK becomes Hi voltage during the readout period from time t1 to time t8.
  • the clock signal PMPCLK output from the clock generator 37 becomes a clock signal having a higher frequency than usual.
  • SELCLK becomes a low voltage outside the pixel readout period after time t8. Therefore, the clock signal PMPCLK output from the clock generator 37 is changed to a clock signal having a normal frequency.
  • noise mixed in the signal read from the pixel array 31 to the vertical signal line 57 due to the operation of the booster circuit 33 or the step-down circuit 34 becomes high-frequency noise. Therefore, any or all of the column amplifier 91 and the CDS circuit 93 of the signal processing circuit 36A act as an LPF against high frequency noise. Thereby, noise is suppressed.
  • an increase in power consumption due to high-speed operation can be suppressed by dynamically switching the operating frequency of the charge pump circuit.
  • the pixel readout period includes a part of the signal processing period in which the signal processing circuit 36A performs signal processing. Specifically, the pixel readout period includes a period in which the column amplifier 91 amplifies the pixel signal and a period in which the CDS circuit 93 performs the CDS process.
  • the overall configuration of the solid-state imaging device of Embodiment 5 is the same as that of Embodiment 2 shown in FIGS. 9 and 10.
  • the solid-state imaging device according to the fifth embodiment includes a signal processing circuit 36A instead of the signal processing circuit 36 illustrated in FIG.
  • the configuration of the signal processing circuit 36A in the fifth embodiment is the same as that in the fourth embodiment shown in FIG. 13, and the configurations of the booster circuit 33, the clock generator 37, and the control logic circuit 38 are the same as those in the fourth embodiment shown in FIG. Therefore, the description is omitted.
  • timing chart of the solid-state imaging device of the fifth embodiment is the same as that of the fourth embodiment shown in FIG.
  • the overall configuration of the solid-state imaging device of Embodiment 6 is the same as that of Embodiment 3 shown in FIGS. 11 and 12. Note that the solid-state imaging device according to the sixth embodiment includes a signal processing circuit 36A instead of the signal processing circuit 36 illustrated in FIG.
  • the configuration of the signal processing circuit 36A in the sixth embodiment is the same as that of the fourth embodiment shown in FIG. 13, and the configurations of the step-down circuit 34, the clock generator 37, and the control logic circuit 38 are the same as those of the fourth embodiment shown in FIG. Therefore, the description is omitted.
  • timing chart of the solid-state imaging device of the sixth embodiment is the same as that of the fourth embodiment shown in FIG.
  • Embodiment 7 of the present invention a modification of the pixel cell in Embodiment 1 described above will be described.
  • FIG. 15 is a diagram illustrating a circuit configuration of the solid-state imaging device according to the seventh embodiment.
  • the solid-state imaging device according to the seventh embodiment illustrated in FIG. 15 is different from the pixel cell 50 in the configuration of the pixel cell 50A with respect to the configuration of the first embodiment illustrated in FIG. Specifically, the pixel cell 50A has a configuration in which the selection transistor 56 is omitted from the pixel cell 50 of the first embodiment.
  • the solid-state imaging device includes a vertical scanning circuit 32C instead of the vertical scanning circuit 32 as compared with the first embodiment.
  • the vertical scanning circuit 32C includes a decoder circuit 40C and a driver 41C.
  • the decoder circuit 40C decodes the address signal supplied from the control logic circuit 38.
  • the driver 41C converts the Hi voltage of the signal decoded by the decoder circuit 40C into a voltage higher than the power supply voltage generated by the booster circuit 33.
  • the driver 41C converts the Low voltage of the signal decoded by the decoder circuit 40C into a voltage lower than the GND generated by the step-down circuit 34.
  • the configuration of the signal processing circuit in the seventh embodiment is the same as that of the first embodiment shown in FIG. 3, and the configurations of the booster circuit 33, the step-down circuit 34, the clock generator 37, and the control logic circuit 38 are shown in FIGS. 4 and 5, respectively. Since it is the same as that of Embodiment 1 shown in FIG.
  • FIG. 16 is a timing chart of the solid-state imaging device according to the seventh embodiment.
  • VDDCELL represents a power supply voltage shared by each pixel.
  • RSCELL (n) and TRANS (n) represent control signals for driving the n-th pixel cell 50A.
  • SH (n) is a control signal for switching ON / OFF of a sample hold switch included in the sample hold circuit 62.
  • PMPCLK is a clock signal generated by the clock generator 37.
  • SELCLK represents a control signal for controlling the frequency of the clock signal PMPCLK generated by the clock generator 37.
  • the clock generator 37 outputs two types of pulses having different frequencies as the clock signal PMPCLK.
  • the period from time t1 to time t10 is the pixel readout period of the nth row. Further, a power supply voltage is supplied as VDDCELL from before the pixel readout start time.
  • RSCELL (n) becomes Hi voltage.
  • the charge detection unit 52 is reset by the reset voltage.
  • RSCELL (n) becomes Low voltage.
  • the charge detection unit 52 holds the reset voltage Vrst.
  • the amplification transistor 54 constitutes a source follower circuit together with the current load circuit 35, and the vertical signal line 57 becomes a reset voltage V'rst corresponding to the reset voltage Vrst.
  • SH (n) becomes Hi voltage.
  • the sample hold switch of the sample hold circuit 62 is turned ON, the sample hold capacitor is charged by the reset voltage V′rst of the vertical signal line 57.
  • the column ADC 63 AD converts the reset voltage V′rst held in the sample hold capacitor of the sample hold circuit 62.
  • TRANS (n) becomes Hi voltage.
  • a charge corresponding to the signal charge stored in the photodiode 51 is transferred to the charge detection unit 52.
  • TRANS (n) becomes a low voltage.
  • the charge detection unit 52 holds the signal voltage Vin corresponding to the signal charge.
  • the amplification transistor 54 constitutes a source follower circuit together with the current load circuit 35, and the vertical signal line 57 has a signal voltage V'in corresponding to the signal voltage Vin.
  • SH (n) becomes a low voltage, and the sample hold switch of the sample hold circuit 62 is turned off. As a result, the vertical signal line 57 and the column ADC 63 are electrically disconnected, so that the signal voltage V′in is held in the sample hold capacitor.
  • the column ADC 63 AD converts the signal voltage V′in held by the sample hold capacitor of the sample hold circuit 62.
  • the GND voltage is supplied to VDDCELL.
  • RSCELL (n) becomes Hi voltage, so that the charge detection unit 52 is reset to the GND level.
  • RSCELL (n) becomes a low voltage, so that the charge detection unit 52 maintains the GND level.
  • the power supply voltage is supplied to VDDCELL.
  • SELCLK becomes Hi voltage during the readout period from time t1 to time t10. Thereby, the clock signal PMPCLK output from the clock generator 37 becomes a clock signal having a higher frequency than usual. Further, outside the pixel readout period after time t10, SELCLK becomes a low voltage, and the clock signal PMPCLK output from the clock generator 37 is changed to a clock signal having a normal frequency.
  • any or all of the column amplifier 61, the sample hold circuit 62, and the comparator 65 included in the column ADC 63 included in the signal processing circuit 36 act as an LPF against high frequency noise. Thereby, noise is suppressed.
  • an increase in power consumption due to high-speed operation can be suppressed by dynamically switching the operating frequency of the charge pump circuit.
  • FIG. 18 is a diagram illustrating a configuration of a solid-state imaging apparatus according to the eighth embodiment.
  • the solid-state imaging device according to the eighth embodiment has a configuration that does not use the step-down circuit 34 with respect to the circuit configuration of the seventh embodiment. That is, the solid-state imaging device according to the eighth embodiment uses the GND voltage as the low voltage of the transistors for driving each row of the pixel array 31.
  • the vertical scanning circuit 32D includes a decoder circuit 40C and a driver 41D.
  • the driver 41D converts the Hi voltage of the signal decoded by the decoder circuit 40C into a voltage higher than the power supply voltage generated by the booster circuit 33.
  • the configuration of the signal processing circuit in the eighth embodiment is the same as that of the first embodiment shown in FIG. 3, and the configurations of the booster circuit 33, the clock generator 37, and the control logic circuit 38 are the same as those in the first embodiment shown in FIG. Since there is, explanation is omitted.
  • timing chart of the solid-state imaging device of the eighth embodiment is the same as that of the seventh embodiment shown in FIG.
  • FIG. 19 is a diagram illustrating a configuration of a solid-state imaging apparatus according to the ninth embodiment.
  • the solid-state imaging device according to the eighth embodiment has a configuration in which the booster circuit 33 is not used in the circuit configuration of the seventh embodiment. That is, the solid-state imaging device according to the eighth embodiment uses the power supply voltage as the Hi voltage of the transistors for driving each row of the pixel array 31.
  • the vertical scanning circuit 32E includes a decoder circuit 40C and a driver 41E.
  • the driver 41E converts the Low voltage of the signal decoded by the decoder circuit 40C into a voltage higher than the power supply voltage generated by the step-down circuit 34.
  • the configuration of the signal processing circuit in the ninth embodiment is the same as that in the first embodiment shown in FIG.
  • the configurations of the step-down circuit 34, the clock generator 37, and the control logic circuit 38 are the same as those in the first embodiment shown in FIG.
  • timing chart of the solid-state imaging device of the ninth embodiment is the same as that of the seventh embodiment shown in FIG.
  • the solid-state imaging device of Embodiment 10 has a configuration in which the signal processing circuit 36 shown in FIG. 15 is replaced with the signal processing circuit 36A of Embodiment 4 shown in FIG.
  • the configurations of the booster circuit 33, the step-down circuit 34, the clock generator 37, and the control logic circuit 38 in the tenth embodiment are the same as those in the fourth embodiment shown in FIGS.
  • FIG. 20 is a timing chart of the solid-state imaging device according to the tenth embodiment.
  • VDDCELL represents a power supply voltage shared by each pixel.
  • RSCELL (n) and TRANS (n) represent control signals for driving the n-th pixel cell 50A.
  • SW (n) is a control signal for switching the switch 92 to ON or OFF.
  • PMPCLK is a clock signal generated by the clock generator 37.
  • SELCLK represents a control signal for controlling the frequency of the clock signal PMPCLK generated by the clock generator 37.
  • the period from time t1 to time t5 is the pixel readout period of the nth row.
  • a power supply voltage is supplied as VDDCELL from before the pixel readout start time.
  • the switch 92 of the signal processing circuit 36A When the switch 92 of the signal processing circuit 36A is turned ON at time t1, the output terminal of the column amplifier 91 and the input terminal of the CDS circuit 93 are connected. Further, the charge detection unit 52 is reset by the reset voltage when RSCELL (n) becomes the Hi voltage.
  • RSCELL (n) becomes a low voltage, so that the charge detection unit 52 holds the reset voltage Vrst.
  • the amplification transistor 54 constitutes a source follower circuit together with the current load circuit 35, and the vertical signal line 57 becomes a reset voltage V'rst corresponding to the reset voltage Vrst.
  • the reset voltage V′rst corresponding to the reset voltage Vrst is held by the column amplifier 91 of the signal processing circuit 36A.
  • the column amplifier 91 outputs the amplifier reference voltage Varef of the column amplifier 91.
  • the amplifier reset voltage Varef which is an output signal of the column amplifier 91, is held by the CDS circuit 93. Therefore, the reset voltage Vcrst of the CDS circuit 93 is output to the output terminal of the CDS circuit 93. As a result, the reset voltage Vrst is replaced with the reset voltage Vcrst of the CDS circuit 93.
  • TRANS (n) becomes Hi voltage, so that the charge corresponding to the signal charge stored in the photodiode 51 is transferred to the charge detection unit 52.
  • TRANS (n) becomes a low voltage, so that the charge detection unit 52 holds the signal voltage Vin corresponding to the signal charge.
  • the amplification transistor 54 constitutes a source follower circuit together with the current load circuit 35, and the vertical signal line 57 has a signal voltage V'in corresponding to the signal voltage Vin. Therefore, the signal voltage V′in corresponding to the signal voltage Vin is input to the column amplifier 91.
  • the column amplifier 91 has a V′rst corresponding to the reset voltage Vrst held in the column amplifier 91 and a signal voltage V ′ corresponding to the signal voltage Vin.
  • a ⁇ (Vrst′ ⁇ V′in) + Varef obtained by multiplying the difference from in by A and adding to the amplifier reset voltage Varef is output.
  • the CDS circuit 93 outputs an output voltage corresponding to the difference A ⁇ (Vrst′ ⁇ V′in) between the output A ⁇ (Vrst′ ⁇ V′in) + Varef of the column amplifier 91 and the held Varef.
  • the horizontal transfer circuit 94 sequentially transfers pixel output signals, which are output signals of the CDS circuit, sequentially for each column.
  • the GND voltage is supplied to VDDCELL at time t7. Further, the charge detection unit 52 is reset to the GND level when RSCELL (n) becomes the Hi voltage at time t8.
  • RSCELL (n) becomes a low voltage, so that the charge detection unit 52 holds the GND level.
  • the power supply voltage is supplied to VDDCELL.
  • SELCLK becomes Hi voltage during the readout period from time t1 to time t5.
  • the clock signal PMPCLK output from the clock generator 37 becomes a clock signal having a higher frequency than usual.
  • SELCLK becomes a low voltage, and the clock signal PMPCLK output from the clock generator 37 is changed to a clock signal having a normal frequency.
  • any or all of the column amplifier 91 of the signal processing circuit 36A and the CDS circuit 93 act as LPF against high frequency noise. Thereby, noise is suppressed.
  • an increase in power consumption due to high-speed operation can be suppressed by dynamically switching the operating frequency of the charge pump circuit.
  • the solid-state imaging device includes a signal processing circuit 36A instead of the signal processing circuit 36 with respect to the configuration of the eighth embodiment illustrated in FIG.
  • the solid-state imaging device according to the eleventh embodiment is configured such that the charge pump type step-down circuit 34 is not used in the circuit configuration of the tenth embodiment. That is, the solid-state imaging device according to the eleventh embodiment uses the GND voltage as the low voltage of the transistors for driving each row of the pixel array 31.
  • the configuration of the signal processing circuit 36A in the eleventh embodiment is the configuration shown in FIG.
  • the configurations of the booster circuit 33, the clock generator 37, and the control logic circuit 38 are the same as those in the first embodiment shown in FIG.
  • the timing chart of the solid-state imaging device according to the eleventh embodiment is the same as that of the tenth embodiment shown in FIG.
  • Embodiment 12 In the twelfth embodiment of the present invention, a case where the charge pump type booster circuit 33 is not used in the configuration of the tenth embodiment will be described.
  • the solid-state imaging device includes a signal processing circuit 36A instead of the signal processing circuit 36 with respect to the configuration of the ninth embodiment shown in FIG.
  • the solid-state imaging device has a configuration in which the charge pump type booster circuit 33 is not used in the circuit configuration of the tenth embodiment.
  • the solid-state imaging device uses the power supply voltage as the Hi voltage of the transistors for driving each row of the pixel array 31.
  • the configuration of the signal processing circuit 36A in the twelfth embodiment is the configuration shown in FIG.
  • the configurations of the step-down circuit 34, the clock generator 37, and the control logic circuit 38 are the same as those in the first embodiment shown in FIG.
  • the timing chart of the solid-state imaging device according to the twelfth embodiment is the same as that of the tenth embodiment shown in FIG.
  • the pixel configuration of the solid-state imaging device is not limited to the configuration shown in the above embodiment.
  • the present invention can be applied to any pixel configuration in which a transistor in a pixel cell is driven by a voltage generated by the charge pump booster circuit or the charge pump stepdown circuit.
  • the present invention can be applied to a pixel configuration having a plurality of sets of photodiodes and transfer transistors in one pixel cell.
  • the present invention can be applied not only to the front surface irradiation type sensor but also to the back surface irradiation type sensor.
  • the present invention can also be realized as a camera system including the solid-state imaging device.
  • each processing unit included in the solid-state imaging device according to the embodiment is typically realized as an LSI that is an integrated circuit. These may be individually made into one chip, or may be made into one chip so as to include a part or all of them.
  • circuits are not limited to LSI, and may be realized by a dedicated circuit or a general-purpose processor.
  • An FPGA Field Programmable Gate Array
  • reconfigurable processor that can reconfigure the connection and setting of circuit cells inside the LSI may be used.
  • a part of the functions of the solid-state imaging device according to the embodiment of the present invention may be realized by a processor such as a CPU executing a program.
  • the present invention may be the above program or a non-transitory computer-readable recording medium on which the above program is recorded.
  • the program can be distributed via a transmission medium such as the Internet.
  • division of functional blocks in the block diagram is an example, and a plurality of functional blocks can be realized as one functional block, a single functional block can be divided into a plurality of functions, or some functions can be transferred to other functional blocks. May be.
  • functions of a plurality of functional blocks having similar functions may be processed in parallel or time-division by a single hardware or software.
  • MOS transistors are mainly used, but other transistors such as bipolar transistors may be used.
  • the present invention can be applied to a solid-state imaging device. Further, the present invention can be applied to an imaging apparatus such as a digital still camera and a digital video camera provided with a solid-state imaging apparatus.

Landscapes

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Abstract

　本発明に係る固体撮像装置（３０）は、行列状に配置された複数の画素セル（５０）を備える固体撮像装置（３０）であって、列毎に設けられている複数の垂直信号線（５７）と、画素読み出し期間において、垂直信号線（５７）を介して、画素信号を読み出す信号処理回路（３６）と、クロック信号を用いて、電源電圧よりも高い、又は接地電位より低い電圧を生成するチャージポンプ回路と、画素セル（５０）に含まれるトランジスタのゲートに、チャージポンプ回路により生成された電圧を供給する垂直走査回路（３２）と、チャージポンプ回路に、クロック信号を供給するクロック発生器（３７）と、クロック発生器（３７）に、画素読み出し期間を含む第１期間において、チャージポンプ回路に、第１期間以外の第２期間より周波数の高いクロック信号を供給させる制御ロジック回路（３８）とを備える。

Description

固体撮像装置、その駆動方法及びカメラシステム
　本発明は、固体撮像装置、その駆動方法及びカメラシステムに関し、特に、チャージポンプ回路を備える固体撮像装置に関する。
　一般的に、増幅型固体撮像装置としてＭＯＳ型の固体撮像装置が用いられている。このような増幅型固体撮像装置は、光量に応じた信号電圧を生成する画素部と、その周辺に配置された走査回路及び信号処理回路とを有する。そして、当該増幅型固体撮像装置は、画素部から走査回路を介して信号電圧を読み出す。
　例えば、このような増幅型固体撮像装置の一例として、特許文献１には、光量に応じて信号電荷を生成する１つのフォトダイオードと４つのＭＯＳ型トランジスタとで画素セルを形成する固体撮像装置が開示されている。
　また、特許文献２には、電源電圧よりも高い電圧又は、ＧＮＤ（接地電位）よりも低い電圧を生成するための、チャージポンプ型の昇圧回路を備える固体撮像装置が開示されている。この昇圧回路は、ＭＯＳ型固体撮像装置が形成された半導体基板と同じ基板上に形成されている。
　特許文献２のチャージポンプ型昇圧回路は、外部からの入力電圧を、当該入力電圧よりも高い電圧に変換するチャージポンプ回路と、当該チャージポンプ回路より変換された電圧を入力として平滑化及び安定化された出力電圧を生成する平滑安定化回路とで構成されている。
　このチャージポンプ型昇圧回路により、電源電圧よりも高い電圧を生成することが可能である。
特開平９－４６５９６号公報 特開２００４－２４１４９１号公報
　しかしながら、チャージポンプ型昇圧回路又はチャージポンプ型降圧回路は、当該回路に入力されるクロックによって、キャパシタに蓄積された電荷を繰り返し充放電することにより電荷転送を行い、昇圧電圧及び降圧電圧を生成する機構であるため、電源電圧、又はＧＮＤの瞬時変動によるセンサ搭載回路へのノイズ混入が問題となる。
　そこで、本発明は、画素セルに含まれるトランジスタの駆動にチャージポンプ回路で生成した昇圧電圧又は降圧電圧を用いることにより、フォトダイオードからの信号電荷の転送効率を向上する、又はフォトダイオードで発生する暗電流を抑制しつつ、チャージポンプ回路の動作により発生するノイズが画像信号に混入することを抑制できる固体撮像装置を提供することを目的とする。
　上記の課題を解決するために、本発明の一形態に係る固体撮像装置は、行列状に配置され、各々が入射光を光電変換することにより画素信号を生成する複数の画素セルを備える固体撮像装置であって、列毎に設けられており、対応する列に配置された前記画素セルにより生成された前記画素信号が出力される複数の列信号線と、画素読み出し期間において、前記列信号線を介して、前記画素信号を読み出す信号処理回路と、クロック信号を用いて、電源電圧よりも高い、又は接地電位より低い電圧を生成するチャージポンプ回路と、前記画素セルに含まれる少なくとも一つのトランジスタのゲートに、前記チャージポンプ回路により生成された電圧を供給する駆動部と、前記チャージポンプ回路に、前記クロック信号を供給するクロック発生器と、前記クロック発生器に、前記画素読み出し期間を含む第１期間において、前記チャージポンプ回路に、前記第１期間以外の第２期間より周波数の高い前記クロック信号を供給させる制御回路とを備える。
　この構成によれば、本発明の一形態に係る固体撮像装置は、画素セルに含まれるトランジスタの駆動にチャージポンプ回路で生成した昇圧電圧又は降圧電圧を用いることにより、フォトダイオードからの信号電荷の転送効率を高める、又は、フォトダイオードで発生する暗電流を抑制することができる。さらに、当該固体撮像装置は、画素読み出し期間中にチャージポンプ回路を高速動作させる。これにより、チャージポンプ回路の動作に起因して電源電圧又はＧＮＤが変動することにより発生するノイズの周波数を高くできる。よって、信号処理回路がＬＰＦとして作用するので、画素信号に混入する昇圧回路に起因するノイズを抑圧できる。また、当該固体撮像装置は、チャージポンプ回路を画素読み出し期間中以外の期間で高速動作させないことで、常にチャージポンプ回路を高速動作させる場合よりも消費電力の増加を抑制できる。
　また、前記複数の画素セルの各々は、入射光を信号電荷に光電変換する光電変換素子と、前記信号電荷を信号電圧に変換する電荷検出部と、前記光電変換素子により発生した信号電荷を前記電荷検出部に転送する転送トランジスタと、前記信号電圧を増幅することで前記画素信号を生成する増幅トランジスタと、前記電荷検出部をリセットするリセットトランジスタとを備え、前記信号処理回路は、前記画素読み出し期間において、前記電荷検出部がリセットされた状態のリセット電圧と、前記光電変換素子により発生した信号電荷に対応する信号電圧とを読み出してもよい。
　また、前記チャージポンプ回路は、前記クロック信号を用いて、電源電圧よりも高い昇圧電圧を生成し、前記駆動部は、前記画素セルに含まれる少なくとも一つのトランジスタのゲートにＨｉ電圧として前記昇圧電圧を供給してもよい。
　この構成によれば、本発明の一形態に係る固体撮像装置は、画素セルに含まれるトランジスタのＨｉ電圧に昇圧回路で生成した昇圧電圧を用いることにより、フォトダイオードからの信号電荷の転送効率を高めることができる。さらに、当該固体撮像装置は、画素読み出し期間中に昇圧回路を高速動作させる。これにより、昇圧回路の動作に起因して電源電圧又はＧＮＤが変動することにより発生するノイズの周波数を高くできる。よって、信号処理回路がＬＰＦとして作用するので、画素信号に混入する昇圧回路に起因するノイズを抑圧できる。
　また、前記駆動部は、前記転送トランジスタのゲートにＨｉ電圧として前記昇圧電圧を供給してもよい。
　また、前記駆動部は、前記リセットトランジスタのゲートにＨｉ電圧として前記昇圧電圧を供給してもよい。
　また、前記チャージポンプ回路は、前記クロック信号を用いて、接地電位よりも低い降圧電圧を生成し、前記駆動部は、前記画素セルに含まれる少なくとも一つのトランジスタのゲートにＬｏｗ電圧として前記降圧電圧を供給してもよい。
　この構成によれば、本発明の一形態に係る固体撮像装置は、画素セルに含まれるトランジスタのＬｏｗ電圧に降圧回路で生成した降圧電圧を用いることにより、フォトダイオードで発生する暗電流を抑制することができる。さらに、当該固体撮像装置は、画素読み出し期間中に降圧回路を高速動作させる。これにより、降圧回路の動作に起因して電源電圧又はＧＮＤが変動することにより発生するノイズの周波数を高くできる。よって、信号処理回路がＬＰＦとして作用するので、画素信号に混入する降圧回路に起因するノイズを抑圧できる。
　また、前記駆動部は、前記転送トランジスタのゲートにＬｏｗ電圧として前記降圧電圧を供給してもよい。
　また、前記駆動部は、前記リセットトランジスタのゲートにＬｏｗ電圧として前記降圧電圧を供給してもよい。
　また、前記信号処理回路は、さらに、信号処理期間において、読み出した前記信号電圧及び前記リセット電圧に信号処理を行い、前記第１期間は、前記信号処理期間の一部を含んでもよい。
　この構成によれば、本発明の一形態に係る固体撮像装置は、信号処理回路による信号処理により生成される信号へのノイズ混入を抑圧できる。
　また、前記信号処理回路は、前記信号処理期間に含まれるＡＤ変換期間において、前記読み出したリセット電圧及び信号電圧をＡＤ変換するＡＤ変換器と、前記ＡＤ変換器によりＡＤ変換された信号を格納する記憶部とを備え、前記第１期間は、前記ＡＤ変換期間を含んでもよい。
　この構成によれば、本発明の一形態に係る固体撮像装置は、ＡＤ変換処理により生成される信号へのノイズ混入を抑圧できる。
　また、前記信号処理回路は、前記信号処理期間に含まれる第１処理期間おいて、前記読み出したリセット電圧及び信号電圧に相関二重サンプリング処理を行うことで出力信号を生成するＣＤＳ回路と、前記ＣＤＳ回路により生成された前記出力信号を転送する水平転送回路とを備え、前記第１期間は、前記第１処理期間を含んでもよい。
　この構成によれば、本発明の一形態に係る固体撮像装置は、相関二重サンプリング処理により生成される信号へのノイズ混入を抑圧できる。
　また、前記信号処理回路は、前記信号処理期間に含まれる第２処理期間おいて、前記読み出したリセット電圧及び信号電圧を増幅する列アンプを備え、前記第１期間は、前記第２処理期間を含んでもよい。
　この構成によれば、本発明の一形態に係る固体撮像装置は、列アンプによる増幅処理により生成される信号へのノイズ混入を抑圧できる。
　また、前記固体撮像装置は、さらに、逓倍回路又は分周回路を備え、前記クロック信号を生成するクロック発生器を備えてもよい。
　なお、本発明は、このような固体撮像装置として実現できるだけでなく、固体撮像装置に含まれる特徴的な手段をステップとする固体撮像装置の駆動方法として実現できる。
　さらに、本発明は、このような固体撮像装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したり、このような固体撮像装置を備えるカメラシステムとして実現したりできる。
　本発明は、画素セルに含まれるトランジスタの駆動にチャージポンプ回路で生成した電圧を用いることにより、転送効率を高める、又は、フォトダイオードで発生する暗電流を抑制しつつ、チャージポンプ回路の動作により発生するノイズの混入を抑制できる固体撮像装置を提供できる。
図１は、本発明の実施形態１に係る固体撮像装置のブロック図である。 図２は、本発明の実施形態１に係る固体撮像装置の回路図である。 図３は、本発明の実施形態１に係る信号処理回路のブロック図である。 図４は、本発明の実施形態１に係る昇圧回路のブロック図である。 図５は、本発明の実施形態１に係る降圧回路のブロック図である。 図６は、本発明の実施形態１に係る固体撮像装置のタイミングチャートである。 図７は、本発明の実施形態１に係る固体撮像装置における、ノイズ及び信号処理回路の周波数特性を示す図である。 図８は、本発明の実施形態１に係る固体撮像装置のタイミングチャートである。 図９は、本発明の実施形態２に係る固体撮像装置のブロック図である。 図１０は、本発明の実施形態２に係る固体撮像装置の回路図である。 図１１は、本発明の実施形態３に係る固体撮像装置のブロック図である。 図１２は、本発明の実施形態３に係る固体撮像装置の回路図である。 図１３は、本発明の実施形態３に係る信号処理回路のブロック図である。 図１４は、本発明の実施形態４に係る固体撮像装置のタイミングチャートである。 図１５は、本発明の実施形態７に係る固体撮像装置の回路図である。 図１６は、本発明の実施形態７に係る固体撮像装置のタイミングチャートである。 図１７は、本発明の実施形態７に係る固体撮像装置のタイミングチャートである。 図１８は、本発明の実施形態８に係る固体撮像装置の回路図である。 図１９は、本発明の実施形態９に係る固体撮像装置の回路図である。 図２０は、本発明の実施形態１０に係る固体撮像装置のタイミングチャートである。
　以下、本発明に係る固体撮像装置の実施の形態について、図面を参照しながら詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲によって特定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
　（実施形態１）
　本発明の実施形態１に係る固体撮像装置は、画素読み出し期間中にチャージポンプ回路を高速動作させる。これにより、当該固体撮像装置は、チャージポンプ回路の動作により発生するノイズが画像信号に混入することを抑制できる。また、当該固体撮像装置は、チャージポンプ回路の動作周波数を画素読み出し期間中にのみ高速にすることで、常にチャージポンプ回路を高速動作させる場合よりも消費電力の増加を抑制する。
　まず、本発明の実施形態１に係る固体撮像装置の構成を説明する。
　図１は、本発明の実施形態１に係る固体撮像装置３０の全体の構成を示すブロック図である。図２は、図１の固体撮像装置３０の詳細の構成を示す回路図である。
　図１に示すように、固体撮像装置３０は、画素アレイ３１と、垂直走査回路３２と、チャージポンプ型の昇圧回路３３と、チャージポンプ型の降圧回路３４と、電流負荷回路３５と、信号処理回路３６と、クロック発生器３７と、制御ロジック回路３８とを備える。
　画素アレイ３１には、Ｎ行Ｍ列の行列状に、複数の画素セル５０が配置されている。なお、図２では、簡単化のため２行１列分の回路のみを記載している。複数の画素セル５０の各々は、入射光を光電変換することにより画素信号を生成し、生成した画素信号を垂直信号線５７に出力する。
　垂直走査回路３２は、本発明の駆動部に相当し、画素アレイ３１の行を選択するとともに、選択した行に配置されている画素セル５０を駆動する。
　クロック発生器３７は、昇圧回路３３及び降圧回路３４を駆動するためのクロック信号を生成する。
　昇圧回路３３は、本発明のチャージポンプ回路に相当する。この昇圧回路３３は、クロック発生器３７で生成されたクロック信号を用いて、電源電圧よりも高い昇圧電圧を生成する。この昇圧電圧は、画素アレイ３１の各行を駆動するためのトランジスタのＨｉ電圧に用いられる。
　降圧回路３４は、本発明のチャージポンプ回路に相当する。この降圧回路３４は、クロック発生器３７で生成されたクロック信号を用いて、ＧＮＤ（接地電位）よりも低い降圧電圧を生成する。この降圧電圧は、画素アレイ３１の各行を駆動するためのトランジスタのＬｏｗ電圧に用いられる。
　電流負荷回路３５は、列毎に配置されている。
　信号処理回路３６は、画素読み出し期間において、垂直信号線５７を介して、画素セル５０から画素信号を読み出す。また、信号処理回路３６は、画素セル５０から読み出した画素信号を信号処理する。
　制御ロジック回路３８は、本発明の制御回路に相当し、垂直走査回路３２とクロック発生器３７に制御信号を供給する。具体的には、制御ロジック回路３８は、画素読み出し期間を含む第１期間において、昇圧回路３３及び降圧回路３４に、第１期間以外の第２期間より周波数の高いクロック信号を供給するようにクロック発生器３７に制御信号を供給する。
　また、垂直走査回路３２は、画素セル５０に含まれるトランジスタのゲートにＨｉ電圧として昇圧電圧を供給するとともに、Ｌｏｗ電圧として降圧電圧を供給する。
　この垂直走査回路３２は、デコーダ回路４０と、ドライバ４１とを備える。デコーダ回路４０は、制御ロジック回路３８から供給されるアドレス信号をデコードする。ドライバ４１は、デコーダ回路４０によりデコードされた信号のＨｉ電圧を昇圧電圧に変換する。また、ドライバ４１は、デコーダ回路４０によりデコードされた信号のＬｏｗ電圧を降圧電圧に変換する。
　ここで、画素セル５０は、光電変換部（光電変換素子）であるフォトダイオード５１と、フォトダイオード５１に生成された信号電荷を信号電圧に変換する電荷検出部５２（フローティングディフュージョン）と、フォトダイオード５１で生成された電荷を電荷検出部５２に転送する転送トランジスタ５３と、電荷検出部５２の電圧を増幅する増幅トランジスタ５４と、電荷検出部５２をリセット電圧にリセットするリセットトランジスタ５５と、増幅トランジスタ５４の出力電圧を各列共通の垂直信号線５７に出力する選択トランジスタ５６とを備える。
　また、画素セル５０は、画素信号として、リセットトランジスタ５５により電荷検出部５２がリセットされた状態のリセット電圧と、フォトダイオード５１で発生した信号電荷に対応する信号電圧とを出力する。
　また、図２に示す例では、垂直走査回路３２は、転送トランジスタ５３、リセットトランジスタ５５及び選択トランジスタ５６のゲートにＨｉ電圧として昇圧電圧を供給する。また、垂直走査回路３２は、転送トランジスタ５３のゲートにＬｏｗ電圧として降圧電圧を供給する。なお、垂直走査回路３２は、リセットトランジスタ５５及び選択トランジスタ５６のゲートにＬｏｗ電圧として降圧電圧を供給してもよい。
　また、垂直走査回路３２は、垂直走査回路３２は、転送トランジスタ５３、リセットトランジスタ５５及び選択トランジスタ５６のうち少なくとも一つのゲートにＨｉ電圧として昇圧電圧を用いればよい。同様に、垂直走査回路３２は、転送トランジスタ５３、リセットトランジスタ５５及び選択トランジスタ５６の少なくとも一つのゲートにＬｏｗ電圧として降圧電圧を用いればよい。
　垂直信号線５７は、本発明の列信号線に相当し、列毎に設けられている。また、垂直信号線５７にはそれぞれ電流負荷回路３５が接続されている。つまり、各画素セル５０の増幅トランジスタ５４と、電流負荷回路３５とでソースフォロア増幅器が構成される。垂直信号線５７は列毎に信号処理回路３６に接続されており、電荷検出部５２の電圧に対応した画素信号が信号処理回路３６に入力される。
　次に、信号処理回路３６の構成を説明する。図３は、信号処理回路３６の構成を示す回路図である。
　信号処理回路３６は、画素信号を増幅する列アンプ６１と、列アンプ６１の出力電圧を一時的に保持するサンプルホールド回路６２と、サンプルホールド回路で保持された電圧をＡＤ（アナログ－デジタル）変換する列ＡＤＣ６３と、列ＡＤＣ６３によりデジタル信号に変換された出力信号を一時的に保存するデジタルメモリ６４とを備える。
　列アンプ６１は、垂直信号線５７に接続されている。画素セル５０は、フォトダイオード５１により生成された信号電荷が電荷検出部５２で変換された電圧に対応する信号電圧と、電荷検出部５２がリセットされた状態のリセット電圧とを垂直信号線５７に出力する。列アンプ６１は、これら信号電圧及びリセット電圧である画素信号を増幅する。
　サンプルホールド回路６２は、サンプルホールド容量を備える。このサンプルホールド回路６２は、列アンプ６１により増幅された後の画素信号をサンプルホールド容量に保持する。
　列ＡＤＣ６３は、本発明のＡＤ変換器に相当し、ＡＤ変換期間において、読み出したリセット電圧及び信号電圧をＡＤ変換する。この列ＡＤＣ６３は、コンパレータ６５と、カウンタ６６とを備える。
　コンパレータ６５は、サンプルホールド容量に保持されている画素信号と、参照電圧Ｖｒｅｆとを比較する。ここで、参照電圧Ｖｒｅｆは、カウンタ６６のカウント開始と同時に一定期間電圧値がスイープする信号である。カウンタ６６は、参照電圧Ｖｒｅｆのスイープ開始からコンパレータ６５の出力信号が反転するまでの期間をカウントする。そして、列ＡＤＣ６３は、カウンタ６６のカウント数をデジタル画素出力信号として出力する。
　デジタルメモリ６４は、本発明の記憶部に相当し、列ＡＤＣ６３によりＡＤ変換されたデジタル画素出力信号を格納する。
　次に、昇圧回路３３及び降圧回路３４の構成を説明する。
　図４は昇圧回路３３の構成を示す回路図である。図５は降圧回路３４の構成を示す回路図である。
　制御ロジック回路３８は、画素読み出し期間と、それ以外の期間との一方で、Ｈｉ電圧となり、他方でＬｏｗ電圧となるＳＥＬＣＬＫ信号を生成し、生成したＳＥＬＣＬＫ信号をクロック発生器３７に供給する。
　クロック発生器３７は、周波数の異なる２種類以上のクロック信号を生成する。また、クロック発生器３７は、制御ロジック回路３８より供給されるＳＥＬＣＬＫ信号に対応した周波数のクロック信号ＰＭＰＣＬＫを、昇圧回路３３及び降圧回路３４に供給する。具体的には、クロック発生器３７は、基準クロック信号を生成するクロック生成部を備える。また、クロック発生器３７は、当該基準クロック信号を分周することで、当該基準クロック信号より周波数の低いクロック信号を生成する分周回路、及び当該基準クロックを逓倍することで、当該基準クロック信号より周波数の高いクロック信号を生成する逓倍回路の少なくとも一方を備える。そして、クロック発生器３７は、基準クロック信号と、分周回路又は逓倍回路により生成されたクロック信号との一方をクロック信号ＰＭＰＣＬＫとして出力する。
　昇圧回路３３は、昇圧ポンプ部制御回路７２と、ＡＮＤ論理回路７３と、昇圧ポンプ部７１とを備える。
　昇圧ポンプ部制御回路７２は、昇圧電圧Ｖｈに応じて制御信号ＰＭＰＥＮを生成する。具体的には、昇圧ポンプ部制御回路７２は、昇圧電圧Ｖｈが所望の電圧以上であるかを判定し、判定結果に応じた制御信号ＰＭＰＥＮを生成する。
　ＡＮＤ論理回路７３は、クロック信号ＰＭＰＣＬＫと、昇圧ポンプ部制御回路７２により生成される制御信号ＰＭＰＥＮとの論理積であるクロック信号ＰＭＰＣＬＫｉを生成する。
　昇圧ポンプ部７１は、クロック信号ＰＭＰＣＬＫｉを用いて電源電圧より高い昇圧電圧Ｖｈを生成する。具体的には、昇圧ポンプ部７１は、昇圧電圧Ｖｈを生成するために、電圧を充放電するためのポンプ容量に電圧を供給する。また、昇圧ポンプ部７１の出力端子には、当該出力端子の電圧を平滑化する平滑化容量７４が接続されている。これにより、昇圧電圧Ｖｈは安定化される。
　また、昇圧電圧Ｖｈが所望の電圧以上の場合、制御信号ＰＭＰＥＮがＬｏｗ電圧となることで、昇圧ポンプ部７１は動作を停止する。また、昇圧電圧Ｖｈが所望の電圧未満である場合、制御信号ＰＭＰＥＮがＨｉ電圧となることにより、昇圧ポンプ部７１は動作を行う。
　この構成により、画素読み出し期間中に昇圧ポンプ部７１に供給されるクロック信号ＰＭＰＣＬＫｉは、通常の周波数のクロック信号よりも高い周波数のクロック信号となる。これにより、画素読み出し期間中は、昇圧回路３３はその動作を通常よりも高速に行う。
　降圧回路３４は、降圧ポンプ部制御回路８２と、ＡＮＤ論理回路８３と、降圧ポンプ部８１とを備える。
　降圧ポンプ部制御回路８２は、降圧電圧Ｖｌに応じて制御信号ＰＭＰＥＮを生成する。具体的には、降圧ポンプ部制御回路８２は、降圧電圧Ｖｌが所望の電圧未満であるかを判定し、判定結果に応じた制御信号ＰＭＰＥＮを生成する。
　ＡＮＤ論理回路８３は、クロック信号ＰＭＰＣＬＫと、降圧ポンプ部制御回路８２により生成される制御信号ＰＭＰＥＮとの論理積であるクロック信号ＰＭＰＣＬＫｉを生成する。
　降圧ポンプ部８１は、クロック信号ＰＭＰＣＬＫｉを用いてＧＮＤより低い降圧電圧Ｖｌを生成する。具体的には、降圧ポンプ部８１は、降圧電圧Ｖｌを生成するために、電圧を充放電するためのポンプ容量に電圧を供給する。また、降圧ポンプ部８１の出力端子には、当該出力端子の電圧を平滑化する平滑化容量８４が接続されている。これにより、降圧電圧Ｖｌは安定化される。
　また、降圧電圧Ｖｌが所望の電圧未満の場合、制御信号ＰＭＰＥＮがＬｏｗ電圧となることで、降圧ポンプ部８１は動作を停止する。また、降圧電圧Ｖｌが所望の電圧以上である場合、制御信号ＰＭＰＥＮがＨｉ電圧となることにより、降圧ポンプ部８１は動作を行う。
　この構成により、画素読み出し期間中に降圧ポンプ部８１に供給されるクロック信号ＰＭＰＣＬＫｉは、通常の周波数のクロック信号よりも高い周波数のクロック信号となる。これにより、画素読み出し期間中は、降圧回路３４はその動作を通常よりも高速に行う。
　次に、固体撮像装置３０の動作を説明する。
　図６は、固体撮像装置３０のタイミングチャートである。図６に示すＳＥＬ（ｎ）、ＲＳＣＥＬＬ（ｎ）、ＴＲＡＮＳ（ｎ）はそれぞれｎ行目の画素セル５０を駆動するための制御信号を表している。また、ＳＨ（ｎ）はサンプルホールド回路６２が備えるサンプルホールドスイッチのＯＮ又はＯＦＦを切り替えるための制御信号である。ＰＭＰＣＬＫはクロック発生器３７により生成されるクロック信号である。ＳＥＬＣＬＫはクロック発生器３７が生成するクロック信号ＰＭＰＣＬＫの周波数を制御するための制御信号を表している。ここでは、クロック発生器３７は、周波数の異なる２種類のパルスをクロック信号ＰＭＰＣＬＫとして出力する場合を仮定している。
　次に、図６のタイミングチャートについて説明する。
　ＳＥＬ（ｎ）がＨｉ電圧である時刻ｔ１から時刻ｔ１２までの期間がｎ行目の画素読み出し期間である。つまり、画素読み出し期間とは、画素セル５０が選択されている期間であり、画素セル５０が垂直信号線５７に信号を出力している期間である。具体的には、画素読み出し期間は、画素セル５０がリセット電圧を垂直信号線５７に出力している期間と、画素セル５０が信号電圧を垂直信号線５７に出力している期間とを含む。
　時刻ｔ１でＲＳＣＥＬＬ（ｎ）がＨｉ電圧となる。これにより、電荷検出部５２がリセット電圧にリセットされる。
　時刻ｔ２でＲＳＣＥＬＬ（ｎ）がＬｏｗ電圧となる。これにより、電荷検出部５２がリセット電圧Ｖｒｓｔを保持する。また、増幅トランジスタ５４は電流負荷回路３５とともにソースフォロア回路を構成しており、垂直信号線５７はリセット電圧Ｖｒｓｔに対応したリセット電圧Ｖ’ｒｓｔとなる。
　時刻ｔ３でＳＨ（ｎ）がＨｉ電圧となる。これにより、サンプルホールド回路６２のサンプルホールドスイッチがＯＮすることで、サンプルホールド容量が、垂直信号線５７のリセット電圧Ｖ’ｒｓｔによりチャージされる。
　時刻ｔ４でＳＨ（ｎ）がＬｏｗ電圧となる。これにより、サンプルホールド回路６２のサンプルホールドスイッチがＯＦＦされる。よって、垂直信号線５７と列ＡＤＣ６３とが電気的に切り離されるので、サンプルホールド容量にリセット電圧Ｖ’ｒｓｔが保持される。
　時刻ｔ５から時刻ｔ８の期間で列ＡＤＣ６３がサンプルホールド回路６２のサンプルホールド容量に保持されているリセット電圧Ｖ’ｒｓｔをＡＤ変換する。
　時刻ｔ６でＴＲＡＮＳ（ｎ）がＨｉ電圧となることで、フォトダイオード５１に蓄積された信号電荷に対応した電荷が電荷検出部５２に転送される。
　時刻ｔ７でＴＲＡＮＳ（ｎ）がＬｏｗ電圧となることで、電荷検出部５２が信号電荷に対応した信号電圧Ｖｉｎを保持する。また、増幅トランジスタ５４は電流負荷回路３５とともにソースフォロア回路を構成しており、垂直信号線５７は信号電圧Ｖｉｎに対応した信号電圧Ｖ’ｉｎとなる。
　時刻ｔ９でＳＨ（ｎ）が再びＨｉ電圧となる。これにより、サンプルホールド回路６２のサンプルホールドスイッチがＯＮすることでサンプルホールド容量が垂直信号線５７の信号電圧Ｖ’ｉｎにチャージされる。
　時刻ｔ１０でＳＨ（ｎ）がＬｏｗ電圧となる。これにより、サンプルホールド回路６２のサンプルホールドスイッチがＯＦＦされる。よって、垂直信号線５７と列ＡＤＣ６３とが電気的に切り離されることで、サンプルホールド容量に信号電圧Ｖ’ｉｎが保持される。
　時刻ｔ１１から時刻ｔ１３の期間で列ＡＤＣ６３がサンプルホールド回路６２のサンプルホールド容量で保持されている信号電圧Ｖ’ｉｎをＡＤ変換する。
　次に、図６に示す昇圧回路３３及び降圧回路３４を駆動するためのＰＭＰＣＬＫとＳＥＬＣＬＫのタイミングについて説明する。
　時刻ｔ１から時刻ｔ１２までの画素読み出し期間ではＳＥＬＣＬＫはＨｉ電圧となる。これにより、クロック発生器３７より出力されるクロック信号ＰＭＰＣＬＫは通常よりも周波数が高いクロック信号となる。また、時刻ｔ１２以降の画素読み出し期間外ではＳＥＬＣＬＫがＬｏｗ電圧となる。これにより、クロック発生器３７より出力されるクロック信号ＰＭＰＣＬＫは通常の周波数のクロック信号に変更される。
　このように、読み出し期間中にチャージポンプ型の昇圧回路３３、及びチャージポンプ型の降圧回路３４を高速動作させることにより、図７に示すように、昇圧回路３３及び降圧回路３４の動作により画素アレイ３１から垂直信号線５７に読み出された信号に混入するノイズは高周波ノイズとなる。これにより、信号処理回路３６に含まれる、列アンプ６１と、サンプルホールド回路６２と、列ＡＤＣ６３に含まれるコンパレータ６５とのいずれか又は全てが高周波ノイズに対してＬＰＦ（ローパスフィルタ）として作用する。よって、ノイズが抑圧される。また、チャージポンプ回路の動作周波数を動的に切り替えることにより、高速動作による消費電力の増加を抑制できる。
　ここで、画素読み出し期間は、信号処理回路３６が信号処理を行う信号処理期間の一部を含む。具体的には、画素読み出し期間は、列アンプ６１が画素信号を増幅する期間と、列ＡＤＣ６３がＡＤ変換処理を行う期間とを含む。
　また、図８に示すタイミングチャートのように、固体撮像装置３０は、画素読み出し期間に加えて、当該画素読み出し期間に含まれないＡＤ変換期間においてもＰＭＰＣＬＫに高周波数のクロック信号を用いてもよい。これにより、昇圧回路３３又は降圧回路３４の動作によるコンパレータ６５の出力信号に対するノイズ混入を抑圧できる。
　以上より、本発明の実施形態１に係る固体撮像装置３０は、画素セル５０を駆動させる駆動パルスの電圧を、Ｈｉ電圧は電源電圧よりも高い電圧に、Ｌｏｗ電圧をＧＮＤよりも低い電圧にすることにより、転送効率を高め、ノイズを抑制し、高品位の画像を得ることができる。
　さらに、固体撮像装置３０は、読み出し期間中にチャージポンプ型の昇圧回路３３、及びチャージポンプ型の降圧回路３４を高速動作させることにより、チャージポンプ回路の動作により発生するノイズが画像信号に混入することを抑制できる。
　（実施形態２）
　本発明の実施形態２では、実施形態１の構成に対して、チャージポンプ型の降圧回路３４を用いない場合について説明する。なお、以下の実施形態では、既に説明した実施形態と同様の構成及び動作の説明は省略し、主に相違点を説明する。また、各図において、同一の要素には同一の符号を付している。
　図９は、本発明の実施形態２に係る固体撮像装置３０Ａの全体の構成を示すブロック図である。図１０は、図９の固体撮像装置３０Ａの詳細の構成を示す回路図である。
　図９及び図１０に示すように、実施形態２に係る固体撮像装置３０Ａは、実施形態１の回路構成に対して、降圧回路３４を用いない構成である。つまり、固体撮像装置３０Ａは、画素アレイ３１の各行を駆動するためのトランジスタのＬｏｗ電圧にはＧＮＤ電圧を用いる。具体的には、垂直走査回路３２Ａは、デコーダ回路４０と、ドライバ４１Ａとを備える。ドライバ４１Ａは、デコーダ回路４０によりデコードされた信号のＨｉ電圧を昇圧回路３３により生成された電源電圧より高い電圧に変換する。
　また、実施形態２における信号処理回路３６の構成は図３に示す実施形態１と同様であり、昇圧回路３３、クロック発生器３７及び制御ロジック回路３８の構成は図４に示す実施形態１と同様であるため説明を省略する。
　また、実施形態２の固体撮像装置３０Ａのタイミングチャートは図６に示す実施形態１と同様であるため説明を省略する。
　以上のように、チャージポンプ型の昇圧回路３３のみを用いる場合にも、実施形態１と同様の効果を実現できる。
　（実施形態３）
　本発明の実施形態３では、実施形態１の構成に対して、チャージポンプ型の昇圧回路３３を用いない場合について説明する。
　図１１は、本発明の実施形態３に係る固体撮像装置３０Ｂの全体の構成を示すブロック図である。図１２は、図１１の固体撮像装置３０Ｂの詳細の構成を示す回路図である。
　図１１及び図１２に示すように、実施形態３に係る固体撮像装置３０Ｂは、実施形態１の回路構成に対して昇圧回路３３を用いない構成である。つまり、固体撮像装置３０Ｂは、画素アレイ３１の各行を駆動するためのトランジスタのＨｉ電圧には電源電圧を用いる。具体的には、垂直走査回路３２Ｂは、デコーダ回路４０と、ドライバ４１Ｂとを備える。ドライバ４１Ｂは、デコーダ回路４０によりデコードされた信号のＬｏｗ電圧を降圧回路３４により生成されたＧＮＤより低い電圧に変換する。
　また、実施形態３における信号処理回路３６の構成は図３に示す実施形態１と同様であり、降圧回路３４、クロック発生器３７及び制御ロジック回路３８の構成は図４に示す実施形態１と同様であるため説明を省略する。
　また、実施形態３の固体撮像装置３０Ｂのタイミングチャートは図６に示す実施形態１と同様であるため説明を省略する。
　以上のように、チャージポンプ型の降圧回路３４のみを用いる場合にも、実施形態１と同様の効果を実現できる。
　（実施形態４）
　本発明の実施形態４では、上述した実施形態１における信号処理回路３６の変形例について説明する。
　実施形態４の固体撮像装置の全体の構成は、図１及び図２に示す実施形態１と同様である。なお、実施形態４に係る固体撮像装置は、図１に示す信号処理回路３６の代わりに後述する信号処理回路３６Ａを備える。また、実施形態４の昇圧回路３３及び降圧回路３４の構成も図４及び図５に示す実施形態１と同様である。
　図１３は、実施形態４に係る信号処理回路３６Ａの構成を示すブロック図である。信号処理回路３６Ａは、画素信号を増幅する列アンプ９１と、列アンプ９１の出力端子とＣＤＳ（相関二重サンプリング）回路９３の入力端子との接続のＯＮ、ＯＦＦを制御するスイッチ９２と、列アンプ９１より出力される信号電圧とリセット電圧とにＣＤＳ処理を行うＣＤＳ回路９３と、各画素列から読み出された信号を順次転送する水平転送回路９４とを備える。
　ここでＣＤＳ回路９３は、リセット電圧と信号電圧との差分信号を保持する回路である。これにより、増幅トランジスタ５４の閾値電圧のばらつき、及び列アンプ９１の出力信号のばらつきが原因で発生する固定パターンノイズを除去することができる。
　列アンプ９１は、垂直信号線５７に接続されている。列アンプ９１は、信号電圧及びリセット電圧である画素信号を増幅する。
　ＣＤＳ回路９３は、増幅後の信号電圧とリセット電圧とに対応した画素信号をＣＤＳ処理する。
　水平転送回路９４は各列でＣＤＳ処理された画素信号を保持して列毎に与えられる水平転送信号に対応した画素信号を列ごとに順次転送する。
　図１４は、実施形態４の固体撮像装置のタイミングチャートである。ＳＥＬ（ｎ）、ＲＳＣＥＬＬ（ｎ）、ＴＲＡＮＳ（ｎ）はそれぞれｎ行目の画素を駆動するための制御信号を表している。また、ＳＷ（ｎ）はスイッチ９２をＯＮ又はＯＦＦに切り替えるための制御信号である。ＰＭＰＣＬＫはクロック発生器３７により生成されるクロック信号である。ＳＥＬＣＬＫはクロック発生器３７が生成するクロック信号ＰＭＰＣＬＫの周波数を制御するための制御信号を表している。
　次に、図１４のタイミングチャートについて説明する。
　ＳＥＬ（ｎ）がＨｉ電圧である時刻ｔ１から時刻ｔ８までの期間がｎ行目の画素読み出し期間である。
　時刻ｔ２で信号処理回路３６Ａのスイッチ９２がＯＮして列アンプ９１の出力端子とＣＤＳ回路９３の入力端子とが導通される。
　時刻ｔ３でＲＳＣＥＬＬ（ｎ）がＨｉ電圧となることで、電荷検出部５２がリセット電圧によりリセットされる。
　時刻ｔ４でＲＳＣＥＬＬ（ｎ）がＬｏｗ電圧となることで、電荷検出部５２がリセット電圧Ｖｒｓｔを保持する。また、増幅トランジスタ５４は電流負荷回路３５とともにソースフォロア回路を構成しており、垂直信号線５７はリセット電圧Ｖｒｓｔに対応したリセット電圧Ｖ’ｒｓｔとなる。このリセット電圧Ｖｒｓｔに対応したリセット電圧Ｖ’ｒｓｔは信号処理回路３６Ａの列アンプ９１で保持される。そして、列アンプ９１の出力端子には列アンプ９１のアンプ基準電圧Ｖａｒｅｆが出力される。列アンプ９１の出力信号であるアンプリセット電圧ＶａｒｅｆはＣＤＳ回路９３で保持される。そして、ＣＤＳ回路９３の出力端子にはＣＤＳ回路のリセット電圧Ｖｃｒｓｔが出力される。これにより、リセット電圧ＶｒｓｔはＣＤＳ回路のリセット電圧Ｖｃｒｓｔに置き換えられる。
　時刻ｔ５でＴＲＡＮＳ（ｎ）がＨｉ電圧となる。これにより、フォトダイオード５１に蓄積された信号電荷に対応した電荷が電荷検出部５２に転送される。
　時刻ｔ６でＴＲＡＮＳ（ｎ）がＬｏｗ電圧となる。これにより、電荷検出部５２が、信号電荷に対応した信号電圧Ｖｉｎを保持する。また、増幅トランジスタ５４は電流負荷回路３５とともにソースフォロア回路を構成しており、垂直信号線５７は信号電圧Ｖｉｎに対応した信号電圧Ｖ’ｉｎとなる。よって、信号電圧Ｖｉｎに対応した信号電圧Ｖ’ｉｎが列アンプ９１に入力される。ここで、列アンプ９１のゲインをＡ倍とすると、列アンプ９１は、列アンプ９１に保持されていたリセット電圧Ｖ’ｒｓｔと、信号電圧Ｖ’ｉｎとの差分をＡ倍してアンプリセット電圧Ｖａｒｅｆに加算したＡ×（Ｖｒｓｔ’－Ｖ’ｉｎ）＋Ｖａｒｅｆを出力する。ＣＤＳ回路９３は、列アンプ９１の出力Ａ×（Ｖｒｓｔ’－Ｖ’ｉｎ）＋Ｖａｒｅｆと保持していたＶａｒｅｆとの差分Ａ×（Ｖｒｓｔ’－Ｖ’ｉｎ）に対応する出力電圧を出力する。
　時刻ｔ８で垂直転送期間から水平転送期間に移行する。水平転送回路９４はＣＤＳ回路９３の出力信号である画素出力信号を列毎に順次水平転送する。
　次に、図１４に示す昇圧回路３３及び降圧回路３４を駆動するためのＰＭＰＣＬＫと、ＳＥＬＣＬＫとのタイミングについて説明する。
　時刻ｔ１から時刻ｔ８までの読み出し期間でＳＥＬＣＬＫはＨｉ電圧となる。これにより、クロック発生器３７より出力されるクロック信号ＰＭＰＣＬＫは通常よりも周波数が高いクロック信号となる。また、時刻ｔ８以降の画素読み出し期間外ではＳＥＬＣＬＫがＬｏｗ電圧となる。よって、クロック発生器３７より出力されるクロック信号ＰＭＰＣＬＫは通常の周波数のクロック信号に変更される。これにより、昇圧回路３３又は降圧回路３４の動作に起因する、画素アレイ３１から垂直信号線５７に読み出された信号に混入するノイズは高周波ノイズとなる。よって、信号処理回路３６Ａの列アンプ９１及びＣＤＳ回路９３のいずれか又は全てが高周波ノイズに対してＬＰＦとして作用する。これにより、ノイズが抑圧される。また、チャージポンプ回路の動作周波数を動的に切り替えることにより、高速動作による消費電力の増加を抑制できる。
　ここで、画素読み出し期間は、信号処理回路３６Ａが信号処理を行う信号処理期間の一部を含む。具体的には、画素読み出し期間は、列アンプ９１が画素信号を増幅する期間と、ＣＤＳ回路９３がＣＤＳ処理を行う期間とを含む。
　（実施形態５）
　本発明の実施形態５では、実施形態４の構成に対して、チャージポンプ型の降圧回路３４を用いない場合について説明する。
　実施形態５の固体撮像装置の全体の構成は、図９及び図１０に示す実施形態２と同様である。なお、実施形態５に係る固体撮像装置は、図９に示す信号処理回路３６の代わりに信号処理回路３６Ａを備える。
　また、実施形態５における信号処理回路３６Ａの構成は図１３に示す実施形態４と同様であり、昇圧回路３３、クロック発生器３７及び制御ロジック回路３８の構成は図４に示す実施形態４と同様であるため説明を省略する。
　また、実施形態５の固体撮像装置のタイミングチャートは図１４に示す実施形態４と同様であるため説明を省略する。
　以上のように、チャージポンプ型の昇圧回路３３のみを用いる場合にも、実施形態４と同様の効果を実現できる。
　（実施形態６）
　本発明の実施形態６では、実施形態４の構成に対して、チャージポンプ型の昇圧回路３３を用いない場合について説明する。
　実施形態６の固体撮像装置の全体の構成は、図１１及び図１２に示す実施形態３と同様である。なお、実施形態６に係る固体撮像装置は、図１１に示す信号処理回路３６の代わりに信号処理回路３６Ａを備える。
　また、実施形態６における信号処理回路３６Ａの構成は図１３に示す実施形態４と同様であり、降圧回路３４、クロック発生器３７及び制御ロジック回路３８の構成は図４に示す実施形態４と同様であるため説明を省略する。
　また、実施形態６の固体撮像装置のタイミングチャートは図１４に示す実施形態４と同様であるため説明を省略する。
　以上のように、チャージポンプ型の降圧回路３４のみを用いる場合にも、実施形態４と同様の効果を実現できる。
　（実施形態７）
　本発明の実施形態７では、上述した実施形態１における画素セルの変形例について説明する。
　図１５は、実施形態７に係る固体撮像装置の回路構成を示す図である。図１５に示す実施形態７に係る固体撮像装置は、図２に示す実施形態１の構成に対して、画素セル５０Ａの構成が画素セル５０と異なる。具体的には、画素セル５０Ａは、実施形態１の画素セル５０に対して、選択トランジスタ５６を省いた構成である。
　また、実施形態７に係る固体撮像装置は、実施形態１に対して、垂直走査回路３２の代わりに垂直走査回路３２Ｃを備える。垂直走査回路３２Ｃは、デコーダ回路４０Ｃとドライバ４１Ｃとを備える。デコーダ回路４０Ｃは、制御ロジック回路３８から供給されるアドレス信号をデコードする。ドライバ４１Ｃは、デコーダ回路４０Ｃによりデコードされた信号のＨｉ電圧を昇圧回路３３により生成された電源電圧より高い電圧に変換する。また、ドライバ４１Ｃは、デコーダ回路４０Ｃによりデコードされた信号のＬｏｗ電圧を降圧回路３４により生成されたＧＮＤより低い電圧に変換する。
　また、実施形態７における信号処理回路の構成は図３に示す実施形態１と同様であり、昇圧回路３３、降圧回路３４、クロック発生器３７及び制御ロジック回路３８の構成はそれぞれ図４及び図５に示す実施形態１と同様であるため説明を省略する。
　図１６は、実施形態７の固体撮像装置のタイミングチャートである。ＶＤＤＣＥＬＬは各画素共有の電源電圧を表している。ＲＳＣＥＬＬ（ｎ）、ＴＲＡＮＳ（ｎ）はそれぞれｎ行目の画素セル５０Ａを駆動するための制御信号を表している。また、ＳＨ（ｎ）はサンプルホールド回路６２が備えるサンプルホールドスイッチのＯＮ又はＯＦＦを切り替えるための制御信号である。ＰＭＰＣＬＫはクロック発生器３７により生成されるクロック信号である。ＳＥＬＣＬＫはクロック発生器３７が生成するクロック信号ＰＭＰＣＬＫの周波数を制御するための制御信号を表している。ここでは、クロック発生器３７は、周波数の異なる２種類のパルスをクロック信号ＰＭＰＣＬＫとして出力する場合を仮定している。
　以下、図１６のタイミングチャートについて説明する。
　時刻ｔ１から時刻ｔ１０までの期間がｎ行目の画素読み出し期間である。また、ＶＤＤＣＥＬＬとして、画素読み出し開始時間より前から電源電圧が供給されている。
　時刻ｔ１でＲＳＣＥＬＬ（ｎ）がＨｉ電圧となる。これにより、電荷検出部５２がリセット電圧によりリセットされる。
　時刻ｔ２でＲＳＣＥＬＬ（ｎ）がＬｏｗ電圧となる。これにより、電荷検出部５２はリセット電圧Ｖｒｓｔを保持する。また、増幅トランジスタ５４は電流負荷回路３５とともにソースフォロア回路を構成しており、垂直信号線５７はリセット電圧Ｖｒｓｔに対応したリセット電圧Ｖ’ｒｓｔとなる。
　時刻ｔ３でＳＨ（ｎ）がＨｉ電圧となる。これにより、サンプルホールド回路６２のサンプルホールドスイッチがＯＮすることによりサンプルホールド容量が垂直信号線５７のリセット電圧Ｖ’ｒｓｔによりチャージされる。
　時刻ｔ４でＳＨ（ｎ）がＬｏｗ電圧となることで、サンプルホールド回路６２のサンプルホールドスイッチがＯＦＦされる。これにより、垂直信号線５７と列ＡＤＣ６３とが電気的に切り離されるので、サンプルホールド容量にリセット電圧Ｖ’ｒｓｔが保持される。
　時刻ｔ５から時刻ｔ８の期間で列ＡＤＣ６３がサンプルホールド回路６２のサンプルホールド容量で保持されているリセット電圧Ｖ’ｒｓｔをＡＤ変換する。
　時刻ｔ６でＴＲＡＮＳ（ｎ）がＨｉ電圧となる。これにより、フォトダイオード５１に蓄積された信号電荷に対応した電荷が電荷検出部５２に転送される。
　時刻ｔ７でＴＲＡＮＳ（ｎ）がＬｏｗ電圧となる。これにより、電荷検出部５２が信号電荷に対応した信号電圧Ｖｉｎを保持する。また、増幅トランジスタ５４は電流負荷回路３５とともにソースフォロア回路を構成しており、垂直信号線５７は信号電圧Ｖｉｎに対応した信号電圧Ｖ’ｉｎとなる。
　時刻ｔ９でＳＨ（ｎ）が再びＨｉ電圧となる。これにより、サンプルホールド回路６２のサンプルホールドスイッチがＯＮすることによりサンプルホールド容量が垂直信号線５７の信号電圧Ｖ’ｉｎによりチャージされる。
　時刻ｔ１０でＳＨ（ｎ）がＬｏｗ電圧となりサンプルホールド回路６２のサンプルホールドスイッチがＯＦＦされる。これにより、垂直信号線５７と列ＡＤＣ６３とが電気的に切り離されることで、サンプルホールド容量に信号電圧Ｖ’ｉｎが保持される。
　時刻ｔ１１から時刻ｔ１３の期間で列ＡＤＣ６３がサンプルホールド回路６２のサンプルホールド容量で保持されている信号電圧Ｖ’ｉｎをＡＤ変換する。
　時刻ｔ１４でＶＤＤＣＥＬＬにはＧＮＤ電圧が供給される。時刻ｔ１５でＲＳＣＥＬＬ（ｎ）がＨｉ電圧となることで、電荷検出部５２がＧＮＤレベルにリセットされる。
　時刻ｔ１６でＲＳＣＥＬＬ（ｎ）がＬｏｗ電圧となることで、電荷検出部５２はＧＮＤレベルを保持する。時刻ｔ１７でＶＤＤＣＥＬＬには電源電圧が供給される。
　次に、図１６の昇圧回路３３及び降圧回路３４を駆動するためのＰＭＰＣＬＫ及びＳＥＬＣＬＫのタイミングについて説明する。
　時刻ｔ１から時刻ｔ１０までの読み出し期間でＳＥＬＣＬＫはＨｉ電圧となる。これにより、クロック発生器３７より出力されるクロック信号ＰＭＰＣＬＫは通常よりも周波数が高いクロック信号となる。また、時刻ｔ１０以降の画素読み出し期間外ではＳＥＬＣＬＫがＬｏｗ電圧となり、クロック発生器３７より出力されるクロック信号ＰＭＰＣＬＫは通常の周波数のクロック信号に変更される。
　これにより、チャージポンプ型の昇圧回路３３、又はチャージポンプ型の降圧回路３４の動作により画素アレイ３１から垂直信号線５７に読み出された信号に混入するノイズは高周波ノイズとなる。よって、信号処理回路３６に含まれる、列アンプ６１と、サンプルホールド回路６２と、列ＡＤＣ６３に含まれるコンパレータ６５とのいずれか又は全てが高周波ノイズに対してＬＰＦとして作用する。これにより、ノイズが抑圧される。また、チャージポンプ回路の動作周波数を動的に切り替えることにより、高速動作による消費電力の増加を抑制できる。
　また、図１７に示すタイミングチャートのように画素読み出し期間に加えてＡＤ変換期間を包括する期間においてもＰＭＰＣＬＫに高周波数のクロック信号を用いるのが望ましい。これにより、昇圧回路３３又は降圧回路３４の動作によりコンパレータ６５の出力信号にノイズ混入することを抑圧できる。
　（実施形態８）
　本発明の実施形態８では、実施形態７の構成に対して、チャージポンプ型の降圧回路３４を用いない場合について説明する。
　図１８は、実施形態８に係る固体撮像装置の構成を示す図である。図１８に示すように、実施形態８に係る固体撮像装置は、実施形態７の回路構成に対して、降圧回路３４を用いない構成である。つまり、実施形態８に係る固体撮像装置は、画素アレイ３１の各行を駆動するためのトランジスタのＬｏｗ電圧にはＧＮＤ電圧を用いる。具体的には、垂直走査回路３２Ｄは、デコーダ回路４０Ｃと、ドライバ４１Ｄとを備える。ドライバ４１Ｄは、デコーダ回路４０Ｃによりデコードされた信号のＨｉ電圧を昇圧回路３３により生成された電源電圧より高い電圧に変換する。
　また、実施形態８における信号処理回路の構成は図３に示す実施形態１と同様であり、昇圧回路３３、クロック発生器３７及び制御ロジック回路３８の構成は図４に示す実施形態１と同様であるため説明を省略する。
　また、実施形態８の固体撮像装置のタイミングチャートは図１６に示す実施形態７と同様であるため説明を省略する。
　以上のように、チャージポンプ型の昇圧回路３３のみを用いる場合にも、実施形態７と同様の効果を実現できる。
　（実施形態９）
　本発明の実施形態９では、実施形態７の構成に対して、チャージポンプ型の昇圧回路３３を用いない場合について説明する。
　図１９は、実施形態９に係る固体撮像装置の構成を示す図である。図１９に示すように、実施形態８に係る固体撮像装置は、実施形態７の回路構成に対して昇圧回路３３を用いない構成である。つまり、実施形態８に係る固体撮像装置は、画素アレイ３１の各行を駆動するためのトランジスタのＨｉ電圧には電源電圧を用いる。具体的には、垂直走査回路３２Ｅは、デコーダ回路４０Ｃと、ドライバ４１Ｅとを備える。ドライバ４１Ｅは、デコーダ回路４０Ｃによりデコードされた信号のＬｏｗ電圧を降圧回路３４により生成された電源電圧より高い電圧に変換する。
　また、実施形態９における信号処理回路の構成は図３に示す実施形態１と同様である。降圧回路３４、クロック発生器３７及び制御ロジック回路３８の構成は図５に示す実施形態１と同様であるため説明を省略する。
　また、実施形態９の固体撮像装置のタイミングチャートは図１６に示す実施形態７と同様であるため説明を省略する。
　以上のように、チャージポンプ型の降圧回路３４のみを用いる場合にも、実施形態７と同様の効果を実現できる。
　（実施形態１０）
　本発明の実施形態１０では、上記実施形態７に対して、実施形態４と同様の変更を施した例について説明する。
　実施形態１０の固体撮像装置は、図１５に示す信号処理回路３６を、図１３に示す実施形態４の信号処理回路３６Ａに置き換えた構成である。
　また、実施形態１０における昇圧回路３３、降圧回路３４、クロック発生器３７及び制御ロジック回路３８の構成はそれぞれ図４及び図５に示す実施形態４と同様であるため説明を省略する。
　図２０は、実施形態１０の固体撮像装置のタイミングチャートである。ＶＤＤＣＥＬＬは各画素共有の電源電圧を表している。ＲＳＣＥＬＬ（ｎ）、ＴＲＡＮＳ（ｎ）はそれぞれｎ行目の画素セル５０Ａを駆動するための制御信号を表している。また、ＳＷ（ｎ）はスイッチ９２をＯＮ又はＯＦＦに切り替えるための制御信号である。ＰＭＰＣＬＫはクロック発生器３７により生成されるクロック信号である。ＳＥＬＣＬＫはクロック発生器３７が生成するクロック信号ＰＭＰＣＬＫの周波数を制御するための制御信号を表している。
　次に図２０のタイミングチャートについて説明する。時刻ｔ１から時刻ｔ５までの期間がｎ行目の画素読み出し期間である。ＶＤＤＣＥＬＬとして、画素読み出し開始時間より前から電源電圧が供給されている。
　時刻ｔ１で信号処理回路３６Ａのスイッチ９２がＯＮすることで列アンプ９１の出力端子とＣＤＳ回路９３の入力端子とが同通される。またＲＳＣＥＬＬ（ｎ）がＨｉ電圧となることで、電荷検出部５２がリセット電圧によりリセットされる。
　時刻ｔ２でＲＳＣＥＬＬ（ｎ）がＬｏｗ電圧となることで、電荷検出部５２はリセット電圧Ｖｒｓｔを保持する。また、増幅トランジスタ５４は電流負荷回路３５とともにソースフォロア回路を構成しており、垂直信号線５７はリセット電圧Ｖｒｓｔに対応したリセット電圧Ｖ’ｒｓｔとなる。これにより、リセット電圧Ｖｒｓｔに対応したリセット電圧Ｖ’ｒｓｔが信号処理回路３６Ａの列アンプ９１で保持される。また、列アンプ９１は、当該列アンプ９１のアンプ基準電圧Ｖａｒｅｆを出力する。そして、列アンプ９１の出力信号であるアンプリセット電圧ＶａｒｅｆはＣＤＳ回路９３で保持される。よって、ＣＤＳ回路９３の出力端子にはＣＤＳ回路９３のリセット電圧Ｖｃｒｓｔが出力される。これにより、リセット電圧ＶｒｓｔはＣＤＳ回路９３のリセット電圧Ｖｃｒｓｔに置き換えられる。
　時刻ｔ３でＴＲＡＮＳ（ｎ）がＨｉ電圧となることで、フォトダイオード５１に蓄積された信号電荷に対応した電荷が電荷検出部５２に転送される。
　時刻ｔ４でＴＲＡＮＳ（ｎ）がＬｏｗ電圧となることで、電荷検出部５２が信号電荷に対応した信号電圧Ｖｉｎを保持する。また、増幅トランジスタ５４は電流負荷回路３５とともにソースフォロア回路を構成しており、垂直信号線５７は信号電圧Ｖｉｎに対応した信号電圧Ｖ’ｉｎとなる。よって、信号電圧Ｖｉｎに対応した信号電圧Ｖ’ｉｎが列アンプ９１に入力される。ここで、列アンプ９１はアンプのゲインをＡ倍とすると、列アンプ９１は、列アンプ９１に保持されていたリセット電圧Ｖｒｓｔに対応したＶ’ｒｓｔと、信号電圧Ｖｉｎに対応した信号電圧Ｖ’ｉｎとの差分をＡ倍してアンプリセット電圧Ｖａｒｅｆに加算したＡ×（Ｖｒｓｔ’－Ｖ’ｉｎ）＋Ｖａｒｅｆを出力する。ＣＤＳ回路９３は列アンプ９１の出力Ａ×（Ｖｒｓｔ’－Ｖ’ｉｎ）＋Ｖａｒｅｆと、保持していたＶａｒｅｆとの差分Ａ×（Ｖｒｓｔ’－Ｖ’ｉｎ）に対応する出力電圧を出力する。
　時刻ｔ５で垂直転送期間から水平転送期間に移行する。水平転送回路９４はＣＤＳ回路の出力信号である画素出力信号を列毎に順次水平転送する。
　水平転送が終了した後、時刻ｔ７でＶＤＤＣＥＬＬにはＧＮＤ電圧が供給される。また、時刻ｔ８でＲＳＣＥＬＬ（ｎ）がＨｉ電圧となることで、電荷検出部５２がＧＮＤレベルにリセットされる。
　時刻ｔ９でＲＳＣＥＬＬ（ｎ）がＬｏｗ電圧となることで、電荷検出部５２はＧＮＤレベルを保持する。時刻ｔ１０でＶＤＤＣＥＬＬには電源電圧が供給される。
　以下、図２０の昇圧回路３３及び降圧回路３４を駆動するためのＰＭＰＣＬＫ及びＳＥＬＣＬＫのタイミングについて説明する。
　時刻ｔ１から時刻ｔ５までの読み出し期間でＳＥＬＣＬＫはＨｉ電圧となる。これにより、クロック発生器３７より出力されるクロック信号ＰＭＰＣＬＫは通常よりも周波数が高いクロック信号となる。また、時刻ｔ５以降の画素読み出し期間外ではＳＥＬＣＬＫがＬｏｗ電圧となり、クロック発生器３７より出力されるクロック信号ＰＭＰＣＬＫは通常の周波数のクロック信号に変更される。
　これにより、昇圧回路３３又は降圧回路３４の動作に起因する、画素アレイ３１から垂直信号線５７に読み出された信号に混入するノイズは高周波ノイズとなる。よって、信号処理回路３６Ａの列アンプ９１と、ＣＤＳ回路９３とのいずれか又は全てが高周波ノイズに対してＬＰＦとして作用する。これにより、ノイズが抑圧される。また、チャージポンプ回路の動作周波数を動的に切り替えることにより、高速動作による消費電力の増加を抑制できる。
　（実施形態１１）
　本発明の実施形態１１では、実施形態１０の構成に対して、チャージポンプ型の降圧回路３４を用いない場合について説明する。
　実施形態１１の固体撮像装置は、図１８に示す実施形態８の構成に対して、信号処理回路３６の代わりに信号処理回路３６Ａを備える。
　実施形態１１に係る固体撮像装置は、実施形態１０の回路構成に対して、チャージポンプ型の降圧回路３４を用いない構成である。つまり、実施形態１１に係る固体撮像装置は、画素アレイ３１の各行を駆動するためのトランジスタのＬｏｗ電圧にはＧＮＤ電圧を用いる。
　また、実施形態１１における信号処理回路３６Ａの構成は図１３に示す構成である。昇圧回路３３、クロック発生器３７及び制御ロジック回路３８の構成は図４に示す実施形態１と同様であるため説明を省略する。
　また、実施形態１１の固体撮像装置のタイミングチャートは図２０に示す実施形態１０と同様であるため説明を省略する。
　以上のように、チャージポンプ型の昇圧回路３３のみを用いる場合にも、実施形態４と同様の効果を実現できる。
　（実施形態１２）
　本発明の実施形態１２では、実施形態１０の構成に対して、チャージポンプ型の昇圧回路３３を用いない場合について説明する。
　実施形態１２の固体撮像装置は、図１９に示す実施形態９の構成に対して、信号処理回路３６の代わりに信号処理回路３６Ａを備える。
　実施形態１２に係る固体撮像装置は、実施形態１０の回路構成に対して、チャージポンプ型の昇圧回路３３を用いない構成である。つまり、実施形態１２に係る固体撮像装置は、画素アレイ３１の各行を駆動するためのトランジスタのＨｉ電圧には電源電圧を用いる。
　また、実施形態１２における信号処理回路３６Ａの構成は図１３に示す構成である。降圧回路３４、クロック発生器３７及び制御ロジック回路３８の構成は図４に示す実施形態１と同様であるため説明を省略する。
　また、実施形態１２の固体撮像装置のタイミングチャートは図２０に示す実施形態１０と同様であるため説明を省略する。
　以上のように、チャージポンプ型の降圧回路３４のみを用いる場合にも、実施形態４と同様の効果を実現できる。
　以上のように実施形態１から実施形態１２を用いて本発明を例示したが、本発明は前記の実施形態においてのみ解釈されるものではなく、請求の範囲によってのみその範囲が解釈されるべきである。例えば、固体撮像装置の画素構成は、上記実施形態で示した構成に限定されない。本発明は、画素セル内のトランジスタを該チャージポンプ昇圧回路又はチャージポンプ降圧回路が発生した電圧で駆動するあらゆる画素構成に適用可能である。例えば、本発明は、１つの画素セル内に複数組のフォトダイオード及び転送トランジスタを有する画素構成にも適用可能である。
　また、本発明は、表面照射型のセンサのみならず、裏面照射型のセンサにも適応できる。
　また、本発明は、上記固体撮像装置を備えるカメラシステムとしても実現できる。
　また、上記実施形態に係る固体撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　また、本発明の実施形態に係る、固体撮像装置の機能の一部を、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
　さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された非一時的なコンピュータ読み取り可能な記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
　また、上記実施形態１～１２に係る、固体撮像装置、及びそれらの変形例の機能のうち少なくとも一部を組み合わせてもよい。
　また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本発明を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。
　また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
　また、上記説明では、主にＭＯＳトランジスタを用いた例を示したが、バイポーラトランジスタ等の他のトランジスタを用いてもよい。
　更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
　本発明は、固体撮像装置に適用できる。また、本発明は、固体撮像装置を備えるデジタルスチルカメラ及びデジタルビデオカメラ等の撮像装置に適用できる。
　３０、３０Ａ、３０Ｂ　固体撮像装置
　３１　画素アレイ
　３２、３２Ａ、３２Ｂ、３２Ｃ、３２Ｄ、３２Ｅ　垂直走査回路
　３３　昇圧回路
　３４　降圧回路
　３５　電流負荷回路
　３６、３６Ａ　信号処理回路
　３７　クロック発生器
　３８　制御ロジック回路
　４０、４０Ｃ　デコーダ回路
　４１、４１Ａ、４１Ｂ、４１Ｃ、４１Ｄ、４１Ｅ　ドライバ
　５０、５０Ａ　画素セル
　５１　フォトダイオード
　５２　電荷検出部
　５３　転送トランジスタ
　５４　増幅トランジスタ
　５５　リセットトランジスタ
　５６　選択トランジスタ
　５７　垂直信号線
　６１、９１　列アンプ
　６２　サンプルホールド回路
　６３　列ＡＤＣ
　６４　デジタルメモリ
　６５　コンパレータ
　６６　カウンタ
　７１　昇圧ポンプ部
　７２　昇圧ポンプ部制御回路
　７３　ＡＮＤ論理回路
　７４　平滑化容量
　８１　降圧ポンプ部
　８２　降圧ポンプ部制御回路
　８３　ＡＮＤ論理回路
　８４　平滑化容量
　９２　スイッチ
　９３　ＣＤＳ回路
　９４　水平転送回路

Claims (15)

  1. 　行列状に配置され、各々が入射光を光電変換することにより画素信号を生成する複数の画素セルを備える固体撮像装置であって、
    　列毎に設けられており、対応する列に配置された前記画素セルにより生成された前記画素信号が出力される複数の列信号線と、
    　画素読み出し期間において、前記列信号線を介して、前記画素信号を読み出す信号処理回路と、
    　クロック信号を用いて、電源電圧よりも高い、又は接地電位より低い電圧を生成するチャージポンプ回路と、
    　前記画素セルに含まれる少なくとも一つのトランジスタのゲートに、前記チャージポンプ回路により生成された電圧を供給する駆動部と、
    　前記チャージポンプ回路に、前記クロック信号を供給するクロック発生器と、
    　前記クロック発生器に、前記画素読み出し期間を含む第１期間において、前記チャージポンプ回路に、前記第１期間以外の第２期間より周波数の高い前記クロック信号を供給させる制御回路とを備える
    　固体撮像装置。
  2. 　前記複数の画素セルの各々は、
    　入射光を信号電荷に光電変換する光電変換素子と、
    　前記信号電荷を信号電圧に変換する電荷検出部と、
    　前記光電変換素子により発生した信号電荷を前記電荷検出部に転送する転送トランジスタと、
    　前記信号電圧を増幅することで前記画素信号を生成する増幅トランジスタと、
    　前記電荷検出部をリセットするリセットトランジスタとを備え、
    　前記信号処理回路は、前記画素読み出し期間において、前記電荷検出部がリセットされた状態のリセット電圧と、前記光電変換素子により発生した信号電荷に対応する信号電圧とを読み出す
    　請求項１記載の固体撮像装置。
  3. 　前記チャージポンプ回路は、前記クロック信号を用いて、電源電圧よりも高い昇圧電圧を生成し、
    　前記駆動部は、前記画素セルに含まれる少なくとも一つのトランジスタのゲートにＨｉ電圧として前記昇圧電圧を供給する
    　請求項２記載の固体撮像装置。
  4. 　前記駆動部は、前記転送トランジスタのゲートにＨｉ電圧として前記昇圧電圧を供給する
    　請求項３記載の固体撮像装置。
  5. 　前記駆動部は、前記リセットトランジスタのゲートにＨｉ電圧として前記昇圧電圧を供給する
    　請求項３記載の固体撮像装置。
  6. 　前記チャージポンプ回路は、前記クロック信号を用いて、接地電位よりも低い降圧電圧を生成し、
    　前記駆動部は、前記画素セルに含まれる少なくとも一つのトランジスタのゲートにＬｏｗ電圧として前記降圧電圧を供給する
    　請求項２記載の固体撮像装置。
  7. 　前記駆動部は、前記転送トランジスタのゲートにＬｏｗ電圧として前記降圧電圧を供給する
    　請求項６記載の固体撮像装置。
  8. 　前記駆動部は、前記リセットトランジスタのゲートにＬｏｗ電圧として前記降圧電圧を供給する
    　請求項６記載の固体撮像装置。
  9. 　前記信号処理回路は、さらに、信号処理期間において、読み出した前記信号電圧及び前記リセット電圧に信号処理を行い、
    　前記第１期間は、前記信号処理期間の一部を含む
    　請求項２～８のいずれか１項に記載の固体撮像装置。
  10. 　前記信号処理回路は、
    　前記信号処理期間に含まれるＡＤ変換期間において、前記読み出したリセット電圧及び信号電圧をＡＤ変換するＡＤ変換器と、
    　前記ＡＤ変換器によりＡＤ変換された信号を格納する記憶部とを備え、
    　前記第１期間は、前記ＡＤ変換期間を含む
    　請求項９記載の固体撮像装置。
  11. 　前記信号処理回路は、
    　前記信号処理期間に含まれる第１処理期間おいて、前記読み出したリセット電圧及び信号電圧に相関二重サンプリング処理を行うことで出力信号を生成するＣＤＳ回路と、
    　前記ＣＤＳ回路により生成された前記出力信号を転送する水平転送回路とを備え、
    　前記第１期間は、前記第１処理期間を含む
    　請求項９記載の固体撮像装置。
  12. 　前記信号処理回路は、
    　前記信号処理期間に含まれる第２処理期間おいて、前記読み出したリセット電圧及び信号電圧を増幅する列アンプを備え、
    　前記第１期間は、前記第２処理期間を含む
    　請求項９記載の固体撮像装置。
  13. 　前記固体撮像装置は、さらに、
    　逓倍回路又は分周回路を備え、前記クロック信号を生成するクロック発生器を備える
    　請求項１～１２のいずれか１項に記載の固体撮像装置。
  14. 　請求項１～１３のいずれか１項に記載の固体撮像装置を備える
    　カメラシステム。
  15. 　行列状に配置され、各々が入射光を光電変換することにより画素信号を生成する複数の画素セルを備える固体撮像装置の駆動方法であって、
    　前記固体撮像装置は、
    　列毎に設けられており、対応する列に配置された前記画素セルにより生成された前記画素信号が出力される複数の列信号線と、
    　画素読み出し期間において、前記列信号線を介して、前記画素信号を読み出す信号処理回路と、
    　クロック信号を用いて、電源電圧よりも高い、又は接地電位より低い電圧を生成するチャージポンプ回路とを備え、
    　前記固体撮像装置の駆動方法は、
    　前記画素セルに含まれる少なくとも一つのトランジスタのゲートに、前記チャージポンプ回路により生成された電圧を供給し、
    　前記画素読み出し期間を含む第１期間において、前記チャージポンプ回路に、前記第１期間以外の第２期間より周波数の高い前記クロック信号を供給する
    　固体撮像装置の駆動方法。
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