JPH11328985A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH11328985A JPH11328985A JP435999A JP435999A JPH11328985A JP H11328985 A JPH11328985 A JP H11328985A JP 435999 A JP435999 A JP 435999A JP 435999 A JP435999 A JP 435999A JP H11328985 A JPH11328985 A JP H11328985A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 センスアンプに加える信号の印加方法を改良
することにより、不揮発性半導体メモリセルに書き込ま
れたデータを高速読み出しする。 【解決手段】 データが記憶される不揮発性半導体メモ
リセル１，２…と、この不揮発性半導体メモリセル１，
２…のI/Oライン１０に接続され、センス信号に応じて
充放電されるコンデンサ２３と、前記I/Oライン１０を
センスするセンス回路（ラッチ回路２５）とを備えるこ
とを特徴とする。
することにより、不揮発性半導体メモリセルに書き込ま
れたデータを高速読み出しする。 【解決手段】 データが記憶される不揮発性半導体メモ
リセル１，２…と、この不揮発性半導体メモリセル１，
２…のI/Oライン１０に接続され、センス信号に応じて
充放電されるコンデンサ２３と、前記I/Oライン１０を
センスするセンス回路（ラッチ回路２５）とを備えるこ
とを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置に関するもので、センスアンプに加える信号の
印加方法を改良することにより、不揮発性半導体メモリ
セルのデータを高速で読み出すことができる不揮発性半
導体メモリ装置に関する。
モリ装置に関するもので、センスアンプに加える信号の
印加方法を改良することにより、不揮発性半導体メモリ
セルのデータを高速で読み出すことができる不揮発性半
導体メモリ装置に関する。
【０００２】
【従来の技術】現在、ＬＳＩメモリの一種であるＲＯＭ
（Read Only Memory）において、マスクＲＯＭ，ＰＲＯ
Ｍ（Programmable ＲＯＭ），ＥＰＲＯＭ（Erasable an
d Programmable ＲＯＭ），ＥＥＰＲＯＭ（Electrical
Erasable and Programmable ＲＯＭ）等の不揮発性半導
体メモリがある。特に、ＥＰＲＯＭやＥＥＰＲＯＭで
は、浮遊ゲートに電荷を蓄積し、電荷の有無による閾値
電圧の変化を制御ゲートによって検出することで、デー
タの記憶を行わせるようになっている。また、ＥＥＰＲ
ＯＭには、メモリチップ全体でデータの消去を行うか、
あるいは、不揮発性半導体メモリセルアレイを任意のブ
ロックに分けてその各ブロック単位でデータの消去を行
うフラッシュＥＥＰＲＯＭ（フラッシュメモリとも称
す。）がある。フラッシュＥＥＰＲＯＭを構成する不揮
発性半導体メモリセルは、スプリットゲート型とスタッ
クトゲート型に大きく分類される。
（Read Only Memory）において、マスクＲＯＭ，ＰＲＯ
Ｍ（Programmable ＲＯＭ），ＥＰＲＯＭ（Erasable an
d Programmable ＲＯＭ），ＥＥＰＲＯＭ（Electrical
Erasable and Programmable ＲＯＭ）等の不揮発性半導
体メモリがある。特に、ＥＰＲＯＭやＥＥＰＲＯＭで
は、浮遊ゲートに電荷を蓄積し、電荷の有無による閾値
電圧の変化を制御ゲートによって検出することで、デー
タの記憶を行わせるようになっている。また、ＥＥＰＲ
ＯＭには、メモリチップ全体でデータの消去を行うか、
あるいは、不揮発性半導体メモリセルアレイを任意のブ
ロックに分けてその各ブロック単位でデータの消去を行
うフラッシュＥＥＰＲＯＭ（フラッシュメモリとも称
す。）がある。フラッシュＥＥＰＲＯＭを構成する不揮
発性半導体メモリセルは、スプリットゲート型とスタッ
クトゲート型に大きく分類される。
【０００３】スプリットゲート型のフラッシュＥＥＰＲ
ＯＭは、ＷＯ９２／１８９８０（G11C 13/ 00）に開示
されている。
ＯＭは、ＷＯ９２／１８９８０（G11C 13/ 00）に開示
されている。
【０００４】図２に、同公報（ＷＯ９２／１８９８０）
に記載されているスプリットゲート型不揮発性半導体メ
モリセル１０１の断面構造を示す。
に記載されているスプリットゲート型不揮発性半導体メ
モリセル１０１の断面構造を示す。
【０００５】例えば、Ｐ型単結晶シリコン基板１０２上
にＮ型のソースＳおよびドレインＤが形成されている。
ソースＳとドレインＤに挟まれたチャネルＣＨ上に、第
１の絶縁膜１０３を介して浮遊ゲートＦＧが形成されて
いる。浮遊ゲートＦＧ上に第２の絶縁膜１０４を介して
制御ゲートＣＧが形成されている。制御ゲートＣＧの一
部は、第１の絶縁膜１０３を介してチャネルＣＨ上に配
置され、選択ゲート１０５を構成している。第２の絶縁
膜１０４に囲まれた浮遊ゲートＦＧに電子を蓄えること
でデータの記憶を行う。
にＮ型のソースＳおよびドレインＤが形成されている。
ソースＳとドレインＤに挟まれたチャネルＣＨ上に、第
１の絶縁膜１０３を介して浮遊ゲートＦＧが形成されて
いる。浮遊ゲートＦＧ上に第２の絶縁膜１０４を介して
制御ゲートＣＧが形成されている。制御ゲートＣＧの一
部は、第１の絶縁膜１０３を介してチャネルＣＨ上に配
置され、選択ゲート１０５を構成している。第２の絶縁
膜１０４に囲まれた浮遊ゲートＦＧに電子を蓄えること
でデータの記憶を行う。
【０００６】このようなフラッシュメモリの読み出し回
路は、図７のごとき構成を有する。
路は、図７のごとき構成を有する。
【０００７】図７において、不揮発性半導体メモリセル
１、２…にはワードライン３が共通に配線され、ビット
ライン４，５…はそれぞれ独立に配線されており、各ビ
ットライン４，５…は、後述するI/Oライン１０で共通
化され、一端が電源電圧（例えば、ＶDD）に接続され、
かつ他端がこのI/Oライン１０に接続されたＮチャネル
型ＭＯＳトランジスタ１８により、所定のプリチャージ
電圧が供給される。また、ビットライン４，５…にはカ
ラムライン６，７…により駆動されるＮチャネル型ＭＯ
Ｓトランジスタ８，９…が存在する。
１、２…にはワードライン３が共通に配線され、ビット
ライン４，５…はそれぞれ独立に配線されており、各ビ
ットライン４，５…は、後述するI/Oライン１０で共通
化され、一端が電源電圧（例えば、ＶDD）に接続され、
かつ他端がこのI/Oライン１０に接続されたＮチャネル
型ＭＯＳトランジスタ１８により、所定のプリチャージ
電圧が供給される。また、ビットライン４，５…にはカ
ラムライン６，７…により駆動されるＮチャネル型ＭＯ
Ｓトランジスタ８，９…が存在する。
【０００８】前記ビットライン４，５…は、I/Oライン
１０で共通化され電流ミラー回路を使用したセンスアン
プ１１に接続される。センス信号（読み出し信号）に応
じてＮチャネル型ＭＯＳトランジスタ１２がオンすると
センスアンプ１１は動作する。
１０で共通化され電流ミラー回路を使用したセンスアン
プ１１に接続される。センス信号（読み出し信号）に応
じてＮチャネル型ＭＯＳトランジスタ１２がオンすると
センスアンプ１１は動作する。
【０００９】今、センス時となり、カラムライン６が選
択されＮチャネル型ＭＯＳトランジスタ８がオンし不揮
発性半導体メモリセル１がオン状態（消去状態）である
とする。センス信号によりＮチャネル型ＭＯＳトランジ
スタ１２がオンし、センスアンプ１１が動作し不揮発性
半導体メモリセルにバイアス電流を加えるＰチャネル型
ＭＯＳトランジスタ１４がオンし不揮発性半導体メモリ
セル１に電流が流れる。すると、I/Oライン１０の電圧
はグランド方向に低下する。I/Oライン１０の電圧が低
下すると、Ｎチャネル型ＭＯＳトランジスタ１５がオフ
傾向となり、Ｐチャネル型ＭＯＳトランジスタ１４がオ
フ傾向となる。その結果、Ｎチャネル型ＭＯＳトランジ
スタ１５はオフし、Ｎチャネル型ＭＯＳトランジスタ１
６はオンする。
択されＮチャネル型ＭＯＳトランジスタ８がオンし不揮
発性半導体メモリセル１がオン状態（消去状態）である
とする。センス信号によりＮチャネル型ＭＯＳトランジ
スタ１２がオンし、センスアンプ１１が動作し不揮発性
半導体メモリセルにバイアス電流を加えるＰチャネル型
ＭＯＳトランジスタ１４がオンし不揮発性半導体メモリ
セル１に電流が流れる。すると、I/Oライン１０の電圧
はグランド方向に低下する。I/Oライン１０の電圧が低
下すると、Ｎチャネル型ＭＯＳトランジスタ１５がオフ
傾向となり、Ｐチャネル型ＭＯＳトランジスタ１４がオ
フ傾向となる。その結果、Ｎチャネル型ＭＯＳトランジ
スタ１５はオフし、Ｎチャネル型ＭＯＳトランジスタ１
６はオンする。
【００１０】従って、出力端子１７には増幅された
「Ｌ」レベルの信号が得られる。
「Ｌ」レベルの信号が得られる。
【００１１】また、不揮発性半導体メモリセル１がオフ
状態（プログラム状態）であると、逆極性の同様の動作
が起こり出力端子１７には増幅された「Ｈ」レベルの信
号が得られる。
状態（プログラム状態）であると、逆極性の同様の動作
が起こり出力端子１７には増幅された「Ｈ」レベルの信
号が得られる。
【００１２】従って、図７の回路によれば、フラッシュ
メモリのデータを読み出しながら増幅できる。
メモリのデータを読み出しながら増幅できる。
【００１３】
【発明が解決しようとする課題】しかしながら、図７の
回路ではデータの読み出しに時間がかかるという問題が
あった。即ち、図７の回路ではセンスアンプ１１を構成
する差動アンプを反転させるのに必要な信号レベルを得
るには所定量の電流を不揮発性半導体メモリセルに流
し、この不揮発性半導体メモリセルに書き込まれたデー
タ内容により、I/Oライン１０の電圧が変化した状態を
センスする必要があり、所定の時間を要していた。この
所定の時間は、設計者が直接には管理できず、あらゆる
セルの中で最長の時間のものが製品の規格値となるので
安定せず遅くなる。
回路ではデータの読み出しに時間がかかるという問題が
あった。即ち、図７の回路ではセンスアンプ１１を構成
する差動アンプを反転させるのに必要な信号レベルを得
るには所定量の電流を不揮発性半導体メモリセルに流
し、この不揮発性半導体メモリセルに書き込まれたデー
タ内容により、I/Oライン１０の電圧が変化した状態を
センスする必要があり、所定の時間を要していた。この
所定の時間は、設計者が直接には管理できず、あらゆる
セルの中で最長の時間のものが製品の規格値となるので
安定せず遅くなる。
【００１４】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、データが記憶される不
揮発性半導体メモリセル１，２…と、この不揮発性半導
体メモリセル１，２…のI/ Oライン１０に接続され、セ
ンス信号に応じて充放電されるコンデンサ２３と、前記
I/Oライン１０をセンスするセンス回路（ラッチ回路２
５）とを備えることを特徴とする。
解決するために成されたもので、データが記憶される不
揮発性半導体メモリセル１，２…と、この不揮発性半導
体メモリセル１，２…のI/ Oライン１０に接続され、セ
ンス信号に応じて充放電されるコンデンサ２３と、前記
I/Oライン１０をセンスするセンス回路（ラッチ回路２
５）とを備えることを特徴とする。
【００１５】また、本発明は、データが記憶される不揮
発性半導体メモリセル１，２…と、この不揮発性半導体
メモリセル１，２…のI/Oライン１０に接続され、セン
ス信号に応じて充放電されるコンデンサ２３，４２と、
前記I/Oライン１０をセンスするセンス回路（ラッチ回
路２５）とを備えることを特徴とする。
発性半導体メモリセル１，２…と、この不揮発性半導体
メモリセル１，２…のI/Oライン１０に接続され、セン
ス信号に応じて充放電されるコンデンサ２３，４２と、
前記I/Oライン１０をセンスするセンス回路（ラッチ回
路２５）とを備えることを特徴とする。
【００１６】更に、本発明は、データが記憶される不揮
発性半導体メモリセル１，２…と、この不揮発性半導体
メモリセル１，２…のI/Oライン１０に接続され、セン
ス信号に応じて充放電されるコンデンサ２３，４２と、
前記I/Oライン１０をセンスするセンス回路（ラッチ回
路２５）と、前記不揮発性半導体メモリセル１，２…の
センス信号から生成したタイミング信号Ｓ１，Ｓ２，Ｓ
３を発生するタイミング信号発生回路２６とを備え、こ
のタイミング信号発生回路２６からのタイミング信号Ｓ
１，Ｓ２，Ｓ３に応じて前記センス回路（ラッチ回路２
５）を駆動することを特徴とする。
発性半導体メモリセル１，２…と、この不揮発性半導体
メモリセル１，２…のI/Oライン１０に接続され、セン
ス信号に応じて充放電されるコンデンサ２３，４２と、
前記I/Oライン１０をセンスするセンス回路（ラッチ回
路２５）と、前記不揮発性半導体メモリセル１，２…の
センス信号から生成したタイミング信号Ｓ１，Ｓ２，Ｓ
３を発生するタイミング信号発生回路２６とを備え、こ
のタイミング信号発生回路２６からのタイミング信号Ｓ
１，Ｓ２，Ｓ３に応じて前記センス回路（ラッチ回路２
５）を駆動することを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の一実施形態につい
て図１を参照しながら詳述する。
て図１を参照しながら詳述する。
【００１８】２０は不揮発性半導体メモリセル１，２…
のデータ内容を読み出すためのセンス信号（または、se
nse信号と称す）が印加される端子、２２はセンス信号
に応じてあらかじめコンデンサ２３に充電していた電荷
を放電させて、I/Oライン１０に印加するＰチャネル型
ＭＯＳトランジスタ、２４はセンス信号以外の期間にコ
ンデンサ２３を充電するためにオンするＰチャネル型Ｍ
ＯＳトランジスタである。尚、前記端子２０からセンス
信号は、インバータ１９を通って前記Ｐチャネル型ＭＯ
Ｓトランジスタ２２のゲートに入力される。
のデータ内容を読み出すためのセンス信号（または、se
nse信号と称す）が印加される端子、２２はセンス信号
に応じてあらかじめコンデンサ２３に充電していた電荷
を放電させて、I/Oライン１０に印加するＰチャネル型
ＭＯＳトランジスタ、２４はセンス信号以外の期間にコ
ンデンサ２３を充電するためにオンするＰチャネル型Ｍ
ＯＳトランジスタである。尚、前記端子２０からセンス
信号は、インバータ１９を通って前記Ｐチャネル型ＭＯ
Ｓトランジスタ２２のゲートに入力される。
【００１９】２５はI/Oライン１０から読み出された信
号をセンスしてからラッチするラッチ回路、２６はsens
e信号の印加タイミングに応じて信号Ｓ１、Ｓ２、Ｓ３
を発生するタイミング信号発生回路、２７は信号Ｓ１に
応じてI/Oライン１０とラッチ回路２５とを接続又は遮
断するＮチャネル型ＭＯＳトランジスタ、２８は信号Ｓ
１に応じてある基準電圧（本実施形態では、便宜的に例
えば、ＶDD/2としている。）とラッチ回路２５とを接続
又は遮断するＮチャネル型ＭＯＳトランジスタ、２９は
バッファである。
号をセンスしてからラッチするラッチ回路、２６はsens
e信号の印加タイミングに応じて信号Ｓ１、Ｓ２、Ｓ３
を発生するタイミング信号発生回路、２７は信号Ｓ１に
応じてI/Oライン１０とラッチ回路２５とを接続又は遮
断するＮチャネル型ＭＯＳトランジスタ、２８は信号Ｓ
１に応じてある基準電圧（本実施形態では、便宜的に例
えば、ＶDD/2としている。）とラッチ回路２５とを接続
又は遮断するＮチャネル型ＭＯＳトランジスタ、２９は
バッファである。
【００２０】尚、図１において図７と同一の回路素子等
については同一の符号を付し説明を省略する。
については同一の符号を付し説明を省略する。
【００２１】まず、図１の不揮発性半導体メモリセルの
基本的な動作説明を行う。
基本的な動作説明を行う。
【００２２】図３に、スプリットゲート型不揮発性半導
体メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ１
２１の全体構成を示す。
体メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ１
２１の全体構成を示す。
【００２３】不揮発性半導体メモリセルアレイ１２２
は、複数の不揮発性半導体メモリセル１０１がマトリッ
クス状に配置されて構成されている。行（ロウ）方向に
配列された各不揮発性半導体メモリセル１０１の制御ゲ
ートＣＧは、共通のワードラインＷＬａ〜ＷＬｚに接続
されている。列（カラム）方向に配列された各不揮発性
半導体メモリセル１０１のドレインＤは、共通のビット
ラインＢＬａ〜ＢＬｚに接続されている。全ての不揮発
性半導体メモリセル１０１のソースＳは共通ソースライ
ンＳＬに接続されている。
は、複数の不揮発性半導体メモリセル１０１がマトリッ
クス状に配置されて構成されている。行（ロウ）方向に
配列された各不揮発性半導体メモリセル１０１の制御ゲ
ートＣＧは、共通のワードラインＷＬａ〜ＷＬｚに接続
されている。列（カラム）方向に配列された各不揮発性
半導体メモリセル１０１のドレインＤは、共通のビット
ラインＢＬａ〜ＢＬｚに接続されている。全ての不揮発
性半導体メモリセル１０１のソースＳは共通ソースライ
ンＳＬに接続されている。
【００２４】各ワードラインＷＬａ〜ＷＬｚはロウデコ
ーダ１２３に接続され、各ビットラインＢＬａ〜ＢＬｚ
はカラムデコーダ１２４に接続されている。
ーダ１２３に接続され、各ビットラインＢＬａ〜ＢＬｚ
はカラムデコーダ１２４に接続されている。
【００２５】外部から印加されたロウアドレスおよびカ
ラムアドレスは、アドレスピン１２５に入力される。そ
のロウアドレスおよびカラムアドレスは、アドレスピン
１２５からアドレスバッファ１２６を介してアドレスラ
ッチ１２７へ転送される。アドレスラッチ１２７でラッ
チされた各アドレスのうち、ロウアドレスはロウデコー
ダ１２３へ転送され、カラムアドレスはカラムデコーダ
１２４へ転送される。
ラムアドレスは、アドレスピン１２５に入力される。そ
のロウアドレスおよびカラムアドレスは、アドレスピン
１２５からアドレスバッファ１２６を介してアドレスラ
ッチ１２７へ転送される。アドレスラッチ１２７でラッ
チされた各アドレスのうち、ロウアドレスはロウデコー
ダ１２３へ転送され、カラムアドレスはカラムデコーダ
１２４へ転送される。
【００２６】ロウデコーダ１２３は、アドレスラッチ１
２７でラッチされたロウアドレスに対応したワードライ
ンＷＬａ〜ＷＬZを選択し、その選択したワードライン
とゲート電圧制御回路１３４とを接続する。
２７でラッチされたロウアドレスに対応したワードライ
ンＷＬａ〜ＷＬZを選択し、その選択したワードライン
とゲート電圧制御回路１３４とを接続する。
【００２７】カラムデコーダ１２４は、アドレスラッチ
１２７でラッチされたカラムアドレスに対応したビット
ラインＢＬａ〜ＢＬｚを選択し、その選択したビットラ
インとドレイン電圧制御回路１３３とを接続する。
１２７でラッチされたカラムアドレスに対応したビット
ラインＢＬａ〜ＢＬｚを選択し、その選択したビットラ
インとドレイン電圧制御回路１３３とを接続する。
【００２８】ゲート電圧制御回路１３４は、ロウデコー
ダ１２３を介して接続されたワードラインの電位を、図
４に示す各動作モードに対応して制御する。ドレイン電
圧制御回路１３３は、カラムデコーダ１２４を介して接
続されたビットラインの電位を、図４に示す各動作モー
ドに対応して制御する。
ダ１２３を介して接続されたワードラインの電位を、図
４に示す各動作モードに対応して制御する。ドレイン電
圧制御回路１３３は、カラムデコーダ１２４を介して接
続されたビットラインの電位を、図４に示す各動作モー
ドに対応して制御する。
【００２９】共通ソースラインＳＬはソース電圧制御回
路１３２に接続されている。ソース電圧制御回路１３２
は、共通ソースラインＳＬの電位を、図４に示す各動作
モードに対応して制御する。
路１３２に接続されている。ソース電圧制御回路１３２
は、共通ソースラインＳＬの電位を、図４に示す各動作
モードに対応して制御する。
【００３０】外部から指定されたデータは、データピン
１２８に入力される。そのデータは、データピン１２８
から入力バッファ１２９を介してカラムデコーダ１２４
へ転送される。カラムデコーダ１２４は、前記のように
選択したビットラインの電位を、そのデータに対応して
制御する。
１２８に入力される。そのデータは、データピン１２８
から入力バッファ１２９を介してカラムデコーダ１２４
へ転送される。カラムデコーダ１２４は、前記のように
選択したビットラインの電位を、そのデータに対応して
制御する。
【００３１】任意の不揮発性半導体メモリセル１０１か
ら読み出されたデータは、ビットラインＢＬａ〜ＢＬｚ
からカラムデコーダ１２４を介してセンスアンプ群１３
０へ転送される。センスアンプ群１３０は、数個のセン
スアンプ（図示略）から構成されている。カラムデコー
ダ１２４は、選択したビットラインと各センスアンプと
を接続する。
ら読み出されたデータは、ビットラインＢＬａ〜ＢＬｚ
からカラムデコーダ１２４を介してセンスアンプ群１３
０へ転送される。センスアンプ群１３０は、数個のセン
スアンプ（図示略）から構成されている。カラムデコー
ダ１２４は、選択したビットラインと各センスアンプと
を接続する。
【００３２】センスアンプ群１３０で判別されたデータ
は、出力バッファ１３１からデータピン１２８を介して
外部へ出力される。
は、出力バッファ１３１からデータピン１２８を介して
外部へ出力される。
【００３３】尚、上記した各回路（１２３〜１３４）の
動作は制御コア回路１４０によって制御される。
動作は制御コア回路１４０によって制御される。
【００３４】このように図３の如き周辺回路で図１の不
揮発性半導体メモリセル１，２…が読み出される。図１
のセンス（読み出し）動作について図５を参照しながら
説明する。図５（ロ）に示すカラムライン６に加わる
「Ｈ」レベルの信号発生前ではI/Oライン１０の電圧
は、図５（ハ）に示すように＋VDD/2にプリチャージさ
れている。図５（ニ）の信号Ｓ１は「Ｈ」レベルであ
り、Ｎチャネル型ＭＯＳトランジスタ２７，２８はオン
している。
揮発性半導体メモリセル１，２…が読み出される。図１
のセンス（読み出し）動作について図５を参照しながら
説明する。図５（ロ）に示すカラムライン６に加わる
「Ｈ」レベルの信号発生前ではI/Oライン１０の電圧
は、図５（ハ）に示すように＋VDD/2にプリチャージさ
れている。図５（ニ）の信号Ｓ１は「Ｈ」レベルであ
り、Ｎチャネル型ＭＯＳトランジスタ２７，２８はオン
している。
【００３５】また、SENSE信号が印加される端子２０に
は、その初期状態において、図５（イ）に示すように
「Ｌ」レベルが印加されている。
は、その初期状態において、図５（イ）に示すように
「Ｌ」レベルが印加されている。
【００３６】図５（イ）の「Ｌ」レベルのSENSE信号が
Ｐチャネル型ＭＯＳトランジスタ２２、２４に加わる
と、トランジスタ２２がオフし、トランジスタ２４がオ
ンする。このため、コンデンサ２３には、電源電圧（例
えば、＋VDD）が充電される。一方、信号Ｓ２とＳ３に
は、図５（ホ），（ヘ）に示すように電圧＋VDD/2が発
生しており、ラッチ回路２５はノードがすべて電圧＋VD
D/2となり動作不能状態となっている。
Ｐチャネル型ＭＯＳトランジスタ２２、２４に加わる
と、トランジスタ２２がオフし、トランジスタ２４がオ
ンする。このため、コンデンサ２３には、電源電圧（例
えば、＋VDD）が充電される。一方、信号Ｓ２とＳ３に
は、図５（ホ），（ヘ）に示すように電圧＋VDD/2が発
生しており、ラッチ回路２５はノードがすべて電圧＋VD
D/2となり動作不能状態となっている。
【００３７】この状態から図５（ロ）に示すようにカラ
ムライン６の信号が立ち上がり、このときの不揮発性半
導体メモリセル１がオン（消去状態）であったとする
と、ビットライン４に電流が流れI/Oライン１０の電圧
は、図５（ハ）に示すように一時的に低下する。
ムライン６の信号が立ち上がり、このときの不揮発性半
導体メモリセル１がオン（消去状態）であったとする
と、ビットライン４に電流が流れI/Oライン１０の電圧
は、図５（ハ）に示すように一時的に低下する。
【００３８】このカラムライン６の信号の立ち上がりの
直後に、図５（イ）に示すSENSE信号が立ち上がると、
前記トランジスタ２２がオンし、トランジスタ２４がオ
フする。このため、前述したように、予めセンス期間以
外の期間にコンデンサ２３に充電された所定電圧がI/O
ライン１０に供給されるため、このI/Oライン１０の電
圧は、図５（ハ）に示すように一瞬、増加するが、不揮
発性半導体メモリセル１を通って直ちに放電され、低下
する。そして、このI/Oライン１０の電圧低下がラッチ
回路２５（センス機能を有する）が動作するのに十分な
値まで低下するのを見計らい「Ｌ」レベルの信号Ｓ１を
トランジスタ２７，２８に印加する。すると、トランジ
スタ２７，２８がオフして、I/Oライン１０とラッチ回
路２５が遮断される。
直後に、図５（イ）に示すSENSE信号が立ち上がると、
前記トランジスタ２２がオンし、トランジスタ２４がオ
フする。このため、前述したように、予めセンス期間以
外の期間にコンデンサ２３に充電された所定電圧がI/O
ライン１０に供給されるため、このI/Oライン１０の電
圧は、図５（ハ）に示すように一瞬、増加するが、不揮
発性半導体メモリセル１を通って直ちに放電され、低下
する。そして、このI/Oライン１０の電圧低下がラッチ
回路２５（センス機能を有する）が動作するのに十分な
値まで低下するのを見計らい「Ｌ」レベルの信号Ｓ１を
トランジスタ２７，２８に印加する。すると、トランジ
スタ２７，２８がオフして、I/Oライン１０とラッチ回
路２５が遮断される。
【００３９】一方、信号Ｓ２とＳ３は、図５（ホ），
（ヘ）に示されるようにセンス時以外は電圧＋VDD/2に
固定されている。そして、図５（ニ）の信号Ｓ１の立ち
下がり後に、信号Ｓ２は図５（ホ）に示すようにグラン
ドレベルとなり、信号Ｓ３は図５（ヘ）に示すように電
源電圧＋VDDレベルとなる。トランジスタ２７，２８が
オフしてもI/Oライン１０のデータは、ライン容量によ
り入力ラインＲ１に残っている。図５（ニ）の信号Ｓ１
の立ち下がりタイミングは、I/Oライン１０の電圧が低
下し、電圧＋VDD/2より小さくラッチ回路２５が反転で
きるレベル差となってからに設定されている。このた
め、ラッチ回路２５は、初めて動作可能となり正帰還動
作し、ラッチ回路２５の一方の入力ラインＲ１は「Ｌ」
レベルにラッチされ、他方の入力ラインＲ２は「Ｈ」レ
ベルにラッチされる。この時、トランジスタ２７がオフ
しているのでラッチ回路２５は、トランジスタ２７の左
側（紙面に対して）に配置されている容量性の負荷を駆
動する必要がなく、高速で反転できる。
（ヘ）に示されるようにセンス時以外は電圧＋VDD/2に
固定されている。そして、図５（ニ）の信号Ｓ１の立ち
下がり後に、信号Ｓ２は図５（ホ）に示すようにグラン
ドレベルとなり、信号Ｓ３は図５（ヘ）に示すように電
源電圧＋VDDレベルとなる。トランジスタ２７，２８が
オフしてもI/Oライン１０のデータは、ライン容量によ
り入力ラインＲ１に残っている。図５（ニ）の信号Ｓ１
の立ち下がりタイミングは、I/Oライン１０の電圧が低
下し、電圧＋VDD/2より小さくラッチ回路２５が反転で
きるレベル差となってからに設定されている。このた
め、ラッチ回路２５は、初めて動作可能となり正帰還動
作し、ラッチ回路２５の一方の入力ラインＲ１は「Ｌ」
レベルにラッチされ、他方の入力ラインＲ２は「Ｈ」レ
ベルにラッチされる。この時、トランジスタ２７がオフ
しているのでラッチ回路２５は、トランジスタ２７の左
側（紙面に対して）に配置されている容量性の負荷を駆
動する必要がなく、高速で反転できる。
【００４０】また、本発明の不揮発性半導体メモリセル
では、センス開始時において、予めセンス期間以外の期
間に充電しておいたコンデンサ２３の電荷をI/Oライン
１０に供給することで、ラッチ回路２５側に読み出し信
号を伝達させているので信号の伝達が早くなる。さらに
本発明によれば、信号Ｓ１乃至Ｓ３の発生タイミングを
タイミング信号発生回路２６により、インバータ等を使
用した遅延回路により設計者が設定できるので読み出し
タイミングを自由に設定できるとともに短縮できる。
では、センス開始時において、予めセンス期間以外の期
間に充電しておいたコンデンサ２３の電荷をI/Oライン
１０に供給することで、ラッチ回路２５側に読み出し信
号を伝達させているので信号の伝達が早くなる。さらに
本発明によれば、信号Ｓ１乃至Ｓ３の発生タイミングを
タイミング信号発生回路２６により、インバータ等を使
用した遅延回路により設計者が設定できるので読み出し
タイミングを自由に設定できるとともに短縮できる。
【００４１】このため、不揮発性半導体メモリセル１か
らの読み出し信号を高速でラッチ回路２５から取り出せ
る。
らの読み出し信号を高速でラッチ回路２５から取り出せ
る。
【００４２】そして、ラッチ回路２５の出力信号は、バ
ッファ２９に印加され出力端子１７から「Ｌ」レベルの
出力信号が得られる。
ッファ２９に印加され出力端子１７から「Ｌ」レベルの
出力信号が得られる。
【００４３】また、不揮発性半導体メモリセル１がオフ
（プログラム状態）であった場合には、トランジスタ２
２がオンすると、I/Oライン１０の電圧はコンデンサ２
３の電荷により＋VDD/2以上のレベルに充電される。そ
して、この高いレベルの信号がラッチ回路２５でラッチ
され、前述の場合と同様の動作により、高速に「Ｈ」レ
ベルの信号が出力端子１７から得られる。
（プログラム状態）であった場合には、トランジスタ２
２がオンすると、I/Oライン１０の電圧はコンデンサ２
３の電荷により＋VDD/2以上のレベルに充電される。そ
して、この高いレベルの信号がラッチ回路２５でラッチ
され、前述の場合と同様の動作により、高速に「Ｈ」レ
ベルの信号が出力端子１７から得られる。
【００４４】以下、本発明の他の実施形態について図６
を参照しながら説明する。
を参照しながら説明する。
【００４５】ここで、他の実施形態と前述した一実施形
態との相違点は、図６に示すように、前述した一実施形
態で説明した充放電回路を複数個（本実施形態では、一
実施形態の充放電回路２０Ａに加えて、充放電回路２１
Ａを設けた一例を開示している。）設けて、それらを交
互に動作させるようにしたことである。そして、その構
成は、不揮発性半導体メモリセル１，２…のデータ内容
を読み出すためのセンス１信号（または、sense１信号
と称す）が印加される端子２０に加えて、不揮発性半導
体メモリセル１，２…のデータ内容を読み出すためのセ
ンス２信号（または、sense２信号と称す）が印加され
る端子２１が設けられている。そして、前記充放電回路
２０Ａの他の構成であるインバータ１９、Ｐチャネル型
ＭＯＳトランジスタ２２、コンデンサ２３及びＰチャネ
ル型ＭＯＳトランジスタ２４に対応するように、インバ
ータ３９、Ｐチャネル型ＭＯＳトランジスタ４０、コン
デンサ４２及びＰチャネル型ＭＯＳトランジスタ４１が
設けられて成る充放電回路２１Ａが構成されている。
態との相違点は、図６に示すように、前述した一実施形
態で説明した充放電回路を複数個（本実施形態では、一
実施形態の充放電回路２０Ａに加えて、充放電回路２１
Ａを設けた一例を開示している。）設けて、それらを交
互に動作させるようにしたことである。そして、その構
成は、不揮発性半導体メモリセル１，２…のデータ内容
を読み出すためのセンス１信号（または、sense１信号
と称す）が印加される端子２０に加えて、不揮発性半導
体メモリセル１，２…のデータ内容を読み出すためのセ
ンス２信号（または、sense２信号と称す）が印加され
る端子２１が設けられている。そして、前記充放電回路
２０Ａの他の構成であるインバータ１９、Ｐチャネル型
ＭＯＳトランジスタ２２、コンデンサ２３及びＰチャネ
ル型ＭＯＳトランジスタ２４に対応するように、インバ
ータ３９、Ｐチャネル型ＭＯＳトランジスタ４０、コン
デンサ４２及びＰチャネル型ＭＯＳトランジスタ４１が
設けられて成る充放電回路２１Ａが構成されている。
【００４６】このような構成を採用し、端子２０，２１
からのセンス信号を信号の到来ごとにsense1信号とsens
e2信号とに振り分ける理由について説明する。これはセ
ンス信号が連続して到来する場合にコンデンサ２３が１
個では、その充電が間に合わなくなるのを防止する目的
で配置されている。
からのセンス信号を信号の到来ごとにsense1信号とsens
e2信号とに振り分ける理由について説明する。これはセ
ンス信号が連続して到来する場合にコンデンサ２３が１
個では、その充電が間に合わなくなるのを防止する目的
で配置されている。
【００４７】即ち、トランジスタ２２がオンしセンス動
作している期間に（コンデンサ２３に充電されていた電
圧が放電されて、I/Oライン１０に供給される。）、ト
ランジスタ４０をオフさせトランジスタ４１をオンさせ
てコンデンサ４２を充電させておく。そうすれば、次の
センス信号が到来したときにはコンデンサ２３は使用せ
ず、充電されているコンデンサ４２を使えるので（この
間に、コンデンサ２３を充電する。）、センス信号の周
期が早くても読み出しが可能となる。コンデンサ４２を
使用する場合には端子２０には「Ｌ」レベルの信号が印
加され続けコンデンサ２３は充電状態を維持する。端子
２０には図５（イ）に示す「Ｌ」レベルから「Ｈ」レベ
ルに変化するsense１信号が印加される。
作している期間に（コンデンサ２３に充電されていた電
圧が放電されて、I/Oライン１０に供給される。）、ト
ランジスタ４０をオフさせトランジスタ４１をオンさせ
てコンデンサ４２を充電させておく。そうすれば、次の
センス信号が到来したときにはコンデンサ２３は使用せ
ず、充電されているコンデンサ４２を使えるので（この
間に、コンデンサ２３を充電する。）、センス信号の周
期が早くても読み出しが可能となる。コンデンサ４２を
使用する場合には端子２０には「Ｌ」レベルの信号が印
加され続けコンデンサ２３は充電状態を維持する。端子
２０には図５（イ）に示す「Ｌ」レベルから「Ｈ」レベ
ルに変化するsense１信号が印加される。
【００４８】尚、本発明の不揮発性半導体メモリ装置に
おいて、コンデンサ２３，４２の容量は、プロセス条件
により種々の値に設定されることになり、セルサイズに
占める面積も異なるが、その面積比を考慮した場合に
は、例えば、４Ｍ（メガ）ビットの不揮発性半導体メモ
リセルを例にとれば、２０４８ビットラインに対して１
２８ビットライン毎にI/Oライン１０を分割すると、セ
ルサイズに占める面積も小さくできる。
おいて、コンデンサ２３，４２の容量は、プロセス条件
により種々の値に設定されることになり、セルサイズに
占める面積も異なるが、その面積比を考慮した場合に
は、例えば、４Ｍ（メガ）ビットの不揮発性半導体メモ
リセルを例にとれば、２０４８ビットラインに対して１
２８ビットライン毎にI/Oライン１０を分割すると、セ
ルサイズに占める面積も小さくできる。
【００４９】また、本発明の不揮発性半導体メモリ装置
は、スプリットゲート型のフラッシュメモリ（ＥＥＰＲ
ＯＭ含む）に限らず、スタックゲート型のフラッシュメ
モリや、その他の不揮発性半導体メモリであるマスクＲ
ＯＭ，ＰＲＯＭ，ＥＰＲＯＭ等にも適用されるものであ
る。
は、スプリットゲート型のフラッシュメモリ（ＥＥＰＲ
ＯＭ含む）に限らず、スタックゲート型のフラッシュメ
モリや、その他の不揮発性半導体メモリであるマスクＲ
ＯＭ，ＰＲＯＭ，ＥＰＲＯＭ等にも適用されるものであ
る。
【００５０】
【発明の効果】本発明によれば、センス開始時におい
て、予めセンス期間以外の期間に充電しておいたコンデ
ンサの電荷をI/Oラインに供給するようにしたことで、
ラッチ回路側に読み出し信号を伝達させているので信号
の伝達が早くなる。
て、予めセンス期間以外の期間に充電しておいたコンデ
ンサの電荷をI/Oラインに供給するようにしたことで、
ラッチ回路側に読み出し信号を伝達させているので信号
の伝達が早くなる。
【００５１】また、本発明によれば、不揮発性半導体メ
モリセルの出力ラインに接続される、充放電回路を複数
個設け、順番に使用しているので高速でデータを読み出
す際にも動作可能となる。
モリセルの出力ラインに接続される、充放電回路を複数
個設け、順番に使用しているので高速でデータを読み出
す際にも動作可能となる。
【００５２】さらに本発明によれば、信号Ｓ１乃至Ｓ３
の発生タイミングをタイミング信号発生回路により、イ
ンバータ等を使用した遅延回路により設計者が設定でき
るので読み出しタイミングを自由に設定できるとともに
短縮できる。
の発生タイミングをタイミング信号発生回路により、イ
ンバータ等を使用した遅延回路により設計者が設定でき
るので読み出しタイミングを自由に設定できるとともに
短縮できる。
【図１】本発明の一実施形態の不揮発性半導体メモリ装
置を示すブロック図である。
置を示すブロック図である。
【図２】スプリットゲート型不揮発性半導体メモリセル
の断面図である。
の断面図である。
【図３】本発明の不揮発性半導体メモリ装置の周辺を示
すブロック図である。
すブロック図である。
【図４】本発明の不揮発性半導体メモリ装置の動作説明
に供するための図である。
に供するための図である。
【図５】図１の動作説明に供するための波形図である。
【図６】本発明の他の実施形態の不揮発性半導体メモリ
装置を示すブロック図である。
装置を示すブロック図である。
【図７】従来の不揮発性半導体メモリ装置の回路例であ
る。
る。
１ 不揮発性半導体メモリセル １０ I/Oライン ２０ 端子 ２１ 端子 ２２ トランジスタ ２３ コンデンサ ２５ ラッチ回路 ２６ タイミング信号発生回路 ２７ トランジスタ ２８ トランジスタ ２９ バッファ ４０ トランジスタ ４２ コンデンサ
Claims (9)
- 【請求項１】 データが記憶される不揮発性半導体メモ
リセルと、 前記不揮発性半導体メモリセルの出力ラインに接続さ
れ、ある内部信号に応じて充放電されるコンデンサと、 前記出力ラインをセンスするセンス回路とを備えること
を特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 データが記憶される不揮発性半導体メモ
リセルと、 前記不揮発性半導体メモリセルの出力ラインに接続さ
れ、ある内部信号に応じて充放電され前記不揮発性半導
体メモリセルのセンス期間以外の期間に充電されるコン
デンサと、 前記出力ラインをセンスするセンス回路とを備えること
を特徴とする不揮発性半導体メモリ装置。 - 【請求項３】 記憶されたデータがセンスされる不揮発
性半導体メモリセルと、 前記不揮発性半導体メモリセルの出力ラインに接続さ
れ、ある内部信号に応じて充放電されるコンデンサと、 前記コンデンサの一端と前記出力ラインとを接続もしく
は遮断するスイッチと、 前記出力ラインをセンスするセンス回路とを備えること
を特徴とする不揮発性半導体メモリ装置。 - 【請求項４】 データが記憶される不揮発性半導体メモ
リセルと、 前記不揮発性半導体メモリセルの出力ラインに接続さ
れ、第１の内部信号に応じて充放電される第１のコンデ
ンサと、 前記不揮発性半導体メモリセルの出力ラインに接続さ
れ、第２の内部信号に応じて充放電される第２のコンデ
ンサと、 前記出力ラインをセンスするセンス回路とを備え、前記
第１または第２のコンデンサを交互に動作させることを
特徴とする不揮発性半導体メモリ装置。 - 【請求項５】 データが記憶される不揮発性半導体メモ
リセルと、 前記不揮発性半導体メモリセルの出力ラインに接続さ
れ、第１の内部信号に応じて充放電され、前記不揮発性
半導体メモリセルのセンス期間以外に充電される第１の
コンデンサと、 前記不揮発性半導体メモリセルの出力ラインに接続さ
れ、第２の内部信号に応じて充放電され、前記不揮発性
半導体メモリセルのセンス期間以外に充電される第２の
コンデンサと、 前記出力ラインをセンスするセンス回路とを備え、前記
第１または第２のコンデンサを交互に動作させることを
特徴とする不揮発性半導体メモリ装置。 - 【請求項６】 データが記憶される不揮発性半導体メモ
リセルと、 前記不揮発性半導体メモリセルの出力ラインに接続さ
れ、第１の内部信号に応じて充放電される第１のコンデ
ンサと、 前記不揮発性半導体メモリセルの出力ラインに接続さ
れ、第２の内部信号に応じて充放電される第２のコンデ
ンサと、 前記出力ラインをセンスするセンス回路と、 前記第１または第２のコンデンサと前記センス回路とを
接続もしくは遮断するスイッチとを備え、前記第１また
は第２のコンデンサを交互に動作させることを特徴とす
る不揮発性半導体メモリ装置。 - 【請求項７】 データが記憶される不揮発性半導体メモ
リセルと、 前記不揮発性半導体メモリセルの出力ラインに接続さ
れ、ある内部信号に応じて充放電されるコンデンサと、 前記コンデンサの出力電圧をセンスするセンス回路と、 前記不揮発性半導体メモリセルのセンス信号を制御する
タイミング信号を発生するタイミング信号発生回路とを
備え、このタイミング信号発生回路からのタイミング信
号に応じて前記センス回路を駆動することを特徴とする
不揮発性半導体メモリ装置。 - 【請求項８】 データが記憶される不揮発性半導体メモ
リセルと、 前記不揮発性半導体メモリセルの出力ラインに接続さ
れ、ある内部信号に応じて充放電され前記不揮発性半導
体メモリセルのセンス期間以外の期間に充電されるコン
デンサと、 前記出力ラインをセンスするセンス回路と、 前記不揮発性半導体メモリセルのセンス信号を制御する
タイミング信号を発生するタイミング信号発生回路とを
備え、このタイミング信号発生回路からのタイミング信
号に応じて前記センス回路を駆動することを特徴とする
不揮発性半導体メモリ装置。 - 【請求項９】 データが記憶される不揮発性半導体メモ
リセルと、 前記不揮発性半導体メモリセルの出力ラインに接続さ
れ、ある内部信号に応じて充放電されるコンデンサと、 前記出力ラインをセンスするセンス回路と、 前記センス回路と前記コンデンサとを接続及び遮断する
スイッチと、 前記不揮発性半導体メモリセルのセンス信号を制御する
タイミング信号を発生するタイミング信号発生回路とを
備え、このタイミング信号発生回路からのタイミング信
号に応じて前記センス回路及び前記スイッチを駆動する
ことを特徴とする不揮発性半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP435999A JP3600054B2 (ja) | 1998-02-24 | 1999-01-11 | 不揮発性半導体メモリ装置 |
| TW088100642A TW412748B (en) | 1998-02-24 | 1999-01-16 | Non-volatile semiconductor memory device |
| US09/252,680 US6134147A (en) | 1998-02-24 | 1999-02-22 | Non-volatile semiconductor memory device |
| KR1019990005994A KR19990072866A (ko) | 1998-02-24 | 1999-02-23 | 불휘발성반도체메모리장치 |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237998 | 1998-02-24 | ||
| JP10-58358 | 1998-03-10 | ||
| JP10-42379 | 1998-03-10 | ||
| JP5835898 | 1998-03-10 | ||
| JP5835998 | 1998-03-10 | ||
| JP10-58359 | 1998-03-10 | ||
| JP435999A JP3600054B2 (ja) | 1998-02-24 | 1999-01-11 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11328985A true JPH11328985A (ja) | 1999-11-30 |
| JP3600054B2 JP3600054B2 (ja) | 2004-12-08 |
Family
ID=27454070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP435999A Expired - Fee Related JP3600054B2 (ja) | 1998-02-24 | 1999-01-11 | 不揮発性半導体メモリ装置 |
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| Country | Link |
|---|---|
| US (1) | US6134147A (ja) |
| JP (1) | JP3600054B2 (ja) |
| KR (1) | KR19990072866A (ja) |
| TW (1) | TW412748B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8014210B2 (en) | 2008-06-06 | 2011-09-06 | Semiconductor Components Industries, Llc | Non-volatile memory control circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI103618B1 (fi) * | 1997-07-04 | 1999-07-30 | Nokia Telecommunications Oy | Vastaanotetun signaalin tulkitseminen |
| TW446876B (en) * | 1998-08-27 | 2001-07-21 | Sanyo Electric Co | Non-volatile semiconductor memory |
| US6724658B2 (en) | 2001-01-15 | 2004-04-20 | Stmicroelectronics S.R.L. | Method and circuit for generating reference voltages for reading a multilevel memory cell |
| EP1225595B1 (en) | 2001-01-15 | 2007-08-08 | STMicroelectronics S.r.l. | Method and circuit for dynamic reading of a memory cell, in particular a multi-level nonvolatile memory cell |
| DE60129788D1 (de) * | 2001-02-14 | 2007-09-20 | St Microelectronics Srl | Verfahren und Schaltung zum dynamischen Lesen einer Speicherzelle bei niedriger Spannungsversorgung und mit kleiner Ausgangsdynamik |
| US6639833B2 (en) | 2001-02-14 | 2003-10-28 | Stmicroelectronics S.R.L. | Method and circuit for dynamic reading of a memory cell at low supply voltage and with low output dynamics |
| DE60129928D1 (de) * | 2001-04-19 | 2007-09-27 | St Microelectronics Srl | Verfahren und Schaltung zur Zeitsteuerung des dynamischen Auslesens einer Speicherzelle mit Kontrolle der Integrationszeit |
| TWI260643B (en) * | 2005-12-30 | 2006-08-21 | Ind Tech Res Inst | Organic memory |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US7974133B2 (en) * | 2009-01-06 | 2011-07-05 | Sandisk Technologies Inc. | Robust sensing circuit and method |
| JP2012069214A (ja) * | 2010-09-24 | 2012-04-05 | Toshiba Corp | ビット線負電位回路および半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0827152B1 (en) * | 1996-09-02 | 2003-03-26 | Infineon Technologies AG | Current-mode sense amplifier |
| US5880988A (en) * | 1997-07-11 | 1999-03-09 | International Business Machines Corporation | Reference potential for sensing data in electronic storage element |
-
1999
- 1999-01-11 JP JP435999A patent/JP3600054B2/ja not_active Expired - Fee Related
- 1999-01-16 TW TW088100642A patent/TW412748B/zh not_active IP Right Cessation
- 1999-02-22 US US09/252,680 patent/US6134147A/en not_active Expired - Lifetime
- 1999-02-23 KR KR1019990005994A patent/KR19990072866A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8014210B2 (en) | 2008-06-06 | 2011-09-06 | Semiconductor Components Industries, Llc | Non-volatile memory control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US6134147A (en) | 2000-10-17 |
| JP3600054B2 (ja) | 2004-12-08 |
| KR19990072866A (ko) | 1999-09-27 |
| TW412748B (en) | 2000-11-21 |
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