JP2005353912A - 半導体記憶装置 - Google Patents

Abstract

【課題】 不揮発的に情報を保持する記憶素子のサイズを小さくすることができる半導体記憶装置を提供する。
【解決手段】 活性領域１２５Ｂ上にはトランジスタとして動作するための素子領域として、ソース領域１４２Ａと、ドレイン領域１４２Ｂと、チャネル領域１４２Ｃが形成される。ゲート絶縁膜１２４Ｂを介してチャネル領域１４２Ｃと対向するように浮遊ゲート１２５Ａが形成される。さらに、層間絶縁膜１２４Ａを介して浮遊ゲート１２５Ａと対向するように制御ゲート１２３が形成される。バルクトランジスタと比較すると、薄膜トランジスタＴ４にはウェル領域やフィールド酸化膜のような素子分離領域が不要である。よって、薄膜トランジスタＴ４は非常に小さく、かつ容易に形成される。
【選択図】 図３

Description

この発明は半導体記憶装置に関し、特にメモリセルにＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で構成される素子を含む半導体記憶装置に関するものである。

現在、大規模に量産されている半導体記憶装置（以下、メモリとも称する）としては、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と称される、読出しおよび書込み用のメモリと、ＮＶＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）と称される、不揮発性メモリとがある。

ほとんどのＲＡＭは揮発性であって、ＲＡＭに記憶されるデータは電源の供給を停止した時点で失われる。なお、ＲＡＭには不揮発性のもの（不揮発性ＲＡＭ）も存在するが、世の中の主流を占めるには至っていない。

一方、ＮＶＭは、たとえばフラッシュメモリに代表されるようにデータの書き換えが可能なメモリである。ただし、データの書込みおよび消去に要する時間は極めて長い。また、多くのＮＶＭでは情報の書き換え回数が制限される。よって、ＮＶＭはＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と同期させた動作を行なうことができない。

一般的に、多くのシステムではＲＡＭとＮＶＭの両方が用いられる。この場合、システムの動作を決めるソフトウェア、および常時変更する必要のないデータはＮＶＭに記憶される。ＮＶＭに記憶されているデータはシステムへの電源投入時にＮＶＭからＲＡＭに転送される。以後、ＭＰＵはＲＡＭとの間でデータをやり取りする。

ＮＶＭの例として、たとえば特開平９−１１６１２０号公報（特許文献１）では、隣接するメモリセルのウェル領域相互間の電気的分離を確実なものにするために、メモリセルを形成する半導体基板をＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板とし、同一の列上のメモリセルのウェル領域を互いにウェル線によって接続するとともに列ごとに個別にウェル領域へ電圧を供給するための手段を設けることによって、信頼性が高く、かつ、電気的に書換え可能な不揮発性記憶装置の例が開示される。
特開平９−１１６１２０号公報

特許文献１に開示されている不揮発性記憶装置において、メモリセルは半導体基板（単結晶シリコン基板）に形成される。シリコン基板中に形成されるメモリセルには素子が形成されるためのウェル領域や、ウェル領域同士を分離するためのフィールド酸化膜が設けられる。メモリセルのサイズを縮小化するにはウェル領域やフィールド酸化膜なども縮小化する必要がある。ただしメモリセルの縮小化に伴い、製造技術は複雑となる。

また、現行のシステムでは一般的にＲＡＭとＮＶＭが組み合わされて用いられる。この場合、システムへの電源投入ごとにＮＶＭのデータがＲＡＭに転送されなくてはならない。ＮＶＭからＲＡＭへのデータ転送には時間がかかるため、電源を投入してからシステムが使用可能な状態になるのに時間を要する。

この発明は上述の課題を解決するものであって、その目的は新しい構造の不揮発性メモリセルを含む半導体記憶装置を提供することである。

また、この発明の第２の目的は電源投入から短時間でシステムを使用開始とすることが可能な半導体記憶装置を提供することである。

この発明は、要約すれば半導体記憶装置であって、行列状に配置され、不揮発的にデータを保持する複数のメモリセルと、複数のメモリセルの行および列ごとにそれぞれ配置される複数のワード線および複数のビット線とを備え、複数のメモリセルの各々は、データの論理値に対応するしきい値電圧を有する不揮発性トランジスタであって、多結晶シリコンから構成され、ビット線に第１の端部が接続され、所定の定電位のノードに第２の端部が接続される活性領域と、活性領域に対向して設けられ、ワード線に接続される制御ゲートと、浮遊ゲートとを含む。

この発明の別の局面に従うと、半導体記憶装置であって、行列状に配置される複数の第１のメモリセルと、複数のメモリセルの行ごとに配置される複数の第１のワード線および複数のコントロール線と、複数のメモリセルの列ごとに配置される複数の第１のビット線とを備える。

複数の第１のメモリセルの各々は、第１の記憶ノードにデータの論理値に応じた電荷を保持する第１の容量素子と、第１のワード線に印加される電圧に応じて駆動され、第１のビット線と第１の容量素子の第１の記憶ノードとの間で電荷のやり取りを行なう第１のアクセストランジスタと、データの初期値を不揮発的に保持し、コントロール線に印加される電圧に応じて駆動され、初期値の論理値に応じた電荷を容量素子に供給する第１の不揮発性記憶素子とを含む。

第１の不揮発性記憶素子は、データの初期値の論理値に対応するしきい値電圧を有する第１の不揮発性トランジスタであって、多結晶シリコンから構成され、第１のアクセストランジスタを介して第１のビット線に第１の端部が接続され、所定の定電位のノードに第２の端部が接続される第１の活性領域と、第１の活性領域に対向して設けられ、コントロール線に接続される第１の制御ゲートと、第１の浮遊ゲートとを有する。

この発明の半導体記憶装置によれば、不揮発的に情報を保持するメモリセルのサイズを小さくすることができる。また、この発明の半導体記憶装置によれば、電源投入からシステムが使用可能になるまでの時間を短縮することができる。

以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。

［実施の形態１］
図１は、この発明の実施の形態１による不揮発性半導体記憶装置の全体構成を示す概略ブロック図の一例である。

図１を参照して、半導体記憶装置１０は、制御信号端子１２と、クロック端子１４と、アドレス端子１６と、データ入出力端子１８とを備える。また、半導体記憶装置１０は、制御信号バッファ２０と、クロックバッファ２２と、アドレスバッファ２４と、入出力バッファ２６とを備える。さらに、半導体記憶装置１０は、制御回路２８と、行アドレスデコーダ３０と、列アドレスデコーダ３２と、センスアンプ／入出力制御回路３４と、メモリセルアレイ３６とを備える。

なお、図１においては、半導体記憶装置１０について、データ入出力に関する主要部分のみが代表的に示される。

制御信号端子１２は、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥのコマンド制御信号を受ける。クロック端子１４は、外部クロックＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス端子１６は、アドレス信号Ａ０〜Ａｎ（ｎは自然数）を受ける。

クロックバッファ２２は、外部クロックＣＬＫを受けて内部クロックを発生し、制御信号バッファ２０、アドレスバッファ２４、入出力バッファ２６および制御回路２８へ出力する。制御信号バッファ２０は、クロックバッファ２２から受ける内部クロックに応じて、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを取込んでラッチし、制御回路２８へ出力する。アドレスバッファ２４は、クロックバッファ２２から受ける内部クロックに応じて、アドレス信号Ａ０〜Ａｎを取込んでラッチし、内部アドレス信号を発生して行アドレスデコーダ３０および列アドレスデコーダ３２へ出力する。

データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする端子であって、不揮発的に保持するデータを書換える時は外部から入力されるデータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ０〜ＤＱｉを外部へ出力する。

なお、以後、不揮発的に保持するデータを書換えることを「データ書込」あるいは「プログラム」と称することにする。

入出力バッファ２６は、データ書込み時は、クロックバッファ２２から受ける内部クロックに応じて、データＤＱ０〜ＤＱｉを取込んでラッチし、内部データＩＤＱをセンスアンプ／入出力制御回路３４へ出力する。一方、入出力バッファ２６は、データ読出時は、クロックバッファ２２から受ける内部クロックに応じて、センスアンプ／入出力制御回路３４から受ける内部データＩＤＱをデータ入出力端子１８へ出力する。

制御回路２８は、クロックバッファ２２から受ける内部クロックに応じて、制御信号バッファ２０からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ３０、列アドレスデコーダ３２および入出力バッファ２６を制御する。これによって、データＤＱ０〜ＤＱ１５のメモリセルアレイ３６への読書きが行なわれる。

行アドレスデコーダ３０は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６上のワード線を選択し、図示されないワードドライバによって選択されたワード線を活性化する。また、列アドレスデコーダ３２は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６上のビット線を選択する。

センスアンプ／入出力制御回路３４は、データ書込時には、入出力バッファ２６から受ける内部データＩＤＱの論理値に応じて、列アドレスデコーダ３２によって選択されたビット線を所定の電圧に設定する。これによって、行アドレスデコーダ３０によって活性化されたワード線と、列アドレスデコーダ３２によって選択され、センスアンプ／入出力制御回路３４によって選択されたビット線とに接続されるメモリセルアレイ３６上のメモリセルに対し、内部データＩＤＱの書込みが行なわれる。

一方、センスアンプ／入出力制御回路３４は、データ読出時には、データ読出前に列アドレスデコーダ３２によって選択されたビット線を接地電圧ＧＮＤまたは電源電圧ＶＣＣに設定し、選択されたビット線において読出データに対応して発生する微小電圧変化を検出／増幅して読出データの論理値を判定し、入出力バッファ２６へ出力する。

なお、データ読出時におけるビット線の電圧はメモリセルアレイ３６に含まれるメモリセルの構成によって接地電圧ＧＮＤか電源電圧ＶＣＣかのいずれかに設定される。

メモリセルアレイ３６は、後述するメモリセルが行列状に配列された記憶素子群であり、メモリセルは“１”または“０”のデータを不揮発的に保持する。

半導体記憶装置１０の具体例としては、たとえば、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）である。ただし、半導体記憶装置１０はＥＰＲＯＭに限定されるものではなく、たとえばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）やフラッシュメモリであってもよい。

図２は、半導体記憶装置１０の断面構造の一例を示す図である。

図２を参照して、シリコン基板１０１に、各素子領域を分離する素子分離領域１０２が設けられている。素子領域の下側のシリコン基板１０１内に、ｎ型ウェル１０３およびｐ型ウェル１０４が設けられている。また、トランジスタが形成されるシリコン基板の領域に接してゲート酸化膜１０５が位置している。ゲート酸化膜１０５の上には、ドープトポリシリコン１０６が位置し、その上にＷＳｉ層１０７が位置している。さらに、そのＷＳｉ層１０７の上に接してシリコン酸化膜・シリコン窒化膜１０８が積層されている。ゲート電極１０９は、上記のドープトポリシリコン１０６と、ＷＳｉ層１０７とシリコン酸化膜・シリコン窒化膜１０８とを含んだものとして配置されている。ゲート電極１０９の側壁はサイドウォール１１０によって絶縁され、その上面はシリコン酸化膜・シリコン窒化膜１０８で絶縁されている。

ｐ型ウェル１０４には、ｎ+型ソースドレイン領域１１１が配置され、またｎ型ウェル１０３には、ｐ+型ソースドレイン領域１１２が配置されている。上記の構造を覆うように層間シリコン酸化膜１１３が配置され、その中を上下に貫通する導電路の底部にシリコン基板上ベリッド(buried)コンタクト１１４が埋め込まれている。上記の導電路として、シリコン基板上ベリッド(buried)コンタクト１１４の上に、シリコン基板上ポリパッド１１５が配置されている。また、ゲート電極のＷＳｉ層１０７と導通するようにゲート電極上ベリッドコンタクト１１６が埋め込まれ、その上に導電路であるゲート電極上ポリパッド１１７が配置されている。シリコン基板上ポリパッド１１５およびゲート電極上ポリパッド１１７の上には、電気的接続を確実にするためにベリッドコンタクト１２２が配置されている。

そのベリッドコンタクト１２２の上に、薄膜トランジスタＴ４用の制御電極、すなわち制御ゲート１２３が設けられている。薄膜トランジスタＴ４は、メモリセルを構成する記憶素子である。

上記のシリコン基板上ベリッドコンタクト１１４およびシリコン基板上ポリパッド１１５の上端を覆うように層間シリコン酸化膜１１８が配置されている。層間シリコン酸化膜１１８を上下に貫通し、下方のソースドレイン領域と導通するタングステン配線１１９およびタングステン配線用ベリッドコンタクト１２０が配置されている。これらを覆うように、層間シリコン酸化膜１２１が堆積されている。

制御ゲート１２３は、層間シリコン酸化膜１２１を貫通し、さらに上下に延在している。制御ゲート１２３の上に接して層間絶縁膜１２４Ａが設けられ、その上に浮遊ゲート１２５Ａが配置される。浮遊ゲート１２５Ａは多結晶シリコンで構成される。浮遊ゲート１２５Ａの上部にゲート絶縁膜１２４Ｂが配置される。ゲート絶縁膜１２４Ｂの上部にはシリコン基板１０１に形成される素子領域に相当する活性領域１２５Ｂが配置される。活性領域１２５Ｂは多結晶シリコンによって構成される。

なお、薄膜トランジスタＴ４は、たとえばトランジスタＴ６のようなシリコン基板表面に位置するトランジスタ（バルクトランジスタ）に対し、天地の関係が逆になっている。また、浮遊ゲート１２５Ａは活性領域１２５Ｂおよび制御ゲート１２３に接続されず電気的に絶縁されている。

薄膜トランジスタＴ４を覆うように、シリコン窒化膜および層間シリコン酸化膜１２６が設けられている。制御ゲート１２３に導通するようにベリッドコンタクト１２７と、その上にシリコン窒化膜および層間シリコン酸化膜１２６を貫通するポリパッド１２８が埋め込まれている。これらの上には、層間シリコン酸化膜１２９が設けられている。

層間シリコン酸化膜１２９を貫通した部分に、たとえばキャパシタが配置される。図２中では一例として丸印で囲まれた部分にキャパシタ１３２（Ｃ２）が形成される。キャパシタの上部電極と層間シリコン酸化膜１２９とを覆うように、層間シリコン酸化膜１３３が設けられている。層間シリコン酸化膜１２１，１２６，１２９，１３３を貫通してメタルコンタクト１３４が埋め込まれ、メタルコンタクト１３４の上にメタル配線１３５が設けられる。これらメタル配線１３５は層間シリコン酸化膜１３６で覆われ、その中をメタル配線に導通するメタルコンタクト１３７が形成される。メタルコンタクト１３７の上端部に接してメタル配線１３８が設けられ、さらにその上にパッシベーション膜１３９が位置している。

図３は、図２の薄膜トランジスタＴ４を模式的に示す図である。

図３を参照して、活性領域１２５Ｂ上にはトランジスタとして動作するための素子領域として、ソース領域１４２Ａと、ドレイン領域１４２Ｂと、チャネル領域１４２Ｃが形成される。ゲート絶縁膜１２４Ｂを介してチャネル領域１４２Ｃと対向するように浮遊ゲート１２５Ａが形成される。さらに、層間絶縁膜１２４Ａを介して浮遊ゲート１２５Ａと対向するように制御ゲート１２３が形成される。バルクトランジスタと比較すると、薄膜トランジスタＴ４にはウェル領域やフィールド酸化膜のような素子分離領域が不要である。よって、薄膜トランジスタＴ４は非常に小さく、かつ容易に形成される。

なお、図３に示される薄膜トランジスタＴ４は図２に示される薄膜トランジスタＴ４に対し天地の関係が逆になっている。

チャネル領域１４２Ｃの導電型はＰ型かＮ型のいずれでもよい。薄膜トランジスタＴ４がＮチャネル薄膜トランジスタである場合にはソース領域１４２Ａおよびドレイン領域１４２Ｂの導電型はＮ型であり、チャネル領域１４２Ｃの導電型はＰ型である。一方、薄膜トランジスタＴ４がＰチャネル薄膜トランジスタである場合には、ソース領域１４２Ａおよびドレイン領域１４２Ｂの導電型はＰ型であり、チャネル領域１４２Ｃの導電型はＮ型である。なお、以後においては、Ｎチャネル薄膜トランジスタを「ＮチャネルＴＦＴ」と称し、Ｐチャネル薄膜トランジスタを「ＰチャネルＴＦＴ」と称することにする。

実施の形態１の半導体記憶装置における薄膜トランジスタの動作原理について説明する。この発明の薄膜トランジスタの動作原理は、バルクトランジスタの動作原理と同様である。

ＮチャネルＴＦＴの場合、ドレイン領域１４２Ｂがビット線に接続され、ソース領域が接地される。また、ＮチャネルＴＦＴは初期状態で“０”のデータを保持する。

“１”のデータがＮチャネルＴＦＴに書込まれる場合、ソース領域１４２Ａが接地され、ドレイン領域１４２Ｂと制御ゲート１２３に高電圧が印加されることによって、ドレイン領域１４２Ｂから浮遊ゲート１２５Ａにエネルギーの高い電子（ホットエレクトロン）が注入される。ホットエレクトロンの負電荷によって浮遊ゲート１２５Ａの電圧は負電圧になる。よって、制御ゲート１２３に印加される電圧がＮチャネルＴＦＴのしきい値電圧になるときの電圧値は、ホットエレクトロンが注入される前の電圧値よりも高くなる。

データが読出される場合、ビット線の電圧は電源電圧ＶＣＣにプリチャージされ、制御ゲート１２３には、しきい値電圧Ｖｔｈの初期値よりも高く、データの書込みの際に印加した電圧よりも低い電圧が印加される。しきい値電圧Ｖｔｈがデータの書込みによって変化すればＮチャネルＴＦＴは非導通になるので、ビット線の電圧は電源電圧ＶＣＣのままである。一方、データが書込まれていなければＮチャネルＴＦＴは導通し、ビット線の電圧は低下する。ビット線の電圧の違いは図示されないセンスアンプによって検出されて増幅される。増幅後のビット線の電圧から、データが“１”か“０”のいずれであるかが検出される。

一方、ＰチャネルＴＦＴの場合、ドレイン領域１４２Ｂがビット線に接続され、ソース領域が電源ノードに接続される。初期状態では“１”のデータがＰチャネルＴＦＴに保持される。ＰチャネルＴＦＴでのデータの書込みはＮチャネルＴＦＴと同様に、しきい値電圧Ｖｔｈを変化させることによって行なわれる。ＰチャネルＴＦＴのしきい値電圧は通常、負電圧である。つまり、ＰチャネルＴＦＴではしきい値電圧Ｖｔｈの絶対値を高くすることによってデータの書込みが行なわれる。

ただし、バルクトランジスタと同様にＰチャネルＴＦＴでは素子領域から浮遊ゲートへのホットエレクトロンの注入がほとんど発生しない。よって、ＰチャネルＴＦＴでは、制御ゲートに所定の値より大きい絶対値を持つ負電圧が印加されると、ゲート絶縁膜中に生じるトラップの密度が増加してしきい値電圧の絶対値が高くなるという、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）と称される現象を利用することによってデータの書込みが行なわれる。

半導体記憶装置１０がＥＰＲＯＭの場合、メモリセルアレイ３６に紫外線が照射されることによってデータが消去される。なお、以後において、薄膜トランジスタはＰチャネルＴＦＴであるとして説明する。

図４は、図３のＴＦＴを示すシンボル図である。

図４を参照して、図４のソース端子１４３は図３のソース領域１４２Ａに電圧を印加するための端子である。同様にドレイン端子１４４は図３のドレイン領域１４２Ｂに電圧を印加するための端子であり、ゲート端子１４５は図３の制御ゲート１２３に電圧を印加するための端子である。以後の説明において、薄膜トランジスタＴ４を示す際には図４に示されるシンボル図を用いることにする。

図５は、メモリセルアレイ３６に含まれるメモリセルの構成を示す回路図である。

図５を参照して、ＰチャネルＴＦＴ１５０Ａは、電源ノード１５２にソースが接続され、ゲートがワード線１５４に接続され、ドレインがビット線１５６Ａに接続される。ＰチャネルＴＦＴ１５０Ｂは、電源ノード１５２にソースが接続され、ゲートがワード線１５４に接続され、ドレインがビット線１５６Ｂに接続される。ＰチャネルＴＦＴ１５０Ａ，１５０Ｂは、それぞれ“１”または“０”のデータを保持するメモリセルである。

また、図５には図示されないが、ワード線１５４には行アドレスデコーダ３０から
電圧が印加され、ビット線１５６Ａ，１５６Ｂにはセンスアンプ／入出力制御回路３４を介して列アドレスデコーダ３２から電圧が印加される。

この半導体記憶装置１０におけるメモリセルの動作について説明する。以後において説明の便宜のため、ＰチャネルＴＦＴ１５０Ａには“０”のデータが書込まれ、ＰチャネルＴＦＴ１５０Ｂには“１”のデータが保持されるとする。

（１）データの書込み
初期状態ではＰチャネルＴＦＴ１５０Ａのしきい値電圧は−１．０Ｖ程度である。このしきい値電圧の値が“１”のデータの読出しに用いられる。

ＰチャネルＴＦＴ１５０Ａのしきい値電圧Ｖｔｈの絶対値を上昇させるため、ビット線１５６Ａとワード線１５４には負電圧ＶＢＢが印加される。ＰチャネルＴＦＴ１５０Ａのソースには電源ノード１５２から電源電圧ＶＣＣが与えられ、ドレインおよび制御ゲートには負電圧ＶＢＢが印加される。ＰチャネルＴＦＴ１５０Ａに大きな電流が流れることによってＮＢＴＩ現象が生じる。よって、ＰチャネルＴＦＴ１５０Ａのしきい値電圧Ｖｔｈの絶対値が大きくなる。

ＰチャネルＴＦＴ１５０Ａのしきい値電圧Ｖｔｈは、たとえば（−ＶＣＣ−１．０）Ｖ程度に変化する。つまり、ＰチャネルＴＦＴ１５０Ａは初期状態よりも電流が流れにくい状態に変化する。

ワード線１５４にはＰチャネルＴＦＴ１５０Ｂも接続される。ＰチャネルＴＦＴ１５０Ｂで保持されているデータを“１”のまま保つために、ビット線１５６Ｂには電源電圧ＶＣＣが印加される。ワード線１５４に負電圧ＶＢＢが印加されてもＰチャネルＴＦＴ１５０ＢにはＮＢＴＩ現象が生じないので、しきい値電圧Ｖｔｈは−１．０Ｖに保たれる。

（２）非動作時
半導体記憶装置１０に対するデータの読書きが行なわれない非動作時には、ワード線１５４の電圧は電源電圧ＶＣＣに設定される。この場合、ＰチャネルＴＦＴ１５０Ａ，１５０Ｂはオフ状態（非導通状態）になり、ビット線１５６Ａ，１５６Ｂの電圧はＰチャネルＴＦＴ１５０Ａ，１５０Ｂによる影響を受けない。

（３）データの読出し
データの読出し時には、ワード線１５４の電圧および読出しの対象となるＰチャネルＴＦＴに接続されるビット線の電圧が接地電圧ＧＮＤに設定される。

ＰチャネルＴＦＴ１５０Ｂからデータが読出される場合、ＰチャネルＴＦＴ１５０Ｂのしきい値電圧Ｖｔｈの絶対値は低いままである。ワード線１５４の電圧が接地電圧ＧＮＤになるとＰチャネルＴＦＴ１５０Ｂは導通し、ビット線１５６Ｂには大きな電流が流れこむ。よってビット線１５６Ｂの電圧は上昇する。

一方、ＰチャネルＴＦＴ１５０Ａからデータが読み出される場合、ワード線１５４の電圧が接地電圧ＧＮＤになってもＰチャネルＴＦＴ１５０Ａは導通せず、ビット線１５６Ａには微小な電流しか流れ込まない。よって、ビット線１５６Ａの電圧は接地電圧ＧＮＤからほとんど変化しない。ビット線に発生する電圧変化が図示されないセンスアンプによって検出および増幅されることで、データの論理値が判定される。

なお、図５のメモリセルにおいて、ＰチャネルＴＦＴ１５０Ａ，１５０Ｂに代えてＮチャネルＴＦＴが用いられてもよい。

この場合、ＮチャネルＴＦＴのソースは接地ノードに接続される。データの書込みが行なわれるＮチャネルＴＦＴに接続されるビット線およびワード線１５４には、通常の動作電圧よりも高い正電圧が印加される。一方、データの書込みが行なわれないＮチャネルＴＦＴに接続されるビット線の電圧は接地電圧ＧＮＤに設定される。

データが読出される場合、ＮチャネルＴＦＴのビット線は電源電圧ＶＣＣに設定される。また、非動作時には、ワード線１５４の電圧は接地電圧ＧＮＤに設定される。

図６は、ＰチャネルＴＦＴ１５０Ａの動作を説明する動作波形図である。

図６を参照して、時刻ｔ１以前では半導体記憶装置１０が非動作状態である。ワード線１５４の電圧ＶＣＯＮＴの電圧値は電源電圧ＶＣＣである。

時刻ｔ１においてデータの書込みが開始される。時刻ｔ２では電圧ＶＣＯＮＴは負電圧ＶＢＢになり、ビット線１５６Ａの電圧ＶＢＬＡは負電圧ＶＢＢになる。ＮＢＴＩ現象によってＰチャネルＴＦＴ１５０Ａのしきい値電圧Ｖｔｈの絶対値は高くなる。つまり、ＰチャネルＴＦＴ１５０Ａに“０”のデータが書込まれる。

時刻ｔ３ではＰチャネルＴＦＴ１５０Ａに対するデータの書込みが終了する。続いて、データの読出しのためにビット線１５６Ａがプリチャージされる。時刻ｔ４で電圧ＶＢＬＡは接地電圧ＧＮＤになる。また、時刻ｔ４では電圧ＶＣＯＮＴは電源電圧ＶＣＣになる。

時刻ｔ５ではデータの読出しが開始される。続いて時刻ｔ６では電圧ＶＣＯＮＴが接地電圧ＧＮＤになる。ＰチャネルＴＦＴ１５０Ａはオフ状態であるので、電圧ＶＢＬＡは接地電圧ＧＮＤから変化しない。よって、“０”のデータが読み出される。

図７は、ＰチャネルＴＦＴ１５０Ｂの動作を説明する動作波形図である。

図７を参照して、図６と同様に時刻ｔ１以前では半導体記憶装置１０が非動作状態であるので電圧ＶＣＯＮＴは電源電圧ＶＣＣである。

次に、時刻ｔ１においてＰチャネルＴＦＴ１５０Ａに対するデータの書込みが開始される。よって、時刻ｔ２では電圧ＶＣＯＮＴが負電圧ＶＢＢになる。ただし、時刻ｔ２においてビット線１５６Ｂの電圧ＶＢＬＢは電源電圧ＶＣＣになるので、ＰチャネルＴＦＴ１５０Ｂのしきい値電圧Ｖｔｈは変化しない。

時刻ｔ３ではＰチャネルＴＦＴ１５０Ａへのデータの書込みが終了する。時刻ｔ３以後ではデータの読出しのため、ビット線１５６Ｂがプリチャージされる。時刻ｔ４において電圧ＶＢＬＢは接地電圧ＧＮＤになる。また、時刻ｔ４では電圧ＶＣＯＮＴは電源電圧ＶＣＣになる。

時刻ｔ５ではデータの読出しが開始される。続いて時刻ｔ６では電圧ＶＣＯＮＴが接地電圧ＧＮＤになる。ＰチャネルＴＦＴ１５０Ｂはオン状態（導通状態）であるので、時刻ｔ７において電圧ＶＢＬＢは接地電圧ＧＮＤから上昇する。時刻ｔ８で電圧ＶＢＬＢが電源電圧ＶＣＣになることで“１”のデータが読み出される。

以上のように実施の形態１の半導体記憶装置によれば、多結晶シリコンを用いたＴＦＴでメモリセルを構成することにより、メモリセルの面積を縮小させることが可能になる。

［実施の形態２］
実施の形態２の半導体記憶装置は、ＲＯＭとＲＡＭとを組み合わせたメモリセルが含まれる半導体記憶装置である。

図８は、この発明の実施の形態２による半導体記憶装置の全体構成を示す概略ブロック図の一例である。

図８を参照して、半導体記憶装置２１０は、プログラム信号ＰＧＭを受けるプログラム端子１５を含む点において半導体記憶装置１０と異なる。また、半導体記憶装置２１０は半導体記憶装置１０のメモリセルアレイ３６に代えてメモリセルアレイ３６Ａを含む点において半導体記憶装置１０と異なる。半導体記憶装置２１０の他の部分の構成は半導体記憶装置１０の相当する部分の構成と同様であるので以後の説明は繰り返さない。

プログラム端子１５に入力されるプログラム信号ＰＧＭは制御信号バッファ２０に送られる。プログラム信号ＰＧＭはメモリセルアレイ３６Ａに不揮発的に保持される初期データを書き換えるために入力される信号である。

なお、半導体記憶装置２１０の動作の説明において、ＲＡＭとしての動作を以後「通常動作」と称する。また、ＲＯＭの動作において初期データを書き換えることを「初期データの書込み」と称する。

制御回路２８は、クロックバッファ２２から受ける内部クロックに応じて、制御信号バッファ２０からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ３０、列アドレスデコーダ３２および入出力バッファ２６を制御する。これによって、メモリセルアレイ３６Ａでは、初期データの書込み、および通常動作時に外部から入出力されるデータＤＱ０〜ＤＱ１５の読書きが行なわれる。

列アドレスデコーダ３２にはプログラム信号ＰＧＭが入力される。列アドレスデコーダ３２は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６Ａ上のビット線を選択するとともに、そのメモリセルに接続されるコントロール線にプログラム信号ＰＧＭを送る。ビット線を選択する信号とプログラム信号ＰＧＭは１つのメモリセルに対し１対の信号として送られる。

センスアンプ／入出力制御回路３４は、列アドレスデコーダ３２から送られるビット線を選択する信号とプログラム信号ＰＧＭを受けてメモリセルアレイ３６Ａに初期データを書込む。また、センスアンプ／入出力制御回路３４は、通常動作におけるデータ書込時は、入出力バッファ２６から受ける内部データＩＤＱの論理値に応じて、列アドレスデコーダ３２によって選択されたビット線の電圧を１／２ＶＣＣにプリチャージする。

さらに、センスアンプ／入出力制御回路３４は、通常動作におけるデータ読出時は、データ読出前に列アドレスデコーダ３２によって選択されたビット線の電圧を１／２ＶＣＣにプリチャージし、選択されたビット線において読出データに対応して発生する微小電圧変化を検出／増幅して読出データの論理値を判定し、入出力バッファ２６へ出力する。

図９は、メモリセルアレイ３６Ａに含まれるメモリセルの構成を示す回路図である。

図９を参照して、メモリセルＭＣ１は、ＮチャネルＭＯＳトランジスタＮ１と、キャパシタＣ１と、ＰチャネルＴＦＴ２５０Ａとを備え、メモリセルＭＣ２は、ＮチャネルＭＯＳトランジスタＮ２と、キャパシタＣ２と、ＰチャネルＴＦＴ２５０Ｂとを備える。

ＮチャネルＭＯＳトランジスタＮ１は、ビット線２５６ＡおよびキャパシタＣ１に接続され、ゲートがワード線２５８に接続される。ＮチャネルＭＯＳトランジスタＮ１はワード線２５８によって駆動される。

キャパシタＣ１は、電荷を蓄積しているか否かに応じて、２進情報“１”，“０”を記憶する。キャパシタＣ１は、一端がＮチャネルＭＯＳトランジスタＮ１に接続され、もう一端がセルプレート２６４Ａに接続される。

ＰチャネルＴＦＴ２５０Ａは、ソースが電源ノード１５２に接続され、ドレインが記憶ノード２６２Ａに接続され、ゲートがコントロール線２５４に接続される。記憶ノード２６２ＡにはキャパシタＣ１およびＮチャネルＭＯＳトランジスタＮ１も接続される。つまりＰチャネルＴＦＴ２５０ＡのドレインはＮチャネルＭＯＳトランジスタＮ１を介してビット線２５６Ａに接続される。

ＮチャネルＭＯＳトランジスタＮ２は、ビット線２５６ＢおよびキャパシタＣ２に接続され、ゲートがワード線２５８に接続される。ＮチャネルＭＯＳトランジスタＮ２はＮチャネルＭＯＳトランジスタＮ１と同様にワード線２５８によって駆動される。

キャパシタＣ２は、電荷を蓄積しているか否かに応じて、２進情報“１”，“０”を記憶する。キャパシタＣ２は、一端がＮチャネルＭＯＳトランジスタＮ２に接続され、もう一端がセルプレート２６４Ｂに接続される。

ＰチャネルＴＦＴ２５０Ｂは、ソースが電源ノード１５２に接続され、ドレインが記憶ノード２６２Ｂに接続され、ゲートがコントロール線２５４に接続される。記憶ノード２６２ＢにはキャパシタＣ２およびＮチャネルＭＯＳトランジスタＮ２も接続される。つまりＰチャネルＴＦＴ２５０ＢのドレインはＮチャネルＭＯＳトランジスタＮ２を介してビット線２５６Ｂに接続される。

なお、ＮチャネルＭＯＳトランジスタＮ１およびキャパシタＣ１並びにＮチャネルＭＯＳトランジスタＮ２およびキャパシタＣ２の構成は、一般的なＤＲＡＭの構成と同じである。

ＰチャネルＴＦＴ２５０Ａ，２５０Ｂは、図３に示される薄膜トランジスタＴ４と同様の構成である。また、ＰチャネルＴＦＴ２５０Ａ，２５０Ｂは、初期状態では“１”のデータを保持する。

また、図９には図示されないが、ビット線２５６Ａ，２５６Ｂおよびコントロール線２５４にはセンスアンプ／入出力制御回路３４を介して列アドレスデコーダ３２から電圧が印加され、ワード線２５８には行アドレスデコーダ３０から電圧が印加される。

この半導体記憶装置２１０におけるメモリセルの動作について説明する。なお、説明の便宜のため、以下では、ＰチャネルＴＦＴ２５０Ａには“０”のデータが書込まれ、ＰチャネルＴＦＴ２５０Ｂは“１”のデータを保持するとして説明する。

（１）初期データの書込み
ビット線２５６Ａおよびコントロール線２５４には負電圧ＶＢＢが印加される。さらに、ワード線２５８には電源電圧ＶＣＣよりも高い昇圧電圧ＶＰＰが印加され、ＮチャネルＭＯＳトランジスタＮ１が導通する。よって、ＰチャネルＴＦＴ２５０Ａのソースには電源電圧ＶＣＣが印加され、ドレインおよび制御ゲートには負電圧ＶＢＢが印加される。ＰチャネルＴＦＴ２５０ＡにＮＢＴＩ現象が生じるとしきい値電圧Ｖｔｈの絶対値が大きくなり、ＰチャネルＴＦＴ２５０Ａには“０”のデータが書込まれる。

コントロール線２５４およびワード線２５８にはメモリセルＭＣ２も接続される。メモリセルＭＣ２の保持される初期データを“１”のまま保つために、ビット線２５６Ｂには電源電圧ＶＣＣが印加される。ワード線２５８に昇圧電圧ＶＰＰが印加されてＮチャネルＭＯＳトランジスタＮ２が導通してもＰチャネルＴＦＴ２５０ＢにはＮＢＴＩ現象が生じないため、ＰチャネルＴＦＴ２５０Ｂが保持するデータは“１”のまま保たれる。

（２）初期データの読出し
初期データの読出し時には、データを“０”にするためビット線２５６Ａ，２５６Ｂの電圧は１／２ＶＣＣになる。次にコントロール線２５４の電圧が接地電圧ＧＮＤに設定されるとともにワード線２５８の電圧が接地電圧ＧＮＤに設定される。よって、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２はオフ状態になり、ＰチャネルＴＦＴ２５０Ａ，ＰチャネルＴＦＴ２５０Ｂの保持するデータがキャパシタＣ１，Ｃ２に送られる。キャパシタＣ１には“０”のデータに応じた電荷が蓄積され、キャパシタＣ２には“１”のデータに応じた電荷が蓄積される。
（３）通常動作時
通常動作時にはコントロール線２５４に昇圧電圧ＶＰＰが印加される。この場合、ＰチャネルＴＦＴ２５０Ａ，２５０Ｂはオフ状態になり、記憶ノード２６２Ａ，２６２Ｂの電圧はＰチャネルＴＦＴ２５０Ａ，２５０Ｂの影響を受けない。以後、メモリセルＭＣ１，ＭＣ２の動作は通常のＤＲＡＭの動作と同様になる。

図１０は、メモリセルＭＣ１の動作を説明する動作波形図である。

図１０を参照して、時刻ｔ１以前では半導体記憶装置２１０に初期データの書込みが行なわれていないのでコントロール線２５４の電圧ＶＣＯＮＴは昇圧電圧ＶＰＰである。

時刻ｔ１ではＰチャネルＴＦＴ２５０Ａへの初期データの書込みが開始される。時刻ｔ２において、電圧ＶＣＯＮＴは負電圧ＶＢＢになり、ビット線２５６Ａの電圧ＶＢＬＡは負電圧ＶＢＢになる。

なお時刻ｔ２においてワード線２５８の電圧ＶＷＬは昇圧電圧ＶＰＰになる。よってＮチャネルＭＯＳトランジスタＮ１が導通し、ＰチャネルＴＦＴ２５０Ａのドレインにはビット線２５６Ａから負電圧ＶＢＢが与えられるのでＰチャネルＴＦＴ２５０Ａのしきい値電圧Ｖｔｈの絶対値は高くなる。つまり、ＰチャネルＴＦＴ２５０Ａに“０”のデータが書込まれる。

時刻ｔ３で初期データの書込みが終了すると、時刻ｔ４ではキャパシタＣ１のデータを“０”にするため、ビット線２５６Ａの電圧ＶＢＬＡがプリチャージ電圧１／２ＶＣＣになる。また、ＰチャネルＴＦＴ２５０ＡからキャパシタＣ１にデータが転送される間、ＮチャネルＭＯＳトランジスタＮ１が非導通状態になるよう、電圧ＶＷＬは接地電圧ＧＮＤとなる。

また、時刻ｔ４ではコントロール線２５４の電圧ＶＣＯＮＴは接地電圧ＧＮＤになる。よって、ＰチャネルＴＦＴ２５０ＡからキャパシタＣ１に初期データの論理値に応じた電荷が転送される。

続いて、時刻ｔ５ではキャパシタＣ１から初期データが読出される。なお、時刻ｔ５以後の動作は通常のＤＲＡＭの動作と同様である。

時刻ｔ６において電圧ＶＣＯＮＴは昇圧電圧ＶＰＰになる。ＰチャネルＴＦＴ２５０Ａは、しきい値電圧Ｖｔｈによらず非導通状態になる。また、時刻ｔ６ではワード線２５８の電圧ＶＷＬも昇圧電圧ＶＰＰに設定される。よってＮチャネルＭＯＳトランジスタＮ１が導通する。

時刻ｔ７では、ビット線２５６Ａの電圧ＶＢＬＡがプリチャージ電圧１／２ＶＣＣから下降する。センスアンプによってビット線２５６Ａの電圧ＶＢＬＡの変化が増幅される。時刻ｔ８ではビット線２５６Ａの電圧ＶＢＬＡは接地電圧ＧＮＤになり、“０”のデータが検出される。

図１１は、メモリセルＭＣ２の動作を説明する動作波形図である。

図１１を参照して、時刻ｔ１以前では図１０の時刻ｔ１以前と同様に半導体記憶装置２１０に初期データの書込みが行なわれていないのでコントロール線２５４の電圧ＶＣＯＮＴは昇圧電圧ＶＰＰである。

時刻ｔ１では、ＰチャネルＴＦＴ２５０Ａに対するデータの書込みが開始される。よって時刻ｔ２では電圧ＶＣＯＮＴは負電圧ＶＢＢになる。

時刻ｔ２においてビット線２５６Ｂの電圧ＶＢＬＢは電源電圧ＶＣＣになる。また、ワード線２５８の電圧ＶＷＬは昇圧電圧ＶＰＰになる。ＮチャネルＭＯＳトランジスタＮ２は導通するが、ＰチャネルＴＦＴ２５０Ｂのドレインにはビット線２５６Ｂから電源電圧ＶＣＣが与えられる。ＰチャネルＴＦＴ２５０Ｂのしきい値電圧は変化せず、“１”のデータが保持される。

時刻ｔ３でＰチャネルＴＦＴ２５０Ａに対する初期データの書込みが終了する。時刻ｔ４ではキャパシタＣ２のデータを“０”にするため、ビット線２５６Ｂの電圧ＶＢＬＢがプリチャージ電圧１／２ＶＣＣになる。また、ＰチャネルＴＦＴ２５０ＢからキャパシタＣ２にデータが転送される間、ＮチャネルＭＯＳトランジスタＮ１が非導通状態になるよう、電圧ＶＷＬは接地電圧ＧＮＤになる。

また、時刻ｔ４ではコントロール線２５４の電圧ＶＣＯＮＴは接地電圧ＧＮＤになる。
よって、ＰチャネルＴＦＴ２５０ＢからキャパシタＣ２に初期データの論理値に応じた電荷が転送される。

続いて、時刻ｔ５ではキャパシタＣ２から初期データが読出される。なお、時刻ｔ５以後の動作は通常のＤＲＡＭの動作と同様である。

時刻ｔ６において電圧ＶＣＯＮＴは昇圧電圧ＶＰＰになる。ＰチャネルＴＦＴ２５０Ｂは、しきい値電圧Ｖｔｈによらず非導通状態になる。また、時刻ｔ６ではワード線２５８の電圧ＶＷＬも昇圧電圧ＶＰＰに設定される。よってＮチャネルＭＯＳトランジスタＮ２が導通する。

時刻ｔ７では、ビット線２５６Ｂの電圧ＶＢＬＢがプリチャージ電圧１／２ＶＣＣから上昇する。センスアンプによって、ビット線２５６Ｂの電圧ＶＢＬＢの変化が増幅される。時刻ｔ８ではビット線２５６Ｂの電圧ＶＢＬＢは電源電圧ＶＣＣになり、“１”のデータが検出される。

以上のように実施の形態２の半導体記憶装置によれば、ＤＲＡＭとＲＯＭを組み合わせたメモリセルを含むことによって、システム動作開始時に初期値の読出しに要する時間を短縮することが可能になる。

また、実施の形態２の半導体記憶装置によれば、ＰチャネルＴＦＴでＲＯＭが構成されることで、従来のＤＲＡＭのメモリセルのサイズよりも大幅に拡大することなくメモリセルを構成することが可能になる。

［実施の形態３］
実施の形態３の半導体記憶装置は実施の形態２の半導体記憶装置よりも、通常動作時におけるデータの読書きがより高速に行なわれる半導体記憶装置である。

図１２は、この発明の実施の形態３による半導体記憶装置の全体構成を示す概略ブロック図の一例である。

図１２を参照して、半導体記憶装置３１０は、半導体記憶装置２１０のメモリセルアレイ３６Ａに代えてメモリセルアレイ３６Ｂを含む点において半導体記憶装置２１０と異なり、他の部分の構成は半導体記憶装置２１０の相当する部分の構成と同様である。よって、同様の部分の説明は重複になるので以後繰り返さない。

図１３は、メモリセルアレイ３６Ｂに含まれるメモリセルの構成を示す回路図である。

図１３を参照して、メモリセルＭＣ１０は、１ビットのデータに対して、そのデータと、そのデータを反転したデータとをそれぞれ記憶する２つのメモリセルＭＣ１１，ＭＣ１２が割り当てられたツインメモリセルの構成をとる。メモリセルＭＣ１１は、ＮチャネルＭＯＳトランジスタＮ１１と、キャパシタＣ１１と、ＰチャネルＴＦＴ３５０Ａとを備え、メモリセルＭＣ１２は、ＮチャネルＭＯＳトランジスタＮ１２と、キャパシタＣ１２と、ＰチャネルＴＦＴ３５０Ｂとを備える。

ＮチャネルＭＯＳトランジスタＮ１１は、ビット線対の一方のビット線３５６ＡおよびキャパシタＣ１１に接続され、ゲートがワード線３５８Ａに接続される。

キャパシタＣ１１は、電荷を蓄積しているか否かに応じて、２進情報“１”，“０”を記憶する。キャパシタＣ１１は、一端がＮチャネルＭＯＳトランジスタＮ１１に接続され、もう一端がセルプレート３６４Ａに接続される。

ＰチャネルＴＦＴ３５０Ａのソースは電源ノード１５２に接続され、ドレインは記憶ノード３６２Ａに接続され、ゲートはコントロール線３５４に接続される。なお、記憶ノード３６２ＡにはキャパシタＣ１１およびＮチャネルＭＯＳトランジスタＮ１１が接続される。つまりＰチャネルＴＦＴ３５０ＡのドレインはＮチャネルＭＯＳトランジスタＮ１１を介してビット線３５６Ａに接続される。

ＮチャネルＭＯＳトランジスタＮ１２は、ビット線対の一方のビット線３５６ＢおよびキャパシタＣ１２に接続され、ゲートがワード線３５８Ｂに接続される。

キャパシタＣ１２は、電荷を蓄積しているか否かに応じて、２進情報“１”，“０”を記憶する。キャパシタＣ１２は、一端がＮチャネルＭＯＳトランジスタＮ１２に接続され、もう一端がセルプレート３６４Ｂに接続される。キャパシタＣ１２は、キャパシタＣ１１が記憶する記憶データが反転されたデータを記憶する。

ＰチャネルＴＦＴ３５０Ｂのソースは電源ノード１５２に接続され、ドレインは記憶ノード３６２Ｂに接続され、ゲートはコントロール線３５４に接続される。なお、記憶ノード３６２ＢにはキャパシタＣ１２およびＮチャネルＭＯＳトランジスタＮ１２が接続される。つまりＰチャネルＴＦＴ３５０ＢのドレインはＮチャネルＭＯＳトランジスタＮ１２を介してビット線３５６Ｂに接続される。

なお、ＮチャネルＭＯＳトランジスタＮ１１，キャパシタＣ１１並びにＮチャネルＭＯＳトランジスタＮ１２およびキャパシタＣ１２の構成は、一般的なＤＲＡＭの構成と同じである。

また、ワード線３５８Ａ，３５８Ｂには同じタイミングで信号が送られる。つまり、ＮチャネルＭＯＳトランジスタＮ１２はＮチャネルＭＯＳトランジスタＮ１１と同じタイミングで導通または非導通になる。図１３には図示されないが、ビット線３５６Ａ，３５６Ｂおよびコントロール線３５４にはセンスアンプ／入出力制御回路３４を介して列アドレスデコーダ３２から電圧が印加され、ワード線３５８Ａ，３５８Ｂには行アドレスデコーダ３０から電圧が印加される。

ＰチャネルＴＦＴ３５０Ａ，３５０Ｂは、図３に示される薄膜トランジスタＴ４と同様の構成である。また、ＰチャネルＴＦＴ３５０Ａ，３５０Ｂは、初期状態では“１”のデータを保持する。

実施の形態３による半導体記憶装置ではツインメモリセルの構成をとる。この場合、シングルメモリセルの半導体記憶装置と比較してデータを高速に読出すことができる。これは、以下の理由による。

実施の形態２によるシングルメモリセルの半導体記憶装置においては、ビット線の電圧はプリチャージ電圧１／２ＶＣＣと比較される。これに対して、半導体記憶装置３１０においては、メモリセルＭＣ１１，ＭＣ１２はそれぞれ互いに反転されたデータを記憶しているので、データの読出しにおいて、ビット線対の電圧はプリチャージ電圧１／２ＶＣＣからそれぞれ反対方向に微小変化し、ビット線対の電圧差がセンスアンプによって直接比較される。したがって、半導体記憶装置３１０においては、半導体記憶装置２１０と比較して、センスアンプによって２倍の振幅でデータが検出されることになり、メモリセルからより高速にデータが読出される。

この半導体記憶装置３１０におけるメモリセルの動作について説明する。

（１）初期データの書込み
メモリセルＭＣ１０に初期データとして“１”のデータが書込まれる場合は、ビット線３５６Ａ，３５６Ｂのうち、ビット線３５６Ｂに負電圧ＶＢＢが印加され、ビット線３５６Ａに昇圧電圧ＶＰＰが印加される。また、コントロール線３５４には負電圧ＶＢＢが印加される。さらに、ワード線３５８Ａ，３５８Ｂに昇圧電圧ＶＰＰが印加されてＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２が導通する。よって、ＰチャネルＴＦＴ３５０Ｂのソースには電源電圧ＶＣＣが印加され、ドレインおよび制御ゲートには負電圧ＶＢＢが印加される。ＰチャネルＴＦＴ３５０ＢにＮＢＴＩ現象が生じてしきい値電圧Ｖｔｈの絶対値が大きくなることによって、ＰチャネルＴＦＴ３５０Ｂには“０”のデータが書込まれる。

一方、ＰチャネルＴＦＴ３５０ＡにはＮＢＴＩ現象が生じないので、しきい値電圧Ｖｔｈは変化せず、ＰチャネルＴＦＴ３５０Ａには“１”のデータが保持される。

メモリセルＭＣ１０に初期データとして“０”のデータが書込まれる場合は、ビット線３５６Ａ，３５６Ｂのうち、ビット線３５６Ａに負電圧ＶＢＢが印加され、ビット線３５６Ｂに昇圧電圧ＶＰＰが印加される。また、コントロール線３５４には負電圧ＶＢＢが印加される。さらに、ワード線３５８Ａ，３５８Ｂに昇圧電圧ＶＰＰが印加されてＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２が導通する。よって、ＰチャネルＴＦＴ３５０Ａのソースには電源電圧ＶＣＣが印加され、ドレインおよび制御ゲートには負電圧ＶＢＢが印加される。ＰチャネルＴＦＴ３５０ＡにＮＢＴＩ現象が生じてしきい値電圧Ｖｔｈの絶対値が大きくなることによって、ＰチャネルＴＦＴ３５０Ａには“０”のデータが書込まれる。

一方、ＰチャネルＴＦＴ３５０ＢにはＮＢＴＩ現象が生じないので、しきい値電圧Ｖｔｈは変化せず、ＰチャネルＴＦＴ３５０Ｂには“１”のデータが保持される。

（２）初期データの読出し
初期データの読出し時には、まず、ビット線３５６Ａ，３５６Ｂの電圧が接地電圧ＧＮＤに設定され、ワード線３５８Ａ，３５８Ｂに昇圧電圧ＶＰＰが印加されることで、記憶ノード３６２Ａ，３６２Ｂの電圧が接地電圧ＧＮＤに設定される。次に、コントロール線３５４の電圧が接地電圧ＧＮＤに設定され、ワード線３５８Ａ，３５８Ｂの電圧が接地電圧ＧＮＤに設定される。

ＰチャネルＴＦＴ３５０Ａのしきい値電圧ＶｔｈがＮＢＴＩ現象によって変化していない通常の電圧であり、ＰチャネルＴＦＴ３５０Ｂのしきい値電圧Ｖｔｈの絶対値が高い場合には、コントロール線３５４の電圧が接地電圧ＧＮＤになるとＰチャネルＴＦＴ３５０Ａのみが導通して記憶ノード３６２Ａの電圧は電源電圧ＶＣＣになる。一方、記憶ノード３６２Ｂの電圧は接地電圧ＧＮＤのままになる。この場合、メモリセルＭＣ１０には初期データとして“１”のデータが入ることになる。

ＰチャネルＴＦＴ３５０Ａのしきい値電圧Ｖｔｈの絶対値が高く、ＰチャネルＴＦＴ３５０Ｂのしきい値電圧Ｖｔｈが通常の電圧である場合には、コントロール線３５４の電圧が接地電圧ＧＮＤになるとＰチャネルＴＦＴ３５０Ｂのみが導通して記憶ノード３６２Ｂの電圧は電源電圧ＶＣＣになる。一方、記憶ノード３６２Ａの電圧は接地電圧ＧＮＤのままになる。メモリセルＭＣ１０には初期データとして“０”のデータが入ることになる。

（３）ＤＲＡＭとしての動作
メモリセルＭＣ１０をＤＲＡＭのメモリセルとして動作させるため、コントロール線３５４には昇圧電圧ＶＰＰが印加される。この場合、ＰチャネルＴＦＴ３５０Ａ，３５０Ｂは完全に非活性状態になる。よって、以後、メモリセルＭＣ１０はＤＲＡＭのメモリセルとして動作する。

図１４は、初期データの論理値として“１”が書込まれる場合のメモリセルＭＣ１０の動作を説明する動作波形図である。

図１４を参照して、時刻ｔ１以前では半導体記憶装置３１０に初期データの書込みが行なわれていないのでコントロール線３５４の電圧ＶＣＯＮＴは昇圧電圧ＶＰＰである。

時刻ｔ１ではメモリセルＭＣ１０への初期データの書込みが開始される。時刻ｔ２において、電圧ＶＣＯＮＴは負電圧ＶＢＢになる。また、時刻ｔ２においてビット線３５６Ａの電圧ＶＢＬＡは昇圧電圧ＶＰＰになり、ビット線３５６Ｂの電圧ＶＢＬＢは負電圧ＶＢＢになる。

また、ワード線３５８Ａの電圧ＶＷＬＡおよびワード線３５８Ｂの電圧ＶＷＬＢは昇圧電圧ＶＰＰになる。ＮチャネルＭＯＳトランジスタＮ１，Ｎ２が導通すると、ＰチャネルＴＦＴ３５０ＡにはＮＢＴＩ現象が生じないので、しきい値電圧Ｖｔｈは変化しない。一方、ＰチャネルＴＦＴ３５０ＢにはＮＢＴＩ現象が生じ、しきい値電圧Ｖｔｈの絶対値が高くなる。よってＰチャネルＴＦＴ３５０Ａには“１”のデータが保持され、ＰチャネルＴＦＴ２５０Ｂには“０”のデータが書込まれる。

時刻ｔ３でメモリセルＭＣ１０への初期データの書込みが終了する。続いて、時刻ｔ４〜ｔ５において、電圧ＶＣＯＮＴは昇圧電圧ＶＰＰになり、ＰチャネルＴＦＴ３５０Ａ，３５０Ｂはともに非活性化状態になる。また、電圧ＶＷＬＡ，電圧ＶＷＬＢは昇圧電圧ＶＰＰのままである。さらに、電圧ＶＢＬＡ，電圧ＶＢＬＢは接地電圧ＧＮＤになる。よって、記憶ノード３６２Ａ，３６２Ｂの電圧はともに接地電圧ＧＮＤになる。

続いて、時刻ｔ６〜ｔ７ではコントロール線３５４の電圧ＶＣＯＮＴは接地電圧ＧＮＤになり、ＰチャネルＴＦＴ３５０Ａ，３５０Ｂに保持されているデータに応じた電荷がキャパシタＣ１，Ｃ２に転送される。図示されない記憶ノード３６２Ａの電圧は電源電圧ＶＣＣになる。一方、図示されない記憶ノード３６２Ｂの電圧は接地電圧ＧＮＤのままになる。

また、時刻ｔ６〜ｔ７では読出動作のため電圧ＶＢＬＡ，電圧ＶＢＬＢがプリチャージ電圧１／２ＶＣＣになる。

時刻ｔ７以後、キャパシタＣ１，Ｃ２からデータの読出しが行なわれる。なお、時刻ｔ７以後は通常のＤＲＡＭの読出し動作となる。

時刻ｔ８において、電圧ＶＣＯＮＴは接地電圧ＧＮＤから昇圧電圧ＶＰＰになり、ＰチャネルＴＦＴ３５０Ａ，３５０Ｂはオフ状態になる。また、ワード線３５８Ａの電圧ＶＷＬＡおよびワード線３５８Ｂの電圧ＶＷＬＢは昇圧電圧ＶＰＰになる。よって、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２が導通する。

時刻ｔ９では記憶ノード３６２Ａ，３６２Ｂの電圧に応じてビット線対の電圧が変化し、センスアンプによってビット線対の電圧変化が増幅される。増幅後の電圧ＶＢＬＡの電圧値に応じてデータの論理値が検出される。

時刻ｔ１０において電圧ＶＢＬＡは電源電圧ＶＣＣになり、電圧ＶＢＬＢは接地電圧ＧＮＤになる。よって、メモリセルＭＣ１０から“１”のデータが検出される。

図１５は、初期データの論理値として“０”が書込まれる場合のメモリセルＭＣ１０の動作を説明する動作波形図である。

図１５を参照して、時刻ｔ１以前では半導体記憶装置３１０に初期データの書込みが行なわれていないのでコントロール線３５４の電圧ＶＣＯＮＴは昇圧電圧ＶＰＰである。

時刻ｔ１ではメモリセルＭＣ１０への初期データの書込みが開始される。時刻ｔ２において、電圧ＶＣＯＮＴは負電圧ＶＢＢになる。また、時刻ｔ２においてビット線３５６Ａの電圧ＶＢＬＡは負電圧ＶＢＢになり、ビット線３５６Ｂの電圧ＶＢＬＢは昇圧電圧ＶＰＰになる。

図１４の場合と同様に、時刻ｔ２ではワード線３５８Ａの電圧ＶＷＬＡおよびワード線３５８Ｂの電圧ＶＷＬＢは昇圧電圧ＶＰＰになり、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２が導通する。ただし、図１４の場合と異なり、ＰチャネルＴＦＴ３５０Ａには“０”のデータが保持され、ＰチャネルＴＦＴ２５０Ｂには“１”のデータが書込まれる。

時刻ｔ３〜時刻ｔ５までの電圧ＶＣＯＮＴ，電圧ＶＷＬＡ、電圧ＶＷＬＢ、電圧ＶＢＬＡ、電圧ＶＢＬＢの変化は図１４の時刻ｔ３〜時刻ｔ５までの電圧ＶＣＯＮＴ，電圧ＶＷＬＡ、電圧ＶＷＬＢ、電圧ＶＢＬＡ、電圧ＶＢＬＢの変化とそれぞれ同様である。よって、時刻ｔ４において記憶ノード３６２Ａ，３６２Ｂの電圧はともに接地電圧ＧＮＤになる。

続いて、時刻ｔ６〜ｔ７ではコントロール線３５４の電圧ＶＣＯＮＴは接地電圧ＧＮＤになり、ＰチャネルＴＦＴ３５０Ａ，３５０Ｂに保持されているデータに応じた電荷がキャパシタＣ１，Ｃ２に転送される。図示されない記憶ノード３６２Ａの電圧はＰチャネルＴＦＴ３５０Ａが導通することで接地電圧ＧＮＤになる。一方、図示されない記憶ノード３６２Ｂの電圧は電源電圧ＶＣＣになる。

また、図１４と同様に、時刻ｔ６〜ｔ７では読出動作のため電圧ＶＢＬＡ，電圧ＶＢＬＢがプリチャージ電圧１／２ＶＣＣになる。

時刻ｔ７以後、キャパシタＣ１，Ｃ２からデータの読出しが行なわれる。なお、時刻ｔ７以後は通常のＤＲＡＭの読出し動作となる。

時刻ｔ８において、電圧ＶＣＯＮＴは接地電圧ＧＮＤから昇圧電圧ＶＰＰになり、ＰチャネルＴＦＴ３５０Ａ，３５０Ｂはオフ状態になる。また、ワード線３５８Ａの電圧ＶＷＬＡおよびワード線３５８Ｂの電圧ＶＷＬＢは昇圧電圧ＶＰＰになる。よって、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２が導通する。

時刻ｔ９以後では記憶ノード３６２Ａ，３６２Ｂの電圧に応じてビット線対の電圧が変化する。ただし、図１４での時刻ｔ９以後のビット線対の電圧変化と異なり、電圧ＶＢＬＡは時刻ｔ１０で接地電圧ＧＮＤになり、電圧ＶＢＬＢは電源電圧ＶＣＣになる。よってメモリセルＭＣ１０から“０”のデータが検出される。

以上のように実施の形態３によれば、ＤＲＡＭとＲＯＭを組み合わせたメモリセルを含むことによってシステム動作開始時に初期値の読出しに要する時間を短縮することが可能になり、かつ、ＤＲＡＭの動作においてもデータの読書きが高速に行なわれる。

また、実施の形態３の半導体記憶装置によれば、ＰチャネルＴＦＴでＲＯＭが構成されることで従来のＤＲＡＭのメモリセルのサイズよりも大幅に拡大することなくメモリセルを構成することが可能になる。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１による不揮発性半導体記憶装置の全体構成を示す概略ブロック図の一例である。 半導体記憶装置１０の断面構造の一例を示す図である。 図２の薄膜トランジスタＴ４を模式的に示す図である。 図３のＴＦＴを示すシンボル図である。 メモリセルアレイ３６に含まれるメモリセルの構成を示す回路図である。 ＰチャネルＴＦＴ１５０Ａの動作を説明する動作波形図である。 ＰチャネルＴＦＴ１５０Ｂの動作を説明する動作波形図である。 この発明の実施の形態２による半導体記憶装置の全体構成を示す概略ブロック図の一例である。 メモリセルアレイ３６Ａに含まれるメモリセルの構成を示す回路図である。 メモリセルＭＣ１の動作を説明する動作波形図である。 メモリセルＭＣ２の動作を説明する動作波形図である。 この発明の実施の形態３による半導体記憶装置の全体構成を示す概略ブロック図の一例である。 メモリセルアレイ３６Ｂに含まれるメモリセルの構成を示す回路図である。 初期データの論理値として“１”が書込まれる場合のメモリセルＭＣ１０の動作を説明する動作波形図である。 初期データの論理値として“０”が書込まれる場合のメモリセルＭＣ１０の動作を説明する動作波形図である。

符号の説明

１０，２１０，３１０ 半導体記憶装置、１２ 制御信号端子、１４ クロック端子、１５ プログラム端子、１６ アドレス端子、１８ データ入出力端子、２０ 制御信号バッファ、２２ クロックバッファ、２４ アドレスバッファ、２６ 入出力バッファ、２８ 制御回路、３０ 行アドレスデコーダ、３２ 列アドレスデコーダ、３４ センスアンプ／入出力制御回路、３６，３６Ａ，３６Ｂ メモリセルアレイ、１０１ シリコン基板、１０２ 素子分離領域、１０３ ｎ型ウエル、１０４ ｐ型ウエル、１０５ ゲート絶縁膜、１０６ ドープトポリシリコン、７ ＷＳｉ層、１０８ シリコン酸化膜・シリコン窒化膜、１０９ ゲート電極、１１０ サイドウォール、１１１ ｎ+型ソースドレイン領域、１１２ ｐ+型ソースドレイン領域、１１３ 層間シリコン酸化膜、１１４ シリコン基板上ベリッドコンタクト、１１５ シリコン基板上ポリパッド、１１６ ゲート電極上ベリッドコンタクト、１１７ ゲート電極上ポリパッド、１１８ 層間シリコン酸化膜、１１９ タングステン配線、１２０ タングステン配線用ベリッドコンタクト、１２１ 層間シリコン酸化膜、１２２ ベリッドコンタクト、１２３ 制御ゲート、１２４Ａ 層間絶縁膜、１２４Ｂ ゲート絶縁膜、１２５Ａ 浮遊ゲート、１２５Ｂ 活性領域、１２６ 層間シリコン酸化膜、１２７ ベリッドコンタクト、１２８ ポリパッド、１２９ 層間シリコン酸化膜、１３２ キャパシタ、１３３ 層間シリコン酸化膜、１３４ メタルコンタクト、１３５ メタル配線、１３６ 層間シリコン酸化膜、１３７ メタルコンタクト、１３８ メタル配線、１３９ パッシベーション膜、１４２Ａ ソース領域、１４２Ｂ ドレイン領域、１４２Ｃ チャネル領域、１４３ ソース端子、１４４ ドレイン端子、１４５ ゲート端子、１５０Ａ，１５０Ｂ，２５０Ａ，２５０Ｂ，３５０Ａ，３５０Ｂ ＰチャネルＴＦＴ、１５２ 電源ノード、１５４，２５８，３５８Ａ，３５８Ｂ ワード線、１５６Ａ，１５６Ｂ，２５６Ａ，２５６Ｂ，３５６Ａ，３５６Ｂ ビット線、２５４，３５４ コントロール線、２６２Ａ，２６２Ｂ，３６２Ａ，３６２Ｂ 記憶ノード、２６４Ａ，２６４Ｂ，３６４Ａ，３６４Ｂ セルプレート、Ｃ１，Ｃ２，Ｃ１１，Ｃ１２ キャパシタ、ＭＣ１，ＭＣ２，ＭＣ１０，ＭＣ１１，ＭＣ１２ メモリセル、Ｎ１，Ｎ２，Ｎ１１，Ｎ１２ ＮチャネルＭＯＳトランジスタ、Ｔ４ 薄膜トランジスタ、Ｔ６ トランジスタ。

Claims (16)

1. 行列状に配置され、不揮発的にデータを保持する複数のメモリセルと、
   前記複数のメモリセルの行および列ごとにそれぞれ配置される複数のワード線および複数のビット線とを備え、
   前記複数のメモリセルの各々は、前記データの論理値に対応するしきい値電圧を有する不揮発性トランジスタであって、
   多結晶シリコンから構成され、前記ビット線に第１の端部が接続され、所定の定電位のノードに第２の端部が接続される活性領域と、
   前記活性領域に対向して設けられ、前記ワード線に接続される制御ゲートと、
   浮遊ゲートとを含む、半導体記憶装置。
2. 前記不揮発性トランジスタは、前記制御ゲートおよび前記第１の端部に所定のデータ書込電圧が印加されると、前記しきい値電圧を前記論理値の第１の値に対応する第１のしきい値電圧から、前記第１の値と異なる第２の値に対応する第２のしきい値電圧に変化させる、請求項１に記載の半導体記憶装置。
3. 前記半導体記憶装置は、
   前記ワード線に前記所定のデータ書込電圧を印加する行アドレスデコーダと、
   前記しきい値電圧を前記第１の値から前記第２の値に変化させるトランジスタが接続されるビット線に前記データ書込電圧を印加し、前記しきい値電圧を前記第１のしきい値電圧のまま保持するトランジスタが接続されるビット線に前記所定の定電位を印加する列アドレスデコーダとをさらに備える、請求項２に記載の半導体記憶装置。
4. 前記行アドレスデコーダは、前記不揮発性トランジスタから前記データを読出すときに、前記ワード線に前記第１のしきい値電圧と前記第２のしきい値電圧の間の電圧である読出電圧を印加する、請求項２に記載の半導体記憶装置。
5. 前記トランジスタは薄膜トランジスタである、請求項１に記載の半導体記憶装置。
6. 前記半導体記憶装置は前記データの消去が可能なプログラマブルＲＯＭである、請求項５に記載の半導体記憶装置。
7. 行列状に配置される複数の第１のメモリセルと、
   前記複数のメモリセルの行ごとに配置される複数の第１のワード線および複数のコントロール線と、
   前記複数のメモリセルの列ごとに配置される複数の第１のビット線とを備え、
   前記複数の第１のメモリセルの各々は、
   第１の記憶ノードにデータの論理値に応じた電荷を保持する第１の容量素子と、
   前記第１のワード線に印加される電圧に応じて駆動され、前記第１のビット線と前記第１の容量素子の前記第１の記憶ノードとの間で電荷のやり取りを行なう第１のアクセストランジスタと、
   前記データの初期値を不揮発的に保持し、前記コントロール線に印加される電圧に応じて駆動され、前記初期値の論理値に応じた電荷を前記容量素子に供給する第１の不揮発性記憶素子とを含み、
   前記第１の不揮発性記憶素子は、前記データの初期値の論理値に対応するしきい値電圧を有する第１の不揮発性トランジスタであって、
   多結晶シリコンから構成され、前記第１のアクセストランジスタを介して前記第１のビット線に第１の端部が接続され、所定の定電位のノードに第２の端部が接続される第１の活性領域と、
   前記第１の活性領域に対向して設けられ、前記コントロール線に接続される第１の制御ゲートと、
   第１の浮遊ゲートとを有する、半導体記憶装置。
8. 前記半導体記憶装置は、前記初期値の論理値を第１の値から第２の値に変更する第１の不揮発性トランジスタに接続されるコントロール線および第１のビット線に、前記しきい値電圧を前記第１の値に対応する第１のしきい値電圧から前記第２の値に対応する第２のしきい値電圧に変化させる所定のデータ書込電圧を印加し、前記しきい値電圧を前記第１のしきい値電圧のまま保持する第１の不揮発性トランジスタが接続される第１のビット線に、前記所定の定電位を印加する列アドレスデコーダをさらに備える、請求項７に記載の半導体記憶装置。
9. 前記列アドレスデコーダは、前記初期値の論理値に応じた電荷が前記第１の容量素子に供給されるとき、前記第１のしきい値電圧と第２のしきい値電圧との間の電圧である読出電圧を前記コントロール線に印加する、請求項８に記載の半導体記憶装置。
10. 前記列アドレスデコーダは、前記第１の容量素子から前記データが読出されるとき、前記第１の不揮発性トランジスタを非導通にする電圧を前記コントロール線に印加する、請求項８に記載の半導体記憶装置。
11. 前記第１の不揮発性トランジスタはＰチャネル薄膜トランジスタであり、前記所定の定電位は電源電位である、請求項７に記載の半導体記憶装置。
12. 前記半導体記憶装置は、
    前記複数の第１のメモリセルの各々に対応して設けられ、対応する第１のメモリセルが保持する前記データの相補データを保持する複数の第２のメモリセルと、
    前記複数の第２のメモリセルの行ごとに配置される複数の第２のワード線と、
    前記複数の第２のメモリセルの列ごとに配置される複数の第２のビット線とをさらに備え、
    前記複数の第２のメモリセルの各々は、
    第２の記憶ノードに前記相補データの論理値に応じた電荷を保持する第２の容量素子と、
    前記第２のワード線に印加される電圧に応じて駆動され、前記第２のビット線と前記第２の容量素子の前記第２の記憶ノードとの間で電荷のやり取りを行なう第２のアクセストランジスタと、
    前記相補データの初期値を不揮発的に保持し、前記コントロール線に印加される電圧に応じて駆動され、前記初期値の論理値に応じた電荷を前記第２の容量素子に供給する第２の不揮発性記憶素子とを含み、
    前記第２の不揮発性記憶素子は、前記相補データの初期値の論理値に対応するしきい値電圧を有する第２の不揮発性トランジスタであって、
    多結晶シリコンから構成され、前記第２のアクセストランジスタを介して前記第２のビット線に第３の端部が接続され、前記所定の定電位のノードに第４の端部が接続される第２の活性領域と、
    前記第２の活性領域に対向して設けられ、前記対応する第１のメモリセルが接続されるコントロール線に接続される第２の制御ゲートと、
    第２の浮遊ゲートとを有する、請求項７に記載の半導体記憶装置。
13. 前記半導体記憶装置は、前記コントロール線および第１、第２の不揮発性トランジスタのうち前記論理値を第１の値から第２の値に変更する不揮発性トランジスタが接続される第１または第２のビット線に、前記しきい値電圧を前記第１の値に対応する第１のしきい値電圧から前記第２の値に対応する第２のしきい値電圧に変更する所定のデータ書込電圧を印加し、前記しきい値電圧を前記第１のしきい値のまま保持する不揮発性トランジスタが接続される第１または第２のビット線に、前記所定の定電位を印加する列アドレスデコーダをさらに備える、請求項１２に記載の半導体記憶装置。
14. 前記列アドレスデコーダは、前記データの初期値の論理値に応じた電荷が前記第１の容量素子に供給され、前記相補データの初期値の論理値に応じた電荷が前記第２の容量素子に供給されるとき、前記第１のしきい値電圧と第２のしきい値電圧との間の電圧である読出電圧を前記コントロール線に印加する、請求項１３に記載の半導体記憶装置。
15. 前記列アドレスデコーダは、前記第１のメモリセルから前記データが読出され、かつ、前記第２のメモリセルから前記相補データが読出されるとき、前記第１の不揮発性トランジスタおよび前記第２の不揮発性トランジスタを非導通にする電圧を前記コントロール線に印加する、請求項１３に記載の半導体記憶装置。
16. 前記第２の不揮発性トランジスタはＰチャネル薄膜トランジスタであり、前記所定の定電位は電源電位である、請求項１２に記載の半導体記憶装置。

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