JP2001274355A - 半導体記憶装置及びデータ処理装置 - Google Patents
半導体記憶装置及びデータ処理装置Info
- Publication number
- JP2001274355A JP2001274355A JP2001008434A JP2001008434A JP2001274355A JP 2001274355 A JP2001274355 A JP 2001274355A JP 2001008434 A JP2001008434 A JP 2001008434A JP 2001008434 A JP2001008434 A JP 2001008434A JP 2001274355 A JP2001274355 A JP 2001274355A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- memory cell
- memory device
- semiconductor
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 79
- 238000012545 processing Methods 0.000 title claims description 19
- 230000015654 memory Effects 0.000 claims abstract description 216
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000003860 storage Methods 0.000 claims description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 238000003491 array Methods 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 230000008859 change Effects 0.000 claims description 7
- 238000012546 transfer Methods 0.000 claims description 6
- 230000006870 function Effects 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 2
- 238000005036 potential barrier Methods 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 abstract description 16
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 70
- 238000010586 diagram Methods 0.000 description 31
- 238000000034 method Methods 0.000 description 23
- 230000000694 effects Effects 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 230000001965 increasing effect Effects 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 238000007667 floating Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000010419 fine particle Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000012795 verification Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000696 magnetic material Substances 0.000 description 2
- 230000005415 magnetization Effects 0.000 description 2
- 239000011859 microparticle Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 240000004050 Pentaglottis sempervirens Species 0.000 description 1
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002207 retinal effect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/18—Peripheral circuit regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/02—Structural aspects of erasable programmable read-only memories
- G11C2216/06—Floating gate cells in which the floating gate consists of multiple isolated silicon islands, e.g. nanocrystals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Mram Or Spin Memory Techniques (AREA)
Abstract
導体記憶装置を提供する。また、小面積で大容量、また
は高速動作、低消費電力動作の半導体記憶装置を提供す
る。 【解決手段】半導体基板表面にロジック回路やバッファ
メモリ、センスアンプ等の周辺回路またはその一部を設
け、絶縁膜を介してその上にメモリセルを設ける。
Description
びデータ処理装置に関する。
asuhara et al, IEICE Transactionsvol. E74 pp130-14
1, 1991年に記載されているフラッシュメモリがある。
このフラッシュメモリセルはシリコン基板表面に形成さ
れたソース、ドレイン、チャネル領域の他に多結晶シリ
コンからなるフローティングゲート、コントロールゲー
トが絶縁体中に設けられている。フローティングゲート
中に電荷蓄積を行い、蓄積電荷量の大小によりソース、
ドレイン間のコンダクタンスが変化することを用いて記
憶を行う。本発明に関連した他の従来技術として、K. Y
ano et al, IEEEInternational Electron Circuit Conf
erence pp541-544, 1993年、及びK. Yanoet al, Intern
ational Solid-State Circuits Conference pp266-26
7, 1996年に記載されている多結晶シリコンを用いた単
一電子メモリを挙げる。この技術においては多結晶シリ
コン薄膜によって電流経路であるチャネル及び電子を捕
獲する記憶領域を同時形成する。記憶領域に電子が捕獲
されると電流経路のコンダクタンスが変化することを利
用し、情報の記憶を行なう。微小な記憶領域に電子を蓄
積することで、蓄積電子の個数を一個単位で制御し、室
温においても蓄積電子を安定に保持することを可能にし
ている。この単一電子メモリは、その原理から微細化に
適している。特に絶縁膜上にソース、ドレイン領域を設
ける素子構造を用いることにより、電流経路と周りのコ
ンダクタンスが小さくなり、少ない蓄積電荷量で容易に
情報を読み出せる。また、多結晶シリコンから成るFE
T(電界効果型トランジスタ)と基板表面に設けたMO
S(metal-oxide-semiconductor)トランジスタを組み
合わせたメモリセルの例としてT. Masuhara et al, IEI
CETransactions vol. E74 pp130-141, 1991年に記載さ
れているSRAMを挙げる。この技術は6個のトランジ
スタを一組として単位メモリセルを形成するSRAMに
おいて、負荷の役割を果たす2個のトランジスタに多結
晶シリコンFETを用いたものであり、多結晶シリコン
FETを他のトランジスタの上に形成できることから、
6個のトランジスタを基板表面に形成した場合よりも小
面積でメモリセルが実現できる。
半導体メモリ技術の例として特開平05-082787に記載さ
れている多結晶シリコンによるEPROMを挙げる。
表される、絶縁体中の記憶領域に電荷蓄積を行い、蓄積
電荷量の大小によりソース、ドレイン間のコンダクタン
スが変化することを用いて記憶を行う半導体記憶素子
は、1トランジスタでメモリセルが構成できるため、高
集積化に適している。高集積、不揮発性という利点を有
するフラッシュメモリであるが、DRAMと比べて3桁
以上書換時間が遅いという課題も抱えている。このた
め、デジタルカメラではデータを一旦バッファ用途の揮
発性メモリに蓄え、その後徐々に不揮発部分に転送する
という手法を採る。この手法では別チップでバッファメ
モリを用意し、制御系も複雑になるため、フラッシュメ
モリ単独の場合と比べてコストが大きく上昇する。フラ
ッシュメモリチップ上にも各データ線毎にレジスタが設
けられている。データ線を分割し、レジスタ個数を増や
して書換速度向上を図ることも考えられるが、レジスタ
は大きな面積を占めるためチップ面積の増大が大きくや
はりコストが上昇してしまう。
観点から、データ線容量が小さい方が、書き込みや消
去、読み出し等のメモリ動作時に充放電の時間が短いた
め高速動作に適しており、また充放電する電荷量も少な
くて済むため低消費電力で動作する。同様なことがワー
ド線についても言える。他方、記憶容量の大容量化に伴
い、微細化を考慮に入れてもメモリセルアレイ領域の大
きさは増大している。このためアレイの端から端までデ
ータ線やワード線を走らせると長さが長くなり、容量が
大きくなってしまう。この問題に対する解決法としてセ
ルアレイをより小さな単位に分割し、この単位で書き込
みや読み出し等を行う方法がある。しかし、セルアレイ
を小さな単位に分割し、各々にセンスアンプ、ワード線
駆動回路等の周辺回路を用意すると面積が増大しコスト
が増大してしまうという新たな問題が生じる。
サ間のデータ転送速度向上のためにDRAMやフラッシ
ュメモリのオンチップ化が有効な手段である。しかし、
メモリセル作製プロセスとロジック用CMOS作製プロセス
の整合性の問題から、メモリ性能とロジック性能を両立
させるのは困難である。
速書換を可能としながら面積増大の少ない半導体記憶装
置を提供することである。また、小面積で大容量、また
は高速動作、低消費電力動作の半導体記憶装置を提供す
ることである。さらに、作製が容易で、ロジック性能を
損なうことなく同一チップ上に大規模メモリを搭載する
ことのできるデータ処理装置を提供することも目的とす
る。
とDRAM、SRAM、フラッシュメモリ等のメモリを
同一チップ上に構成するにあたり、素子間ばらつきが小
さくモビリティも大きく取れることから高速動作が可能
な半導体基板表面にCMOS回路を、素子分離が容易で
小面積メモリセルが構成でき、高集積化が可能な絶縁膜
上にメモリ部分を形成すべきというアイデアを着想し
た。また階層化した2種以上のメモリを同一チップ内に
持つ半導体装置においても、半導体基板表面に高速のメ
モリを、絶縁膜上に相対的に書込み、読出しが低速のメ
モリを高集積に構成することが装置の高機能化に好適で
あるということを着想した。
やバッファメモリ、センスアンプ等の周辺回路またはそ
の一部を設け、絶縁膜を介してその上にメモリセルを設
けることを特徴とする。
態による半導体記憶装置またはデータ処理装置は、同一
チップ上に構成された二種類以上のメモリセルアレーを
有し、上記メモリセルアレーの少なくとも二種類が上下
の位置関係に設けられていることを特徴とする。
ことなく同一チップ上に大規模メモリを搭載することの
できる実施形態は、絶縁膜上に設けられたソ−ス、ドレ
イン領域を有し、該ソース、ドレイン領域は互いに半導
体を介して接続され、制御電極を有し、周囲をポテンシ
ャルバリアで囲まれた記憶領域を少なくとも一個有し、
該制御電極とソース、ドレイン領域との間に電圧を印加
することで、該記憶領域への電荷注入または記憶領域か
らの電荷放出を行い、上記記憶領域に蓄積した電荷量の
大小によりソース、ドレイン間のコンダクタンスが変化
することを用いて記憶を行う半導体記憶素子を有し、上
記半導体記憶素子を複数個行列状に並べる構造を有し、
基板表面に設けられた複数個のトランジスタを有し、上
記行列状に並んだ半導体記憶素子と上記複数個のトラン
ジスタの位置関係が実質的に上下である部分が存在する
ことを特徴とする。
実施の形態から明らかになろう。
の形態による記憶装置またはデータ処理装置を説明す
る。図2に記憶装置のメモリセルアレイ部分の概念図を
示す。図2(a)では、シリコン基板表面を用いてセンス
アンプ、ドライバ他の周辺回路51を構成し、その上に
絶縁膜を介してメモリセルアレイ52が設けられてい
る。この構成によれば、メモリセルアレイと周辺回路と
を同一面内に構成した場合と比べ、小面積で記憶装置が
構成できる。また、この構成はメモリセルから周辺回路
までの配線長を短く出来るため高速化にも適している。
なお、絶縁膜上のメモリセルアレイは半導体メモリに限
られず、MRAM(magnetic random access memory)
のような他の材料を用いるメモリでもよい。MRAMと
は、二つの磁性体薄膜の磁化の向きが平行か反平行かで
磁性体間に挟まれた導体の抵抗が変化する現象あるい
は、二つの磁性体薄膜の磁化の向きが平行か反平行かで
磁性体間をトンネル電流が変化する現象を利用して、情
報を記憶するものである。
に適した構成を説明するものである。一般にフラッシュ
メモリ、DRAM等高集積性に優れたメモリはセルサイ
ズが小さい反面書き込み、読み出し等の動作速度が遅く
なる。特に、フラッシュメモリに代表される不揮発性メ
モリは書き込み・消去に時間がかかるため、書き換え時
には、一旦高速に書換可能なバッファメモリ(例えばS
RAM)に情報を格納し、その後フラッシュメモリにバ
ッファメモリの情報を転送し、書き込みを行うのが一般
的である。本構成では、基板表面に高速書き換え可能な
メモリセルアレイ53を形成し、絶縁膜上に基板表面に
形成されたメモリセルアレイよりも高集積のメモリセル
アレイ54を形成する。高速書き換え可能なメモリセル
アレイ53はメモリセルアレイ54よりは低集積ながら
より小容量であるため、高集積メモリセルアレイ54に
対して3次元的に形成できる。このため、同一面内に一
列に高集積メモリセルアレイ54と高速書換メモリセル
アレイ53とを形成する場合と比較し、面積的に有利で
ある。
リセルアレイの断面図を示す。図1では半導体基板表面
には、周辺回路または高速書き換え可能なメモリセルア
レイを構成するトランジスタが形成され、絶縁膜上のメ
モリセル(上部メモリセルという)として、フラッシュ
メモリを構成した例を示している。厚さ50nmの高濃
度n型の多結晶シリコンから成るソース領域(ソース
線)1及びドレイン領域(ローカルデータ線)2は厚さ
10nmの低濃度p型の多結晶シリコンのチャネル3で
接続されている。ソース領域1、ドレイン領域2、チャ
ネル3上に形成された絶縁膜に周囲を囲まれた厚さ20
nmのn型多結晶シリコンからなる浮遊ゲート4を有
し、さらにタングステンによって裏打ちされたn型多結
晶シリコンの制御ゲート(ワード線)5が設けられてい
る。
相対的に正(例えば20V)または負(例えば−18
V)の大きい電圧を印加することで電荷を厚さ8nmの
トンネル絶縁膜11中を移動させることで行う。読み出
しは浮遊ゲート4内の電荷量によってゲート5、ソース
1、ドレイン2、チャネル3から成るトランジスタのし
きい電圧が変化することを利用する。
程を説明する。図4から図7は一つのSRAMセルとそ
の上に形成されるフラッシュメモリセルアレイが形成さ
れる工程をレイアウト図で示している。図4中、点線で
囲った部分21にSRAMセルが構成される。P型シリ
コン基板内にリンを打ち込み、熱を加えることでn型の
ウエルNWELLを形成する。次にこのウエル内にボロ
ンを打ち込み、熱を加えてP型のウエルをn型領域の中
に形成する。n型領域中の互いに分離されたP型領域は
異なる電位に設定できる利点がある。トランジスタは、
このように形成されたn型ウエル、P型ウエルに形成す
る。
ッチングし(パターンL)、この溝にSiO2膜を埋め
込み、SiO2膜を平坦化エッチングすることで素子分
離領域8を形成する。この素子分離はSi3N4膜でア
クティブ領域を覆った後に基板を酸化するLOCOS等
の手法を用いてもよい。次に基板表面を15nm酸化し
てゲート酸化膜63(図1)を形成する。一部分をレジ
スト等で覆った後、ゲート酸化膜をエッチングして除去
する。覆いを取った後再度酸化し5nmのゲート酸化膜
を形成する。これは、厚いゲート酸化膜のトランジスタ
と薄いゲート酸化膜のトランジスタとを形成するためで
ある。例えば、厚いゲート酸化膜のトランジスタは高電
圧を用いるフラッシュメモリのドライバに用いる。一
方、SRAMの用いるトランジスタは薄いゲート酸化膜
のものを用いて高速性を確保する。その上に多結晶シリ
コン膜を堆積し、ホトレジストをマスク(パターンF
G)に堆積した多結晶シリコン膜をエッチングし、ゲー
ト電極7を形成する。次に、ホトレジストをマスクにP
型ウエル内にリンを打ち込み、さらに ホトレジストを
マスクにn型ウエル内にボロンを打ち込み、この後Si
O2膜を堆積してエッチングすることでゲート電極にS
iO2の側壁を形成する。この状態を図3に示す。次に
ホトレジストをマスクにP型ウエル内にリンを、ホトレ
ジストをマスクにn型ウエル内にボロンを打ち込むこと
で拡散層を形成する。この後SiO2膜を堆積し、CM
P(化学的機械研磨)を行って平坦化する。次にホトレ
ジストをマスク(パターンCONT)にコンタクト孔9
を開け、W(タングステン)を堆積する。この後レジス
トをマスク(パターンM1)にWをエッチングし、配線
パターン100を形成する。さらにSiO2膜を堆積
し、CMPを行って平坦化する。この後レジストをマス
ク(パターンTC1)に第1層配線パターン100と接
続されるコンタクト孔を開け、Wを選択成長させる。こ
の状態を図5に示す。
ク(パターンM2)にエッチングし、第2層配線パター
ン10を形成する。グローバルデータ線はこの層で形成
する。この後SiO2膜を堆積し、CMPを行って平坦
化する。再びホトレジストをマスク(パターンTC2)
に第2層配線パターン(グローバルデータ線)10とそ
の上層の配線パターン(データ線1)とを接続するため
のコンタクト孔を開け、Wを選択成長させる。この状態
を図6に示す。
膜を堆積し、レジストをマスク(パターンDL)に多結
晶シリコン膜をエッチングし、データ線1、ソース線2
を形成する。この状態を図7に示す。なお、図1は図7
のA−Bでの断面図である。この上に厚さ10nmのP
型の多結晶シリコン膜を堆積する。レジストをマスクに
エッチングを行いチャネル3を形成する。厚さ10nm
の P型の多結晶シリコン膜を堆積し、レジストをマス
クにエッチングを行いフローティングゲート4を形成す
る。さらに厚さ12nmのSiO2絶縁膜14、厚さ4
0nmの多結晶シリコン膜、厚さ30nmのWを堆積す
る。この後レジストをマスク(パターンWL)にW及び
多結晶シリコン膜をエッチングし、ワード線5を形成す
る。さらにSiO2膜を堆積し、平坦化を行い、レジス
トをマスクにコンタクト孔を開け、TiN(チタンナイ
トライド)、Al(アルミニウム)を堆積する。ホトレ
ジストをマスクに金属をエッチングし、配線パターンを
形成する。
晶シリコン膜が10nmと薄いため短チャネル効果の影
響が少なく、微細化に適するという特徴がある。またチ
ャネルに不純物を導入せずイントリンシックとしても構
わない。チャネルを完全に空乏化することでオフ状態を
作るからである。またローカルデータ線を金属で形成し
ても構わない。フラッシュメモリセル形成のプロセスは
MOSデバイスのプロセスと共通化困難であり、通常別
工程で形成する。一方高耐圧のドライバ回路を除きSR
AMや周辺回路は同時形成可能である。また絶縁膜上に
形成するメモリセルは素子分離が容易である。従って本
発明の製造工程数は従来のフラッシュメモリ製造工程と
比較してほとんど増加しない。
成前の配線材料にWを用いたがこれは多結晶シリコン膜
形成及び不純物の活性化での耐熱性を考慮したためであ
る。他にTiNやTa(タンタル)等の高融点材料を用
いても構わない。一方、フラッシュメモリ形成後の上層
の配線材料にはAlを用いることができる。Al配線と
する場合にはより安価に実現できる。
図を示す。また、図22におけるフラッシュメモリアレ
イとSRAMアレイとの結合関係を図21に示す。ま
た、図21のSRAMセルを図8に示す。基板表面(下
層)にはSRAM(static random access memory)セル
にローカルデータ線との接続スイッチ(SL)及びグローバ
ルデータ線との接続スイッチ(SG)を備えたものを単位構
造とするセルアレイが設けられている。同一グローバル
データ線につながるローカルデータ線は分割し、各々接
続スイッチ(SG)を介してグローバルデータ線に接続され
る。
128本のローカルデータ線を接続する構成を採った。
分割の概略を図11に示す。高集積メモリ(フラッシュ
メモリ)のセルアレイは128分割され、各々一列の高
速メモリ(SRAM)をアレイ下に有している。この一
組をメモリマットと呼ぶこととする。ローカルデータ線
はメモリマット内を繋ぎ、メモリマット間はグローバル
データ線で接続される。書込みあるいは消去の単位をセ
クタと呼び、同じワード線で駆動される。次に説明する
ように高速書込みあるいは高速読み出しを行うためには
連続したデータ列を異なるメモリマットのセクタに格納
することが重要である。従って例えば図11のように連
続するセクタ番号を異なるマットに割り振る。マット内
で連続させてセクタ番号を割り振ってしまい、書込み動
作時にコントローラが異なるマットに属するとびとびの
セクタ番号を選択する方式を採っても構わない。SRA
Mに対して二つのスイッチSL、SGが直列に入る本実施例
の接続は、実施例2のように並列に入る場合と比べて小
面積のレイアウトがしやすい。また、スイッチSLをオ
フ、スイッチSGをオンとするとグローバルデータ線を通
じてSRAMの保持情報を失うことなくフラッシュメモ
リの情報を外部とやり取りすることも可能である。
る。まず情報書込みにおいては書込み情報をグローバル
データ線13にロードする。例えば情報が「0」か
「1」かによって電圧を0Vと5Vに設定する。ペアと
なるグローバルデータ線18には反転情報をロードする
のは言うまでもない。この時書込みたいローカルデータ
線12及びこれにつながるSRAMセルに対してSL、
SGを導通(オン)状態にし、同一グローバル線につな
がる他のローカルデータ線とのSGは非導通(オフ)状
態とする。 SRAMセルをオンとし、ロードされた情
報をSRAMに記憶する。時間t1の後SGをオフ状態
とし、グローバルデータ線13に次の書込み情報をロー
ドする。このロード、ストア動作はSRAMに書込む動
作であり、フラッシュメモリの平均書込み時間よりも短
いサイクルで動作可能である。他方、SGをオフ状態に
することでグローバルデータ線13から切り離されたロ
ーカルデータ線12はSRAMセルによってhighまたは
lowに情報が保持されている。従って、SLをオフと
し、ソース線をこのlow電圧よりも高い電位(例えば5
V)に設定し、フラッシュメモリのワード線20に書込
み電圧(例えば20V)を印加することで、情報をフラ
ッシュメモリに書込むことが可能である。ここでロード
された電圧が5Vの場合ワード線20とデータ線12の
相対電位差は15Vであり、ロードされた電圧が0Vの
場合の相対電位差は20Vよりも小さいためトンネル電
流が小さく、しきい電圧は相対的に低くなる。SLをオ
フ後はSRAMをオフ状態にしてよい。このフラッシュ
メモリへの書込み動作は次にこのローカルデータ線12
が選択されるまでに終了すればよい。
を順次選択して書込む方式を採った。従ってSRAMへ
の書込み動作はフラッシュメモリへの書込み動作よりも
二桁高速化でき、高速の書換が実現される。特に書込み
前にセル情報の消去動作を入れる場合には消去と書込み
を続けて行う必要があり、時間がかかるため本発明の効
果は大きい。
線13をプリチャージし、SL、SGをオンとしてロー
カルデータ線12をプリチャージする。このときローカ
ルデータ線12に接続されているグローバルデータ線1
3の電位設定をペアとなるグローバルデータ線18の電
位よりも高く設定する。SGをオフにしてフラッシュメ
モリのソース線19をプリチャージ電圧よりも低く設定
し(例えば0V)、ワード線20を読み出し電圧に設定
する。この読み出し電圧はメモリセルの低しきい電圧状
態のしきい電圧より大きく、高しきい電圧状態のしきい
電圧より小さく設定する。所定の時間後SRAMをオン
とするとSRAMはセンスアンプとして働き、情報の一
次読み出しが出来る。ここで書込み時にローカルデータ
線の電位をhighとした場合フラッシュメモリのしきい電
圧は低いため電流が大きく流れ、ローカルデータ線12
の電位は急速に下がる。一方データ線lowで書込んだ場
合ローカルデータ線12の電位変化は緩やかである。従
ってhigh書込みの場合のノードN1の電位<ノードN2
の電位<low書込みの場合のノードN1の電位という不
等式が成立するタイミングが存在し、ここでセンスアン
プを起動するように設計を行う。一次読み出しの次にS
Gをオンとして読み出し結果をグローバルデータ線13
にロードする。必要に応じてさらに外部に設けたセンス
アンプで増幅してもよい。ここで書込み時のデータとこ
れを読み出した時で電圧の情報が丁度反転している。従
って外部に転送する場合反転させて送る。尚、書込み時
に反転情報を書込んでも構わない。また、読み出し時に
フラッシュメモリのソース線19をプリチャージ電圧よ
りも高く設定すると上記説明とノード電位の大小関係が
逆転し、書込み時と同じ大小関係で読み出しが可能とな
る。ここで一次読み出し動作はグローバルデータ線プリ
チャージ後はローカルデータ線レベルで行われるため、
同じグローバルデータ線で駆動される複数のローカルデ
ータ線で同時に行える。つまり単位ローカルデータ線レ
ベルで増幅動作に時間がかかっても、グローバルデータ
線へのロードはSRAMからの読み出しであるため順次
高速に行え、データ転送レートは高くなる。特に本実施
例では多結晶シリコンでローカルデータ線を構成するた
め金属配線と比べて抵抗が高く、単位セルレベルでは読
み出しに時間がかかる傾向にあるが、本実施例の構成を
採ることでメモリチップ全体としてのデータ転送レート
を通常のフラッシュメモリチップよりも大きくすること
が可能である。本実施例ではダミーメモリセルを用いな
い電圧センスの読み出し方式をとったが、ダミーセル方
式や電流センス等他の読み出し方式を用いてもよい。さ
らに、本実施例ではSRAMがフラッシュメモリへの情
報書込み時のバッファメモリとフラッシュメモリの保持
情報読み出し時の一次センスアンプを兼ねていたが、S
RAMをこれらのうち一方の機能のみに使うことも可能
である。 (実施例2)図9、図10、図13は本発明の別の実施
例による記憶装置を示す。図9は図8に開示したSRA
Mセルの別の構成例である。図10、図13は実施例1
のフラッシュメモリ部分に用いるメモリの断面構造図及
びセルアレイの回路図である。これらを除いては実施例
1と同様であり、以下では違いについて説明する。図9
は選択トランジスタSFの接続関係が図8のSLとは異
なっている。SFがオフの状態では通常のSRAMと同
じ構成となるため、実施例1のようにより低速、高集積
のメモリのバッファメモリの機能として用いるだけでな
く、2次キャッシュ等の純粋にSRAMとしての使用も
可能である。高集積メモリへのアクセスの必要が生じた
時に実施例1と同様の使い方に切り替える。またSRA
Mにグローバルデータ線から情報を書き込む場合もSF
をオフとしておけばローカルデータ線の分の容量を充電
しなくてよいため高速に動作できる。さらに図9はSR
AMもしくはセンスアンプのオンオフ用スイッチM1、
M2をセル内に有している点でも図8と異なっている。
実施例1の場合電源線14,18には共通のオンオフ用
トランジスタを設けてSRAMもしくはセンスアンプの
オンオフを行う。これは本実施例よりもトランジスタが
少なく、これらを駆動する信号線22,23も不要であ
るため小面積であるが、充放電の時間や消費電力が少な
くない。本実施例では各セル毎にスイッチを有するた
め、高速で消費電力も小さく、動作も安定する。
る。低抵抗の半導体あるいは金属のソース線24、ロー
カルデータ線25が半導体薄膜のチャネル26で接続さ
れている。チャネル近傍に半導体あるいは金属からな
り、粒径平均が3nmの微小粒27が密度1平方センチ
メートル当たり10の12乗個の密度で形成されてい
る。本実施例ではシリコンで微小粒27を形成した。チ
ャネルとシリコン微小粒間には厚さ6nmで表面を窒化
したSiO2膜28がある。また、シリコン微小粒の上
には厚さ8nmで表面を窒化したSiO2膜30が設け
られ、その上にn型多結晶シリコンとWの二重構造のワ
ード線29が形成されている。動作における印加電圧の
大小関係は実施例1と同様である。以下では簡単のため
キャリアを電子として説明するが、キャリアは正孔でも
構わない。これは他の実施例でも同様である。キャリア
が正孔の場合には電圧関係が逆になる。一つのフローテ
ィングゲートに多くの電子を蓄積するフラッシュメモリ
と異なり一つの微小粒に一個あるいは数個の電子しか蓄
積せず、このような微小粒を多く用意して単位セルが構
成されている。蓄積電子が分散されているため情報の書
換を繰り返しても蓄積電子の保持が安定に行えるという
特徴がある。特に絶縁体上にフラッシュメモリあるいは
EEPROMを構成する場合、チャネルと電荷蓄積ノー
ドの間のトンネル絶縁膜には通常CVD形成、あるいは
多結晶シリコン表面を酸化形成した絶縁膜を使用するこ
とになるが、単結晶シリコン基板表面を酸化して形成す
る従来のフラッシュメモリと比べて絶縁膜の信頼性が著
しく低下することが懸念される。本実施例の素子構造は
絶縁膜一部に欠陥があっても影響がごく一部にとどまる
ために信頼性に優れるという特徴がある。このためトン
ネル絶縁膜28を薄く出来、したがって情報書換が高速
である。また蓄積する電子数が少ないため電子の注入、
放出にかかる時間が短いことからも情報書換が高速であ
る。さらに、微小粒27が小さいため、電子が一個入っ
ただけであっても静電ポテンシャル変化が大きく、書込
み時には電子一個注入されると次の電子の注入確率が著
しく低下する。このため注入される電子個数を高精度に
制御することが可能である。
施例1では隣のセルとソース線を共有化して単位セル当
たりの面積を小さくしていたのに対して、ソース線34
はローカルデータ線33毎に独立とし、しかもスイッチ
M4を介してソース線用電源線35と接続されている。
本実施例では書込み時にスイッチM4をオフとすること
でソース線をフローティングとし、書込み電圧印加によ
ってセルが導通状態となることでソース線34がローカ
ルデータ線33と同電位になるためソース線34付近と
データ線33付近で同様の電圧条件での微小粒への電子
注入が可能となる。このようなセルアレイ構成はフラッ
シュメモリの場合でも有効である。
程が実施例1と異なるのは高集積メモリセル部分のみで
ある。TC2形成後SiO2を100nm堆積し、ホト
レジストをマスクにドライエッチすることでローカルデ
ータ線パターンの溝をSiO 2に対して形成する。20
0nmの厚さのn型多結晶シリコンを堆積し、CMPで
平坦化してソース線24、ローカルデータ線25を形成
する。膜厚10nmのノンドープの多結晶シリコン26
と厚さ10nmのSiO2膜を堆積し、ホトレジストを
マスクにフッ酸でSiO2膜のウエットエッチングを行
う。次にO2プラズマを用いて常温酸化することでSi
O2膜マスクの選択酸化を行いチャネルを形成する。S
iO2膜のウエットエッチング後改めてSiO2膜28
を堆積し、表面を窒化する。シリコン微粒子27、Si
O2膜30を堆積し再び表面を窒化した後、n型多結晶
シリコン、Wを堆積する。この後ホトレジストをマスク
にドライエッチングを行いワード線29を形成する。
揮発性メモリを用いたが、揮発性メモリを用いてもよ
い。例えば図10のメモリセルではトンネル酸化膜26
を薄くすることで、記憶保持時間は短くなるが書換が高
速に行える。この場合情報の保持の為に定期的に情報の
読み出し、再書込みを行うリフレッシュ動作が必要とな
る。リフレッシュ動作においても本発明の構成は有効
で、メモリマット内でワード線毎に順に読み出し(一次
読み出し)とワード線への書込みパルス印加を行えばよ
い。メモリマット間で独立にリフレッシュを行うには図
12のようにプリチャージ用電源線31、信号線32と
スイッチM3を設ける。このようにすればグローバルデ
ータ線と独立に動作可能である。ローカルデータ線単位
のリフレッシュ動作であるため充放電すべき容量が小さ
く、従って消費電力を小さくできる。また、ソース線を
0V固定とした場合実施例1で説明したようにリフレッ
シュ毎に情報が反転する。従ってリフレッシュ回数をカ
ウントする1ビットのカウンタを用意し、外部への情報
取り出し時には読み出した情報とカウンタのEXOR(e
xclusive OR)を取って出力する。
ャパシタから成る通常のDRAMを用いてもよい。メモ
リマット単位でリフレッシュ可能であるため、短いリフ
レッシュサイクルと大規模のメモリ容量の両立が可能で
ある。なお、この場合リフレッシュ毎に情報が反転する
ことはないため上記操作は不要である。加えてローカル
データ線単位での読み出し動作はデータ線容量が小さ
く、データ線の抵抗も小さいため高速に行えるという特
徴もある。 (実施例3)図14は本発明の別の実施例による記憶装
置のセルアレイ部分の回路図を示す。高集積メモリには
フラッシュメモリを用いる。高集積メモリセル間の接続
関係は実施例2と同様である。本実施例では実施例1、
2と異なり消去をフローティングゲートへの電子注入の
意味に、書込みを注入した電子の引き抜きの意味に用い
る。また高しきい値状態を情報 「0」に、低しきい値
状態を情報「1」に対応させることとする。本実施例は
実施例1、2におけるセンス兼ラッチ回路の他にベリフ
ァイ回路をメモリマット毎に有している。フラッシュメ
モリでは書込みあるいは消去における特性の素子間のば
らつきがDRAM、SRAM等に比べ比較的大きい。こ
れに対し書込み(消去)パルス印加後に読み出し動作を
行って検証し、書込みが不十分なビットに対して再度書
込み動作を実行するいわゆるベリファイ動作が有効であ
る。ベリファイ回路は図14の回路に限らず、他の回路
を用いてもよい。また、本実施例では書込みのみベリフ
ァイを行うが消去時にもベリファイを行ってもよい。消
去時にもベリファイを行うことで書込み前のしきい電圧
分布が小さくなり、書込みベリファイに有する時間が短
縮できる。尚、実施例1、2のように消去を低しきい値
状態に定義しても構わないが、その場合電圧の大小関係
が変わる為ベリファイ回路が異なる。
いて説明する。本実施例の回路は「1」書き込み時に不
十分なセルについてさらに書き込みを行い、しきい電圧
を低下させる回路である。
ルデータ線37からラッチL1に読み込む。読み込み後
トランジスタM8をオフとしメモリマットをグローバル
データ線37から切り離す。ラッチ回路は実施例1、2
のようなSRAMの形のものを用いてもよいし、他のも
のでもよい。並行してワード線38に正の大きい電圧
(例えば18V)をかけて電子をフローティングゲート
に注入する消去動作を実行する。このときトランジスタ
M5、M6、M7はオフにしておく。
カルデータ線36にデータをロードする。
込みパルス(例えば−15V)を印加し、書き込みを行
う。
5をオンにしてデータ線36を0Vにプリチャージす
る。
をオンにする。この時ラッチL1に保持されている情報
が「1」の時ノードN3がhighでありM9がオンとなる
ことで、ノードN4のhigh(5V)の電圧がローカルデー
タ線36にロードされる。また、ラッチL1に保持され
ている情報が「0」の場合M9はオフでローカルデータ
線36は0Vのままである。
線38を読み出し電圧(例えば1.5V)に設定する。
情報「1」書き込みが正常に終了しているとしきい電圧
は読み出し電圧より低く、したがってメモリセルを電流
が流れてローカルデータ線36の電位が下がる。他方、
情報「1」書き込みが不十分な場合メモリセル電流は小
さく、ローカルデータ線36の電位変化は緩やかであ
る。
M7を開くと、書き込みが正常ならlowの状態が、不十
分ならhighの状態にラッチされる。また、書き込み情報
が「0」の場合プリチャージがlow(0V)でメモリセル
も高しきい値なのでやはりlowの状態でラッチされる。
この後(ステップ3)に戻る。
加した場合、「1」書き込みを意図してしかも書き込み
不十分の場合のみデータ線36とワード線38間に負の
大きな電圧がかかることとなる。上記説明でわかるよう
に正常に書き込み出来たセルに接続されているラッチL
1では情報「0」を取り込んだのと同じ状態になってい
るので、同じワード線で駆動されるメモリセルについ
て、対応するラッチの情報が全て「0」となったかどう
かでこのループの終点を判定できる。
ド線に印加するパルスの幅、あるいは電圧を変えて収束
を早くしたり、逆に高精度にしきい電圧を制御してもよ
い。ここまでの実施例ではデータ線の分割を主に述べて
来たが本発明の構造はワード線を分割する場合でも有効
である。ワード線を分割して各々にドライバを用意して
も面積ペナルティーが少ない点でデータ線分割と同様で
ある。駆動すべきワード線容量が小さくなる為書き込
み、消去、読み出し全てにおいて高速化が可能である。 (実施例4)図15は、本発明の第4の実施例における
高集積メモリセルを示す。図16は本実施例のメモリセ
ル部分の回路図を示している。
メモリセル(図10)と同様であるがローカルデータ線
を二本持ち、第1ローカルデータ線39、ソース線4
1、第2ローカルデータ線40の三層構造をとっている
点において異なる。チャネル42は基板に対して垂直に
設けられ、従って微小半導体あるいは微小金属による電
荷蓄積領域43、ワード線44も側面を覆う形で設けら
れている。ソース線を共通にし、第1ローカルデータ線
39を用いる下側のセルと第2ローカルデータ線40を
用いる上側のセルが縦に積み重なった構造を採ってお
り、小面積でメモリセルが構成出来る。上下セルのチャ
ネル部42及び電荷蓄積領域43は同時に堆積、形成し
たものであり、ソース線、ローカルデータ線との位置関
係で役割が異なるだけである。
に上がる。しかしこれを通常の半導体メモリのように基
板表面を用いて作製するとセンスアンプ等の周辺回路は
メモリセル程小さくできないため、周辺回路の面積比率
が上がり、低面積メモリセルを用いた効果が薄れてしま
う。本実施例のように超高集積メモリセルと周辺回路を
上下の位置関係に作製することでメモリセルの小面積化
の効果も十分に活かすことができる。また、ローカルデ
ータ線39,40の材料に半導体を用いるにせよ、金属
を用いるにせよ、膜厚を大きくすると積層データ線部分
の段差が大きくなってしまい、チャネルあるいはワード
線の加工が困難となる。従って薄膜化する必要がある
が、その結果ローカルデータ線の抵抗はあまり下がらな
い。短いローカルデータ線単位で駆動する本実施例はロ
ーカルデータ線抵抗が小さくないにも関わらず書き込
み、消去、読み出し等の動作速度を確保できる。
る構造を用いている。しかし、メモリ素子としては共通
のソース線を有し、同じワード線で駆動される2セルは
積層された上下のセルを表す。また本実施例では上下の
セルに反転情報を書き込み、2セルを比較することによ
って読み出しを行う。記憶保持においてもマージンが増
大し安定した記憶を行う。本実施例では反転情報を書き
込むセルが互いに上下の位置関係であったが勿論これに
限らない。 (実施例5)図17は、本発明の第5の実施例における
メモリセル部分の回路図を示している。本実施例では高
集積メモリセル間の接続関係及びセルアレイとセンスア
ンプの接続関係が異なる。メモリセルアレイは一部しか
書いていないが、セルアレイMA1が同じローカルデー
タ線に対して繰り返し並べられている。またセルアレイ
DA1はひとつのセンスアンプにつながっている多くの
セルアレイMA1より少ない数用意すればよく、通常ア
レイ1個で構わない。実施例4では互いにペアとなって
センスアンプに接続されるローカルデータ線(例えば(4
9)(50))には同じワード線で駆動され、反転情報が書き
込まれたセルの読み出し電流が流れていた。本実施例で
は異なるワード線で駆動されるセルの読み出し電流が流
れる。またセルアレイDA1のしきい電圧は読み出し動
作時の電圧条件下で、メモリセルの記憶情報が情報
「0」の場合と「1」の場合の中間の電流が流れるよう
に設定されている。このため読み出し時のリファレンス
として用いることが可能であり、いわゆるダミーセルと
なっている。また、例えばセルMC1の読み出しにダミ
ーセルDC1を用いるようにデータ線に繋がるまでに間
に入るセル数、トランジスタ数が等しいペアを用いるこ
とで、直列に入ったトランジスタの抵抗の効果を同様に
揃えることが出来る為、安定な読み出しが期待できる。
読み出し用ダミーセルの設定を複数用意し、二度以上増
幅動作を行うことでメモリセルに書き込んだ2ビット以
上の情報を読み出すことも可能である。
イを選択するトランジスタも多結晶シリコンを用いて絶
縁膜上に形成されている。選択トランジスタによる選択
後に基板表面と接続することになるため接続すべき配線
が少なく、レイアウトが容易である。 (実施例6)図18は、本発明の第6の実施例のデータ
処理装置の構成の概念図である。図18(a)が層構成を
示す図で、図18(b)は基板表面の層の配置図である。
図18(a)のように、絶縁膜上に不揮発性メモリを有
し、さらに基板表面にも不揮発性メモリが形成されてお
り、これらの層の間には少なくとも一層の配線層があ
る。
上、基板表面ともにフラッシュメモリとしたが、同じに
しなくても構わない。絶縁膜上の不揮発性メモリの方が
容量が大きい。本実施例ではセンスアンプ、データ線駆
動回路、ワード線駆動回路等メモリとしての周辺回路を
基板表面に形成する。絶縁膜上メモリセルの周辺回路も
基板表面に形成されるためチップ面積が小さい。特にフ
ラッシュメモリを用いる本実施例の場合、ワード線駆動
回路には高耐圧が要求されトランジスタサイズが大きく
なる為面積削減効果が大きい。またシフトレジスタを用
いた場合も面積が大きいため、効果が顕著である。この
効果を得る為には特に基板表面に不揮発性メモリを形成
する必要はない。
人情報等機密性を有する情報の保持、認証が挙げられ
る。例えば本人認証機能付きの電子マネーの携帯手段や
IDカードとして用いる。パスワード、指紋、網膜パタ
ーンを始めとする認証情報は通常暗号化して不揮発性メ
モリに格納されているが、配線に探針を当てて動作時の
信号をモニタするなど不正な手段で情報を読み出される
恐れがある。本実施例では認証情報あるいは認証プログ
ラムは基板表面と絶縁膜上の不揮発性メモリで分散して
記憶している。本実施例のチップに対して配線層に探針
を当てるためには絶縁膜上の不揮発性メモリを除去しな
ければならず、認証情報が失われるあるいは認証プログ
ラムが失われる為情報の取り出しが不可能となる。この
ためこのような層構成を持つデータ処理装置は安全性が
高い。また、単に認証情報あるいは認証プログラムを絶
縁膜上の不揮発性メモリに置き、それを用いる認証回路
が基板表面に形成されているのでも同様の効果がある。
ただし安全性は本実施例の情報分散記憶の方が高い。ま
た絶縁膜上の不揮発性メモリは容量が大きい為特に機密
性の無い一般の情報記憶にも使える。 (実施例7)図19は、本発明の第7の実施例の構成の
データ処理装置の構成の概念図である。絶縁膜上のメモ
リセル及び基板上のセンス回路には実施例1のセル、回
路を用いる。本実施例の特徴は基板表面にさらに揮発性
メモリが用意されていることである。DRAMとフラッ
シュメモリを同一チップ上に混載するのは困難である
が、これはメモリセル形成のプロセスが互いに大きく異
なっているためである。本実施例の構成を用いれば基板
表面は揮発性メモリとの混載プロセスのみでよく、実現
が容易である。このような構成によってパーソナルコン
ピュータのマイクロプロセッサ、BIOS格納用フラッシュ
メモリ、DRAM、ハードディスクを1チップ化することが
可能である。コスト削減効果のみでなくメモリ間のバン
ド幅を増やせるため高速動作、入出力用回路が不要なた
め消費電力削減が可能である。
てはトレンチキャパシタを用いたDRAMを、絶縁膜上の不
揮発性メモリにはフラッシュメモリを用いた。メモリセ
ルのみでなくワード線の駆動回路も絶縁膜上に多結晶シ
リコンを用いて形成した。このため基板表面には20V
以上という高耐圧のトランジスタを用意する必要はな
く、従ってチップ面積が低減できる。さらに高耐圧のMO
Sトランジスタでは厚いゲート酸化膜が必要となるが、
これも基板表面に形成する必要がないため基板表面のト
ランジスタのゲート酸化膜厚の種類を減らすことが可能
となる。さらに本実施例では絶縁膜上の不揮発性メモリ
とほぼ同等の面積で不揮発性メモリ用周辺回路が構成さ
れることになるが、実施例1のようにメモリマットを小
さくせず、センスアンプ数を低減して周辺回路面積を低
減してもよい。この場合絶縁膜上不揮発性メモリの下の
余りの部分には他の回路を配置可能で面積が低減出来、
コスト削減に効果がある。また、本実施例では揮発性メ
モリを基板表面に形成したが、これも絶縁膜上に形成
し、絶縁膜上に揮発性メモリと不揮発性メモリを異なる
層で形成される構成を採っても構わない。 (実施例8)図20は、本発明の第8の実施例の記憶装
置のメモリセル部分の構成を説明する概略図である。本
実施例はシリアルアクセスの記憶装置であり、分割され
た各メモリマットにそれぞれシフトレジスタを用意して
いる。図を簡略化するためメモリマットは4つしか描い
ていないが実際には64M個のセルから成る高集積メモ
リのワード線8K本を16分割した。高集積メモリ部分
はフラッシュメモリである。外部からの入力はコントロ
ーラによって8Kbを単位に順次異なるシフトレジスタ
に割り振られ、一旦シフトレジスタに格納される。この
情報を上部のフラッシュメモリに書き込む訳であるが、
この書き込みは次にシフトレジスタに情報を書き込むま
でに終了すればよく、セル単位で書き込みが低速である
にも関わらず高速の書き込みデータ転送レートが実現可
能である。ベリファイ回路、読み出し回路もメモリマッ
ト毎に用意することで各メモリマットが独立に動作でき
る。一般に単位セルに2ビット以上を記憶する場合、各
情報を表すしきい電圧分布の間隔が狭くなり、従って高
精度のベリファイが必要となるためベリファイに要する
時間が長くなるため、本実施例の構成は特に有効であ
る。同一平面上に高集積セルと周辺回路を設ける従来の
メモリでは面積ペナルティーが大きくなってしまうが本
発明ではそれがほとんどない。
がら面積増大の少ない半導体記憶装置を提供することが
できる。また、小面積で大容量、または高速動作、低消
費電力動作の半導体記憶装置を提供することができる。
さらに、作製が容易で、ロジック性能を損なうことなく
同一チップ上に大規模メモリを搭載することのできるデ
ータ処理装置を提供することができる。
の構成を説明する概念図である。(a)が低コスト化を説
明する図、(b)が高速化を説明する図である。
途中の状態を示す図である。
レイアウトである。
レイアウトである。
レイアウトである。
レイアウトである。
たSRAM部分の回路図である。
たSRAM部分の回路図である。
の単位セル断面図である。
及びセクタ割り振りを説明する図である。
モリが揮発性である場合のSRAM部構成を説明する回路図
である。
アレイの回路図である。
リセルアレイのベリファイ回路図である。
の構造を説明する図である。(a)が鳥瞰図、(b)がデータ
線断面における断面図である。
回路図である。
回路図である。
ある。
る概念図である。(a)が認証情報の分散記憶、(b)が認証
プログラムの分散記憶の場合である。
図である。
る。
ルデータ線、3…チャネル、4…浮遊ゲート、5…ゲー
ト兼ワード線(5)。
Claims (17)
- 【請求項1】同一チップ上に構成された二種類以上のメ
モリセルアレーを有し、 上記メモリセルアレーの少なくとも二種類が上下の位置
関係に設けられていることを特徴とする半導体記憶装
置。 - 【請求項2】請求項1に記載の半導体記憶装置におい
て、 上記上下の位置関係に設けられているメモリセルアレー
の間に少なくとも一層の配線層を有することを特徴とす
る半導体記憶装置。 - 【請求項3】請求項1に記載の半導体記憶装置におい
て、 上記上下の位置関係にある二種類のメモリセルアレー間
でデータが転送されることを特徴とする半導体記憶装
置。 - 【請求項4】請求項1の半導体記憶装置において、 上記上下の位置関係にある二種類のメモリセルアレーの
うち、データの書換動作により長い時間がかかるメモリ
セルアレーの記憶データの外部との転送において、 他方のメモリセルアレーを介して外部とのデータ転送を
行うことを特徴とする半導体記憶装置。 - 【請求項5】請求項1に記載の半導体記憶装置におい
て、 上記上下の位置関係にある二種類のメモリセルアレーの
うち、データの書換動作がより短時間で行えるメモリセ
ルアレーの記憶容量が、他方のメモリセルアレーの記憶
容量の半分以下であることを特徴とする半導体記憶装
置。 - 【請求項6】請求項1に記載の半導体記憶装置におい
て、 上記上下の位置関係にある二種類のメモリセルアレーの
うち、一方のメモリセルアレーが、他方のメモリセルア
レーのセンスアンプの機能を有することを特徴とする半
導体記憶装置。 - 【請求項7】請求項1に記載の半導体記憶装置におい
て、 上記上下の位置関係に設けられているメモリセルアレー
のうち、上に設けられているメモリがリフレッシュ動作
不要であり、下に設けられているメモリがリフレッシュ
動作が必要であり、さらに下に設けられているメモリと
同様の高さでロジック回路が設けられていることを特徴
とする半導体記憶装置。 - 【請求項8】絶縁膜上に設けられたソ−ス、ドレイン領
域を有し、 該ソース、ドレイン領域は互いに半導体を介して接続さ
れ、 制御電極を有し、 周囲をポテンシャルバリアで囲まれた記憶領域を少なく
とも一個有し、 該制御電極とソース、ドレイン領域との間に電圧を印加
することで、該記憶領域への電荷注入または記憶領域か
らの電荷放出を行い、 上記記憶領域に蓄積した電荷量の大小によりソース、ド
レイン間のコンダクタンスが変化することを用いて記憶
を行う半導体記憶素子を有し、 上記半導体記憶素子を複数個行列状に並べる構造を有
し、 基板表面に設けられた複数個のトランジスタを有し、上
記行列状に並んだ半導体記憶素子と上記複数個のトラン
ジスタの位置関係が実質的に上下である部分が存在する
ことを特徴とする半導体記憶装置。 - 【請求項9】請求項8に記載の半導体記憶装置におい
て、 上記半導体記憶素子のソース、ドレイン領域を接続する
半導体が多結晶シリコンからなることを特徴とする半導
体記憶装置。 - 【請求項10】請求項8に記載の半導体記憶装置におい
て、 上記半導体記憶素子の記憶領域が、短径が10ナノメー
タ未満の少なくとも一個の微少結晶粒からなることを特
徴とする半導体記憶装置。 - 【請求項11】請求項8に記載の半導体記憶装置におい
て、 上記基板表面に設けられた複数個のトランジスタが、セ
ンスアンプあるいはその一部を構成していることを特徴
とする半導体記憶装置。 - 【請求項12】請求項11に記載の半導体記憶装置にお
いて、 上記センスアンプが二次元的に並べられていることを特
徴とする半導体記憶装置。 - 【請求項13】請求項8に記載の半導体記憶装置におい
て、 半導体記憶素子を制御するデータ線とワード線を有し、 隣り合うデータ線対に対するセンスアンプが、ワード線
に対して平行に並ぶのでなく、データ線と平行な方向に
ずれて配置されていることを特徴とする半導体記憶装
置。 - 【請求項14】請求項8に記載の半導体記憶装置におい
て、 上記半導体記憶素子と上記基板表面のトランジスタの間
に金属による配線層を有することを特徴とする半導体記
憶装置。 - 【請求項15】アクセス権を判定する認証機能を有し、 同一チップの絶縁膜上に形成された不揮発性メモリセル
アレーを有し、 上記判定を行う認証用ロジック回路と上記不揮発性メモ
リの間に配線層を有することを特徴とするデータ処理装
置。 - 【請求項16】請求項15に記載のデータ処理装置にお
いて、 認証情報または認証プログラムの少なくとも一部を上記
不揮発性メモリに格納することを特徴とするデータ処理
装置。 - 【請求項17】請求項15に記載のデータ処理装置にお
いて、 上記不揮発性メモリセルアレーと異なる製造プロセス過
程で形成された不揮発性メモリセルアレイを有し、 認証情報または認証プログラムを上記二種類の不揮発性
メモリに分散して記憶することを特徴とするデータ処理
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001008434A JP2001274355A (ja) | 2000-01-18 | 2001-01-17 | 半導体記憶装置及びデータ処理装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000013893 | 2000-01-18 | ||
JP2000-13893 | 2000-01-18 | ||
JP2001008434A JP2001274355A (ja) | 2000-01-18 | 2001-01-17 | 半導体記憶装置及びデータ処理装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009142286A Division JP2009260364A (ja) | 2000-01-18 | 2009-06-15 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001274355A true JP2001274355A (ja) | 2001-10-05 |
JP2001274355A5 JP2001274355A5 (ja) | 2006-03-23 |
Family
ID=18541424
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001008434A Withdrawn JP2001274355A (ja) | 2000-01-18 | 2001-01-17 | 半導体記憶装置及びデータ処理装置 |
JP2009142286A Pending JP2009260364A (ja) | 2000-01-18 | 2009-06-15 | 半導体記憶装置 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009142286A Pending JP2009260364A (ja) | 2000-01-18 | 2009-06-15 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (5) | US6839260B2 (ja) |
JP (2) | JP2001274355A (ja) |
KR (1) | KR100817657B1 (ja) |
TW (1) | TW587252B (ja) |
Cited By (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001358315A (ja) * | 2000-04-14 | 2001-12-26 | Infineon Technologies Ag | Mramメモリ |
JP2005353912A (ja) * | 2004-06-11 | 2005-12-22 | Renesas Technology Corp | 半導体記憶装置 |
JP2007172826A (ja) * | 2001-07-17 | 2007-07-05 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
JP2008527585A (ja) * | 2004-12-30 | 2008-07-24 | サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニー | 複数ヘッドデコーダの複数のレベルを使用した高密度メモリアレイの階層復号化のための機器および方法 |
JP2008529275A (ja) * | 2005-01-26 | 2008-07-31 | フリースケール セミコンダクター インコーポレイテッド | 窒化酸化物層を有する半導体デバイスおよびこのための方法 |
JP2008529270A (ja) * | 2005-01-25 | 2008-07-31 | ノーザン ライツ セミコンダクター コーポレイション | 磁気抵抗メモリを有するシングルチップ |
JP2008192277A (ja) * | 2007-01-31 | 2008-08-21 | Northern Lights Semiconductor Corp | 磁性メモリを備えた集積回路 |
JP2009099814A (ja) * | 2007-10-17 | 2009-05-07 | Spansion Llc | 半導体装置 |
JP2010146722A (ja) * | 2002-01-18 | 2010-07-01 | Sandisk Corp | 複数読出しにより不揮発性メモリにおけるノイズの影響を低減する方法 |
US7916538B2 (en) | 2008-01-28 | 2011-03-29 | Samsung Electronics Co., Ltd. | Memory device employing NVRAM and flash memory cells |
JP2011165240A (ja) * | 2010-02-05 | 2011-08-25 | Toshiba Corp | 半導体記憶装置 |
JP2011228709A (ja) * | 2010-04-20 | 2011-11-10 | Micron Technology Inc | マルチレベルアーキテクチャを有するフラッシュメモリ |
JP2012501038A (ja) * | 2008-08-25 | 2012-01-12 | サンディスク スリーディー,エルエルシー | 区分データ線を有するメモリシステム |
JP2012178555A (ja) * | 2011-02-02 | 2012-09-13 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置 |
JP2012178554A (ja) * | 2011-02-02 | 2012-09-13 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置 |
JP2013008937A (ja) * | 2010-11-05 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US8416624B2 (en) | 2010-05-21 | 2013-04-09 | SanDisk Technologies, Inc. | Erase and programming techniques to reduce the widening of state distributions in non-volatile memories |
JP2013109818A (ja) * | 2011-10-24 | 2013-06-06 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
JP2013145875A (ja) * | 2011-12-15 | 2013-07-25 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
US8565016B2 (en) | 2001-12-20 | 2013-10-22 | Micron Technology, Inc. | System having improved surface planarity for bit material deposition |
JP2016187047A (ja) * | 2010-09-13 | 2016-10-27 | 株式会社半導体エネルギー研究所 | 記憶装置 |
JP2017092492A (ja) * | 2009-12-25 | 2017-05-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2017527976A (ja) * | 2014-06-16 | 2017-09-21 | インテル・コーポレーション | 高電圧デバイスを集積させたシリコンダイ |
JPWO2016181256A1 (ja) * | 2015-05-12 | 2018-03-08 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品および電子機器 |
JP2018041985A (ja) * | 2010-09-14 | 2018-03-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2019091914A (ja) * | 2012-02-29 | 2019-06-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2019179925A (ja) * | 2010-07-02 | 2019-10-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2020150282A (ja) * | 2011-03-10 | 2020-09-17 | 株式会社半導体エネルギー研究所 | メモリ装置 |
JP2021044045A (ja) * | 2019-09-13 | 2021-03-18 | 本田技研工業株式会社 | 半導体装置 |
JP2022529165A (ja) * | 2019-04-30 | 2022-06-17 | 長江存儲科技有限責任公司 | 3次元相変化メモリを伴う3次元メモリデバイス |
JP2022153594A (ja) * | 2011-01-26 | 2022-10-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (82)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5673218A (en) | 1996-03-05 | 1997-09-30 | Shepard; Daniel R. | Dual-addressed rectifier storage device |
TW587252B (en) * | 2000-01-18 | 2004-05-11 | Hitachi Ltd | Semiconductor memory device and data processing device |
EP1130516A1 (en) * | 2000-03-01 | 2001-09-05 | Hewlett-Packard Company, A Delaware Corporation | Address mapping in solid state storage device |
US6956757B2 (en) * | 2000-06-22 | 2005-10-18 | Contour Semiconductor, Inc. | Low cost high density rectifier matrix memory |
JP4353393B2 (ja) * | 2001-06-05 | 2009-10-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6504742B1 (en) * | 2001-10-31 | 2003-01-07 | Hewlett-Packard Company | 3-D memory device for large storage capacity |
JP2003151262A (ja) * | 2001-11-15 | 2003-05-23 | Toshiba Corp | 磁気ランダムアクセスメモリ |
JP2004023062A (ja) * | 2002-06-20 | 2004-01-22 | Nec Electronics Corp | 半導体装置とその製造方法 |
US6856030B2 (en) * | 2002-07-08 | 2005-02-15 | Viciciv Technology | Semiconductor latches and SRAM devices |
US7042035B2 (en) * | 2002-08-02 | 2006-05-09 | Unity Semiconductor Corporation | Memory array with high temperature wiring |
US20040098545A1 (en) * | 2002-11-15 | 2004-05-20 | Pline Steven L. | Transferring data in selectable transfer modes |
WO2004084228A1 (en) * | 2003-03-18 | 2004-09-30 | Kabushiki Kaisha Toshiba | Phase change memory device |
KR100586553B1 (ko) * | 2005-01-07 | 2006-06-08 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 및 이의 형성 방법 |
JP2006221364A (ja) * | 2005-02-09 | 2006-08-24 | Toshiba Corp | 半導体装置及びbios認証システム |
KR100675517B1 (ko) * | 2005-09-09 | 2007-01-30 | 주식회사 엑셀반도체 | 시리얼 플래쉬 메모리 장치 및 프리차아지 방법 |
KR100723569B1 (ko) * | 2005-09-30 | 2007-05-31 | 가부시끼가이샤 도시바 | 상 변화 메모리 장치 |
US7593256B2 (en) * | 2006-03-28 | 2009-09-22 | Contour Semiconductor, Inc. | Memory array with readout isolation |
US8120949B2 (en) * | 2006-04-27 | 2012-02-21 | Avalanche Technology, Inc. | Low-cost non-volatile flash-RAM memory |
TWI381385B (zh) * | 2007-05-04 | 2013-01-01 | Macronix Int Co Ltd | 具有嵌入式多類型記憶體的記憶體結構 |
US7715255B2 (en) * | 2007-06-14 | 2010-05-11 | Sandisk Corporation | Programmable chip enable and chip address in semiconductor memory |
US7477545B2 (en) * | 2007-06-14 | 2009-01-13 | Sandisk Corporation | Systems for programmable chip enable and chip address in semiconductor memory |
US7813157B2 (en) * | 2007-10-29 | 2010-10-12 | Contour Semiconductor, Inc. | Non-linear conductor memory |
US20090225621A1 (en) * | 2008-03-05 | 2009-09-10 | Shepard Daniel R | Split decoder storage array and methods of forming the same |
US8521979B2 (en) | 2008-05-29 | 2013-08-27 | Micron Technology, Inc. | Memory systems and methods for controlling the timing of receiving read data |
WO2009149061A2 (en) * | 2008-06-02 | 2009-12-10 | Contour Semiconductor, Inc. | Diode decoder array with non-sequential layout and methods of forming the same |
KR20090126077A (ko) * | 2008-06-03 | 2009-12-08 | 삼성전자주식회사 | 메모리 반도체 장치 및 그 제조 방법 |
US7979757B2 (en) * | 2008-06-03 | 2011-07-12 | Micron Technology, Inc. | Method and apparatus for testing high capacity/high bandwidth memory devices |
US8756486B2 (en) * | 2008-07-02 | 2014-06-17 | Micron Technology, Inc. | Method and apparatus for repairing high capacity/high bandwidth memory devices |
US7855931B2 (en) | 2008-07-21 | 2010-12-21 | Micron Technology, Inc. | Memory system and method using stacked memory device dice, and system using the memory system |
US8289760B2 (en) | 2008-07-02 | 2012-10-16 | Micron Technology, Inc. | Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes |
US8127204B2 (en) | 2008-08-15 | 2012-02-28 | Micron Technology, Inc. | Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system |
US8325556B2 (en) * | 2008-10-07 | 2012-12-04 | Contour Semiconductor, Inc. | Sequencing decoder circuit |
US20100195393A1 (en) * | 2009-01-30 | 2010-08-05 | Unity Semiconductor Corporation | Data storage system with refresh in place |
JP5632584B2 (ja) * | 2009-02-05 | 2014-11-26 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置 |
US8054673B2 (en) | 2009-04-16 | 2011-11-08 | Seagate Technology Llc | Three dimensionally stacked non volatile memory units |
US8213243B2 (en) * | 2009-12-15 | 2012-07-03 | Sandisk 3D Llc | Program cycle skip |
US8223525B2 (en) * | 2009-12-15 | 2012-07-17 | Sandisk 3D Llc | Page register outside array and sense amplifier interface |
WO2011114866A1 (en) | 2010-03-17 | 2011-09-22 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
KR101188263B1 (ko) | 2010-10-14 | 2012-10-05 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
KR101924231B1 (ko) | 2010-10-29 | 2018-11-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 기억 장치 |
US8400808B2 (en) | 2010-12-16 | 2013-03-19 | Micron Technology, Inc. | Phase interpolators and push-pull buffers |
US8446772B2 (en) | 2011-08-04 | 2013-05-21 | Sandisk Technologies Inc. | Memory die self-disable if programmable element is not trusted |
US9779814B2 (en) * | 2011-08-09 | 2017-10-03 | Flashsilicon Incorporation | Non-volatile static random access memory devices and methods of operations |
US20130083048A1 (en) * | 2011-09-29 | 2013-04-04 | Advanced Micro Devices, Inc. | Integrated circuit with active memory and passive variable resistive memory with shared memory control logic and method of making same |
JP2013161878A (ja) * | 2012-02-02 | 2013-08-19 | Renesas Electronics Corp | 半導体装置、および半導体装置の製造方法 |
KR101975528B1 (ko) | 2012-07-17 | 2019-05-07 | 삼성전자주식회사 | 패스트 어레이 영역을 갖는 반도체 메모리 셀 어레이 및 그것을 포함하는 반도체 메모리 |
WO2014112758A1 (ko) * | 2013-01-18 | 2014-07-24 | (주)실리콘화일 | 듀얼 기판 스택 메모리 |
US9536840B2 (en) | 2013-02-12 | 2017-01-03 | Qualcomm Incorporated | Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods |
US8947944B2 (en) | 2013-03-15 | 2015-02-03 | Sandisk 3D Llc | Program cycle skip evaluation before write operations in non-volatile memory |
US9171608B2 (en) | 2013-03-15 | 2015-10-27 | Qualcomm Incorporated | Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods |
US8947972B2 (en) | 2013-03-15 | 2015-02-03 | Sandisk 3D Llc | Dynamic address grouping for parallel programming in non-volatile memory |
US9165088B2 (en) | 2013-07-08 | 2015-10-20 | Hewlett-Packard Development Company, L.P. | Apparatus and method for multi-mode storage |
US9171597B2 (en) | 2013-08-30 | 2015-10-27 | Micron Technology, Inc. | Apparatuses and methods for providing strobe signals to memories |
US9165623B2 (en) * | 2013-10-13 | 2015-10-20 | Taiwan Semiconductor Manufacturing Company Limited | Memory arrangement |
US9711225B2 (en) | 2013-10-16 | 2017-07-18 | Sandisk Technologies Llc | Regrouping and skipping cycles in non-volatile memory |
JP6139370B2 (ja) * | 2013-10-17 | 2017-05-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US9773547B2 (en) * | 2014-01-31 | 2017-09-26 | Hewlett Packard Enterprise Development Lp | Non-volatile memory with multiple latency tiers |
WO2015170220A1 (en) * | 2014-05-09 | 2015-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and electronic device |
JP6580863B2 (ja) * | 2014-05-22 | 2019-09-25 | 株式会社半導体エネルギー研究所 | 半導体装置、健康管理システム |
US9564215B2 (en) | 2015-02-11 | 2017-02-07 | Sandisk Technologies Llc | Independent sense amplifier addressing and quota sharing in non-volatile memory |
KR20160124294A (ko) | 2015-04-16 | 2016-10-27 | 삼성전자주식회사 | 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법 |
US9697874B1 (en) * | 2015-06-09 | 2017-07-04 | Crossbar, Inc. | Monolithic memory comprising 1T1R code memory and 1TnR storage class memory |
US9842651B2 (en) | 2015-11-25 | 2017-12-12 | Sunrise Memory Corporation | Three-dimensional vertical NOR flash thin film transistor strings |
US9892800B2 (en) | 2015-09-30 | 2018-02-13 | Sunrise Memory Corporation | Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates |
US11120884B2 (en) | 2015-09-30 | 2021-09-14 | Sunrise Memory Corporation | Implementing logic function and generating analog signals using NOR memory strings |
KR102366798B1 (ko) * | 2017-06-13 | 2022-02-25 | 삼성전자주식회사 | 반도체 소자 |
US10861902B2 (en) | 2017-06-13 | 2020-12-08 | Samsung Electronics Co., Ltd. | Semiconductor device having magnetic tunnel junction pattern |
KR102482896B1 (ko) | 2017-12-28 | 2022-12-30 | 삼성전자주식회사 | 이종 휘발성 메모리 칩들을 포함하는 메모리 장치 및 이를 포함하는 전자 장치 |
CN110010170B (zh) * | 2018-01-05 | 2021-04-02 | 旺宏电子股份有限公司 | 存储装置的操作方法及其存储系统 |
JP7061524B2 (ja) * | 2018-06-28 | 2022-04-28 | 株式会社Screenホールディングス | 基板処理装置のメンテナンス装置およびメンテナンス方法 |
US11569243B2 (en) | 2018-09-25 | 2023-01-31 | Intel Corporation | Stacked-substrate DRAM semiconductor devices |
JP2020064969A (ja) | 2018-10-17 | 2020-04-23 | キオクシア株式会社 | 半導体装置およびその製造方法 |
EP3909075A4 (en) * | 2019-05-17 | 2022-09-07 | Yangtze Memory Technologies Co., Ltd. | THREE-DIMENSIONAL STATIC RAM MEMORY DEVICE |
KR20240064052A (ko) | 2019-05-17 | 2024-05-10 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 정적 랜덤 액세스 메모리를 사용하는 3차원 메모리 디바이스의 캐시 프로그램 작동 |
KR102617083B1 (ko) * | 2019-05-17 | 2023-12-22 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 정적 랜덤 액세스 메모리를 갖는 3차원 메모리 디바이스의 데이터 버퍼링 연산 |
WO2021127218A1 (en) | 2019-12-19 | 2021-06-24 | Sunrise Memory Corporation | Process for preparing a channel region of a thin-film transistor |
WO2021159028A1 (en) | 2020-02-07 | 2021-08-12 | Sunrise Memory Corporation | High capacity memory circuit with low effective latency |
US11705496B2 (en) | 2020-04-08 | 2023-07-18 | Sunrise Memory Corporation | Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional NOR memory string array |
KR20230056710A (ko) | 2020-08-27 | 2023-04-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 표시 장치, 및 전자 기기 |
US11842777B2 (en) | 2020-11-17 | 2023-12-12 | Sunrise Memory Corporation | Methods for reducing disturb errors by refreshing data alongside programming or erase operations |
TW202310429A (zh) | 2021-07-16 | 2023-03-01 | 美商日升存儲公司 | 薄膜鐵電電晶體的三維記憶體串陣列 |
US11974422B2 (en) * | 2021-11-04 | 2024-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62219550A (ja) | 1986-03-19 | 1987-09-26 | Sharp Corp | 半導体記憶素子 |
JP2778977B2 (ja) * | 1989-03-14 | 1998-07-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP3167036B2 (ja) | 1991-06-26 | 2001-05-14 | 川崎製鉄株式会社 | 半導体記憶装置 |
JPH0582787A (ja) | 1991-09-19 | 1993-04-02 | Sony Corp | 薄膜トランジスタ型不揮発性半導体メモリ装置 |
WO1994026083A1 (en) * | 1993-04-23 | 1994-11-10 | Irvine Sensors Corporation | Electronic module comprising a stack of ic chips |
EP0713609B1 (en) * | 1993-08-13 | 2003-05-07 | Irvine Sensors Corporation | Stack of ic chips as substitute for single ic chip |
JPH07153286A (ja) | 1993-11-30 | 1995-06-16 | Sony Corp | 半導体不揮発性記憶装置 |
US5488579A (en) * | 1994-04-29 | 1996-01-30 | Motorola Inc. | Three-dimensionally integrated nonvolatile SRAM cell and process |
JP3319667B2 (ja) * | 1994-12-20 | 2002-09-03 | 松下電器産業株式会社 | 映像フォーマット変換装置 |
JP2977023B2 (ja) * | 1996-09-30 | 1999-11-10 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
US6492719B2 (en) * | 1999-07-30 | 2002-12-10 | Hitachi, Ltd. | Semiconductor device |
JP3619523B2 (ja) * | 1996-12-04 | 2005-02-09 | 株式会社ルネサステクノロジ | 半導体装置 |
US5915167A (en) * | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
JP3670449B2 (ja) * | 1997-07-09 | 2005-07-13 | 株式会社東芝 | 半導体装置 |
JPH11149788A (ja) * | 1997-11-17 | 1999-06-02 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその制御方法 |
JP3638770B2 (ja) | 1997-12-05 | 2005-04-13 | 東京エレクトロンデバイス株式会社 | テスト機能を備える記憶装置 |
JPH11204742A (ja) * | 1998-01-20 | 1999-07-30 | Sony Corp | メモリ及び情報機器 |
EP1056015A4 (en) * | 1998-01-21 | 2005-01-05 | Tokyo Electron Ltd | MEMORY DEVICE, DEVICE AND DECOMPOSITION DEVICE AND ACCESS PROCESS FOR NON-VOLATILE MEMORY |
JP4538693B2 (ja) | 1998-01-26 | 2010-09-08 | ソニー株式会社 | メモリ素子およびその製造方法 |
JPH11214640A (ja) * | 1998-01-28 | 1999-08-06 | Hitachi Ltd | 半導体記憶素子、半導体記憶装置とその制御方法 |
US6040605A (en) | 1998-01-28 | 2000-03-21 | Hitachi, Ltd. | Semiconductor memory device |
JP4085459B2 (ja) | 1998-03-02 | 2008-05-14 | セイコーエプソン株式会社 | 3次元デバイスの製造方法 |
JP4409018B2 (ja) | 1999-12-08 | 2010-02-03 | パナソニック株式会社 | 半導体メモリ装置 |
TW587252B (en) * | 2000-01-18 | 2004-05-11 | Hitachi Ltd | Semiconductor memory device and data processing device |
JP3871853B2 (ja) * | 2000-05-26 | 2007-01-24 | 株式会社ルネサステクノロジ | 半導体装置及びその動作方法 |
US6915167B2 (en) * | 2001-01-05 | 2005-07-05 | Medtronic, Inc. | Method and apparatus for hardware/firmware trap |
US6795326B2 (en) * | 2001-12-12 | 2004-09-21 | Micron Technology, Inc. | Flash array implementation with local and global bit lines |
JP4499982B2 (ja) * | 2002-09-11 | 2010-07-14 | 株式会社日立製作所 | メモリシステム |
-
2001
- 2001-01-15 TW TW090100864A patent/TW587252B/zh not_active IP Right Cessation
- 2001-01-17 JP JP2001008434A patent/JP2001274355A/ja not_active Withdrawn
- 2001-01-17 KR KR1020010002601A patent/KR100817657B1/ko not_active IP Right Cessation
- 2001-01-18 US US09/764,487 patent/US6839260B2/en not_active Expired - Fee Related
-
2004
- 2004-12-28 US US11/022,779 patent/US7177187B2/en not_active Expired - Fee Related
-
2007
- 2007-01-31 US US11/700,088 patent/US7336519B2/en not_active Expired - Fee Related
- 2007-12-19 US US11/959,606 patent/US7570516B2/en not_active Expired - Fee Related
-
2009
- 2009-06-15 JP JP2009142286A patent/JP2009260364A/ja active Pending
- 2009-07-07 US US12/498,911 patent/US7826266B2/en not_active Expired - Fee Related
Cited By (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001358315A (ja) * | 2000-04-14 | 2001-12-26 | Infineon Technologies Ag | Mramメモリ |
JP2007172826A (ja) * | 2001-07-17 | 2007-07-05 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
JP4630879B2 (ja) * | 2001-07-17 | 2011-02-09 | パトレネラ キャピタル リミテッド, エルエルシー | 半導体メモリ装置 |
US8565016B2 (en) | 2001-12-20 | 2013-10-22 | Micron Technology, Inc. | System having improved surface planarity for bit material deposition |
US7848149B2 (en) | 2002-01-18 | 2010-12-07 | Sandisk Corporation | Reducing the effects of noise in non-volatile memories through multiple reads |
JP2010146722A (ja) * | 2002-01-18 | 2010-07-01 | Sandisk Corp | 複数読出しにより不揮発性メモリにおけるノイズの影響を低減する方法 |
JP2005353912A (ja) * | 2004-06-11 | 2005-12-22 | Renesas Technology Corp | 半導体記憶装置 |
JP2008527585A (ja) * | 2004-12-30 | 2008-07-24 | サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニー | 複数ヘッドデコーダの複数のレベルを使用した高密度メモリアレイの階層復号化のための機器および方法 |
KR101194353B1 (ko) | 2004-12-30 | 2012-10-25 | 쌘디스크 3디 엘엘씨 | 복수 레벨들의 복수-헤드 디코더들을 사용하여 조밀한 메모리 어레이들을 계층적 디코딩하는 집적 회로 및 방법 |
JP2008529270A (ja) * | 2005-01-25 | 2008-07-31 | ノーザン ライツ セミコンダクター コーポレイション | 磁気抵抗メモリを有するシングルチップ |
JP2008529275A (ja) * | 2005-01-26 | 2008-07-31 | フリースケール セミコンダクター インコーポレイテッド | 窒化酸化物層を有する半導体デバイスおよびこのための方法 |
JP2008192277A (ja) * | 2007-01-31 | 2008-08-21 | Northern Lights Semiconductor Corp | 磁性メモリを備えた集積回路 |
JP4714723B2 (ja) * | 2007-01-31 | 2011-06-29 | ノーザン ライツ セミコンダクター コーポレイション | 磁性メモリを備えた集積回路 |
JP2009099814A (ja) * | 2007-10-17 | 2009-05-07 | Spansion Llc | 半導体装置 |
US8773885B2 (en) | 2007-10-17 | 2014-07-08 | Spansion Llc | Semiconductor memory device featuring selective data storage in a stacked memory cell structure |
US7916538B2 (en) | 2008-01-28 | 2011-03-29 | Samsung Electronics Co., Ltd. | Memory device employing NVRAM and flash memory cells |
JP2012501038A (ja) * | 2008-08-25 | 2012-01-12 | サンディスク スリーディー,エルエルシー | 区分データ線を有するメモリシステム |
US8982597B2 (en) | 2008-08-25 | 2015-03-17 | Sandisk 3D Llc | Memory system with sectional data lines |
US8913413B2 (en) | 2008-08-25 | 2014-12-16 | Sandisk 3D Llc | Memory system with sectional data lines |
US10553589B2 (en) | 2009-12-25 | 2020-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US11456296B2 (en) | 2009-12-25 | 2022-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US11825665B2 (en) | 2009-12-25 | 2023-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US9991265B2 (en) | 2009-12-25 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2017092492A (ja) * | 2009-12-25 | 2017-05-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2011165240A (ja) * | 2010-02-05 | 2011-08-25 | Toshiba Corp | 半導体記憶装置 |
JP2011228709A (ja) * | 2010-04-20 | 2011-11-10 | Micron Technology Inc | マルチレベルアーキテクチャを有するフラッシュメモリ |
US8416624B2 (en) | 2010-05-21 | 2013-04-09 | SanDisk Technologies, Inc. | Erase and programming techniques to reduce the widening of state distributions in non-volatile memories |
US11233055B2 (en) | 2010-07-02 | 2022-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2019179925A (ja) * | 2010-07-02 | 2019-10-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2018082189A (ja) * | 2010-09-13 | 2018-05-24 | 株式会社半導体エネルギー研究所 | 記憶装置 |
JP2016187047A (ja) * | 2010-09-13 | 2016-10-27 | 株式会社半導体エネルギー研究所 | 記憶装置 |
US10665270B2 (en) | 2010-09-14 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Memory device comprising stacked memory cell |
JP2018041985A (ja) * | 2010-09-14 | 2018-03-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US12040042B2 (en) | 2010-09-14 | 2024-07-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including transistor |
US11568902B2 (en) | 2010-09-14 | 2023-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including transistors with different channel-formation materials |
US10236033B2 (en) | 2010-09-14 | 2019-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
US9461047B2 (en) | 2010-11-05 | 2016-10-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2016225653A (ja) * | 2010-11-05 | 2016-12-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
TWI651832B (zh) * | 2010-11-05 | 2019-02-21 | 半導體能源研究所股份有限公司 | 半導體裝置 |
JP2013008937A (ja) * | 2010-11-05 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2022153594A (ja) * | 2011-01-26 | 2022-10-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2012178555A (ja) * | 2011-02-02 | 2012-09-13 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置 |
JP2012178554A (ja) * | 2011-02-02 | 2012-09-13 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置 |
JP2020150282A (ja) * | 2011-03-10 | 2020-09-17 | 株式会社半導体エネルギー研究所 | メモリ装置 |
JP2013109818A (ja) * | 2011-10-24 | 2013-06-06 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
US9990965B2 (en) | 2011-12-15 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Storage device |
JP2013145875A (ja) * | 2011-12-15 | 2013-07-25 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
US11133330B2 (en) | 2012-02-29 | 2021-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2019091914A (ja) * | 2012-02-29 | 2019-06-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US11923372B2 (en) | 2012-02-29 | 2024-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US10700039B2 (en) | 2014-06-16 | 2020-06-30 | Intel Corporation | Silicon die with integrated high voltage devices |
JP2017527976A (ja) * | 2014-06-16 | 2017-09-21 | インテル・コーポレーション | 高電圧デバイスを集積させたシリコンダイ |
JPWO2016181256A1 (ja) * | 2015-05-12 | 2018-03-08 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品および電子機器 |
JP2022529165A (ja) * | 2019-04-30 | 2022-06-17 | 長江存儲科技有限責任公司 | 3次元相変化メモリを伴う3次元メモリデバイス |
JP7427022B2 (ja) | 2019-04-30 | 2024-02-02 | 長江存儲科技有限責任公司 | 3次元相変化メモリを伴う3次元メモリデバイス |
JP2021044045A (ja) * | 2019-09-13 | 2021-03-18 | 本田技研工業株式会社 | 半導体装置 |
JP7320227B2 (ja) | 2019-09-13 | 2023-08-03 | 本田技研工業株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US7336519B2 (en) | 2008-02-26 |
US7177187B2 (en) | 2007-02-13 |
KR100817657B1 (ko) | 2008-03-27 |
US6839260B2 (en) | 2005-01-04 |
US20010017798A1 (en) | 2001-08-30 |
US20050105317A1 (en) | 2005-05-19 |
KR20010076308A (ko) | 2001-08-11 |
TW587252B (en) | 2004-05-11 |
US20070127297A1 (en) | 2007-06-07 |
US7570516B2 (en) | 2009-08-04 |
JP2009260364A (ja) | 2009-11-05 |
US7826266B2 (en) | 2010-11-02 |
US20080106938A1 (en) | 2008-05-08 |
US20090268519A1 (en) | 2009-10-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100817657B1 (ko) | 반도체 기억 장치, 데이터 처리 장치 및 반도체 장치 | |
CN108140415B (zh) | 布置在具有垂直控制栅极的堆叠的水平有源带中的多栅极nor闪存薄膜晶体管串 | |
US6194759B1 (en) | Semiconductor memory device | |
USRE41868E1 (en) | Semiconductor memory device | |
JP3749101B2 (ja) | 半導体装置 | |
JP3955409B2 (ja) | 半導体記憶装置 | |
US8374037B2 (en) | Method for programming a semiconductor magnetic memory integrating a magnetic tunneling junction above a floating-gate memory cell | |
US8278700B2 (en) | Semiconductor device | |
JP2011071536A (ja) | メモリセルのアレイを作製する方法、メモリセルのアレイ及びメモリセルのアレイにおいてメモリセルを動作させる方法 | |
WO2000070683A1 (fr) | Mémoire à semi-conducteurs | |
JPH065801A (ja) | 不揮発性ダイナミック・ランダム・アクセス・メモリ | |
JPH0677498A (ja) | 不揮発性半導体記憶装置 | |
US7042039B2 (en) | Integrated memory circuit for storing a binary datum in a memory cell | |
JP2004200641A (ja) | Nand型磁気抵抗ラム | |
US20040262665A1 (en) | Semiconductor storage device, method for operating thereof, semiconductor device and portable electronic equipment | |
US7274592B2 (en) | Non-volatile memory and method of controlling the same | |
JPH06244384A (ja) | Dramセルと不揮発性メモリセルが複合された複合メモリセル及びその作製方法 | |
US20060043368A1 (en) | Flash cell structures and methods of formation | |
JPH0478098A (ja) | 半導体記憶装置の動作方法 | |
JP2004343128A (ja) | 半導体記憶素子、半導体記憶装置とその制御方法 | |
JP2004328005A (ja) | 半導体記憶素子、半導体記憶装置とその制御方法 | |
JP2000182369A (ja) | 磁気記録半導体メモリ装置およびその製造方法 | |
JP2000049313A (ja) | 不揮発性半導体記憶装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060206 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060206 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060206 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080925 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080930 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090414 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090615 |