JP2001274355A - 半導体記憶装置及びデータ処理装置 - Google Patents
半導体記憶装置及びデータ処理装置Info
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Abstract
(57)【要約】
【課題】高速書換を可能としながら面積増大の少ない半
導体記憶装置を提供する。また、小面積で大容量、また
は高速動作、低消費電力動作の半導体記憶装置を提供す
る。 【解決手段】半導体基板表面にロジック回路やバッファ
メモリ、センスアンプ等の周辺回路またはその一部を設
け、絶縁膜を介してその上にメモリセルを設ける。
導体記憶装置を提供する。また、小面積で大容量、また
は高速動作、低消費電力動作の半導体記憶装置を提供す
る。 【解決手段】半導体基板表面にロジック回路やバッファ
メモリ、センスアンプ等の周辺回路またはその一部を設
け、絶縁膜を介してその上にメモリセルを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びデータ処理装置に関する。
びデータ処理装置に関する。
【０００２】
【従来の技術】本発明に関連した従来技術として、T. M
asuhara et al, IEICE Transactionsvol. E74 pp130-14
1, 1991年に記載されているフラッシュメモリがある。
このフラッシュメモリセルはシリコン基板表面に形成さ
れたソース、ドレイン、チャネル領域の他に多結晶シリ
コンからなるフローティングゲート、コントロールゲー
トが絶縁体中に設けられている。フローティングゲート
中に電荷蓄積を行い、蓄積電荷量の大小によりソース、
ドレイン間のコンダクタンスが変化することを用いて記
憶を行う。本発明に関連した他の従来技術として、K. Y
ano et al, IEEEInternational Electron Circuit Conf
erence pp541-544, 1993年、及びK. Yanoet al, Intern
ational Solid-State Circuits Conference pp266-26
7, 1996年に記載されている多結晶シリコンを用いた単
一電子メモリを挙げる。この技術においては多結晶シリ
コン薄膜によって電流経路であるチャネル及び電子を捕
獲する記憶領域を同時形成する。記憶領域に電子が捕獲
されると電流経路のコンダクタンスが変化することを利
用し、情報の記憶を行なう。微小な記憶領域に電子を蓄
積することで、蓄積電子の個数を一個単位で制御し、室
温においても蓄積電子を安定に保持することを可能にし
ている。この単一電子メモリは、その原理から微細化に
適している。特に絶縁膜上にソース、ドレイン領域を設
ける素子構造を用いることにより、電流経路と周りのコ
ンダクタンスが小さくなり、少ない蓄積電荷量で容易に
情報を読み出せる。また、多結晶シリコンから成るＦＥ
Ｔ（電界効果型トランジスタ）と基板表面に設けたＭＯ
Ｓ（metal-oxide-semiconductor）トランジスタを組み
合わせたメモリセルの例としてT. Masuhara et al, IEI
CETransactions vol. E74 pp130-141, 1991年に記載さ
れているＳＲＡＭを挙げる。この技術は６個のトランジ
スタを一組として単位メモリセルを形成するＳＲＡＭに
おいて、負荷の役割を果たす２個のトランジスタに多結
晶シリコンＦＥＴを用いたものであり、多結晶シリコン
ＦＥＴを他のトランジスタの上に形成できることから、
６個のトランジスタを基板表面に形成した場合よりも小
面積でメモリセルが実現できる。
asuhara et al, IEICE Transactionsvol. E74 pp130-14
1, 1991年に記載されているフラッシュメモリがある。
このフラッシュメモリセルはシリコン基板表面に形成さ
れたソース、ドレイン、チャネル領域の他に多結晶シリ
コンからなるフローティングゲート、コントロールゲー
トが絶縁体中に設けられている。フローティングゲート
中に電荷蓄積を行い、蓄積電荷量の大小によりソース、
ドレイン間のコンダクタンスが変化することを用いて記
憶を行う。本発明に関連した他の従来技術として、K. Y
ano et al, IEEEInternational Electron Circuit Conf
erence pp541-544, 1993年、及びK. Yanoet al, Intern
ational Solid-State Circuits Conference pp266-26
7, 1996年に記載されている多結晶シリコンを用いた単
一電子メモリを挙げる。この技術においては多結晶シリ
コン薄膜によって電流経路であるチャネル及び電子を捕
獲する記憶領域を同時形成する。記憶領域に電子が捕獲
されると電流経路のコンダクタンスが変化することを利
用し、情報の記憶を行なう。微小な記憶領域に電子を蓄
積することで、蓄積電子の個数を一個単位で制御し、室
温においても蓄積電子を安定に保持することを可能にし
ている。この単一電子メモリは、その原理から微細化に
適している。特に絶縁膜上にソース、ドレイン領域を設
ける素子構造を用いることにより、電流経路と周りのコ
ンダクタンスが小さくなり、少ない蓄積電荷量で容易に
情報を読み出せる。また、多結晶シリコンから成るＦＥ
Ｔ（電界効果型トランジスタ）と基板表面に設けたＭＯ
Ｓ（metal-oxide-semiconductor）トランジスタを組み
合わせたメモリセルの例としてT. Masuhara et al, IEI
CETransactions vol. E74 pp130-141, 1991年に記載さ
れているＳＲＡＭを挙げる。この技術は６個のトランジ
スタを一組として単位メモリセルを形成するＳＲＡＭに
おいて、負荷の役割を果たす２個のトランジスタに多結
晶シリコンＦＥＴを用いたものであり、多結晶シリコン
ＦＥＴを他のトランジスタの上に形成できることから、
６個のトランジスタを基板表面に形成した場合よりも小
面積でメモリセルが実現できる。
【０００３】また、絶縁体上にチャネルを持つ不揮発性
半導体メモリ技術の例として特開平05-082787に記載さ
れている多結晶シリコンによるEPROMを挙げる。
半導体メモリ技術の例として特開平05-082787に記載さ
れている多結晶シリコンによるEPROMを挙げる。
【０００４】
【発明が解決しようとする課題】フラッシュメモリに代
表される、絶縁体中の記憶領域に電荷蓄積を行い、蓄積
電荷量の大小によりソース、ドレイン間のコンダクタン
スが変化することを用いて記憶を行う半導体記憶素子
は、１トランジスタでメモリセルが構成できるため、高
集積化に適している。高集積、不揮発性という利点を有
するフラッシュメモリであるが、ＤＲＡＭと比べて３桁
以上書換時間が遅いという課題も抱えている。このた
め、デジタルカメラではデータを一旦バッファ用途の揮
発性メモリに蓄え、その後徐々に不揮発部分に転送する
という手法を採る。この手法では別チップでバッファメ
モリを用意し、制御系も複雑になるため、フラッシュメ
モリ単独の場合と比べてコストが大きく上昇する。フラ
ッシュメモリチップ上にも各データ線毎にレジスタが設
けられている。データ線を分割し、レジスタ個数を増や
して書換速度向上を図ることも考えられるが、レジスタ
は大きな面積を占めるためチップ面積の増大が大きくや
はりコストが上昇してしまう。
表される、絶縁体中の記憶領域に電荷蓄積を行い、蓄積
電荷量の大小によりソース、ドレイン間のコンダクタン
スが変化することを用いて記憶を行う半導体記憶素子
は、１トランジスタでメモリセルが構成できるため、高
集積化に適している。高集積、不揮発性という利点を有
するフラッシュメモリであるが、ＤＲＡＭと比べて３桁
以上書換時間が遅いという課題も抱えている。このた
め、デジタルカメラではデータを一旦バッファ用途の揮
発性メモリに蓄え、その後徐々に不揮発部分に転送する
という手法を採る。この手法では別チップでバッファメ
モリを用意し、制御系も複雑になるため、フラッシュメ
モリ単独の場合と比べてコストが大きく上昇する。フラ
ッシュメモリチップ上にも各データ線毎にレジスタが設
けられている。データ線を分割し、レジスタ個数を増や
して書換速度向上を図ることも考えられるが、レジスタ
は大きな面積を占めるためチップ面積の増大が大きくや
はりコストが上昇してしまう。
【０００５】また、単純に半導体記憶装置の性能向上の
観点から、データ線容量が小さい方が、書き込みや消
去、読み出し等のメモリ動作時に充放電の時間が短いた
め高速動作に適しており、また充放電する電荷量も少な
くて済むため低消費電力で動作する。同様なことがワー
ド線についても言える。他方、記憶容量の大容量化に伴
い、微細化を考慮に入れてもメモリセルアレイ領域の大
きさは増大している。このためアレイの端から端までデ
ータ線やワード線を走らせると長さが長くなり、容量が
大きくなってしまう。この問題に対する解決法としてセ
ルアレイをより小さな単位に分割し、この単位で書き込
みや読み出し等を行う方法がある。しかし、セルアレイ
を小さな単位に分割し、各々にセンスアンプ、ワード線
駆動回路等の周辺回路を用意すると面積が増大しコスト
が増大してしまうという新たな問題が生じる。
観点から、データ線容量が小さい方が、書き込みや消
去、読み出し等のメモリ動作時に充放電の時間が短いた
め高速動作に適しており、また充放電する電荷量も少な
くて済むため低消費電力で動作する。同様なことがワー
ド線についても言える。他方、記憶容量の大容量化に伴
い、微細化を考慮に入れてもメモリセルアレイ領域の大
きさは増大している。このためアレイの端から端までデ
ータ線やワード線を走らせると長さが長くなり、容量が
大きくなってしまう。この問題に対する解決法としてセ
ルアレイをより小さな単位に分割し、この単位で書き込
みや読み出し等を行う方法がある。しかし、セルアレイ
を小さな単位に分割し、各々にセンスアンプ、ワード線
駆動回路等の周辺回路を用意すると面積が増大しコスト
が増大してしまうという新たな問題が生じる。
【０００６】さらに、コスト削減や、メモリとプロセッ
サ間のデータ転送速度向上のためにＤＲＡＭやフラッシ
ュメモリのオンチップ化が有効な手段である。しかし、
メモリセル作製プロセスとロジック用CMOS作製プロセス
の整合性の問題から、メモリ性能とロジック性能を両立
させるのは困難である。
サ間のデータ転送速度向上のためにＤＲＡＭやフラッシ
ュメモリのオンチップ化が有効な手段である。しかし、
メモリセル作製プロセスとロジック用CMOS作製プロセス
の整合性の問題から、メモリ性能とロジック性能を両立
させるのは困難である。
【０００７】そこで、本発明の目的とするところは、高
速書換を可能としながら面積増大の少ない半導体記憶装
置を提供することである。また、小面積で大容量、また
は高速動作、低消費電力動作の半導体記憶装置を提供す
ることである。さらに、作製が容易で、ロジック性能を
損なうことなく同一チップ上に大規模メモリを搭載する
ことのできるデータ処理装置を提供することも目的とす
る。
速書換を可能としながら面積増大の少ない半導体記憶装
置を提供することである。また、小面積で大容量、また
は高速動作、低消費電力動作の半導体記憶装置を提供す
ることである。さらに、作製が容易で、ロジック性能を
損なうことなく同一チップ上に大規模メモリを搭載する
ことのできるデータ処理装置を提供することも目的とす
る。
【０００８】
【課題を解決するための手段】発明者等はＣＭＯＳ回路
とＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等のメモリを
同一チップ上に構成するにあたり、素子間ばらつきが小
さくモビリティも大きく取れることから高速動作が可能
な半導体基板表面にＣＭＯＳ回路を、素子分離が容易で
小面積メモリセルが構成でき、高集積化が可能な絶縁膜
上にメモリ部分を形成すべきというアイデアを着想し
た。また階層化した２種以上のメモリを同一チップ内に
持つ半導体装置においても、半導体基板表面に高速のメ
モリを、絶縁膜上に相対的に書込み、読出しが低速のメ
モリを高集積に構成することが装置の高機能化に好適で
あるということを着想した。
とＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等のメモリを
同一チップ上に構成するにあたり、素子間ばらつきが小
さくモビリティも大きく取れることから高速動作が可能
な半導体基板表面にＣＭＯＳ回路を、素子分離が容易で
小面積メモリセルが構成でき、高集積化が可能な絶縁膜
上にメモリ部分を形成すべきというアイデアを着想し
た。また階層化した２種以上のメモリを同一チップ内に
持つ半導体装置においても、半導体基板表面に高速のメ
モリを、絶縁膜上に相対的に書込み、読出しが低速のメ
モリを高集積に構成することが装置の高機能化に好適で
あるということを着想した。
【０００９】本発明は、半導体基板表面にロジック回路
やバッファメモリ、センスアンプ等の周辺回路またはそ
の一部を設け、絶縁膜を介してその上にメモリセルを設
けることを特徴とする。
やバッファメモリ、センスアンプ等の周辺回路またはそ
の一部を設け、絶縁膜を介してその上にメモリセルを設
けることを特徴とする。
【００１０】詳しく述べると、本発明の代表的な実施形
態による半導体記憶装置またはデータ処理装置は、同一
チップ上に構成された二種類以上のメモリセルアレーを
有し、上記メモリセルアレーの少なくとも二種類が上下
の位置関係に設けられていることを特徴とする。
態による半導体記憶装置またはデータ処理装置は、同一
チップ上に構成された二種類以上のメモリセルアレーを
有し、上記メモリセルアレーの少なくとも二種類が上下
の位置関係に設けられていることを特徴とする。
【００１１】又、作製が容易で、ロジック性能を損なう
ことなく同一チップ上に大規模メモリを搭載することの
できる実施形態は、絶縁膜上に設けられたソ−ス、ドレ
イン領域を有し、該ソース、ドレイン領域は互いに半導
体を介して接続され、制御電極を有し、周囲をポテンシ
ャルバリアで囲まれた記憶領域を少なくとも一個有し、
該制御電極とソース、ドレイン領域との間に電圧を印加
することで、該記憶領域への電荷注入または記憶領域か
らの電荷放出を行い、上記記憶領域に蓄積した電荷量の
大小によりソース、ドレイン間のコンダクタンスが変化
することを用いて記憶を行う半導体記憶素子を有し、上
記半導体記憶素子を複数個行列状に並べる構造を有し、
基板表面に設けられた複数個のトランジスタを有し、上
記行列状に並んだ半導体記憶素子と上記複数個のトラン
ジスタの位置関係が実質的に上下である部分が存在する
ことを特徴とする。
ことなく同一チップ上に大規模メモリを搭載することの
できる実施形態は、絶縁膜上に設けられたソ−ス、ドレ
イン領域を有し、該ソース、ドレイン領域は互いに半導
体を介して接続され、制御電極を有し、周囲をポテンシ
ャルバリアで囲まれた記憶領域を少なくとも一個有し、
該制御電極とソース、ドレイン領域との間に電圧を印加
することで、該記憶領域への電荷注入または記憶領域か
らの電荷放出を行い、上記記憶領域に蓄積した電荷量の
大小によりソース、ドレイン間のコンダクタンスが変化
することを用いて記憶を行う半導体記憶素子を有し、上
記半導体記憶素子を複数個行列状に並べる構造を有し、
基板表面に設けられた複数個のトランジスタを有し、上
記行列状に並んだ半導体記憶素子と上記複数個のトラン
ジスタの位置関係が実質的に上下である部分が存在する
ことを特徴とする。
【００１２】本発明の他の手段、目的と特徴は、以下の
実施の形態から明らかになろう。
実施の形態から明らかになろう。
【００１３】
【発明の実施の形態】（実施例１）本発明の第１の実施
の形態による記憶装置またはデータ処理装置を説明す
る。図２に記憶装置のメモリセルアレイ部分の概念図を
示す。図２(a)では、シリコン基板表面を用いてセンス
アンプ、ドライバ他の周辺回路５１を構成し、その上に
絶縁膜を介してメモリセルアレイ５２が設けられてい
る。この構成によれば、メモリセルアレイと周辺回路と
を同一面内に構成した場合と比べ、小面積で記憶装置が
構成できる。また、この構成はメモリセルから周辺回路
までの配線長を短く出来るため高速化にも適している。
なお、絶縁膜上のメモリセルアレイは半導体メモリに限
られず、ＭＲＡＭ（magnetic random access memory）
のような他の材料を用いるメモリでもよい。ＭＲＡＭと
は、二つの磁性体薄膜の磁化の向きが平行か反平行かで
磁性体間に挟まれた導体の抵抗が変化する現象あるい
は、二つの磁性体薄膜の磁化の向きが平行か反平行かで
磁性体間をトンネル電流が変化する現象を利用して、情
報を記憶するものである。
の形態による記憶装置またはデータ処理装置を説明す
る。図２に記憶装置のメモリセルアレイ部分の概念図を
示す。図２(a)では、シリコン基板表面を用いてセンス
アンプ、ドライバ他の周辺回路５１を構成し、その上に
絶縁膜を介してメモリセルアレイ５２が設けられてい
る。この構成によれば、メモリセルアレイと周辺回路と
を同一面内に構成した場合と比べ、小面積で記憶装置が
構成できる。また、この構成はメモリセルから周辺回路
までの配線長を短く出来るため高速化にも適している。
なお、絶縁膜上のメモリセルアレイは半導体メモリに限
られず、ＭＲＡＭ（magnetic random access memory）
のような他の材料を用いるメモリでもよい。ＭＲＡＭと
は、二つの磁性体薄膜の磁化の向きが平行か反平行かで
磁性体間に挟まれた導体の抵抗が変化する現象あるい
は、二つの磁性体薄膜の磁化の向きが平行か反平行かで
磁性体間をトンネル電流が変化する現象を利用して、情
報を記憶するものである。
【００１４】図２(b)はメモリセルアレイの書換高速化
に適した構成を説明するものである。一般にフラッシュ
メモリ、ＤＲＡＭ等高集積性に優れたメモリはセルサイ
ズが小さい反面書き込み、読み出し等の動作速度が遅く
なる。特に、フラッシュメモリに代表される不揮発性メ
モリは書き込み・消去に時間がかかるため、書き換え時
には、一旦高速に書換可能なバッファメモリ（例えばＳ
ＲＡＭ）に情報を格納し、その後フラッシュメモリにバ
ッファメモリの情報を転送し、書き込みを行うのが一般
的である。本構成では、基板表面に高速書き換え可能な
メモリセルアレイ５３を形成し、絶縁膜上に基板表面に
形成されたメモリセルアレイよりも高集積のメモリセル
アレイ５４を形成する。高速書き換え可能なメモリセル
アレイ５３はメモリセルアレイ５４よりは低集積ながら
より小容量であるため、高集積メモリセルアレイ５４に
対して３次元的に形成できる。このため、同一面内に一
列に高集積メモリセルアレイ５４と高速書換メモリセル
アレイ５３とを形成する場合と比較し、面積的に有利で
ある。
に適した構成を説明するものである。一般にフラッシュ
メモリ、ＤＲＡＭ等高集積性に優れたメモリはセルサイ
ズが小さい反面書き込み、読み出し等の動作速度が遅く
なる。特に、フラッシュメモリに代表される不揮発性メ
モリは書き込み・消去に時間がかかるため、書き換え時
には、一旦高速に書換可能なバッファメモリ（例えばＳ
ＲＡＭ）に情報を格納し、その後フラッシュメモリにバ
ッファメモリの情報を転送し、書き込みを行うのが一般
的である。本構成では、基板表面に高速書き換え可能な
メモリセルアレイ５３を形成し、絶縁膜上に基板表面に
形成されたメモリセルアレイよりも高集積のメモリセル
アレイ５４を形成する。高速書き換え可能なメモリセル
アレイ５３はメモリセルアレイ５４よりは低集積ながら
より小容量であるため、高集積メモリセルアレイ５４に
対して３次元的に形成できる。このため、同一面内に一
列に高集積メモリセルアレイ５４と高速書換メモリセル
アレイ５３とを形成する場合と比較し、面積的に有利で
ある。
【００１５】図１にこのような３次元的に形成したメモ
リセルアレイの断面図を示す。図１では半導体基板表面
には、周辺回路または高速書き換え可能なメモリセルア
レイを構成するトランジスタが形成され、絶縁膜上のメ
モリセル（上部メモリセルという）として、フラッシュ
メモリを構成した例を示している。厚さ５０ｎｍの高濃
度ｎ型の多結晶シリコンから成るソース領域（ソース
線）１及びドレイン領域（ローカルデータ線）２は厚さ
１０ｎｍの低濃度ｐ型の多結晶シリコンのチャネル３で
接続されている。ソース領域１、ドレイン領域２、チャ
ネル３上に形成された絶縁膜に周囲を囲まれた厚さ２０
ｎｍのｎ型多結晶シリコンからなる浮遊ゲート４を有
し、さらにタングステンによって裏打ちされたｎ型多結
晶シリコンの制御ゲート（ワード線）５が設けられてい
る。
リセルアレイの断面図を示す。図１では半導体基板表面
には、周辺回路または高速書き換え可能なメモリセルア
レイを構成するトランジスタが形成され、絶縁膜上のメ
モリセル（上部メモリセルという）として、フラッシュ
メモリを構成した例を示している。厚さ５０ｎｍの高濃
度ｎ型の多結晶シリコンから成るソース領域（ソース
線）１及びドレイン領域（ローカルデータ線）２は厚さ
１０ｎｍの低濃度ｐ型の多結晶シリコンのチャネル３で
接続されている。ソース領域１、ドレイン領域２、チャ
ネル３上に形成された絶縁膜に周囲を囲まれた厚さ２０
ｎｍのｎ型多結晶シリコンからなる浮遊ゲート４を有
し、さらにタングステンによって裏打ちされたｎ型多結
晶シリコンの制御ゲート（ワード線）５が設けられてい
る。
【００１６】情報記憶動作はソース、ドレインに対して
相対的に正（例えば２０Ｖ）または負（例えば−１８
Ｖ）の大きい電圧を印加することで電荷を厚さ８ｎｍの
トンネル絶縁膜１１中を移動させることで行う。読み出
しは浮遊ゲート４内の電荷量によってゲート５、ソース
１、ドレイン２、チャネル３から成るトランジスタのし
きい電圧が変化することを利用する。
相対的に正（例えば２０Ｖ）または負（例えば−１８
Ｖ）の大きい電圧を印加することで電荷を厚さ８ｎｍの
トンネル絶縁膜１１中を移動させることで行う。読み出
しは浮遊ゲート４内の電荷量によってゲート５、ソース
１、ドレイン２、チャネル３から成るトランジスタのし
きい電圧が変化することを利用する。
【００１７】次に本実施例のメモリセルアレイの製造工
程を説明する。図４から図７は一つのＳＲＡＭセルとそ
の上に形成されるフラッシュメモリセルアレイが形成さ
れる工程をレイアウト図で示している。図４中、点線で
囲った部分２１にＳＲＡＭセルが構成される。Ｐ型シリ
コン基板内にリンを打ち込み、熱を加えることでｎ型の
ウエルＮＷＥＬＬを形成する。次にこのウエル内にボロ
ンを打ち込み、熱を加えてＰ型のウエルをｎ型領域の中
に形成する。ｎ型領域中の互いに分離されたＰ型領域は
異なる電位に設定できる利点がある。トランジスタは、
このように形成されたｎ型ウエル、Ｐ型ウエルに形成す
る。
程を説明する。図４から図７は一つのＳＲＡＭセルとそ
の上に形成されるフラッシュメモリセルアレイが形成さ
れる工程をレイアウト図で示している。図４中、点線で
囲った部分２１にＳＲＡＭセルが構成される。Ｐ型シリ
コン基板内にリンを打ち込み、熱を加えることでｎ型の
ウエルＮＷＥＬＬを形成する。次にこのウエル内にボロ
ンを打ち込み、熱を加えてＰ型のウエルをｎ型領域の中
に形成する。ｎ型領域中の互いに分離されたＰ型領域は
異なる電位に設定できる利点がある。トランジスタは、
このように形成されたｎ型ウエル、Ｐ型ウエルに形成す
る。
【００１８】次にホトレジストをマスクとして基板をエ
ッチングし（パターンＬ）、この溝にＳｉＯ２膜を埋め
込み、ＳｉＯ２膜を平坦化エッチングすることで素子分
離領域８を形成する。この素子分離はＳｉ３Ｎ４膜でア
クティブ領域を覆った後に基板を酸化するＬＯＣＯＳ等
の手法を用いてもよい。次に基板表面を１５ｎｍ酸化し
てゲート酸化膜６３（図１）を形成する。一部分をレジ
スト等で覆った後、ゲート酸化膜をエッチングして除去
する。覆いを取った後再度酸化し５ｎｍのゲート酸化膜
を形成する。これは、厚いゲート酸化膜のトランジスタ
と薄いゲート酸化膜のトランジスタとを形成するためで
ある。例えば、厚いゲート酸化膜のトランジスタは高電
圧を用いるフラッシュメモリのドライバに用いる。一
方、ＳＲＡＭの用いるトランジスタは薄いゲート酸化膜
のものを用いて高速性を確保する。その上に多結晶シリ
コン膜を堆積し、ホトレジストをマスク（パターンＦ
Ｇ）に堆積した多結晶シリコン膜をエッチングし、ゲー
ト電極７を形成する。次に、ホトレジストをマスクにＰ
型ウエル内にリンを打ち込み、さらに ホトレジストを
マスクにｎ型ウエル内にボロンを打ち込み、この後Ｓｉ
Ｏ２膜を堆積してエッチングすることでゲート電極にＳ
ｉＯ２の側壁を形成する。この状態を図３に示す。次に
ホトレジストをマスクにＰ型ウエル内にリンを、ホトレ
ジストをマスクにｎ型ウエル内にボロンを打ち込むこと
で拡散層を形成する。この後ＳｉＯ２膜を堆積し、ＣＭ
Ｐ（化学的機械研磨）を行って平坦化する。次にホトレ
ジストをマスク（パターンＣＯＮＴ）にコンタクト孔９
を開け、Ｗ（タングステン）を堆積する。この後レジス
トをマスク（パターンＭ１）にＷをエッチングし、配線
パターン１００を形成する。さらにＳｉＯ２膜を堆積
し、ＣＭＰを行って平坦化する。この後レジストをマス
ク（パターンＴＣ１）に第１層配線パターン１００と接
続されるコンタクト孔を開け、Ｗを選択成長させる。こ
の状態を図５に示す。
ッチングし（パターンＬ）、この溝にＳｉＯ２膜を埋め
込み、ＳｉＯ２膜を平坦化エッチングすることで素子分
離領域８を形成する。この素子分離はＳｉ３Ｎ４膜でア
クティブ領域を覆った後に基板を酸化するＬＯＣＯＳ等
の手法を用いてもよい。次に基板表面を１５ｎｍ酸化し
てゲート酸化膜６３（図１）を形成する。一部分をレジ
スト等で覆った後、ゲート酸化膜をエッチングして除去
する。覆いを取った後再度酸化し５ｎｍのゲート酸化膜
を形成する。これは、厚いゲート酸化膜のトランジスタ
と薄いゲート酸化膜のトランジスタとを形成するためで
ある。例えば、厚いゲート酸化膜のトランジスタは高電
圧を用いるフラッシュメモリのドライバに用いる。一
方、ＳＲＡＭの用いるトランジスタは薄いゲート酸化膜
のものを用いて高速性を確保する。その上に多結晶シリ
コン膜を堆積し、ホトレジストをマスク（パターンＦ
Ｇ）に堆積した多結晶シリコン膜をエッチングし、ゲー
ト電極７を形成する。次に、ホトレジストをマスクにＰ
型ウエル内にリンを打ち込み、さらに ホトレジストを
マスクにｎ型ウエル内にボロンを打ち込み、この後Ｓｉ
Ｏ２膜を堆積してエッチングすることでゲート電極にＳ
ｉＯ２の側壁を形成する。この状態を図３に示す。次に
ホトレジストをマスクにＰ型ウエル内にリンを、ホトレ
ジストをマスクにｎ型ウエル内にボロンを打ち込むこと
で拡散層を形成する。この後ＳｉＯ２膜を堆積し、ＣＭ
Ｐ（化学的機械研磨）を行って平坦化する。次にホトレ
ジストをマスク（パターンＣＯＮＴ）にコンタクト孔９
を開け、Ｗ（タングステン）を堆積する。この後レジス
トをマスク（パターンＭ１）にＷをエッチングし、配線
パターン１００を形成する。さらにＳｉＯ２膜を堆積
し、ＣＭＰを行って平坦化する。この後レジストをマス
ク（パターンＴＣ１）に第１層配線パターン１００と接
続されるコンタクト孔を開け、Ｗを選択成長させる。こ
の状態を図５に示す。
【００１９】その上にＷを堆積し、ホトレジストをマス
ク（パターンＭ２）にエッチングし、第２層配線パター
ン１０を形成する。グローバルデータ線はこの層で形成
する。この後ＳｉＯ２膜を堆積し、ＣＭＰを行って平坦
化する。再びホトレジストをマスク（パターンＴＣ２）
に第２層配線パターン（グローバルデータ線）１０とそ
の上層の配線パターン（データ線１）とを接続するため
のコンタクト孔を開け、Ｗを選択成長させる。この状態
を図６に示す。
ク（パターンＭ２）にエッチングし、第２層配線パター
ン１０を形成する。グローバルデータ線はこの層で形成
する。この後ＳｉＯ２膜を堆積し、ＣＭＰを行って平坦
化する。再びホトレジストをマスク（パターンＴＣ２）
に第２層配線パターン（グローバルデータ線）１０とそ
の上層の配線パターン（データ線１）とを接続するため
のコンタクト孔を開け、Ｗを選択成長させる。この状態
を図６に示す。
【００２０】さらに厚さ５０ｎｍのｎ型多結晶シリコン
膜を堆積し、レジストをマスク（パターンＤＬ）に多結
晶シリコン膜をエッチングし、データ線１、ソース線２
を形成する。この状態を図７に示す。なお、図１は図７
のＡ−Ｂでの断面図である。この上に厚さ１０ｎｍのＰ
型の多結晶シリコン膜を堆積する。レジストをマスクに
エッチングを行いチャネル３を形成する。厚さ１０ｎｍ
の Ｐ型の多結晶シリコン膜を堆積し、レジストをマス
クにエッチングを行いフローティングゲート４を形成す
る。さらに厚さ１２ｎｍのＳｉＯ２絶縁膜１４、厚さ４
０ｎｍの多結晶シリコン膜、厚さ３０ｎｍのＷを堆積す
る。この後レジストをマスク（パターンＷＬ）にＷ及び
多結晶シリコン膜をエッチングし、ワード線５を形成す
る。さらにＳｉＯ２膜を堆積し、平坦化を行い、レジス
トをマスクにコンタクト孔を開け、ＴｉＮ（チタンナイ
トライド）、Ａｌ（アルミニウム）を堆積する。ホトレ
ジストをマスクに金属をエッチングし、配線パターンを
形成する。
膜を堆積し、レジストをマスク（パターンＤＬ）に多結
晶シリコン膜をエッチングし、データ線１、ソース線２
を形成する。この状態を図７に示す。なお、図１は図７
のＡ−Ｂでの断面図である。この上に厚さ１０ｎｍのＰ
型の多結晶シリコン膜を堆積する。レジストをマスクに
エッチングを行いチャネル３を形成する。厚さ１０ｎｍ
の Ｐ型の多結晶シリコン膜を堆積し、レジストをマス
クにエッチングを行いフローティングゲート４を形成す
る。さらに厚さ１２ｎｍのＳｉＯ２絶縁膜１４、厚さ４
０ｎｍの多結晶シリコン膜、厚さ３０ｎｍのＷを堆積す
る。この後レジストをマスク（パターンＷＬ）にＷ及び
多結晶シリコン膜をエッチングし、ワード線５を形成す
る。さらにＳｉＯ２膜を堆積し、平坦化を行い、レジス
トをマスクにコンタクト孔を開け、ＴｉＮ（チタンナイ
トライド）、Ａｌ（アルミニウム）を堆積する。ホトレ
ジストをマスクに金属をエッチングし、配線パターンを
形成する。
【００２１】ここでフラッシュメモリのチャネルの多結
晶シリコン膜が１０ｎｍと薄いため短チャネル効果の影
響が少なく、微細化に適するという特徴がある。またチ
ャネルに不純物を導入せずイントリンシックとしても構
わない。チャネルを完全に空乏化することでオフ状態を
作るからである。またローカルデータ線を金属で形成し
ても構わない。フラッシュメモリセル形成のプロセスは
ＭＯＳデバイスのプロセスと共通化困難であり、通常別
工程で形成する。一方高耐圧のドライバ回路を除きＳＲ
ＡＭや周辺回路は同時形成可能である。また絶縁膜上に
形成するメモリセルは素子分離が容易である。従って本
発明の製造工程数は従来のフラッシュメモリ製造工程と
比較してほとんど増加しない。
晶シリコン膜が１０ｎｍと薄いため短チャネル効果の影
響が少なく、微細化に適するという特徴がある。またチ
ャネルに不純物を導入せずイントリンシックとしても構
わない。チャネルを完全に空乏化することでオフ状態を
作るからである。またローカルデータ線を金属で形成し
ても構わない。フラッシュメモリセル形成のプロセスは
ＭＯＳデバイスのプロセスと共通化困難であり、通常別
工程で形成する。一方高耐圧のドライバ回路を除きＳＲ
ＡＭや周辺回路は同時形成可能である。また絶縁膜上に
形成するメモリセルは素子分離が容易である。従って本
発明の製造工程数は従来のフラッシュメモリ製造工程と
比較してほとんど増加しない。
【００２２】なお、ここでは上層のフラッシュメモリ形
成前の配線材料にＷを用いたがこれは多結晶シリコン膜
形成及び不純物の活性化での耐熱性を考慮したためであ
る。他にＴｉＮやＴａ（タンタル）等の高融点材料を用
いても構わない。一方、フラッシュメモリ形成後の上層
の配線材料にはＡｌを用いることができる。Ａｌ配線と
する場合にはより安価に実現できる。
成前の配線材料にＷを用いたがこれは多結晶シリコン膜
形成及び不純物の活性化での耐熱性を考慮したためであ
る。他にＴｉＮやＴａ（タンタル）等の高融点材料を用
いても構わない。一方、フラッシュメモリ形成後の上層
の配線材料にはＡｌを用いることができる。Ａｌ配線と
する場合にはより安価に実現できる。
【００２３】図２２に本発明による記憶装置のブロック
図を示す。また、図２２におけるフラッシュメモリアレ
イとＳＲＡＭアレイとの結合関係を図２１に示す。ま
た、図２１のＳＲＡＭセルを図８に示す。基板表面（下
層）にはＳＲＡＭ(static random access memory)セル
にローカルデータ線との接続スイッチ(SL)及びグローバ
ルデータ線との接続スイッチ(SG)を備えたものを単位構
造とするセルアレイが設けられている。同一グローバル
データ線につながるローカルデータ線は分割し、各々接
続スイッチ(SG)を介してグローバルデータ線に接続され
る。
図を示す。また、図２２におけるフラッシュメモリアレ
イとＳＲＡＭアレイとの結合関係を図２１に示す。ま
た、図２１のＳＲＡＭセルを図８に示す。基板表面（下
層）にはＳＲＡＭ(static random access memory)セル
にローカルデータ線との接続スイッチ(SL)及びグローバ
ルデータ線との接続スイッチ(SG)を備えたものを単位構
造とするセルアレイが設けられている。同一グローバル
データ線につながるローカルデータ線は分割し、各々接
続スイッチ(SG)を介してグローバルデータ線に接続され
る。
【００２４】本実施例では一本のグローバルデータ線に
１２８本のローカルデータ線を接続する構成を採った。
分割の概略を図１１に示す。高集積メモリ（フラッシュ
メモリ）のセルアレイは１２８分割され、各々一列の高
速メモリ（ＳＲＡＭ）をアレイ下に有している。この一
組をメモリマットと呼ぶこととする。ローカルデータ線
はメモリマット内を繋ぎ、メモリマット間はグローバル
データ線で接続される。書込みあるいは消去の単位をセ
クタと呼び、同じワード線で駆動される。次に説明する
ように高速書込みあるいは高速読み出しを行うためには
連続したデータ列を異なるメモリマットのセクタに格納
することが重要である。従って例えば図１１のように連
続するセクタ番号を異なるマットに割り振る。マット内
で連続させてセクタ番号を割り振ってしまい、書込み動
作時にコントローラが異なるマットに属するとびとびの
セクタ番号を選択する方式を採っても構わない。ＳＲＡ
Ｍに対して二つのスイッチSL、SGが直列に入る本実施例
の接続は、実施例２のように並列に入る場合と比べて小
面積のレイアウトがしやすい。また、スイッチSLをオ
フ、スイッチSGをオンとするとグローバルデータ線を通
じてＳＲＡＭの保持情報を失うことなくフラッシュメモ
リの情報を外部とやり取りすることも可能である。
１２８本のローカルデータ線を接続する構成を採った。
分割の概略を図１１に示す。高集積メモリ（フラッシュ
メモリ）のセルアレイは１２８分割され、各々一列の高
速メモリ（ＳＲＡＭ）をアレイ下に有している。この一
組をメモリマットと呼ぶこととする。ローカルデータ線
はメモリマット内を繋ぎ、メモリマット間はグローバル
データ線で接続される。書込みあるいは消去の単位をセ
クタと呼び、同じワード線で駆動される。次に説明する
ように高速書込みあるいは高速読み出しを行うためには
連続したデータ列を異なるメモリマットのセクタに格納
することが重要である。従って例えば図１１のように連
続するセクタ番号を異なるマットに割り振る。マット内
で連続させてセクタ番号を割り振ってしまい、書込み動
作時にコントローラが異なるマットに属するとびとびの
セクタ番号を選択する方式を採っても構わない。ＳＲＡ
Ｍに対して二つのスイッチSL、SGが直列に入る本実施例
の接続は、実施例２のように並列に入る場合と比べて小
面積のレイアウトがしやすい。また、スイッチSLをオ
フ、スイッチSGをオンとするとグローバルデータ線を通
じてＳＲＡＭの保持情報を失うことなくフラッシュメモ
リの情報を外部とやり取りすることも可能である。
【００２５】次に本実施例の記憶装置の動作を説明す
る。まず情報書込みにおいては書込み情報をグローバル
データ線１３にロードする。例えば情報が「０」か
「１」かによって電圧を０Ｖと５Ｖに設定する。ペアと
なるグローバルデータ線１８には反転情報をロードする
のは言うまでもない。この時書込みたいローカルデータ
線１２及びこれにつながるＳＲＡＭセルに対してＳＬ、
ＳＧを導通（オン）状態にし、同一グローバル線につな
がる他のローカルデータ線とのＳＧは非導通（オフ）状
態とする。 ＳＲＡＭセルをオンとし、ロードされた情
報をＳＲＡＭに記憶する。時間ｔ１の後ＳＧをオフ状態
とし、グローバルデータ線１３に次の書込み情報をロー
ドする。このロード、ストア動作はＳＲＡＭに書込む動
作であり、フラッシュメモリの平均書込み時間よりも短
いサイクルで動作可能である。他方、ＳＧをオフ状態に
することでグローバルデータ線１３から切り離されたロ
ーカルデータ線１２はＳＲＡＭセルによってhighまたは
lowに情報が保持されている。従って、ＳＬをオフと
し、ソース線をこのlow電圧よりも高い電位（例えば５
Ｖ）に設定し、フラッシュメモリのワード線２０に書込
み電圧（例えば２０Ｖ）を印加することで、情報をフラ
ッシュメモリに書込むことが可能である。ここでロード
された電圧が５Ｖの場合ワード線２０とデータ線１２の
相対電位差は１５Ｖであり、ロードされた電圧が０Ｖの
場合の相対電位差は２０Ｖよりも小さいためトンネル電
流が小さく、しきい電圧は相対的に低くなる。ＳＬをオ
フ後はＳＲＡＭをオフ状態にしてよい。このフラッシュ
メモリへの書込み動作は次にこのローカルデータ線１２
が選択されるまでに終了すればよい。
る。まず情報書込みにおいては書込み情報をグローバル
データ線１３にロードする。例えば情報が「０」か
「１」かによって電圧を０Ｖと５Ｖに設定する。ペアと
なるグローバルデータ線１８には反転情報をロードする
のは言うまでもない。この時書込みたいローカルデータ
線１２及びこれにつながるＳＲＡＭセルに対してＳＬ、
ＳＧを導通（オン）状態にし、同一グローバル線につな
がる他のローカルデータ線とのＳＧは非導通（オフ）状
態とする。 ＳＲＡＭセルをオンとし、ロードされた情
報をＳＲＡＭに記憶する。時間ｔ１の後ＳＧをオフ状態
とし、グローバルデータ線１３に次の書込み情報をロー
ドする。このロード、ストア動作はＳＲＡＭに書込む動
作であり、フラッシュメモリの平均書込み時間よりも短
いサイクルで動作可能である。他方、ＳＧをオフ状態に
することでグローバルデータ線１３から切り離されたロ
ーカルデータ線１２はＳＲＡＭセルによってhighまたは
lowに情報が保持されている。従って、ＳＬをオフと
し、ソース線をこのlow電圧よりも高い電位（例えば５
Ｖ）に設定し、フラッシュメモリのワード線２０に書込
み電圧（例えば２０Ｖ）を印加することで、情報をフラ
ッシュメモリに書込むことが可能である。ここでロード
された電圧が５Ｖの場合ワード線２０とデータ線１２の
相対電位差は１５Ｖであり、ロードされた電圧が０Ｖの
場合の相対電位差は２０Ｖよりも小さいためトンネル電
流が小さく、しきい電圧は相対的に低くなる。ＳＬをオ
フ後はＳＲＡＭをオフ状態にしてよい。このフラッシュ
メモリへの書込み動作は次にこのローカルデータ線１２
が選択されるまでに終了すればよい。
【００２６】本実施例では１２８本のローカルデータ線
を順次選択して書込む方式を採った。従ってＳＲＡＭへ
の書込み動作はフラッシュメモリへの書込み動作よりも
二桁高速化でき、高速の書換が実現される。特に書込み
前にセル情報の消去動作を入れる場合には消去と書込み
を続けて行う必要があり、時間がかかるため本発明の効
果は大きい。
を順次選択して書込む方式を採った。従ってＳＲＡＭへ
の書込み動作はフラッシュメモリへの書込み動作よりも
二桁高速化でき、高速の書換が実現される。特に書込み
前にセル情報の消去動作を入れる場合には消去と書込み
を続けて行う必要があり、時間がかかるため本発明の効
果は大きい。
【００２７】読み出し動作では、まずグローバルデータ
線１３をプリチャージし、ＳＬ、ＳＧをオンとしてロー
カルデータ線１２をプリチャージする。このときローカ
ルデータ線１２に接続されているグローバルデータ線１
３の電位設定をペアとなるグローバルデータ線１８の電
位よりも高く設定する。ＳＧをオフにしてフラッシュメ
モリのソース線１９をプリチャージ電圧よりも低く設定
し（例えば０Ｖ）、ワード線２０を読み出し電圧に設定
する。この読み出し電圧はメモリセルの低しきい電圧状
態のしきい電圧より大きく、高しきい電圧状態のしきい
電圧より小さく設定する。所定の時間後ＳＲＡＭをオン
とするとＳＲＡＭはセンスアンプとして働き、情報の一
次読み出しが出来る。ここで書込み時にローカルデータ
線の電位をhighとした場合フラッシュメモリのしきい電
圧は低いため電流が大きく流れ、ローカルデータ線１２
の電位は急速に下がる。一方データ線lowで書込んだ場
合ローカルデータ線１２の電位変化は緩やかである。従
ってhigh書込みの場合のノードＮ１の電位＜ノードＮ２
の電位＜low書込みの場合のノードＮ１の電位という不
等式が成立するタイミングが存在し、ここでセンスアン
プを起動するように設計を行う。一次読み出しの次にＳ
Ｇをオンとして読み出し結果をグローバルデータ線１３
にロードする。必要に応じてさらに外部に設けたセンス
アンプで増幅してもよい。ここで書込み時のデータとこ
れを読み出した時で電圧の情報が丁度反転している。従
って外部に転送する場合反転させて送る。尚、書込み時
に反転情報を書込んでも構わない。また、読み出し時に
フラッシュメモリのソース線１９をプリチャージ電圧よ
りも高く設定すると上記説明とノード電位の大小関係が
逆転し、書込み時と同じ大小関係で読み出しが可能とな
る。ここで一次読み出し動作はグローバルデータ線プリ
チャージ後はローカルデータ線レベルで行われるため、
同じグローバルデータ線で駆動される複数のローカルデ
ータ線で同時に行える。つまり単位ローカルデータ線レ
ベルで増幅動作に時間がかかっても、グローバルデータ
線へのロードはＳＲＡＭからの読み出しであるため順次
高速に行え、データ転送レートは高くなる。特に本実施
例では多結晶シリコンでローカルデータ線を構成するた
め金属配線と比べて抵抗が高く、単位セルレベルでは読
み出しに時間がかかる傾向にあるが、本実施例の構成を
採ることでメモリチップ全体としてのデータ転送レート
を通常のフラッシュメモリチップよりも大きくすること
が可能である。本実施例ではダミーメモリセルを用いな
い電圧センスの読み出し方式をとったが、ダミーセル方
式や電流センス等他の読み出し方式を用いてもよい。さ
らに、本実施例ではＳＲＡＭがフラッシュメモリへの情
報書込み時のバッファメモリとフラッシュメモリの保持
情報読み出し時の一次センスアンプを兼ねていたが、Ｓ
ＲＡＭをこれらのうち一方の機能のみに使うことも可能
である。 （実施例２）図９、図１０、図１３は本発明の別の実施
例による記憶装置を示す。図９は図８に開示したＳＲＡ
Ｍセルの別の構成例である。図１０、図１３は実施例１
のフラッシュメモリ部分に用いるメモリの断面構造図及
びセルアレイの回路図である。これらを除いては実施例
１と同様であり、以下では違いについて説明する。図９
は選択トランジスタＳＦの接続関係が図８のＳＬとは異
なっている。ＳＦがオフの状態では通常のＳＲＡＭと同
じ構成となるため、実施例１のようにより低速、高集積
のメモリのバッファメモリの機能として用いるだけでな
く、２次キャッシュ等の純粋にＳＲＡＭとしての使用も
可能である。高集積メモリへのアクセスの必要が生じた
時に実施例１と同様の使い方に切り替える。またＳＲＡ
Ｍにグローバルデータ線から情報を書き込む場合もＳＦ
をオフとしておけばローカルデータ線の分の容量を充電
しなくてよいため高速に動作できる。さらに図９はＳＲ
ＡＭもしくはセンスアンプのオンオフ用スイッチＭ１、
Ｍ２をセル内に有している点でも図８と異なっている。
実施例１の場合電源線１４，１８には共通のオンオフ用
トランジスタを設けてＳＲＡＭもしくはセンスアンプの
オンオフを行う。これは本実施例よりもトランジスタが
少なく、これらを駆動する信号線２２，２３も不要であ
るため小面積であるが、充放電の時間や消費電力が少な
くない。本実施例では各セル毎にスイッチを有するた
め、高速で消費電力も小さく、動作も安定する。
線１３をプリチャージし、ＳＬ、ＳＧをオンとしてロー
カルデータ線１２をプリチャージする。このときローカ
ルデータ線１２に接続されているグローバルデータ線１
３の電位設定をペアとなるグローバルデータ線１８の電
位よりも高く設定する。ＳＧをオフにしてフラッシュメ
モリのソース線１９をプリチャージ電圧よりも低く設定
し（例えば０Ｖ）、ワード線２０を読み出し電圧に設定
する。この読み出し電圧はメモリセルの低しきい電圧状
態のしきい電圧より大きく、高しきい電圧状態のしきい
電圧より小さく設定する。所定の時間後ＳＲＡＭをオン
とするとＳＲＡＭはセンスアンプとして働き、情報の一
次読み出しが出来る。ここで書込み時にローカルデータ
線の電位をhighとした場合フラッシュメモリのしきい電
圧は低いため電流が大きく流れ、ローカルデータ線１２
の電位は急速に下がる。一方データ線lowで書込んだ場
合ローカルデータ線１２の電位変化は緩やかである。従
ってhigh書込みの場合のノードＮ１の電位＜ノードＮ２
の電位＜low書込みの場合のノードＮ１の電位という不
等式が成立するタイミングが存在し、ここでセンスアン
プを起動するように設計を行う。一次読み出しの次にＳ
Ｇをオンとして読み出し結果をグローバルデータ線１３
にロードする。必要に応じてさらに外部に設けたセンス
アンプで増幅してもよい。ここで書込み時のデータとこ
れを読み出した時で電圧の情報が丁度反転している。従
って外部に転送する場合反転させて送る。尚、書込み時
に反転情報を書込んでも構わない。また、読み出し時に
フラッシュメモリのソース線１９をプリチャージ電圧よ
りも高く設定すると上記説明とノード電位の大小関係が
逆転し、書込み時と同じ大小関係で読み出しが可能とな
る。ここで一次読み出し動作はグローバルデータ線プリ
チャージ後はローカルデータ線レベルで行われるため、
同じグローバルデータ線で駆動される複数のローカルデ
ータ線で同時に行える。つまり単位ローカルデータ線レ
ベルで増幅動作に時間がかかっても、グローバルデータ
線へのロードはＳＲＡＭからの読み出しであるため順次
高速に行え、データ転送レートは高くなる。特に本実施
例では多結晶シリコンでローカルデータ線を構成するた
め金属配線と比べて抵抗が高く、単位セルレベルでは読
み出しに時間がかかる傾向にあるが、本実施例の構成を
採ることでメモリチップ全体としてのデータ転送レート
を通常のフラッシュメモリチップよりも大きくすること
が可能である。本実施例ではダミーメモリセルを用いな
い電圧センスの読み出し方式をとったが、ダミーセル方
式や電流センス等他の読み出し方式を用いてもよい。さ
らに、本実施例ではＳＲＡＭがフラッシュメモリへの情
報書込み時のバッファメモリとフラッシュメモリの保持
情報読み出し時の一次センスアンプを兼ねていたが、Ｓ
ＲＡＭをこれらのうち一方の機能のみに使うことも可能
である。 （実施例２）図９、図１０、図１３は本発明の別の実施
例による記憶装置を示す。図９は図８に開示したＳＲＡ
Ｍセルの別の構成例である。図１０、図１３は実施例１
のフラッシュメモリ部分に用いるメモリの断面構造図及
びセルアレイの回路図である。これらを除いては実施例
１と同様であり、以下では違いについて説明する。図９
は選択トランジスタＳＦの接続関係が図８のＳＬとは異
なっている。ＳＦがオフの状態では通常のＳＲＡＭと同
じ構成となるため、実施例１のようにより低速、高集積
のメモリのバッファメモリの機能として用いるだけでな
く、２次キャッシュ等の純粋にＳＲＡＭとしての使用も
可能である。高集積メモリへのアクセスの必要が生じた
時に実施例１と同様の使い方に切り替える。またＳＲＡ
Ｍにグローバルデータ線から情報を書き込む場合もＳＦ
をオフとしておけばローカルデータ線の分の容量を充電
しなくてよいため高速に動作できる。さらに図９はＳＲ
ＡＭもしくはセンスアンプのオンオフ用スイッチＭ１、
Ｍ２をセル内に有している点でも図８と異なっている。
実施例１の場合電源線１４，１８には共通のオンオフ用
トランジスタを設けてＳＲＡＭもしくはセンスアンプの
オンオフを行う。これは本実施例よりもトランジスタが
少なく、これらを駆動する信号線２２，２３も不要であ
るため小面積であるが、充放電の時間や消費電力が少な
くない。本実施例では各セル毎にスイッチを有するた
め、高速で消費電力も小さく、動作も安定する。
【００２８】次に図１０のメモリセルについて説明す
る。低抵抗の半導体あるいは金属のソース線２４、ロー
カルデータ線２５が半導体薄膜のチャネル２６で接続さ
れている。チャネル近傍に半導体あるいは金属からな
り、粒径平均が３ｎｍの微小粒２７が密度１平方センチ
メートル当たり１０の１２乗個の密度で形成されてい
る。本実施例ではシリコンで微小粒２７を形成した。チ
ャネルとシリコン微小粒間には厚さ６ｎｍで表面を窒化
したＳｉＯ２膜２８がある。また、シリコン微小粒の上
には厚さ８ｎｍで表面を窒化したＳｉＯ２膜３０が設け
られ、その上にｎ型多結晶シリコンとＷの二重構造のワ
ード線２９が形成されている。動作における印加電圧の
大小関係は実施例１と同様である。以下では簡単のため
キャリアを電子として説明するが、キャリアは正孔でも
構わない。これは他の実施例でも同様である。キャリア
が正孔の場合には電圧関係が逆になる。一つのフローテ
ィングゲートに多くの電子を蓄積するフラッシュメモリ
と異なり一つの微小粒に一個あるいは数個の電子しか蓄
積せず、このような微小粒を多く用意して単位セルが構
成されている。蓄積電子が分散されているため情報の書
換を繰り返しても蓄積電子の保持が安定に行えるという
特徴がある。特に絶縁体上にフラッシュメモリあるいは
ＥＥＰＲＯＭを構成する場合、チャネルと電荷蓄積ノー
ドの間のトンネル絶縁膜には通常ＣＶＤ形成、あるいは
多結晶シリコン表面を酸化形成した絶縁膜を使用するこ
とになるが、単結晶シリコン基板表面を酸化して形成す
る従来のフラッシュメモリと比べて絶縁膜の信頼性が著
しく低下することが懸念される。本実施例の素子構造は
絶縁膜一部に欠陥があっても影響がごく一部にとどまる
ために信頼性に優れるという特徴がある。このためトン
ネル絶縁膜２８を薄く出来、したがって情報書換が高速
である。また蓄積する電子数が少ないため電子の注入、
放出にかかる時間が短いことからも情報書換が高速であ
る。さらに、微小粒２７が小さいため、電子が一個入っ
ただけであっても静電ポテンシャル変化が大きく、書込
み時には電子一個注入されると次の電子の注入確率が著
しく低下する。このため注入される電子個数を高精度に
制御することが可能である。
る。低抵抗の半導体あるいは金属のソース線２４、ロー
カルデータ線２５が半導体薄膜のチャネル２６で接続さ
れている。チャネル近傍に半導体あるいは金属からな
り、粒径平均が３ｎｍの微小粒２７が密度１平方センチ
メートル当たり１０の１２乗個の密度で形成されてい
る。本実施例ではシリコンで微小粒２７を形成した。チ
ャネルとシリコン微小粒間には厚さ６ｎｍで表面を窒化
したＳｉＯ２膜２８がある。また、シリコン微小粒の上
には厚さ８ｎｍで表面を窒化したＳｉＯ２膜３０が設け
られ、その上にｎ型多結晶シリコンとＷの二重構造のワ
ード線２９が形成されている。動作における印加電圧の
大小関係は実施例１と同様である。以下では簡単のため
キャリアを電子として説明するが、キャリアは正孔でも
構わない。これは他の実施例でも同様である。キャリア
が正孔の場合には電圧関係が逆になる。一つのフローテ
ィングゲートに多くの電子を蓄積するフラッシュメモリ
と異なり一つの微小粒に一個あるいは数個の電子しか蓄
積せず、このような微小粒を多く用意して単位セルが構
成されている。蓄積電子が分散されているため情報の書
換を繰り返しても蓄積電子の保持が安定に行えるという
特徴がある。特に絶縁体上にフラッシュメモリあるいは
ＥＥＰＲＯＭを構成する場合、チャネルと電荷蓄積ノー
ドの間のトンネル絶縁膜には通常ＣＶＤ形成、あるいは
多結晶シリコン表面を酸化形成した絶縁膜を使用するこ
とになるが、単結晶シリコン基板表面を酸化して形成す
る従来のフラッシュメモリと比べて絶縁膜の信頼性が著
しく低下することが懸念される。本実施例の素子構造は
絶縁膜一部に欠陥があっても影響がごく一部にとどまる
ために信頼性に優れるという特徴がある。このためトン
ネル絶縁膜２８を薄く出来、したがって情報書換が高速
である。また蓄積する電子数が少ないため電子の注入、
放出にかかる時間が短いことからも情報書換が高速であ
る。さらに、微小粒２７が小さいため、電子が一個入っ
ただけであっても静電ポテンシャル変化が大きく、書込
み時には電子一個注入されると次の電子の注入確率が著
しく低下する。このため注入される電子個数を高精度に
制御することが可能である。
【００２９】セルアレイの接続関係を図１３に示す。実
施例１では隣のセルとソース線を共有化して単位セル当
たりの面積を小さくしていたのに対して、ソース線３４
はローカルデータ線３３毎に独立とし、しかもスイッチ
Ｍ４を介してソース線用電源線３５と接続されている。
本実施例では書込み時にスイッチＭ４をオフとすること
でソース線をフローティングとし、書込み電圧印加によ
ってセルが導通状態となることでソース線３４がローカ
ルデータ線３３と同電位になるためソース線３４付近と
データ線３３付近で同様の電圧条件での微小粒への電子
注入が可能となる。このようなセルアレイ構成はフラッ
シュメモリの場合でも有効である。
施例１では隣のセルとソース線を共有化して単位セル当
たりの面積を小さくしていたのに対して、ソース線３４
はローカルデータ線３３毎に独立とし、しかもスイッチ
Ｍ４を介してソース線用電源線３５と接続されている。
本実施例では書込み時にスイッチＭ４をオフとすること
でソース線をフローティングとし、書込み電圧印加によ
ってセルが導通状態となることでソース線３４がローカ
ルデータ線３３と同電位になるためソース線３４付近と
データ線３３付近で同様の電圧条件での微小粒への電子
注入が可能となる。このようなセルアレイ構成はフラッ
シュメモリの場合でも有効である。
【００３０】また、データ線に対して本実施例の製造工
程が実施例１と異なるのは高集積メモリセル部分のみで
ある。ＴＣ２形成後ＳｉＯ２を１００ｎｍ堆積し、ホト
レジストをマスクにドライエッチすることでローカルデ
ータ線パターンの溝をＳｉＯ ２に対して形成する。２０
０ｎｍの厚さのｎ型多結晶シリコンを堆積し、ＣＭＰで
平坦化してソース線２４、ローカルデータ線２５を形成
する。膜厚１０ｎｍのノンドープの多結晶シリコン２６
と厚さ１０ｎｍのＳｉＯ２膜を堆積し、ホトレジストを
マスクにフッ酸でＳｉＯ２膜のウエットエッチングを行
う。次にＯ２プラズマを用いて常温酸化することでＳｉ
Ｏ２膜マスクの選択酸化を行いチャネルを形成する。Ｓ
ｉＯ２膜のウエットエッチング後改めてＳｉＯ２膜２８
を堆積し、表面を窒化する。シリコン微粒子２７、Ｓｉ
Ｏ２膜３０を堆積し再び表面を窒化した後、ｎ型多結晶
シリコン、Ｗを堆積する。この後ホトレジストをマスク
にドライエッチングを行いワード線２９を形成する。
程が実施例１と異なるのは高集積メモリセル部分のみで
ある。ＴＣ２形成後ＳｉＯ２を１００ｎｍ堆積し、ホト
レジストをマスクにドライエッチすることでローカルデ
ータ線パターンの溝をＳｉＯ ２に対して形成する。２０
０ｎｍの厚さのｎ型多結晶シリコンを堆積し、ＣＭＰで
平坦化してソース線２４、ローカルデータ線２５を形成
する。膜厚１０ｎｍのノンドープの多結晶シリコン２６
と厚さ１０ｎｍのＳｉＯ２膜を堆積し、ホトレジストを
マスクにフッ酸でＳｉＯ２膜のウエットエッチングを行
う。次にＯ２プラズマを用いて常温酸化することでＳｉ
Ｏ２膜マスクの選択酸化を行いチャネルを形成する。Ｓ
ｉＯ２膜のウエットエッチング後改めてＳｉＯ２膜２８
を堆積し、表面を窒化する。シリコン微粒子２７、Ｓｉ
Ｏ２膜３０を堆積し再び表面を窒化した後、ｎ型多結晶
シリコン、Ｗを堆積する。この後ホトレジストをマスク
にドライエッチングを行いワード線２９を形成する。
【００３１】実施例１と本実施例では高集積メモリに不
揮発性メモリを用いたが、揮発性メモリを用いてもよ
い。例えば図１０のメモリセルではトンネル酸化膜２６
を薄くすることで、記憶保持時間は短くなるが書換が高
速に行える。この場合情報の保持の為に定期的に情報の
読み出し、再書込みを行うリフレッシュ動作が必要とな
る。リフレッシュ動作においても本発明の構成は有効
で、メモリマット内でワード線毎に順に読み出し（一次
読み出し）とワード線への書込みパルス印加を行えばよ
い。メモリマット間で独立にリフレッシュを行うには図
１２のようにプリチャージ用電源線３１、信号線３２と
スイッチＭ３を設ける。このようにすればグローバルデ
ータ線と独立に動作可能である。ローカルデータ線単位
のリフレッシュ動作であるため充放電すべき容量が小さ
く、従って消費電力を小さくできる。また、ソース線を
０Ｖ固定とした場合実施例１で説明したようにリフレッ
シュ毎に情報が反転する。従ってリフレッシュ回数をカ
ウントする１ビットのカウンタを用意し、外部への情報
取り出し時には読み出した情報とカウンタのＥＸＯＲ(e
xclusive OR)を取って出力する。
揮発性メモリを用いたが、揮発性メモリを用いてもよ
い。例えば図１０のメモリセルではトンネル酸化膜２６
を薄くすることで、記憶保持時間は短くなるが書換が高
速に行える。この場合情報の保持の為に定期的に情報の
読み出し、再書込みを行うリフレッシュ動作が必要とな
る。リフレッシュ動作においても本発明の構成は有効
で、メモリマット内でワード線毎に順に読み出し（一次
読み出し）とワード線への書込みパルス印加を行えばよ
い。メモリマット間で独立にリフレッシュを行うには図
１２のようにプリチャージ用電源線３１、信号線３２と
スイッチＭ３を設ける。このようにすればグローバルデ
ータ線と独立に動作可能である。ローカルデータ線単位
のリフレッシュ動作であるため充放電すべき容量が小さ
く、従って消費電力を小さくできる。また、ソース線を
０Ｖ固定とした場合実施例１で説明したようにリフレッ
シュ毎に情報が反転する。従ってリフレッシュ回数をカ
ウントする１ビットのカウンタを用意し、外部への情報
取り出し時には読み出した情報とカウンタのＥＸＯＲ(e
xclusive OR)を取って出力する。
【００３２】高集積メモリとして１トランジスタと１キ
ャパシタから成る通常のＤＲＡＭを用いてもよい。メモ
リマット単位でリフレッシュ可能であるため、短いリフ
レッシュサイクルと大規模のメモリ容量の両立が可能で
ある。なお、この場合リフレッシュ毎に情報が反転する
ことはないため上記操作は不要である。加えてローカル
データ線単位での読み出し動作はデータ線容量が小さ
く、データ線の抵抗も小さいため高速に行えるという特
徴もある。 （実施例３）図１４は本発明の別の実施例による記憶装
置のセルアレイ部分の回路図を示す。高集積メモリには
フラッシュメモリを用いる。高集積メモリセル間の接続
関係は実施例２と同様である。本実施例では実施例１、
２と異なり消去をフローティングゲートへの電子注入の
意味に、書込みを注入した電子の引き抜きの意味に用い
る。また高しきい値状態を情報 「０」に、低しきい値
状態を情報「１」に対応させることとする。本実施例は
実施例１、２におけるセンス兼ラッチ回路の他にベリフ
ァイ回路をメモリマット毎に有している。フラッシュメ
モリでは書込みあるいは消去における特性の素子間のば
らつきがＤＲＡＭ、ＳＲＡＭ等に比べ比較的大きい。こ
れに対し書込み（消去）パルス印加後に読み出し動作を
行って検証し、書込みが不十分なビットに対して再度書
込み動作を実行するいわゆるベリファイ動作が有効であ
る。ベリファイ回路は図１４の回路に限らず、他の回路
を用いてもよい。また、本実施例では書込みのみベリフ
ァイを行うが消去時にもベリファイを行ってもよい。消
去時にもベリファイを行うことで書込み前のしきい電圧
分布が小さくなり、書込みベリファイに有する時間が短
縮できる。尚、実施例１、２のように消去を低しきい値
状態に定義しても構わないが、その場合電圧の大小関係
が変わる為ベリファイ回路が異なる。
ャパシタから成る通常のＤＲＡＭを用いてもよい。メモ
リマット単位でリフレッシュ可能であるため、短いリフ
レッシュサイクルと大規模のメモリ容量の両立が可能で
ある。なお、この場合リフレッシュ毎に情報が反転する
ことはないため上記操作は不要である。加えてローカル
データ線単位での読み出し動作はデータ線容量が小さ
く、データ線の抵抗も小さいため高速に行えるという特
徴もある。 （実施例３）図１４は本発明の別の実施例による記憶装
置のセルアレイ部分の回路図を示す。高集積メモリには
フラッシュメモリを用いる。高集積メモリセル間の接続
関係は実施例２と同様である。本実施例では実施例１、
２と異なり消去をフローティングゲートへの電子注入の
意味に、書込みを注入した電子の引き抜きの意味に用い
る。また高しきい値状態を情報 「０」に、低しきい値
状態を情報「１」に対応させることとする。本実施例は
実施例１、２におけるセンス兼ラッチ回路の他にベリフ
ァイ回路をメモリマット毎に有している。フラッシュメ
モリでは書込みあるいは消去における特性の素子間のば
らつきがＤＲＡＭ、ＳＲＡＭ等に比べ比較的大きい。こ
れに対し書込み（消去）パルス印加後に読み出し動作を
行って検証し、書込みが不十分なビットに対して再度書
込み動作を実行するいわゆるベリファイ動作が有効であ
る。ベリファイ回路は図１４の回路に限らず、他の回路
を用いてもよい。また、本実施例では書込みのみベリフ
ァイを行うが消去時にもベリファイを行ってもよい。消
去時にもベリファイを行うことで書込み前のしきい電圧
分布が小さくなり、書込みベリファイに有する時間が短
縮できる。尚、実施例１、２のように消去を低しきい値
状態に定義しても構わないが、その場合電圧の大小関係
が変わる為ベリファイ回路が異なる。
【００３３】以下で図１４の回路のベリファイ動作につ
いて説明する。本実施例の回路は「１」書き込み時に不
十分なセルについてさらに書き込みを行い、しきい電圧
を低下させる回路である。
いて説明する。本実施例の回路は「１」書き込み時に不
十分なセルについてさらに書き込みを行い、しきい電圧
を低下させる回路である。
【００３４】（ステップ１）書込みたい情報をグローバ
ルデータ線３７からラッチＬ１に読み込む。読み込み後
トランジスタＭ８をオフとしメモリマットをグローバル
データ線３７から切り離す。ラッチ回路は実施例１、２
のようなＳＲＡＭの形のものを用いてもよいし、他のも
のでもよい。並行してワード線３８に正の大きい電圧
（例えば１８Ｖ）をかけて電子をフローティングゲート
に注入する消去動作を実行する。このときトランジスタ
Ｍ５、Ｍ６、Ｍ７はオフにしておく。
ルデータ線３７からラッチＬ１に読み込む。読み込み後
トランジスタＭ８をオフとしメモリマットをグローバル
データ線３７から切り離す。ラッチ回路は実施例１、２
のようなＳＲＡＭの形のものを用いてもよいし、他のも
のでもよい。並行してワード線３８に正の大きい電圧
（例えば１８Ｖ）をかけて電子をフローティングゲート
に注入する消去動作を実行する。このときトランジスタ
Ｍ５、Ｍ６、Ｍ７はオフにしておく。
【００３５】（ステップ２）次にＭ７をオンにし、ロー
カルデータ線３６にデータをロードする。
カルデータ線３６にデータをロードする。
【００３６】（ステップ３）次にワード線３８に負の書
込みパルス（例えば−１５Ｖ）を印加し、書き込みを行
う。
込みパルス（例えば−１５Ｖ）を印加し、書き込みを行
う。
【００３７】（ステップ４）ここでＭ７をオフとし、Ｍ
５をオンにしてデータ線３６を０Ｖにプリチャージす
る。
５をオンにしてデータ線３６を０Ｖにプリチャージす
る。
【００３８】（ステップ５）次にＭ５をオフにし、Ｍ６
をオンにする。この時ラッチＬ１に保持されている情報
が「１」の時ノードＮ３がhighでありＭ９がオンとなる
ことで、ノードＮ４のhigh(５Ｖ)の電圧がローカルデー
タ線３６にロードされる。また、ラッチＬ１に保持され
ている情報が「０」の場合Ｍ９はオフでローカルデータ
線３６は０Ｖのままである。
をオンにする。この時ラッチＬ１に保持されている情報
が「１」の時ノードＮ３がhighでありＭ９がオンとなる
ことで、ノードＮ４のhigh(５Ｖ)の電圧がローカルデー
タ線３６にロードされる。また、ラッチＬ１に保持され
ている情報が「０」の場合Ｍ９はオフでローカルデータ
線３６は０Ｖのままである。
【００３９】（ステップ６）次にＭ６をオフとしワード
線３８を読み出し電圧（例えば１．５Ｖ）に設定する。
情報「１」書き込みが正常に終了しているとしきい電圧
は読み出し電圧より低く、したがってメモリセルを電流
が流れてローカルデータ線３６の電位が下がる。他方、
情報「１」書き込みが不十分な場合メモリセル電流は小
さく、ローカルデータ線３６の電位変化は緩やかであ
る。
線３８を読み出し電圧（例えば１．５Ｖ）に設定する。
情報「１」書き込みが正常に終了しているとしきい電圧
は読み出し電圧より低く、したがってメモリセルを電流
が流れてローカルデータ線３６の電位が下がる。他方、
情報「１」書き込みが不十分な場合メモリセル電流は小
さく、ローカルデータ線３６の電位変化は緩やかであ
る。
【００４０】（ステップ７）従って所定のタイミングで
Ｍ７を開くと、書き込みが正常ならlowの状態が、不十
分ならhighの状態にラッチされる。また、書き込み情報
が「０」の場合プリチャージがlow(０Ｖ)でメモリセル
も高しきい値なのでやはりlowの状態でラッチされる。
この後（ステップ３）に戻る。
Ｍ７を開くと、書き込みが正常ならlowの状態が、不十
分ならhighの状態にラッチされる。また、書き込み情報
が「０」の場合プリチャージがlow(０Ｖ)でメモリセル
も高しきい値なのでやはりlowの状態でラッチされる。
この後（ステップ３）に戻る。
【００４１】以上から再度ワード線に書き込み電圧を印
加した場合、「１」書き込みを意図してしかも書き込み
不十分の場合のみデータ線３６とワード線３８間に負の
大きな電圧がかかることとなる。上記説明でわかるよう
に正常に書き込み出来たセルに接続されているラッチＬ
１では情報「０」を取り込んだのと同じ状態になってい
るので、同じワード線で駆動されるメモリセルについ
て、対応するラッチの情報が全て「０」となったかどう
かでこのループの終点を判定できる。
加した場合、「１」書き込みを意図してしかも書き込み
不十分の場合のみデータ線３６とワード線３８間に負の
大きな電圧がかかることとなる。上記説明でわかるよう
に正常に書き込み出来たセルに接続されているラッチＬ
１では情報「０」を取り込んだのと同じ状態になってい
るので、同じワード線で駆動されるメモリセルについ
て、対応するラッチの情報が全て「０」となったかどう
かでこのループの終点を判定できる。
【００４２】尚、ベリファイ中の（ステップ３）でワー
ド線に印加するパルスの幅、あるいは電圧を変えて収束
を早くしたり、逆に高精度にしきい電圧を制御してもよ
い。ここまでの実施例ではデータ線の分割を主に述べて
来たが本発明の構造はワード線を分割する場合でも有効
である。ワード線を分割して各々にドライバを用意して
も面積ペナルティーが少ない点でデータ線分割と同様で
ある。駆動すべきワード線容量が小さくなる為書き込
み、消去、読み出し全てにおいて高速化が可能である。 （実施例４）図１５は、本発明の第４の実施例における
高集積メモリセルを示す。図１６は本実施例のメモリセ
ル部分の回路図を示している。
ド線に印加するパルスの幅、あるいは電圧を変えて収束
を早くしたり、逆に高精度にしきい電圧を制御してもよ
い。ここまでの実施例ではデータ線の分割を主に述べて
来たが本発明の構造はワード線を分割する場合でも有効
である。ワード線を分割して各々にドライバを用意して
も面積ペナルティーが少ない点でデータ線分割と同様で
ある。駆動すべきワード線容量が小さくなる為書き込
み、消去、読み出し全てにおいて高速化が可能である。 （実施例４）図１５は、本発明の第４の実施例における
高集積メモリセルを示す。図１６は本実施例のメモリセ
ル部分の回路図を示している。
【００４３】高集積メモリセルの動作原理は実施例２の
メモリセル（図１０）と同様であるがローカルデータ線
を二本持ち、第１ローカルデータ線３９、ソース線４
１、第２ローカルデータ線４０の三層構造をとっている
点において異なる。チャネル４２は基板に対して垂直に
設けられ、従って微小半導体あるいは微小金属による電
荷蓄積領域４３、ワード線４４も側面を覆う形で設けら
れている。ソース線を共通にし、第１ローカルデータ線
３９を用いる下側のセルと第２ローカルデータ線４０を
用いる上側のセルが縦に積み重なった構造を採ってお
り、小面積でメモリセルが構成出来る。上下セルのチャ
ネル部４２及び電荷蓄積領域４３は同時に堆積、形成し
たものであり、ソース線、ローカルデータ線との位置関
係で役割が異なるだけである。
メモリセル（図１０）と同様であるがローカルデータ線
を二本持ち、第１ローカルデータ線３９、ソース線４
１、第２ローカルデータ線４０の三層構造をとっている
点において異なる。チャネル４２は基板に対して垂直に
設けられ、従って微小半導体あるいは微小金属による電
荷蓄積領域４３、ワード線４４も側面を覆う形で設けら
れている。ソース線を共通にし、第１ローカルデータ線
３９を用いる下側のセルと第２ローカルデータ線４０を
用いる上側のセルが縦に積み重なった構造を採ってお
り、小面積でメモリセルが構成出来る。上下セルのチャ
ネル部４２及び電荷蓄積領域４３は同時に堆積、形成し
たものであり、ソース線、ローカルデータ線との位置関
係で役割が異なるだけである。
【００４４】本実施例のメモリセル構造は集積度が非常
に上がる。しかしこれを通常の半導体メモリのように基
板表面を用いて作製するとセンスアンプ等の周辺回路は
メモリセル程小さくできないため、周辺回路の面積比率
が上がり、低面積メモリセルを用いた効果が薄れてしま
う。本実施例のように超高集積メモリセルと周辺回路を
上下の位置関係に作製することでメモリセルの小面積化
の効果も十分に活かすことができる。また、ローカルデ
ータ線３９，４０の材料に半導体を用いるにせよ、金属
を用いるにせよ、膜厚を大きくすると積層データ線部分
の段差が大きくなってしまい、チャネルあるいはワード
線の加工が困難となる。従って薄膜化する必要がある
が、その結果ローカルデータ線の抵抗はあまり下がらな
い。短いローカルデータ線単位で駆動する本実施例はロ
ーカルデータ線抵抗が小さくないにも関わらず書き込
み、消去、読み出し等の動作速度を確保できる。
に上がる。しかしこれを通常の半導体メモリのように基
板表面を用いて作製するとセンスアンプ等の周辺回路は
メモリセル程小さくできないため、周辺回路の面積比率
が上がり、低面積メモリセルを用いた効果が薄れてしま
う。本実施例のように超高集積メモリセルと周辺回路を
上下の位置関係に作製することでメモリセルの小面積化
の効果も十分に活かすことができる。また、ローカルデ
ータ線３９，４０の材料に半導体を用いるにせよ、金属
を用いるにせよ、膜厚を大きくすると積層データ線部分
の段差が大きくなってしまい、チャネルあるいはワード
線の加工が困難となる。従って薄膜化する必要がある
が、その結果ローカルデータ線の抵抗はあまり下がらな
い。短いローカルデータ線単位で駆動する本実施例はロ
ーカルデータ線抵抗が小さくないにも関わらず書き込
み、消去、読み出し等の動作速度を確保できる。
【００４５】図１６は図３と同様に共通ソース線を用い
る構造を用いている。しかし、メモリ素子としては共通
のソース線を有し、同じワード線で駆動される２セルは
積層された上下のセルを表す。また本実施例では上下の
セルに反転情報を書き込み、２セルを比較することによ
って読み出しを行う。記憶保持においてもマージンが増
大し安定した記憶を行う。本実施例では反転情報を書き
込むセルが互いに上下の位置関係であったが勿論これに
限らない。 （実施例５）図１７は、本発明の第５の実施例における
メモリセル部分の回路図を示している。本実施例では高
集積メモリセル間の接続関係及びセルアレイとセンスア
ンプの接続関係が異なる。メモリセルアレイは一部しか
書いていないが、セルアレイＭＡ１が同じローカルデー
タ線に対して繰り返し並べられている。またセルアレイ
ＤＡ１はひとつのセンスアンプにつながっている多くの
セルアレイＭＡ１より少ない数用意すればよく、通常ア
レイ１個で構わない。実施例４では互いにペアとなって
センスアンプに接続されるローカルデータ線（例えば(4
9)(50)）には同じワード線で駆動され、反転情報が書き
込まれたセルの読み出し電流が流れていた。本実施例で
は異なるワード線で駆動されるセルの読み出し電流が流
れる。またセルアレイＤＡ１のしきい電圧は読み出し動
作時の電圧条件下で、メモリセルの記憶情報が情報
「０」の場合と「１」の場合の中間の電流が流れるよう
に設定されている。このため読み出し時のリファレンス
として用いることが可能であり、いわゆるダミーセルと
なっている。また、例えばセルＭＣ１の読み出しにダミ
ーセルＤＣ１を用いるようにデータ線に繋がるまでに間
に入るセル数、トランジスタ数が等しいペアを用いるこ
とで、直列に入ったトランジスタの抵抗の効果を同様に
揃えることが出来る為、安定な読み出しが期待できる。
読み出し用ダミーセルの設定を複数用意し、二度以上増
幅動作を行うことでメモリセルに書き込んだ２ビット以
上の情報を読み出すことも可能である。
る構造を用いている。しかし、メモリ素子としては共通
のソース線を有し、同じワード線で駆動される２セルは
積層された上下のセルを表す。また本実施例では上下の
セルに反転情報を書き込み、２セルを比較することによ
って読み出しを行う。記憶保持においてもマージンが増
大し安定した記憶を行う。本実施例では反転情報を書き
込むセルが互いに上下の位置関係であったが勿論これに
限らない。 （実施例５）図１７は、本発明の第５の実施例における
メモリセル部分の回路図を示している。本実施例では高
集積メモリセル間の接続関係及びセルアレイとセンスア
ンプの接続関係が異なる。メモリセルアレイは一部しか
書いていないが、セルアレイＭＡ１が同じローカルデー
タ線に対して繰り返し並べられている。またセルアレイ
ＤＡ１はひとつのセンスアンプにつながっている多くの
セルアレイＭＡ１より少ない数用意すればよく、通常ア
レイ１個で構わない。実施例４では互いにペアとなって
センスアンプに接続されるローカルデータ線（例えば(4
9)(50)）には同じワード線で駆動され、反転情報が書き
込まれたセルの読み出し電流が流れていた。本実施例で
は異なるワード線で駆動されるセルの読み出し電流が流
れる。またセルアレイＤＡ１のしきい電圧は読み出し動
作時の電圧条件下で、メモリセルの記憶情報が情報
「０」の場合と「１」の場合の中間の電流が流れるよう
に設定されている。このため読み出し時のリファレンス
として用いることが可能であり、いわゆるダミーセルと
なっている。また、例えばセルＭＣ１の読み出しにダミ
ーセルＤＣ１を用いるようにデータ線に繋がるまでに間
に入るセル数、トランジスタ数が等しいペアを用いるこ
とで、直列に入ったトランジスタの抵抗の効果を同様に
揃えることが出来る為、安定な読み出しが期待できる。
読み出し用ダミーセルの設定を複数用意し、二度以上増
幅動作を行うことでメモリセルに書き込んだ２ビット以
上の情報を読み出すことも可能である。
【００４６】本実施例ではメモリセルばかりでなくアレ
イを選択するトランジスタも多結晶シリコンを用いて絶
縁膜上に形成されている。選択トランジスタによる選択
後に基板表面と接続することになるため接続すべき配線
が少なく、レイアウトが容易である。 （実施例６）図１８は、本発明の第６の実施例のデータ
処理装置の構成の概念図である。図１８(a)が層構成を
示す図で、図１８(b)は基板表面の層の配置図である。
図１８(a)のように、絶縁膜上に不揮発性メモリを有
し、さらに基板表面にも不揮発性メモリが形成されてお
り、これらの層の間には少なくとも一層の配線層があ
る。
イを選択するトランジスタも多結晶シリコンを用いて絶
縁膜上に形成されている。選択トランジスタによる選択
後に基板表面と接続することになるため接続すべき配線
が少なく、レイアウトが容易である。 （実施例６）図１８は、本発明の第６の実施例のデータ
処理装置の構成の概念図である。図１８(a)が層構成を
示す図で、図１８(b)は基板表面の層の配置図である。
図１８(a)のように、絶縁膜上に不揮発性メモリを有
し、さらに基板表面にも不揮発性メモリが形成されてお
り、これらの層の間には少なくとも一層の配線層があ
る。
【００４７】本実施例では不揮発性メモリとして絶縁膜
上、基板表面ともにフラッシュメモリとしたが、同じに
しなくても構わない。絶縁膜上の不揮発性メモリの方が
容量が大きい。本実施例ではセンスアンプ、データ線駆
動回路、ワード線駆動回路等メモリとしての周辺回路を
基板表面に形成する。絶縁膜上メモリセルの周辺回路も
基板表面に形成されるためチップ面積が小さい。特にフ
ラッシュメモリを用いる本実施例の場合、ワード線駆動
回路には高耐圧が要求されトランジスタサイズが大きく
なる為面積削減効果が大きい。またシフトレジスタを用
いた場合も面積が大きいため、効果が顕著である。この
効果を得る為には特に基板表面に不揮発性メモリを形成
する必要はない。
上、基板表面ともにフラッシュメモリとしたが、同じに
しなくても構わない。絶縁膜上の不揮発性メモリの方が
容量が大きい。本実施例ではセンスアンプ、データ線駆
動回路、ワード線駆動回路等メモリとしての周辺回路を
基板表面に形成する。絶縁膜上メモリセルの周辺回路も
基板表面に形成されるためチップ面積が小さい。特にフ
ラッシュメモリを用いる本実施例の場合、ワード線駆動
回路には高耐圧が要求されトランジスタサイズが大きく
なる為面積削減効果が大きい。またシフトレジスタを用
いた場合も面積が大きいため、効果が顕著である。この
効果を得る為には特に基板表面に不揮発性メモリを形成
する必要はない。
【００４８】本実施例のデータ処理装置の応用として個
人情報等機密性を有する情報の保持、認証が挙げられ
る。例えば本人認証機能付きの電子マネーの携帯手段や
ＩＤカードとして用いる。パスワード、指紋、網膜パタ
ーンを始めとする認証情報は通常暗号化して不揮発性メ
モリに格納されているが、配線に探針を当てて動作時の
信号をモニタするなど不正な手段で情報を読み出される
恐れがある。本実施例では認証情報あるいは認証プログ
ラムは基板表面と絶縁膜上の不揮発性メモリで分散して
記憶している。本実施例のチップに対して配線層に探針
を当てるためには絶縁膜上の不揮発性メモリを除去しな
ければならず、認証情報が失われるあるいは認証プログ
ラムが失われる為情報の取り出しが不可能となる。この
ためこのような層構成を持つデータ処理装置は安全性が
高い。また、単に認証情報あるいは認証プログラムを絶
縁膜上の不揮発性メモリに置き、それを用いる認証回路
が基板表面に形成されているのでも同様の効果がある。
ただし安全性は本実施例の情報分散記憶の方が高い。ま
た絶縁膜上の不揮発性メモリは容量が大きい為特に機密
性の無い一般の情報記憶にも使える。 （実施例７）図１９は、本発明の第７の実施例の構成の
データ処理装置の構成の概念図である。絶縁膜上のメモ
リセル及び基板上のセンス回路には実施例１のセル、回
路を用いる。本実施例の特徴は基板表面にさらに揮発性
メモリが用意されていることである。ＤＲＡＭとフラッ
シュメモリを同一チップ上に混載するのは困難である
が、これはメモリセル形成のプロセスが互いに大きく異
なっているためである。本実施例の構成を用いれば基板
表面は揮発性メモリとの混載プロセスのみでよく、実現
が容易である。このような構成によってパーソナルコン
ピュータのマイクロプロセッサ、BIOS格納用フラッシュ
メモリ、DRAM、ハードディスクを１チップ化することが
可能である。コスト削減効果のみでなくメモリ間のバン
ド幅を増やせるため高速動作、入出力用回路が不要なた
め消費電力削減が可能である。
人情報等機密性を有する情報の保持、認証が挙げられ
る。例えば本人認証機能付きの電子マネーの携帯手段や
ＩＤカードとして用いる。パスワード、指紋、網膜パタ
ーンを始めとする認証情報は通常暗号化して不揮発性メ
モリに格納されているが、配線に探針を当てて動作時の
信号をモニタするなど不正な手段で情報を読み出される
恐れがある。本実施例では認証情報あるいは認証プログ
ラムは基板表面と絶縁膜上の不揮発性メモリで分散して
記憶している。本実施例のチップに対して配線層に探針
を当てるためには絶縁膜上の不揮発性メモリを除去しな
ければならず、認証情報が失われるあるいは認証プログ
ラムが失われる為情報の取り出しが不可能となる。この
ためこのような層構成を持つデータ処理装置は安全性が
高い。また、単に認証情報あるいは認証プログラムを絶
縁膜上の不揮発性メモリに置き、それを用いる認証回路
が基板表面に形成されているのでも同様の効果がある。
ただし安全性は本実施例の情報分散記憶の方が高い。ま
た絶縁膜上の不揮発性メモリは容量が大きい為特に機密
性の無い一般の情報記憶にも使える。 （実施例７）図１９は、本発明の第７の実施例の構成の
データ処理装置の構成の概念図である。絶縁膜上のメモ
リセル及び基板上のセンス回路には実施例１のセル、回
路を用いる。本実施例の特徴は基板表面にさらに揮発性
メモリが用意されていることである。ＤＲＡＭとフラッ
シュメモリを同一チップ上に混載するのは困難である
が、これはメモリセル形成のプロセスが互いに大きく異
なっているためである。本実施例の構成を用いれば基板
表面は揮発性メモリとの混載プロセスのみでよく、実現
が容易である。このような構成によってパーソナルコン
ピュータのマイクロプロセッサ、BIOS格納用フラッシュ
メモリ、DRAM、ハードディスクを１チップ化することが
可能である。コスト削減効果のみでなくメモリ間のバン
ド幅を増やせるため高速動作、入出力用回路が不要なた
め消費電力削減が可能である。
【００４９】本実施例では基板表面の揮発性メモリとし
てはトレンチキャパシタを用いたDRAMを、絶縁膜上の不
揮発性メモリにはフラッシュメモリを用いた。メモリセ
ルのみでなくワード線の駆動回路も絶縁膜上に多結晶シ
リコンを用いて形成した。このため基板表面には２０Ｖ
以上という高耐圧のトランジスタを用意する必要はな
く、従ってチップ面積が低減できる。さらに高耐圧のMO
Sトランジスタでは厚いゲート酸化膜が必要となるが、
これも基板表面に形成する必要がないため基板表面のト
ランジスタのゲート酸化膜厚の種類を減らすことが可能
となる。さらに本実施例では絶縁膜上の不揮発性メモリ
とほぼ同等の面積で不揮発性メモリ用周辺回路が構成さ
れることになるが、実施例１のようにメモリマットを小
さくせず、センスアンプ数を低減して周辺回路面積を低
減してもよい。この場合絶縁膜上不揮発性メモリの下の
余りの部分には他の回路を配置可能で面積が低減出来、
コスト削減に効果がある。また、本実施例では揮発性メ
モリを基板表面に形成したが、これも絶縁膜上に形成
し、絶縁膜上に揮発性メモリと不揮発性メモリを異なる
層で形成される構成を採っても構わない。 （実施例８）図２０は、本発明の第８の実施例の記憶装
置のメモリセル部分の構成を説明する概略図である。本
実施例はシリアルアクセスの記憶装置であり、分割され
た各メモリマットにそれぞれシフトレジスタを用意して
いる。図を簡略化するためメモリマットは４つしか描い
ていないが実際には６４Ｍ個のセルから成る高集積メモ
リのワード線８Ｋ本を１６分割した。高集積メモリ部分
はフラッシュメモリである。外部からの入力はコントロ
ーラによって８Ｋｂを単位に順次異なるシフトレジスタ
に割り振られ、一旦シフトレジスタに格納される。この
情報を上部のフラッシュメモリに書き込む訳であるが、
この書き込みは次にシフトレジスタに情報を書き込むま
でに終了すればよく、セル単位で書き込みが低速である
にも関わらず高速の書き込みデータ転送レートが実現可
能である。ベリファイ回路、読み出し回路もメモリマッ
ト毎に用意することで各メモリマットが独立に動作でき
る。一般に単位セルに２ビット以上を記憶する場合、各
情報を表すしきい電圧分布の間隔が狭くなり、従って高
精度のベリファイが必要となるためベリファイに要する
時間が長くなるため、本実施例の構成は特に有効であ
る。同一平面上に高集積セルと周辺回路を設ける従来の
メモリでは面積ペナルティーが大きくなってしまうが本
発明ではそれがほとんどない。
てはトレンチキャパシタを用いたDRAMを、絶縁膜上の不
揮発性メモリにはフラッシュメモリを用いた。メモリセ
ルのみでなくワード線の駆動回路も絶縁膜上に多結晶シ
リコンを用いて形成した。このため基板表面には２０Ｖ
以上という高耐圧のトランジスタを用意する必要はな
く、従ってチップ面積が低減できる。さらに高耐圧のMO
Sトランジスタでは厚いゲート酸化膜が必要となるが、
これも基板表面に形成する必要がないため基板表面のト
ランジスタのゲート酸化膜厚の種類を減らすことが可能
となる。さらに本実施例では絶縁膜上の不揮発性メモリ
とほぼ同等の面積で不揮発性メモリ用周辺回路が構成さ
れることになるが、実施例１のようにメモリマットを小
さくせず、センスアンプ数を低減して周辺回路面積を低
減してもよい。この場合絶縁膜上不揮発性メモリの下の
余りの部分には他の回路を配置可能で面積が低減出来、
コスト削減に効果がある。また、本実施例では揮発性メ
モリを基板表面に形成したが、これも絶縁膜上に形成
し、絶縁膜上に揮発性メモリと不揮発性メモリを異なる
層で形成される構成を採っても構わない。 （実施例８）図２０は、本発明の第８の実施例の記憶装
置のメモリセル部分の構成を説明する概略図である。本
実施例はシリアルアクセスの記憶装置であり、分割され
た各メモリマットにそれぞれシフトレジスタを用意して
いる。図を簡略化するためメモリマットは４つしか描い
ていないが実際には６４Ｍ個のセルから成る高集積メモ
リのワード線８Ｋ本を１６分割した。高集積メモリ部分
はフラッシュメモリである。外部からの入力はコントロ
ーラによって８Ｋｂを単位に順次異なるシフトレジスタ
に割り振られ、一旦シフトレジスタに格納される。この
情報を上部のフラッシュメモリに書き込む訳であるが、
この書き込みは次にシフトレジスタに情報を書き込むま
でに終了すればよく、セル単位で書き込みが低速である
にも関わらず高速の書き込みデータ転送レートが実現可
能である。ベリファイ回路、読み出し回路もメモリマッ
ト毎に用意することで各メモリマットが独立に動作でき
る。一般に単位セルに２ビット以上を記憶する場合、各
情報を表すしきい電圧分布の間隔が狭くなり、従って高
精度のベリファイが必要となるためベリファイに要する
時間が長くなるため、本実施例の構成は特に有効であ
る。同一平面上に高集積セルと周辺回路を設ける従来の
メモリでは面積ペナルティーが大きくなってしまうが本
発明ではそれがほとんどない。
【００５０】
【発明の効果】本発明によれば、高速書換を可能としな
がら面積増大の少ない半導体記憶装置を提供することが
できる。また、小面積で大容量、または高速動作、低消
費電力動作の半導体記憶装置を提供することができる。
さらに、作製が容易で、ロジック性能を損なうことなく
同一チップ上に大規模メモリを搭載することのできるデ
ータ処理装置を提供することができる。
がら面積増大の少ない半導体記憶装置を提供することが
できる。また、小面積で大容量、または高速動作、低消
費電力動作の半導体記憶装置を提供することができる。
さらに、作製が容易で、ロジック性能を損なうことなく
同一チップ上に大規模メモリを搭載することのできるデ
ータ処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の構造図である。
【図２】本発明の半導体記憶装置またはデータ処理装置
の構成を説明する概念図である。(a)が低コスト化を説
明する図、(b)が高速化を説明する図である。
の構成を説明する概念図である。(a)が低コスト化を説
明する図、(b)が高速化を説明する図である。
【図３】本発明の半導体記憶装置のメモリセルの工程の
途中の状態を示す図である。
途中の状態を示す図である。
【図４】本発明の半導体記憶装置の製造工程を説明する
レイアウトである。
レイアウトである。
【図５】本発明の半導体記憶装置の製造工程を説明する
レイアウトである。
レイアウトである。
【図６】本発明の半導体記憶装置の製造工程を説明する
レイアウトである。
レイアウトである。
【図７】本発明の半導体記憶装置の製造工程を説明する
レイアウトである。
レイアウトである。
【図８】本発明の半導体記憶装置の基板表面に形成され
たSRAM部分の回路図である。
たSRAM部分の回路図である。
【図９】本発明の半導体記憶装置の基板表面に形成され
たSRAM部分の回路図である。
たSRAM部分の回路図である。
【図１０】本発明の半導体記憶装置の高集積メモリ部分
の単位セル断面図である。
の単位セル断面図である。
【図１１】本発明の半導体記憶装置のメモリマット構成
及びセクタ割り振りを説明する図である。
及びセクタ割り振りを説明する図である。
【図１２】本発明の半導体記憶装置において、高集積メ
モリが揮発性である場合のSRAM部構成を説明する回路図
である。
モリが揮発性である場合のSRAM部構成を説明する回路図
である。
【図１３】本発明の半導体記憶装置の高集積メモリセル
アレイの回路図である。
アレイの回路図である。
【図１４】本発明の半導体記憶装置における高集積メモ
リセルアレイのベリファイ回路図である。
リセルアレイのベリファイ回路図である。
【図１５】本発明の半導体記憶装置の高集積メモリセル
の構造を説明する図である。(a)が鳥瞰図、(b)がデータ
線断面における断面図である。
の構造を説明する図である。(a)が鳥瞰図、(b)がデータ
線断面における断面図である。
【図１６】本発明の半導体記憶装置のメモリセル部分の
回路図である。
回路図である。
【図１７】本発明の半導体記憶装置のメモリセル部分の
回路図である。
回路図である。
【図１８】本発明ののデータ処理装置の構成の概念図で
ある。
ある。
【図１９】本発明のデータ処理装置の使用方法を説明す
る概念図である。(a)が認証情報の分散記憶、(b)が認証
プログラムの分散記憶の場合である。
る概念図である。(a)が認証情報の分散記憶、(b)が認証
プログラムの分散記憶の場合である。
【図２０】本発明の構成のデータ処理装置の構成の概念
図である。
図である。
【図２１】本発明の回路図である。
【図２２】本発明の半導体記憶装置のブロック図であ
る。
る。
１…ソース領域兼ソース線、２…ドレイン領域兼ローカ
ルデータ線、３…チャネル、４…浮遊ゲート、５…ゲー
ト兼ワード線(5)。
ルデータ線、３…チャネル、４…浮遊ゲート、５…ゲー
ト兼ワード線(5)。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/00 ３０１ Ｇ１１Ｃ 17/00 ６０１Ｅ 21/8244 ６０１Ｚ 27/11 Ｈ０１Ｌ 27/10 ３８１ 21/8247 ４３４ 27/115 29/78 ３７１ 29/788 29/792
Claims (17)
- 【請求項１】同一チップ上に構成された二種類以上のメ
モリセルアレーを有し、 上記メモリセルアレーの少なくとも二種類が上下の位置
関係に設けられていることを特徴とする半導体記憶装
置。 - 【請求項２】請求項１に記載の半導体記憶装置におい
て、 上記上下の位置関係に設けられているメモリセルアレー
の間に少なくとも一層の配線層を有することを特徴とす
る半導体記憶装置。 - 【請求項３】請求項１に記載の半導体記憶装置におい
て、 上記上下の位置関係にある二種類のメモリセルアレー間
でデータが転送されることを特徴とする半導体記憶装
置。 - 【請求項４】請求項１の半導体記憶装置において、 上記上下の位置関係にある二種類のメモリセルアレーの
うち、データの書換動作により長い時間がかかるメモリ
セルアレーの記憶データの外部との転送において、 他方のメモリセルアレーを介して外部とのデータ転送を
行うことを特徴とする半導体記憶装置。 - 【請求項５】請求項１に記載の半導体記憶装置におい
て、 上記上下の位置関係にある二種類のメモリセルアレーの
うち、データの書換動作がより短時間で行えるメモリセ
ルアレーの記憶容量が、他方のメモリセルアレーの記憶
容量の半分以下であることを特徴とする半導体記憶装
置。 - 【請求項６】請求項１に記載の半導体記憶装置におい
て、 上記上下の位置関係にある二種類のメモリセルアレーの
うち、一方のメモリセルアレーが、他方のメモリセルア
レーのセンスアンプの機能を有することを特徴とする半
導体記憶装置。 - 【請求項７】請求項１に記載の半導体記憶装置におい
て、 上記上下の位置関係に設けられているメモリセルアレー
のうち、上に設けられているメモリがリフレッシュ動作
不要であり、下に設けられているメモリがリフレッシュ
動作が必要であり、さらに下に設けられているメモリと
同様の高さでロジック回路が設けられていることを特徴
とする半導体記憶装置。 - 【請求項８】絶縁膜上に設けられたソ−ス、ドレイン領
域を有し、 該ソース、ドレイン領域は互いに半導体を介して接続さ
れ、 制御電極を有し、 周囲をポテンシャルバリアで囲まれた記憶領域を少なく
とも一個有し、 該制御電極とソース、ドレイン領域との間に電圧を印加
することで、該記憶領域への電荷注入または記憶領域か
らの電荷放出を行い、 上記記憶領域に蓄積した電荷量の大小によりソース、ド
レイン間のコンダクタンスが変化することを用いて記憶
を行う半導体記憶素子を有し、 上記半導体記憶素子を複数個行列状に並べる構造を有
し、 基板表面に設けられた複数個のトランジスタを有し、上
記行列状に並んだ半導体記憶素子と上記複数個のトラン
ジスタの位置関係が実質的に上下である部分が存在する
ことを特徴とする半導体記憶装置。 - 【請求項９】請求項８に記載の半導体記憶装置におい
て、 上記半導体記憶素子のソース、ドレイン領域を接続する
半導体が多結晶シリコンからなることを特徴とする半導
体記憶装置。 - 【請求項１０】請求項８に記載の半導体記憶装置におい
て、 上記半導体記憶素子の記憶領域が、短径が１０ナノメー
タ未満の少なくとも一個の微少結晶粒からなることを特
徴とする半導体記憶装置。 - 【請求項１１】請求項８に記載の半導体記憶装置におい
て、 上記基板表面に設けられた複数個のトランジスタが、セ
ンスアンプあるいはその一部を構成していることを特徴
とする半導体記憶装置。 - 【請求項１２】請求項１１に記載の半導体記憶装置にお
いて、 上記センスアンプが二次元的に並べられていることを特
徴とする半導体記憶装置。 - 【請求項１３】請求項８に記載の半導体記憶装置におい
て、 半導体記憶素子を制御するデータ線とワード線を有し、 隣り合うデータ線対に対するセンスアンプが、ワード線
に対して平行に並ぶのでなく、データ線と平行な方向に
ずれて配置されていることを特徴とする半導体記憶装
置。 - 【請求項１４】請求項８に記載の半導体記憶装置におい
て、 上記半導体記憶素子と上記基板表面のトランジスタの間
に金属による配線層を有することを特徴とする半導体記
憶装置。 - 【請求項１５】アクセス権を判定する認証機能を有し、 同一チップの絶縁膜上に形成された不揮発性メモリセル
アレーを有し、 上記判定を行う認証用ロジック回路と上記不揮発性メモ
リの間に配線層を有することを特徴とするデータ処理装
置。 - 【請求項１６】請求項１５に記載のデータ処理装置にお
いて、 認証情報または認証プログラムの少なくとも一部を上記
不揮発性メモリに格納することを特徴とするデータ処理
装置。 - 【請求項１７】請求項１５に記載のデータ処理装置にお
いて、 上記不揮発性メモリセルアレーと異なる製造プロセス過
程で形成された不揮発性メモリセルアレイを有し、 認証情報または認証プログラムを上記二種類の不揮発性
メモリに分散して記憶することを特徴とするデータ処理
装置。
Priority Applications (1)
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| JP2000013893 | 2000-01-18 | ||
| JP2000-13893 | 2000-01-18 | ||
| JP2001008434A JP2001274355A (ja) | 2000-01-18 | 2001-01-17 | 半導体記憶装置及びデータ処理装置 |
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