JP2012178554A - 半導体メモリ装置 - Google Patents
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Abstract
【解決手段】分割ビット線型DRAMにおいて、サブビット線をワード線の下に形成し、ビット線をワード線の上に形成する。分割ビット方式でサブビット線の寄生容量が低減し、かつ、セルトランジスタのオフ抵抗を必要に応じて高いものとすることによって、キャパシタの容量を通常のDRAMの1/10以下とすることができる。このため、スタック型キャパシタであっても、その高さを従来のものの1/10以下とできるので、その上にビット線を設けることも容易となる。また、セルトランジスタの構造を特殊なものとすることでメモリセルあたりの面積を4F2とできる。
【選択図】図3
Description
図4(A)、図4(B)、図5および図6は本実施の形態が適用されるDRAMの回路の例を示す。図4(A)は1つのメモリブロックおよびそれに関連するセンスアンプ回路の配置を示す。図4(A)に示すように、第n行第m列のメモリブロックMBK_n_mは、選択トランジスタSTr_n_mとサブビット線SBL_n_mと複数(図4(A)では4つ)のメモリセルMC_n_m_1乃至MC_n_m_4を有する。
基板101上に、上記のようにトランジスタを含む半導体回路102を形成する。そして、適切な厚さの第1絶縁体103と第1コンタクトプラグ104を形成する。基板101には、表面に単結晶半導体を有するもの(例えば、単結晶半導体基板やSOI基板)を用いることが好ましい。単結晶半導体としては、単結晶シリコン、単結晶ゲルマニウム、単結晶シリコンゲルマニウム、単結晶ガリウム砒素、単結晶インジウム燐、単結晶インジウム砒素等を用いることができる。
島状の半導体領域108a、108bを形成し、これを覆ってゲート絶縁体109を形成する。半導体領域108a、108bおよびゲート絶縁体109の厚さは適宜、決定できるが、トランジスタのチャネル長が短い場合には、いずれも薄くすることが好ましく、例えば、チャネル長の1/50乃至1/5とするとよい。なお、ゲート絶縁体109の厚さはトンネル電流等が問題とならない程度に薄くするとよい。また、ゲート絶縁体109は比誘電率が10以上の材料で形成してもよい。
イオン注入法等により、半導体領域108a、108bにワード線110a乃至110dをマスクとして不純物を注入し、n型あるいはp型のドーピングされた領域111を形成する。なお、第2コンタクトプラグ107が半導体領域108a、108bと接する部分とワード線110a乃至110dとの距離、あるいは、後で形成する第3コンタクトプラグと半導体領域108a、108bと接する部分と110a乃至110dとの距離が20nm以下、好ましくは10nm以下の場合には、ドーピングされた領域111を形成しなくてもよい。
厚さ2nm乃至20nmのキャパシタ絶縁体117を形成する。キャパシタ絶縁体117としては各種のhigh−k材料を用いることができるが、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸バリウムストロンチウム等が好ましい。
図8(A)乃至図8(D)および図9(A)乃至図9(D)に本実施の形態を示す。なお、本実施の形態でも、実施の形態1と同様にセンスアンプ等の半導体回路上にメモリセルが形成されるが、図8(A)乃至図8(D)、図9(A)乃至図9(D)では、そのような半導体回路は省略する。以下、図面にしたがって説明する。
第1絶縁体401の上にサブビット線402を形成する。このとき、サブビット線402の配置にはいくつかの方式がある。例えば、図9(A)と図9(B)に示すように、サブビット線402と隣接するサブビット線402a、402bを全て同じ深さあるいは同じ層に形成する方法である。図9(A)はサブビット線402を形成した面を図8(A)の線分CDを含む平面で切断した断面の模式図であり、図9(A)の線分EFの断面を図9(B)に示す。なお、図9(A)および図9(C)の線分ABの断面は図8に示される。
次に、溝408の底面および側面に半導体膜を形成し、半導体膜および導電層407a、407bをエッチングして、島状の半導体領域409を形成する。さらにゲート絶縁体410を半導体領域409上に形成する。
その後、導電性材料の膜を形成し、これを異方性エッチングすることにより、溝408の側面のゲート絶縁体410に接するワード線411a、411bを形成する。溝の側面にこのようなワード線411a、411bを形成する方法は、特許文献1を参照すればよい。また、特許文献1に開示されているように、ワード線411a、411bをマスクとして不純物を半導体領域409にドーピングしてもよい。
第5絶縁体412を形成し、さらに、導電層407a、407bと接続する第2コンタクトプラグ413a、413bを形成する。導電層407a、407bはエッチングストッパーとしての機能を有し、特に半導体領域409が薄い場合には効果的である。第2コンタクトプラグ413a、413b上には実施の形態1で示したようにキャパシタを形成し、さらに、その上にはビット線を形成すればよい。
102 半導体回路
103 第1絶縁体
104 第1コンタクトプラグ
105a サブビット線
105b 接続電極
105c サブビット線
106 第2絶縁体
107 第2コンタクトプラグ
108a 半導体領域
108b 半導体領域
109 ゲート絶縁体
110a ワード線
110b ワード線
110c ワード線
110d ワード線
111 ドーピングされた領域
112 第3絶縁体
113 第3コンタクトプラグ
114 第4絶縁体
115a 第1キャパシタ電極
115b 第1キャパシタ電極
115c 第1キャパシタ電極
115d 第1キャパシタ電極
116 第4コンタクトプラグ
117 キャパシタ絶縁体
118a 第2キャパシタ電極
118b 第2キャパシタ電極
119 第5絶縁体
120 第5コンタクトプラグ
121 ビット線
301a 第1配線
301b 第1配線
301c 第1配線
302n 素子形成領域
302p 素子形成領域
303a 第2配線
303b 第2配線
303n 第2配線
303p 第2配線
304a 第3配線
304b 第3配線
305a 第3コンタクトプラグ
305b 第3コンタクトプラグ
351a 第1配線
351b 第1配線
351c 第1配線
351d 第1配線
352n 素子形成領域
352p 素子形成領域
353a 第2配線
353b 第2配線
353n 第2配線
353p 第2配線
354a 第3配線
354b 第3配線
355a 第3コンタクトプラグ
355b 第3コンタクトプラグ
401 第1絶縁体
402 サブビット線
402a サブビット線
402b サブビット線
403 第2絶縁体
404 第3絶縁体
405 第1コンタクトプラグ
406 第4絶縁体
407a 導電層
407b 導電層
408 溝
409 半導体領域
410 ゲート絶縁体
411a ワード線
411b ワード線
412 第5絶縁体
413a 第2コンタクトプラグ
413b 第2コンタクトプラグ
MC メモリセル
MBK メモリブロック
MBL ビット線
SA センスアンプ回路
SBL サブビット線
SL 選択線
STr 選択トランジスタ
V_REF 参照電位
WL ワード線
Claims (10)
- 基板上に形成されたセンスアンプ回路と、前記センスアンプ回路上に形成されたサブビット線と、前記サブビット線上に形成された島状の半導体領域と、前記島状の半導体領域上に形成されたワード線およびキャパシタと、前記キャパシタを覆うビット線とを有することを特徴とする半導体メモリ装置。
- 1以上のビット線と4以上のワード線と2以上のメモリブロックと1以上のセンスアンプ回路とを有し、前記メモリブロックは、2以上のメモリセルと、サブビット線とを有し、前記メモリセルは1以上の島状の半導体領域とキャパシタを有し、前記センスアンプ回路の第1の端子は第1のメモリブロックのサブビット線に接続し、前記センスアンプ回路の第2の端子は第2のメモリブロックのサブビット線に接続する回路構成を有し、前記第1のメモリブロックのサブビット線と前記第2のメモリブロックのサブビット線は前記ワード線の下にあり、前記ビット線は前記ワード線の上にあることを特徴とする半導体メモリ装置。
- 前記第1のメモリブロックのサブビット線は前記第2のメモリブロックのサブビット線と異なる層に形成されていることを特徴とする請求項2に記載の半導体メモリ装置。
- 前記メモリブロックが有するメモリセルは64以下であることを特徴とする請求項2または請求項3のいずれか一に記載の半導体メモリ装置。
- 1以上のビット線と4以上のワード線と2以上のサブビット線と1以上のセンスアンプ回路とを有する半導体メモリ装置であって、前記サブビット線は、2以上のメモリセルと接続し、前記メモリセルは1以上の島状の半導体領域とキャパシタを有し、前記センスアンプ回路の第1の端子は前記サブビット線の一に接続し、前記センスアンプ回路の第2の端子は前記サブビット線の他に接続する回路構成を有し、前記サブビット線は前記島状の半導体領域の下にあり、前記ビット線は前記ワード線の上にあることを特徴とする半導体メモリ装置。
- 前記サブビット線の一は前記サブビット線の他と異なる層に形成されていることを特徴とする請求項5に記載の半導体メモリ装置。
- 前記サブビット線が接続するメモリセルは64以下であることを特徴とする請求項5または請求項6のいずれか一に記載の半導体メモリ装置。
- 前記サブビット線の下には前記センスアンプ回路を駆動するための回路を有することを特徴とする請求項1乃至請求項7のいずれか一に記載の半導体メモリ装置。
- 請求項1乃至請求項8のいずれか一において、前記島状の半導体領域は凹部あるいは凸部の側面に形成された部分を有することを特徴とする半導体メモリ装置。
- 前記キャパシタの容量が0.1fF以上1fF以下であることを特徴とする請求項1乃至請求項9のいずれか一に記載の半導体メモリ装置。
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