JP2020038977A - 記憶装置 - Google Patents

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JP2020038977A JP2019194063A JP2019194063A JP2020038977A JP 2020038977 A JP2020038977 A JP 2020038977A JP 2019194063 A JP2019194063 A JP 2019194063A JP 2019194063 A JP2019194063 A JP 2019194063A JP 2020038977 A JP2020038977 A JP 2020038977A
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Kiyoshi Kato
清 加藤
達也 大貫
tatsuya Onuki
達也 大貫
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Abstract

【課題】消費電力を低減した記憶装置を提供する。【解決手段】記憶装置は、センスアンプと、ビット線と、メモリセルと、第１トランジスタと、を有し、ビット線は、センスアンプが設けられた層上に設けられ、メモリセルは、ビット線が設けられた層上に設けられ、メモリセルは、第２トランジスタと、容量素子と、を有する。センスアンプとビット線は、第１トランジスタを介して、電気的に接続される。センスアンプは、少なくとも１層の導電体を有してもよい。【選択図】図１

Description

本発明の一態様は、記憶装置と、当該記憶装置を用いた半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様は、物、方法、または、製造方法に関する。または、本発明の一態様は、マシン、
プロセス、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する
。特に、本発明の一態様は、例えば、半導体、半導体装置、記憶装置、プロセッサ、表示
装置、発光装置、照明装置、蓄電装置、それらの製造方法、または、それらの駆動方法に
関する。
本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指
す。半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等を含
む。例えば、電子回路、電子回路を備えたチップは、半導体装置の一例である。記憶装置
、表示装置、発光装置、照明装置、電気光学装置、および電子機器等は、半導体装置の一
例である。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、容量素子
での電荷の蓄積によりデータの記憶を行う。そのため、容量素子への電荷の供給を制御す
るトランジスタのオフ電流が小さいほど、データが保持される期間を長く確保することが
でき、リフレッシュ動作の頻度を低減できるので好ましい。
一方、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領
域に含むトランジスタが知られている。酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎ
を含む酸化物）をチャネル形成領域に含むトランジスタはオフ電流が極めて低くなること
が知られている。
下記の特許文献１には、酸化物半導体膜をチャネル形成領域に含むトランジスタを用いる
ことで、長期にわたり記憶内容を保持することができる半導体装置について、記載されて
いる。また、駆動回路と記憶回路を積層することで、チップ面積を削減できる半導体装置
について、記載されている。さらに、下記の特許文献２には、分割ビット方式を用いるこ
とで、容量素子の容量を小さくできる半導体装置について、記載されている。
特開２０１１−１５１３８３号公報 特開２０１２−１７８５５４号公報
コンピューティングシステムの性能向上および消費電力の削減のために、ＤＲＡＭをはじ
めとする記憶装置のさらなる消費電力の削減、動作速度の向上、小型化、記憶容量の向上
が求められている。
本発明の一形態は、以下の少なくとも１つを課題とする。消費電力を低減することが可能
な記憶装置を提供すること、動作速度を向上することが可能な記憶装置を提供すること、
小型化した記憶装置を提供すること、記憶容量を向上した記憶装置を提供すること、消費
電力を低減することが可能な半導体装置を提供すること、動作速度を向上することが可能
な半導体装置を提供すること、小型化した半導体装置を提供すること、または、新規な半
導体装置を提供すること。
これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、これ
らの課題の全てを解決する必要はないものとする。これら以外の課題は、明細書、図面、
請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記
載から、これら以外の課題を抽出することが可能である。
（１）本発明の一態様は、センスアンプと、ビット線と、メモリセルと、第１トランジス
タと、を有し、ビット線は、センスアンプが設けられた層上に設けられ、メモリセルは、
ビット線が設けられた層上に設けられ、メモリセルは、第２トランジスタと、容量素子と
、を有し、センスアンプとビット線は、第１トランジスタを介して、電気的に接続される
記憶装置である。なおセンスアンプは、少なくとも１層の導電体を有してもよい。
（２）本発明の一態様は、データ線を有し、データ線は、メモリセルが設けられた層上に
設けられ、センスアンプとデータ線は、第３トランジスタを介して、電気的に接続される
、（１）の態様に係る記憶装置である。
（３）本発明の一態様は、第１トランジスタと、第２トランジスタ、第３トランジスタと
、第４トランジスタと、第１層と、第２層と、第３層と、容量素子と、を有し、第１層は
、第３トランジスタと第４トランジスタとが設けられている層上に積層され、第１層は第
１導電体を有し、第２層は、第１層上に積層され、第２層は、第２および第３導電体を有
し、第３層は、第２層上に積層され、第３層は、第４導電体を有し、第２トランジスタお
よび容量素子は、第３層上に積層され、第１トランジスタのソースまたはドレインの一方
は、第４導電体と電気的に接続され、第１トランジスタのソースまたはドレインの他方は
、第２導電体と電気的に接続され、第２トランジスタのソースまたはドレインの一方は、
第４導電体と電気的に接続され、第２トランジスタのソースまたはドレインの他方は、容
量素子と電気的に接続され、第３トランジスタのソースまたはドレインの一方は、第２導
電体と電気的に接続され、第３トランジスタのソースまたはドレインの他方は、第１導電
体と電気的に接続され、第３トランジスタのゲートは、第３導電体と電気的に接続され、
第４トランジスタのソースまたはドレインの一方は、第３導電体と電気的に接続され、第
４トランジスタのソースまたはドレインの他方は、第１導電体と電気的に接続され、第４
トランジスタのゲートは、第２導電体と電気的に接続される記憶装置である。
（４）本発明の一態様は、センスアンプと、４本のビット線と、メモリセルと、４つの第
１トランジスタと、を有し、４本のビット線は、センスアンプが設けられた層上に設けら
れ、メモリセルは、４本のビット線が設けられた層上に設けられ、メモリセルは、第２ト
ランジスタと、容量素子と、を有し、４本のビット線は、第１方向に隣り合う２列と第２
方向に隣り合う２行とからなる２行２列に配置され、第２方向は、第１方向に垂直な方向
であり、４本のビット線は、第２方向に延在され、４本のビット線は、それぞれ、４つの
第１トランジスタのうちの１つを介してセンスアンプと電気的に接続され、センスアンプ
は、第１方向に、ビット線が２本収まる幅以上のピッチで複数配置され、センスアンプは
、第２方向に、ビット線が１本収まる幅以上のピッチで複数配置されている記憶装置であ
る。センスアンプは、少なくとも１層の導電体を有してもよい。
（５）本発明の一態様は、センスアンプと、８本のビット線と、メモリセルと、４つの第
１トランジスタと、を有し、８本のビット線は、センスアンプが設けられた層上に設けら
れ、メモリセルは、８本のビット線が設けられた層上に設けられ、メモリセルは、第２ト
ランジスタと、容量素子と、を有し、８本のビット線は、第１方向に隣り合う４列と第２
方向に隣り合う２行とからなる２行４列に配置され、第２方向は、第１方向に垂直な方向
であり、８本のビット線は、第２方向に延在され、４本のビット線は、８本のビット線の
うち、１行目の４本のうちの２本と、２行目の４本のうちの２本からなり、４本のビット
線は、それぞれ、４つの第１トランジスタのうちの１つを介してセンスアンプと電気的に
接続され、センスアンプは、第１方向に、ビット線が４本収まる幅以上のピッチで複数配
置され、センスアンプは、第２方向に、ビット線が１本収まる幅以上のピッチで複数配置
されている記憶装置である。センスアンプは、少なくとも１層の導電体を有してもよい。
（６）本発明の一態様は、２本のデータ線と、２つの第３トランジスタと、を有し、２本
のデータ線は、メモリセルが設けられた層上に設けられ、２本のデータ線は、それぞれ、
２つの第３トランジスタのうちの１つを介してセンスアンプと電気的に接続される、（４
）または（５）の態様に係る記憶装置。
（７）本発明の一態様は、複数のセンスアンプと、複数のビット線と、複数のメモリセル
と、複数の第１トランジスタと、を有し、複数のビット線は、複数のセンスアンプが設け
られた層上に設けられ、複数のメモリセルは、複数のビット線が設けられた層上に設けら
れ、複数のメモリセルは、それぞれ、第２トランジスタと、容量素子と、を有し、複数の
ビット線が延在する方向を第２方向とし、第２方向に垂直な方向を第１方向とし、複数の
ビット線は第１方向に第１距離のピッチ、第２方向に第２距離のピッチで、２次元的に配
置され、複数のセンスアンプは、それぞれ、複数の第１トランジスタのうちの４つを介し
て、複数のビット線のうちの４本のビット線に接続され、複数のセンスアンプは、第１方
向に第１距離の２倍のピッチで、かつ、第２方向に第２距離の２倍のピッチで、２次元的
に配置されている記憶装置である。複数のセンスアンプは、少なくとも１層の導電体を有
してもよい。
（８）本発明の一態様は、複数のデータ線と、複数の第３トランジスタと、を有し、複数
のデータ線は、メモリセルが設けられた層上に設けられ、複数のセンスアンプは、それぞ
れ、複数の第３トランジスタのうちの２つを介して、複数のデータ線のうちの２本のデー
タ線と電気的に接続され、複数のデータ線は、それぞれ、複数の第３トランジスタのうち
の２つを介して、複数のセンスアンプのうち第１方向に隣り合うセンスアンプと電気的に
接続される、（７）の態様に係る記憶装置。
（９）本発明の一態様は、複数のセンスアンプと、複数のビット線と、複数のメモリセル
と、複数の第１トランジスタと、を有し、複数のビット線は、複数のセンスアンプが設け
られた層上に設けられ、複数のメモリセルは、複数のビット線が設けられた層上に設けら
れ、複数のメモリセルは、それぞれ、第２トランジスタと、容量素子と、を有し、複数の
ビット線が延在する方向を第２方向とし、第２方向に垂直な方向を第１方向とし、複数の
ビット線は第１方向に第３距離のピッチで、第２方向に第４距離のピッチで、２次元的に
配置され、複数のセンスアンプは、それぞれ、複数の第１トランジスタのうちの４つを介
して、複数のビット線のうちの４本のビット線に接続され、複数のセンスアンプは、第１
方向に第３距離の４倍のピッチで、第２方向に第４距離の１倍のピッチで、２次元的に配
置されている記憶装置。複数のセンスアンプは、少なくとも１層の導電体を有してもよい
。
（１０）本発明の一態様は、複数のセンスアンプのうち、第２方向に隣り合うセンスアン
プは、互いに第１方向に第５距離だけずれて配置され、第５距離は第３距離より小さいこ
とを特徴とする、（９）の態様に係る記憶装置。
（１１）本発明の一態様は、複数のデータ線と、複数の第３トランジスタと、を有し、複
数のデータ線は、メモリセルが設けられた層上に設けられ、複数のセンスアンプは、それ
ぞれ、複数の第３トランジスタのうちの２つを介して、複数のデータ線のうちの２本のデ
ータ線と電気的に接続され、複数のデータ線は、それぞれ、複数の第３トランジスタのう
ちの２つを介して、複数のセンスアンプのうち第２方向に隣り合うセンスアンプと電気的
に接続される、（９）または（１０）の態様に係る記憶装置。
（１２）本発明の一態様は、第２トランジスタは酸化物半導体トランジスタである、（１
）乃至（１１）の態様に係る記憶装置。
（１３）本発明の一態様は、第１トランジスタはシリコントランジスタである、（１）乃
至（１２）の態様に係る記憶装置。
（１４）本発明の一態様は、ビット線に接続されるメモリセルの数は、３乃至３２である
、（１）乃至（１３）の態様に係る記憶装置。
（１５）本発明の一態様は、容量素子の容量値は０．１ｆＦ乃至１０ｆＦである、（１）
乃至（１４）の態様に係る記憶装置。
（１６）本発明の一態様は、（１）乃至（１５）の何れか一の態様に係る記憶装置と、プ
リント配線基板と、を有する電子機器である。
消費電力を低減することが可能な記憶装置を提供することができる。または、動作速度を
向上することが可能な記憶装置を提供することができる。または、小型化した記憶装置を
提供することができる。または、記憶容量を向上した記憶装置を提供することができる。
または、消費電力を低減することが可能な半導体装置を提供することができる。または、
動作速度を向上することが可能な半導体装置を提供することができる。または、小型化し
た半導体装置を提供することができる。または、新規な半導体装置を提供することができ
る。
これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ず
しも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図
面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項など
の記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る記憶装置の断面模式図。 本発明の一態様に係る記憶装置の上面模式図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る記憶装置の断面模式図。 本発明の一態様に係る記憶装置の上面模式図。 本発明の一態様に係る記憶装置の上面模式図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る記憶装置の上面図。 本発明の一態様に係る記憶装置の断面図。 本発明の一態様に係る記憶装置の断面図。 本発明の一態様に係る記憶装置の断面模式図。 本発明の一態様に係る記憶装置の上面模式図。 本発明の一態様に係る記憶装置の上面図。 本発明の一態様に係る記憶装置の断面図。 本発明の一態様に係る記憶装置の上面模式図。 本発明の一態様に係る記憶装置の上面模式図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る記憶装置の上面図。 センスアンプを示す回路図。 本発明の一態様に係る記憶装置の上面模式図。 本発明の一態様に係る記憶装置のブロック図。 トランジスタを示す上面図及び断面図。 トランジスタを示す上面図及び断面図。 トランジスタを示す上面図及び断面図。 半導体の積層を示す断面図、およびバンド構造を示す図。 本発明の一態様に係る電子部品の作製工程を示すフローチャート及び模式図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る記憶装置の上面模式図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場
合がある。
第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示
すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜
置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明
の一態様を特定するために用いられる序数詞は一致しない場合がある。
発明の実施の形態の説明あるいは図面において、例えば、ワード線ＷＬＵＬ（ｉ）、ＷＬ
ＵＲ（ｉ）（ｉは１以上ｋＵ以下、ｋＵは１以上の整数）、ＷＬＤＬ（ｊ）、ＷＬＤＲ（
ｊ）（ｊは１以上ｋＤ以下、ｋＤは１以上の整数）を、ワード線ＷＬＵＬ、ＷＬＵＲ、Ｗ
ＬＤＬ、ＷＬＤＲ、或いは単に、ＷＬＵＬ、ＷＬＵＲ、ＷＬＤＬ、ＷＬＤＲ等と省略して
記載する場合がある。例えば、ワード線ＷＬＵＬと記載した場合、ＷＬＵＬ（ｉ）（ｉは
１以上ｋＵ以下、ｋＵは１以上の整数）のうちの一本を指す場合や、全体を指す場合があ
る。他の構成要素、例えば、配線、信号線、電源線、回路等においても、同様の表現をす
る場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について図面を参照して説明する。
本発明の一態様に係る記憶装置の構成の一例を、図１および図２を参照して、説明する。
図１（Ａ）は、記憶装置５００の断面の構成の一例を模式的に表した図である。図１（Ａ
）は、回路記号を用いて、素子や配線の位置や接続を模式的に表している。紙面上下方向
は、回路が形成されている面に対して垂直な方向（または、高さ方向）を表している。図
２は、記憶装置５００を上面からみた構成の一例を模式的に表した図である。図２は、領
域、配線、接続部等を模式的に表したものであり、紙面上下と紙面左右は、それぞれ異な
る水平方向（回路が形成されている面に対して平行な方向）を表している。なお、図１及
び図２では、理解を容易にするため、トランジスタや配線などの一部を省略して示してい
る。
図１（Ａ）および図２に示す記憶装置５００は、センスアンプブロック５２０と、ビット
線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲと、ワード線ＷＬＵＬ、ＷＬＵＲ、ＷＬＤＬ
、ＷＬＤＲと、メモリセル５１０と、データ線ＤＬＬ、ＤＬＲと、配線ＩＳＯＵ、ＩＳＯ
Ｄ、ＣＳと、を有する。メモリセル５１０は、トランジスタＴｒＭと、容量素子Ｃとを有
する。センスアンプブロック５２０は、少なくとも、トランジスタＴｒＩと、センスアン
プ５３０と、センスアンプ５３０に接続される配線Ｄ０Ｌ、Ｄ０Ｒと、トランジスタＴｒ
Ｃと、を有する。
ビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲは、センスアンプブロック５２０が設
けられた層の上方に配置される。メモリセル５１０は、ビット線ＢＬＵＬ、ＢＬＵＲ、Ｂ
ＬＤＬ、ＢＬＤＲが設けられた層の上方に配置される。データ線ＤＬＬ、ＤＬＲは、メモ
リセル５１０の上方に配置される。センスアンプブロック５２０が有するトランジスタは
、少なくとも第１層の導電体（図中、Ｍ１と記載）と第２層の導電体（図中、Ｍ２と記載
）と接続される。ビット線には、第３層の導電体（図中、Ｍ３と記載）が用いられる。セ
ンスアンプ５３０に接続される配線Ｄ０Ｌ、Ｄ０Ｒには、少なくとも第２層の導電体が用
いられる。第１層の導電体の上方に第２層の導電体が設けられ、第２層の導電体の上方に
第３層の導電体が設けられる。
メモリセル５１０において、トランジスタＴｒＭのソースまたはドレインの一方と、ビッ
ト線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、またはＢＬＤＲと、は電気的に接続され、トランジ
スタＴｒＭのソースまたはドレインの他方と、容量素子Ｃの２端子の一方と、は電気的に
接続される。容量素子Ｃの２端子の他方は、端子ＰＬに接続される。容量素子Ｃは、保持
容量としての機能を有する。容量素子Ｃは、トランジスタＴｒＭの上方に配置される。ト
ランジスタＴｒＭのゲートは、ワード線に接続される。ワード線は、ＷＬＵＬ、ＷＬＵＲ
、ＷＬＤＬ、ＷＬＤＲの少なくとも４本を含む。メモリセル５１０は、記憶回路としての
機能を有する。
センスアンプブロック５２０において、トランジスタＴｒＩのソースまたはドレインの一
方と、ビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、またはＢＬＤＲと、は電気的に接続され
、トランジスタＴｒＩのソースまたはドレインの他方と、センスアンプ５３０に接続され
る配線Ｄ０Ｌまたは配線Ｄ０Ｒと、は電気的に接続される。トランジスタＴｒＩのゲート
は、配線ＩＳＯＵまたはＩＳＯＤに接続される。配線ＩＳＯＵまたはＩＳＯＤは、ビット
線とセンスアンプ５３０との間の導通状態を制御する信号が与えられる。配線ＩＳＯＵま
たはＩＳＯＤには、第１層の導電体が用いられてもよい。トランジスタＴｒＣのソースま
たはドレインの一方と、センスアンプ５３０に接続される配線Ｄ０Ｌまたは配線Ｄ０Ｒと
、は電気的に接続され、トランジスタＴｒＣのソースまたはドレインの他方と、データ線
ＤＬＬまたはＤＬＲと、は電気的に接続される。トランジスタＴｒＣのゲートは、配線Ｃ
Ｓに接続される。配線ＣＳは、データ線とセンスアンプ５３０と間の導通状態を制御する
信号が与えられる。配線ＣＳには、第１層の導電体が用いられてもよい。
本明細書では、ビット線が延在する方向と垂直な方向を第１方向と呼ぶ。或いは、ワード
線が延在する方向を第１方向と呼ぶ。ビット線が延在する方向を第２方向と呼ぶ。或いは
、ワード線が延在する方向と垂直な方向を第２方向と呼ぶ。
従って、ワード線は、第１方向に延在する。ビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、Ｂ
ＬＤＲは、第２方向に延在する。配線ＩＳＯＵ、ＩＳＯＤ、および／または配線ＣＳは、
第１方向に延在する。データ線ＤＬＬおよびＤＬＲは、第１方向と垂直な方向である、第
２方向に延在する。センスアンプ５３０に接続される配線Ｄ０Ｌ、Ｄ０Ｒは、それぞれ少
なくとも一部が、第２方向に延在する。４本のビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、
ＢＬＤＲは、それぞれ少なくとも一部が、センスアンプブロック５２０が配置される領域
と重なる。
記憶装置５００において、ビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲをメモリセ
ル５１０が有するトランジスタＴｒＭの上方に設けても良いし、容量素子Ｃの上方に設け
ても良い。データ線ＤＬＬ、ＤＬＲを、メモリセル５１０の下方に設けても良い。容量素
子Ｃを、トランジスタＴｒＭと同じ層に設けても良いし、トランジスタＴｒＭより下方に
設けても良い。
図１（Ｂ）には、センスアンプ５３０の回路構成の一例を示す。センスアンプ５３０は、
２つのトランジスタを有する。２つのトランジスタは、クロスカップルされている。つま
り、２つのトランジスタのソースは同じ配線に接続される。当該配線には、第１層の導電
体を用いてもよい。２つのトランジスタのドレインの一方は配線Ｄ０Ｌに接続され、他方
は配線Ｄ０Ｒに接続される。一方のトランジスタのゲートは、他方のトランジスタのドレ
インと電気的に接続される。
本発明の一態様に係る記憶装置の回路構成の一例を、図３を参照して、説明する。
図３に示す記憶装置５００において、配線Ｄ０Ｌと配線Ｄ０Ｒは、センスアンプ５３０に
接続される。配線Ｄ０Ｌと配線Ｄ０Ｒは、トランジスタＴｒＩを介してビット線と接続さ
れる。つまり、配線ＩＳＯＵによって制御されるトランジスタＴｒＩを介して、配線Ｄ０
Ｌはビット線ＢＬＵＬと、配線Ｄ０Ｒはビット線ＢＬＵＲと、それぞれ電気的に接続され
る。配線ＩＳＯＤによって制御されるトランジスタＴｒＩを介して、配線Ｄ０Ｌはビット
線ＢＬＤＬと、配線Ｄ０Ｒはビット線ＢＬＤＲと、それぞれ電気的に接続される。配線Ｃ
Ｓによって制御されるトランジスタＴｒＣを介して、配線Ｄ０Ｌは端子ＮＬと、配線Ｄ０
Ｒは端子ＮＲと、それぞれ電気的に接続される。端子ＮＬおよび端子ＮＲは、データ線（
図示せず）と接続される。メモリセル５１０は、ビット線およびワード線と接続されてい
る。ビット線ＢＬＵＬは、ｋＵ個のメモリセル（ｋＵは１以上の整数）と接続されている
。当該ｋＵ個のメモリセルは、それぞれ、ｋＵ本のワード線ＷＬＵＬ（１）乃至ＷＬＵＬ
（ｋＵ）のうちの１本と接続される。ビット線ＢＬＵＲは、ｋＵ個のメモリセルと接続さ
れている。当該ｋＵ個のメモリセルは、それぞれ、ｋＵ本のワード線ＷＬＵＲ（１）乃至
ＷＬＵＲ（ｋＵ）のうちの１本と接続される。ビット線ＢＬＤＬは、ｋＤ個のメモリセル
（ｋＤは１以上の整数）と接続されている。当該ｋＤ個のメモリセルは、それぞれ、ｋＤ
本のワード線ＷＬＤＬ（１）乃至ＷＬＤＬ（ｋＤ）のうちの１本と接続される。ビット線
ＢＬＤＲは、ｋＤ個のメモリセルと接続されている。当該ｋＤ個のメモリセルは、それぞ
れ、ｋＤ本のワード線ＷＬＤＲ（１）乃至ＷＬＤＲ（ｋＤ）のうちの１本と接続される。
図３に示す記憶装置５００において、隣り合うビット線であるＢＬＵＬとＢＬＵＲ（或い
はＢＬＤＬとＢＬＤＲ）に接続されるメモリセルは、異なるワード線に接続される。これ
は、折り返し型あるいはフォールデッド型と呼ばれる構成である。フォールデッド型は、
ワード線の電位変動が、比較する一対のビット線に同じように影響するため、読み出し動
作におけるノイズ耐性が高い構成である。
一対のビット線とは、センスアンプブロックによって同時に比較される２本のビット線の
ことを言う。一対のビット線を、ビット線対とも呼ぶ。図３に示す記憶装置５００におい
て、ビット線ＢＬＵＬとビット線ＢＬＵＲは、一対のビット線である。ビット線ＢＬＵＬ
とビット線ＢＬＵＲを、一対のビット線（ＢＬＵＬ、ＢＬＵＲ）或いは、ビット線対（Ｂ
ＬＵＬ、ＢＬＵＲ）とも表す。
センスアンプブロックは回路の集まりであり、所定のビット線毎に設けられている。例え
ば、センスアンプブロック５２０は４本のビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬ
ＤＲ毎に設けられている。
本発明の一態様である記憶装置においては、センスアンプブロック５２０の上方にメモリ
セルが配置され、センスアンプブロック５２０は、２次元的に配置される。従って、セン
スアンプブロック５２０は、第１方向（ワード線が延在する方向）および第２方向（ビッ
ト線が延在する方向）に対して、それぞれ、所定のピッチで配置されている。センスアン
プブロック５２０の第１方向のピッチは、例えば、メモリセルの第１方向の幅の２倍乃至
８倍である。センスアンプブロック５２０の第２方向のピッチは、例えば、メモリセルの
第２方向の幅の３倍乃至３２倍である。ピッチは、センスアンプブロック５２０が有する
トランジスタや回路が配置できる程度に大きい必要がある。ピッチが小さいほど、センス
アンプブロック５２０の面積が小さくなり、センスアンプブロックあたりのメモリセル数
が小さくなる。センスアンプブロックあたりのメモリセル数が小さいほど、ビット線に付
随する容量（ビット線容量とも呼ぶ）は小さくなり、読み出しや書き込みの性能は向上す
るため、好ましい。
本明細書において、ピッチとは、同じ対象物がいくつも繰り返し並ぶ際に定義され、繰り
返し並ぶ対象物内の所定の部位間の距離を指す。例えば、回路Ｘがある方向に繰り返し配
置される場合、回路Ｘ内の所定の点Ｐに着目すると、点Ｐは一定の間隔（距離Ａとする）
をあけて並ぶ。ピッチとは、この点Ｐ間の距離Ａを指す。その場合、回路Ｘがある方向に
距離Ａのピッチで配置される、と表現する。例えば、幅Ｌの配線Ｗが間隔Ｓで繰り返し配
置された場合、そのピッチは、（Ｌ＋Ｓ）である。その場合、配線Ｗが距離（Ｌ＋Ｓ）の
ピッチで配置される、と表現する。配線Ｖが距離（Ｌ＋Ｓ）×２のピッチで配置される場
合、配線Ｖが配線Ｗ２本分のピッチで配置される、とも表現する。
センスアンプブロック５２０の具体的な回路構成の一例を、図１９を参照して、説明する
。
図１９（Ａ）に示すセンスアンプブロック５２０Ｘは、トランジスタＴｒＩと、トランジ
スタＴｒＣと、センスアンプ５３１と、センスアンプ５３２と、プリチャージ回路５３３
と、を有する。トランジスタＴｒＩのソースとドレインの一方は、配線Ｄ０Ｌまたは配線
Ｄ０Ｒと接続され、他方はビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬまたはＢＬＤＲと接続
される。トランジスタＴｒＩのゲートは、配線ＩＳＯＵまたはＩＳＯＤに接続される。ト
ランジスタＴｒＣのソースとドレインの一方は、配線Ｄ０Ｌまたは配線Ｄ０Ｒと接続され
、他方は端子ＮＬまたはＮＲと接続される。端子ＮＬおよび端子ＮＲは、データ線（図示
せず）と接続される。トランジスタＴｒＣのゲートは、配線ＣＳに接続される。
センスアンプ５３１は、２つのＮチャネル型トランジスタを有し、２つのＮチャネル型ト
ランジスタをクロスカップルした回路である。２つのＮチャネル型トランジスタのソース
は配線ＮＡＣＴに接続される。２つのＮチャネル型トランジスタのドレインの一方は配線
Ｄ０Ｌに接続され、他方は配線Ｄ０Ｒに接続される。センスアンプ５３１は、配線ＮＡＣ
Ｔに、例えば、低電位電源ＶＳＳを与えることで、活性化する。センスアンプ５３１は、
配線Ｄ０Ｌと配線Ｄ０Ｒの電位差を増幅する機能を有する。
センスアンプ５３２は、２つのＰチャネル型トランジスタを有し、２つのＰチャネル型ト
ランジスタをクロスカップルした回路である。２つのＰチャネル型トランジスタのソース
は配線ＰＡＣＴに接続される。２つのＰチャネル型トランジスタのドレインの一方は配線
Ｄ０Ｌに接続され、他方は配線Ｄ０Ｒに接続される。センスアンプ５３２は、配線ＰＡＣ
Ｔに例えば、高電位電源ＶＤＤを与えることで、活性化する。センスアンプ５３２は、配
線Ｄ０Ｌと配線Ｄ０Ｒの電位差を増幅する機能を有する。
プリチャージ回路５３３は、３つのトランジスタを有する。３つのトランジスタのうち、
１つはプリチャージ電位が供給される配線ＰＣと配線Ｄ０Ｌとを接続し、１つは配線ＰＣ
と配線Ｄ０Ｒとを接続し、１つは配線Ｄ０Ｌと配線Ｄ０Ｒとを接続する。３つのトランジ
スタのゲートは配線ＥＱに接続される。プリチャージ回路５３３は、例えば、読み出し動
作においてあらかじめ配線Ｄ０Ｌと配線Ｄ０Ｒに、所定の電位（プリチャージ電位とも呼
ぶ）を与える機能を有する。プリチャージ電位は、例えば、ＶＤＤ／２であり、配線ＰＣ
によって与えられる。
図１９（Ｂ）に示すセンスアンプブロック５２０Ｙは、トランジスタＴｒＩと、トランジ
スタＴｒＣと、センスアンプ５３１と、センスアンプ５３２と、プリチャージ回路５３３
Ｕ、５３３Ｄと、を有する。図１９（Ｂ）に示すセンスアンプブロック５２０Ｙは、図１
９（Ａ）に示すセンスアンプブロック５２０Ｘと比較して、プリチャージ回路の構成が異
なる。図１９（Ｂ）に示すセンスアンプブロック５２０Ｙは、２つのプリチャージ回路を
有する。プリチャージ回路５３３Ｕは、ビット線対（ＢＬＵＬ、ＢＬＵＲ）をプリチャー
ジする。プリチャージ回路５３３Ｄは、ビット線対（ＢＬＤＬ、ＢＬＤＲ）をプリチャー
ジする。プリチャージ回路５３３Ｕは、３つのトランジスタを有し、１つはプリチャージ
電位が供給される配線ＰＣＵとビット線ＢＬＵＬとを接続し、１つは配線ＰＣＵとビット
線ＢＬＵＲとを接続し、１つはビット線ＢＬＵＬとビット線ＢＬＵＲとを接続する。３つ
のトランジスタのゲートは配線ＥＱＵに接続される。プリチャージ回路５３３Ｄは、３つ
のトランジスタを有し、１つはプリチャージ電位が供給される配線ＰＣＤとビット線ＢＬ
ＤＬとを接続し、１つは配線ＰＣＤとビット線ＢＬＤＲとを接続し、１つはビット線ＢＬ
ＤＬとビット線ＢＬＤＲとを接続する。３つのトランジスタのゲートは配線ＥＱＤに接続
される。このような構成とすることで、ビット線へのプリチャージ動作をより高速に行う
ことができる。
このように、センスアンプブロックでは、機能の一部を、ビット線対（ＢＬＵＬ、ＢＬＵ
Ｒ）とビット線対（ＢＬＤＬ、ＢＬＤＲ）のそれぞれに設けても良い。例えば、プリチャ
ージ回路や、センスアンプの一部を、ビット線対（ＢＬＵＬ、ＢＬＵＲ）とビット線対（
ＢＬＤＬ、ＢＬＤＲ）のそれぞれに設けても良い。
図１９（Ｂ）に示すセンスアンプブロック５２０Ｙの回路構成は、図１９（Ａ）に示すセ
ンスアンプブロック５２０Ｘの回路構成と一部異なるのみである。従って、他の回路構成
に関する説明は、図１９（Ａ）に示すセンスアンプブロック５２０Ｘの回路構成の説明を
適宜参照することができる。
図３に示す記憶装置５００の動作方法について、説明する。記憶装置５００は、メモリセ
ル５１０を選択し、選択したメモリセル５１０へデータの書き込みや、選択したメモリセ
ル５１０からデータの読み出しを行う。
メモリセル５１０の選択は、ワード線ＷＬＵＬ（ｉ）、ＷＬＵＲ（ｉ）（ｉは１以上ｋＵ
以下の整数、ｋＵは１以上の整数）、ＷＬＤＬ（ｊ）、ＷＬＤＲ（ｊ）（ｊは１以上ｋＤ
以下の整数、ｋＤは１以上の整数）等によって行う。メモリセル５１０は、接続されるワ
ード線の電位を制御することで選択する。ワード線によって選択したメモリセル５１０の
うち、配線ＣＳの電位を制御することで、当該配線ＣＳに接続されるセンスアンプブロッ
ク５２０に接続されるメモリセル５１０を選択してもよい。
データの書き込みは、選択したメモリセル５１０に接続されるビット線に、データに対応
する電位を与え、選択したメモリセル５１０に接続されるワード線に、トランジスタＴｒ
Ｍを導通状態とする電位を与えることで行われる。所定の期間、トランジスタＴｒＭが導
通状態となることで、メモリセル５１０が有する容量素子Ｃは、ビット線電位に応じた電
荷が蓄積される。トランジスタＴｒＭが非導通状態となることで、データが保持される。
ビット線には、トランジスタＴｒＩを介して、センスアンプブロック５２０の配線Ｄ０Ｌ
または配線Ｄ０Ｒから電位が与えられる。配線Ｄ０Ｌまたは配線Ｄ０Ｒは、トランジスタ
ＴｒＣを介して、データ線から電位が与えられる。データに対応する電位は、例えば、高
電源電位ＶＤＤと低電源電位ＶＳＳとしてもよい。
データの読み出しは、選択したメモリセル５１０に接続されるビット線（以下では、ＢＬ
ＵＬとして説明する）と、これと対になるビット線ＢＬＵＲと、に所定の電位をあらかじ
め与え（プリチャージ動作と言う）、その後、フローティングとした状態で、選択したメ
モリセル５１０に接続されるワード線に、トランジスタＴｒＭを導通状態とする電位を与
えることで行われる。
読み出し動作では、一対のビット線（ＢＬＵＬ、ＢＬＵＲ）に接続されるトランジスタＴ
ｒＩを、配線ＩＳＯＵの電位を制御することで、導通状態としておく。プリチャージ動作
は、センスアンプブロック５２０が有するプリチャージ回路によって行う。配線ＥＱ（図
１９（Ａ）参照）に所定の電位を与えることで、プリチャージ回路が有するトランジスタ
を導通状態とすることで行う。プリチャージ電位は、配線ＰＣによって与えられる。その
後、一対のビット線（ＢＬＵＬ、ＢＬＵＲ）をフローティング状態としておく。この状態
で、トランジスタＴｒＭが導通状態となると、トランジスタＴｒＭと接続されるビット線
ＢＬＵＬと容量素子Ｃの端子が導通状態となって、ビット線ＢＬＵＬと容量素子Ｃの端子
が同電位となるように電荷の分配が行われる。例えば、プリチャージ電位を高電源電位Ｖ
ＤＤと低電源電位ＶＳＳの中間の値（ＶＤＤ＋ＶＳＳ）／２とし、ビット線に付随する容
量（ビット線容量）をＣｂｉｔとし、容量素子ＣとトランジスタＴｒＭとが接続された端
子には電位Ｖｓｔｏｒｅが保持されていたとし、容量素子Ｃの容量をＣｓｔｏｒｅとする
。この場合、トランジスタＴｒＭを導通状態とすることで、ビット線ＢＬＵＬの電位は、
（Ｃｂｉｔ・（ＶＤＤ＋ＶＳＳ）／２＋Ｃｓｔｏｒｅ・Ｖｓｔｏｒｅ）／（Ｃｂｉｔ＋Ｃ
ｓｔｏｒｅ）となる。
一方、対となるビット線ＢＬＵＲには、プリチャージ電位（ＶＤＤ＋ＶＳＳ）／２が保持
されている。従って、一対のビット線（ＢＬＵＬ、ＢＬＵＲ）には電位差が生じる。例え
ば、メモリセルに高電源電位ＶＤＤが保持されていた場合には、ビット線ＢＬＵＬおよび
配線Ｄ０Ｌの電位は、ビット線ＢＬＵＲおよび配線Ｄ０Ｒの電位より高くなる。例えば、
メモリセルに低電源電位ＶＳＳが保持されていた場合には、ビット線ＢＬＵＬおよび配線
Ｄ０Ｌの電位は、ビット線ＢＬＵＲおよび配線Ｄ０Ｒの電位より低くなる。センスアンプ
５３０は、一対のビット線（ＢＬＵＬ、ＢＬＵＲ）と接続される一対の配線（Ｄ０Ｌ、Ｄ
０Ｒ）の電位を比較して、その電位差を増幅する。一対のビット線（ＢＬＵＬ、ＢＬＵＲ
）に電位差が生じた後に、センスアンプ５３０を活性化する。その結果、メモリセルに高
電源電位ＶＤＤが保持されていた場合には、配線Ｄ０ＬにはＶＤＤが、配線Ｄ０ＲにはＶ
ＳＳが与えられる。メモリセルに低電源電位ＶＳＳが保持されていた場合には、配線Ｄ０
ＬにはＶＳＳが、配線Ｄ０ＲにはＶＤＤが与えられる。このようにして一対の配線（Ｄ０
Ｌ、Ｄ０Ｒ）にデータが読み出される。読み出されたデータは、配線ＣＳの電位を制御し
、トランジスタＴｒＣを導通状態とすることで、一対のデータ線（ＤＬＬ、ＤＬＲ）へ出
力される。
配線ＩＳＯＵに、ＴｒＩを導通状態とする電位を与え、配線ＩＳＯＤに、ＴｒＩを非導通
状態とする電位を与えることで、センスアンプブロック５２０は、一対のビット線ＢＬＵ
Ｌ、ＢＬＵＲを選択することができる。配線ＩＳＯＵに、ＴｒＩを非導通状態とする電位
を与え、配線ＩＳＯＤに、ＴｒＩを導通状態とする電位を与えることで、センスアンプブ
ロック５２０は、一対のビット線ＢＬＤＬ、ＢＬＤＲを選択することができる。このよう
に、センスアンプブロック５２０は、トランジスタＴｒＩを設けることで、４本のビット
線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲに接続されるメモリセルの読み出しや書き込
みを行うことができる。
図１乃至図３に示す記憶装置５００は、センスアンプブロック５２０を構成する層の上方
にメモリセル５１０が位置することで、同じ領域に、センスアンプブロック５２０とメモ
リセル５１０を配置することができる。従って、センスアンプとメモリセルを異なる領域
に配置するシリコントランジスタを用いた従来のＤＲＡＭと比較して、チップ面積を縮小
できる。
シリコントランジスタを用いた従来のＤＲＡＭにおいて、容量素子Ｃの容量を小さくする
ことができれば、動作速度、消費電力、製造歩留まり等において、好ましい。これは、本
発明の一態様の記憶装置においても同様である。しかし、容量素子Ｃの容量を小さくする
と、読み出し動作やデータ保持が困難になる場合がある。本発明の一態様の記憶装置は、
シリコントランジスタを用いた従来のＤＲＡＭと比較して、容量素子Ｃの容量値が同じ場
合には、優れた読み出し性能およびデータ保持特性を有する。このため、容量素子Ｃの容
量をより小さくすることができ、好ましい。これについて、以下に説明する。
読み出し性能に影響する指標として、ビット線容量Ｃｂｉｔと容量素子Ｃの容量Ｃｓｔｏ
ｒｅとの比がある。読み出し時に得られる一対のビット線の電位差は、Ｃｓｔｏｒｅ／Ｃ
ｂｉｔが大きいほど大きくなる。従って、Ｃｓｔｏｒｅ／Ｃｂｉｔが大きいほど、高速あ
るいは安定な読み出し動作を実現できる。同じ読み出し性能のもとでは、ビット線容量Ｃ
ｂｉｔを小さくすることで、容量素子Ｃの容量を小さくすることができる。
ビット線容量Ｃｂｉｔを小さくする方法の一つは、ビット線に接続されるメモリセル数を
少なくすることである。シリコントランジスタを用いた従来のＤＲＡＭは、ビット線に接
続されるメモリセルの数は、例えば、６４乃至２５６である。メモリセルとセンスアンプ
ブロックとは別の領域に配置されるため、同じメモリ容量のもとで、ビット線に接続され
るメモリセルの数を１／２にすると、センスアンプブロックは２倍必要となり、回路面積
の増大を招いてしまう。本発明の一態様の記憶装置は、メモリセルとセンスアンプブロッ
クとは同じ領域に重ねて配置できる。ビット線に接続されるメモリセルの数を１／２にし
て、センスアンプブロックが２倍必要となっても、センスアンプブロックの配置された領
域がメモリセルの配置された領域内であれば、チップ面積は変わらない。従って、回路面
積の増大を招かずに、ビット線に接続されるメモリセルの数を少なくすることができる場
合がある。その結果、ビット線容量Ｃｂｉｔを縮小することができる。
本発明の一態様の記憶装置は、トランジスタＴｒＩを設けることで、さらに、ビット線に
接続されるメモリセルの数の低減を実現している。記憶装置５００は、トランジスタＴｒ
Ｉを設けることで、センスアンプブロックあたり４本のビット線ＢＬＵＬ、ＢＬＵＲ、Ｂ
ＬＤＬ、ＢＬＤＲに接続される。メモリセルとセンスアンプブロックを別の領域に配置す
るシリコントランジスタを用いた従来のＤＲＡＭにおいて、そのような構成が提案されて
いる。しかし、メモリセルとセンスアンプブロックを重ねた構成、あるいは、メモリセル
とセンスアンプブロックを重ねてセンスアンプブロックを２次元的に配置した構成では、
１つのセンスアンプブロックに４本のビット線を接続した場合における、配置方法や配線
の層数、配線の方向などは、これまで提案されていなかった。本発明の一態様の記憶装置
は、メモリセルとセンスアンプブロックを重ねた場合に、４本のビット線を１つのセンス
アンプブロックに接続するための配置方法や配線の層数、配線の方向を適用したものであ
る。例えば、図１に示す記憶装置５００では、センスアンプブロック５２０は少なくとも
２層の導電体により配線され、かつ、当該２層とは異なる層にビット線として機能する導
電体を設けることで、４本のビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲとセンス
アンプ５３０とをトランジスタＴｒＩを介して接続する構成を実現している。こうして、
本発明の一態様の記憶装置は、センスアンプブロック５２０あたり４本のビット線ＢＬＵ
Ｌ、ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲが接続されることで、ビット線に接続されるメモリセ
ルの数を少なくすることができる。センスアンプブロックの面積を同じとした場合、セン
スアンプブロックあたり２本のビット線が接続される通常の場合と比較して、ビット線に
接続されるメモリセルの数を約１／２にすることができる。その結果、ビット線容量Ｃｂ
ｉｔを縮小することができる。
なお、従来のシリコントランジスタを用いたＤＲＡＭでは、トランジスタＴｒＩを用いる
構成は、センスアンプブロックの面積を減らすことが目的であった。本発明の一態様の記
憶装置においては、同じ領域に、センスアンプブロックとメモリセルを重ねて配置できる
ため、センスアンプブロックの面積が単に減ったとしても、チップ面積は変わらない場合
がある。むしろ、本発明の一態様の記憶装置では、センスアンプブロックをメモリセルの
配置された領域に敷き詰めるように配置したうえで、さらにビット線容量Ｃｂｉｔを減ら
すことが目的の一つである。つまり、トランジスタＴｒＩを用いる構成は、効果や目的に
おいても、シリコントランジスタを用いた従来のＤＲＡＭとは異なったものである。
本発明の一態様の記憶装置は、ビット線の上方にメモリセルを配置することで、ビット線
容量Ｃｂｉｔを縮小することができ、好ましい。シリコントランジスタを用いた従来のＤ
ＲＡＭにおいては、ビット線容量Ｃｂｉｔは、ビット線とワード線との交差容量や、ビッ
ト線と容量素子Ｃとの間の寄生容量が大きく寄与する。ビット線をメモリセルの下方に設
けると、ワード線や容量素子との距離が大きくなる。そのため、ビット線とワード線との
交差容量や、ビット線と容量素子Ｃとの間の寄生容量は小さくなり、ビット線容量Ｃｂｉ
ｔを縮小することができる。メモリセルが有するトランジスタＴｒＭとしてシリコントラ
ンジスタを用いる場合、その下方に配線を形成することは難しい場合がある。トランジス
タＴｒＭとして、絶縁表面上に形成できるトランジスタであれば、その下方に配線を形成
することは、シリコントランジスタの場合と比べて実現しやすく、好ましい。トランジス
タＴｒＭとして、例えば、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物
）をチャネル形成領域に含むトランジスタ（以下、酸化物半導体トランジスタとも呼ぶ）
を用いることができる。
本発明の一態様の記憶装置として、ビット線をメモリセルが有するトランジスタＴｒＭの
上方に設けても良い。また、容量素子Ｃの上方に設けても良い。ビット線をトランジスタ
ＴｒＭの上方に設ける場合には、トランジスタＴｒＭの下方に設けられる導電体の層数を
減らすことができる。トランジスタＴｒＭの下方に設けられる導電体の層数が少ないと、
トランジスタＴｒＭを形成する絶縁表面をより平坦にできる場合があり、トランジスタＴ
ｒＭをより微細に形成することができる場合がある。
データ保持特性に影響を与える指標として、トランジスタＴｒＭの非導通状態におけるド
レイン電流（リーク電流とも呼ぶ）がある。トランジスタＴｒＭのリーク電流が小さいほ
ど、容量素子Ｃに蓄積された電荷は長期間にわたり保持されるため、データが保持される
期間を長くすることができる。その結果、リフレッシュ動作の頻度を低減でき、リフレッ
シュ動作による消費電力を低減することができる。本発明の一態様の記憶装置において、
トランジスタＴｒＭは、リーク電流が小さいことが好ましい。例えば、非導通状態のとき
のドレイン電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０
−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１
５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下で
ある。そのような一例として、酸化物半導体トランジスタを用いることができる。
以上説明したように、本発明の一態様の記憶装置は、ビット線容量Ｃｂｉｔの縮小、およ
び／または、トランジスタＴｒＭのリーク電流の低減、を図ることができる。その結果、
容量素子Ｃの容量を小さくすることができる。容量素子Ｃの容量は、例えば、１０ｆＦ以
下、より好ましくは５ｆＦ以下、さらに好ましくは１ｆＦ以下である。一方で、容量素子
の容量は、容量素子以外の寄生容量よりも大きいことが好ましい。例えば、０．１ｆＦ以
上である。その結果、容量を充電する時間が短くなり、より高速に動作できる。容量に蓄
積されるエネルギーが小さくなるため、消費電力が低減される。シリコントランジスタを
用いたＤＲＡＭでは、各メモリセルは、２５ｆＦ程度の容量が必要といわれている。この
ため、微細化に伴い、容量素子の製造が難しくなってきている。高さが数μｍものスタッ
ク容量や深さが数μｍものトレンチ容量を形成する必要があるためである。本発明の一態
様の記憶装置は、容量素子Ｃの容量を小さくすることができるため、保持容量の製造の難
易度も低減され、歩留まりも向上する。
メモリセルが有するＴｒＭは、スイッチングスピードの速いトランジスタを用いることが
好ましい。例えば、トランジスタのスイッチングに要する時間は、１０ｎｓ未満、好まし
くは１ｎｓ未満、より好ましくは０．１ｎｓ未満である。ここでは、そのような一例とし
て、酸化物半導体トランジスタを用いることができる場合がある。
なお、トランジスタのスイッチングスピードが速いとは、トランジスタのスイッチングに
要する時間が短いことを言う。トランジスタのスイッチングに要する時間とは、一つのト
ランジスタが負荷のない状態で非導通状態から導通状態となる時間を表す。これは、ゲー
ト電圧が変化した際に、トランジスタのドレイン電流の増分が、ゲート容量に蓄積される
電荷の増分を補う時間と解釈することができる。或いは、トランジスタのスイッチングに
要する時間とは、トランジスタを増幅器として用いる場合に、電流利得が１以上となる最
大の周波数ｆＴ（遮断周波数とも言う）を用いて、１／（２×ｆＴ）で表わす場合がある
。或いは、電力利得が１以上となる最大の周波数ｆｍａｘ（最大発振周波数とも言う）を
用いて１／（２×ｆｍａｘ）で表わす場合がある。電力利得としては、単方向電力利得や
最大有能電力利得を用いることができる。
本発明の一態様に係る記憶装置の別の構成の一例を、図４および図５を参照して、説明す
る。
図４は、記憶装置５００Ａを断面からみた構成の一例を模式的に表した図である。図４は
、回路記号を用いて、素子や配線の位置や接続を模式的に表している。紙面上下は、回路
が形成されている面に対して垂直な方向（または、高さ方向）を表している。図５は、記
憶装置５００Ａを上面からみた構成の一例を模式的に表した図である。図５は、領域、配
線、接続部等を模式的に表したものであり、紙面上下と紙面左右は、それぞれ異なる水平
方向（回路が形成されている面に対して平行な方向）を表している。なお、図４及び図５
では、理解を容易にするため、トランジスタや配線などの一部を省略して示している。
図４及び図５に示す記憶装置５００Ａは、センスアンプブロック５２０Ａと、ビット線Ｂ
ＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲと、ワード線ＷＬＵＬ、ＷＬＤＬと、メモリセル
５１０と、データ線ＤＬＬ、ＤＬＲと、配線ＩＳＯＵ、ＩＳＯＤ、ＣＳと、を有する。図
４に示す記憶装置５００Ａは、図１に示す記憶装置５００と同様な構成を有し、あらたに
、ビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲに用いられる第３層の導電体が下層
の導電体と接続する接続部（以下、ビット線の接続部とも呼ぶ）の構成と、データ線に用
いられる導電体が下層の導電体と接続する接続部（以下、データ線の接続部とも呼ぶ）の
構成とが記憶装置５００と異なる。これらの構成を模式的に表している。
本明細書において、導電体Ａと導電体Ｂの接続部とは、導電体Ａと導電体Ｂを接続する部
位をいう。例えば、導電体Ａと導電体Ｂが直接接続される場合、導電体Ａと導電体Ｂが接
触する領域は接続部である。例えば、導電体Ａと導電体Ｂが、導電体Ｃおよび導電体Ｄを
介して接続される場合、導電体Ｃおよび／または導電体Ｄは接続部である。導電体Ａの接
続先が明確である場合には、導電体Ａと導電体Ａの接続先を接続する部位を、単に、導電
体Ａの接続部とも呼ぶ。
本発明の一態様の記憶装置において、配線Ｄ０Ｌ（またはＤ０Ｒ）の機能を有する第２層
の導電体は、第２方向（ビット線が延在する方向）に延在する。一方、ビット線の接続部
２か所と、データ線の接続部１か所とは、トランジスタＴｒＩやトランジスタＴｒＣのソ
ースまたはドレインに接続されるため、第２層の導電体を横切って設けられる。従って、
これらの接続部は、第２方向に延在する第２層の導電体を避けて設ける必要がある。この
とき、センスアンプブロックの領域を自由に広げて、これらの接続部を設けるのでは、チ
ップ面積が大きくなってしまう場合がある。どのように第２層の導電体を回避して、これ
らの接続部を設けるか、が重要になる。
図４に示す記憶装置５００Ａにおいて、ビット線ＢＬＵＬ、ＢＬＤＬの接続部は、第２方
向において、配線Ｄ０Ｌが配置されていない領域に設けられる。データ線ＤＬＬの接続部
は、第２方向において、ビット線ＢＬＵＬ、ＢＬＤＬが配置されていない領域に設けられ
、かつ、配線Ｄ０Ｌが配置される領域に設けられる。データ線ＤＬＬの接続部は、第１方
向（ワード線が延在する方向）に、配線Ｄ０Ｌを回避するように設けられる。
図４に示す記憶装置５００Ａは、図１に示す記憶装置５００と一部異なるのみである。従
って、断面の構成に関する説明は、図１に示す記憶装置５００の説明を適宜参照すること
ができる。
図５は、図４に示す記憶装置５００Ａを上面からみた構成の一例を模式的に表した図であ
る。図５では、センスアンプブロック５２０Ａと、４本のビット線ＢＬＵＬ、ＢＬＵＲ、
ＢＬＤＬ、ＢＬＤＲと、データ線ＤＬＬ、ＤＬＲと、ビット線の接続部（白丸（○）で表
記）と、データ線の接続部ＣＬ、ＣＲ（黒丸（●）で表記）等の配置を模式的に表してい
る。図５に示す記憶装置５００Ａは、第１方向に隣り合う２つのセンスアンプブロック５
２０Ａを表している。
図５に示す記憶装置５００Ａでは、４本のビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬ
ＤＲは、互いに隣り合って、２行２列に配置されている。つまり、ビット線ＢＬＵＬとＢ
ＬＵＲは第１方向に隣り合い、２本のビット線ＢＬＤＬとＢＬＤＲは第１方向に隣り合い
、ビット線ＢＬＵＬとＢＬＤＬは第２方向に隣り合い、２本のビット線ＢＬＵＲとＢＬＤ
Ｒは第２方向に隣り合う。図５に示す記憶装置５００Ａでは、センスアンプブロック５２
０Ａは、第１方向にビット線２本分、第２方向にビット線２本分を包含する領域に配置さ
れている。
記憶装置５００Ａは、このようなセンスアンプブロック５２０Ａとビット線ＢＬＵＬ、Ｂ
ＬＵＲ、ＢＬＤＬ、ＢＬＤＲの配置により、２次元的に規則的に配置することができる。
つまり、センスアンプブロック５２０Ａ、および４本のビット線ＢＬＵＬ、ＢＬＵＲ、Ｂ
ＬＤＬ、ＢＬＤＲを、それぞれ、第１方向に第１距離のピッチで、かつ、第２方向に第２
距離のピッチでアレイ状に配置することができる。例えば、第１距離は、ビット線２本を
並べられる幅以上であり、その２倍以下である。例えば、第２距離は、ビット線の長さの
２倍以上であり、４倍以下である。
ビット線は第１方向に平均値が第１距離のピッチで、第２方向に平均値が第２距離のピッ
チで、２次元的に配置されているとする。センスアンプブロック５２０Ａは、例えば、第
１方向に第３距離の２倍のピッチで、第２方向に第２距離の１倍のピッチで、２次元的に
配置することができる。言い換えると、ビット線が２次元的に配置された状態において、
ビット線ｋ本分の幅とは、ビット線１本あたりが占有する平均の幅のｋ倍の幅とする（ｋ
は１以上の整数）。センスアンプブロック５２０Ａは、例えば、第１方向にビット線２本
分のピッチで、かつ、第２方向にビット線２本分のピッチで、２次元的に規則的に配置す
ることができる。
図５に示す上面模式図では、ビット線の接続部はビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ
、ＢＬＤＲの延長上に設けられる。その結果、ビット線の接続部は、センスアンプブロッ
ク５２０Ａの第１方向の幅を広げることなく設けることができる。データ線の接続部は、
第２方向において、第２方向に隣り合うビット線対（ＢＬＵＬ，ＢＬＵＲ）と（ＢＬＤＬ
，ＢＬＤＲ）の間に設けられる。２か所のデータ線の接続部ＣＬ、ＣＲは、第１方向にお
いて、センスアンプブロック５２０Ａの両側の端部に一つずつ設けられ、第２方向におい
て、互いにずれた位置に設けられる。こうすることで、隣り合うセンスアンプブロック５
２０Ａが有するデータ線の接続部は、第２方向に並べて設けることができる。その結果、
センスアンプブロック５２０Ａの第１方向の幅の増大を抑えることができる。なお、図５
に示す上面模式図で、データ線の接続部がビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬ
ＤＲの延長上に設けられていないのは、ビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬＤ
Ｒの下方に配線Ｄ０Ｌ、Ｄ０Ｒとしての機能を有する第２層の導電体が延在しているため
である。データ線の接続部、或いは、データ線の接続部のうち第２層の導電体を横切る部
分は、配線Ｄ０Ｌ、Ｄ０Ｒを回避するために、センスアンプブロック５２０Ａの第１方向
の端部に設けられている。
第１方向の幅について説明する。図４および図５に示す記憶装置５００Ａにおいて、デー
タ線の接続部は、配線Ｄ０Ｌ、Ｄ０Ｒとして機能する第２層の導電体を第１方向に回避し
て設けられる。例えば、第２層の導電体でプラグを設けて接続部を構成することができる
。その場合、第２層の導電体の幅と間隔の分だけ第１方向に幅が増大してしまう。例えば
、第２層の導電体でプラグを設けずに、第１層の導電体と第３層の導電体とを直接ビアホ
ールで接続する構成とすることができる。その場合、第２層の導電体による増分は小さく
抑えられる。同時に、ビット線として機能する第３層の導電体を当該接続部に設けないこ
とで、第１方向に幅を広げることなく、第３層の導電体でプラグを設けることができる。
その結果、第２層の導電体でプラグを設けた場合より、第１方向の幅を小さくでき、好ま
しい。
第２方向の幅について説明する。上記のように、第２層の導電体を回避する必要のある接
続部のある領域では、ビット線を設けない場合がある。そのような接続部が多いと、第２
方向（ビット線が延在する方向）に幅を増やす必要がある。図４および図５に示す記憶装
置５００Ａにおいて、ビット線の接続部は配線Ｄ０Ｌ、Ｄ０Ｒとして機能する第２層の導
電体を第１方向に回避する必要がなく、データ線の接続部のみ当該第２層の導電体を第１
方向に回避して設ける。このため、センスアンプブロック５２０Ａの第２方向の幅を小さ
くでき、面積を小さくできるため好ましい。
図４および図５に示す記憶装置５００Ａにおいて、ビット線の接続部は、センスアンプブ
ロック５２０Ａの端部に設けられている。センスアンプブロック５２０Ａが、例えば、図
１９（Ａ）に示す構成のように、トランジスタＴｒＩ以外の回路がビット線ＢＬＵＬ、Ｂ
ＬＵＲ、ＢＬＤＬ、ＢＬＤＲに直接接続されない構成であれば、ビット線の接続部は、ビ
ット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲとして機能する第３層の導電体の端部に
設けることが好ましく、センスアンプブロック５２０Ａの端部に設けることが好ましい。
ビット線の接続部は、センスアンプブロック５２０Ａの端部に設けられていなくてもよい
。センスアンプブロック５２０Ａが、例えば、図１９（Ｂ）に示す構成のように、トラン
ジスタＴｒＩ以外の回路（例えば、プリチャージ回路）がビット線ＢＬＵＬ、ＢＬＵＲ、
ＢＬＤＬ、ＢＬＤＲに直接接続される構成であれば、当該回路をセンスアンプブロック５
２０Ａの端部に配置することが好ましい。ビット線の接続部は、当該回路より内側に配置
することが好ましい。
図４および図５に示す記憶装置５００Ａでは、データ線の接続部はセンスアンプブロック
５２０Ａの第２方向の中央部付近に設けられる。こうすることで、４本のビット線ＢＬＵ
Ｌ、ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲの長さを揃えることができる。その結果、ビット線容
量を揃えることができ、読み出しが安定するので、好ましい。
図５に示す記憶装置の上面模式図では、センスアンプブロックを長方形で示しているが、
これは模式的な図であって、センスアンプブロックが長方形の領域に配置されていること
を示すわけではない。センスアンプブロックの領域は、センスアンプを構成する要素を含
む領域であり、かつ、隣り合うセンスアンプブロックと重ならない領域として定めれば良
い。
上記構成により、記憶装置５００Ａは、センスアンプブロック、ビット線、ビット線の接
続部、およびデータ線の接続部を、効率よく２次元的に配置することができる。
本発明の一態様に係る記憶装置の別の構成の一例を、図６および図７を参照して、説明す
る。
図６は、記憶装置５００Ｂを上面からみた構成の一例を模式的に表した図である。図６に
示す記憶装置５００Ｂは、図５に示す記憶装置５００Ａと比較して、データ線およびデー
タ線の接続部の構成が異なる。図６に示す記憶装置５００Ｂでは、第１方向に隣り合うセ
ンスアンプブロック５２０Ｂがデータ線の接続部を共有している。その結果、データ線の
接続部は、図５に示す記憶装置５００Ａと比較して、１／２になる。このような構成とす
ることで、図５に示す記憶装置５００Ａと比較して、第２方向に隣り合うビット線対（Ｂ
ＬＵＬ，ＢＬＵＲ）と（ＢＬＤＬ，ＢＬＤＲ）の間隔を小さくすることができる。その結
果、センスアンプブロック５２０Ｂの第２方向の幅を小さくし、面積を縮小することがで
きる場合がある。
データ線の本数は、図５に示す記憶装置５００Ａと比較して、１／２になる。データ線の
本数が減ることで、データ線の幅や間隔を大きくとることが可能となる。例えば、データ
線は、第１方向にビット線２本分のピッチで配置される。データ線は、メモリセルより上
方に設けられ、ビット線よりも幅や間隔を大きい配線でないと作製できない場合がある。
そのような場合も、データ線の幅や間隔の制約によって、第１方向の幅を広げる必要がな
く、好ましい。一度に動作するデータ線の本数が減ることで、データ線の充放電に伴う消
費電力を低減することができる。
図６に示す記憶装置５００Ｂは、図５に示す記憶装置５００Ａと一部異なるのみである。
従って、上面からみた構成に関する説明は、図５に示す記憶装置の説明を適宜参照するこ
とができる。
図７は、図６に示す記憶装置５００Ｂの回路構成の一例を示す図である。図７に示す記憶
装置５００Ｂは、互いに隣り合う２つのセンスアンプブロック５２０Ｂが端子ＮＬまたは
ＮＲを共有する構成となっている。端子ＮＬまたはＮＲと配線Ｄ０Ｌまたは配線Ｄ０Ｒは
トランジスタＴｒＣを介して接続される。トランジスタＴｒＣのゲートは、配線ＣＳ１も
しくは配線ＣＳ２と接続される。同一の端子ＮＬと接続される２つのトランジスタＴｒＣ
のゲートの一方は、配線ＣＳ１に接続され、他方は配線ＣＳ２に接続される。隣り合うセ
ンスアンプブロック５２０Ｂの一方が有するトランジスタＴｒＣが配線ＣＳ１と接続され
る場合には、他方が有するＴｒＣは配線ＣＳ２と接続される。このような構成とすること
で、データ線の接続部およびデータ線を減らすことができる。
図７に示す記憶装置５００Ｂの回路構成は、図３に示す記憶装置５００の回路構成と一部
異なるのみである。従って、メモリセル、ビット線、および他の配線に関する説明は、図
３に示す記憶装置５００の回路構成の説明を適宜参照することができる。
次に、図８乃至図１０を参照して、本発明の一態様に係る記憶装置５００Ｃのさらに詳細
な構成例を説明する。
なお、図８乃至図１０では、理解を容易にするため、絶縁体などの一部を省略して示し、
また同じ層に形成される導電体等には、同じハッチングパターンを付している。
図８は、記憶装置５００Ｃの構成の一例を示す上面図である。記憶装置５００Ｃは、図６
に示した記憶装置５００Ｂの具体的な一例である。記憶装置５００Ｃは、図７および図１
９（Ａ）に示した回路構成を有する。図８（Ａ）は、トランジスタＴｒＣや第１層の導電
体を含む領域の上面図を示し、図８（Ｂ）は、配線Ｄ０Ｌ，Ｄ０Ｒとして機能する第２層
の導電体を含む領域の上面図を示し、図８（Ｃ）は、ビット線として機能する第３層の導
電体を含む領域の上面図を示し、図８（Ｄ）は、トランジスタＴｒＭを含む領域の上面図
を示し、図８（Ｅ）は、容量素子Ｃやデータ線を含む領域の上面図を示す。
図９および図１０は、図８に示した記憶装置５００Ｃの構成の一例を示す断面図である。
図９には、図８（Ａ）乃至図８（Ｅ）の一点鎖線Ａ１−Ａ２で切断した断面を示し、図１
０には、図８（Ａ）乃至図８（Ｅ）の一点鎖線Ｂ１−Ｂ２で切断した断面を示す。
図８乃至図１０に示す記憶装置５００Ｃは、トランジスタ４９０、トランジスタ４９１ａ
、トランジスタ４９１ｂ、トランジスタ４９１ｃ、および容量素子４９７を有する。当該
トランジスタおよび容量素子は、複数の導電体を介して適宜接続され、図７および図１９
（Ａ）に示した回路の一部分を構成している。ここでは、一例として、トランジスタ４９
０に酸化物半導体トランジスタを用い、トランジスタ４９１ａ、トランジスタ４９１ｂ、
およびトランジスタ４９１ｃにシリコントランジスタを用いるものとして説明する。
記憶装置５００Ｃの構成について、図８に示す上面図を用いて、図７および図１９（Ａ）
に示した記憶装置の構成と対比しながら、説明する。図８（Ａ）に示す上面図において、
トランジスタ４９１ａは、トランジスタＴｒＩに相当する。トランジスタ４９１ｂは、セ
ンスアンプが有するＮチャネル型トランジスタである。トランジスタ４９１ｃは、トラン
ジスタＴｒＣに相当する。導電体４２２ａは、配線ＩＳＯＵに相当する。導電体４２２ｂ
は、配線ＩＳＯＤに相当する。導電体４７０ｂは、配線ＮＡＣＴに相当する。導電体４７
０ｃは、配線ＰＡＣＴに相当する。導電体４２２ｅは、配線ＥＱに相当する。導電体４７
０ｄは、配線ＰＣに相当する。導電体４２２ｃは、配線ＣＳ１に相当する。導電体４２２
ｄは、配線ＣＳ２に相当する。図８（Ｂ）に示す上面図において、導電体４７１ｂは、配
線Ｄ０Ｌに相当する。導電体４７１ｃは、配線Ｄ０Ｒに相当する。図８（Ｃ）に示す上面
図において、導電体４７２ａは、ビット線ＢＬＵＬに相当する。導電体４７２ｂは、ビッ
ト線ＢＬＵＲに相当する。導電体４７２ｃは、ビット線ＢＬＤＬに相当する。導電体４７
２ｄは、ビット線ＢＬＤＲに相当する。図８（Ｄ）に示す上面図において、トランジスタ
４９０は、トランジスタＴｒＭに相当する。導電体４２０または導電体４２１は、ワード
線ＷＬＵＬ（１）に相当する。図８（Ｅ）に示す上面図において、容量素子４９７は、容
量素子Ｃに相当する。導電体４７３、４７４は、容量素子Ｃの電極としての機能を有する
。導電体４７４はまた、端子ＰＬに接続される配線としての機能を有する。導電体４７５
ａは、データ線ＤＬＬに相当する。導電体４７５ｂは、データ線ＤＬＲに相当する。
記憶装置５００Ｃの構成について、図９及び図１０に示す断面図を用いて説明する。記憶
装置５００Ｃは、基板４００と、トランジスタ４９１ａおよび４９１ｂと、トランジスタ
４９１ａおよび４９１ｂ上の絶縁体４６０と、絶縁体４６０上の導電体４７０ａ、４７０
ｂと、絶縁体４６０上および導電体４７０ａ、４７０ｂ上の絶縁体４６１と、絶縁体４６
１上の導電体４７１ｂと、絶縁体４６１上および導電体４７１ｂ上の絶縁体４６２と、絶
縁体４６２上の導電体４７２ａ、４７２ｂと、絶縁体４６２上および導電体４７２ａ、４
７２ｂ上の絶縁体４６３と、絶縁体４６３上の絶縁体４４２と、絶縁体４４２上のトラン
ジスタ４９０と、トランジスタ４９０上の絶縁体４５２と、絶縁体４５２上の絶縁体４６
４と、絶縁体４６４上の容量素子４９７と、容量素子４９７上の絶縁体４６６と、絶縁体
４６６上の導電体４７５ａ、４７５ｂと、を有する。絶縁体４６６および導電体４７５ａ
、４７５ｂ上には、さらに１層もしくは複数層の絶縁体および導電体が設けられていても
良い。絶縁体４６０、４６１，４６２，４６３、４４２、４５２、４６４，４６５には、
適宜開口部が設けられ、当該開口部に導電体が設けられている。導電体４７０ａ、４７０
ｂは第１層の導電体である。導電体４７１ｂは第２層の導電体である。導電体４７２ａ、
４７２ｂは第３層の導電体である。
図８乃至図１０に示す記憶装置５００Ｃでは、配線Ｄ０Ｌ（導電体４７１ｂ）とビット線
ＢＬＵＬ（導電体４７２ａ）とが別の層で形成されているため、トランジスタ４９１ａを
介してのみ接続することが可能となっている。その結果、ビット線の選択が可能となり、
センスアンプブロックへの４本のビット線ＢＬＵＬ，ＢＬＵＲ、ＢＬＤＬ，ＢＬＤＲの接
続を実現している。
図８乃至図１０に示す記憶装置５００Ｃにおいて、１本のビット線ＢＬＵＬ，ＢＬＵＲ、
ＢＬＤＬ，またはＢＬＤＲに接続されるメモリセル数は４である。例えば、１本のビット
線に接続されるメモリセル数は３乃至３２とすることができる。その結果、ビット線容量
を小さくすることができ、容量素子Ｃの容量を小さくすることができる。その結果、動作
速度、消費電力、製造歩留まり等において、好ましい。
図８乃至図１０に示す記憶装置５００Ｃにおいて、データ線の接続部は、第１層の導電体
と第３層の導電体とを直接ビアホールで接続する構成となっている。第３層の導電体と下
方の導電体との接続は、ビット線の接続部とデータ線の接続部であり、いずれも、ビアホ
ールで接続する構造とした。このような構造とすることで、記憶装置５００Ｃの第１方向
の幅を小さく抑えることができる。また、第２層の導電体と第３層の導電体を接続するた
めの工程が不要となる。
図８乃至図１０に示す記憶装置５００Ｃでは、隣り合うセンスアンプブロックがデータ線
の接続部を共有することで、データ線の接続部およびデータ線を低減している。その結果
、記憶装置５００Ｃの第２方向の幅を小さく抑えることができる。また、データ線の幅や
間隔をビット線よりも大きくできる。また、データ線の充放電に伴う消費電力を低減する
ことができる。
図８乃至図１０に示す記憶装置５００Ｃでは、センスアンプブロックの第１方向のピッチ
は、メモリセルの第１方向の幅の２倍乃至４倍、好ましくは、２倍乃至３倍とすることが
できる。センスアンプブロックの第２方向のピッチは、例えば、メモリセルの第２方向の
幅の６倍乃至６４倍、好ましくは、８倍乃至３２倍とすることができる。
図８乃至図１０に示す記憶装置５００Ｃが有するトランジスタ４９１ａ、トランジスタ４
９０、基板４００、および各種絶縁体について説明する。
図９に示す、トランジスタ４９１ａの構造について説明する。
トランジスタ４９１ａは、基板４００上の絶縁体４１２と、絶縁体４１２上の導電体４２
２ａと、導電体４２２ａの側面に接する絶縁体４１８と、基板４００中の導電体４２２ａ
および絶縁体４１８と重ならない領域である領域４０２ａ、４０２ｂと、絶縁体４１８と
重なる領域である領域４０３と、を有する。
絶縁体４１２は、トランジスタ４９１ａのゲート絶縁体としての機能を有する。また、導
電体４２２ａは、トランジスタ４９１ａのゲートとしての機能を有する。また、絶縁体４
１８は、導電体４２２ａの側壁絶縁体（サイドウォールともいう。）としての機能を有す
る。また、領域４０２ａ、４０２ｂは、トランジスタ４９１ａのソースまたはドレインと
しての機能を有する。また、領域４０３は、トランジスタ４９１ａのＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域としての機能を有する。
領域４０３は、導電体４２２ａをマスクとした不純物添加によって形成することができる
。また、その後、絶縁体４１８を形成し、導電体４２２ａおよび絶縁体４１８をマスクと
した不純物注入によって、領域４０２ａ、４０２ｂを形成することができる。従って、領
域４０３と領域４０２ａ、４０２ｂとを、同種の不純物の添加によって形成する場合、領
域４０３は領域４０２ａ、４０２ｂよりも不純物濃度の低い領域となる。
トランジスタ４９１ａは、領域４０３を有することによって、短チャネル効果を抑制する
ことができる。従って、微細化に適した構造である。
トランジスタ４９１ａは、基板４００に設けられた他のトランジスタと、絶縁体４４０な
どによって分離される。一例として、絶縁体４４０を、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅ
ｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる手法で形成した例を示すが、これに限定されな
い。例えば、絶縁体４４０に代えて、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏ
ｆ Ｓｉｌｉｃｏｎ）法によって形成した絶縁体を用いて、トランジスタ間を分離しても
構わない。
図９に示す、トランジスタ４９０の構造について説明する。
図９に示すように、トランジスタ４９０は、導電体４２１と、導電体４２１上の絶縁体４
３２と、絶縁体４３２上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半
導体４０６ｂの上面と接する導電体４１６ａおよび導電体４１６ｂと、半導体４０６ａの
側面、半導体４０６ｂの上面および側面、導電体４１６ａの上面および側面、ならびに導
電体４１６ｂの上面および側面と接する半導体４０６ｃと、半導体４０６ｃ上の絶縁体４
１１と、絶縁体４１１上の導電体４２０と、を有する。
導電体４２０は、トランジスタ４９０の第１ゲートとしての機能を有する。絶縁体４１１
は、トランジスタ４９０のゲート絶縁体としての機能を有する。導電体４２１は、トラン
ジスタ４９０の第２ゲートとしての機能を有する。絶縁体４３２は、トランジスタ４９０
のゲート絶縁体としての機能を有する。導電体４１６ａおよび導電体４１６ｂは、トラン
ジスタ４９０のソースおよびドレインとしての機能を有する。半導体４０６ｂはチャネル
形成領域としての機能を有する。
なお、導電体４２０および導電体４２１は、ともにトランジスタ４９０のゲート電極とし
ての機能を有するが、それぞれに印加する電位が異なっていても構わない。例えば、導電
体４２１に負または正のゲート電圧を印加することでトランジスタ４９０のしきい値電圧
を調整しても構わない。また、導電体４２１は設けなくても良い。
導電体４２０は、半導体４０６ｂをチャネル幅方向に電気的に取り囲んだ構造となってお
り、半導体４０６ｂを上面だけでなく側面も取り囲んだ構造となっている。このようなト
ランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構
造とよぶ。
トランジスタ４９０の構造をｓ−ｃｈａｎｎｅｌ構造とすることで、半導体４０６ｂの側
面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電体４２０が半
導体４０６ｂの下方まで伸びている構造では、さらに制御性が優れ、好ましい。その結果
、トランジスタ４９０のサブスレッショルドスイング値（Ｓ値ともいう。）を小さくする
ことができ、短チャネル効果を抑制することができる。従って、微細化に適した構造であ
る。
その結果、トランジスタ４９０は、微細なトランジスタにおいても良好な電気特性が得ら
れる。例えば、トランジスタ４９０は、チャネル長が好ましくは４０ｎｍ以下、さらに好
ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタ
４９０は、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より
好ましくは２０ｎｍ以下の領域を有する。トランジスタの微細化により、記憶装置の面積
を縮小することができる。
トランジスタ４９０の構造をｓ−ｃｈａｎｎｅｌ構造とすることで、半導体４０６ｂの全
体（バルク）にチャネルが形成される場合がある。従って、半導体４０６ｂが厚いほどチ
ャネルが形成される領域は大きくなる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上
、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する
半導体４０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、
例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下
の厚さの領域を有する半導体４０６ｂとすればよい。このような構造とすることで、ｓ−
ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ
、導通時の電流（オン電流）を高くすることができる。
その結果、トランジスタのスイッチング動作をより速くできる場合がある。例えば、トラ
ンジスタのスイッチングに要する時間は、１０ｎｓ未満、好ましくは１ｎｓ未満、より好
ましくは０．１ｎｓ未満である。
トランジスタ４９０が電子を多数キャリアとする蓄積型である場合、ソースおよびドレイ
ンからチャネル形成領域へ延びる電界が短距離で遮蔽されるため、短チャネルでもゲート
電界によるキャリアの制御を行いやすい。したがって、微細なトランジスタにおいても良
好な電気特性が得られる。
トランジスタ４９０を絶縁表面上に形成した場合、半導体基板をそのままチャネル形成領
域として用いる場合と異なり、ゲートとボディもしくは半導体基板との間で寄生容量が形
成されないため、ゲート電界によるキャリアの制御が容易になる。したがって、微細なト
ランジスタにおいても良好な電気特性が得られる。
トランジスタ４９０において、導電体４１６ａおよび導電体４１６ｂは、半導体４０６ｂ
の側面と接しない。これは、ゲートとしての機能を有する導電体４２０から半導体４０６
ｂの側面に向けて印加される電界が、導電体４１６ａおよび導電体４１６ｂによって遮蔽
されにくい構造である。また、導電体４１６ａおよび導電体４１６ｂは、絶縁体４３２の
上面と接しない。そのため、絶縁体４３２から放出される過剰酸素（酸素）が導電体４１
６ａおよび導電体４１６ｂを酸化させるために消費されない。従って、絶縁体４３２から
放出される過剰酸素（酸素）を、半導体４０６ｂの酸素欠損を低減するために効率的に利
用することのできる構造である。
トランジスタ４９０において、導電体４１６ａ（および／または、導電体４１６ｂ）の、
少なくとも一部（または全部）は、半導体４０６ｂなどの半導体層の、表面、上面、およ
び／または、下面の少なくとも一部（または全部）と、接触している。半導体４０６ｂの
当該接触部では、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することが
あり、ｎチャネル型導電領域を有する。なお、酸素欠損のサイトに水素が入り込んだ状態
をＶＯＨと表記する場合がある。その結果、ｎチャネル型導電領域を電流が流れることで
、良好なオン電流を得ることができる。
トランジスタ４９０において、半導体４０６ｂ中の不純物濃度を低減し、酸化物半導体を
真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半
導体のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５
／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す
。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は
不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増
大させてしまう。
実質的に真性な酸化物半導体を用いたトランジスタは、キャリア密度が低いため、しきい
値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いた
トランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さ
く、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは
、オフ電流を非常に低くすることが可能となる。
例えば、酸化物半導体を用いたトランジスタが非導通状態のときのドレイン電流を、室温
（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好
ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１
×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお
、トランジスタが非導通状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がし
きい値電圧よりも小さい状態をいう。
図９に示したトランジスタ４９０における半導体の３層構造は一例である。例えば、半導
体４０６ａまたは半導体４０６ｃのない２層構造としても構わない。または、半導体４０
６ａの上もしくは下、または半導体４０６ｃ上もしくは下に、半導体４０６ａ、半導体４
０６ｂおよび半導体４０６ｃとして例示した半導体のいずれか一を有する４層構造として
も構わない。または、半導体４０６ａの上、半導体４０６ａの下、半導体４０６ｃの上、
半導体４０６ｃの下のいずれか二箇所以上に、半導体４０６ａ、半導体４０６ｂおよび半
導体４０６ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）
としても構わない。
トランジスタ４９０のソースとドレインの一方（導電体４１６ａ）と、トランジスタ４９
１ａのソースとドレインの一方（領域４０２ａ）と、は導電体４７０ａ、導電体４７２ａ
を介して接続されている。
図９および図１０に示す基板４００、および各種絶縁体について説明する。
基板４００は、単結晶シリコン基板を用いるものとして説明する。例えば、シリコン、ゲ
ルマニウムなどの単体半導体、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウ
ム、窒化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体を用
いた半導体基板であってもよい。半導体基板は、非晶質半導体または結晶質半導体を用い
ればよく、結晶質半導体としては、単結晶半導体、多結晶半導体、微結晶半導体などがあ
る。また、ガラス基板であってもよい。また、半導体基板やガラス基板上に半導体素子が
形成された素子基板であってもよい。
絶縁体４３２は過剰酸素を含む絶縁体であると好ましい。
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体
である。例えば、過剰酸素を含む酸化シリコンは、加熱処理などによって酸素を放出する
ことができる酸化シリコンである。従って、絶縁体４３２は膜中を酸素が移動可能な絶縁
体である。即ち、絶縁体４３２は酸素透過性を有する絶縁体とすればよい。例えば、絶縁
体４３２は、当該絶縁体上の半導体よりも酸素透過性の高い絶縁体とすればよい。
過剰酸素を含む絶縁体は、当該絶縁体上の半導体中の酸素欠損を低減させる機能を有する
場合がある。半導体中で酸素欠損は、ＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）を形
成し、正孔トラップなどとなる。また、酸素欠損のサイトに水素が入ることによって、キ
ャリアである電子を生成することがある。従って、半導体中の酸素欠損を低減することで
、トランジスタに安定した電気特性を付与することができる。
絶縁体４４２は、トランジスタ４９１ａ、４９１ｂとトランジスタ４９０と、の間に設け
られる。絶縁体４４２としては、例えば、アルミニウムを含む酸化物、例えば酸化アルミ
ニウムを用いる。絶縁体４４２は、酸素および水素をブロックする絶縁体であるが、密度
が３．２ｇ／ｃｍ３未満の酸化アルミニウムは、特に水素をブロックする機能が高いため
好ましい。または、結晶性の低い酸化アルミニウムは、特に水素をブロックする機能が高
いため好ましい。
例えば、トランジスタ４９１ａ、４９１ｂがシリコンを用いたトランジスタである場合、
水素を外部から供給することでシリコンのダングリングボンドを低減させることができる
ため、トランジスタの電気特性が向上する場合がある。水素の供給は、例えば、水素を含
む絶縁体をシリコントランジスタの近傍に配置し、加熱処理を行うことで、該水素を拡散
させて、シリコントランジスタに供給しても構わない。
水素を含む絶縁体は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅ
ｃｔｒｏｓｃｏｐｙ）分析にて、１００℃以上７００℃以下または１００℃以上５００℃
以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ
／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の水素（水素原子数換算）を放
出することもある。
ところで、水素を含む絶縁体から拡散した水素は、絶縁体４４２が水素をブロックする機
能を有するため、トランジスタ４９０まで到達する水素は僅かとなる。水素は、酸化物半
導体中でキャリアトラップやキャリア発生源となりトランジスタ４９０の電気特性を劣化
させることがある。そのため、絶縁体４４２によって水素をブロックすることは半導体装
置の性能および信頼性を高めるために重要な意味を持つ。
一方、例えば、トランジスタ４９０に外部から酸素を供給することで、酸化物半導体の酸
素欠損を低減させることができるため、トランジスタの電気特性が向上する場合がある。
酸素の供給は、例えば、酸素を含む雰囲気下における加熱処理によって行えばよい。また
は、例えば、過剰酸素（酸素）を含む絶縁体をトランジスタ４９０の近傍に配置し、加熱
処理を行うことで、該酸素を拡散させて、トランジスタ４９０に供給しても構わない。こ
こでは、絶縁体４３２に過剰酸素を含む絶縁体を用いる。
拡散した酸素は、各層を介してシリコントランジスタまで到達する場合があるが、絶縁体
４４２が酸素をブロックする機能を有するため、シリコントランジスタまで到達する酸素
は僅かとなる。シリコン中に酸素が混入することでシリコンの結晶性を低下させることや
、キャリアの移動を阻害させる要因となることがある。そのため、絶縁体４４２によって
酸素をブロックすることは半導体装置の性能および信頼性を高めるために重要な意味を持
つ。
トランジスタ４９０上に絶縁体４５２を有すると好ましい。絶縁体４５２は、酸素および
水素をブロックする機能を有する。絶縁体４５２は、例えば、絶縁体４４２についての記
載を参照する。または、絶縁体４５２は、例えば、半導体４０６ａおよび／または半導体
４０６ｃよりも、酸素および水素をブロックする機能が高い。
半導体装置が絶縁体４５２を有することで、酸素がトランジスタ４９０から外方拡散する
ことを抑制できる。従って、絶縁体４３２などに含まれる過剰酸素（酸素）の量に対して
、トランジスタ４９０へ効果的に酸素を供給することができる。また、絶縁体４５２は、
絶縁体４５２よりも上に設けられた層や半導体装置の外部から混入する水素を含む不純物
をブロックするため、不純物の混入によってトランジスタ４９０の電気特性が劣化するこ
とを抑制できる。
なお、便宜上、絶縁体４４２および／または絶縁体４５２をトランジスタ４９０と区別し
て説明したが、トランジスタ４９０の一部であっても構わない。
次に、本発明の一態様に係る記憶装置の別の構成の一例を、図１１および図１２を参照し
て、説明する。
図１１は、記憶装置５００Ｄを断面からみた構成の一例を模式的に表した図である。図１
１は、回路記号を用いて、素子や配線の位置や接続を模式的に表している。紙面上下は、
回路が形成されている面に対して垂直な方向（または、高さ方向）を表している。図１２
は、記憶装置５００Ｄを上面からみた構成の一例を模式的に表した図である。図１２は、
領域、配線、接続部等を模式的に表したものであり、紙面上下と紙面左右は、それぞれ異
なる水平方向（回路が形成されている面に対して平行な方向）を表している。なお、図１
１及び図１２では、理解を容易にするため、トランジスタや配線などの一部を省略して示
している。
図４乃至図６に示した記憶装置５００Ａおよび５００Ｂでは、配線Ｄ０Ｌとして機能する
第２の導電体を回避するために、第１方向（ワード線が延在する方向）を多少広げるよう
に、データ線の接続部が設けられている。図１１および図１２には、第１方向に広げるこ
となく、ビット線の接続部とデータ線の接続部の両方を設ける構成例を示す。
図１１および図１２に示す記憶装置５００Ｄは、センスアンプブロック５２０Ｄと、ビッ
ト線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲと、ワード線ＷＬＵＬ、ＷＬＤＬと、メモ
リセル５１０と、データ線ＤＬＬ、ＤＬＲと、配線ＩＳＯＵ、ＩＳＯＤ、ＣＳと、を有す
る。図１１に示す記憶装置５００Ｄにおいて、配線Ｄ０Ｌ（およびＤ０Ｒ）には、第２層
の導電体だけでなく、第１層の導電体、第３層の導電体が用いられる。３層の導電体を用
いることで、データ線の接続部は、第１方向の幅を広げることなく、配線Ｄ０Ｌを回避す
るように設けることが可能となる。その際、図５に示す記憶装置５００Ａと比較して、デ
ータ線ＤＬＬとＤＬＲの位置が入れ替わる場合がある。
図１１に示す記憶装置５００Ｄは、図４に示す記憶装置５００Ａと比較して、データ線お
よびデータ線の接続部周辺の構成が異なるのみである。従って、他の構成に関する説明は
、図４に示す記憶装置５００Ａの説明を適宜参照することができる。
図１２は、記憶装置５００Ｄを上面からみた構成の一例を模式的に表した図である。図１
２に示す上面模式図では、ビット線の接続部、およびデータ線の接続部は、ビット線ＢＬ
ＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲの延長上に設けられる。ビット線の接続部、および
データ線の接続部は、センスアンプブロック５２０Ｄの第１方向の幅を広げることなく設
けられている。データ線の接続部は、第２方向に隣り合うビット線対（ＢＬＵＬ，ＢＬＵ
Ｒ）と（ＢＬＤＬ，ＢＬＤＲ）の間に設けられる。２か所のデータ線の接続部は、第２方
向において、互いにずれた位置に設けられる。こうすることで、データ線の接続部は、第
１方向の幅を広げることなく、配線Ｄ０Ｌを回避するように設けることが可能となる。
図１２に示す記憶装置５００Ｄは、図５に示す記憶装置５００Ａと比較して、データ線お
よびデータ線の接続部周辺の構成が異なるのみである。従って、他の構成に関する説明は
、図５に示す記憶装置５００Ａの説明を適宜参照することができる。
上記構成により、記憶装置５００Ｄは、センスアンプブロック、ビット線、ビット線の接
続部、およびデータ線の接続部を、効率よく２次元的に配置することができる。
次に、図１３及び図１４を参照して、本発明の一態様に係る記憶装置５００Ｄのさらに詳
細な構成例を説明する。
なお、図１３及び図１４では、理解を容易にするため、絶縁体などの一部を省略して示し
、また同じ層に形成される導電体等には、同じハッチングパターンを付している。
図１３は、記憶装置５００Ｅの構成の一例を示す上面図である。記憶装置５００Ｅは、図
１２に示した記憶装置５００Ｄの具体的な一例である。記憶装置５００Ｅは、図３および
図１９（Ｂ）に示した回路構成を有する。図１３（Ａ）は、トランジスタＴｒＣや第１層
の導電体を含む領域の上面図を示し、図１３（Ｂ）は、配線Ｄ０Ｌ，Ｄ０Ｒとして機能す
る第２層の導電体を含む領域の上面図を示し、図１３（Ｃ）は、ビット線として機能する
第３層の導電体を含む領域の上面図を示し、図１３（Ｄ）は、トランジスタＴｒＭを含む
領域の上面図を示し、図１３（Ｅ）は、容量素子Ｃやデータ線を含む領域の上面図を示す
。
図１４は、図１３に示した記憶装置５００Ｅの構成の一例を示す断面図である。図１４に
は、図１３（Ａ）乃至図１３（Ｅ）の一点鎖線Ｃ１−Ｃ２で切断した断面を示す。
図１３及び図１４に示す記憶装置５００Ｅは、トランジスタ４９０、トランジスタ４９１
ｄ、トランジスタ４９１ｅ、トランジスタ４９１ｆ、および容量素子４９７を有する。当
該トランジスタおよび容量素子は、複数の導電体を介して適宜接続され、図３および図１
９（Ｂ）に示した回路の一部分を構成している。ここでは、一例として、トランジスタ４
９０に酸化物半導体トランジスタを用い、トランジスタ４９１ｄ、トランジスタ４９１ｅ
、およびトランジスタ４９１ｆにシリコントランジスタを用いるものとして説明する。
記憶装置５００Ｅの構成について、図１３に示す上面図を用いて、図３および図１９（Ｂ
）に示した記憶装置の構成と対比しながら、説明する。図１３（Ａ）に示す上面図におい
て、トランジスタ４９１ｄは、トランジスタＴｒＩに相当する。トランジスタ４９１ｅは
、センスアンプが有するＮチャネル型トランジスタである。トランジスタ４９１ｆは、ト
ランジスタＴｒＣに相当する。導電体４７０ｆは、配線ＮＡＣＴに相当する。導電体４７
０ｇは、配線ＰＡＣＴに相当する。導電体４７０ｅは、配線ＰＣＵに相当する。導電体４
７０ｈは、配線ＰＣＤに相当する。導電体４２２ｆ、４２２ｇは、配線ＣＳに相当する。
図１３（Ｂ）に示す上面図において、導電体４７１ｄ、４７１ｅは、配線Ｄ０Ｌに相当す
る。図１３（Ｃ）に示す上面図において、導電体４７２ｅは、ビット線ＢＬＵＬに相当す
る。導電体４７２ｆは、ビット線ＢＬＤＬに相当する。図１３（Ｄ）に示す上面図におい
て、トランジスタ４９０は、トランジスタＴｒＭに相当する。図１３（Ｅ）に示す上面図
において、容量素子４９７は、容量素子Ｃに相当する。導電体４７５ｃは、データ線ＤＬ
Ｒに相当する。導電体４７５ｄは、データ線ＤＬＬに相当する。
図１４に示す記憶装置５００Ｅの構成の一例を示す断面図において、層構造は、図９およ
び図１０に示す断面図と同様である。よって、図９および図１０に示す層構造の説明を適
宜参照することができる。
図１３及び図１４に示す記憶装置５００Ｅは、図８乃至図１０に示す記憶装置５００Ｃと
比較して、データ線およびデータ線の接続部周辺の構成等が異なる。図８乃至図１０に示
す記憶装置５００Ｃにおいては、配線Ｄ０Ｌ、ＤＯＲとしての機能を有する導電体４７１
ｂ、４７１ｃは、センスアンプブロックの端部まで、第２方向に延在している。このため
、データ線（導電体４７５ａ、４７５ｂ）の接続部は、導電体４７１ｂ、４７１ｃを回避
するように、センスアンプブロックの幅を第１方向に広げて設けられている。図１３及び
図１４に示す記憶装置５００Ｅにおいては、配線Ｄ０Ｌとしての機能を有する導電体が３
層に渡って設けられている。配線Ｄ０Ｌとしての機能を有する導電体は、導電体４７１ｄ
、４７０ｉ、４７２ｄ、４７１ｅである。導電体４７０ｉが設けられている層上に、導電
体４７１ｄ、４７１ｅが設けられ、導電体４７１ｄ、４７１ｅが設けられている層上に、
導電体４７２ｄが設けられている。このような構成とすることで、データ線の接続部は、
センスアンプブロックの幅を第１方向に広げることなく、設けることができる。図１３に
示すように、導電体４７１ｄ、４７０ｉ、４７２ｄ、および４７１ｅと、トランジスタ４
９１ｆを介して接続される導電体は、直上にある導電体４７５ｃではなく、第１方向に隣
り合う列に位置する導電体４７５ｄである。つまり、３層と２列の導電体を用いることで
、第１方向の幅を広げることなく、データ線の接続部を実現している。
図１３及び図１４に示す記憶装置５００Ｅでは、配線Ｄ０Ｌの主要な部分（導電体４７１
ｄ、４７１ｅ）と、ビット線ＢＬＵＬ（導電体４７２ｅ）と、が別の層で形成されている
ため、配線Ｄ０Ｌとビット線ＢＬＵＬはトランジスタ４９１ｄを介してのみ接続すること
が可能となっている。その結果、ビット線の選択が可能となり、センスアンプブロックへ
の４本のビット線ＢＬＵＬ，ＢＬＵＲ、ＢＬＤＬ，ＢＬＤＲの接続を実現している。
図１３及び図１４に示す記憶装置５００Ｅは、配線Ｄ０Ｌとして３層の導電体を用いる
ことで、記憶装置５００Ｅの第１方向の幅を小さく抑えることができる。
図１３及び図１４に示す記憶装置５００Ｅにおいて、１本のビット線ＢＬＵＬ，ＢＬＵ
Ｒ、ＢＬＤＬ，またはＢＬＤＲに接続されるメモリセル数は３である。例えば、１本のビ
ット線に接続されるメモリセル数は３乃至３２とすることができる。その結果、ビット線
容量を小さくすることができ、容量素子Ｃの容量を小さくすることができる。その結果、
動作速度、消費電力、製造歩留まり等において、好ましい。
図１３及び図１４に示す記憶装置５００Ｅでは、センスアンプブロックの第１方向のピ
ッチは、メモリセルの第１方向の幅の２倍乃至４倍、好ましくは、２倍乃至３倍とするこ
とができる。センスアンプブロックの第２方向のピッチは、例えば、メモリセルの第２方
向の幅の６倍乃至６４倍、好ましくは、６倍乃至３２倍とすることができる。
次に、本発明の一態様に係る記憶装置の別の構成の一例を、図１５を参照して、説明する
。
図４乃至図６に示した記憶装置５００Ａおよび５００Ｂでは、配線Ｄ０Ｌとして機能する
第２の導電体を回避するために、第１方向（ワード線が延在する方向）を多少広げるよう
に、データ線の接続部が設けられている。図１５に示す記憶装置５００Ｆは、センスアン
プブロックの第１方向の幅を広げ、例えば、ビット線４本分が収まる幅以上のピッチとす
ることで、センスアンプブロックを、ビット線の接続部とデータ線の接続部を含めて、効
率よく２次元的に配置する構成例である。
図１５（Ａ）は、記憶装置５００Ｆを上面からみた構成の一例を模式的に表した図である
。図１５（Ａ）では、センスアンプブロック５２０Ｆと、４本のビット線ＢＬＵＬ、ＢＬ
ＵＲ、ＢＬＤＬ、ＢＬＤＲと、データ線ＤＬＬ、ＤＬＲと、ビット線の接続部（白丸（○
）で表記）と、データ線の接続部（黒丸（●）で表記）等の配置を模式的に表している。
図１５（Ａ）に示す上面模式図において、８本のビット線が２行４列に配置されている。
８本のビット線のうち、１行目の４本のビット線のうちの２本と２行目の４本のビット線
のうちの２本は、ビット線の接続部を介して、センスアンプブロック５２０Ｆと電気的に
接続されている。図中、センスアンプブロック５２０Ｆに接続されるビット線は実線で、
他のセンスアンプブロックに接続されるビット線は一点鎖線で記している。２本のビット
線ＢＬＵＬ、ＢＬＵＲは、第１方向に、２本のビット線が配置できる間隔をあけて配置さ
れる。２本のビット線ＢＬＤＬ、ＢＬＤＲは、第１方向に、２本のビット線が配置できる
間隔をあけて配置される。ビット線対（ＢＬＵＬ、ＢＬＵＲ）とビット線対（ＢＬＤＬ、
ＢＬＤＲ）とは、第２方向に隣り合って配置される。図１５（Ａ）に示す記憶装置５００
Ｆでは、センスアンプブロック５２０Ｆは、第１方向にビット線４本分の幅以上、第２方
向にビット線１本分の長さ以上の領域に配置されている。
記憶装置５００Ｆは、このようなセンスアンプブロック５２０Ｆとビット線ＢＬＵＬ、Ｂ
ＬＵＲ、ＢＬＤＬ、ＢＬＤＲの配置により、２次元的に規則的に配置することができる。
つまり、センスアンプブロック５２０Ｆおよび４本のビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬ
ＤＬ、ＢＬＤＲを、それぞれ、第１方向に第３距離のピッチで、かつ、第２方向に第４距
離のピッチでアレイ状に配置することができる。ただし、第２方向に隣り合う２つのセン
スアンプブロック５２０Ｆは、互いに、第１方向に第５距離だけずらして配置する。これ
は、ビット線の重なりを回避するためである。第５距離は第３距離より小さい。例えば、
第３距離は、ビット線４本が収まる幅以上であり、その２倍以下である。例えば、第４距
離は、ビット線の長さの１倍以上であり、２倍以下である。
ビット線は第１方向に平均値が第３距離のピッチで、第２方向に平均値が第４距離のピッ
チで、２次元的に配置されているとする。センスアンプブロック５２０Ｆは、例えば、第
１方向に第３距離の４倍のピッチで、第２方向に第４距離の１倍のピッチで、２次元的に
配置することができる。言い換えると、ビット線が２次元的に配置された状態において、
ビット線ｋ本分の幅とは、ビット線１本あたりが占有する平均の幅のｋ倍の幅とする（ｋ
は１以上の整数）。センスアンプブロック５２０Ｆは、例えば、第１方向にビット線４本
分のピッチで、かつ、第２方向にビット線１本分のピッチで、２次元的に規則的に配置す
ることができる。第２方向に隣り合う２つのセンスアンプブロック５２０Ｆは、互いに、
第１方向にビット線２本分の幅程度、ずらして配置する。
図１５（Ｂ）には、第２方向に隣り合う２つのセンスアンプブロックの上面図を示す。図
１５（Ｂ）において、第２方向に隣り合うセンスアンプブロックは、互いに、第１方向に
ずらして配置している。その結果、ビット線の重なりが回避されていることがわかる。
４本のビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲは、センスアンプブロック５２
０Ｆと少なくとも一部重なるように配置される。４本のビット線ＢＬＵＬ、ＢＬＵＲ、Ｂ
ＬＤＬ、ＢＬＤＲは、センスアンプブロック５２０Ｆと隣り合うセンスアンプブロックと
一部重なるように配置されてもよい。
図１５に示す記憶装置の上面模式図では、センスアンプブロックを長方形で示しているが
、これは模式的な図であって、センスアンプブロックが長方形の領域に配置されているこ
とを示すわけではない。センスアンプブロックの領域は、センスアンプを構成する要素を
含む領域であり、かつ、隣り合うセンスアンプブロックと重ならない領域として定めれば
良い。
図１７は、図１５（Ｂ）に示す記憶装置５００Ｆの回路構成の一例を示す図である。図１
７に示す記憶装置５００Ｆは、第２方向に隣り合う２つのセンスアンプブロック５２０Ｆ
＿１と５２０Ｆ＿２を有する。２つのセンスアンプブロック５２０Ｆ＿１と５２０Ｆ＿２
は、接続されるメモリセルの一部がワード線を共有する。つまり、センスアンプブロック
５２０Ｆ＿１に接続される２つのビット線対の一方（ＢＬＵＬ＿１、ＢＬＵＲ＿１）に接
続されるメモリセルと、センスアンプブロック５２０Ｆ＿２に接続される２つのビット線
対の一方（ＢＬＵＬ＿２、ＢＬＵＲ＿２）に接続されるメモリセルと、はワード線を共有
する。
図１７に示す記憶装置５００Ｆの回路構成は、図３に示す記憶装置５００の回路構成と一
部異なるのみである。従って、メモリセル、ビット線、および他の配線に関する説明は、
図３に示す記憶装置５００の回路構成の説明を適宜参照することができる。
次に、図１８を参照して、本発明の一態様に係る記憶装置５００Ｆのさらに詳細な構成例
を説明する。
なお、図１８では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ
層に形成される導電体等には、同じハッチングパターンを付している。
図１８は、記憶装置５００Ｈの構成の一例を示す上面図である。記憶装置５００Ｈは、図
１５に示した記憶装置５００Ｆの具体的な一例である。記憶装置５００Ｈは、図１７およ
び図１９（Ａ）に示した回路構成を有する。図１８（Ａ）は、トランジスタＴｒＣや第１
層の導電体を含む領域の上面図を示し、図１８（Ｂ）は、配線Ｄ０Ｌ，Ｄ０Ｒとして機能
する第２層の導電体を含む領域の上面図を示し、図１８（Ｃ）は、ビット線として機能す
る第３層の導電体を含む領域の上面図を示し、図１８（Ｄ）は、トランジスタＴｒＭを含
む領域の上面図を示し、図１８（Ｅ）は、容量素子Ｃやデータ線を含む領域の上面図を示
す。図１８に示す上面図は、着目するセンスアンプブロックの隣のセンスアンプブロック
に接続される配線や素子は一部省略している。
図１８に示す記憶装置５００Ｈは、トランジスタ４９０、トランジスタ４９１ｇ、トラン
ジスタ４９１ｈ、トランジスタ４９１ｉ、および容量素子４９７を有する。当該トランジ
スタおよび容量素子は、複数の導電体を介して適宜接続され、図１７および図１９（Ａ）
に示した回路の一部分を構成している。ここでは、一例として、トランジスタ４９０に酸
化物半導体トランジスタを用い、トランジスタ４９１ｇ、トランジスタ４９１ｈ、および
トランジスタ４９１ｉにシリコントランジスタを用いるものとして説明する。
記憶装置５００Ｈの構成について、図１８に示す上面図を用いて、図１７および図１９（
Ａ）に示した記憶装置の構成と対比しながら、説明する。図１８（Ａ）に示す上面図にお
いて、トランジスタ４９１ｇは、トランジスタＴｒＩに相当する。トランジスタ４９１ｈ
は、センスアンプが有するＮチャネル型トランジスタである。トランジスタ４９１ｉは、
トランジスタＴｒＣに相当する。導電体４７０ｉは、配線ＮＡＣＴに相当する。導電体４
７０ｋは、配線ＰＡＣＴに相当する。導電体４７０ｊは、配線ＰＣに相当する。図１８（
Ｂ）に示す上面図において、導電体４７１ｆは、配線Ｄ０Ｌに相当する。図１８（Ｃ）に
示す上面図において、導電体４７２ｇは、ビット線ＢＬＵＬに相当する。導電体４７２ｈ
は、ビット線ＢＬＤＬに相当する。図１８（Ｄ）に示す上面図において、トランジスタ４
９０は、トランジスタＴｒＭに相当する。図１８（Ｅ）に示す上面図において、容量素子
４９７は、容量素子Ｃに相当する。導電体４７５ｅは、データ線ＤＬＬに相当する。
図１５に示す記憶装置５００Ｆや図１８に示す記憶装置５００Ｈは、上記のように、図６
に示す記憶装置５００Ｂよりも第１方向の幅が広い。例えば、ビット線４本分が収まる幅
以上のピッチでセンスアンプブロックを配置する。センスアンプブロックが有する回路は
、第１方向の幅を広げることで、第２方向の幅を狭めた領域に配置できる。第１方向の幅
を広げることで、配線Ｄ０Ｌ、Ｄ０Ｒを回避して、データ線の接続部やビット線の接続部
を設けることが可能となる。ビット線は、隣り合う２つのセンスアンプブロックに重なっ
て配置することができる。これは、ビット線には第３層の導電体を用い、センスアンプブ
ロックは第１層の導電体と第２層の導電体を主として用いることで可能となっている。つ
まり、ビット線が設けられる層とセンスアンプブロックが設けられる層とを分けることで
、可能となっている。その結果、図１５に示す記憶装置５００Ｆや図１８に示す記憶装置
５００Ｈでは、センスアンプブロック、ビット線、ビット線の接続部、およびデータ線の
接続部を、２次元的に効率よく配置することができる。
図１８に示す記憶装置５００Ｈでは、配線Ｄ０Ｌ（導電体４７１ｆ）とビット線ＢＬＵＬ
（導電体４７２ｇ）とが別の層で形成されているため、配線Ｄ０Ｌとビット線ＢＬＵＬを
トランジスタ４９１ｇを介してのみ接続することが可能となっている。その結果、ビット
線の選択が可能となり、センスアンプブロックへの４本のビット線ＢＬＵＬ，ＢＬＵＲ、
ＢＬＤＬ，ＢＬＤＲの接続を実現している。
図１８に示す記憶装置５００Ｈにおいて、１本のビット線ＢＬＵＬ，ＢＬＵＲ、ＢＬＤ
Ｌ，またはＢＬＤＲに接続されるメモリセル数は４である。例えば、１本のビット線に接
続されるメモリセル数は３乃至３２とすることができる。その結果、ビット線容量を小さ
くすることができ、容量素子Ｃの容量を小さくすることができる。その結果、動作速度、
消費電力、製造歩留まり等において、好ましい。
図１８に示す記憶装置５００Ｈでは、センスアンプブロックの第１方向のピッチは、メ
モリセルの第１方向の幅の４倍乃至８倍、好ましくは、４倍乃至６倍とすることができる
。センスアンプブロックの第２方向のピッチは、例えば、メモリセルの第２方向の幅の３
倍乃至３２倍、好ましくは、３倍乃至１６倍とすることができる。
本発明の一態様に係る記憶装置の別の構成の一例を、図１６を参照して、説明する。
図１６は、記憶装置５００Ｇを上面からみた構成の一例を模式的に表した図である。図１
６に示す記憶装置５００Ｇは、図１５（Ｂ）に示す記憶装置５００Ｆと比較して、データ
線およびデータ線の接続部の構成が異なる。つまり、第２方向に隣り合うセンスアンプブ
ロック５２０Ｇがデータ線を一部共有する。その結果、データ線の本数は、図１５に示す
記憶装置５００Ｆと比較して、１／２になる。データ線の本数が減ることで、データ線の
幅や間隔を大きくとることが可能となる。例えば、データ線は、第１方向にビット線２本
分のピッチで配置される。データ線は、例えば、メモリセルより上方に設けられ、ビット
線よりも幅や間隔が大きい配線でないと作製できない場合がある。そのような場合も、デ
ータ線の幅や間隔の制約によって、第１方向の幅を広げる必要がなく、好ましい。一度に
動作するデータ線の本数が減ることで、データ線の充放電に伴う消費電力を低減すること
ができる。
図１６に示す記憶装置５００Ｇは、図１５に示す記憶装置５００Ｆとデータ線およびデー
タ線の接続部の構成が異なるのみである。従って、他の構成に関する説明は、図１５に示
す記憶装置の説明を適宜参照することができる。
次に、本発明の一態様に係る記憶装置の別の構成の一例を、図２０および図２８を参照し
て、説明する。図２０および図２８に示す記憶装置は、図１５に示す記憶装置５００Ｆと
同様、センスアンプブロックの第１方向の幅を、例えば、ビット線４本分が収まる幅以上
のピッチとすることで、センスアンプブロックを、ビット線の接続部とデータ線の接続部
を含めて、効率よく２次元的に配置する構成例である。回路構成は、図１７に示す回路構
成を参照することができる。
図２０（Ａ）に示す上面模式図において、８本のビット線が２行４列に配置されている。
８本のビット線のうち、１行目の４本のビット線のうちの２本と２行目の４本のビット線
のうちの２本は、ビット線の接続部を介して、センスアンプブロックと電気的に接続され
ている。図中、センスアンプブロックに接続されるビット線は実線で、他のセンスアンプ
ブロックに接続されるビット線は一点鎖線で記している。２本のビット線ＢＬＵＬ、ＢＬ
ＵＲは、第１方向に、間に１本のビット線が配置できる間隔をあけて配置される。２本の
ビット線ＢＬＤＬ、ＢＬＤＲは、第１方向に、間に１本のビット線が配置できる間隔をあ
けて配置される。一対のビット線（ＢＬＵＬ、ＢＬＵＲ）と一対のビット線（ＢＬＤＬ、
ＢＬＤＲ）とは、第２方向に隣り合って配置される。図２０（Ａ）に示す記憶装置では、
センスアンプブロックは、第１方向にビット線４本分の幅以上、第２方向にビット線１本
分の幅以上の領域に配置されている。
図２０（Ａ）に示す記憶装置は、このようなセンスアンプブロックとビット線ＢＬＵＬ、
ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲの配置により、２次元的に規則的に配置することができる
。つまり、センスアンプブロックおよび４本のビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、
ＢＬＤＲを、それぞれ、第１方向に第３距離のピッチで複数配置し、かつ、第２方向に第
４距離のピッチで複数配置する。ただし、第２方向に隣り合うセンスアンプブロックは、
第１方向に第５距離だけずれて配置される。第５距離は第３距離より小さい。第２方向に
隣り合うセンスアンプをずらすのは、ビット線の重なりを回避するためである。この様子
を図２０（Ｃ）に示した。第３距離は、ビット線４本が収まる幅以上であり、その２倍以
下である。第４距離は、ビット線の長さの１倍以上であり、２倍以下である。
図２０（Ｂ）に示す上面模式図において、８本のビット線が２行４列に配置されている。
８本のビット線のうち、１行目の４本のビット線のうちの２本と２行目の４本のビット線
のうちの２本は、ビット線の接続部を介して、センスアンプブロックと電気的に接続され
ている。図中、センスアンプブロックに接続されるビット線は実線で、他のセンスアンプ
ブロックに接続されるビット線は一点鎖線で記している。２本のビット線ＢＬＵＬ、ＢＬ
ＵＲは、第１方向に、隣り合って配置される。２本のビット線ＢＬＤＬ、ＢＬＤＲは、第
１方向に、隣り合って配置される。一対のビット線（ＢＬＵＬ、ＢＬＵＲ）と一対のビッ
ト線（ＢＬＤＬ、ＢＬＤＲ）とは、第２方向に隣り合って配置される。図２０（Ｂ）に示
す記憶装置では、センスアンプブロックは、第１方向にビット線４本分の幅以上、第２方
向にビット線１本分の幅以上の領域に配置されている。
図２０（Ｂ）に示す記憶装置は、このようなセンスアンプブロックとビット線ＢＬＵＬ、
ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲの配置により、２次元的に規則的に配置することができる
。つまり、センスアンプブロックおよび４本のビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、
ＢＬＤＲを、それぞれ、第１方向に第３距離のピッチで複数配置し、かつ、第２方向に第
４距離のピッチで複数配置する。ただし、第２方向に隣り合うセンスアンプブロックは、
第１方向に第５距離だけずれて配置される。第５距離は第３距離より小さい。第２方向に
隣り合うセンスアンプブロックをずらすのは、ビット線の重なりを回避するためである。
この様子を図２０（Ｄ）に示した。第３距離は、ビット線４本が収まる幅以上であり、そ
の２倍以下である。第４距離は、ビット線の長さの１倍以上であり、２倍以下である。
図２８（Ａ）に示す上面模式図において、８本のビット線が２行４列に配置されている。
８本のビット線のうち、１行目の４本のビット線のうちの２本と２行目の４本のビット線
のうちの２本は、ビット線の接続部を介して、センスアンプブロックと電気的に接続され
ている。図中、センスアンプブロックに接続されるビット線は実線で、他のセンスアンプ
ブロックに接続されるビット線は一点鎖線で記している。２本のビット線ＢＬＵＬ、ＢＬ
ＵＲは、第１方向に、間に１本のビット線が配置できる間隔をあけて配置される。２本の
ビット線ＢＬＤＬ、ＢＬＤＲは、第１方向に、間に１本のビット線が配置できる間隔をあ
けて配置される。一対のビット線（ＢＬＵＬ、ＢＬＵＲ）と一対のビット線（ＢＬＤＬ、
ＢＬＤＲ）とは、第２方向に延長しても互いに重ならない位置で、第２方向に隣り合って
配置される。図２８（Ａ）に示す記憶装置では、センスアンプブロックは、第１方向にビ
ット線４本分の幅以上、第２方向にビット線１本分の幅以上の領域に配置されている。
図２８（Ａ）に示す記憶装置は、このようなセンスアンプブロックとビット線ＢＬＵＬ、
ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲの配置により、２次元的に規則的に配置することができる
。つまり、センスアンプブロックおよび４本のビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、
ＢＬＤＲを、それぞれ、第１方向に第３距離のピッチで複数配置され、かつ、第２方向に
第４距離のピッチで複数配置する。第２方向に隣り合う２つのセンスアンプブロックを配
置した様子を図２８（Ｃ）に示した。第３距離は、ビット線４本が収まる幅以上であり、
その２倍以下である。第４距離は、ビット線の長さの１倍以上であり、２倍以下である。
図２８（Ｂ）に示す上面模式図において、８本のビット線が２行４列に配置されている。
８本のビット線のうち、１行目の４本のビット線のうちの２本と２行目の４本のビット線
のうちの２本は、ビット線の接続部を介して、センスアンプブロックと電気的に接続され
ている。図中、センスアンプブロックに接続されるビット線は実線で、他のセンスアンプ
ブロックに接続されるビット線は一点鎖線で記している。２本のビット線ＢＬＵＬ、ＢＬ
ＵＲは、第１方向に、間に２本のビット線が配置できる間隔をあけて配置される。２本の
ビット線ＢＬＵＬ、ＢＬＵＲは、第１方向に、隣り合って配置される。一対のビット線（
ＢＬＵＬ、ＢＬＵＲ）と一対のビット線（ＢＬＤＬ、ＢＬＤＲ）とは、第２方向に延長し
ても互いに重ならない位置で、第２方向に隣り合って配置される。図２８（Ｂ）に示す記
憶装置では、センスアンプブロックは、第１方向にビット線４本分の幅以上、第２方向に
ビット線１本分の幅以上の領域に配置されている。
図２８（Ｂ）に示す記憶装置は、このようなセンスアンプブロックとビット線ＢＬＵＬ、
ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲの配置により、２次元的に規則的に配置することができる
。つまり、センスアンプブロックおよび４本のビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、
ＢＬＤＲを、それぞれ、第１方向に第３距離のピッチで複数配置し、かつ、第２方向に第
４距離のピッチで複数配置する。第２方向に隣り合う２つのセンスアンプブロックを配置
した様子を図２８（Ｄ）に示した。第３距離は、ビット線４本が収まる幅以上であり、そ
の２倍以下である。第４距離は、ビット線の長さの１倍以上であり、２倍以下である。
図２０および図２８に示す記憶装置において、ビット線は第１方向に平均値が第３距離の
ピッチで、第２方向に平均値が第４距離のピッチで、２次元的に配置されているとする。
図２０および図２８に示す記憶装置では、センスアンプブロックを、例えば、第１方向に
第３距離の４倍のピッチで、第２方向に第４距離の１倍のピッチで、２次元的に配置する
ことができる。言い換えると、図２０および図２８に示す記憶装置において、ビット線が
２次元的に配置された状態において、ビット線ｋ本分の幅とは、ビット線１本あたりが占
有する平均の幅のｋ倍の幅とする（ｋは１以上の整数）。図２０および図２８に示す記憶
装置では、センスアンプブロックを、例えば、第１方向にビット線４本分のピッチで、か
つ、第２方向にビット線１本分のピッチで、２次元的に規則的に配置することができる。
ただし、図２０に示す記憶装置では、第２方向に隣り合うセンスアンプブロックは、互い
に第１方向にビット線２本分程度、ずらして配置する。
図２０および図２８に示す記憶装置では、４本のビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ
、ＢＬＤＲは、電気的に接続されるセンスアンプブロックと少なくとも一部重なるように
配置される。４本のビット線ＢＬＵＬ、ＢＬＵＲ、ＢＬＤＬ、ＢＬＤＲは、電気的に接続
されるセンスアンプブロックと隣り合うセンスアンプブロックと一部重なるように配置さ
れてもよい。
図２０および図２８に示す記憶装置は、上記のように、図６に示す記憶装置５００Ｂより
も第１方向の幅が広い。例えば、ビット線４本分が収まる幅以上のピッチでセンスアンプ
ブロックを配置する。センスアンプブロックが有する回路は、第１方向の幅を広げること
で、第２方向の幅を狭めた領域に配置できる。第１方向の幅を広げることで、配線Ｄ０Ｌ
、Ｄ０Ｒを回避して、データ線の接続部やビット線の接続部を設けることが可能となる。
ビット線は、隣り合う２つのセンスアンプブロックに重なって配置することができる。こ
れは、ビット線には第３層の導電体を用い、センスアンプブロックは第１層の導電体と第
２層の導電体を主として用いることで可能となっている。つまり、ビット線が設けられる
層とセンスアンプブロックが設けられる層とを分けることで、可能となっている。その結
果、図２０および図２８に示す記憶装置は、センスアンプブロック、ビット線、ビット線
の接続部、およびデータ線の接続部を、２次元的に効率よく配置することができる。
図２０および図２８に示す記憶装置では、第２方向に隣り合う２つのセンスアンプブロッ
クがデータ線を一部共有する。その結果、データ線の本数は、図１５に示す記憶装置５０
０Ｆと比較して、１／２になる。その結果、データ線の幅や間隔をビット線よりも大きく
できる。また、データ線の充放電に伴う消費電力を低減することができる。
図２０（Ａ）および（Ｂ）に示す記憶装置では、２本のビット線（ＢＬＵＬ、ＢＬＵＲ）
と２本のビット線（ＢＬＤＬ、ＢＬＤＲ）とは、第２方向に延長した場合、２本とも互い
に重なる位置関係となる。この場合、第２方向に隣り合うセンスアンプブロックを、第１
方向に第５距離だけずらすことで、ビット線が重ならないように、２次元的に配置するこ
とができる。図２８（Ａ）および（Ｂ）に示す記憶装置では、２本のビット線（ＢＬＵＬ
、ＢＬＵＲ）と２本のビット線（ＢＬＤＬ、ＢＬＤＲ）とは、第２方向に延長した場合、
２本とも互いに重ならない位置関係となる。この場合、第２方向に隣り合うセンスアンプ
ブロックを、第１方向にずらすことなく、ビット線が重ならないように、２次元的に配置
することができる。
図２０および図２８に示す記憶装置の上面模式図では、センスアンプブロックを長方形で
示しているが、これは模式的な図であって、センスアンプブロックが長方形の領域に配置
されていることを示すわけではない。センスアンプブロックの領域は、センスアンプを構
成する要素を含む領域であり、かつ、隣り合うセンスアンプブロックと重ならない領域と
して定めれば良い。
本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのある領域
における深さ方向全体の濃度がＢである場合、Ａのある領域における深さ方向の濃度の平
均値がＢである場合、Ａのある領域における深さ方向の濃度の中央値がＢである場合、Ａ
のある領域における深さ方向の濃度の最大値がＢである場合、Ａのある領域における深さ
方向の濃度の最小値がＢである場合、Ａのある領域における深さ方向の濃度の収束値がＢ
である場合、測定上Ａそのものの確からしい値の得られる領域の濃度がＢである場合など
を含む。
本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有する、
と記載する場合、例えば、Ａのある領域における全体の大きさ、長さ、厚さ、幅または距
離がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅または距離の平均値が
Ｂである場合、Ａのある領域における大きさ、長さ、厚さ、幅または距離の中央値がＢで
ある場合、Ａのある領域における大きさ、長さ、厚さ、幅または距離の最大値がＢである
場合、Ａのある領域における大きさ、長さ、厚さ、幅または距離の最小値がＢである場合
、Ａのある領域における大きさ、長さ、厚さ、幅または距離の収束値がＢである場合、測
定上Ａそのものの確からしい値の得られる領域での大きさ、長さ、厚さ、幅または距離が
Ｂである場合などを含む。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つのノード（端子）を有
する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードで
ある。ソースまたはドレインとして機能する一対の入出力ノードは、トランジスタのチャ
ネル型及び各ノード（端子）に与えられる電位の高低によって、一方がソースとなり他方
がドレインとなる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられるノ
ードがソースと呼ばれ、高い電位が与えられるノードがドレインと呼ばれる。逆に、ｐチ
ャネル型トランジスタでは、低い電位が与えられるノードがドレインと呼ばれ、高い電位
が与えられるノードがソースと呼ばれる。
本明細書では、回路構成やその動作の理解を容易にするため、トランジスタの２つの入出
力ノードの一方をソースに、他方をドレインに限定して説明する場合がある。もちろん、
駆動方法によっては、トランジスタの３つの端子に印加される電位の大小関係が変化し、
ソースとドレインが入れ替わる場合がある。したがって、本発明の一形態において、トラ
ンジスタのソースとドレインの区別は、明細書および図面での記載に限定されるものでは
ない。
トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして
機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン
電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレイン
として機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレ
イン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す
場合がある。
チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタ
がオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチ
ャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つの
トランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における
、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタ
において、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトラン
ジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チ
ャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値また
は平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に
形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合
が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よ
りも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合が
ある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅
を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチ
ャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析す
ることなどによって、値を決定することができる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」
とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線
が６０°以上１２０°以下の角度で配置されている状態をいう。
本明細書において、回路図上は独立している構成要素どうしが接続されている場合であっ
ても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電体が、複
数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このよう
な、一の導電体が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電
位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異な
る回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では
、同じ回路ブロックで別々の機能を実現しうるように設けられている場合もある。また図
面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路
ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を
複数の回路ブロックで行うよう設けられている場合もある。
なお、本実施の形態において、トランジスタ４９０は、一例として、チャネル形成領域な
どにおいて、酸化物半導体を用いることができるが、本発明の一態様は、これに限定され
ない。例えば、トランジスタ４９０は、チャネル形成領域やその近傍、ソース領域、ドレ
イン領域などにおいて、場合によっては、または、状況に応じて、Ｓｉ（シリコン）、Ｇ
ｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、
などを有する材料で形成してもよい。
例えば、本明細書等において、様々な基板を用いて、トランジスタ４９０などのトランジ
スタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その
基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、
ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステン
レス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する
基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなど
がある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガ
ラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィ
ルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレー
ト（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ
）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂など
がある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又
はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミ
ド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板
、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又
は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造す
ることができる。このようなトランジスタによって回路を構成すると、回路の低消費電力
化、又は回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成しても
よい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半
導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために
用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載
できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜
の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いるこ
とができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転
置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一
例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロフ
ァン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基
板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若し
くは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮
革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトラン
ジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の
付与、軽量化、又は薄型化を図ることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態２）
本発明の一態様に係る記憶装置の構成の一例について、図２１を用いながら説明する。
図２１に示す記憶装置６００は、メモリセルアレイおよびセンスアンプアレイ６１０、ロ
ードライバ６２０、カラムドライバ６３０、出力回路６４０、コントロールロジック回路
６５０を有する。
記憶装置６００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信
号ＷＤＡＴＡ等が外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ６２１お
よびカラムデコーダ６３１に入力され、データ信号ＷＤＡＴＡは書き込み回路６３３に入
力される。制御信号はコントロールロジック回路６５０に入力される。
記憶装置６００には、外部から電源電圧として低電源電圧ＶＳＳ、高電源電圧ＶＤＤ等が
供給される。
メモリセルアレイおよびセンスアンプアレイ６１０は、メモリセルおよびセンスアンプブ
ロックを２次元的に配置したものである。メモリセルおよびセンスアンプブロックは、本
明細書で示す他の実施の形態を適宜用いることができる。例えば、図１および図２に示す
記憶装置５００が、２次元的に配置されている。ロードライバ６２０とメモリセルアレイ
およびセンスアンプアレイ６１０とは、ワード線ＷＬＵＬ（ｉ）、ＷＬＵＲ（ｉ）（ｉは
１乃至ｋＵ、ｋＵは１以上の整数）、ＷＬＤＬ（ｊ）、ＷＬＤＲ（ｊ）（ｊは１乃至ｋＤ
、ｋＤは１以上の整数）、配線ＩＳＯＵ、ＩＳＯＤ、ＣＳ、ＥＱ、ＮＡＣＴ、ＰＡＣＴ等
によって接続されている。これらの配線は、ロードライバ６２０によって駆動される。カ
ラムドライバ６３０とメモリセルアレイおよびセンスアンプアレイ６１０とは、データ線
ＤＬＬ、ＤＬＲ等によって接続されている。データ線は、センスアンプブロックもしくは
カラムドライバ６３０によって駆動される。
配線ＣＳは、複数のセンスアンプブロックの列のうちの一列一本を駆動するように、カラ
ムドライバ６３０によって駆動されても良い。
ロードライバ６２０は、ローデコーダ６２１を有する。アドレス信号ＡＤＤＲ、および、
コントロールロジック回路６５０の出力が入力される。メモリセルアレイおよびセンスア
ンプアレイ６１０に接続されるワード線やセンスアンプを制御する配線ＩＳＯＵ、ＩＳＯ
Ｄ、ＣＳ等を出力する。ローデコーダ６２１は、アドレス信号ＡＤＤＲに従って、読み出
しや書き込みを行うメモリセルが位置する行を選択する。
カラムドライバ６３０は、カラムデコーダ６３１、読み出し回路６３２および書き込み回
路６３３を有する。カラムドライバ６３０には、アドレス信号ＡＤＤＲ、データ信号ＷＤ
ＡＴＡ、およびコントロールロジック回路６５０の出力が入力される。カラムデコーダ６
３１は、アドレス信号ＡＤＤＲに従って、読み出しや書き込みを行う列を選択する。読み
出し回路６３２は、センスアンプ（メインアンプとも呼ぶ）を有し、データ線ＤＬＬ、Ｄ
ＬＲの電位を検知し増幅して、出力回路６４０にデータを出力する。読み出し回路６３２
は、データを格納する機能を有しても良い。書き込み回路６３３は、入力されたデータＷ
ＤＡＴＡに基づき、書き込みを行うデータを、データ線ＤＬＬ、ＤＬＲに出力する。デー
タ線をプリチャージする機能を有するプリチャージ回路を有していても良い。
出力回路６４０は、読み出し回路６３２から出力されたデータを、デジタルのデータ信号
ＲＤＡＴＡとして記憶装置６００の外部に出力する。
コントロールロジック回路６５０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理し
て、ローデコーダ６２１、カラムデコーダ６３１を制御する信号等を生成する。ＣＥは、
チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出
しイネーブル信号である。コントロールロジック回路６５０が処理する信号は、これに限
定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
本発明の一態様に係る記憶装置は、本明細書で示す他の実施の形態、例えば、図１および
図２に示す記憶装置５００を用いることで、容量素子Ｃの容量を小さくすることができ、
効率よく２次元的に配置されたメモリセルアレイおよびセンスアンプアレイ６１０を実現
することができる。その結果、消費電力を低減することが可能な回路を有する記憶装置、
または、動作速度を向上することが可能な回路を有する記憶装置または、小型化した記憶
装置を提供することできる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態３）
トランジスタ４９０は、様々な構造をとりうる。本実施の形態では、理解を容易にするた
め、トランジスタ４９０と、その近傍の領域についてのみ抜き出し、図２２乃至図２４に
示す。
図２２（Ａ）は、トランジスタ４９０の構成の一例を示す上面図である。図２２（Ａ）の
一点鎖線Ｆ１−Ｆ２および一点鎖線Ｆ３−Ｆ４で切断した断面図の一例を図２２（Ｂ）に
示す。なお、図２２（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示
す。
図９に示すトランジスタ４９０では、ソースおよびドレインとして機能する導電体４１６
ａおよび導電体４１６ｂが半導体４０６ｂの上面のみと接する例を示したが、トランジス
タ４９０の構造はこれに限定されない。例えば、図２２に示すように、導電体４１６ａお
よび導電体４１６ｂが半導体４０６ｂの上面および側面、絶縁体４３２の上面などと接す
る構造であっても構わない。
図２２に示す構造のトランジスタは、図９に示すトランジスタ４９０と同様に、導電体４
２０は、半導体４０６ｂのチャネル幅方向を電気的に取り囲んだ構造となっており、半導
体４０６ｂを上面だけでなく側面も取り囲んだ構造となっている。つまり、ｓ−ｃｈａｎ
ｎｅｌ構造となっている。ｓ−ｃｈａｎｎｅｌ構造については、先の実施の形態の説明を
参照することができる。ｓ−ｃｈａｎｎｅｌ構造とすることで、微細なトランジスタにお
いても、高いオン電流、低いサブスレッショルドスイング値、低いオフ電流など、優れた
電気特性が得られる。
図２２に示す構造のトランジスタにおいて、導電体４１６ａおよび導電体４１６ｂは、半
導体４０６ａの側面、ならびに半導体４０６ｂの上面および側面と接する。また、半導体
４０６ｃは、半導体４０６ａの側面、半導体４０６ｂの上面および側面、導電体４１６ａ
の上面および側面、ならびに導電体４１６ｂの上面および側面と接する。
導電体４１６ａおよび導電体４１６ｂと接触している半導体４０６ｂでは、酸素欠損のサ
イトに水素が入り込むことでドナー準位を形成することがあり、ｎチャネル型導電領域を
有する。なお、酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある
。その結果、ｎチャネル型導電領域を電流が流れることで、良好なオン電流を得ることが
できる。
図２３（Ａ）は、トランジスタ４９０の構成の一例を示す上面図である。図２３（Ａ）の
一点鎖線Ｇ１−Ｇ２および一点鎖線Ｇ３−Ｇ４で切断した断面図の一例を図２３（Ｂ）に
示す。なお、図２３（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示
す。
図２３（Ａ）および図２３（Ｂ）に示すトランジスタ４９０は、絶縁体４４２上の導電体
４２１と、絶縁体４４２上および導電体４２１上の凸部を有する絶縁体４３２と、絶縁体
４３２の凸部上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０
６ｂ上の半導体４０６ｃと、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃと接
し、間隔を開けて配置された導電体４１６ａおよび導電体４１６ｂと、半導体４０６ｃ上
、導電体４１６ａ上および導電体４１６ｂ上の絶縁体４１１と、絶縁体４１１上の導電体
４２０と、導電体４１６ａ上、導電体４１６ｂ上、絶縁体４１１上および導電体４２０上
の絶縁体４５２と、絶縁体４５２上の絶縁体４６４と、を有する。
絶縁体４１１は、Ｇ３−Ｇ４断面において、少なくとも半導体４０６ｂの側面と接する。
導電体４２０は、Ｇ３−Ｇ４断面において、少なくとも絶縁体４１１を介して半導体４０
６ｂの上面および側面と面する。導電体４２１は、絶縁体４３２を介して半導体４０６ｂ
の下面と面する。トランジスタ４９０において、絶縁体４３２は凸部を有さなくても構わ
ない。半導体４０６ｃを有さなくても構わない。絶縁体４５２を有さなくても構わない。
また、絶縁体４６４を有さなくても構わない。
図２３に示すトランジスタ４９０は、図２２に示したトランジスタ４９０と一部の構造が
異なるのみである。具体的には、図２３に示したトランジスタ４９０の半導体４０６ａ、
半導体４０６ｂおよび半導体４０６ｃの構造と、図２２に示すトランジスタ４９０の半導
体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの構造が異なる。従って、図２３に示
すトランジスタは、図２２に示したトランジスタについての説明を適宜参照することがで
きる。
図２４（Ａ）は、トランジスタ４９０の構成の一例を示す上面図である。図２４（Ａ）の
一点鎖線Ｈ１−Ｈ２および一点鎖線Ｈ３−Ｈ４で切断した断面図の一例を図２４（Ｂ）に
示す。なお、図２４（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示
す。
図２４に示すトランジスタ４９０は、図２２に示したトランジスタ４９０と一部の構造が
異なるのみである。具体的には、図２４に示したトランジスタ４９０では、導電体４１６
ａ、４１６ｂ上に絶縁体４１７ａ、４１７ｂがそれぞれ設けられている。そのため、図２
４に示したトランジスタ４９０は、図２２に示したトランジスタ４９０と比較して、ゲー
ト（導電体４２０）とソースまたはドレイン（導電体４１６ａまたは導電体４１６ｂ）と
の間の容量が低減されている。その結果、スイッチングスピードを高速化した、或いは、
スイッチングに要する時間を短縮したトランジスタ４９０が得られる。
図２４に示すトランジスタ４９０は、他の部分において、図２２に示したトランジスタ４
９０と同じ構造である。従って、図２４に示すトランジスタは、図２２に示したトランジ
スタについての説明を適宜参照することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態４）
以下では、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半
導体の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶で
ある場合、六方晶系として表す。
酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結晶
酸化物半導体とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌ
ｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化
物半導体、非晶質酸化物半導体などをいう。
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像および回折パターンの複合解析像（高
分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一
方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウ
ンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒
界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を観察すると、結
晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、Ｃ
ＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状
であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳの平面の高分解能ＴＥＭ像を観察する
と、結晶部において、金属原子が三角形状または六角形状に配列していることを確認でき
る。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
例えば、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像において、局所的なフーリエ変換像を
観察すると、それぞれ直径約４ｎｍの近接した複数の領域において、ｃ軸の角度が１４．
３°、１６．６°、２６．４°のように少しずつ連続的に変化する場合がある。また、別
の近接した複数の領域において、当該連続的に変化するｃ軸とは、ｃ軸の向きが異なる場
合がある。その場合は、異なるグレインであることが示唆される。例えば、別の近接した
複数の領域において、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しず
つ連続的に変化する場合がある。
なお、ＣＡＡＣ−ＯＳに対し、電子回折を行うと、配向性を示すスポット（輝点）が観測
される。例えば、ＣＡＡＣ−ＯＳの上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線
を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される。
例えば六角形の頂点に位置するスポットが観測される。これは、ｃ軸配向を示す回折パタ
ーンである。
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳの結晶部は
配向性を有していることがわかる。
ＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置
を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏ
ｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れ
る場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されること
から、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な
方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法に
よる解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる
場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有
さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳは、２θが３１°近傍にピーク
を示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリ
コン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなど
の、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体
から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子
半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、
結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラ
ップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導
体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリ
ア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は
、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当
該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用
いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお
、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥
準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合があ
る。
また、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の
変動が小さい。
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域
と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含
まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさで
あることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶
であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体を、ｎｃ−ＯＳ
（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ
。また、ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない
場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶
部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したが
って、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合が
ある。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用
いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピー
クが検出されない。また、ｎｃ−ＯＳに対し、結晶部よりも大きいプローブ径（例えば５
０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハロ
ーパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大き
さと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、
スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描く
ように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳに対し
ナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合があ
る。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ
は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡ
Ｃ−ＯＳと比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体について説明する。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物
半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌ
ａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導
体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体
に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測さ
れる。
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の物性を示す構造を有す
る場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体
（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）と呼ぶ。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される
場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領
域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳは、ＴＥ
Ｍによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる
場合がある。一方、良質なｎｃ−ＯＳであれば、ＴＥＭによる観察程度の微量な電子照射
による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部の大きさの計測は、高分解能ＴＥＭ
像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ
−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、
Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に
重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子
面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求
められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０
．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺ
ｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半
導体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比
較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶
酸化物半導体膜の膜密度に対し、ａ−ｌｉｋｅ ＯＳ膜の膜密度は７８．６％以上９２．
３％未満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、ｎｃ−ＯＳ膜の
膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は９２．３％以上１００％未満となる。なお、単
結晶酸化物半導体膜の膜密度に対し膜密度が７８％未満となる酸化物半導体膜は、成膜す
ること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４
の膜密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の膜密度は５．
０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：
１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の膜密度およびＣＡ
ＡＣ−ＯＳ膜の膜密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合
で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸
化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導
体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合に対して、加重
平均を用いて算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物
半導体膜を組み合わせて算出することが好ましい。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、微結晶酸化
物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
以上が、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半導
体の構造である。
次に、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な半導体の、そ
の他の要素について説明する。
半導体４０６ｂに適用可能な酸化物半導体は、例えば、インジウムを含む酸化物半導体で
ある。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）
が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは
、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適
用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イッ
トリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タ
ンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせ
ても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である
。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍ
は、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。
また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化
しやすくなる場合がある。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６
ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８
ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
酸化物半導体では、エネルギーギャップが大きく、電子が励起されにくいことや、ホール
の有効質量が大きいことなどから、酸化物半導体を用いたトランジスタは、シリコン等を
用いた一般的なトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。
よって、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる場合があ
る。よって、ドレイン耐圧を高めることができ、より高いドレイン電圧でトランジスタを
駆動することができる。よって、フローティングノードにより高い電圧、つまり、より多
くの状態を保持することができ、記憶密度を高めることができる場合がある。
半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃは、少なくともインジウムを含む
と好ましい。なお、半導体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を
１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０
ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏ
ｍｉｃ％以上とする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎおよび
Ｍの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、
Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６
６ａｔｏｍｉｃ％未満とする。また、半導体４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉ
ｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ
％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満
、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、半導体４０６ｃは、半導体４０６ａと同種
の酸化物を用いても構わない。
半導体４０６ｂは、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の大きい酸化
物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａおよび半導体４０６ｃより
も電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ
以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、
電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する
。そのため、半導体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原
子割合［Ｉｎ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さら
に好ましくは９０％以上とする。
このとき、ゲートに電界を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体４０６
ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。よって、トラン
ジスタの電界効果移動度を高くすることができる。ここで、半導体４０６ｂと半導体４０
６ｃは構成する元素が共通しているため、界面散乱がほとんど生じない。
ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６ｂ
との混合領域を有する場合がある。また、半導体４０６ｂと半導体４０６ｃとの間には、
半導体４０６ｂと半導体４０６ｃとの混合領域を有する場合がある。混合領域は、界面準
位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの
積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合とも
いう。）バンド構造となる。なお、図２５（Ａ）は、半導体４０６ａ、半導体４０６ｂお
よび半導体４０６ｃが、この順番に積層した断面図である。図２５（Ｂ）は、図２５（Ａ
）の一点鎖線Ｋ１−Ｋ２に対応する伝導帯下端のエネルギー（Ｅｃ）であり、半導体４０
６ａより半導体４０６ｃの電子親和力が大きい場合を示す。また、図２５（Ｃ）は、半導
体４０６ａより半導体４０６ｃの電子親和力が小さい場合を示す。
このとき、電子は、半導体４０６ａ中および半導体４０６ｃ中ではなく、半導体４０６ｂ
中を主として移動する。上述したように、半導体４０６ａおよび半導体４０６ｂの界面に
おける界面準位密度、半導体４０６ｂと半導体４０６ｃとの界面における界面準位密度を
低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、トラ
ンジスタのオン電流を高くすることができる。
例えば、半導体４０６ａおよび半導体４０６ｃは、半導体４０６ｂを構成する酸素以外の
元素一種以上、または二種以上から構成される酸化物半導体である。半導体４０６ｂを構
成する酸素以外の元素一種以上、または二種以上から半導体４０６ａおよび半導体４０６
ｃが構成されるため、半導体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂ
と半導体４０６ｃとの界面において、界面準位が形成されにくい。
半導体４０６ａ、半導体４０６ｂ及び半導体４０６ｃは、スピネル型の結晶構造が含まれ
ない、または少ないことが好ましい。また、半導体４０６ａ、半導体４０６ｂ及び半導体
４０６ｃは、ＣＡＡＣ−ＯＳであることが好ましい。
例えば、ｃ軸配向した複数の結晶部を有するＣＡＡＣ−ＯＳを半導体４０６ａとして用い
ることにより、その上に積層される半導体４０６ｂは、半導体４０６ａとの界面近傍にお
いても、良好なｃ軸配向を有する領域を形成することができる。
また、半導体４０６ｂは、酸素欠損が低減された半導体であることが好ましい。
例えば、半導体４０６ｂが酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイト
に水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに
水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、ト
ランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入る
よりも酸素が入る方が安定する。従って、半導体４０６ｂ中の酸素欠損を低減することで
、トランジスタのオン電流を高くすることができる場合がある。
半導体４０６ｂの酸素欠損を低減するために、例えば、絶縁体４３２に含まれる過剰酸素
を、半導体４０６ａを介して半導体４０６ｂまで移動させる方法などがある。この場合、
半導体４０６ａは、酸素透過性を有する層（酸素を通過または透過させる層）であること
が好ましい。
酸素は、加熱処理などによって絶縁体４３２から放出され、半導体４０６ａ中に取り込ま
れる。なお、酸素は、半導体４０６ａ中の原子間に遊離して存在する場合や、酸素などと
結合して存在する場合がある。半導体４０６ａは、密度が低いほど、即ち原子間に間隙が
多いほど酸素透過性が高くなる。例えば、また、半導体４０６ａが層状の結晶構造を有し
、層を横切るような酸素の移動は起こりにくい場合、半導体４０６ａは適度に結晶性の低
い層であると好ましい。
また、トランジスタのオン電流を高くするためには、半導体４０６ｃの厚さは小さいほど
好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下
の領域を有する半導体４０６ｃとすればよい。一方、半導体４０６ｃは、チャネルの形成
される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンな
ど）が入り込まないようブロックする機能を有する。そのため、半導体４０６ｃは、ある
程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、
さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４０６ｃとすればよい。また、
半導体４０６ｃは、絶縁体４３２などから放出される酸素の外方拡散を抑制するために、
酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４０６ｃは薄いことが
好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ
以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい。
半導体４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体４０６ａとの界面か
らチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体
装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎ
ｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすればよ
い。
例えば、半導体４０６ｂと半導体４０６ａとの間に、例えば、二次イオン質量分析法（Ｓ
ＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において
、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未
満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を
有する。また、半導体４０６ｂと半導体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０
１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに
好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａおよび半導体４０６
ｃの水素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳ
において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／
ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６
ｂの窒素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの窒素濃度を低減
すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、５×１０
１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好
ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍ
ｓ／ｃｍ３以下の窒素濃度となる領域を有する。
半導体４０６ｃとして酸化ガリウムを用いる場合、半導体４０６ｂ中のＩｎがゲート絶縁
体に拡散するのを防ぐことができるので、トランジスタのリーク電流を低減することがで
きる。
半導体４０６ａ及び半導体４０６ｃとして、スパッタリング法により形成したＩｎ−Ｇａ
−Ｚｎ酸化物膜を用いる場合、半導体４０６ａ及び半導体４０６ｃの成膜には、例えば、
Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲッ
トを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃ
ｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、Ｄ
Ｃ電力０．５ｋＷとすればよい。
また、半導体４０６ｂをＣＡＡＣ−ＯＳとする場合、半導体４０６ｂの成膜には、Ｉｎ−
Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、Ｉｎ−Ｇａ−
Ｚｎ酸化物を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜
ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐ
ａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
以上が、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半導
体の構造およびその他の要素である。以上のような酸化物半導体を半導体４０６ａ、半導
体４０６ｂ、半導体４０６ｃなどに適用することで、トランジスタ４９０は、良好な電気
特性が得られる。例えば、優れたサブスレッショルド特性や極めて小さいオフ電流が得ら
れる。また、高いオン電流や良好なスイッチングスピードが得られる。また、高い耐圧が
得られる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した記憶装置を電子部品に適用する例、及び
該電子部品を具備する電子機器に適用する例について、図２６、および図２７を用いて説
明する。
図２６（ａ）では、本発明の一態様に係る記憶装置を電子部品に適用する例について説明
する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部
品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで
、本実施の形態では、その一例について説明することにする。
電子部品は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わ
さることで完成する。組み立て工程（後工程）について、図２６（ａ）を用いて、説明す
る。
前工程で得られる素子基板が完成した後、基板の裏面を研削する（工程Ｐ１）。この段階
で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図
る。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、
分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボン
ディング工程を行う（工程Ｐ２）。このダイボンディング工程におけるチップとリードフ
レームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方
法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよ
い。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的
に接続する、ワイヤーボンディングを行う（工程Ｐ３）。金属の細線には、銀線や金線を
用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジ
ボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施
される（工程Ｐ４）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械
的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、ま
た水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをめっき処理する。そしてリードを切断及び成形加工する
（工程Ｐ５）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する
際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（工程Ｐ６）。そして最終的な
検査工程（工程Ｐ７）を経て電子部品が完成する。
以上説明した電子部品は、本発明の一態様に係る記憶装置を含む構成とすることができる
。その結果、消費電力を低減することが可能な電子部品、動作速度を向上することが可能
な電子部品、または、小型化が可能な電子部品を提供できる。
また、完成した電子部品の斜視模式図を図２６（ｂ）に示す。図２６（ｂ）では、電子部
品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示して
いる。図２６（ｂ）に示す電子部品７００は、リード７０１及び記憶装置７０３を示して
いる。図２６（ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。
このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電
気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成
した実装基板７０４は、電子機器等の内部に設けられる。
上述の電子部品は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置
（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃなどの記録媒体を
再生し、その画像を表示しうるディスプレイを有する装置）に適用することができる。そ
の他に、上述の電子部品を用いることができる電子機器として、携帯電話、携帯型を含む
ゲーム機、携帯データ端末、電子書籍端末、腕時計型の情報端末、ノート型パーソナルコ
ンピュータ、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレ
イ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオー
ディオ、デジタルオーディオプレイヤーなど）、複写機、ファクシミリ、プリンタ、プリ
ンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、自動車などが挙げられる
。これら電子機器の具体例を図２７に示す。
図２７（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８
などを有する。なお、図２７（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表
示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されな
い。
図２７（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９
１３、第２表示部９１４、接続部９１５、操作キー９１６などを有する。第１表示部９１
３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられて
いる。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されてお
り、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能であ
る。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体
９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１
３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された
表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタ
ッチパネルを設けることで付加することができる。または、位置入力装置としての機能は
、フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加
することができる。
図２７（Ｃ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６などを有する。操作キー９４４およびレン
ズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられ
ている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されて
おり、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能で
ある。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９
４２との間の角度にしたがって切り替える構成としてもよい。
図２７（Ｄ）は腕時計型の情報端末の一例であり、筐体９３１、表示部９３２、バンド９
３３、バックル９３４、操作ボタン９３５、入出力端子９３６などを備える。当該情報端
末は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コン
ピュータゲームなどの種々のアプリケーションを実行することができる。表示部９３２の
表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部
９３２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することが
できる。また、情報端末は、通信規格された近距離無線通信を実行することが可能である
。また、情報端末は入出力端子９３６を備え、他の情報端末とコネクターを介して直接デ
ータのやりとりを行うことができる。
図２７（Ｅ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キ
ーボード９２３、ポインティングデバイス９２４などを有する。
図２７（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト
９５４などを有する。また、各種車載センサー、バッテリ、或いは、各種車載センサーや
バッテリを制御する電子部品などを有する。
これらの電子機器に、本発明の一態様に係る記憶装置を含む、低消費電力化、高速化、ま
たは小型化された電子部品を適用することで、消費電力を低減することが可能な電子機器
、動作速度を向上することが可能な電子機器、または、小型の電子機器を提供できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「
絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧
であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「絶
縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、
「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」とし
ての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密
に区別できない場合がある。従って、本明細書に記載の「半導体」は、「導電体」と言い
換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と
言い換えることができる場合がある。
本明細書において、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。
例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、
例えば、半導体にＤＯＳが形成されることや、キャリア移動度が低下することや、結晶性
が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特
性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１
５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、
リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体
の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、
半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素
、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
本明細書では、特に断りがない場合、絶縁体として、例えば、ホウ素、炭素、窒素、酸素
、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、
ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタ
ンタルを一種以上含む絶縁体を、単層で、または積層で用いればよい。または、絶縁体と
して、樹脂を用いてもよい。例えば、ポリイミド、ポリアミド、アクリル、シリコーンな
どを含む樹脂を用いればよい。樹脂を用いることで、絶縁体の上面を平坦化処理しなくて
もよい場合がある。また、樹脂は短い時間で厚い膜を成膜することができるため、生産性
を高めることができる。絶縁体としては、好ましくは酸化アルミニウム、窒化酸化シリコ
ン、窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン
、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁体を、単層で、または積
層で用いればよい。
本明細書では、特に断りがない場合、導電体として、例えば、ホウ素、窒素、酸素、フッ
素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、
銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、イン
ジウム、スズ、タンタルまたはタングステンを一種以上含む導電体を、単層で、または積
層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電
体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズお
よび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、
ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、
ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、
例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関
係以外のものも含むものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気
的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続さ
れている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別
の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（
つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含む
ものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続
されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介
さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ
２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース
（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接
的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的
に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現
することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２
の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第
１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子な
ど）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラン
ジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など
）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別
して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、こ
れらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置
、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形
態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施
の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換え
などを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて
述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数
の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより
、さらに多くの図を構成させることが出来る。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除く
ことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値
と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで
、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定
することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に
入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が
記載されているとする。その場合、その回路が、第６のトランジスタを有していないこと
を発明として規定することが可能である。または、その回路が、容量素子を有していない
ことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとってい
るような第６のトランジスタを有していない、と規定して発明を構成することができる。
または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定
して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続
されている第６のトランジスタを有していない、と発明を規定することが可能である。ま
たは、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有
していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であ
ることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ
以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、
例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可
能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも
可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能で
ある。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除く
と発明を規定することも可能である。なお、ある値について、「このような範囲であるこ
とが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても
、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」など
と記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適
である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下
である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある
電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と
記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く
、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶
縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、
その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。また
は、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可
能である。
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が
設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積
層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とそ
の膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である
。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（
容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなく
ても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続
先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された
内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細
書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数の
ケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。した
がって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子な
ど）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の
一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そして、その発明の一態様は明確であると言える。そのた
め、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、
抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方
法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を
取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは
整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（
Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一
態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成
される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成
することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成さ
れるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態
様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、また
は、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、
ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、
または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能
である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは
、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる
図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概
念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可
能である。そして、その発明の一態様は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は
、発明の一態様として開示されているものであり、発明の一態様を構成することが可能で
ある。したがって、ある内容について、図に記載されていれば、文章を用いて述べていな
くても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構
成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様と
して開示されているものであり、発明の一態様を構成することが可能である。そして、そ
の発明の一態様は明確であると言える。
４００ 基板
４０２ａ、４０２ｂ 領域
４０６ａ、４０６ｂ、４０６ｃ 半導体
４１１、４１２ 絶縁体
４１６ａ、４１６ｂ 導電体
４２０、４２１ 導電体
４７０ａ、４７０ｂ、４７０ｃ、４７０ｄ 導電体
４７１ａ、４７１ｂ、４７１ｃ 導電体
４７２ａ、４７２ｂ、４７０２、４７２ｄ 導電体
４９０ トランジスタ
４９１ａ、４９１ｂ、４９１ｃ、４９１ｄ トランジスタ
４９１ｅ、４９１ｆ、４９１ｇ、４９１ｈ、４９１ｉ 導電体
４９７ 容量
５００ 記憶装置
５１０ メモリセル
５２０ センスアンプブロック
５３０ センスアンプ

Claims (2)

  1. センスアンプと、
    第１乃至第４のトランジスタと、
    前記センスアンプ上及び前記第１乃至前記第４のトランジスタ上の第１の絶縁体と、
    前記第１の絶縁体上の、同じ第１の層に配置された第１乃至第４のビット線と、
    前記第１乃至前記第４のビット線上の第２の絶縁体と、
    前記第２の絶縁体上の、第１乃至第４のメモリセルと、を有し、
    前記第１乃至前記第４のメモリセルはそれぞれ、同じ第２の層に配置された第５のトランジスタと、同じ第３の層に配置された容量素子と、を有し、
    前記第１乃至前記第４のメモリセルはそれぞれ、前記第１乃至前記第４のビット線のうちの１つと電気的に接続され、
    前記第１乃至前記第４のビット線はそれぞれ、前記第１乃至前記第４のトランジスタのうちの１つを介して、前記センスアンプと電気的に接続され、
    前記第１乃至前記第４のビット線はそれぞれ、前記センスアンプと重なる領域を有する記憶装置。
  2. 請求項１において、
    前記第１乃至前記第４のトランジスタは、チャネル形成領域にシリコンを有し、
    前記第５のトランジスタは、チャネル形成領域に酸化物半導体を有する記憶装置。
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