KR100674105B1

KR100674105B1 - 다치 디램

Info

Publication number: KR100674105B1
Application number: KR1020050084300A
Authority: KR
Inventors: 계훈우; 송복남; 최중범
Original assignee: 주식회사 엑셀반도체; 최중범; 송복남
Priority date: 2005-09-09
Filing date: 2005-09-09
Publication date: 2007-01-30
Also published as: US20100157660A1; US8031512B2

Abstract

본 발명은 SET 소자를 이용하여 다치(Multiple Value) 레벨을 저장하는 MV DRAM에 대하여 개시된다. MV DRAM은 워드라인과 비트라인의 교차 점에 연결되는 DRAM 셀을 포함한다. MV DRAM은 DRAM 셀의 리프레쉬를 위하여, 비트라인에 연결되는 전류 소스 트랜지스터, SET 소자, 그리고, SET 소자의 드레인 전압을 유지시키는 트랜지스터를 포함한다. MV DRAM은 1개의 셀에 2개의 이상의 다치 데이터를 저장하므로 소자의 집적도를 향상시킨다. MV DRAM은 워드라인 만을 인에이블하여 데이터를 재저장하기 때문에 적은 전류만으로 데이터를 재저장하는 것이 가능하므로, 저전력 응용에 적당하다.

MV DRAM, SET 소자, 전류 소스 트랜지스터, 리프레쉬

Description

다치 디램{Multiple Valued DRAM}

도 1은 SET 소자와 MOS 트랜지스터를 결합한 유니버셜 레터럴 게이트를 설명하는 도면이다.

도 2는 도 1의 유니버셜 레터럴 게이트를 사용한 양자화기(quantizer)의 회로 실시예를 나타내는 도면이다.

도 3은 도 2의 양자화기 회로를 응용한 DRAM 타입의 MV-SRAM을 설명하는 회로 다이어그램이다.

도 4는 도 3의 MV-SRAM의 기입/독출 동작을 위한 타이밍 다이어그램이다.

도 5는 DRAM의 1T1C 셀을 설명하는 도면이다.

도 6은 도 5의 저장 노드(Vs)에서 바라본 누설 전류 경로를 설명하는 도면이다.

도 7a 및 도 7b은 DRAM 셀 어레이와 리프레쉬 동작 타이밍을 설명하는 도면이다.

도 8은 본 발명의 일실시예에 따른 SET 소자를 이용한 MV DRAM을 설명하는 e도면이다.

도 9는 종래 바이너리 데이터일 때의 저장 노드(Vs)의 전압 관계와 2 비트의 다치 데이터일 때의 저장 노드(Vs)의 전압 관계의 예를 설명하는 도면이다.

도 10은 본 발명의 일실시예에 따른 MV DRAM의 리프레쉬 방법을 설명하는 도면이다.

도 11은 본 발명에 따른 MV DRAM 셀 어레이를 설명하는 도면이다.

도 12는 도 11의 MV DRAM 셀 어레이의 리프레쉬 방법을 설명하는 도면이다.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 SET 소자를 이용하여 다치(Multiple Value) 레벨을 저장하는 MV DRAM에 관한 것이다.

최근 들어, SET(Single electron transistor)에 대한 연구가 급속히 진행중에 있다. SET를 사용하게 되면, 회로의 집적도를 향상시킬 수 있으며 소비 전력이 매우 작아진다는 장점을 갖게 된다. SET는 게이트 바이어스(Gate bias)에 따라 드레인 전류(Drain current)가 주기적으로 증가하고 감소하는 매우 특별한 특성을 갖고 있다. 이러한 특성을 이용하여, 적은 수의 트랜지스터로 회로의 기능성(functionality)를 증가시키려는 많은 노력이 이루어지고 있다. 특히, SET 소자는 다치 논리회로(Multiple-Valued logic circuit) 응용에 매우 적합한 특성을 가지고 있으며 이것에 응용하려는 많은 시도가 현재 이루어지고 있다.

도 1을 참조하면, M1 트랜지스터의 게이트에 Vgg의 고정된 전압을 인가하게 되면, SET의 드레인 전압(Vds)은 거의 일정한 Vgg-Vth 전압으로 유지된다. 이 Vgg-Vth 전압은 SET의 쿨롱-블락케이드(Coulomb-blockade) 조건을 유지시킬 수 있을 만큼 충분히 낮은 전압이기 때문에, SET는 입력 전압(Vin)에 따라 드레인 전류가 주기적으로 증가하고 감소하는 특성을 나타내게 된다. 이 때, 정전류원(Io)에 의해 SET의 드레인 전류가 공급된다.

만일 정전류원(Io)에서 공급되는 전류 Io 보다 큰 SET 드레인 전류가 흐르도록 입력 전압(Vin)이 인가된다면, 출력 전압(Vout)은 하이에서 로우로 급격하게 낮아지게 된다. 또한 Io 전류 보다 작은 SET 드레인 전류가 흐르도록 입력 전압(Vin)이 인가된다면 출력 전압(Vout)은 로우에서 하이로 급격하게 증가하게 된다.

따라서, 입력 전압(Vin)이 증가하게 되면 유니버셜 레터럴 게이트(100)의 출력 전압(Vout)은 매우 큰 전압 스윙을 갖는 구형파와 같은 특성을 보이게 된다.

도 2는 도 1의 유니버셜 레터럴 게이트(100)를 사용한 양자화기(quantizer, 200)의 회로 실시예를 나타내는 도면이다.

도 2를 참조하면, 정전류원(Io)에 의해 다수의 안정점들(stability point)이 존재하게 되고, 각각의 안정점은 각 점선으로 구분되는 안정(stable) 영역을 동작으로 하게 된다. 즉, 클럭 신호(CLK)가 인에이블되면, M2 트랜지스터를 통하여 입력 전압(Vin)이 SN 노드에 전달되고, 클럭 신호(CLK)를 오프하면 그 전압에 해당하는 안정점에서 양자화된다. 이에 따라, 계단 파형과 같은 입력-출력(Vin-Vout) 전압 특성을 얻을 수 있게 된다.

이러한 SET와 MOS 트랜지스터를 결합한 양자화기 회로(200)는 메모리에 응용 이 가능하다. 특히 별도의 리프레쉬 동작 없이도 다양한 레벨(Multiple level)의 전압을 저장하는 것이 가능하므로, 다치 스태틱 메모리(Multiple-valued Static memory)에 매우 효과적이다.

도 3은 도 2의 양자화기 회로(200)를 응용한 DRAM 타입의 MV-SRAM을 설명하는 회로 다이어그램이다.

도 3을 참조하면, MV-SRAM 셀(300)은 SET와 저장 노드(SN) 사이에 연결되고 접지 전압에 게이팅되는 제1 트랜지스터(M1), 전원 전압(Vdd)과 저장 노드(SN) 사이에 연결되고 저장 노드(SN)에 그 게이트가 연결되는 제2 트랜지스터(M2), 비트라인(BL)과 저장 노드(SN) 사이에 연결되고 워드라인(WL)이 그 게이트에 연결되는 제3 트랜지스터(M3), 그리고 저장 노드(SN)와 접지 전압 사이에 연결되는 셀 커패시터(Cs)를 포함한다. 제1 및 제2 트랜지스터(M1, M2)는 디플리션 트랜지스터로 구성되고, 제3 트랜지스터(M3)는 엔모스 트랜지스터로 구성된다.

도 4를 참조하면, 기입 동작 시, 먼저 t0 시간에서 워드라인(WL)을 이네이블시킨다. 워드라인(WL) 인에이블 후에는 t1 시간에서 비트라인(BL)에 다치 로직 값(Multiple Logic Value)에 해당하는 전압을 인가한다. 셀 당 2 비트를 저장할 수 있는 실시예를 표현하여, 2 비트를 저장하기 위해서는 4 레벨의 다른 전압들을 비트라인(BL)에 인가하여 SN 노드에 저장이 되도록 한다. SN 노드에 해당 전압이 전달된 후에는 t2 시간에서 워드라인(WL)을 오프시키고, t3 시간에서 비트라인(BL)을 접지 전압으로 프리차아지한다. 이에 따라, SN 노드에 저장된 전압은, 도 2의 양자 화기(200) 동작의 안정점 원리에 따라 저장된 레벨이 리프레쉬 동작 없이 그대로 유지되게 된다.

독출 동작 시에는, t4 시간에서 워드라인(WL)을 인에이블하여 셀 커패시터(Cs)에 저장된 전하가 비트라인 기생 커패시터와 차아지 셰어링한다. t5 시간에서 센스 앰프를 인에이블시켜 다치 레벨을 센싱한다.

그런데, 이러한 MV SRAM 셀은 트랜지스터 4개와 커패시터 1개로 구성되어 칩 사이즈가 늘어나는 단점이 있다. 다치 메모리의 장점은 셀 당 저장 비트 수를 늘려서 메모리의 집적도를 향상시킨다는 장점이 있는 데 반하여, 이를 구현하기 위한 셀의 소자 수가 증가하여 MV SRAM의 장점을 충분히 살릴 수 없는 문제점을 지닌다.

도 5는 DRAM의 1T1C 셀을 설명하는 도면이다.

도 5를 참조하면, 셀 커패시터(Cs)의 저장 노드(Vs)에 차아지를 저장하는 방식으로 데이터를 저장한다. DRAM은 구조상 워드라인과 비트라인에 기생 커패시터가 존재한다. 데이터 독출 시, 셀 커패시터(Cs)에 저장된 차아지는 비트라인 기생 커패시터와 차아지 셰어링되고, 이 비트라인의 전압을 센싱하여 데이터를 판독한다.

도 6을 참조하면, 셀 커패시터(Cs)에 저장된 차아지는 정션 누설 전류와 서브쓰레쉬홀드(subthreshold) 전류에 의해 감소하게 되고, 이로 인해 셀 커패시터(Cs)에 저장된 레벨이 시간이 지날수록 감소하게 된다. 이에 따라, 차아지 손실로 인하여 데이터를 잃어버리기 전에, 리프레쉬 동작이 필요하게 된다.

도 7a 및 도 7b를 참조하면, DRAM 셀 커패시터(Cs)의 차아지 손실이 발생하기 전에, 리프레쉬 주기(tref) 마다 워드라인(WL)을 순차적으로 인에이블시키고, 비트라인에 시린 전압을 센스 앰프(S/A)를 이용하여 감지 증폭한 후 데이터를 재기입하는 방법으로 데이터를 리프레쉬한다. 이 때, DRAM은 상대적으로 큰 기생 비트라인 커패시터를 충방전하기 위하여 큰 소모 전류가 요구된다는 문제점이 있다. 이것은 스탠바이 전류를 증가시키기 때문에 저전력 응용에 적합하지 않다.

본 발명의 목적은 DRAM 셀에 바이너리 데이터(binary data)가 아닌 다치 값(multiple valued data)을 저장할 수 있는 MV DRAM을 제공하는 데 있다.

본 발명의 다른 목적은 SET 소자의 쿨롱 블락케이드 특성을 이용하여 리프레쉬 시 센스 앰프를 이용하지 않아서 저전력 동작이 가능한 MV DRAM을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 다치(multi-value) 레벨을 저장하는 MV DRAM은 적어도 하나의 워드라인; 적어도 하나의 비트라인; 워드라인과 비트라인의 교차 점에 연결되는 DRAM 셀; 전원 전압이 그 소스에 연결되고 그 게이트와 그 드레인이 비트라인에 연결되는 전류 소스 트랜지스터; 비트라인이 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 SET 소자; 및 접지 전압이 그 게이트에 연결되고, 비트라인과 SET 소자의 드레인 사이에 연결되는 트랜지스터를 포함한다.

본 발명의 실시예들에 따라, DRAM 셀은 워드라인이 그 게이트에 연결되고, 비트라인이 그 드레인에 연결되는 셀 트랜지스터; 및 셀 트랜지스터의 소스와 접지 전압 사이에 연결되는 셀 커패시터를 포함할 수 있다.

본 발명의 실시예들에 따라, SET 소자는 반도체 기판 상에 형성되는 소스와 드레인; 소스와 드레인 사이에 터널 정션을 형성하고, 소스와 드레인 사이에 위치하는 메탈 아일랜드; 및 메탈 아일랜드 상에 인접하게 위치하고 메탈 아일랜드를 통해 흐르는 전류를 제어하는 게이트를 포함할 수 있다.

본 발명의 실시예들에 따라, 트랜지스터는 SET소자의 드레인을 접지 전압으로 유지하는 디플리션 트랜지스터이고, 전류 소스 트랜지스터는 디플리션 트랜지스터인 것이 바람직하다.

본 발명의 실시예들에 따라, MV DRAM은 워드라인을 인에이블시켜 DRAM 셀에 저장된 데이터를 리프레쉬할 수 있다.

본 발명의 실시예들에 따라, MV DRAM은 복수개의 워드라인들과 복수개의 비트라인들의 교차점에 연결되는 복수개의 DRAM 셀들을 더 구비하고, DRAM 셀들을 리프레쉬하기 위하여, 소정의 리프레쉬 주기로 워드라인들을 순차적으로 인에이블시킬 수 있다.

따라서, 본 발명의 MV DRAM에 의하면, 1개의 셀에 2개의 이상의 다치 데이터를 저장하므로, 소자의 집적도를 향상시킨다. 또한, 워드라인 만을 인에이블하여 데이터를 재저장하기 때문에 적은 전류만으로 데이터를 재저장하는 것이 가능하므로, 저전력 응용에 적당하다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 8은 본 발명의 일실시예에 따른 SET 소자를 이용한 MV DRAM을 설명하는 도면이다.

도 8을 참조하면, MV DRAM(800)은 워드라인(WL)과 비트라인(BL)의 교차점에다수개의 단위 셀들(810, 820, 830)이 배열된다. 단위 셀(810, 820, 830)은 종래의 DRAM과 동일하게, 1 트랜지스터(M3)와 1 커패시터(Cs)로 구성된다. 비트라인(BL)에는 단위 셀들(810, 820, 830)의 리프레쉬를 위한 전류 소스 트랜지스터(M2)와 SET 소자, 그리고 제1 트랜지스터(M1)가 연결된다.

SET 소자는 소스와 드레인 사이에 터널 정션을 형성하고, 소스와 드레인 사이에 위치하는 메탈 아일랜드를 포함한다. SET 소자의 게이트는 메탈 아일랜드 상에 인접하게 위치하고, 메탈 아일랜드를 통해 흐르는 전류를 제어한다.

단위 셀(810, 820, 830)에는 종래의 바이너리 데이터가 아닌 다치 데이터가 저장된다. 바이너리 데이터는 1개의 셀에 1개 비트만이 저장되나, 다치 데이터는 1 개의 셀에 2개의 이상의 데이터가 저장되므로, 소자의 집적도를 향상시킬 수 있는 장점이 있다.

도 9를 참조하면, 저장 노드(Vs)의 바이너리 데이터는 로직 하이("1")와 로직 로우("0")를 갖는다. 로직 로우("0")는 접지 전압(0V) 레벨이고, 로직 하이("1")는 전원 전압(Vcc) 레벨이다.

2 비트 다치 데이터는 "00", "01", "10", "11" 데이터를 갖는다. "00" 데이터는 0V 레벨을, "01" 데이터는 250mV 레벨을, "10" 데이터는 500mV 레벨을, 그리고 "11" 데이터는 750mV 레벨을 갖는다.

도 10을 참조하면, 워드라인(WL)이 오프인 상태에서, 셀 커패시터(Cs)에 저장된 전하는 트랜지스터(M3)의 정션 누설 전류 또는 서브쓰레쉬홀드(subthreshold) 전류에 의해 감소하게 된다. 이로 인해 저장 노드(Vs)의 레벨이 시간이 지날수록 감소하게 된다. 따라서, 전하 손실에 의한 데이터 손실 전에 리프레쉬가 필요하게 된다.

리프레쉬를 위하여, 전하 손실에 의해 데이터를 잃어버리기 전의 적당한 시간 내에 워드라인(WL)을 인에이블한다. 워드라인(WL) 인에이블되면, 셀의 저장 노드(Vs)와 SET 트랜지스터의 게이트는 같은 전압 레벨이 된다. SET 소자의 쿨롱 블 락케이드 특성에 의해 전하 손실 전의 저장 노드(Vs) 레벨로 회복이 가능해진다.

도 10에서, 다치 레벨 차이가 250mV 라고 가정하고, 전류 소스 트랜지스터(M2)에서 공급되는 전류 량이 100pA 라고 가정하자. 기입 동작시, SN 노드에 저장된 전압이 1V라고 가정하자. 워드라인(WL) 오프 상태에서 100mV 정도의 전압 손실이 발생하면, 워드라인(WL)을 다시 인에이블시킨다.

이렇게 하면, 전류 소스 트랜지스터(M2)에서 공급되는 100pA의 전류에 의해 다시 1V 레벨로 회복된다. SN 노드가 1V로 회복 완료되면, 워드라인(WL)을 오프하여 해당 전압을 저장하도록 한다. 이러한 방법으로 셀 커패시터(Cs)에 저장된 데이터가 손실되기 전에, 워드라인(Wl)을 순차적으로 인에이블하여 모든 셀에 저장된 데이터를 유지하도록 한다.

도 11을 참조하면, 워드라인(WL)과 비트라인(BL)의 교차 점들에 MV SRAM 셀들이 배열되고, 각 비트라인(BL)에는 다치 데이터를 리프레쉬하기 위한 전류 소스 트랜지스터(M2), SET 소자, 그리고 SET 소자의 드레인 전압을 유지하기 위한 트랜지스터(M1)가 연결되어 있다.

도 12를 참조하면, 각 워드라인들(WL<0>, WL<1>, WL<3>)은 리프레쉬 주기(tref) 마다 순차적으로 인에이블된다. 리프레쉬 주기(tref)는 셀 커패시터(Cs)에 저장된 데이터가 손실되지 않도록 설정되는 것이 바람직하다. 이에 따라, 셀 커패시터(Cs)에 저장된 전압이 유지된다.

본 발명에서 제안한 MV DRAM의 리프레쉬 방법은 DRAM에서 사용하고 있는 리프레쉬 방법과 유사하다. 그러나, DRAM에서는 워드라인을 인에이블한 후, 센스 앰프를 동작시켜 데이터를 재저장하지만, 본 발명의 MV DRAM에서는 워드라인 만을 인에이블하여 데이터를 재저장한다는 면에서 차이가 있다.

그리고, DRAM에서 데이터 리프레쉬를 위해 사용하는 전류가 매우 크지만, 본 발명에서 제안한 방법은 적은 전류만으로 데이터를 재저장하는 것이 가능하므로, 저전력 응용에 적당하다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명의 MV DRAM에 의하면, 1개의 셀에 2개의 이상의 다치 데이터를 저장하므로, 소자의 집적도를 향상시킨다. 또한, 워드라인 만을 인에이블하여 데이터를 재저장하기 때문에 적은 전류만으로 데이터를 재저장하는 것이 가능하므로, 저전력 응용에 적당하다.

Claims

다치(multi-value) 레벨을 저장하는 MV DRAM에 있어서,

적어도 하나의 워드라인;

적어도 하나의 비트라인;

상기 워드라인과 상기 비트라인의 교차 점에 연결되는 DRAM 셀;

전원 전압이 그 소스에 연결되고, 그 게이트와 그 드레인이 상기 비트라인에 연결되는 전류 소스 트랜지스터;

상기 비트라인이 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 SET 소자; 및

접지 전압이 그 게이트에 연결되고, 상기 비트라인과 상기 SET 소자의 드레인 사이에 연결되는 트랜지스터를 구비하는 것을 특징으로 하는 MV DRAM.
제1항에 있어서, 상기 DRAM 셀은

상기 워드라인이 그 게이트에 연결되고, 상기 비트라인이 그 드레인에 연결되는 셀 트랜지스터; 및

상기 셀 트랜지스터의 소스와 상기 접지 전압 사이에 연결되는 셀 커패시터를 구비하는 것을 특징으로 하는 MV DRAM.
제1항에 있어서, 상기 SET 소자는

반도체 기판 상에 형성되는 상기 소스와 드레인;

상기 소스와 상기 드레인 사이에 터널 정션을 형성하고, 상기 소스와 상기 드레인 사이에 위치하는 메탈 아일랜드; 및

상기 메탈 아일랜드 상에 인접하게 위치하고 상기 메탈 아일랜드를 통해 흐르는 전류를 제어하는 상기 게이트를 구비하는 것을 특징으로 하는 MV DRAM.
제1항에 있어서, 상기 트랜지스터는

상기 SET소자의 드레인을 상기 접지 전압으로 유지하는 디플리션 트랜지스터인 것을 특징으로 하는 MV DRAM.
제1항에 있어서, 상기 전류 소스 트랜지스터는

디플리션 트랜지스터인 것을 특징으로 하는 MV DRAM.
제1항에 있어서, 상기 MV DRAM은

상기 워드라인을 인에이블시켜 상기 DRAM 셀에 저장된 데이터를 리프레쉬하는 것을 특징으로 하는 MV DRAM.
제1항에 있어서, 상기 MV DRAM은

복수개의 상기 워드라인들과 복수개의 상기 비트라인들의 교차점에 연결되는 복수개의 DRAM 셀들을 더 구비하고,

상기 DRAM 셀들을 리프레쉬하기 위하여, 소정의 리프레쉬 주기로 상기 워드라인들을 순차적으로 인에이블시키는 것을 특징으로 하는 MV DRAM.