TWI677868B - 記憶體裝置以及電子裝置 - Google Patents
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Abstract
本發明的一個方式提供一種耗電量得到降低的記憶體裝置。該記憶體裝置包括感測放大器、位元線、記憶單元、以及第一電晶體，位元線設置在設置有感測放大器的層上，記憶單元設置在設置有位元線的層上，記憶單元包括第二電晶體和電容器。感測放大器與位元線藉由第一電晶體彼此電連接。感測放大器也可以至少包括一層導電體。
Description
本發明的一個方式係關於一種記憶體裝置以及使用該記憶體裝置的半導體裝置。
注意，本發明的一個方式不侷限於上述技術領域。本說明書等所公開的發明的一個方式係關於一種物體、方法或製造方法。本發明的一個方式係關於一種機器(machine)、製程(process)、產品(manufacture)或組合物(composition of matter)。尤其是，本發明的一個方式例如係關於一種半導體、半導體裝置、記憶體裝置、處理器、顯示裝置、發光裝置、照明設備、蓄電裝置、它們的製造方法或它們的驅動方法。
本說明書中的半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。並且，本說明書中的半導體裝置是指包括半導體元件(電晶體、二極體等)的電路及包括該電路的裝置等。例如，電子電路、具備該電子電路的晶片是半導體裝置的一個例子。記憶體裝置、顯示裝置、發光裝置、照明設備、電光裝置以及電子裝置等是半導體裝置的一個例子。
DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)藉由對電容器蓄積電荷儲存資料。因此，控制對電容器的電荷供應
的電晶體的關態電流(off-state current)越小，能夠確保的保持資料的期間越長，而可以降低更新工作的頻率，所以是較佳的。
另一方面，已知在通道形成區域中包含氧化物半導體(較佳為包含In、Ga及Zn的氧化物)的電晶體。並且，已知在通道形成區域中包含氧化物半導體(較佳為包含In、Ga及Zn的氧化物)的電晶體的關態電流極低。
如下專利文獻1中記載有藉由使用在通道形成區域中包含氧化物半導體膜的電晶體而能夠長期保持儲存內容的半導體裝置。並且，還記載有藉由層疊驅動電路和記憶體電路而能夠縮小晶片面積的半導體裝置。另外，如下專利文獻2中記載有藉由採用分割位元方式而能夠減小電容器的電容的半導體裝置。
[專利文獻1]日本專利申請公開第2011-151383號公報
[專利文獻2]日本專利申請公開第2012-178554號公報
為了提高計算系統的性能並減少耗電量而需要DRAM等的記憶體裝置的耗電量的進一步的減少、工作速度的提高、小型化、記憶容量的提高。
本發明的一個方式的目的是以下所示的目的中的至少一個：提供一種能夠降低耗電量的記憶體裝置；提供一種能夠提高工作速度的記憶體裝置；提供一種小型記憶體裝置；提供一種提高記憶容量的記憶體裝置；提供一種能夠降低耗電量的半導體裝置；提供一種能夠提高工作速度的半導體裝置；提供一種小型半導體裝置；以及提供一種新穎的半導
體裝置。
這些目的的記載不妨礙其他目的的存在。本發明的一個方式並不需要達到所有上述目的。另外，可以自從說明書、圖式、申請專利範圍等的記載得知並抽出上述以外的目的。
(1)本發明的一個方式是一種記憶體裝置，包括感測放大器、位元線、記憶單元、以及第一電晶體，位元線設置在設置有感測放大器的層上，記憶單元設置在設置有位元線的層上，記憶單元包括第二電晶體和電容器，並且，感測放大器與位元線藉由第一電晶體電連接。感測放大器也可以至少包括一層導電體。
(2)本發明的一個方式是根據(1)的方式所述的記憶體裝置，還包括資料線，該資料線設置在設置有記憶單元的層上，感測放大器與資料線藉由第三電晶體電連接。
(3)本發明的一個方式是一種記憶體裝置，包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第一層、第二層、第三層、以及電容器，第一層層疊於設置有第三電晶體及第四電晶體的層上，第一層包括第一導電體，第二層層疊於第一層上，第二層包括第二導電體及第三導電體，第三層層疊於第二層上，第三層包括第四導電體，第二電晶體及電容器層疊於第三層上，第一電晶體的源極和汲極中的一個與第四導電體電連接，第一電晶體的源極和汲極中的另一個與第二導電體電連接，第二電晶體的源極和汲極中的一個與第四導電體電連接，第二電晶體的源極和汲極中的另一個與電容器電連接，第三電晶體的源極和汲極中的一個與第二導電體電連接，第三電晶體的源極和汲極中的另一個與第一導電體電連接，第三電晶體的閘極與第三導電體電連接，第四電晶體的源極和汲極中的一個與第三導電體電連接，第四電晶體的源極和汲極中的另一個與第
一導電體電連接，並且，第四電晶體的閘極與第二導電體電連接。
(4)本發明的一個方式是一種記憶體裝置，包括感測放大器、四個位元線、記憶單元、以及四個第一電晶體，四個位元線設置在設置有感測放大器的層上，記憶單元設置在設置有四個位元線的層上，記憶單元包括第二電晶體和電容器，四個位元線配置為在第一方向上相鄰的2列和在第二方向上相鄰的2行的2行2列，第二方向是垂直於第一方向的方向，四個位元線在第二方向上延伸，四個位元線分別藉由四個第一電晶體中的一個與感測放大器電連接，多個感測放大器在第一方向上以能夠排列兩個位元線的寬度以上的間距配置，多個感測放大器在第二方向上以能夠排列一個位元線的寬度以上的間距配置。感測放大器也可以至少包括一層導電體。
(5)本發明的一個方式是一種記憶體裝置，包括感測放大器、八個位元線、記憶單元、以及四個第一電晶體，八個位元線設置在設置有感測放大器的層上，記憶單元設置在設置有八個位元線的層上，記憶單元包括第二電晶體和電容器，八個位元線配置為在第一方向上相鄰的4列和在第二方向上相鄰的2行的2行4列，第二方向是垂直於第一方向的方向，八個位元線在第二方向上延伸，八個位元線中的四個位元線是八個位元線中的第一行的四個中的兩個和第二行的四個中的兩個，該四個位元線分別藉由四個第一電晶體中的一個與感測放大器電連接，多個感測放大器在第一方向上以能夠排列四個位元線的寬度以上的間距配置，多個感測放大器在第二方向上以能夠排列一個位元線的寬度以上的間距配置。感測放大器也可以至少包括一層導電體。
(6)本發明的一個方式是根據(4)或(5)的方式所述的記憶體裝置，還包括兩個資料線、以及兩個第三電晶體，兩個資料線設置
在設置有記憶單元的層上，兩個資料線分別藉由兩個第三電晶體中的一個與感測放大器電連接。
(7)本發明的一個方式是一種記憶體裝置，包括多個感測放大器、多個位元線、多個記憶單元、以及多個第一電晶體，多個位元線設置在設置有多個感測放大器的層上，多個記憶單元設置在設置有多個位元線的層上，多個記憶單元分別包括第二電晶體和電容器，將多個位元線延伸的方向設定為第二方向，將垂直於第二方向的方向設定為第一方向，多個位元線在第一方向上以第一距離的間距並在第二方向上以第二距離的間距以二維方式配置，多個感測放大器分別藉由多個第一電晶體中的四個與多個位元線中的四個位元線連接，多個感測放大器在第一方向上以第一距離的2倍的間距並在第二方向上以第二距離的2倍的間距以二維方式配置。多個感測放大器也可以至少包括一層導電體。
(8)本發明的一個方式是根據(7)的方式所述的記憶體裝置，還包括多個資料線、以及多個第三電晶體，多個資料線設置在設置有記憶單元的層上，多個感測放大器分別藉由多個第三電晶體中的兩個與多個資料線中的兩個資料線電連接，多個資料線分別藉由多個第三電晶體中的兩個與多個感測放大器中的在第一方向上相鄰的感測放大器電連接。
(9)本發明的一個方式是一種記憶體裝置，包括多個感測放大器、多個位元線、多個記憶單元、以及多個第一電晶體，多個位元線設置在設置有多個感測放大器的層上，多個記憶單元設置在設置有多個位元線的層上，多個記憶單元分別包括第二電晶體和電容器，將多個位元線延伸的方向設定為第二方向，將垂直於第二方向的方向設定為第一方向，多個位元線在第一方向上以第三距離的間距並在第二方向上以第四距離的間距以二維方式配置，多個感測放大器分別藉由多個第一電晶體中的四個與
多個位元線中的四個位元線連接，多個感測放大器在第一方向上以第三距離的4倍的間距並在第二方向上以第四距離的1倍的間距以二維方式配置。多個感測放大器也可以至少包括一層導電體。
(10)本發明的一個方式是根據(9)的方式所述的記憶體裝置，其中，多個感測放大器中的在第二方向上相鄰的感測放大器以在第一方向上錯開第五距離的方式配置，並且，第五距離小於第三距離。
(11)本發明的一個方式是根據(9)或(10)的方式所述的記憶體裝置，還包括多個資料線、以及多個第三電晶體，多個資料線設置在設置有記憶單元的層上，多個感測放大器分別藉由多個第三電晶體中的兩個與多個資料線中的兩個資料線電連接，多個資料線分別藉由多個第三電晶體中的兩個與多個感測放大器中的在第二方向上相鄰的感測放大器電連接。
(12)本發明的一個方式是根據(1)至(11)的方式中任一方式所述的記憶體裝置，其中，第二電晶體是氧化物半導體電晶體。
(13)本發明的一個方式是根據(1)至(12)的方式中任一方式所述的記憶體裝置，其中，第一電晶體是矽電晶體。
(14)本發明的一個方式是根據(1)至(13)的方式中任一方式所述的記憶體裝置，其中，連接於位元線的記憶單元的數量為3至32。
(15)本發明的一個方式是根據(1)至(14)的方式中任一方式所述的記憶體裝置，其中，電容器的電容值為0.1fF至10fF。
(16)本發明的一個方式是一種電子裝置，包括(1)至(15)的方式中任一方式所述的記憶體裝置、以及印刷線路板。
本發明的一個方式可以提供一種能夠降低耗電量的記憶體
裝置。或者，可以提供一種能夠提高工作速度的記憶體裝置。或者，可以提供一種小型記憶體裝置。或者，可以提供一種提高記憶容量的記憶體裝置。或者，可以提供一種能夠降低耗電量的半導體裝置。或者，可以提供一種能夠提高工作速度的半導體裝置。或者，可以提供一種小型半導體裝置。或者，可以提供一種新穎的半導體裝置。
這些效果的記載不妨礙其他效果的存在。本發明的一個方式並不需要具有所有上述效果。另外，可以自從說明書、圖式、申請專利範圍等的記載得知並抽出上述以外的效果。
400‧‧‧基板
402a‧‧‧區域
402b‧‧‧區域
403‧‧‧區域
406a,406b,406c‧‧‧半導體
411‧‧‧絕緣體
412‧‧‧絕緣體
416a,416b‧‧‧導電體
418‧‧‧絕緣體
420‧‧‧導電體
421‧‧‧導電體
422a~422g‧‧‧導電體
432‧‧‧絕緣體
440,442‧‧‧絕緣體
452‧‧‧絕緣體
460~466‧‧‧絕緣體
470a~470k‧‧‧導電體
471a~471f‧‧‧導電體
472a~472h‧‧‧導電體
473‧‧‧導電體
474‧‧‧導電體
475a~475e‧‧‧導電體
490‧‧‧電晶體
491a~491i‧‧‧電晶體
497‧‧‧電容器
500,500A~500H‧‧‧記憶體裝置
510‧‧‧記憶單元
520,520A,520B‧‧‧感測放大器塊
520D,520F‧‧‧感測放大器塊
520X,520Y‧‧‧感測放大器塊
530~532‧‧‧感測放大器
533,533D,533U‧‧‧預充電電路
600‧‧‧記憶體裝置
610‧‧‧記憶單元陣列及感測放大器陳列
620‧‧‧行驅動器
621‧‧‧解碼器
630‧‧‧列驅動器
631‧‧‧解碼器
632‧‧‧讀出電路
633‧‧‧寫入電路
640‧‧‧輸出電路
650‧‧‧控制邏輯電路
700‧‧‧電子構件
701‧‧‧引線
702‧‧‧印刷電路板
703‧‧‧電路部
704‧‧‧電路基板
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧第一外殼
912‧‧‧第二外殼
913‧‧‧第一顯示部
914‧‧‧第二顯示部
915‧‧‧連接部
916‧‧‧操作鍵
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
932‧‧‧顯示部
933‧‧‧腕帶
934‧‧‧表扣
935‧‧‧操作按鈕
936‧‧‧輸入/輸出端子
941‧‧‧第一外殼
942‧‧‧第二外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
ADDR‧‧‧位址信號
BLDL,BLDR‧‧‧位元線
BLUL,BLDR‧‧‧位元線
C‧‧‧電容器
CE‧‧‧晶片使能信號
CL,CR‧‧‧連接部
CS,CS1,CS2‧‧‧佈線
D0L,D0R‧‧‧佈線
DLL,DLR‧‧‧資料線
Ec‧‧‧能量
EQ‧‧‧佈線
EQD,EQU‧‧‧佈線
ISOD,ISOU‧‧‧佈線
M1‧‧‧第一層導電體
M2‧‧‧第二層導電體
M3‧‧‧第三層導電體
NACT‧‧‧佈線
NL,NR‧‧‧端子
PACT‧‧‧佈線
PCD,PCU‧‧‧佈線
PL‧‧‧端子
RE‧‧‧讀出使能信號
RDATA‧‧‧數位資料信號
TrC,TrI,TrM‧‧‧電晶體
VSS‧‧‧低電源電位
WDATA‧‧‧資料信號
WE‧‧‧寫入使能信號
WLDL,WLDR‧‧‧字線
WLUL,WLUR‧‧‧字線
在圖式中：圖1A和1B是根據本發明的一個方式的記憶體裝置的剖面示意圖；圖2是根據本發明的一個方式的記憶體裝置的俯視示意圖；圖3是示出根據本發明的一個方式的記憶體裝置的電路圖；圖4是根據本發明的一個方式的記憶體裝置的剖面示意圖；圖5是根據本發明的一個方式的記憶體裝置的俯視示意圖；圖6是根據本發明的一個方式的記憶體裝置的俯視示意圖；圖7是示出根據本發明的一個方式的記憶體裝置的電路圖；圖8A至8E是根據本發明的一個方式的記憶體裝置的俯視圖；圖9是根據本發明的一個方式的記憶體裝置的剖面圖；圖10是根據本發明的一個方式的記憶體裝置的剖面圖；圖11是根據本發明的一個方式的記憶體裝置的剖面示意圖；圖12是根據本發明的一個方式的記憶體裝置的俯視示意圖；圖13A至13E是根據本發明的一個方式的記憶體裝置的俯視圖；
圖14是根據本發明的一個方式的記憶體裝置的剖面圖；圖15A和15B是根據本發明的一個方式的記憶體裝置的俯視示意圖；圖16是根據本發明的一個方式的記憶體裝置的俯視示意圖；圖17是示出根據本發明的一個方式的記憶體裝置的電路圖；圖18A至18E是根據本發明的一個方式的記憶體裝置的俯視圖；圖19A和19B是示出感測放大器的電路圖；圖20A至20D是根據本發明的一個方式的記憶體裝置的俯視示意圖；圖21是根據本發明的一個方式的記憶體裝置的方塊圖；圖22A和22B是示出電晶體的俯視圖和剖面圖；圖23A和23B是示出電晶體的俯視圖和剖面圖；圖24A和24B是示出電晶體的俯視圖和剖面圖；圖25A至25C是示出半導體的疊層的剖面圖以及示出能帶結構的圖；圖26A和26B是示出根據本發明的一個方式的電子裝置的製造步驟的流程圖及示意圖；圖27A至27F是根據本發明的一個方式的電子裝置的圖；以及圖28A至28D是根據本發明的一個方式的記憶體裝置的俯視示意圖。
下面，將參照圖式詳細地說明本發明的實施方式。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。注意，當利用圖式說明發明結構時，表示相同部分的元件符號在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加標記。
注意，在圖式中，有時為了清楚瞭解而誇大尺寸、膜(層)的厚度或區域。
注意，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，如果合適的話，在“第一”、“第二”和“第三”互換時也能夠進行描述。此外，有時本說明書等所記載的序數詞與用來特定本發明的一個方式的序數詞不一致。
在本發明的實施方式的說明或圖式中，例如，有時將字線WLUL(i)、WLUR(i)(i是1以上且kU以下的整數，kU是1以上的整數)、字線WLDL(j)、WLDR(j)(j是1以上且kD以下的整數，kD是1以上的整數)稱為字線WLUL、WLUR、WLDL、WLDR或WLUL、WLUR、WLDL、WLDR等。例如，當記載為字線WLUL時，包括表示WLUL(i)(i是1以上且kU以下的整數，kU是1以上的整數)中的一個或全部的情況。其他構成要素，例如，佈線、信號線、電源線、電路等也是同樣的。
在本實施方式中，參照圖式對本發明的一個方式的半導體裝置進行說明。
參照圖1A和1B以及圖2對本發明的一個方式的記憶體裝置的結構例子進行說明。
圖1A是示意性地示出記憶體裝置500的剖面結構的一個例子的圖。在圖1A中，利用電路符號示意性地示出元件及佈線的位置以及其連接。紙面的上下方向表示垂直於形成有電路的面的方向(或高度方向)。圖2是記憶體裝置500的俯視示意圖的一個例子。圖2示意性地示出區域、佈線、連接部等，並且在圖2中紙面的上下方向和左右方向分別表示不同的水平方向(平行於形成有電路的面的方向)。另外，在圖1A和1B以及圖2中，為了明確起見，省略一些電晶體或佈線等。
圖1A和1B以及圖2所示的記憶體裝置500包括感測放大器塊520、位元線BLUL、BLUR、BLDL、BLDR、字線WLUL、WLUR、WLDL、WLDR、記憶單元510、資料線DLL、DLR、以及佈線ISOU、ISOD、CS。記憶單元510包括電晶體TrM和電容器C。感測放大器塊520至少包括電晶體TrI、感測放大器530、與感測放大器530連接的佈線D0L、D0R以及電晶體TrC。
位元線BLUL、BLUR、BLDL、BLDR配置在設置有感測放大器塊520的層的上方。記憶單元510配置在設置有位元線BLUL、BLUR、BLDL、BLDR的層的上方。資料線DLL、DLR配置在記憶單元510的上方。感測放大器塊520所包括的電晶體至少與第一層導電體(在圖式中，記載為M1)及第二層導電體(在圖式中，記載為M2)連接。作為位元線使用第三層導電體(在圖式中，記載為M3)。作為與感測放大器530連接的佈線D0L、D0R至少使用第二層導電體。在第一層導電體的上方設置有第二層導電體，在第二層導電體的上方設置有第三層導電體。
在記憶單元510中，電晶體TrM的源極和汲極中的一個與位元線BLUL、BLUR、BLDL或BLDR電連接，電晶體TrM的源極和汲極中的另一個與電容器C的兩個端子中的一個電連接。電容器C的兩個端子中的另一個與端子PL連接。電容器C具有儲存電容器的功能。電容器C配置在電晶體TrM的上方。電晶體TrM的閘極與字線連接。字線包括至少四個字線WLUL、WLUR、WLDL、WLDR。記憶單元510具有記憶體電路的功能。
在感測放大器塊520中，電晶體TrI的源極和汲極中的一個與位元線BLUL、BLUR、BLDL或BLDR電連接，電晶體TrI的源極和汲極中的另一個與連接於感測放大器530的佈線D0L、D0R電連接。電晶體TrI
的閘極與佈線ISOU或ISOD連接。對佈線ISOU、ISOD供應控制位元線與感測放大器530之間的導通狀態的信號。作為佈線ISOU、ISOD可以使用第一層導電體。電晶體TrC的源極和汲極中的一個與連接於感測放大器530的佈線D0L、D0R電連接，電晶體TrC的源極和汲極中的另一個與資料線DLL、DLR電連接。電晶體TrC的閘極與佈線CS連接。對佈線CS供應控制資料線與感測放大器530之間的導通狀態的信號。作為佈線CS可以使用第一層導電體。
在本說明書中，將垂直於位元線延伸的方向的方向稱為第一方向。或者，將字線延伸的方向稱為第一方向。將位元線延伸的方向稱為第二方向。或者，將垂直於字線延伸的方向的方向稱為第二方向。
因此，字線在第一方向上延伸。位元線BLUL、BLUR、BLDL、BLDR在第二方向上延伸。佈線ISOU、ISOD及/或佈線CS在第一方向上延伸。資料線DLL及DLR在垂直於第一方向的方向的第二方向上延伸。連接於感測放大器530的佈線D0L、D0R的每一個的至少一部分在第二方向上延伸。四個位元線BLUL、BLUR、BLDL、BLDR的每一個的至少一部分與配置有感測放大器塊520的區域重疊。
在記憶體裝置500中，將位元線BLUL、BLUR、BLDL、BLDR既可設置在記憶單元510所包括的電晶體TrM的上方，又可設置在電容器C的上方。也可以將資料線DLL、DLR設置在記憶單元510的下方。將電容器C既可設置在與電晶體TrM相同的層中，又可設置在電晶體TrM的下方。
圖1B示出感測放大器530的電路結構的一個例子。感測放大器530包括兩個電晶體。該兩個電晶體是交叉耦合的。就是說，兩個電晶體的源極連接於相同的佈線。作為該佈線也可以使用第一層導電體。兩個電晶體中的一個電晶體的汲極與佈線D0L連接，另一個電晶體的汲極與
佈線D0R連接。一個電晶體的閘極與另一個電晶體的汲極電連接。
參照圖3說明根據本發明的一個方式的記憶體裝置的電路結構的一個例子。
在圖3所示的記憶體裝置500中，佈線D0L和佈線D0R與感測放大器530連接。佈線D0L和佈線D0R藉由電晶體TrI與位元線連接。就是說，藉由由佈線ISOU控制的電晶體TrI，佈線D0L與位元線BLUL電連接，佈線D0R與位元線BLUR電連接。藉由由佈線ISOD控制的電晶體TrI，佈線D0L與位元線BLDL電連接，佈線D0R與位元線BLDR電連接。藉由由佈線CS控制的電晶體TrC，佈線D0L與端子NL電連接，佈線D0R與端子NR電連接。端子NL和端子NR與資料線(未圖示)連接。記憶單元510與位元線及字線連接。位元線BLUL與kU個記憶單元(kU是1以上的整數)連接。該kU個記憶單元分別與kU個字線WLUL(1)至WLUL(kU)中的一個連接。位元線BLUR與kU個記憶單元連接。該kU個記憶單元分別與kU個字線WLUR(1)至WLUR(kU)中的一個連接。位元線BLDL與kD個記憶單元(kD是1以上的整數)連接。該kD個記憶單元分別與kD個字線WLDL(1)至WLDL(kD)中的一個連接。位元線BLDR與kD個記憶單元連接。該kD個記憶單元分別與kD個字線WLDR(1)至WLDR(kD)中的一個連接。
在圖3所示的記憶體裝置500中，與相鄰的位元線BLUL和BLUR(或BLDL和BLDR)分別連接的記憶單元分別連接於不同的字線。這是被稱為折疊型(folded)的結構。在折疊型中，因為字線的電位變動對進行比較的一對位元線產生相同的影響，所以具有在讀出工作時的高抗雜訊性能。
一對位元線是指由感測放大器塊同時比較的兩個位元線。將
一對位元線也稱為位元線對。在圖3所示的記憶體裝置500中，位元線BLUL和位元線BLUR是一對位元線。將位元線BLUL和位元線BLUR也稱為一對位元線(BLUL、BLUR)或位元線對(BLUL、BLUR)。
感測放大器塊是電路的集合體，並且每對規定的位元線設置。例如，感測放大器塊520每對四個位元線BLUL、BLUR、BLDL、BLDR設置。
在本發明的一個方式的記憶體裝置中，在感測放大器塊520的上方配置有記憶單元，並且感測放大器塊520以二維方式配置。因此，感測放大器塊520在第一方向(字線延伸的方向)及第二方向(位元線延伸的方向)上分別以規定的間距配置。感測放大器塊520的第一方向上的間距例如是記憶單元的第一方向上的寬度的2倍至8倍。感測放大器塊520的第二方向上的間距例如是記憶單元的第二方向上的寬度的3倍至32倍。該間距需要為能夠配置感測放大器塊520所包括的電晶體和電路的大小。間距越小，感測放大器塊520的面積越小，並且每一感測放大器塊的記憶單元數量越少。每一感測放大器塊的記憶單元數量越少，附隨於位元線的電容(也稱為位元線電容)越小，由此讀出性能及寫入性能得到提高，因此是較佳的。
在本說明書中，間距(pitch)在多個相同的物件排列時被定義，並且是指排列的物件內的規定部位之間的距離。例如，當在某個方向上配置多個電路X時，著眼於電路X內的規定的點P，點P以一定間隔(稱為距離A)排列。間距是指該點P之間的距離A。在此情況下，記載為在某個方向上以距離A的間距配置電路X。例如，在以間隔S排列寬度L的佈線W的情況下，其間距是(L+S)。在此情況下，記載為以距離(L+S)的間距配置佈線W。在以距離(L+S)×2的間距配置佈線V的情況下，也記
載為以兩個佈線W的間距配置佈線V。
參照圖19A和19B說明感測放大器塊520的具體電路結構的一個例子。
圖19A所示的感測放大器塊520X包括電晶體TrI、電晶體TrC、感測放大器531、感測放大器532以及預充電電路533。電晶體TrI的源極和汲極中的一個與佈線D0L或佈線D0R連接，另一個與位元線BLUL、BLUR、BLDL或BLDR連接。電晶體TrI的閘極與佈線ISOU或ISOD連接。電晶體TrC的源極和汲極中的一個與佈線D0L或佈線D0R連接，另一個與端子NL或端子NR連接。端子NL和端子NR與資料線(未圖示)連接。電晶體TrC的閘極與佈線CS連接。
感測放大器531包括兩個N通道型電晶體，並且是藉由使兩個N通道型電晶體交叉耦合而成的電路。該兩個N通道型電晶體的源極與佈線NACT連接。兩個N通道型電晶體中的一個N通道型電晶體的汲極與佈線D0L連接，另一個N通道型電晶體的汲極與佈線D0R連接。感測放大器531藉由對佈線NACT例如供應低電源電位VSS而活化。感測放大器531具有放大佈線D0L與佈線D0R之間的電位差的功能。
感測放大器532包括兩個P通道型電晶體，並且是藉由使兩個P通道型電晶體交叉耦合而成的電路。該兩個P通道型電晶體的源極與佈線PACT連接。兩個P通道型電晶體中的一個P通道型電晶體的汲極與佈線D0L連接，另一個P通道型電晶體的汲極與佈線D0R連接。感測放大器532藉由對佈線PACT例如供應高電源電位VDD而活化。感測放大器532具有放大佈線D0L與佈線D0R之間的電位差的功能。
預充電電路533包括三個電晶體。該三個電晶體中的一個電晶體使被供應預充電電位的佈線PC與佈線D0L連接，另一個電晶體使佈線
PC與佈線D0R連接，另一個電晶體使佈線D0L與佈線D0R連接。該三個電晶體的閘極與佈線EQ連接。預充電電路533具有例如在讀出工作中預先對佈線D0L及佈線D0R供應規定的電位(也稱為預充電電位)的功能。預充電電位例如是VDD/2，並且由佈線PC供應。
圖19B所示的感測放大器塊520Y包括電晶體TrI、電晶體TrC、感測放大器531、感測放大器532以及預充電電路533U、533D。圖19B所示的感測放大器塊520Y與圖19A所示的感測放大器塊520X的不同之處是預充電電路的結構。圖19B所示的感測放大器塊520Y包括兩個預充電電路。預充電電路533U對位元線對(BLUL、BLUR)進行預充電。預充電電路533D對位元線對(BLDL、BLDR)進行預充電。預充電電路533U包括三個電晶體，其中一個電晶體使被供應預充電電位的佈線PCU與位元線BLUL連接，另一個電晶體使佈線PCU與位元線BLUR連接，另一個電晶體使位元線BLUL與位元線BLUR連接。該三個電晶體的閘極與佈線EQU連接。預充電電路533D包括三個電晶體，其中一個電晶體使被供應預充電電位的佈線PCD與位元線BLDL連接，另一個電晶體使佈線PCD與位元線BLDR連接，另一個電晶體使位元線BLDL與位元線BLDR連接。該三個電晶體的閘極與佈線EQD連接。藉由採用上述結構，可以以更高速對位元線進行預充電工作。
如上那樣，也可以每對位元線對(BLUL、BLUR)和位元線對(BLDL、BLDR)設置感測放大器塊的功能的一部分。例如，也可以每對位元線對(BLUL、BLUR)和位元線對(BLDL、BLDR)設置預充電電路及感測放大器的一部分。
在圖19B所示的感測放大器塊520Y中，只有其一部分的電路結構不同於圖19A所示的感測放大器塊520X。因此，關於電路結構的其
他部分，可以適當地參照圖19A所示的感測放大器塊520X的電路結構的說明。
對圖3所示的記憶體裝置500的工作方法進行說明。記憶體裝置500選擇記憶單元510，對該選擇了的記憶單元510寫入資料，並且從該選擇了的記憶單元510讀出資料。
記憶單元510由字線WLUL(i)、WLUR(i)(i是1以上且kU以下的整數，kU是1以上的整數)、字線WLDL(j)、WLDR(j)(j是1以上且kD以下的整數，kD是1以上的整數)等選擇。藉由控制所連接的字線的電位選擇記憶單元510。也可以藉由控制佈線CS的電位，從由字線選擇的記憶單元510中選擇與連接於該佈線CS的感測放大器塊520連接的記憶單元510。
資料的寫入藉由對連接於選擇了的記憶單元510的位元線供應對應於資料的電位並藉由對連接於選擇了的記憶單元510的字線供應使電晶體TrM成為導通狀態的電位而進行。當在規定期間中電晶體TrM處於導通狀態時，根據位元線的電位而在記憶單元510所包括的電容器C中儲存電荷。當電晶體TrM成為非導通狀態時，資料被保持。從感測放大器塊520的佈線D0L或佈線D0R經過電晶體TrI對位元線供應電位。從資料線經過電晶體TrC對佈線D0L或佈線D0R供應電位。對應於資料的電位例如可以為高電源電位VDD和低電源電位VSS。
資料的讀出藉由對連接於選擇了的記憶單元510的位元線(以下使用BLUL說明)和與此成對的位元線BLUR預先供應規定電位(稱為預充電工作)，然後在使該位元線成為浮動狀態下對連接於選擇了的記憶單元510的字線供應使電晶體TrM成為導通狀態的電位而進行。
在讀出工作中，藉由控制佈線ISOU的電位而使連接於一對
位元線(BLUL、BLUR)的電晶體TrI處於導通狀態。預充電工作由感測放大器塊520所包括的預充電電路進行。藉由對佈線EQ(參照圖19A)供應規定電位以使預充電電路所包括的電晶體成為導通狀態而進行預充電工作。預充電電位由佈線PC供應。然後，使一對位元線(BLUL、BLUR)成為浮動狀態。當在該狀態下電晶體TrM成為導通狀態時，連接於電晶體TrM的位元線BLUL與電容器C的端子之間成為導通狀態，電荷被分配，以使位元線BLUL的電位和電容器C的端子的電位成為相同。例如，假設預充電電位為高電源電位VDD和低電源電位VSS的中間值(VDD+VSS)/2，附隨於位元線的電容(位元線電容)為Cbit，使電容器C與電晶體TrM連接的端子保持電位Vstore，並且電容器C的電容為Cstore。在此情況下，藉由使電晶體TrM成為導通狀態，位元線BLUL的電位成為(Cbit．(VDD+VSS)/2+Cstore．Vstore)/(Cbit+Cstore)。
另一方面，在與此成對的位元線BLUR中保持預充電電位(VDD+VSS)/2。因此，在一對位元線(BLUL、BLUR)之間產生電位差。例如，在記憶單元保持高電源電位VDD的情況下，位元線BLUL及佈線DL的電位高於位元線BLUR及佈線D0R的電位。例如，在記憶單元保持低電源電位VSS的情況下，位元線BLUL及佈線D0L的電位低於位元線BLUR及佈線D0R的電位。感測放大器530比較連接於一對位元線(BLUL、BLUR)的一對佈線(D0L、D0R)的電位並放大其電位差。當在一對位元線(BLUL、BLUR)之間產生電位差時，使感測放大器530活化。其結果，在記憶單元保持高電源電位VDD的情況下，對佈線D0L供應VDD而對佈線D0R供應VSS。在記憶單元保持低電源電位VSS的情況下，對佈線D0L供應VSS而對佈線D0R供應VDD。藉由如上方式，將資料讀出到一對佈線(D0L、D0R)。被讀出了的資料藉由控制佈線CS的電位使電晶體TrC成為導通狀態而輸出
到一對資料線(DLL、DLR)。
藉由對佈線ISOU供應使電晶體TrI成為導通狀態的電位並對佈線ISOD供應使電晶體TrI成為非導通狀態的電位，感測放大器塊520可以選擇一對位元線BLUL、BLUR。藉由對佈線ISOU供應使電晶體TrI成為非導通狀態的電位並對佈線ISOD供應使電晶體TrI成為導通狀態的電位，感測放大器塊520可以選擇一對位元線BLDL、BLDR。如上那樣，因為感測放大器塊520包括電晶體TrI，所以可以進行連接於四個位元線BLUL、BLUR、BLDL、BLDR的記憶單元的讀出及寫入。
在圖1A至圖3所示的記憶體裝置500中，因為在構成感測放大器塊520的層的上方有記憶單元510，所以可以在相同的區域中配置感測放大器塊520和記憶單元510。因此，與在不同的區域中配置感測放大器和記憶單元的使用矽電晶體的習知的DRAM相比，可以縮小晶片面積。
在使用矽電晶體的習知的DRAM中，若能減小電容器C的電容，這就對工作速度、耗電量、製造良率等較佳的。這是也在本發明的一個方式的記憶體裝置中同樣的。但是，當減小電容器C的電容時，有時難以進行讀出工作及資料的保持。與使用矽電晶體的習知的DRAM相比，在電容器C的電容值相同的情況下，本發明的一個方式的記憶體裝置具有優良的讀出性能及資料保持特性。因此，進一步可以減小電容器C的電容，這是較佳的。下面描述這種情況。
作為影響到讀出性能的指標，有位元線電容Cbit與電容器C的電容Cstore的比例。Cstore/Cbit越大，當讀出時獲得的一對位元線的電位差越大。因此，Cstore/Cbit越大，越能夠實現高速或穩定的讀出工作。在讀出性能相等的條件下，藉由減小位元線電容Cbit，可以減小電容器C的電容。
作為減小位元線電容Cbit的方法之一有減少連接於位元線的
記憶單元的數量的方法。在使用矽電晶體的習知的DRAM中，連接於位元線的記憶單元的數量例如為64至256。因為在不同的區域中配置記憶單元和感測放大器塊，所以在記憶容量相同的條件下在將連接於位元線的記憶單元的數量成為1/2時需要2倍數量的感測放大器塊而導致電路面積的增大。本發明的一個方式的記憶體裝置可以在相同的區域中重疊地配置記憶單元和感測放大器塊。即使藉由將連接於位元線的記憶單元的數量成為1/2而需要2倍數量的感測放大器塊，若配置有感測放大器塊的區域位於配置有記憶單元的區域內，晶片面積則也不變。因此，有時可以以不導致電路面積的增大的方式減少連接於位元線的記憶單元的數量。其結果，可以減小位元線電容Cbit。
因為本發明的一個方式的記憶體裝置包括電晶體TrI，所以還能夠實現連接於位元線的記憶單元數的減少。因為記憶體裝置500包括電晶體TrI，所以每一感測放大器塊連接於四個位元線BLUL、BLUR、BLDL、BLDR。已有在不同的區域中配置有記憶單元和感測放大器塊的使用矽電晶體的習知的DRAM中採用如上那樣的結構的技術。但是，關於使記憶單元和感測放大器塊重疊的結構、或使記憶單元和感測放大器塊重疊且以二維方式配置感測放大器塊的結構，在一個感測放大器塊與四個位元線連接的情況下的配置方法、佈線的層數以及佈線的方向等從來沒有被提出。本發明的一個方式的記憶體裝置適用在使記憶單元和感測放大器塊重疊的情況下用來將四個位元線與一個感測放大器塊連接的配置方法、佈線的層數以及佈線的方向等。在圖1A和1B所示的記憶體裝置500中，因為感測放大器塊520使用至少兩層導電體形成佈線，並且在與該兩層不同的層中設置用作位元線的導電體，所以可以實現藉由電晶體TrI使四個位元線BLUL、BLUR、BLDL、BLDR與感測放大器530連接的結構。如上那樣，因為在本
發明的一個方式的記憶體裝置中每一感測放大器塊520與四個位元線BLUL、BLUR、BLDL、BLDR連接，所以可以減少連接於位元線的記憶單元的數量。在感測放大器塊的面積相同的情況下，與一般的每一感測放大器塊與兩個位元線連接的情況相比，可以將連接於位元線的記憶單元的數量成為1/2左右。其結果，可以減小位元線電容Cbit。
注意，在使用矽電晶體的習知的DRAM中，使用電晶體TrI的結構的目的是縮小感測放大器塊的面積。在本發明的一個方式的記憶體裝置中，因為在相同的區域中重疊地配置感測放大器塊和記憶單元，所以即使感測放大器塊的面積被縮小，也有時晶片面積不變。本發明的一個方式的記憶體裝置的目的之一是在配置有記憶單元的區域中攤鋪配置感測放大器塊的前提下減小位元線電容Cbit。就是說，從使用電晶體TrI的結構的效果及目的的觀點來看，本發明的一個方式的記憶體裝置與使用矽電晶體的習知的DRAM不同。
本發明的一個方式的記憶體裝置因為藉由在位元線的上方配置記憶單元而可以減小位元線電容Cbit，所以是較佳的。在使用矽電晶體的習知的DRAM中，位元線與字線的交叉電容、位元線和電容器C之間的寄生電容大大地影響到位元線電容Cbit。當在記憶單元的下方設置位元線時，位元線與字線及電容器的距離變大。由此，位元線與字線的交叉電容、位元線與電容器C之間的寄生電容變小，從而可以減小位元線電容Cbit。在作為記憶單元所包括的電晶體TrM使用矽電晶體的情況下，有時難以在其下方形成佈線。在作為電晶體TrM使用能夠形成在絕緣表面上的電晶體的情況下，與使用矽電晶體的情況相比，容易實現在電晶體TrM的下方形成佈線，所以是較佳的。作為電晶體TrM例如可以使用在通道形成區中包括氧化物半導體(較佳為包含In、Ga及Zn的氧化物)的電晶體(以下也稱
為氧化物半導體電晶體)。
在本發明的一個方式的記憶體裝置中，也可以在記憶單元所包括的電晶體TrM的上方設置位元線。另外，也可以在電容器C的上方設置位元線。當在電晶體TrM的上方設置位元線時，可以減少設置在電晶體TrM的下方的導電體的層數。在設置在電晶體TrM的下方的導電體的層數少的情況下，有時可以將電晶體TrM被形成的絕緣表面成為更平坦，因此，有時可以將電晶體TrM形成為進一步微型。
作為影響到資料保持特性的指標，有電晶體TrM在非導通狀態下的汲極電流(也稱為洩漏電流)。電晶體TrM的洩漏電流越小，儲存在電容器C中的電荷長期被保持，因此可以延長保持資料的期間。因此，能夠減少更新工作的頻率，而可以降低更新工作所需的耗電量。在本發明的一個方式的記憶體裝置中，電晶體TrM的洩漏電流較佳為小。例如，電晶體TrM處於非導通狀態時的汲極電流在室溫(25℃左右)下可以為1×10-18A以下，較佳為1×10-21A以下，更佳為1×10-24A以下，或者，在85℃下可以為1×10-15A以下，較佳為1×10-18A以下，更佳為1×10-21A以下。作為這樣的電晶體的一個例子，可以使用氧化物半導體電晶體。
如上所述那樣，本發明的一個方式的記憶體裝置可以減小位元線電容Cbit，並且/或者可以減小電晶體TrM的洩漏電流。其結果，可以減小電容器C的電容。電容器C的電容例如可以為10fF以下，較佳為5fF以下，更佳為1fF以下。另一方面，電容器的電容較佳比電容器以外的寄生電容大，例如較佳為0.1fF以上。其結果，電容的充電時間變短，由此可以實現更高速的工作。儲存在電容器中的能量變小，由此可以降低耗電量。在使用矽電晶體的DRAM中，每個記憶單元需要25fF左右的電容。因此，隨著微型化，電容器的製造越來越難。這是因為必須要形成高度達到幾μm的
疊層型電容器或深度為幾μm的溝槽型電容器的緣故。本發明的一個方式的記憶體裝置因為可以減小電容器C的電容，所以儲存電容器的製造難度得到降低，良率也得到提高。
作為記憶單元所包括的電晶體TrM，較佳為使用開關速度快的電晶體。例如，電晶體的開關所需要的時間可以小於10ns，較佳小於1ns，更佳小於0.1ns。這裡，作為這樣的電晶體，有時可以使用氧化物半導體電晶體。
“電晶體的開關速度快”是指電晶體的開關所需要的時間短。電晶體的開關所需要的時間是指一個電晶體在沒有負載的狀態下從非導通狀態變為導通狀態所需要的時間。即，可以將該時間看作如下：根據施加到閘極的電位，電晶體的汲極電流的增高彌補積蓄在閘極電容中的電荷的增加所需要的時間。或者，在將電晶體用作放大器時，有時使用電流增益為1以上的最大頻率fT(也稱為截止頻率)以1/(2×fT)表示“電晶體的開關所需要的時間”。或者，使用功率增益為1以上的最大頻率fmax(也稱為最大振盪頻率)以1/(2×fmax)表示“電晶體的開關所需要的時間”。作為功率增益，可以使用單向功率增益(unilateral power gain)或最大可用功率增益(maximum available power gain)。
參照圖4以及圖5對本發明的一個方式的記憶體裝置的其他結構例子進行說明。
圖4是示意性地示出記憶體裝置500A的剖面結構的一個例子的圖。在圖4中，利用電路符號示意性地示出元件及佈線的位置以及其連接。紙面的上下方向表示垂直於形成有電路的面的方向(或高度方向)。圖5是記憶體裝置500A的俯視示意圖的一個例子。圖5示意性地示出區域、佈線、連接部等，並且在圖5中紙面的上下方向和左右方向分別表示不同
的水平方向(平行於形成有電路的面的方向)。另外，在圖4以及圖5中，為了明確起見，省略一些電晶體或佈線等。
圖4以及圖5所示的記憶體裝置500A包括感測放大器塊520A、位元線BLUL、BLUR、BLDL、BLDR、字線WLUL、WLDL、記憶單元510、資料線DLL、DLR、以及佈線ISOU、ISOD、CS。圖4所示的記憶體裝置500A具有與圖1A和1B所示的記憶體裝置500同樣的結構，並且圖4所示的記憶體裝置500A與圖1A和1B所示的記憶體裝置500的不同之處是用於位元線BLUL、BLUR、BLDL、BLDR的第三層導電體與其下層的導電體連接的連接部(以下也稱為位元線的連接部)的結構、以及用於資料線的導電體與其下層的導電體連接的連接部(以下也稱為資料線的連接部)的結構。圖4示意性地示出如上那樣的結構。
在本說明書中，導電體A與導電體B的連接部是指連接導電體A與導電體B的部位。例如，在導電體A與導電體B直接連接的情況下，導電體A與導電體B接觸的區域是連接部。例如，在導電體A與導電體B藉由導電體C及導電體D連接的情況下，導電體C及/或導電體D是連接部。在導電體A的連接目標明確的情況下，將連接導電體A與導電體A的連接目標的部位簡單地稱為導電體A的連接部。
在本發明的一個方式的記憶體裝置中，具有佈線D0L(或D0R)的功能的第二層導電體在第二方向(位元線延伸的方向)上延伸。另一方面，位元線的兩個連接部和資料線的一個連接部因為與電晶體TrI及電晶體TrC的源極或汲極連接，所以以橫穿第二層導電體的方式設置。因此，必須要以避開在第二方向上延伸的第二層導電體的方式設置這些連接部。此時，如果自由地擴大感測放大器塊的區域來設置這些連接部，有時晶片面積就變大。重要的是，如何避開第二層導電體來設置這些連接部。
在圖4所示的記憶體裝置500A中，位元線BLUL、BLDL的連接部設置在第二方向上的不配置有佈線D0L的區域中。資料線DLL的連接部設置在第二方向上的不配置有位元線BLUL、BLDL且配置有佈線D0L的區域中。資料線DLL的連接部在第一方向(字線延伸的方向)上以避開佈線D0L的方式設置。
圖4所示的記憶體裝置500A與圖1A和1B所示的記憶體裝置500部分不同。因此，關於其剖面結構，可以適當地參照圖1A和1B所示的記憶體裝置500的說明。
圖5是圖4所示的記憶體裝置500A的俯視示意圖的一個例子。圖5示意性地示出感測放大器塊520A、四個位元線BLUL、BLUR、BLDL、BLDR、資料線DLL、DLR、位元線的連接部(以白色圓點(○)表示)、以及資料線的連接部CL、CR(以黑色圓點(●)表示)等的配置。圖5所示的記憶體裝置500A示出在第一方向上相鄰的兩個感測放大器塊520A。
在圖5所示的記憶體裝置500A中，四個位元線BLUL、BLUR、BLDL、BLDR彼此相鄰地配置為2行2列。換言之，位元線BLUL和BLUR在第一方向上相鄰，位元線BLDL和BLDR在第一方向上相鄰，位元線BLUL和BLDL在第二方向上相鄰，並且位元線BLUR和BLDR在第二方向上相鄰。在圖5所示的記憶體裝置500A中，感測放大器塊520A配置於在第一方向上具有兩個位元線的寬度的寬度且在第二方向上具有兩個位元線的長度的長度的區域中。
藉由如上那樣地配置感測放大器塊520A和位元線BLUL、BLUR、BLDL、BLDR，可以以二維方式有規律地配置記憶體裝置500A。換言之，可以在第一方向上以第一距離的間距並在第二方向上以第二距離的
間距以陣列狀配置感測放大器塊520A和四個位元線BLUL、BLUR、BLDL、BLDR。例如，第一距離是能夠排列兩個位元線的寬度以上且其2倍以下。例如，第二距離是位元線的長度的2倍以上且4倍以下。
假設在第一方向上以平均值為第一距離的間距並在第二方向上以平均值為第二距離的間距以二維方式配置位元線。例如，可以在第一方向上以第三距離的2倍的間距並在第二方向上以第二距離的1倍的間距以二維方式配置感測放大器塊520A。換言之，在以二維方式配置有位元線的狀態下，k個位元線的寬度是指一個位元線的平均寬度的k倍的寬度(k是1以上的整數)。感測放大器塊520A例如可以在第一方向上以兩個位元線的間距並在第二方向上以兩個位元線的間距以二維方式有規律地配置。
在圖5所示的俯視示意圖中，位元線的連接部設置在位元線BLUL、BLUR、BLDL、BLDR的延長線上。其結果，可以以不擴大感測放大器塊520A的第一方向的寬度的方式設置位元線的連接部。資料線的連接部設置於在第二方向上相鄰的位元線對(BLUL、BLUR)與位元線對(BLDL、BLDR)之間。資料線的兩個連接部CL、CR分別設置在感測放大器塊520A的第一方向上的兩端上並設置在第二方向上的彼此錯開的位置上。藉由這樣設置，可以在第二方向上排列設置相鄰的感測放大器塊520A所包括的資料線的連接部。其結果，可以抑制感測放大器塊520A的第一方向的寬度的增大。另外，在圖5所示的俯視示意圖中，資料線的連接部沒有設置在位元線BLUL、BLUR、BLDL、BLDR的延長線上是因為在位元線BLUL、BLUR、BLDL、BLDR的下方延伸有具有佈線D0L、D0R的功能的第二層導電體的緣故。資料線的連接部或資料線的連接部中的橫穿第二層導電體的部分設置在感測放大器塊520A的第一方向的端部上，以避開佈線D0L、D0R。
對第一方向的寬度進行說明。在圖4及圖5所示的記憶體裝置500A中，資料線的連接部以在第一方向上避開用作佈線D0L、D0R的第二層導電體的方式設置。例如，可以使用第二層導電體形成插頭來構成連接部。在此情況下，由於第二層導電體的寬度和間隔導致第一方向的寬度增大。例如，可以由導通孔(via hole)直接連接第一層導電體和第三層導電體而不使用第二層導電體形成插頭。在此情況下，可以將由第二層導電體造成的寬度的增大抑制為小。與此同時，因為在該連接部上不設置用作位元線的第三層導電體，所以可以使用第三層導電體形成插頭而不擴大第一方向的寬度。其結果，與使用第二層導電體形成插頭的情況相比，可以縮小第一方向的寬度，所以是較佳的。
對第二方向的寬度進行說明。如上那樣，在具有需要避開第二層導電體的連接部的區域中，有時不設置位元線。當具有很多這樣的連接部時，需要擴大第二方向(位元線延伸的方向)的寬度。在圖4及圖5所示的記憶體裝置500A中，位元線的連接部不需要在第一方向上避開用作佈線D0L、D0R的第二層導電體，只有資料線的連接部以在第一方向上避開該第二層導電體的方式設置。因此，可以縮小感測放大器塊520A的第二方向的寬度及面積，所以是較佳的。
在圖4及圖5所示的記憶體裝置500A中，位元線的連接部設置在感測放大器塊520A的端部。例如，在感測放大器塊520A具有圖19A所示的結構，即，電晶體TrI以外的電路不與位元線BLUL、BLUR、BLDL、BLDR直接連接的結構的情況下，較佳在用作位元線BLUL、BLUR、BLDL、BLDR的第三層導電體的端部設置位元線的連接部，並且較佳在感測放大器塊520A的端部設置位元線的連接部。
位元線的連接部也可以不設置在感測放大器塊520A的端
部。例如，在感測放大器塊520A具有圖19B所示的結構，即，電晶體TrI以外的電路(例如預充電電路)與位元線BLUL、BLUR、BLDL、BLDR直接連接的結構的情況下，較佳在感測放大器塊520A的端部配置該電路。位元線的連接部較佳為配置在該電路的內側。
在圖4及圖5所示的記憶體裝置500A中，資料線的連接部設置在感測放大器塊520A的第二方向上的中間附近。藉由這樣設置，可以將四個位元線BLUL、BLUR、BLDL、BLDR的長度成為相同。其結果，可以將位元線電容成為相同，以使讀出工作得到穩定性，所以是較佳的。
在圖5所示的記憶體裝置的俯視示意圖中，雖然以長方形表示感測放大器塊，但是這是示意圖而並不表示在長方形的區域中配置有感測放大器塊。將感測放大器塊設置在包括構成感測放大器的要素並不與相鄰的感測放大器塊重疊的區域，即可。
藉由採用上述結構，在記憶體裝置500A中，可以以二維方式高效地配置感測放大器塊、位元線、位元線的連接部以及資料線的連接部。
參照圖6及圖7對本發明的一個方式的記憶體裝置的其他結構例子進行說明。
圖6是記憶體裝置500B的俯視示意圖的一個例子。圖6所示的記憶體裝置500B與圖5所示的記憶體裝置500A的不同之處是資料線及資料線的連接部的結構。在圖6所示的記憶體裝置500B中，在第一方向上相鄰的感測放大器塊520B共同使用資料線的連接部。其結果，圖6所示的記憶體裝置500B的資料線的連接部的數量是圖5所示的記憶體裝置500A的1/2。藉由採用上述結構，與圖5所示的記憶體裝置500A相比，可以縮小在第二方向上相鄰的位元線對(BLUL、BLUR)與位元線對(BLDL、BLDR)
之間的間隔。其結果，有時可以縮小感測放大器塊520B的第二方向上的寬度及面積。
圖6所示的記憶體裝置500B的資料線的數量是圖5所示的記憶體裝置500A的1/2。藉由減少資料線的數量，可以擴大資料線的寬度及間隔。例如，資料線在第一方向上以兩個位元線的間距配置。資料線設置在記憶單元的上方，有時需要使用其寬度及間隔比位元線大的佈線來形成。即使在此情況下，也不需要由於資料線的寬度及間隔的限制而擴大第一方向上的寬度，所以是較佳的。藉由減少同時工作的資料線的數量，可以降低資料線的充放電所需要的耗電量。
圖6所示的記憶體裝置500B與圖5所示的記憶體裝置500A部分不同。因此，關於其俯視示意圖，可以適當地參照圖5所示的記憶體裝置的說明。
圖7是示出圖6所示的記憶體裝置500B的電路結構的一個例子的圖。圖7所示的記憶體裝置500B具有彼此相鄰的感測放大器塊520B共同使用端子NL或NR的結構。端子NL或端子NR與佈線D0L或佈線D0R藉由電晶體TrC分別連接。電晶體TrC的閘極與佈線CS1或CS2連接。與同一端子NL連接的兩個電晶體TrC中的一個電晶體TrC的閘極與佈線CS1連接，另一個的閘極與佈線CS2連接。當相鄰的感測放大器塊520B的一個包括的電晶體TrC與佈線CS1連接時，另一個包括的電晶體TrC與佈線CS2連接。藉由採用上述結構，可以減少資料線的連接部及資料線的數量。
圖7所示的記憶體裝置500B的電路結構與圖3所示的記憶體裝置500的電路結構部分不同。因此，關於記憶單元、位元線以及其他佈線，可以適當地參照圖3所示的記憶體裝置500的電路結構的說明。
接著，參照圖8A至圖10對本發明的一個方式的記憶體裝
置500C的更詳細的結構例子進行說明。
另外，在圖8A至圖10中，為了明確起見，省略一些構成要素如絕緣體等，並且以相同的陰影圖案表示形成於相同的層中的導電體等。
圖8A至8E是示出記憶體裝置500C的結構的一個例子的俯視圖。記憶體裝置500C是圖6所示的記憶體裝置500B的具體例子。記憶體裝置500C具有圖7及圖19A所示的電路結構。圖8A示出包括電晶體TrC及第一層導電體的區域的俯視圖，圖8B示出包括用作佈線D0L、D0R的第二層導電體的區域的俯視圖，圖8C示出包括用作位元線的第三層導電體的區域的俯視圖，圖8D示出包括電晶體TrM的區域的俯視圖，並且圖8E示出包括電容器C及資料線的區域的俯視圖。
圖9及圖10是圖8A至8E所示的記憶體裝置500C的結構的一個例子的剖面圖。圖9示出沿著圖8A至8E中的點劃線A1-A2切斷的剖面，圖10示出沿著圖8A至8E中的點劃線B1-B2切斷的剖面。
圖8A至圖10所示的記憶體裝置500C包括電晶體490、電晶體491a、電晶體491b、電晶體491c以及電容器497。該電晶體及該電容器藉由多個導電體適當地彼此連接，並且構成圖7及圖19A所示的電路的一部分。在此，作為一個例子，將氧化物半導體電晶體用於電晶體490，將矽電晶體用於電晶體491a、電晶體491b以及電晶體491c。
參照圖8A至8E所示的俯視圖與圖7及圖19A所示的記憶體裝置的結構比較起來說明記憶體裝置500C的結構。在圖8A所示的俯視圖中，電晶體491a相當於電晶體TrI。電晶體491b是感測放大器所包括的N通道型電晶體。電晶體491c相當於電晶體TrC。導電體422a相當於佈線ISOU。導電體422b相當於佈線ISOD。導電體470b相當於佈線NACT。導
電體470c相當於佈線PACT。導電體422e相當於佈線EQ。導電體470d相當於佈線PC。導電體422c相當於佈線CS1。導電體422d相當於佈線CS2。在圖8B所示的俯視圖中，導電體471b相當於佈線D0L。導電體471c相當於佈線D0R。在圖8C所示的俯視圖中，導電體472a相當於位元線BLUL。導電體472b相當於位元線BLUR。導電體472c相當於位元線BLDL。導電體472d相當於位元線BLDR。在圖8D所示的俯視圖中，電晶體490相當於電晶體TrM。導電體420或導電體421相當於字線WLUL(1)。在圖8E所示的俯視圖中，電容器497相當於電容器C。導電體473、474具有電容器C的電極的功能。導電體474還具有連接於端子PL的佈線的功能。導電體475a相當於資料線DLL。導電體475b相當於資料線DLR。
參照圖9及圖10所示的剖面圖說明記憶體裝置500C的結構。記憶體裝置500C包括基板400；電晶體491a、491b；電晶體491a、491b上的絕緣體460；絕緣體460上的導電體470a、470b；絕緣體460及導電體470a、470b上的絕緣體461；絕緣體461上的導電體471b；絕緣體461及導電體471b上的絕緣體462；絕緣體462上的導電體472a、472b；絕緣體462及導電體472a、472b上的絕緣體463；絕緣體463上的絕緣體442；絕緣體442上的電晶體490；電晶體490上的絕緣體452；絕緣體452上的絕緣體464；絕緣體464上的電容器497；電容器497上的絕緣體466；以及絕緣體466上的導電體475a、475b。在絕緣體466及導電體475a、475b上也可以設置有一層或多層的絕緣體或導電體。在絕緣體460、461、462、463、442、452、464以及465中適當地設置開口部，並在該開口部中設置有導電體。導電體470a、470b是第一層導電體。導電體471b是第二層導電體。導電體472a、472b是第三層導電體。
在圖8A至圖10所示的記憶體裝置500C中，因為由不同的
層形成佈線D0L(導電體471b)和位元線BLUL(導電體472a)，所以只藉由電晶體491a能夠連接。其結果，能夠選擇位元線，可以實現將四個位元線BLUL、BLUR、BLDL、BLDR連接於感測放大器塊。
在圖8A至圖10所示的記憶體裝置500C中，連接於一個位元線BLUL、BLUR、BLDL或BLDR的記憶單元的數量為4。例如，可以將連接於一個位元線的記憶單元的數量設定為3至32。其結果，可以減小位元線電容，並且可以減小電容器C的電容。這是對工作速度、耗電量、製造良率等較佳的。
在圖8A至圖10所示的記憶體裝置500C中，資料線的連接部為藉由導通孔直接連接第一層導電體和第三層導電體的結構。第三層導電體和其下方的導電體的連接部是位元線的連接部和資料線的連接部，都藉由導通孔連接。藉由採用上述結構，可以將記憶體裝置500C的第一方向上的寬度抑制為小。另外，不需要用來連接第二層導電體和第三層導電體的製程。
在圖8A至圖10所示的記憶體裝置500C中，因為相鄰的感測放大器塊共同使用資料線的連接部，所以可以減少資料線的連接部及資料線的數量。其結果，可以將記憶體裝置500C的第二方向上的寬度抑制為小。另外，可以將資料線的寬度及間隔形成為比位元線大。另外，可以降低資料線的充放電所需要的耗電量。
在圖8A至圖10所示的記憶體裝置500C中，可以將感測放大器塊的第一方向上的間距設定為記憶單元的第一方向上的寬度的2倍至4倍，較佳為設定為2倍至3倍。並且，例如可以將感測放大器塊的第二方向上的間距設定為記憶單元的第二方向上的寬度的6倍至64倍，較佳為設定為8倍至32倍。
對圖8A至圖10所示的記憶體裝置500C所包括的電晶體491a、電晶體490、基板400以及各種絕緣體進行說明。
對圖9所示的電晶體491a的結構進行說明。
電晶體491a包括：基板400上的絕緣體412；絕緣體412上的導電體422a；與導電體422a的側面接觸的絕緣體418；基板400中的不與導電體422a及絕緣體418重疊的區域402a、402b；以及與絕緣體418重疊的區域403。
絕緣體412具有電晶體491a的閘極絕緣體的功能。導電體422a具有電晶體491a的閘極的功能。絕緣體418具有導電體422a的側壁絕緣體(也稱為側壁)的功能。區域402a、402b具有電晶體491a的源極及汲極的功能。並且，區域403具有電晶體491a的LDD(Lightly Doped Drain：輕摻雜汲極)區域的功能。
區域403可以藉由以導電體422a為遮罩添加雜質而形成。並且，然後形成絕緣體418，可以藉由以導電體422a及絕緣體418為遮罩添加雜質而形成區域402a、402b。因此，在藉由添加相同種類的雜質而形成區域403和區域402a、402b的情況下，區域403的雜質濃度比區域402a、402b低。
因為電晶體491a包括區域403，所以可以抑制短通道效應。因此，這是適合微型化的結構。
電晶體491a與設置在基板400中的其他電晶體由絕緣體440等分離。作為元件隔離法的一個例子，示出藉由被稱為淺溝槽隔離法(STI法：Shallow Trench Isolation)的方法形成絕緣體440的例子，但是不侷限於此。例如，也可以不使用絕緣體440而使用藉由矽局部氧化(Local Oxidation of Silicon：LOCOS)法形成的絕緣體使電晶體之間分離。
對圖9所示的電晶體490的結構進行說明。
如圖9所示那樣，電晶體490包括：導電體421；導電體421上的絕緣體432；絕緣體432上的半導體406a；半導體406a上的半導體406b；與半導體406b的頂面接觸的導電體416a及導電體416b；與半導體406a的側面、半導體406b的頂面及側面、導電體416a的頂面及側面、以及導電體416b的頂面及側面接觸的半導體406c；半導體406c上的絕緣體411；以及絕緣體411上的導電體420。
導電體420具有電晶體490的第一閘極的功能。絕緣體411具有電晶體490的閘極絕緣體的功能。導電體421具有電晶體490的第二閘極的功能。絕緣體432具有電晶體490的閘極絕緣體的功能。導電體416a及導電體416b具有電晶體490的源極及汲極的功能。半導體406b具有通道形成區的功能。
導電體420和導電體421都具有電晶體490的閘極的功能，被施加到兩者的電位也可以彼此不同。例如，也可以藉由對導電體421施加負或正的閘極電壓而調整電晶體490的臨界電壓。另外，也可以不設置導電體421。
導電體420在通道寬度方向上電圍繞半導體406b，不但圍繞半導體406b的頂面而且圍繞其側面。將電晶體的這種結構稱為surrounded channel(s-channel：圍繞通道)結構。
藉由作為電晶體490的結構採用s-channel結構，可以由施加到半導體406b的側面的閘極電場容易控制通道形成區。在導電體420延伸到半導體406b的下方的結構中，該通道形成區的控制性更優良，所以是較佳的。其結果，可以減小電晶體490的次臨界擺幅值(S值)，並且可以抑制短通道效應。因此，這是適合微型化的結構。
其結果，即使在電晶體490是微型電晶體的情況下，也能夠得到良好的電特性。例如，電晶體490的通道長度較佳為40nm以下，更佳為30nm以下，進一步較佳為20nm以下，並且，電晶體490的通道寬度較佳為40nm以下，更佳為30nm以下，進一步較佳為20nm以下。藉由實現電晶體的微型化，可以縮小記憶體裝置的面積。
藉由作為電晶體490的結構採用s-channel結構，在整個半導體406b(塊內)中形成通道。因此，半導體406b的厚度越大，通道被形成的區域越大。例如，半導體406b具有其厚度為20nm以上，較佳為40nm以上，更佳為60nm以上，進一步較佳為100nm以上的區域即可。注意，半導體裝置的生產率有時會下降，因此，例如，半導體406b具有其厚度為300nm以下，較佳為200nm以下，更佳為150nm以下的區域即可。藉由採用上述結構，在s-channel結構中，可以使大電流流過在電晶體的源極與汲極間，由此可以提高導通時的電流(通態電流，on-state current)。
其結果，有時能夠使電晶體的開關工作更快。例如，電晶體的開關所需要的時間小於10ns，較佳小於1ns，更佳小於0.1ns。
當電晶體490是以電子為多數載子的積累型電晶體時，從源極及汲極延伸到通道形成區的電場在短距離內被遮蔽，因此即使是短通道，也可以容易進行利用閘極電場的載子控制。因此，在微型電晶體中也能夠得到良好的電特性。
藉由在絕緣表面上形成電晶體490，與將半導體基板直接用作通道形成區的情況不同，在閘極與基體或半導體基板之間沒有形成寄生電容，因此可以容易進行利用閘極電場的載子控制。因此，在微型電晶體中也能夠得到良好的電特性。
在電晶體490中，導電體416a及導電體416b不與半導體406b
的側面接觸。該結構是從用作閘極的導電體420施加到半導體406b側面的電場不容易被導電體416a及導電體416b阻斷的結構。另外，導電體416a及導電體416b不與絕緣體432的頂面接觸。所以，從絕緣體432釋放的過剩氧(氧)不會為了使導電體416a及導電體416b氧化而消耗。因此，為了減少半導體406b的氧缺陷而可以高效率地利用從絕緣體432釋放的過剩氧(氧)。
在電晶體490中，導電體416a(及/或導電體416b)的至少一部分(或全部)與半導體406b等半導體層的表面、頂面及/或底面的至少一部分(或全部)接觸。在半導體406b的該接觸部中，有時由於氫進入氧缺陷的位點中而形成施體能階，而具有N通道型導電區域。有時，將氫進入氧缺陷的位點中的狀態記載為VOH。其結果，因為電流流過N通道型導電區域所以可以得到優良的通態電流。
在電晶體490中，藉由降低半導體406b中的雜質濃度，來使氧化物半導體成為本質或實質上本質是有效的。在此，“實質上本質”是指氧化物半導體的載子密度低於1×1017/cm3，較佳低於1×1015/cm3，更佳低於1×1013/cm3。在氧化物半導體中，氫、氮、碳、矽以及除了主要成分以外的金屬元素都是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。
使用實質上本質的氧化物半導體的電晶體的載子密度低，因此該電晶體很少具有負臨界電壓的電特性。使用該氧化物半導體的電晶體的氧化物半導體的載子陷阱少，因此可以實現電特性的變動小的可靠性高的電晶體。使用該氧化物半導體的電晶體可以使關態電流非常小。
例如，可以將使用氧化物半導體的電晶體處於非導通狀態時的汲極電流在室溫(25℃左右)下設定為1×10-18A以下，較佳為1×10-21A以下，
更佳為1×10-24A以下，或者，可以將汲極電流在85℃的溫度下設定為1×10-15A以下，較佳為1×10-18A以下，更佳為1×10-21A以下。注意，“電晶體處於非導通狀態”是指：在採用n通道型電晶體的情況下，閘極電壓小於臨界電壓的狀態。
圖9所示的電晶體490中的半導體的三層結構只是一個例子。例如，也可以採用沒有半導體406a或半導體406c的兩層結構。或者，也可以採用在半導體406a上或下、或者在半導體406c上或下設置作為半導體406a、半導體406b和半導體406c例示的半導體中的任何一個半導體的四層結構。或者，也可以採用在半導體406a上、半導體406a下、半導體406c上、半導體406c下中的任何兩個以上的位置設置作為半導體406a、半導體406b和半導體406c例示的半導體中的任何一個半導體的n層結構(n為5以上的整數)。
電晶體490的源極和汲極中的一個(導電體416a)與電晶體491a的源極和汲極中的一個(區域402a)藉由導電體470a、導電體472a連接。
對圖9及圖10所示的基板400及各種絕緣體進行說明。
假設作為基板400使用單晶矽基板而進行說明。例如，基板400可以為由矽或鍺等構成的單一材料半導體基板、或者由碳化矽、矽鍺、砷化鎵、氮化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。作為半導體基板，使用非晶半導體或結晶半導體即可，作為結晶半導體有單晶半導體、多晶半導體、微晶半導體等。另外，也可以為玻璃基板。另外，也可以為在半導體基板或玻璃基板上形成有半導體元件的元件基板。
絕緣體432較佳是包含過剩氧的絕緣體。
例如，包含過剩氧的絕緣體是具有藉由加熱處理釋放氧的功
能的絕緣體。例如，包含過剩氧的氧化矽是能夠藉由加熱處理等釋放氧的氧化矽。因此，絕緣體432是其中氧能夠移動的絕緣體。換言之，絕緣體432是具有氧透過性的絕緣體，即可。例如，絕緣體432是其氧透過性高於該絕緣體432上的半導體的絕緣體，即可。
包含過剩氧的絕緣體有時具有降低該絕緣體432上的半導體中的氧缺陷的功能。氧缺陷在半導體中形成DOS(Density of State)而成為電洞陷阱等。另外，當氫進入氧缺陷的位點時，有時生成作為載子的電子。因此，藉由降低半導體中的氧缺陷，電晶體可以具有穩定的電特性。
絕緣體442設置在電晶體491a、491b與電晶體490之間。作為絕緣體442例如使用包含鋁的氧化物，例如氧化鋁。絕緣體442是阻擋氧及氫的絕緣體，其密度小於3.2g/cm3的氧化鋁的阻擋氫的功能高，所以是較佳的。或者，結晶性低的氧化鋁的阻擋氫的功能高，所以是較佳的。
例如，在電晶體491a、491b是使用矽的電晶體的情況下，因為藉由從外部供應氫降低矽的懸空鍵，所以有時可以提高電晶體的電特性。例如，也可以藉由將含氫的絕緣體配置在矽電晶體附近而進行加熱處理，使該氫擴散來供應到矽電晶體。
含氫的絕緣體有時例如在TDS(Thermal Desorption Spectroscopy；熱脫附譜)分析中，在表面溫度為100℃以上且700℃以下或者100℃以上且500℃以下的範圍內釋放1×1018atoms/cm3以上、1×1019atoms/cm3以上或1×1020atoms/cm3以上的氫(換算為氫原子)。
因為絕緣體442具有阻擋氫的功能，所以從含氫的絕緣體擴散的氫中到達電晶體490的氫非常少。氫有時在氧化物半導體中成為載子陷阱或載子發生源而導致電晶體490的電特性的劣化。因此，由絕緣體442阻擋氫是對於提高半導體裝置的性能及可靠性很重要。
另一方面，例如，因為藉由對電晶體490從外部供應氧可以降低氧化物半導體的氧缺陷，所以有時可以提高電晶體的電特性。例如，藉由在包含氧的氛圍下進行加熱處理來供應氧，即可。或者，例如，也可以藉由將包含過剩氧(氧)的絕緣體配置在電晶體490附近而進行加熱處理，使該氧擴散來供應到電晶體490。在此，作為絕緣體432使用包含過剩氧的絕緣體。
雖然擴散了的氧有時經過各層到達矽電晶體，但是因為絕緣體442阻擋氧的功能，所以到達矽電晶體的氧很少。氧混入矽中有時成為降低矽的結晶性的原因或阻礙載子的遷移的原因。因此，由絕緣體442阻擋氧是對於提高半導體裝置的性能及可靠性很重要。
在電晶體490上較佳為包括絕緣體452。絕緣體452例如具有阻擋氧及氫的功能。關於絕緣體452，例如參照絕緣體442的記載。或者，例如，絕緣體452的阻擋氧及氫的能力強於半導體406a及/或半導體406c。
藉由半導體裝置包括絕緣體452，可以抑制氧擴散到電晶體490的外部。因此，相對於絕緣體432等所包含的過剩氧(氧)的量，對電晶體490有效地供應氧。另外，因為絕緣體452阻擋從設置在絕緣體452的上方的層及半導體裝置的外部混入的包含氫的雜質，所以可以抑制因雜質的混入導致電晶體490的電特性的劣化。
另外，為了方便起見，將絕緣體442及/或絕緣體452與電晶體490區別進行說明，但是絕緣體442及/或絕緣體452也可以是電晶體490的一部分。
接著，參照圖11及圖12對本發明的一個方式的記憶體裝置的其他結構例子進行說明。
圖11是示意性地示出記憶體裝置500D的剖面結構的一個例
子的圖。在圖11中，利用電路符號示意性地示出元件及佈線的位置以及其連接。紙面的上下方向表示垂直於形成有電路的面的方向(或高度方向)。圖12是記憶體裝置500D的俯視示意圖的一個例子。圖12示意性地示出區域、佈線、連接部等，並且在圖12中紙面的上下方向和左右方向分別表示不同的水平方向(平行於形成有電路的面的方向)。另外，在圖11以及圖12中，為了明確起見，省略一些電晶體或佈線等。
在圖4至圖6所示的記憶體裝置500A及500B中，為了避開用作佈線D0L的第二層導電體而以稍微擴大第一方向(字線延伸的方向)上的寬度的方式設置有資料線的連接部。圖11以及圖12示出以不擴大第一方向上的寬度的方式設置位元線的連接部和資料線的連接部的兩者的結構例子。
圖11以及圖12所示的記憶體裝置500D包括感測放大器塊520D、位元線BLUL、BLUR、BLDL、BLDR、字線WLUL、WLDL、記憶單元510、資料線DLL、DLR、以及佈線ISOU、ISOD、CS。在圖11所示的記憶體裝置500D中，作為佈線D0L(及D0R)不但使用第二層導電體而且使用第一層導電體及第三層導電體。藉由使用三層導電體，可以以不擴大第一方向上的寬度且避開佈線D0L的方式設置資料線的連接部。此時，與圖5所示的記憶體裝置500A相比，資料線DLL與資料線DLR的位置有時調換。
圖11所示的記憶體裝置500D與圖4所示的記憶體裝置500A的不同之處是資料線及資料線的連接部周圍的結構。因此，關於其他部分的結構，可以適當地參照圖4所示的記憶體裝置500A的說明。
圖12是記憶體裝置500D的俯視示意圖的一個例子。在圖12所示的俯視示意圖中，位元線的連接部及資料線的連接部設置在位元線
BLUL、BLUR、BLDL、BLDR的延伸線上。位元線的連接部及資料線的連接部以不擴大感測放大器塊520D的第一方向上的寬度的方式設置。資料線的連接部設置於在第二方向上相鄰的位元線對(BLUL、BLUR)與位元線對(BLDL、BLDR)之間。資料線的兩個連接部設置於在第二方向上彼此錯開的位置上。藉由採用上述結構，可以以不擴大第一方向上的寬度且避開佈線D0L的方式設置資料線的連接部。
圖12所示的記憶體裝置500D與圖5所示的記憶體裝置500A的不同之處是資料線及資料線的連接部周圍的結構。因此，關於其他部分的結構，可以適當地參照圖5所示的記憶體裝置500A的說明。
藉由採用上述結構，在記憶體裝置500D中，可以以二維方式高效地配置感測放大器塊、位元線、位元線的連接部以及資料線的連接部。
接著，參照圖13A至13E以及圖14對本發明的一個方式的記憶體裝置500D的更詳細的結構例子進行說明。
另外，在圖13A至13E以及圖14中，為了明確起見，省略一些構成要素如絕緣體等，並且以相同的陰影圖案表示形成於相同的層中的導電體等。
圖13A至13E是示出記憶體裝置500E的結構的一個例子的俯視圖。記憶體裝置500E是圖12所示的記憶體裝置500D的具體例子。記憶體裝置500E具有圖3及圖19B所示的電路結構。圖13A示出包括電晶體TrC及第一層導電體的區域的俯視圖，圖13B示出包括用作佈線D0L、D0R的第二層導電體的區域的俯視圖，圖13C示出包括用作位元線的第三層導電體的區域的俯視圖，圖13D示出包括電晶體TrM的區域的俯視圖，並且圖13E示出包括電容器C及資料線的區域的俯視圖。
圖14是圖13A至13E所示的記憶體裝置500E的結構的一個例子的剖面圖。圖14示出沿著圖13A至13E中的點劃線C1-C2切斷的剖面。
圖13A至13E以及圖14所示的記憶體裝置500E包括電晶體490、電晶體491d、電晶體491e、電晶體491f以及電容器497。該電晶體及該電容器藉由多個導電體適當地彼此連接，並且構成圖3及圖19B所示的電路的一部分。在此，作為一個例子，將氧化物半導體電晶體用於電晶體490，將矽電晶體用於電晶體491d、電晶體491e以及電晶體491f。
參照圖13A至13E所示的俯視圖對記憶體裝置500E的結構與圖3及圖19B所示的記憶體裝置的結構進行比較。在圖13A所示的俯視圖中，電晶體491d相當於電晶體TrI。電晶體491e是感測放大器所包括的N通道型電晶體。電晶體491f相當於電晶體TrC。導電體470f相當於佈線NACT。導電體470g相當於佈線PACT。導電體470e相當於佈線PCU。導電體470h相當於佈線PCD。導電體422f、422g相當於佈線CS。在圖13B所示的俯視圖中，導電體471d、471e相當於佈線D0L。在圖13C所示的俯視圖中，導電體472e相當於位元線BLUL。導電體472f相當於位元線BLDL。在圖13D所示的俯視圖中，電晶體490相當於電晶體TrM。在圖13E所示的俯視圖中，電容器497相當於電容器C。導電體475c相當於資料線DLR。導電體475d相當於資料線DLL。
在圖14所示的示出記憶體裝置500E的結構例子的剖面圖中，其層結構與圖9以及圖10所示的剖面圖相同。因此，適當地參照圖9以及圖10所示的層結構的說明。
圖13A至13E以及圖14所示的記憶體裝置500E與圖8A至圖10所示的記憶體裝置500C的不同之處是資料線及資料線的連接部周圍
的結構等。在圖8A至圖10所示的記憶體裝置500C中，用作佈線D0L、D0R的導電體471b、471c在第二方向上延伸到感測放大器塊的端部。因此，資料線(導電體475a、475b)的連接部以避開導電體471b、471c且擴大感測放大器塊的第一方向上的寬度的方式設置。在圖13A至13E以及圖14所示的記憶體裝置500E中，用作佈線D0L的導電體設置在三個層中。用作佈線D0L的導電體是導電體471d、470i、472d、471e。在設置有導電體470i的層上設置導電體471d、471e，並且在設置有導電體471d、471e的層上設置導電體472d。藉由採用上述結構，可以以不擴大感測放大器塊的第一方向上的寬度的方式設置資料線的連接部。如圖13A至13E所示那樣，藉由電晶體491f與導電體471d、470i、472d、471e連接的導電體不是正上的導電體475c而是位於在第一方向上相鄰的列中的導電體475d。就是說，藉由使用2列的三層導電體，以不擴大第一方向上的寬度的方式形成資料線的連接部。
在圖13A至13E以及圖14所示的記憶體裝置500E中，因為佈線D0L的主要部分(導電體471d、471e)與位元線BLUL(導電體472e)藉由使用互相不同的層形成，所以佈線D0L與位元線BLUL可以只藉由電晶體491d連接。其結果，能夠選擇位元線，可以將四個位元線BLUL、BLUR、BLDL、BLDR連接於感測放大器塊。
在圖13A至13E以及圖14所示的記憶體裝置500E中，藉由作為佈線D0L使用三層導電體，可以將記憶體裝置500E的第一方向上的寬度抑制為小。
在圖13A至13E以及圖14所示的記憶體裝置500E中，連接於一個位元線BLUL、BLUR、BLDL或BLDR的記憶單元的數量為3。例如，可以將連接於一個位元線的記憶單元的數量設定為3至32。其結果，
可以減小位元線電容，並且可以減小電容器C的電容。這是從工作速度、耗電量、製造良率等的觀點來看是較佳的。
在圖13A至13E以及圖14所示的記憶體裝置500E中，可以將感測放大器塊的第一方向上的間距設定為記憶單元的第一方向上的寬度的2倍至4倍，較佳為設定為2倍至3倍。並且，例如可以將感測放大器塊的第二方向上的間距設定為記憶單元的第二方向上的寬度的6倍至64倍，較佳為設定為6倍至32倍。
接著，參照圖15A和15B對本發明的一個方式的記憶體裝置的其他結構例子進行說明。
在圖4至圖6所示的記憶體裝置500A及500B中，為了避開用作佈線D0L的第二層導電體而以稍微擴大第一方向(字線延伸的方向)上的寬度的方式設置有資料線的連接部。圖15A和15B所示的記憶體裝置500F示出藉由擴大感測放大器塊的第一方向上的寬度，例如採用能夠排列四個位元線的寬度以上的間距，以二維方式高效地配置包括位元線的連接部和資料線的連接部的感測放大器塊的結構例子。
圖15A是記憶體裝置500F的俯視示意圖的一個例子。圖15A示意性地示出感測放大器塊520F、四個位元線BLUL、BLUR、BLDL、BLDR、資料線DLL、DLR、位元線的連接部(以白色圓點(○)表示)、以及資料線的連接部(以黑色圓點(●)表示)等的配置。
在圖15A所示的俯視示意圖中，八個位元線配置為2行4列。在八個位元線中，第一行的四個位元線中的兩個位元線及第二行的四個位元線中的兩個位元線藉由位元線的連接部與感測放大器塊520F電連接。在圖式中，與感測放大器塊520F連接的位元線由實線表示，與其他感測放大器塊連接的位元線由點劃線表示。兩個位元線BLUL、BLUR在第一
方向上以能夠排列兩個位元線的間隔配置。兩個位元線BLDL、BLDR在第一方向上以能夠排列兩個位元線的間隔配置。位元線對(BLUL、BLUR)與位元線對(BLDL、BLDR)在第二方向上相鄰地配置。在圖15A所示的記憶體裝置500F中，感測放大器塊520F配置於在第一方向上具有四個位元線的寬度以上的寬度且在第二方向上具有一個位元線的長度以上的長度的區域中。
在記憶體裝置500F中，可以以二維方式有規律地配置感測放大器塊520F和位元線BLUL、BLUR、BLDL、BLDR。換言之，可以在第一方向上以第三距離的間距並在第二方向上以第四距離的間距以陣列狀配置感測放大器塊520F和四個位元線BLUL、BLUR、BLDL、BLDR。另外，在第二方向上相鄰的兩個感測放大器塊520F以在第一方向上錯開第五距離的方式配置。這是為了避開位元線的重疊。第五距離小於第三距離。例如，第三距離為能夠排列四個位元線的寬度以上且其2倍以下。例如，第四距離為位元線的長度的1倍以上且2倍以下。
在第一方向上以平均值為第三距離的間距並在第二方向上以平均值為第四距離的間距以二維方式配置位元線。例如，可以在第一方向上以第三距離的4倍的間距並在第二方向上以第四距離的1倍的間距以二維方式配置感測放大器塊520F。換言之，在以二維方式配置有位元線的狀態下，k個位元線的寬度是指一個位元線的平均寬度的k倍的寬度(k是1以上的整數)。感測放大器塊520F例如可以在第一方向上以四個位元線的間距並在第二方向上以一個位元線的間距以二維方式有規律地配置。在第二方向上相鄰的兩個感測放大器塊520F以在第一方向上錯開大概兩個位元線的寬度的方式配置。
圖15B示出在第二方向上相鄰的兩個感測放大器塊的俯視
圖。在圖15B中，在第二方向上相鄰的感測放大器塊以在第一方向上彼此錯開的方式配置。其結果，可以避開位元線的重疊。
四個位元線BLUL、BLUR、BLDL、BLDR以至少部分重疊於感測放大器塊520F的方式配置。四個位元線BLUL、BLUR、BLDL、BLDR也可以以至少部分重疊於與感測放大器塊520F相鄰的感測放大器塊的方式配置。
在圖15A和15B所示的記憶體裝置的俯視示意圖中，雖然以長方形表示感測放大器塊，但是這是示意圖而並不表示在長方形的區域中配置有感測放大器塊。將感測放大器塊設置在包括構成感測放大器的要素並不與相鄰的感測放大器塊重疊的區域，即可。
圖17是示出圖15B所示的記憶體裝置500F的電路結構的一個例子的圖。圖17所示的記憶體裝置500F包括在第二方向上相鄰的兩個感測放大器塊520F_1和520F_2。與兩個感測放大器塊520F_1和520F_2分別連接的各記憶單元的一部分共同使用字線。就是說，連接於位元線對(BLUL_1、BLUR_1)(與感測放大器塊520F_1連接的兩個位元線對中的一個)的記憶單元與連接於位元線對(BLUL_2、BLUR_2)(與感測放大器塊520F_2連接的兩個位元線對中的一個)的記憶單元共同使用字線。
圖17所示的記憶體裝置500F的電路結構與圖3所示的記憶體裝置500的電路結構部分不同。因此，關於記憶單元、位元線以及其他佈線，可以適當地參照圖3所示的記憶體裝置500的電路結構的說明。
接著，參照圖18A至18E對本發明的一個方式的記憶體裝置500F的更詳細的結構例子進行說明。
另外，在圖18A至18E中，為了明確起見，省略一些構成要素如絕緣體等，並且以相同的陰影圖案表示形成於相同的層中的導電體
等。
圖18A至18E是示出記憶體裝置500H的結構的一個例子的俯視圖。記憶體裝置500H是圖15A和15B所示的記憶體裝置500F的具體例子。記憶體裝置500H具有圖17及圖19A所示的電路結構。圖18A示出包括電晶體TrC及第一層導電體的區域的俯視圖，圖18B示出包括用作佈線D0L、D0R的第二層導電體的區域的俯視圖，圖18C示出包括用作位元線的第三層導電體的區域的俯視圖，圖18D示出包括電晶體TrM的區域的俯視圖，並且圖18E示出包括電容器C及資料線的區域的俯視圖。在圖18A至18E所示的俯視圖中，部分省略連接於與所說明的感測放大器塊相鄰的感測放大器塊的佈線及元件。
圖18A至18E所示的記憶體裝置500H包括電晶體490、電晶體491g、電晶體491h、電晶體491i以及電容器497。該電晶體及該電容器藉由多個導電體適當地彼此連接，並且構成圖17及圖19A所示的電路的一部分。在此，作為一個例子，將氧化物半導體電晶體用於電晶體490，將矽電晶體用於電晶體491g、電晶體491h以及電晶體491i。
參照圖18A至18E所示的俯視圖對記憶體裝置500H的結構與圖17及圖19A所示的記憶體裝置的結構進行比較。在圖18A所示的俯視圖中，電晶體491g相當於電晶體TrI。電晶體491h是感測放大器所包括的N通道型電晶體。電晶體491i相當於電晶體TrC。導電體470i相當於佈線NACT。導電體470k相當於佈線PACT。導電體470j相當於佈線PC。在圖18B所示的俯視圖中，導電體471f相當於佈線D0L。在圖18C所示的俯視圖中，導電體472g相當於位元線BLUL。導電體472h相當於位元線BLDL。在圖18D所示的俯視圖中，電晶體490相當於電晶體TrM。在圖18E所示的俯視圖中，電容器497相當於電容器C。導電體475e相當於資料線DLL。
如上所述那樣，圖15A和15B所示的記憶體裝置500F及圖18A至18E所示的記憶體裝置500H的第一方向上的寬度比圖6所示的記憶體裝置500B大。例如，以能夠排列四個位元線的寬度以上的間距配置感測放大器塊。藉由擴大第一方向上的寬度，可以將感測放大器塊所包括的電路配置在第二方向上的寬度得到縮小的區域中。藉由擴大第一方向上的寬度，可以以避開佈線D0L、D0R的方式設置資料線的連接部及位元線的連接部。位元線可以以與相鄰的兩個感測放大器塊重疊的方式配置。這是藉由將第三層導電體用於位元線並主要將第一層導電體及第二層導電體用於感測放大器塊來可以實現的。就是說，這是藉由分別設置形成有位元線的層和形成有感測放大器塊的層來可以實現的。其結果，在圖15A和15B所示的記憶體裝置500F及圖18A至18E所示的記憶體裝置500H中，可以以二維方式高效地配置感測放大器塊、位元線、位元線的連接部以及資料線的連接部。
在圖18A至18E所示的記憶體裝置500H中，因為佈線D0L(導電體471f)與位元線BLUL(導電體472g)藉由使用互相不同的層形成，所以佈線D0L與位元線BLUL可以只藉由電晶體491g連接。其結果，能夠選擇位元線，可以實現將四個位元線BLUL、BLUR、BLDL、BLDR連接於感測放大器塊。
在圖18A至18E所示的記憶體裝置500H中，連接於一個位元線BLUL、BLUR、BLDL或BLDR的記憶單元的數量為4。例如，可以將連接於一個位元線的記憶單元的數量設定為3至32。其結果，可以減小位元線電容，並且可以減小電容器C的電容。這是從工作速度、耗電量、製造良率等的觀點來看是較佳的。
在圖18A至18E所示的記憶體裝置500H中，可以將感測放
大器塊的第一方向上的間距設定為記憶單元的第一方向上的寬度的4倍至8倍，較佳為設定為4倍至6倍。並且，例如可以將感測放大器塊的第二方向上的間距設定為記憶單元的第二方向上的寬度的3倍至32倍，較佳為設定為3倍至16倍。
接著，參照圖16對本發明的一個方式的記憶體裝置的其他結構例子進行說明。
圖16是記憶體裝置500G的俯視示意圖的一個例子。圖16所示的記憶體裝置500G與圖15B所示的記憶體裝置500F的不同之處是資料線及資料線的連接部的結構。在圖16所示的記憶體裝置500G中，在第二方向上相鄰的感測放大器塊520G共同使用資料線的一部分。其結果，圖16所示的記憶體裝置500G的資料線的數量是圖15A和15B所示的記憶體裝置500F的1/2。藉由減少資料線的數量，可以擴大資料線的寬度及間隔。例如，資料線在第一方向上以兩個位元線的間距配置。資料線例如設置在記憶單元的上方，有時需要使用其寬度及間隔比位元線大的佈線來形成。即使在此情況下，也不需要由於資料線的寬度及間隔的限制而擴大第一方向上的寬度，所以是較佳的。藉由減少同時工作的資料線的數量，可以降低資料線的充放電所需要的耗電量。
圖16所示的記憶體裝置500G與圖15A和15B所示的記憶體裝置500F的不同之處是資料線及資料線的連接部的結構。因此，關於其他部分的結構，可以適當地參照圖15A和15B所示的記憶體裝置的說明。
接著，參照圖20A至20D以及圖28A至28D對本發明的一個方式的記憶體裝置的其他結構例子進行說明。與圖15A和15B所示的記憶體裝置500F同樣，圖20A至20D以及圖28A至28D所示的記憶體裝置是藉由將感測放大器塊的第一方向上的寬度例如設定為能夠排列四個位元
線的寬度以上的間距，以二維方式高效地配置包括位元線的連接部和資料線的連接部的感測放大器塊的結構例子。關於其電路結構，可以參照圖17所示的電路結構。
在圖20A所示的俯視示意圖中，八個位元線配置為2行4列。在八個位元線中，第一行的四個位元線中的兩個位元線及第二行的四個位元線中的兩個位元線藉由位元線的連接部與感測放大器塊電連接。在圖式中，與感測放大器塊連接的位元線由實線表示，與其他感測放大器塊連接的位元線由點劃線表示。兩個位元線BLUL、BLUR在第一方向上以能夠排列一個位元線的間隔配置。兩個位元線BLDL、BLDR在第一方向上以能夠排列一個位元線的間隔配置。一對位元線(BLUL、BLUR)與一對位元線(BLDL、BLDR)在第二方向上相鄰地配置。在圖20A所示的記憶體裝置中，感測放大器塊配置於在第一方向上具有四個位元線的寬度以上的寬度且在第二方向上具有一個位元線的寬度以上的寬度的區域中。
在圖20A所示的記憶體裝置中，可以以二維方式有規律地配置感測放大器塊和位元線BLUL、BLUR、BLDL、BLDR。換言之，可以在第一方向上以第三距離的間距並在第二方向上以第四距離的間距配置感測放大器塊和位元線BLUL、BLUR、BLDL、BLDR。另外，在第二方向上相鄰的感測放大器塊以在第一方向上錯開第五距離的方式配置。第五距離小於第三距離。在第二方向上錯開設置相鄰的感測放大器塊是為了避開位元線的重疊。圖20C示出這種結構。第三距離為能夠排列四個位元線的寬度以上且其2倍以下。第四距離為位元線的長度的1倍以上且2倍以下。
在圖20B所示的俯視示意圖中，八個位元線配置為2行4列。在八個位元線中，第一行的四個位元線中的兩個位元線及第二行的四個位元線中的兩個位元線藉由位元線的連接部與感測放大器塊電連接。在
圖式中，與感測放大器塊連接的位元線由實線表示，與其他感測放大器塊連接的位元線由點劃線表示。兩個位元線BLUL、BLUR在第一方向上相鄰地配置。兩個位元線BLDL、BLDR在第一方向上相鄰地配置。一對位元線(BLUL、BLUR)與一對位元線(BLDL、BLDR)在第二方向上相鄰地配置。在圖20B所示的記憶體裝置中，感測放大器塊配置於在第一方向上具有四個位元線的寬度以上的寬度且在第二方向上具有一個位元線的寬度以上的寬度的區域中。
在圖20B所示的記憶體裝置中，可以以二維方式有規律地配置感測放大器塊和位元線BLUL、BLUR、BLDL、BLDR。換言之，可以在第一方向上以第三距離的間距並在第二方向上以第四距離的間距配置感測放大器塊和位元線BLUL、BLUR、BLDL、BLDR。另外，在第二方向上相鄰的感測放大器塊以在第一方向上錯開第五距離的方式配置。第五距離小於第三距離。在第二方向上錯開設置相鄰的感測放大器塊是為了避開位元線的重疊。圖20D示出這種結構。第三距離為能夠排列四個位元線的寬度以上且其2倍以下。第四距離為位元線的長度的1倍以上且2倍以下。
在圖28A所示的俯視示意圖中，八個位元線配置為2行4列。在八個位元線中，第一行的四個位元線中的兩個位元線及第二行的四個位元線中的兩個位元線藉由位元線的連接部與感測放大器塊電連接。在圖式中，與感測放大器塊連接的位元線由實線表示，與其他感測放大器塊連接的位元線由點劃線表示。兩個位元線BLUL、BLUR在第一方向上以能夠排列一個位元線的間隔配置。兩個位元線BLDL、BLDR在第一方向上以能夠排列一個位元線的間隔配置。一對位元線(BLUL、BLUR)與一對位元線(BLDL、BLDR)以第二方向上的延伸線彼此不重疊的方式且在第二方向上相鄰地配置。在圖28A所示的記憶體裝置中，感測放大器塊配置於
在第一方向上具有四個位元線的寬度以上的寬度且在第二方向上具有一個位元線的寬度以上的寬度的區域中。
在圖28A所示的記憶體裝置中，可以以二維方式有規律地配置感測放大器塊和位元線BLUL、BLUR、BLDL、BLDR。換言之，可以在第一方向上以第三距離的間距並在第二方向上以第四距離的間距配置感測放大器塊和位元線BLUL、BLUR、BLDL、BLDR。圖28C示出在第二方向上相鄰地配置兩個感測放大器塊的情況。第三距離為能夠排列四個位元線的寬度以上且其2倍以下。第四距離為位元線的長度的1倍以上且2倍以下。
在圖28B所示的俯視示意圖中，八個位元線配置為2行4列。在八個位元線中，第一行的四個位元線中的兩個位元線及第二行的四個位元線中的兩個位元線藉由位元線的連接部與感測放大器塊電連接。在圖式中，與感測放大器塊連接的位元線由實線表示，與其他感測放大器塊連接的位元線由點劃線表示。兩個位元線BLUL、BLUR在第一方向上以能夠排列兩個位元線的間隔配置。兩個位元線BLDL、BLDR在第一方向上相鄰地配置。一對位元線(BLUL、BLUR)與一對位元線(BLDL、BLDR)以第二方向上的延伸線彼此不重疊的方式且在第二方向上相鄰地配置。在圖28B所示的記憶體裝置中，感測放大器塊配置於在第一方向上具有四個位元線的寬度以上的寬度且在第二方向上具有一個位元線的寬度以上的寬度的區域中。
在圖28B所示的記憶體裝置中，可以以二維方式有規律地配置感測放大器塊和位元線BLUL、BLUR、BLDL、BLDR。換言之，可以在第一方向上以第三距離的間距並在第二方向上以第四距離的間距配置感測放大器塊和位元線BLUL、BLUR、BLDL、BLDR。圖28D示出在第二方
向上相鄰地配置兩個感測放大器塊的情況。第三距離為能夠排列四個位元線的寬度以上且其2倍以下。第四距離為位元線的長度的1倍以上且2倍以下。
在圖20A至20D以及圖28A至28D所示的記憶體裝置中，在第一方向上以平均值為第三距離的間距並在第二方向上以平均值為第四距離的間距以二維方式配置位元線。在圖20A至20D以及圖28A至28D所示的記憶體裝置中，例如，可以在第一方向上以第三距離的4倍的間距並在第二方向上以第四距離的1倍的間距以二維方式配置感測放大器塊。換言之，在圖20A至20D以及圖28A至28D所示的記憶體裝置中，在以二維方式配置有位元線的狀態下，k個位元線的寬度是指一個位元線的平均寬度的k倍的寬度(k是1以上的整數)。在圖20A至20D以及圖28A至28D所示的記憶體裝置中，感測放大器塊例如可以在第一方向上以四個位元線的間距並在第二方向上以一個位元線的間距以二維方式有規律地配置。另外，在圖20A至20D所示的記憶體裝置中，在第二方向上相鄰的感測放大器塊以在第一方向上錯開大概兩個位元線的寬度的方式配置。
在圖20A至20D以及圖28A至28D所示的記憶體裝置中，四個位元線BLUL、BLUR、BLDL、BLDR以至少部分重疊於與該四個位元線BLUL、BLUR、BLDL、BLDR電連接的感測放大器塊的方式配置。四個位元線BLUL、BLUR、BLDL、BLDR也可以以至少部分重疊於與上述感測放大器塊相鄰的感測放大器塊的方式配置。
如上所述那樣，圖20A至20D以及圖28A至28D所示的記憶體裝置的第一方向上的寬度比圖6所示的記憶體裝置500B大。例如，以能夠排列四個位元線的寬度以上的間距配置感測放大器塊。藉由擴大第一方向上的寬度，可以將感測放大器塊所包括的電路配置在第二方向上的寬
度得到縮小的區域中。藉由擴大第一方向上的寬度，可以以避開佈線D0L、D0R的方式設置資料線的連接部及位元線的連接部。位元線可以以與相鄰的兩個感測放大器塊重疊的方式配置。這是藉由將第三層導電體用於位元線並主要將第一層導電體及第二層導電體用於感測放大器塊來可以實現的。就是說，這是藉由分別設置形成有位元線的層和形成有感測放大器塊的層來可以實現的。其結果，在圖20A至20D以及圖28A至28D所示的記憶體裝置中，可以以二維方式高效地配置感測放大器塊、位元線、位元線的連接部以及資料線的連接部。
在圖20A至20D以及圖28A至28D所示的記憶體裝置中，在第二方向上相鄰的兩個感測放大器塊共同使用資料線的一部分。其結果，圖20A至20D以及圖28A至28D所示的記憶體裝置的資料線的數量是圖15A和15B所示的記憶體裝置500F的1/2。其結果，可以將資料線的寬度及間隔形成為比位元線大。另外，可以降低資料線的充放電所需要的耗電量。
在圖20A和20B所示的記憶體裝置中，兩個位元線(BLUL、BLUR)與兩個位元線(BLDL、BLDR)的第二方向上的延伸線彼此重疊。在此情況下，藉由將在第二方向上相鄰的感測放大器塊在第一方向上錯開第五距離，可以以彼此不重疊的方式以二維方式配置感測放大器塊及位元線。在圖28A和28B所示的記憶體裝置中，兩個位元線(BLUL、BLUR)與兩個位元線(BLDL、BLDR)的第二方向上的延伸線彼此不重疊。在此情況下，可以以彼此不重疊的方式以二維方式配置感測放大器塊及位元線，而無需將在第二方向上相鄰的感測放大器塊在第一方向上錯開。
在圖20A至20D以及圖28A至28D所示的記憶體裝置的俯視示意圖中，雖然以長方形表示感測放大器塊，但是這是示意圖而並不表
示在長方形的區域中配置有感測放大器塊。將感測放大器塊設置在包括構成感測放大器的要素並不與相鄰的感測放大器塊重疊的區域，即可。
另外，在本說明書中，在記載為“A具有濃度B的區域”時，例如包括：A的某區域整體在深度方向上的濃度為B的情況；A的某區域在深度方向上的濃度的平均值為B的情況；A的某區域在深度方向上的濃度的中值為B的情況；A的某區域在深度方向上的濃度的最大值為B的情況；A的某區域在深度方向上的濃度的最小值為B的情況；A的某區域在深度方向上的濃度的結束值為B的情況；以及A中的在測量上能夠得到可能是個準確的值的區域的濃度為B的情況等。
此外，在本說明書中，在記載為“A具有大小B、長度B、厚度B、寬度B或距離B的區域”時，例如包括：A的某區域整體的大小、長度、厚度、寬度或距離為B的情況；A的某區域的大小、長度、厚度、寬度或距離的平均值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的中值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的最大值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的最小值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的結束值為B的情況；以及A中的在測量上能夠得到可能是個準確的值的區域的大小、長度、厚度、寬度或距離為B的情況等。
電晶體包括閘極、源極以及汲極這三個節點(端子)。閘極是用作控制電晶體的導通狀態的控制節點的節點。在用作源極或汲極的一對輸入輸出節點中，根據電晶體的通道型或者供應到各節點(端子)的電位的高低將一個節點用作源極而將另一個節點用作汲極。一般而言，在n通道型電晶體中，將被施加低電位的節點稱為源極，而將被施加高電位的節點稱為汲極。另一方面，在p通道型電晶體中，將被施加低電位的節點
稱為汲極，而將被施加高電位的節點稱為源極。
在本說明書等中，為了容易理解電路結構或其工作，有時將電晶體的兩個輸入輸出節點的一個限定為源極並將另一個限定為汲極而進行說明。當然，有時根據驅動方法而會使施加到電晶體的三個端子的電位的大小關係發生變化，由此源極和汲極調換。因此，在本發明的一個方式中，電晶體的源極和汲極的區別不侷限於本說明書及圖式的記載。
將用作電晶體的閘極的導電體稱為閘極電極，將用作電晶體的源極的導電體也稱為源極電極，將用作電晶體的汲極的導電體也稱為汲極電極，將用作電晶體的源極的區域也稱為源極區，並且將用作電晶體的汲極的區域也稱為汲極區。在本說明書等中，有時將閘極電極記載為閘極，將汲極電極或汲極區記載為汲極，並且將源極電極或源極區記載為源極。
例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極和汲極之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
例如，通道寬度是指半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極和汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的
通道寬度(下面稱為實效的通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時因為實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有微型且立體結構的電晶體中，有時形成在半導體的側面上的通道區域的比例大於形成在半導體的頂面上的通道區域的比例。在此情況下，實際上形成通道的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
在本說明書中，在簡單地表示“通道寬度”時，有時是指外觀上的通道寬度。或者，在本說明書中，在簡單地表示“通道寬度”時，有時表示實效的通道寬度。注意，藉由取得剖面TEM影像等並對其影像進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下，因此也包括角度為-5°以上且5°以下的情況。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的情況。另外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態，因此也包括85°以上且95°以下的角度的情況。另外，“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的情況。
在本說明書中，即使當在電路圖上獨立的構成要素彼此連接時，也有實際上一個導電膜兼具有多個構成要素的功能的情況，例如佈線的一部分用作電極的情況等。本說明書等中的“連接”的範疇內還包括這種一個導電膜兼具有多個構成要素的功能的情況。
注意，電壓大多指某個電位與參考電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓改稱為電位。
在圖式中，各電路區塊的位置關係是為了便於說明而特定的，雖然在圖式中示出不同的電路區塊具有不同的功能，但是有時在實際的電路或區域中，在一個電路方塊中可以實現不同的功能。此外，在圖式中，各電路方塊的功能是為了便於說明而特定的，即使示出一個電路方塊，有時在實際的電路或區域中也由多個電路方塊進行一個電路方塊所進行的處理。
注意，在本實施方式中，作為電晶體490的一個例子，可以將氧化物半導體用於通道形成區等，但是本發明的一個方式不侷限於此。例如，根據情況或狀況，也可以使用包含Si(矽)、Ge(鍺)、SiGe(矽鍺)、GaAs(砷化鎵)等的材料形成電晶體490等的通道形成區、其附近、源極區及汲極區等。
例如在本說明書等中，可以使用各種基板形成電晶體490等的電晶體。對基板的種類沒有特別的限制。作為該基板的一個例子，例如可以使用半導體基板(例如，單晶基板或矽基板)、SOI基板、玻璃基板、石英基板、塑膠基板、金屬基板、不鏽鋼基板、具有不鏽鋼箔的基板、鎢基板、具有鎢箔的基板、撓性基板、貼合薄膜、包含纖維狀的材料的紙或者基材薄膜等。作為玻璃基板的一個例子，有鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鈉鈣玻璃等。作為撓性基板、貼合薄膜、基材薄膜等，可以舉出如下例子。例如可以舉出以聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)為代表的塑膠。或者，作為一個例子，可以舉出丙烯酸樹脂等合成樹脂等。或者，作為一個例子，可以舉出聚丙烯、聚酯、聚氟化乙烯或聚氯乙烯等。或者，作為一個例子，可以舉出聚醯胺、聚醯亞胺、芳族聚醯胺、環氧樹脂、無機蒸鍍薄膜、紙類等。尤其是，藉由使用半導體基板、單晶基板或SOI基板等製造電晶體，可以製造特性、尺寸
或形狀等的不均勻性小、電流能力高且尺寸小的電晶體。當利用上述電晶體構成電路時，可以實現電路的低功耗化或電路的高集成化。
另外，也可以作為基板使用撓性基板，並在撓性基板上直接形成電晶體。或者，也可以在基板與電晶體之間設置剝離層。剝離層可以在如下情況下使用：在剝離層上製造半導體裝置的一部分或全部，然後將其從基板分離並轉置到其他基板上的情況。此時，也可以將電晶體轉置到耐熱性低的基板或撓性基板上。另外，作為上述剝離層，例如可以使用鎢膜與氧化矽膜的無機膜的層疊結構或基板上形成有聚醯亞胺等有機樹脂膜的結構等。
也就是說，也可以使用一個基板來形成電晶體，然後將電晶體轉置到另一個基板上。作為電晶體被轉置的基板，不僅可以使用上述可以形成電晶體的基板，還可以使用紙基板、玻璃紙基板、芳族聚醯胺薄膜基板、聚醯亞胺薄膜基板、石材基板、木材基板、布基板(包括天然纖維(絲、棉、麻)、合成纖維(尼龍、聚氨酯、聚酯)或再生纖維(醋酯纖維、銅氨纖維、人造纖維、再生聚酯)等)、皮革基板、橡皮基板等。藉由使用上述基板，可以實現特性良好的電晶體的形成、耗電量低的電晶體的形成、不易損壞的裝置的製造、耐熱性的提高、輕量化或薄型化。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
使用圖21說明根據本發明的一個方式的記憶體裝置的結構的一個例子。
圖21所示的記憶體裝置600包括記憶單元陣列及感測放大器陳列610、行驅動器620、列驅動器630、輸出電路640、以及控制邏輯電路650。
對記憶體裝置600從外部輸入控制信號(CE、WE、RE)、位址信號ADDR、以及資料信號WDATA等。位址信號ADDR被輸入到行解碼器621及列解碼器631。資料信號WDATA被輸入到寫入電路633。控制信號被輸入到控制邏輯電路650。
對記憶體裝置600從外部供應作為電源電壓的低電源電位VSS及高電源電位VDD等。
記憶單元陣列及感測放大器陳列610是以二維方式配置記憶單元及感測放大器塊而構成的。作為記憶單元及感測放大器塊，可以適當地使用本說明書中所示的其他實施方式的結構。例如，圖1A和1B及圖2所示的記憶體裝置500以二維方式配置。行驅動器620與記憶單元陣列及感測放大器陳列610藉由字線WLUL(i)、WLUR(i)(i是1以上且kU以下的整數，kU是1以上的整數)、字線WLDL(j)、WLDR(j)(j是1以上且kD以下的整數，kD是1以上的整數)、佈線ISOU、ISOD、CS、EQ、NACT、PACT等彼此連接。這些佈線由行驅動器620驅動。列驅動器630與記憶單元陣列及感測放大器陳列610藉由資料線DLL、DLR等彼此連接。資料線由感測放大器塊或列驅動器630驅動。
佈線CS可以以使多個感測放大器塊的列中的一個列驅動的方式由列驅動器630驅動。
行驅動器620包括行解碼器621。位址信號ADDR及控制邏輯電路650的輸出被輸入到行驅動器620。行驅動器620對連接於記憶單元陣列及感測放大器陳列610的字線及控制感測放大器的佈線ISOU、ISOD、以及CS等輸出信號。行解碼器621根據地址信號ADDR選擇進行讀出及寫入的記憶單元所存在的行。
列驅動器630包括列解碼器631、讀出電路632、以及寫入
電路633。位址信號ADDR、資料信號WDATA、以及控制邏輯電路650的輸出被輸入到列驅動器630。列解碼器631根據地址信號ADDR選擇進行讀出及寫入的列。讀出電路632包括感測放大器(也稱為主放大器)，檢測並放大資料線DLL、DLR的電位而對輸出電路640輸出資料。讀出電路632也可以具有容納資料的功能。寫入電路633根據被輸入的資料信號WDATA對資料線DLL、DLR輸出進行寫入的資料。也可以包括具有對資料線進行預充電的功能的預充電電路。
輸出電路640將從讀出電路632輸出的資料作為數位資料信號RDATA輸出到記憶體裝置600的外部。
控制邏輯電路650對來自外部的輸入信號(CE、WE、RE)進行處理來生成控制行解碼器621及列解碼器631的信號等。CE是晶片使能信號，WE是寫入使能信號，並且RE是讀出使能信號。控制邏輯電路650所處理的信號不侷限於此，根據必要而輸入其他控制信號即可。
注意，根據需要可以適當地使用上述各電路或各信號。
根據本發明的一個方式的記憶體裝置藉由使用本說明書所示的其他實施方式，例如圖1A和1B以及圖2所示的記憶體裝置500，可以減小電容器C的電容，並且可以實現以二維方式高效地配置的記憶單元陳列及感測放大器陳列610。其結果，可以提供包括能夠降低耗電量的電路的記憶體裝置、包括能夠提高工作速度的電路的記憶體裝置或者小型記憶體裝置。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
電晶體490可以採用各種各樣的結構。在本實施方式中，為了便於理解，
將電晶體490和其附近的區域示於圖22A至圖24B。
圖22A是表示電晶體490的結構的一個例子的俯視圖。圖22B示出沿著圖22A的點劃線F1-F2及點劃線F3-F4切斷的剖面圖的一個例子。另外，在圖22A中，為了明確起見，省略一些構成要素如絕緣體等。
雖然在圖9中示出了電晶體490的用作源極及汲極的導電體416a及導電體416b只與半導體406b的頂面接觸的例子，但是電晶體490的結構不侷限於此。例如，如圖22A和22B所示那樣，也可以採用導電體416a及導電體416b與半導體406b的頂面及側面、絕緣體432的頂面等接觸的結構。
圖22A和22B所示的結構的電晶體與圖9所示的電晶體490同樣地具有導電體420在通道寬度方向上電圍繞半導體406b並圍繞半導體406b的頂面及側面的結構。就是說，圖22A和22B所示的結構的電晶體具有s-channel結構。關於s-channel結構，可以參照前面的實施方式的說明。藉由採用s-channel結構，即使是微型電晶體，也能夠得到優良的電特性諸如高通態電流、低次臨界擺幅值、以及低關態電流等。
在圖22A和22B所示的結構的電晶體中，導電體416a及導電體416b與半導體406a的側面、半導體406b的頂面及側面接觸。此外，半導體406c與半導體406a的側面、半導體406b的頂面及側面、導電體416a的頂面及側面、導電體416b的頂面及側面接觸。
在與導電體416a及導電體416b接觸的半導體406b中，有時由於氫進入氧缺陷的位點中而形成施體能階，而具有N通道型導電區域。有時，將氫進入氧缺陷的位點中的狀態記載為VOH。其結果，因為電流流過N通道型導電區域所以可以得到優良的通態電流。
圖23A是示出電晶體490的結構的一個例子的俯視圖。圖
23B示出沿著圖23A的點劃線G1-G2及點劃線G3-G4切斷的剖面圖的一個例子。另外，在圖23A中，為了明確起見，省略一些構成要素如絕緣體等。
圖23A和23B所示的電晶體490包括：絕緣體442上的導電體421；絕緣體442及導電體421上的具有凸部的絕緣體432；絕緣體432的凸部上的半導體406a；半導體406a上的半導體406b；半導體406b上的半導體406c；與半導體406a、半導體406b以及半導體406c接觸並隔開間隔地配置的導電體416a及導電體416b；半導體406c、導電體416a以及導電體416b上的絕緣體411；絕緣體411上的導電體420；導電體416a、導電體416b、絕緣體411以及導電體420上的絕緣體452；以及絕緣體452上的絕緣體464。
絕緣體411在G3-G4間的剖面上至少與半導體406b的側面接觸。導電體420在G3-G4間的剖面上至少隔著絕緣體411面對半導體406b的頂面及側面。另外，導電體421隔著絕緣體432面對半導體406b的底面。在電晶體490中，絕緣體432也可以不具有凸部。電晶體490也可以不包括半導體406c，也可以不包括絕緣體452，並且也可以不包括絕緣體464。
在圖23A和23B所示的電晶體490中，只有其一部分的結構不同於圖22A和22B所示的電晶體490。明確而言，圖23A和23B所示的電晶體490的半導體406a、半導體406b及半導體406c的結構不同於圖22A和22B所示的電晶體490的半導體406a、半導體406b及半導體406c的結構。因此，關於圖23A和23B所示的電晶體，可以適當地參照圖22A和22B所示的電晶體的說明。
圖24A是示出電晶體490的結構的一個例子的俯視圖。圖24B示出沿著圖24A的點劃線H1-H2及點劃線H3-H4切斷的剖面圖的一個例子。另外，在圖24A中，為了明確起見，省略一些構成要素如絕緣體等。
在圖24A和24B所示的電晶體490中，只有其一部分的結
構不同於圖22A和22B所示的電晶體490。明確而言，在圖24A和24B所示的電晶體490中，在導電體416a、416b上分別設置有絕緣體417a、417b。因此，在圖24A和24B所示的電晶體490中，閘極(導電體420)與源極或汲極(導電體416a或導電體416b)之間的電容比圖22A和22B所示的電晶體490小。其結果，可以得到開關速度快或者開關所需要的時間短的電晶體490。
圖24A和24B所示的電晶體490的其他部分與圖22A和22B所示的電晶體490相同。因此，關於圖24A和24B所示的電晶體490，可以適當地參照圖22A和22B所示的電晶體的說明。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
下面，說明可用於半導體406a、半導體406b及半導體406c等的氧化物半導體的結構。注意，在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體大致分為非單晶氧化物半導體和單晶氧化物半導體。非單晶氧化物半導體包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、微晶氧化物半導體及非晶氧化物半導體等。
首先，對CAAC-OS進行說明。
CAAC-OS是包含呈c軸配向的多個結晶部的氧化物半導體之一。
藉由利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS的明視野影像及繞射圖案的複合分析影像(也稱為高解析度TEM影像)，可以確認到多個結晶部。另一方面，在高解析度
TEM影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS中，不容易發生由晶界引起的電子移動率的下降。
根據從大致平行於樣本面的方向觀察的CAAC-OS的剖面的高解析度TEM影像可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著其上形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凹凸的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的平面的高解析度TEM影像可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
例如，在CAAC-OS的剖面的高解析度TEM影像中觀察局部性的傳立葉變換影像，直徑大致為4nm的靠近的多個區域中c軸的角度有時為14.3°、16.6°、26.4°等而逐漸地連續變化。另外，在其他的靠近的多個區域中，c軸的方向有時與該逐漸地連續變化的c軸不同。由此可知，在此情況下，其他的靠近的多個區域包括不同的晶粒。例如，在其他的靠近的多個區域中，c軸的角度有時為-18.3°、-17.6°、-15.9°等而逐漸地連續變化。
另外，在CAAC-OS膜的電子繞射圖案中，觀察到表示配向性的斑點(亮點)。例如，在使用例如為1nm以上且30nm以下的電子束獲得的CAAC-OS膜的頂面的電子繞射圖案(也稱為奈米束電子繞射圖案)中，觀察到斑點。例如觀察到位於六邊形的頂點的斑點。這是呈現c軸配向的繞射圖案。
由剖面的高解析度TEM影像及平面的高解析度TEM影像可知，CAAC-OS的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS的一部分中含有不具有c軸配向性的結晶。較佳的是，在CAAC-OS中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS是雜質濃度低的氧化物半導體。雜質是指氫、碳、矽和過渡金屬元素等氧化物半導體的主要成分以外的元素。尤其是，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧而打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(分子半徑)大，所以如果其被包含在氧化物半導體內，也會打亂氧化物半導體的原子排列，導致結晶性下降。此外，包含在氧化物半導體中的雜質有時會成為載子陷阱或載子發生源。
另外，CAAC-OS是缺陷態密度低的氧化物半導體。例如，氧化物半導體中的氧缺陷有時會成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺陷的個數少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體具有較少的載子發生源，因此可以具有較低的載子密
度。因此，使用該氧化物半導體的電晶體很少具有負臨界電壓的電特性(也稱為常開啟(normally-on)特性)。此外，高純度本質或實質上高純度本質的氧化物半導體具有較少的載子陷阱。因此，使用該氧化物半導體的電晶體的電特性變動小，而成為高可靠性電晶體。此外，被氧化物半導體的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接下來，說明微晶氧化物半導體。
在微晶氧化物半導體的高解析度TEM影像中有觀察到結晶部的區域及觀察不到明確的結晶部的區域。微晶氧化物半導體中含有的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)。另外，例如在nc-OS的高解析度TEM影像中，有時觀察不到明確的晶界。
nc-OS在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS在某些分析方法中與非晶氧化物半導體沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS進行使用其束徑比結晶部大(例如，50nm以上)的電子射
線的電子繞射(選區域電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS進行使用其束徑近於結晶部或者比結晶部小的奈米束電子射線的電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
nc-OS是其規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比非晶氧化物半導體低。但是，nc-OS在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。
接著，對非晶氧化物半導體進行說明。
非晶氧化物半導體是具有無序的原子排列並不具有結晶部的氧化物半導體。其一個例子為具有如石英那樣的無定形態的氧化物半導體。
在非晶氧化物半導體的高解析度TEM影像中，觀察不到結晶部。
使用XRD裝置對非晶氧化物半導體進行結構分析。當利用out-of-plane法分析時，檢測不到表示結晶面的峰值。另外，在非晶氧化物半導體的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。
此外，氧化物半導體有時具有呈現nc-OS膜與非晶氧化物半導體之間的物性的結構。將具有這種結構的氧化物半導體特別稱為amorphous-like氧化物半導體(a-like OS：amorphous-like Oxide Semiconductor)。
在a-like OS的高解析度TEM影像中，有時觀察到空洞(也稱為空隙)。此外，在a-like OS的高解析度TEM影像中，有明確地確認到
結晶部的區域及確認不到結晶部的區域。有時TEM觀察中的微量的電子照射引起a-like OS的晶化，由此發生結晶部的生長。另一方面，若是優質的nc-OS，則幾乎沒有TEM觀察中的微量的電子照射所引起的晶化。
此外，a-like OS及nc-OS的結晶部的尺寸可以使用高解析度TEM影像測量。例如，InGaZnO4結晶具有層狀結構，在In-O層之間具有兩個Ga-Zn-O層。InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的九個層在c軸方向上以層狀層疊的結構。因此，這些彼此相鄰的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)大致相等，由結晶結構分析求出其值為0.29nm。因此，重點觀察高解析度TEM影像中的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的部分中，每一個晶格條紋對應於InGaZnO4結晶的a-b面。
另外，有時氧化物半導體膜的密度因結構而不同。例如，當已知某個氧化物半導體膜的組成時，藉由對該氧化物半導體膜的密度與具有與該氧化物半導體膜相同組成的單晶氧化物半導體膜的密度進行比較，可以估計該氧化物半導體膜的結構。例如，a-like OS膜密度為單晶氧化物半導體膜的密度的78.6%以上且低於92.3%。另外，例如nc-OS膜密度及CAAC-OS膜密度為單晶氧化物半導體膜的密度的92.3%以上且低於100%。注意，形成其密度低於單晶氧化物半導體膜的78%的氧化物半導體膜是很困難的。
使用具體例子對上述內容進行情況。例如，在滿足In：Ga：Zn=1：1：1[原子數比]的氧化物半導體膜中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如在滿足In：Ga：Zn=1：1：1[原子數比]的氧化物半導體膜中，a-like OS膜的密度為5.0g/cm3以上且低於5.9/cm3。另外，例如在滿足In：Ga：Zn=1：1：1[原子數比]的氧化物半導體膜中，nc-SO膜的
密度以及CAAC-OS膜的密度為5.9g/cm3以上且低於6.3/cm3。
此外，有時不存在具有相同組成的單晶氧化物半導體膜。此時，藉由以任意比例組合具有不同組成的單晶氧化物半導體膜，能夠算出相當於具有所需組成的單晶氧化物半導體膜的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均計算所希望的組成的單晶氧化物半導體的密度即可。注意，密度較佳藉由組合儘可能少的種類的單晶氧化物半導體膜來算出。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、a-like OS膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
以上是可用於半導體406a、半導體406b及半導體406c等的氧化物半導體的結構。
接下來，說明可用於半導體406a、半導體406b及半導體406c等的半導體的其他構成要素。
可用於半導體406b的氧化物半導體例如是包含銦的氧化物半導體。例如，在半導體406b包含銦時，其載子移動率(電子移動率)得到提高。此外，半導體406b較佳為包含元素M。元素M較佳是鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、釔、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢等。注意，作為元素M有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。或者，元素M例如是具有增大氧化物半導體的能隙的功能的元素。此外，半導體406b較佳為包含鋅。當氧化物半導體包含鋅時，有時容易晶化。
作為半導體406b例如使用能隙大的氧化物。半導體406b的
能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
因為氧化物半導體是能隙大，電子不容易被激發，電洞的有效質量大的半導體，所以使用氧化物半導體的電晶體與使用矽等的一般的電晶體相比有時不容易發生突崩潰(avalanche breakdown)等。因此，例如有時可以抑制起因於突崩潰的熱載子劣化等。因此，可以提高汲極耐壓，由此能夠以更高汲極電壓驅動電晶體。因此，有時可以使浮動節點保持更高電壓，即更多狀態而提高儲存密度。
半導體406a、半導體406b及半導體406c較佳為至少包含銦。另外，在半導體406a是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In為低於50atomic%，M為50atomic%以上，更佳的是：In為低於25atomic%，M為75atomic%以上。此外，在半導體406b是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In為25atomic%以上，M為低於75atomic%，更佳的是：In為34atomic%以上，M為低於66atomic%。此外，在半導體406c是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In為低於50atomic%，M為50atomic%以上，更佳的是：In為低於25atomic%，M為75atomic%以上。另外，半導體406c也可以使用與半導體406a相同的種類的氧化物。
作為半導體406b使用其電子親和力大於半導體406a及半導體406c的氧化物。例如，作為半導體406b使用如下氧化物，該氧化物的電子親和力比半導體406a及半導體406c大0.07eV以上且1.3eV以下，較佳大0.1eV以上且0.7eV以下，更佳大0.15eV以上且0.4eV以下。注意，電子親和力是真空能階和導帶底之間的能量差。
注意，銦鎵氧化物的電子親和力小，其氧阻擋性高。因此，
半導體406c較佳為包含銦鎵氧化物。鎵原子的比率[In/(In+Ga)]例如為70%以上，較佳為80%以上，更佳為90%以上。
此時，若對閘極施加電場，通道則形成在半導體406a、半導體406b和半導體406c當中的電子親和力最大的半導體406b中。因此，可以提高電晶體的場效移動率。在此，因為半導體406b與半導體406c如後面所述構成元素相同，所以幾乎沒有發生介面散射。
在此，有時在半導體406a與半導體406b之間具有半導體406a和半導體406b的混合區域。另外，有時在半導體406b與半導體406c之間具有半導體406b和半導體406c的混合區域。混合區域的介面態密度較低。因此，在半導體406a、半導體406b和半導體406c的疊層體的能帶結構中，各層之間的介面及介面附近的能量連續地變化(也稱為連續接合)。圖25A為依次層疊半導體406a、半導體406b以及半導體406c時的剖面圖。圖25B示出圖25A的點劃線K1-K2之間的導帶底的能量(Ec)，示出半導體406c的電子親和力比半導體406a大的情況。圖25C示出半導體406c的電子親和力比半導體406a小的情況。
此時，電子不是在半導體406a及半導體406c中而主要在半導體406b中移動。如上所述，藉由降低半導體406a與半導體406b的介面處的介面態密度、半導體406b與半導體406c的介面處的介面態密度，在半導體406b中妨礙電子移動的情況減少，從而可以提高電晶體的通態電流。
例如，半導體406a及半導體406c是由構成半導體406b的氧之外的元素中的一種以上或兩種以上構成的氧化物半導體。因為半導體406a及半導體406c由構成半導體406b的氧之外的元素中的一種以上或兩種以上構成，所以不容易在半導體406a與半導體406b的介面以及半導體406b與半導體406c的介面處形成介面能階。
半導體406a、半導體406b及半導體406c較佳為不包含尖晶石型結晶結構或者尖晶石型結晶結構很少。另外，半導體406a、半導體406b及半導體406c較佳為CAAC-OS。
例如，藉由將包括c軸配向的多個結晶部的CAAC-OS用作半導體406a，層疊在其上的半導體406b在與半導體406a之間的介面附近也可以形成具有良好的c軸配向的區域。
另外，半導體406b較佳為氧缺損得到減少的半導體。
例如，在半導體406b具有氧缺陷(也記為“VO”)的情況下，有時因為氫進入該氧缺陷位點而形成施體能階。下面，有時將氫進入該氧缺陷位點的狀態記為“VOH”。由於VOH使電子散射，所以會成為降低電晶體的通態電流的原因。另外，氧缺陷位點會在氧進入的情況比氫進入的情況下更加穩定。因此，藉由降低半導體406b中的氧缺陷，有時能夠提高電晶體的通態電流。
為了減少半導體406b的氧缺陷，例如採用將包含於絕緣體432中的過剩氧經過半導體406a移動到半導體406b的方法等。此時，半導體406a較佳為具有氧透過性的層(使氧經過或透過的層)。
氧藉由加熱處理等從絕緣體432被釋放而引入到半導體406a中。另外，氧有時游離地存在於半導體406a中的原子之間或與氧等鍵合而存在。半導體406a的密度越低，即原子之間的間隙越多，氧透過性越高。此外，例如，在半導體406a具有層狀的結晶結構且氧不容易穿過層而移動的情況下，半導體406a較佳為具有適當低的結晶性的層。
此外，為了提高電晶體的通態電流，半導體406c的厚度越小越較佳。例如，半導體406c具有其厚度為低於10nm，較佳為5nm以下，更較佳為3nm以下的區域即可。另一方面，半導體406c具有阻擋構成相鄰
的絕緣體的氧之外的元素(氫、矽等)侵入形成有通道的半導體406b中的功能。因此，半導體406c較佳為具有一定程度的厚度。例如，半導體406c具有其厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域即可。另外，為了抑制從絕緣體432等釋放的氧向外擴散，半導體406c較佳為具有阻擋氧的性質。
此外，為了提高可靠性，較佳使半導體406a變厚並使半導體406c變薄。例如，半導體406a具有其厚度例如為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上的區域即可。藉由將半導體406a形成為厚，可以拉開從相鄰的絕緣體和半導體406a的介面到形成有通道的半導體406b的距離。注意，因為半導體裝置的生產率可能會下降，所以半導體406a具有其厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域即可。
例如在半導體406b與半導體406a之間具有藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)得到的矽濃度為低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於2×1018atoms/cm3的區域。此外，在半導體406b與半導體406c之間具有藉由SIMS得到的矽濃度為低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於2×1018atoms/cm3的區域。
此外，為了降低半導體406b的氫濃度，較佳為降低半導體406a及半導體406c的氫濃度。半導體406a及半導體406c具有藉由SIMS得到的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下的區域。此外，為了降低半導體406b的氮濃度，較佳為降低半導體406a及半導體406c的氮濃度。半導體406a及半導體406c具有藉由SIMS得到的氮濃度為低於
5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下的區域。
當作為半導體膜406c使用氧化鎵時，可以防止半導體406b中的In擴散到閘極絕緣體，所以可以減少電晶體的洩漏電流。
例如，作為半導體406a及半導體406c，在使用由濺射法形成的In-Ga-Zn氧化物的情況下，在半導體406a及半導體406c的成膜時，可以使用In-Ga-Zn氧化物(In：Ga：Zn=1：3：2[原子個數比])的靶材。成膜條件例如採用如下條件即可：作為成膜氣體使用30sccm的氬氣、15sccm的氧氣；壓力為0.4Pa；基板溫度為200℃；DC功率為0.5kW。
另外，當作為半導體406b使用CAAC-OS膜時，在半導體406b的成膜時較佳為使用包含In-Ga-Zn氧化物(In：Ga：Zn=1：1：1[原子數比])的多晶靶材。成膜條件例如可以採用如下條件：作為成膜氣體使用30sccm的氬氣、15sccm的氧氣；壓力為0.4Pa；基板溫度為300℃；DC功率為0.5kW。
以上是可用於半導體406a、半導體406b及半導體406c等的氧化物半導體的結構以及其他要素。藉由將上述那樣的氧化物半導體用於半導體406a、半導體406b及半導體406c等，電晶體490可以得到良好的電特性。例如，電晶體490可以得到良好的次臨界值特性及極小的關態電流。另外，還可以得到大通態電流以及良好的開關特性。另外，還可以得到高耐壓性。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
在本實施方式中，參照圖26A至圖27F說明將上述實施方式所說明的記憶
體裝置應用於電子構件的例子及具備該電子構件的電子裝置的例子。
在圖26A中，說明將本發明的一個方式的記憶體裝置應用於電子構件的例子。注意，電子構件也被稱為半導體封裝或IC用封裝。該電子構件根據端子取出方向和端子的形狀存在多個規格和名稱。於是，在實施方式中，說明其一個例子。
藉由組裝製程(後面的製程)，並且藉由在印刷電路板上組合多個能夠裝卸的構件，完成電子構件。參照圖26A說明組裝製程(後面的製程)。
在由前面的製程得到的元件基板完成之後，研磨基板的背面(步驟P1)。藉由在此步驟使基板薄膜化，可以減少在前面的製程中產生的基板的翹曲等，而實現構件的小型化。
進行研磨基板的背面並將基板分成多個晶片的切割(dicing)製程。並且，進行如下晶片接合(die bonding)製程(步驟P2)：拾取被切割的各晶片，並將其安裝且接合於引線框架上。該晶片接合製程中的晶片與引線框架的接合可以適當地根據產品選擇合適的方法，如利用樹脂的接合或利用膠帶的接合等。另外，該晶片接合製程中的晶片與引線框架的接合可以在插入物(interposer)上安裝晶片來進行。
接著，進行將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接的打線接合(wire bonding)(步驟P3)。作為金屬細線可以使用銀線或金線。此外，打線接合可以使用球焊(ball bonding)或楔結合(wedge bonding)。
實施由環氧樹脂等密封進行了打線接合的晶片的模塑(molding)製程(步驟P4)。藉由進行模塑製程，使電子構件的內部被樹脂填充，可以減輕機械外力所導致的對安裝於電子構件內部的電路部及金屬細線的損傷，還可以降低因水分或灰塵而導致的特性劣化。
接著，對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加工(步驟P5)。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行銲錫。
接著，對封裝表面實施印字處理(marking)(步驟P6)。並且藉由最後的檢驗步驟(步驟P7)完成電子構件。
上面說明的電子構件可以包括本發明的記憶體裝置。其結果，可以提供一種能夠降低耗電量、提高工作速度且實現小型的電子構件。
圖26B示出完成的電子構件的透視示意圖。在圖26B中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)的透視示意圖。圖26B所示的電子構件700包括引線701及電路部703。圖26B所示的電子構件700例如安裝於印刷電路板702。藉由組合多個這樣的電子構件700並使其在印刷電路板702上彼此電連接，來完成安裝有電子構件的基板(電路板704)。完成的電路基板704設置於電子裝置等的內部。
上述電子構件可以用於顯示裝置、個人電腦、具備儲存介質的影像再現裝置(典型地是，能夠再現如DVD(Digital Versatile Disc：數位影音光碟)等儲存介質並具有能夠顯示其影像的顯示器的裝置)等電子裝置。此外，作為可以使用上述電子構件的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器終端、手錶型資訊終端、筆記本式電腦、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭盔顯示器)、導航系統、音頻再生裝置(車載音響、數位聲訊播放機等)、影印機、傳真機、印表機、複合式印表機、自動取款機(ATM)、自動販賣機、汽車等。
圖27A示出一種可攜式遊戲機，該可攜式遊戲機包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵
907以及觸控筆908等。注意，雖然圖27A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖27B示出可攜式資訊終端，該可攜式資訊終端包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、連接部915以及操作鍵916等。第一顯示部913設置在第一外殼911中，第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，由連接部915可以改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置被稱為光感測器的光電轉換元件來附加位置輸入功能。
圖27C示出視頻攝影機，該視頻攝影機包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945以及連接部946等。操作鍵944及透鏡945設置在第一外殼941中，顯示部943設置在第二外殼942中。而且，第一外殼941和第二外殼942由連接部946連接，由連接部946可以改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖27D示出手錶型資訊終端的一個例子，該手錶型資訊終端包括外殼931、顯示部932、腕帶933、表扣934、操作按鈕935、輸入/輸出端子936等。該資訊終端可以執行行動電話、電子郵件、文章的閱讀及編寫、音樂播放、網路通訊、電腦遊戲等各種應用程式。顯示部932的顯示面彎曲，能夠沿著彎曲的顯示面進行顯示。另外，顯示部932具備觸控感測器，可以用手指或觸控筆等觸摸畫面來進行操作。另外，資訊終端
可以執行被通信標準化的近距離無線通訊。另外，資訊終端具備輸入/輸出端子936，可以藉由連接器直接向其他資訊終端發送資料或從其他資訊終端接收資料。
圖27E示出筆記本式個人電腦，該筆記本式個人電腦包括外殼921、顯示部922、鍵盤923、指向裝置924等。
圖27F示出汽車，該汽車包括車體951、車輪952、儀表板953及燈954等。該汽車還包括各種車載感測器、電池、或控制各種車載感測器、電池的電子構件等。
藉由將包括本發明的一個方式的記憶體裝置且實現低耗電量化、高速化或小型化的電子構件適用於上述電子裝置，可以提供一種能夠降低耗電量、提高工作速度且實現小型的電子裝置。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
在本說明書中，例如當導電性充分低時，有時即使表示為“半導體”也具有“絕緣體”的特性。此外，“半導體”和“絕緣體”的境界模糊，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“絕緣體”。同樣地，有時可以將本說明書所記載的“絕緣體”換稱為“半導體”。
另外，例如當導電性充分高時，有時即使表示為“半導體”也具有“導電體”的特性。此外，“半導體”和“導電體”的境界模糊，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“導電體”。同樣地，有時可以將本說明書所記載的“導電體”換稱為“半導體”。
在本說明書中，半導體的雜質例如是指半導體的主要成分之
外的元素。例如，濃度為低於0.1atomic%的元素是雜質。有時由於包含雜質而例如導致在半導體中形成DOS(Density of State：態密度)，載子移動率降低或結晶性降低等。在半導體是氧化物半導體時，作為改變半導體特性的雜質，例如有第1族元素、第2族元素、第14族元素、第15族元素或主要成分之外的過渡金屬等，尤其是，例如有氫(包含在水中)、鋰、鈉、矽、硼、磷、碳、氮等。在氧化物半導體中，有時例如由於氫等雜質的混入導致氧缺陷的產生。此外，在半導體是矽時，作為改變半導體特性的雜質，例如有氧、除氫之外的第1族元素、第2族元素、第13族元素、第15族元素等。
在本說明書中，在沒有特別的說明時，作為絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿和鉭中的一種以上的絕緣體的單層或疊層。或者，作為絕緣體也可以使用樹脂。例如，可以使用包含聚醯亞胺、聚醯胺、丙烯酸樹脂、矽酮等的樹脂。藉由使用樹脂，有時可以不需要對絕緣體的頂面進行平坦化處理。另外，因為藉由使用樹脂可以在短時間內形成較厚的膜，所以能夠提高生產率。作為絕緣體，較佳為使用包含氧化鋁、氮氧化矽、氮化矽、氧化鎵、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭的單層或疊層。
在本說明書中，在沒有特別的說明時，作為導電體，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用合金或化合物，可以使用包含鋁的導電體、包含銅和鈦的導電體、包含銅和錳的導電體、包含銦、錫和氧的導電體、包含鈦和氮的導電體等。
例如，在本說明書等中，當明確地記載“X與Y連接”時，
包括：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，也包括圖式或文中所示的連接關係以外的連接關係。
這裡使用的X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等)。
作為X與Y電連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)。另外，開關具有控制導通和關閉的功能。換言之，開關具有成為導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過的功能。或者，開關具有選擇並切換電流路徑的功能。
作為X與Y在功能上連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、伽瑪校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。
另外，當明確地記載為“X與Y電連接”時，包括如下情況：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況)；以及X與Y直接連接的情況(換
言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，明確地記載為“電連接”的情況與只明確地記載為“連接”的情況相同。
注意，例如，在電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接，電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況下以及在電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表現為如下。
例如，可以表現為“X、Y、電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)互相電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y依次電連接”。或者，可以表現為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y依次電連接”。或者，可以表現為“X藉由電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y依次設置為相互連接”。藉由使用與這種例子相同的表現方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或第二端子等)而決定技術範圍。注意，這種表現方法只是一個例子而已，不侷限於上述表現方法。在此，X、Y、Z1及Z2為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等)。
另外，在一個實施方式中描述的內容(也可以是其一部分的內容)可以應用於、組合於或者替換成在該實施方式中描述的其他內容(也可以是其一部分的內容)和/或在一個或多個其他實施方式中描述的內容(也可
以是其一部分的內容)。
注意，在實施方式中描述的內容是指在各實施方式中利用各種圖式的內容或在說明書的文章中所記載的內容。
另外，藉由在一個實施方式中示出的圖式(也可以是其一部分)與該圖式的其他部分、在該實施方式中示出的其他圖式(也可以是其一部分)和/或在一個或多個其他實施方式中示出的圖式(也可以是其一部分)組合，可以構成更多圖式。
另外，可以構成不包括說明書中的圖式或文章所未規定的內容的發明的一個方式。另外，當有某一個值的數值範圍的記載(上限值和下限值等)時，藉由任意縮小該範圍或者去除該範圍的一部分，可以構成去除該範圍的一部分的發明的一個方式。由此，例如，可以規定習知技術不包括在本發明的一個方式的技術範圍內。
作為具體例子，在記載有包括第一至第五電晶體的電路的電路圖。在該情況下，可以將該電路不包含第六電晶體的情況規定為發明。也可以將該電路不包含電容器的情況規定為發明。再者，可以將該電路不包含具有特定連接結構的第六電晶體的情況規定為發明。還可以將該電路不包含具有特定連接結構的電容器的情況規定為發明。例如，可以將不包括其閘極與第三電晶體的閘極連接的第六電晶體的情況規定為發明。例如，可以將不包括其第一電極與第三電晶體的閘極連接的電容器的情況規定為發明。
作為其他具體例子，在關於某一個值，例如記載有“某一個電壓較佳為3V以上且10V以下”。在該情況下，例如，可以將不包括該電壓為-2V以上且1V以下的情況規定為發明的一個方式。例如，可以將不包括該電壓為13V以上的情況規定為發明的一個方式。例如，可以將該電壓
為5V以上且8V以下的情況規定為發明。例如，可以將該電壓大約為9V的情況規定為發明。例如，可以將該電壓是3V以上且10V以下但不是9V的情況規定為發明。注意，即使記載有“某一個值較佳為某個範圍”、“某一個值最好滿足某個條件”，也不侷限於該記載。換而言之，“較佳”、“最好”等的記載並不一定規定該值。
作為其他具體例子，在關於某一個值，例如記載有“某一個電壓較佳為10V”。在該情況下，例如，可以將不包括該電壓為-2V以上且1V以下的情況規定為發明的一個方式。例如，可以將不包括該電壓為13V以上的情況規定為發明的一個方式。
作為其他具體例子，在關於某一個物質的性質，例如記載有“某一個膜為絕緣膜”。在該情況下，例如，可以將不包括該絕緣膜為有機絕緣膜的情況規定為發明的一個方式。例如，可以將不包括該絕緣膜為無機絕緣膜的情況規定為發明的一個方式。例如，可以將不包括該膜為導電膜的情況規定為發明的一個方式。例如，可以將不包括該膜為半導體膜的情況規定為發明的一個方式。
作為其他具體例子，在關於某一個層疊結構，例如記載有“在A膜與B膜之間設置有某一個膜”。在該情況下，例如，可以將不包括該膜為四層以上的疊層膜的情況規定為發明。例如，可以將不包括在A膜與該膜之間設置有導電膜的情況規定為發明。
另外，在本說明書等中，即使未指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻元件等)等所具有的所有端子的連接目標，所屬技術領域的普通技術人員有時也能夠構成發明的一個方式。就是說，可以說，即使未指定連接目標，發明的一個方式也是明確的。而且，當指定了連接目標的內容記載於本說明書等中時，有時可以判斷未指定連接目
標的發明的一個方式記載於本說明書等中。尤其是在考慮出多個端子連接目標的情況下，該端子的連接目標不必限定在指定的部分。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻元件等)等所具有的一部分的端子的連接目標，能夠構成發明的一個方式。
另外，在本說明書等中，只要至少指定某一個電路的連接目標，所屬技術領域的普通技術人員就有時可以構成發明。或者，只要至少指定某一個電路的功能，所屬技術領域的普通技術人員就有時可以構成發明。就是說，可以說，只要指定功能，發明的一個方式就是明確的。另外，有時可以判斷指定了功能的發明的一個方式記載於本說明書等中。因此，即使未指定某一個電路的功能，只要指定連接目標，就算是所公開的發明的一個方式，而可以構成發明的一個方式。另外，即使未指定某一個電路的連接目標，只要指定其功能，就算是所公開的發明的一個方式，而可以構成發明的一個方式。
注意，在本說明書等中，可以在某一個實施方式中示出的圖式或者文章中取出其一部分而構成發明的一個方式。從而，在記載有說明某一部分的圖式或者文章的情況下，取出圖式或者文章的一部分的內容也算是所公開的發明的一個方式，所以能夠構成發明的一個方式。並且，可以說該發明的一個方式是明確的。因此，例如，可以在記載有主動元件(電晶體、二極體等)、佈線、被動元件(電容器、電阻元件等)、導電層、絕緣層、半導體層、有機材料、無機材料、零件、裝置、工作方法、製造方法等中的一個或多個的圖式或者文章中，可以取出其一部分而構成發明的一個方式。例如，可以從由N個(N是整數)電路元件(電晶體、電容器等)構成的電路圖中取出M個(M是整數，M<N)電路元件(電晶體、電容器等)來構成發明的一個方式。作為其他例子，可以從由N個(N是整數)層構成的剖面圖
中取出M個(M是整數，M<N)層來構成發明的一個方式。再者，作為其他例子，可以從由N個(N是整數)要素構成的流程圖中取出M個(M是整數，M<N)要素來構成發明的一個方式。作為其他的例子，當從“A包括B、C、D、E或F”的記載中任意抽出一部分的要素時，可以構成“A包括B和E”、“A包括E和F”、“A包括C、E和F”或者“A包括B、C、D和E”等的發明的一個方式。
在本說明書等中，在某一個實施方式中示出的圖式或文章示出至少一個具體例子的情況下，所屬技術領域的普通技術人員可以很容易地理解一個事實就是由上述具體例子導出該具體例子的上位概念。從而，在某一個實施方式中示出的圖式或文章示出至少一個具體例子的情況下，該具體例子的上位概念也是所公開的發明的一個方式，可以構成發明的一個方式。並且，可以說該發明的一個方式是明確的。
另外，在本說明書等中，至少示於圖式中的內容(也可以是其一部分)是所公開的發明的一個方式，而可以構成發明的一個方式。因此，即使在文章中沒有某一個內容的描述，如果該內容示於圖式中，就可以說該內容是所公開的發明的一個方式，而可以構成發明的一個方式。同樣地，取出圖式的一部分的圖式也是所公開的發明的一個方式，而可以構成發明的一個方式。並且，可以說該發明的一個方式是明確的。
Claims (21)
- 一種半導體裝置，包括：多個記憶體裝置，該多個記憶體裝置的每一個包括：感測放大器；四個第一電晶體；該感測放大器上的第一絕緣膜；該第一絕緣膜上的四個位元線；該四個位元線上的第二絕緣膜；以及該第二絕緣膜上的具有第二電晶體和電容器的記憶單元，其中，在該多個記憶體裝置的每一個中：該四個位元線配置為兩個行和兩個列；並且該四個位元線分別藉由該四個第一電晶體與該感測放大器電連接。
- 一種記憶體裝置，包括：感測放大器；第一電晶體；第二電晶體；第三電晶體；第四電晶體；該感測放大器上的第一絕緣膜；該第一絕緣膜上的第一位元線；該第一絕緣膜上的第二位元線；該第一絕緣膜上的第三位元線；該第一絕緣膜上的第四位元線；該第一位元線、該第二位元線、該第三位元線以及該第四位元線的每個上的第二絕緣膜；該第二絕緣膜上具有第五電晶體和電容器的記憶單元；以及具有該感測放大器的多個感測放大器，其中，該第一位元線、該第二位元線、該第三位元線以及該第四位元線在一層中以兩個行和兩個列配置，該第一位元線藉由該第一電晶體與該感測放大器電連接，該第二位元線藉由該第二電晶體與該感測放大器電連接，該第三位元線藉由該第三電晶體與該感測放大器電連接，該第四位元線藉由該第四電晶體與該感測放大器電連接，並且其中該多個感測放大器以該第一位元線的長度以上的間距配置。
- 如申請專利範圍第1項所述之半導體裝置，其中，在該多個記憶體裝置的每一個中：該兩個列在第一方向上相鄰，並且該兩個行在垂直於該第一方向的第二方向上相鄰；並且該四個位元線在該第二方向上延伸。
- 如申請專利範圍第3項所述之半導體裝置，其中，該多個記憶體裝置的每一個還包括具有該感測放大器的多個感測放大器，其中該多個感測放大器在該第一方向上以兩個位元線的寬度以上的間距配置，並且其中該多個感測放大器在該第二方向上以一個位元線的長度以上的間距配置。
- 如申請專利範圍第1項所述之半導體裝置，其中，該多個記憶體裝置的每一個還包括：該記憶單元上的兩個資料線；以及兩個第三電晶體，並且，該兩個資料線分別藉由該兩個第三電晶體與該感測放大器電連接。
- 如申請專利範圍第1項所述之半導體裝置，其中該四個第一電晶體是矽電晶體。
- 如申請專利範圍第1項所述之半導體裝置，其中，該多個記憶體裝置的每一個還包括具有該記憶單元的多個記憶單元，並且，在該多個記憶體裝置的每一個中，分別與該四個位元線的每一個連接的該多個記憶單元的總數量是3至32。
- 如申請專利範圍第1項所述之半導體裝置，還包括形成該感測放大器和該記憶單元的基板，其中，該四個位元線其中之一在與該基板的頂面大致平行的方向上延伸，該感測放大器和該四個位元線其中之一重疊，並且，該四個位元線其中之一和該記憶單元重疊。
- 如申請專利範圍第1項所述之半導體裝置，其中，具有該感測放大器的層和具有該四個位元線的層在垂直方向上堆疊。
- 如申請專利範圍第2項所述之記憶體裝置，其中，該第一位元線、該第二位元線、該第三位元線以及該第四位元線在一方向上延伸。
- 一種半導體裝置，包括多個如申請專利範圍第2項所述之記憶體裝置，其中，該多個記憶體裝置以該第一位元線的寬度以上的間距配置。
- 如申請專利範圍第2項所述之記憶體裝置，其中，該記憶體裝置還包括：該記憶單元上的第一資料線和第二資料線；以及第六電晶體和第七電晶體，該第一資料線藉由該第六電晶體與該感測放大器電連接，並且該第二資料線藉由該第七電晶體與該感測放大器電連接。
- 如申請專利範圍第2項所述之記憶體裝置，其中，該第五電晶體是氧化物半導體電晶體。
- 如申請專利範圍第2項所述之記憶體裝置，其中，該多個第一電晶體、該第二電晶體、該第三電晶體以及該第四電晶體的每一個是矽電晶體。
- 如申請專利範圍第2項所述之記憶體裝置，其中，該記憶體裝置還包括具有該記憶單元的多個記憶單元，並且，與第一位元線、該第二位元線、該第三位元線以及該第四位元線連接的該多個記憶單元的總數量是3至32。
- 如申請專利範圍第2項所述之記憶體裝置，還包括形成該感測放大器和該記憶單元的基板，其中，該第一位元線在與該基板的頂面大致平行的方向上延伸，該感測放大器和該第一位元線重疊，並且，該第一位元線和該記憶單元重疊。
- 如申請專利範圍第2項所述之記憶體裝置，其中，該電容器的電容值為0.1fF至10fF。
- 一種電子裝置，包括：申請專利範圍第2項之記憶體裝置；以及印刷線路板。
- 如申請專利範圍第1項所述之半導體裝置，其中該第二電晶體是氧化物半導體電晶體。
- 如申請專利範圍第1項所述之半導體裝置，其中，該電容器的電容值為0.1fF至10fF。
- 一種電子裝置，包括：如申請專利範圍第1項所述之半導體裝置；以及印刷線路板。
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