CN113424310A - 具有错误检测功能的存储装置、半导体装置以及电子设备 - Google Patents

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Abstract

提供一种具有错误检测功能且其每单位面积的可存储数据量大的存储装置。使用形成在半导体衬底上的晶体管构成存储装置的驱动电路，使用薄膜晶体管构成存储装置的存储单元。可以在半导体衬底的上方层叠设置其中使用薄膜晶体管构成存储单元的层，可以增大每单位面积的可存储数据量。另外，因为可以使用薄膜晶体管构成存储装置所包括的外围电路的一部分，所以使用薄膜晶体管构成错误检测电路，将其层叠设置在半导体衬底的上方。

Description

具有错误检测功能的存储装置、半导体装置以及电子设备
技术领域
本发明的一个方式涉及一种存储装置。尤其是，本发明的一个方式涉及一种能够利用半导体特性而工作的存储装置。
另外，本发明的一个方式涉及一种半导体装置。在本说明书等中，半导体装置是指利用半导体特性的装置，例如是指包含半导体元件(晶体管、二极管、光电二极管等)的电路及具有该电路的装置等。在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置，例如，集成电路、具备集成电路的芯片、在其封装中容纳有芯片的电子构件、具备集成电路的电子设备都是半导体装置的例子。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或组合物(composition of matter)。
背景技术
DRAM(动态随机存取存储器)作为用于各种电子设备的存储装置(也称为存储器)被广泛地周知。DRAM的存储单元使用一个晶体管和一个电容元件构成，DRAM是将电荷储存在电容元件中来储存数据的存储器。
在DRAM等存储装置中，即使工作没有异常，由于宇宙射线等的影响而有时储存在存储单元中的数据也出现错误(差错)。为此，被称为“ECC(错误检测和纠正)存储器”的具有检测并纠正错误的功能的存储装置存在。ECC存储器用于不允许出错的电子设备，诸如在科学计算或金融机关中使用的计算机等。
另一方面，在被形成晶体管的沟道的区域(也称为沟道形成区域)中包含金属氧化物的晶体管(也称为氧化物半导体晶体管、OS晶体管)受到关注。例如，作为可用于晶体管的金属氧化物，已知In-Ga-Zn氧化物(也称为IGZO等)。
OS晶体管的处于关闭状态时的漏电流(也称为关态电流)极小(例如，参照非专利文献1、2)，因此通过将OS晶体管用于DRAM的存储单元，可以长时间保持储存在电容元件中的电荷。
另外，因为OS晶体管是薄膜晶体管，所以可以层叠设置OS晶体管。例如，专利文献1公开了如下结构：使用形成在半导体衬底上的晶体管构成DRAM的外围电路，在其上方层叠多个包括使用OS晶体管构成的DRAM的存储单元的层。通过层叠多个包括DRAM的存储单元的层，可以缩小DRAM的芯片面积。
此外，在本说明书等中，将在存储单元中使用OS晶体管的DRAM称为氧化物半导体DRAM或DOSRAM(注册商标，是指Dynamic Oxide Semiconductor Random Access Memory：动态氧化物半导体随机存取存储器)。
[先行技术文献]
[专利文献]
[专利文献1]美国专利申请公开第2012/0063208号说明书
[非专利文献]
[非专利文献1]S.Yamazaki et al.，“Properties of crystalline In-Ga-Zn-oxide semiconductor and its transistor characteristics，”Jpn.J.Appl.Phys.，vol.53，04ED18(2014).
[非专利文献2]K.Kato et al.，“Evaluation of Off-State CurrentCharacteristics of Transistor Using Oxide Semiconductor Material，Indium-Gallium-Zinc Oxide，”Jpn.J.Appl.Phys.，vol.51，021201(2012).
发明内容
发明所要解决的技术问题
一般而言，ECC存储器具有用来储存数据的存储区域、用来储存检错码或纠错码(也称为冗余位、校验位)的存储区域以及控制上述两个存储区域的存储器控制器。并且，ECC存储器在储存(也称为被写入)数据时计算出对应于要储存的数据的校验位，在储存数据的同时储存校验位。
在读出所储存的数据时，校验位与数据一起被读出。ECC存储器通过使用校验位对所读出的数据进行验证可以知道数据是否出现错误。或者，当所储存的数据出现错误时，ECC存储器可以利用校验位进行纠正。
换言之，以对不是ECC存储器的存储器追加的方式ECC存储器至少需要用来储存校验位的存储区域以及控制该存储区域的存储器控制器。
本发明的一个方式的目的之一是提供一种具有错误检测功能(具有用来储存校验位的存储区域，具有使用校验位知道所储存的数据是否出现错误的功能)的存储装置。另外，本发明的一个方式的目的之一是提供一种具有错误检测功能且其每单位面积的可存储数据量大的存储装置。
注意，本发明的一个方式并不需要实现所有上述目的，只要可以实现至少一个目的即可。另外，上述目的的记载不妨碍其他目的的存在。上述以外的目的自可从说明书、权利要求书、附图等的记载显而易见，且可以从说明书、权利要求书、附图等的记载中抽出上述以外的目的。
解决技术问题的手段
本发明的一个方式是一种存储装置，该存储装置包括：包括存储单元的第一元件层；包括错误检测电路的第二元件层；以及包括驱动电路的半导体衬底。第二元件层设置在半导体衬底和第一元件层之间。
另外，本发明的一个方式是一种存储装置，该存储装置包括：多个第一元件层；包括错误检测电路的第二元件层；以及包括驱动电路的半导体衬底。第二元件层设置在半导体衬底和第一元件层之间，多个第一元件层都包括存储单元，多个第一元件层层叠设置。
另外，在上述方式中，构成存储单元的晶体管以及构成错误检测电路的晶体管都在沟道形成区域中包含金属氧化物。
另外，在上述方式中，构成存储单元的晶体管以及构成错误检测电路的晶体管都包括前栅极和背栅极。
另外，在上述方式中，构成存储单元的晶体管以及构成错误检测电路的晶体管都在沟道形成区域中包含金属氧化物，构成存储单元的晶体管以及构成错误检测电路的晶体管都包括前栅极和背栅极。
另外，本发明的一个方式是一种存储装置，该存储装置包括第1至第N第一元件层(N是2以上的自然数)；第二元件层；以及半导体衬底。第K(K是1以上且N以下的整数)第一元件层中使用形成在第K第一元件层中的晶体管构成存储单元，第二元件层中使用形成在第二元件层中的晶体管构成错误检测电路，半导体衬底中使用形成在半导体衬底上的晶体管构成驱动电路。第二元件层层叠设置在半导体衬底的上方，第1第一元件层层叠设置在第二元件层的上方，第L(L是2以上且N以下的整数)第一元件层层叠设置在第L-1第一元件层的上方。
另外，在上述方式中，形成在第K第一元件层中的晶体管以及形成在第二元件层中的晶体管都在沟道形成区域中包含金属氧化物。
另外，在上述方式中，形成在第K第一元件层中的晶体管以及形成在第二元件层中的晶体管都包括前栅极及背栅极。
另外，在上述方式中，形成在第K第一元件层中的晶体管以及形成在第二元件层中的晶体管都在沟道形成区域中包含金属氧化物，形成在第K第一元件层中的晶体管以及形成在第二元件层中的晶体管都包括前栅极及背栅极。
发明效果
根据本发明的一个方式可以提供一种具有错误检测功能的存储装置。另外，根据本发明的一个方式可以提供一种具有错误检测功能且其每单位面积的可存储数据量大的存储装置。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。上述以外的效果自可从说明书、权利要求书、附图等的记载显而易见，且可以从说明书、权利要求书、附图等的记载中抽出上述以外的效果。
附图简要说明
图1A是示出存储装置的结构例子的方框图。图1B是示出存储装置的结构例子的示意图。
图2是示出存储装置的结构例子的示意图。
图3是示出存储装置的结构例子的电路图。
图4是示出存储装置的结构例子的示意图。
图5A、图5B是示出存储装置的结构例子的示意图。
图6A是示出校验位生成电路的结构例子的电路图。图6B是时序图。图6C是真值表。
图7A是示出错误检测电路的结构例子的电路图。图7B是时序图。
图8是真值表。
图9A是表示XOR电路的符号。图9B是示出XOR电路的结构例子的电路图。图9C是时序图。图9D是真值表。
图10A是表示NAND电路的符号。图10B是示出NAND电路的结构例子的电路图。图10C是时序图。图10D是真值表。
图11A是表示延迟电路的符号。图11B是示出延迟电路的结构例子的电路图。图11C是时序图。图11D是真值表。
图12是示出存储装置的结构例子的示意图。
图13是示出存储装置的结构例子的截面示意图。
图14A、图14B是示出晶体管的结构例子的截面示意图。
图15A至图15C是示出存储装置的结构例子的截面示意图。
图16是示出存储装置的结构例子的截面示意图。
图17是示出存储装置的结构例子的截面示意图。
图18A是示出存储装置的结构例子的俯视图。图18B、图18C是示出存储装置的结构例子的截面示意图。
图19A是说明IGZO的结晶结构的分类的图。图19B是说明石英玻璃的XRD谱的图。图19C是说明结晶IGZO的XRD谱的图。
图20A、图20B是说明电子构件的例子的示意图。
图21是示出电子设备的例子的图。
图22是示出各级类存储装置的图。
实施发明的方式
下面，参照附图对实施方式进行说明。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
下面所示的多个实施方式可以适当地组合。另外，当在一个实施方式中示出多个结构例子时，可以适当地相互组合这些结构例子。
本说明书的方框图示出在独立的方框中根据其功能进行分类的构成要素，但是，实际的构成要素难以根据功能被清楚地划分，一个构成要素有时具有多个功能。
在附图等中，为了方便起见，有时夸大表示大小、层的厚度或区域等。因此，本发明并不局限于附图中的尺寸。在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。
在附图等中，有时使用同一附图标记表示同一构成要素、具有相同功能的构成要素、由同一材料形成的构成要素或者同时形成的构成要素等，并且有时省略重复说明。
在本说明书等中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”调换为“绝缘层”。
在本说明书等中，“上”或“下”等表达配置的词句不局限于构成要素的位置关系为“直接在…之上”或“直接在…之下”。例如，“栅极绝缘层上的栅电极”包括在栅极绝缘层和栅电极之间包含另一构成要素的情况。
另外，本说明书等中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附记的，而不是用于在数目方面上进行限制。
另外，在本说明书等中，在使用同一符号表示多个构成要素时，尤其在需要区分它们时，有时对符号附加“_1”、“_2”、“[n]”、“[m，n]”等用于识别的符号。例如，将第二布线GL记载为布线GL[2]。
在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。这里，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻器、电感器、电容元件、其他具有各种功能的元件等。因此，即便记载为“电连接”，在实际电路中有时存在没有物理连接的部分而只是布线延伸的情况。
另外，在本说明书等中，“电极”或“布线”不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。
另外，在本说明书等中，电子电路中的“端子”是指进行电流或电位的输入(或输出)或者信号的接收(或发送)的部分。因此，布线或电极的一部分有时被用作端子。
另外，一般而言，“电容器”具有两个电极隔着绝缘体(电介质)彼此相对的结构。本说明书等包括“电容元件”为上述“电容器”的情况。换言之，本说明书等包括“电容元件”具有两个电极隔着绝缘体彼此相对的结构的情况、“电容元件”具有两个布线隔着绝缘体彼此相对的结构的情况或者“电容元件”具有两个布线隔着绝缘体配置的结构的情况。
注意，在本说明书等中，“电压”大多是指某个电位与基准电位(例如接地电位)之间的电位差。因此，电压和电位差可以互相调换。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区或漏电极)与源极(源极端子、源区或源电极)之间具有沟道形成区域，并且电流能够通过沟道形成区域流过漏极与源极之间。注意，在本说明书等中，沟道形成区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时互相调换。因此，在本说明书等中，源极和漏极可以相互调换。
另外，在本说明书等中，在没有特别的说明的情况下，关态电流是指晶体管处于关闭状态(也称为非导通状态、遮断状态)时的漏极电流。在没有特别的说明的情况下，在n沟道型晶体管中，关闭状态是指相对于源极的栅极的电压Vgs低于阈值电压Vth的状态，在p沟道型晶体管中，关闭状态是指相对于源极的栅极的电压Vgs高于阈值电压Vth的状态。也就是说，n沟道型晶体管的关态电流有时是指相对于源极的栅极的电压Vgs低于阈值电压Vth时的漏极电流。
在上述关态电流的说明中，可以将漏极换称为源极。也就是说，关态电流有时指晶体管处于关闭状态时的源极电流。另外，泄漏电流有时指与关态电流相同的意思。在本说明书等中，关态电流有时指在晶体管处于关闭状态时流在源极与漏极间的电流。
在本说明书等中，通态电流有时指在晶体管处于开启状态(也称为导通状态)时流在源极与漏极间的电流。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体等。
例如，在将金属氧化物用于晶体管的沟道形成区域的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物具有放大作用、整流作用和开关作用中的至少一个的情况下，可以将该金属氧化物称为金属氧化物半导体(metal oxidesemiconductor)。也就是说，可以将在沟道形成区域中包含金属氧化物的晶体管称为“氧化物半导体晶体管”、“OS晶体管”。
此外，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。将在后面说明金属氧化物的详细内容。
(实施方式1)
使用图1至图11说明本发明的一个方式的存储装置的结构例子。本发明的一个方式的存储装置是能够利用半导体特性而工作的存储装置，也称为存储器。
另外，本发明的一个方式的存储装置具有如下结构：包括形成于半导体衬底上的晶体管的层的上方层叠设置有多个包括OS晶体管的层。OS晶体管具有关态电流极小的特性。
<存储装置的方框图>
图1A是示出本发明的一个方式的存储装置10A的结构例子的方框图。注意，在本说明书等所说明的附图中，以箭头或线示出主要的信号的流动，有时省略电源线等。
存储装置10A包括外围电路20及存储单元阵列30。外围电路20包括行驱动器21、列驱动器22、以及设置有预充电电路24、读出放大器25、校验位生成电路54、错误检测电路55及开关电路23的元件层26(参照图3)。
行驱动器21具有对字线WL输出用来驱动存储单元阵列30的信号的功能。具体而言，行驱动器21具有对字线WL(在图1A中示出WL_1及WL_N。N为2以上的自然数)输出字信号的功能。行驱动器21有时被称为字线驱动电路。另外，行驱动器21包括用来根据所指定的地址选择字线WL的译码电路及缓冲器电路等。有时将字线WL简称为布线。
列驱动器22具有对位线BL输出用来驱动存储单元阵列30的信号的功能。具体而言，列驱动器22具有对位线BL(图1A中示出BL_1及BL_2)输出数据信号的功能。列驱动器22有时被称为位线驱动电路。另外，列驱动器22包括用来根据所指定的地址选择位线的译码电路等。注意，有时将位线BL简称为布线。另外，在附图中为了提高易见度，使用粗线或粗虚线示出位线BL。
对位线BL供应的数据信号相当于写入到存储单元的信号或从存储单元读出的信号。以数据信号为具有对应于数据1或数据0(也称为数据High或数据Low、数据H或数据L)的高电平或低电平的电位的二值信号进行说明。高电平的电位为VDD，低电平的电位为VSS或接地电位(GND)。另外，数据信号也可以是三值以上的多值。
除此之外，作为供应给位线BL的信号，还有用来读出数据的预充电电位等。将预充电电位例如可以设定为VDD/2。
存储单元阵列30例如包括N个(N为2以上的自然数)元件层34_1至34_N。元件层34_1包括一个以上的存储单元31_1。存储单元31_1包括晶体管32_1及电容器33_1。元件层34_N包括一个以上的存储单元31_N。存储单元31_N包括晶体管32_N及电容器33_N。
注意，将电容器有时称为电容元件。元件层是指设置有电容器或晶体管等元件的层，并且是指包括导电体、半导体及绝缘体等构件的层。
晶体管32_1至32_N被用作根据供应给字线WL_1至WL_N的字信号其导通状态(也称为开启或开启状态)、非导通状态(也称为关闭或关闭状态)被控制的开关。晶体管32_1至32_N各自的源极和漏极中的一个与位线BL中的任一个连接。
晶体管32_1至32_N优选为在沟道形成区域中包含金属氧化物的晶体管(以下称为OS晶体管)。在本发明的一个方式的结构中，通过将OS晶体管用于存储单元，利用在晶体管处于关闭状态时流过源极和漏极间的泄漏电流(以下称为关态电流)极小的特性，可以将对应于所希望的电位的电荷保持在电连接于晶体管32_1至32_N的源极和漏极中的另一个的电容器33_1至33_N中。
换言之，在存储单元31_1至31_N中，可以长时间保持写入了的数据。因此，可以降低存储装置10A的刷新数据的频率，而实现低功耗化。
加上，在使用OS晶体管的存储单元31_1至31_N中，通过电荷的充电或放电，可以进行数据的改写及读出，由此实质上能够无限次写入和读出数据。
与磁存储器或阻变式存储器等不同，使用OS晶体管的存储单元31_1至31_N中没有发生原子级的结构变化，因此改写耐性是良好的。另外，与快闪存储器不同，使用OS晶体管的存储单元31_1至31_N中即使进行反复改写工作也没有起因于电子俘获中心的增加而导致的不稳定性。
另外，使用OS晶体管的存储单元31_1至31_N可以设置在形成有沟道形成区域中包含硅的晶体管(以下称为Si晶体管)的硅衬底上等。因此容易进行集成化。另外，通过利用与Si晶体管同样的制造装置可以制造OS晶体管，因此可以以低成本制造。
OS晶体管可以是除了栅电极、源电极及漏电极之外还包括背栅电极的四端子半导体元件。由根据施加到栅电极或背栅电极的电位可以独立地控制流过源极和漏极间的信号的输入输出的电路网构成OS晶体管。因此，可以与LSI(大规模集成电路)相同地进行电路设计。
加上，OS晶体管在高温环境下具有比Si晶体管优越的电特性。具体而言，即使在125℃以上且150℃以下的高温下也通态电流与关态电流之比大，因此可以进行良好的开关工作。
另外，图1A所示的存储装置10A可以被称为将OS晶体管用于存储单元的DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)。因为由一个晶体管及一个电容器可以构成存储单元，所以可以实现可存储数据量大的高密度存储器。另外，通过使用OS晶体管，可以延长数据的保持时间。
电容器33_1至33_N具有在用作电极的导电体之间夹有绝缘体的结构。注意，作为构成电极的导电体，除了金属之外还可以使用赋予导电性的半导体等。另外，将在后面详细说明电容器33_1至33_N的配置，然而电容器33_1至33_N可以配置在重叠于晶体管32_1至32_N的上方或下方的位置上，或者构成晶体管32_1至32_N的半导体层或电极等的一部分可以被用作电容器33_1至33_N的一个电极。
设置有预充电电路24、读出放大器25、校验位生成电路54、错误检测电路55、开关电路23的元件层26具有在将数据写入到存储单元时生成校验位的功能、以及在从存储单元读出数据时进行位线BL的预充电的功能、放大位线BL的电位的功能、利用校验位检测出从存储单元读出的数据是否出现错误的功能。
元件层26所包括的各电路(预充电电路24、读出放大器25、校验位生成电路54、错误检测电路55及开关电路23)优选使用OS晶体管构成。在元件层26所包括的各电路使用OS晶体管构成时，可以将元件层26设置在形成有Si晶体管的硅衬底上等。因此容易进行集成化。另外，通过利用与Si晶体管同样的制造装置可以制造OS晶体管，因此可以以低成本制造。
<存储装置的示意图>
在图1A中说明的各结构中，为了说明元件层34_1至34_N及元件层26，图1B示出表示存储装置10A的结构例子的示意图。为了说明图1A中说明的各结构的配置，图1B所示的示意图是设定x轴方向、y轴方向及z轴方向的立体图。
如图1B所示，在存储装置10A中，半导体衬底11上层叠设置有元件层26和元件层34_1至元件层34_N，即层叠设置有总共(1+N)个包括OS晶体管的层。另外，元件层26以及元件层34_1至元件层34_N所包括的存储单元31_1至31_N都具有与设置在半导体衬底11中的列驱动器22重叠的区域。并且，元件层26设置在半导体衬底11和元件层34_1之间。
只要可以形成晶体管的沟道形成区域，就对半导体衬底11没有特别的限制。例如，可以使用单晶硅衬底、单晶锗衬底、化合物半导体衬底(SiC衬底、GaN衬底等)、SOI(Siliconon Insulator：绝缘体上硅)衬底等。
另外，元件层34_1所包括的存储单元31_1的晶体管和元件层34_N所包括的存储单元31_N的晶体管经过设置在垂直方向上的位线BL电连接。另外，位线BL与元件层26电连接，元件层26与设置在硅衬底11中的列驱动器22电连接。
例如，位线BL_1以与存储单元31_1所包括的晶体管的半导体层接触的方式设置。或者，位线BL_1以与存储单元31_1所包括的晶体管的半导体层的被用作源极或漏极的区域接触的方式设置。或者，位线BL_1以与接触于存储单元31_1所包括的晶体管的半导体层的被用作源极或漏极的区域的导电体接触的方式设置。
就是说，位线BL可以说是电连接存储单元31_1所包括的晶体管的源极和漏极中的一个、存储单元31_N所包括的晶体管的源极和漏极中的一个及元件层26的布线。
注意，位线BL可以说是在垂直于或大致垂直于设有列驱动器22的半导体衬底11的面的方向上延伸地设置。换言之，如图1B所示那样，位线BL与存储单元31_1所包括的晶体管及存储单元31_N所包括的晶体管连接，并且在垂直于(z方向)或大致垂直于上述半导体衬底的表面(xy平面)的方向上设置。另外，“大致垂直”是指以85度以上且95度以下的角度设置的状态。
在本发明的一个方式的存储装置10A中，作为设置在各元件层中的晶体管使用关态电流极小的OS晶体管。因此，可以降低保持于存储单元的数据的刷新频率，可以实现低功耗存储装置。
OS晶体管可以层叠设置，因此可以在垂直方向上反复利用相同的制造工序而制造，从而能够实现制造成本的降低。另外，在存储装置10A中，构成存储单元的晶体管可以不在平面方向上而在垂直方向上配置来提高存储器密度。因此能够实现存储装置10A的小型化。
另外，OS晶体管即使在高温环境下也其电特性的变动比Si晶体管小，因此可以实现在层叠并集成化了时的晶体管的电特性的变动小且可靠性良好的存储装置。
在存储装置10A中，可以在列驱动器等的上方配置存储单元，因此存储装置10A可以为小型、可存储数据量大且高密度的存储装置。另外，即使减少存储单元所包括的电容器的电容也可以工作。
另外，在存储装置10A中，通过将从存储单元阵列延伸地设置的位线设置在与半导体衬底11的表面大致垂直的方向上，可以缩短存储单元阵列和元件层26之间的位线的长度。由此，可以减少位线的寄生电容，因而使保持在存储单元中的数据信号多值化也可以读出电位。
<存储装置的截面图>
在图2中示出参照图1A及图1B说明的存储装置10A的平行于垂直方向(z轴方向)的截面的示意图。
如图2所示那样，在存储装置10A中，也可以将设置在各层的元件层的存储单元31_1至31_N、元件层26和设置在半导体衬底11中的列驱动器22经过在垂直方向上设置的位线BL连接。通过在垂直方向上设置位线BL，可以缩短位线BL的长度，从而可以减少位线BL的负载。
图3示出作为存储单元阵列30的元件层34_1至34_N、包括预充电电路24、读出放大器25、校验位生成电路54、错误检测电路55及开关电路23的元件层26、以及列驱动器22所包括的写入读出电路29。
另外，在图3中，示出控制位线BL_A或BL_B与预充电电路24及读出放大器25之间的导通的晶体管28_a及28_b以及开关电路23所包括的开关23_A至开关23_C。位线BL_A与晶体管28_a的源极和漏极中的一个连接，位线BL_B与晶体管28_b的源极和漏极中的一个连接。
图3所示的元件层26的上方设置有元件层34_1至34_N，位线BL_A及位线BL_B在垂直方向上设置。换言之，构成外围电路的一部的元件层26可以与元件层34_1至34_N同样地层叠设置。另外，位线BL_A及位线BL_B通过晶体管28_a及晶体管28_b与构成预充电电路24及读出放大器25的晶体管连接。
预充电电路24由n沟道型晶体管24_1至24_3构成。预充电电路24是指根据供应给预充电线PCL的预充电信号将位线BL_A及位线BL_B预充电至例如相当于电位VDD和电位VSS之间的电位VDD/2的中间电位VPC的电路。
读出放大器25包括n沟道型晶体管25_1至25_4，晶体管25_1及晶体管25_2与布线VHH连接，晶体管25_3及晶体管25_4与布线VLL连接。布线VHH具有供应电位VDD的功能，布线VLL具有供应电位VSS的功能。另外，晶体管25_1至25_4是构成反相器环路的晶体管。
在从存储单元读出数据的情况下，预充电电路24进行位线的预充电，行驱动器21使选择的存储单元的字线处于高电平，由此被预充电的位线的电位发生变化。读出放大器25根据该变化使与读出放大器25连接的一对布线的电位为电位VDD或电位VSS，将该电位经过开关电路23输出到写入读出电路29。
校验位生成电路54具有在将数据写入到存储单元时根据从写入读出电路29输出的数据信号而生成校验位的功能，错误检测电路55具有在从存储单元读出数据时利用校验位检测出从存储单元读出的数据是否出现错误，将其结果输出到写入读出电路29的功能。将在后面详细说明校验位生成电路54及错误检测电路55。
注意，当将在图2中示出的存储装置10A的元件层34_1至34_N及元件层26称为单元39时，也可以在垂直方向上层叠设置单元39。图4示出具有层叠M级在图2中说明的单元39(单元39_1至单元39_M，M是2以上的自然数)而成的结构的存储装置10B。图4是平行于存储装置10B的垂直方向(z轴方向)的截面的示意图。
如图4所示，存储装置10B的单元39_1至单元39_M都包括元件层34_1至34_N及元件层26。根据选择信号MUX选择单元39_1至单元39_M中的一个，选择的单元39通过布线BL_U及元件层26进行信号输入或信号输出。布线BL_U由能够根据选择信号SEL而切换的开关电路41选择并通过布线GBL与列驱动器22连接。开关电路41也可以使用构成元件层26的OS晶体管而构成。
通过采用存储装置10B的结构，可以减少单元39_1至单元39_M各自中的元件层34_1至34_N的叠层数。通过减少元件层34_1至34_N的叠层数，可以缩短位线BL的长度，从而可以减少位线BL的负载。注意，在附图中为了提高易见度，有时使用粗线或粗虚线等示出布线GBL。布线GBL有时被称为全局位线。
另外，图4所示的布线GBL可以在制造包括OS晶体管的元件层之后设置。例如，如图5A所示的截面示意图那样，可以制造包括OS晶体管的元件层且在围绕各元件层的密封层40A的外周形成开口，并且在该开口中设置布线GBL。或者，如图5B所示的截面示意图那样，可以制造包括OS晶体管的元件层且在一并包围各元件层的密封层40B的外周形成开口，并且在该开口设置布线GBL。另外，在图5A及图5B中省略开关电路41等，将在实施方式3中对具备布线GBL的各元件层的详细内容进行说明。
<校验位生成电路、错误检测电路>
图6A是示出校验位生成电路54的结构例子的电路图。校验位生成电路54包括XOR电路53_1至XOR电路53_3。注意，将在后面说明XOR电路53的结构例子。
此外，为了容易理解说明，在存储装置10A的存储单元阵列30所包括的元件层34_1至34_N之N为5的前提下进行说明。另外，在元件层34_1至34_5中，一个层用来保持校验位，数据保持在其他的四个层中。换言之，在本实施方式中说明的校验位生成电路54是处理4bit数据及1bit校验位的电路。
校验位生成电路54包括输入端子T_A0至输入端子T_A3，各自被输入表示为位A0至位A3的4bit数据，并且校验位生成电路54包括输入端子T_CK1至输入端子T_CK4，各自被输入为控制信号的时钟信号CK1至时钟信号CK4。并且，校验位生成电路54从输出端子OUT输出校验位。
图6B是示出输入到校验位生成电路54的时钟信号CK1至时钟信号CK4、4bit数据的输入期间PDI以及校验位的输出期间PDO的关系的时序图。使用电位VDD和电位VSS分别表示时钟信号CK1至时钟信号CK4及4bit数据的高电平和低电平，因此在图6B中分别记载为Vdd(H)和Vss(L)。
另外，图6C是由高电平(H)或低电平(L)表示相对于输入到校验位生成电路54的4bit数据的输出的真值表。图6C所示的真值表表示：在位A0至位A3中的高电平(H)的数量为奇数的情况下，校验位生成电路54输出高电平(H)，在高电平(H)的数量为偶数或0的情况下，校验位生成电路54输出低电平(L)。
接着，图7A是示出错误检测电路55的结构例子的电路图。错误检测电路55包括XOR电路53_4至XOR电路53_7、延迟电路52_1至延迟电路52_4。注意，将在后面说明延迟电路52的结构例子。
另外，与校验位生成电路54同样，在本实施方式中说明的错误检测电路55是处理4bit数据及1bit校验位的电路。
错误检测电路55包括输入端子T_A0至输入端子T_A3，各自被输入表示为位A0至位A3的4bit数据，错误检测电路55包括输入端子T_CK1至输入端子T_CK4，各自被输入为控制信号的时钟信号CK1至时钟信号CK4，并且错误检测电路55包括输入端子T_B0，被输入校验位B0。并且，错误检测电路55当在校验位B0与位A0至位A3之间的关系中找不到错误时从输出端子OUT输出低电平(L)且当找到错误时输出高电平(H)。
图7B是示出输入到错误检测电路55的时钟信号CK1至时钟信号CK4、4bit数据及校验位的输入期间PDI以及错误检测电路55的输出期间PDO的关系的时序图。使用电位VDD和电位VSS分别表示时钟信号CK1至时钟信号CK4、4bit数据及校验位的高电平和低电平，因此在图7B中分别记载为Vdd(H)和Vss(L)。
另外，图8是由高电平(H)或低电平(L)表示相对于输入到错误检测电路55的4bit数据及校验位的输出的真值表。图8所示的真值表表示：在校验位B0处于低电平(L)且位A0至位A3中的高电平(H)的数量为奇数的情况下，错误检测电路55输出高电平(H)。这意味着：在位A0至位A3中的高电平(H)的数量为奇数的情况下，校验位生成电路54作为校验位输出高电平(H)，因此在校验位B0与位A0至位A3之间的关系中找到错误。
此外，图8所示的真值表表示：在校验位B0处于高电平(H)且位A0至位A3中的高电平(H)的数量为偶数或0的情况下，错误检测电路55输出高电平(H)。这意味着：在位A0至位A3中的高电平(H)的数量为偶数或0的情况下，校验位生成电路54作为校验位输出低电平(L)，因此在校验位B0与位A0至位A3之间的关系中找到错误。
换言之，因为包括校验位生成电路54、校验位B0以及错误检测电路55，所以存储装置10A可以在其内部进行数据的写入及读出的同时进行奇偶校验。另外，错误检测电路55的输出信号通过开关23_C输出到列驱动器22。
<XOR电路、NAND电路、延迟电路>
图9A是表示XOR电路53的符号，图9B是示出XOR电路53的结构例子的电路图。如图9B所示，XOR电路53包括NAND电路51_1至NAND电路51_4、延迟电路52_1以及延迟电路52_2。另外，XOR电路53包括输入端子D、输入端子E以及被输入控制信号S_C5至控制信号S_C8的输入端子C5至输入端子C8，并从输出端子Z输出信号。
图9C是示出输入到XOR电路53的控制信号S_C5至控制信号S_C8、输入到输入端子D及输入端子E的信号的输入期间PDI以及XOR电路53的输出期间PDO的关系的时序图。使用电位VDD和电位VSS分别表示控制信号S_C5至控制信号S_C8以及输入信号的高电平和低电平，因此在图9C中分别记载为Vdd(H)和Vss(L)。
另外，图9D是由高电平(H)或低电平(L)表示相对于输入到XOR电路53的信号的输出的真值表。图9D所示的真值表示出输入到输入端子D及输入端子E的信号与从输出端子Z输出的信号的关系。
图10A是表示NAND电路51的符号，图10B是示出NAND电路51的结构例子的电路图。如图10B所示，NAND电路51包括晶体管61至晶体管64以及电容器C61。晶体管61至晶体管64是n沟道型晶体管。另外，NAND电路51包括输入端子A、输入端子B以及被输入控制信号S_C1及控制信号S_C2的输入端子C1及输入端子C2，并从输出端子X输出信号。
图10C是示出输入到NAND电路51的控制信号S_C1及控制信号S_C2、输入到输入端子A及输入端子B的信号的输入期间PDI以及NAND电路51的输出期间PDO的关系的时序图。使用电位VDD和电位VSS分别表示控制信号S_C1、控制信号S_C2及输入信号的高电平和低电平，因此在图10C中分别记载为Vdd(H)和Vss(L)。
另外，图10D是由高电平(H)或低电平(L)表示相对于输入到NAND电路51的信号的输出的真值表。图10D所示的真值表示出输入到输入端子A及输入端子B的信号与从输出端子X输出的信号的关系。
图11A是示出延迟电路52的符号，图11B是示出延迟电路52的结构例子的电路图。如图11B所示，延迟电路52包括晶体管71、晶体管72以及电容器C71。晶体管71及晶体管72是n沟道型晶体管。另外，延迟电路52包括输入端子C、被输入控制信号S_C3及控制信号S_C4的输入端子C3及输入端子C4，并从输出端子Y输出信号。
图11C是示出输入到延迟电路52的控制信号S_C3及控制信号S_C4、输入到输入端子C的信号的输入期间PDI以及延迟电路52的输出期间PDO的关系的时序图。使用电位VDD和电位VSS分别表示控制信号S_C3、控制信号S_C4及输入信号的高电平和低电平，因此在图11C中分别记载为Vdd(H)和Vss(L)。
另外，图11D是由高电平(H)或低电平(L)表示相对于输入到延迟电路52的信号的输出的真值表。图11D所示的真值表示出输入到输入端子C的信号与从输出端子Y输出的信号的关系。
<存储装置>
在本发明的一个方式的存储装置中，作为设置在各元件层的晶体管使用关态电流极小的OS晶体管。OS晶体管例如可以层叠地设置在设有Si晶体管的硅衬底上，因此，可以在垂直方向上反复利用相同的制造工序而制造，从而能够实现制造成本的降低。另外，在本发明的一个方式的存储装置中，构成存储单元的晶体管也可以不在平面方向上而在垂直方向上配置来提高存储器密度，因此能够实现存储装置的小型化。
并且，本发明的一个方式的存储装置包括校验位生成电路、校验位以及错误检测电路。因此，本发明的一个方式的存储装置可以在其内部进行数据的写入及读出的同时进行奇偶校验。另外，校验位生成电路及错误检测电路也可以使用OS晶体管构成，因此通过将该电路配置在垂直方向上而实现存储装置的小型化。
另外，本实施方式可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式2)
在本实施方式中，使用图12说明可以用于在上述实施方式1中说明的存储装置10A的电路的变形例子。
在图2等中，作为构成存储单元31_1至存储单元31_N及元件层26的晶体管示出不包括背栅电极的顶栅结构型或底栅结构型晶体管，但是晶体管的结构不局限于此。例如，如图12所示的存储装置10C那样，也可以使用包括连接到背栅电极线BGL的背栅电极的晶体管。通过采用图12的结构，可以从外部控制晶体管的阈值电压。
另外，本实施方式可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式3)
下面说明根据本发明的一个方式的存储装置的一个例子。
图13是示出包括设置在半导体衬底311的电路的元件层411上层叠地设置有存储器单元470(存储器单元470_1至存储器单元470_m，m为1以上的自然数)的存储装置的例子的图。在图13所示的例子中，示出元件层411和层叠在元件层411上的多个存储器单元470，在多个存储器单元470的每一个中，设置一个晶体管层413(晶体管层413_1至晶体管层413_m中的任意个)及各晶体管层413上的多个存储器件层415(存储器件层415_1至存储器件层415_n，n为2以上的自然数)。另外，作为各存储器单元470示出晶体管层413上设有存储器件层415的例子，然而本实施方式不局限于此。既可以在多个存储器件层415上设置晶体管层413，又可以在晶体管层413的上方及下方设置存储器件层415。
元件层411可以包括设置在半导体衬底311的晶体管300且被用作存储装置的外围电路。作为外围电路的例子，可以举出列驱动器、行驱动器、列译码器、行译码器、放大电路、输入输出电路及控制逻辑电路等。
晶体管层413包括晶体管200T且可以被用作控制各存储器单元470的电路。存储器件层415包括存储器件420。本实施方式所示的存储器件420包括晶体管200M及电容器292。
另外，关于上述m值没有特别的限制，然而为1以上且100以下，优选为1以上且50以下，更优选为1以上且10以下。另外，关于上述n值，没有特别的限制，然而为2以上且100以下，优选为2以上且50以下，更优选为2以上且100以下。另外，上述m和n的积为2以上且256以下，优选为2以上且128以下，更优选为2以上且64以下。
另外，图13示出存储器单元470所包括的晶体管200T及晶体管200M的沟道长度方向的截面图。
如图13所示那样，在半导体衬底311设置晶体管300，在晶体管300上设置存储器单元470所包括的晶体管层413及存储器件层415，并且在一个存储器单元470中晶体管层413所包括的晶体管200T和存储器件层415所包括的存储器件420通过多个导电体424电连接，晶体管300和各存储器单元470中的晶体管层413所包括的晶体管200T通过导电体426电连接。此外，导电体426优选通过与晶体管200T的源极、漏极及栅极中的任一个电连接的导电体428与晶体管200T电连接。导电体424优选设置在存储器件层415的各层中。另外，导电体426优选设置在晶体管层413及存储器件层415的各层中。
另外，优选在导电体424的侧面及导电体426的侧面设置抑制水或氢等杂质或氧的透过的绝缘体。将在后面说明其详细内容。作为这种绝缘体，可以使用例如氮化硅、氧化铝或氮氧化硅等。
存储器件420包括晶体管200M及电容器292，晶体管200M具有与晶体管层413所包括的晶体管200T同样的结构。另外，有时将晶体管200T及晶体管200M统称为晶体管200。
在此，优选在晶体管200中将被用作氧化物半导体的金属氧化物(以下有时称为氧化物半导体)用于包含形成沟道的区域的半导体。
例如，作为氧化物半导体优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种)等金属氧化物。另外，作为氧化物半导体优选使用氧化铟、In-Ga氧化物及In-Zn氧化物。注意，通过使用其组成中铟比率高的氧化物半导体，可以提高晶体管的通态电流或场效应迁移率等。
由于将氧化物半导体用于沟道形成区域的晶体管200的非导通状态下的泄漏电流极小，所以可以提供低功耗的存储装置。此外，由于氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型存储装置的晶体管200。
另一方面，在使用氧化物半导体的晶体管中，其电特性因氧化物半导体中的杂质及氧空位而变动，因此该晶体管容易具有常开启特性(该特性是指在不对栅电极施加电压的情况下沟道也存在且电流流过晶体管)。
于是，优选使用杂质浓度及缺陷态密度得到减少的氧化物半导体。注意，在本说明书等中，将杂质浓度及缺陷态密度低的情况称为高纯度本征或实质上高纯度本征。
因此，优选尽可能减少氧化物半导体中的杂质浓度。另外，作为氧化物半导体中的杂质，例如有氢、氮、碱金属、碱土金属、铁、镍、硅等。
特别是，作为包含在氧化物半导体中的杂质的氢有时在氧化物半导体中形成氧空位(也称为VO：oxygen vacancy)。此外，氢进入氧空位中的缺陷(下面有时称为VOH)可能会生成成为载流子的电子。再者，氢的一部分可能会与键合于金属原子的氧起反应而生成成为载流子的电子。
因此，使用包含多量的氢的氧化物半导体的晶体管容易具有常开启特性。此外，因为氧化物半导体中的氢因受热、电场等应力而容易移动，所以当氧化物半导体包含多量的氢时可能会导致晶体管的可靠性降低。
由此，作为用于晶体管200的氧化物半导体，优选使用氢等杂质及氧空位得到减少的高纯度本征的氧化物半导体。
<密封结构>
于是，为了抑制杂质从外部混入，优选使用抑制杂质的扩散的材料(下面也称为对杂质具有阻挡性的材料)来密封晶体管200。
注意，在本说明书等中，阻挡性是指抑制所对应的物质的扩散的功能(也可以说透过性低)。或者，是指俘获并固定所对应的物质(也称为吸杂)的功能。
例如，作为具有抑制氢及氧的扩散的功能的材料，有氧化铝、氧化铪、氧化镓、铟镓锌氧化物、氮化硅或氮氧化硅等。特别是，氮化硅或氮氧化硅对氢具有高阻挡性，所以优选被用作密封材料。
例如，作为具有俘获并固定氢的功能的材料，有氧化铝、氧化铪、氧化镓、铟镓锌氧化物等金属氧化物。
作为具有阻挡性的层，在晶体管300和晶体管200之间优选设置绝缘体211、绝缘体212及绝缘体214。将抑制氢等杂质的扩散或透过的材料用于绝缘体211、绝缘体212及绝缘体214中的至少一个，可以抑制包含在半导体衬底311及晶体管300等中的氢或水等杂质扩散到晶体管200中。另外，通过将抑制氧的透过的材料用于绝缘体211、绝缘体212及绝缘体214中的至少一个，可以抑制包含在晶体管200的沟道或晶体管层413中的氧扩散到元件层411中。例如，作为绝缘体211及绝缘体212使用抑制氢或水等杂质的透过的材料，作为绝缘体214优选使用抑制氧的透过的材料。另外，作为绝缘体214优选使用具有吸收并积存氢的特性的材料。作为绝缘体211及绝缘体212例如可以使用氮化硅及氮氧化硅等的氮化物。作为绝缘体214例如可以使用氧化铝、氧化铪、氧化镓及铟镓锌氧化物等金属氧化物。尤其优选的是，作为绝缘体214使用氧化铝。
另外，在晶体管层413及存储器件层415的侧面，就是说在存储器单元470的侧面优选设置绝缘体287，并且在存储器单元470的顶面优选设置绝缘体282。此时，绝缘体282优选与绝缘体287接触，绝缘体287优选与绝缘体211、绝缘体212及绝缘体214中的至少一个接触。作为绝缘体287及绝缘体282优选使用可用于绝缘体214的材料。
另外，优选以覆盖绝缘体282及绝缘体287的方式设置绝缘体283及绝缘体284，绝缘体283优选与绝缘体211、绝缘体212及绝缘体214中的至少一个接触。在图13中，示出绝缘体287与绝缘体214的侧面、绝缘体212的侧面及绝缘体211的顶面及侧面接触，绝缘体283与绝缘体287的侧面及绝缘体211的顶面接触的例子，然而本实施方式不局限于此。绝缘体287也可以与绝缘体214的侧面及绝缘体212的顶面及侧面接触，绝缘体283也可以与绝缘体287的侧面及绝缘体212的顶面接触。作为绝缘体282及绝缘体287优选使用可用于绝缘体211及绝缘体212的材料。
在上述结构中，作为绝缘体287及绝缘体282优选使用抑制氧的透过的材料。另外，作为绝缘体287及绝缘体282更优选使用具有俘获并固定氢的特性的材料。通过在与晶体管200邻接的一侧使用具有俘获并固定氢的功能的材料，晶体管200或存储器单元470中的氢被绝缘体214、绝缘体287及绝缘体282俘获并固定，因此可以降低晶体管200中的氢浓度。另外，作为绝缘体283及绝缘体284，优选使用抑制氢或水等杂质的透过的材料。
通过采用上述结构，存储器单元470由绝缘体211、绝缘体212、绝缘体214、绝缘体287、绝缘体282、绝缘体283及绝缘体284围绕。更具体而言，存储器单元470由绝缘体214、绝缘体287及绝缘体282(有时记载为第一结构体)围绕，存储器单元470及第一结构体由绝缘体211、绝缘体212、绝缘体283及绝缘体284(有时记载为第二结构体)围绕。另外，有时如此将由两层以上的多个结构体围绕存储器单元470的结构称为嵌套结构。在此，将存储器单元470由多个结构体围绕的情况记载为存储器单元470被多个绝缘体密封。
另外，第二结构体隔着第一结构体密封晶体管200。因此，第二结构体可以抑制存在于第二结构体外部的氢扩散到第二结构体内部(晶体管200一侧)。也就是说，第一结构体可以高效地俘获并固定存在于第二结构体的内部结构中的氢。
作为上述结构，具体而言，第一结构体可以使用氧化铝等金属氧化物，而第二结构体可以使用氮化硅等氮化物。更具体而言，优选在晶体管200和氮化硅膜之间配置氧化铝膜。
再者，通过适当地设定成膜条件，可以降低用于结构体的材料中的氢浓度。
一般来说，采用CVD法形成的膜的覆盖性比采用溅射法形成的膜的覆盖性高。另一方面，用于CVD法的化合物气体在很多情况下包含氢，因此采用CVD法形成的膜的含氢量比采用溅射法形成的膜的含氢量多。
因此，例如，与晶体管200邻接的膜优选使用其氢浓度得到降低的膜(具体而言，采用溅射法形成的膜)。另一方面，在作为抑制杂质的扩散的膜使用其覆盖性高且其膜中的氢浓度较高的膜(具体而言，采用CVD法形成的膜)时，优选在晶体管200和其氢浓度较高且其覆盖性高的膜之间配置具有俘获并固定氢的功能且氢浓度被降低了的膜。
也就是说，作为与晶体管200邻接地配置的膜，优选使用氢浓度较低的膜。另一方面，优选将氢浓度较高的膜与晶体管200分开配置。
作为上述结构，具体而言，在使用采用CVD法形成的氮化硅密封晶体管200时，优选在晶体管200和采用CVD法形成的氮化硅膜之间配置采用溅射法形成的氧化铝膜。更优选的是，优选在采用CVD法形成的氮化硅膜和采用溅射法形成的氧化铝膜之间配置采用溅射法形成的氮化硅膜。
另外，在采用CVD法进行成膜的情况下，也可以通过使用不包含氢原子或氢原子含量少的化合物气体进行成膜来降低包含在所形成的膜中的氢的浓度。
另外，优选在各晶体管层413和存储器件层415之间或各存储器件层415之间设置绝缘体282及绝缘体214。另外，优选在绝缘体282和绝缘体214之间设置绝缘体296。作为绝缘体296可以使用与绝缘体283及绝缘体284同样的材料。或者，可以使用氧化硅或氧氮化硅。或者，可以使用公知的绝缘性材料。在此，绝缘体282、绝缘体296及绝缘体214也可以是构成晶体管200的要素。当绝缘体282、绝缘体296及绝缘体214兼作晶体管200的构成要素时，可以减少存储装置的制造所需的工序数量，因此是优选的。
另外，优选设置在各晶体管层413和存储器件层415之间或在各存储器件层415之间的绝缘体282、绝缘体296及绝缘体214的各侧面优选与绝缘体287接触。通过采用这种结构，晶体管层413及存储器件层415分别由绝缘体282、绝缘体296、绝缘体214、绝缘体287、绝缘体283及绝缘体284围绕并密封。
另外，也可以在绝缘体284的周围设置绝缘体274。另外，也可以以嵌入绝缘体274、绝缘体284、绝缘体283及绝缘体211中的方式设置导电体430。导电体430与晶体管300，即元件层411所包括的电路电连接。
另外，在存储器件层415中，电容器292形成在与晶体管200M相同的层，因此可以使存储器件420的高度和晶体管200M的高度相同程度因而能够抑制各存储器件层415的高度过大。由此，比较容易地增加存储器件层415的数量。例如，也可以层叠100个左右的由晶体管层413及存储器件层415构成的层。
<晶体管200>
参照图14A说明可用于晶体管层413所包括的晶体管200T及存储器件420所包括的晶体管200M的晶体管200。
如图14A所示那样，晶体管200包括绝缘体216、导电体205(导电体205a及导电体205b)、绝缘体222、绝缘体224、氧化物230(氧化物230a、氧化物230b及氧化物230c)、导电体242(导电体242a及导电体242b)、氧化物243(氧化物243a及氧化物243b)、绝缘体272、绝缘体273、绝缘体250、导电体260(导电体260a及导电体260b)。
另外，在绝缘体214上设置绝缘体216及导电体205，并且在绝缘体273上设置绝缘体280及绝缘体282。将绝缘体214、绝缘体280及绝缘体282可以看作构成晶体管200的一部分。
另外，本发明的一个方式的存储装置包括与晶体管200电连接并被用作插头的导电体240(导电体240a及导电体240b)。另外，也可以以与被用作插头的导电体240的侧面接触的方式设置绝缘体241(绝缘体241a及绝缘体241b)。另外，绝缘体282及导电体240上设置有与导电体240电连接并被用作布线的导电体246(导电体246a及导电体246b)。
另外，导电体240a及导电体240b优选使用以钨、铜或铝为主要成分的导电材料。另外，导电体240a及导电体240b可以具有叠层结构。
当导电体240采用叠层结构时，优选使用具有抑制水或氢等杂质及氧的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌或氧化钌等。此外，可以以单层或叠层使用具有抑制水或氢等杂质及氧的透过的功能的导电材料。通过使用该导电材料，可以进一步减少从绝缘体280等扩散的水或氢等杂质经过导电体240a及导电体240b混入氧化物230中。此外，可以防止添加到绝缘体280的氧被导电体240a及导电体240b吸收。
另外，作为以与导电体240的侧面接触的方式设置的绝缘体241，例如可以使用氮化硅、氧化铝或氮氧化硅等。因为绝缘体241以与绝缘体272、绝缘体273、绝缘体280及绝缘体282接触的方式设置，所以可以抑制来自绝缘体280等的水或氢等杂质经过导电体240a及导电体240b混入氧化物230中。特别是，氮化硅因对氢具有高阻挡性而是优选的。此外，可以防止绝缘体280所包含的氧被导电体240a及导电体240b吸收。
导电体246优选使用以钨、铜或铝为主要成分的导电材料。另外，该导电体可以具有叠层结构，例如，可以具有钛或氮化钛与上述导电材料的叠层结构。另外，该导电体可以以嵌入设置于绝缘体的开口中的方式形成。
在晶体管200中，导电体260被用作晶体管的第一栅极，而导电体205被用作晶体管的第二栅极。此外，导电体242a及导电体242b被用作源电极或漏电极。
氧化物230被用作包括沟道形成区域的半导体。
绝缘体250被用作第一栅极绝缘体。绝缘体222及绝缘体224被用作第二栅极绝缘体。
在此，在图14A所示的晶体管200中，在设置于绝缘体280、绝缘体273、绝缘体272及导电体242等的开口部中隔着氧化物230c及绝缘体250自对准地形成导电体260。
也就是说，导电体260隔着氧化物230c及绝缘体250以填埋绝缘体280等的开口的方式形成，因此，在导电体242a和导电体242b之间的区域中不需要进行导电体260的对准。
在此，优选在形成于绝缘体280等的开口内设置氧化物230c。因此，绝缘体250及导电体260包括隔着氧化物230c重叠于氧化物230b和氧化物230a的叠层结构的区域。通过采用该结构，可以连续形成氧化物230c及绝缘体250，从而可以保持氧化物230和绝缘体250的界面的清洁。因此，界面散射给载流子传导带来的影响减少，从而晶体管200可以得到大通态电流及高频率特性。
在图14A所示的晶体管200中，导电体260的底面及侧面与绝缘体250接触。此外，绝缘体250的底面及侧面与氧化物230c接触。
另外，如图14A所示，晶体管200具有绝缘体282和氧化物230c直接接触的结构。通过采用该结构，可以抑制绝缘体280所包含的氧向导电体260扩散。
因此，可以将绝缘体280所包含的氧通过氧化物230c高效地供应到氧化物230a及氧化物230b，从而可以减少氧化物230a及氧化物230b中的氧空位来提高晶体管200的电特性及可靠性。
下面，说明根据本发明的一个方式的包括晶体管200的存储装置的详细结构。
优选在晶体管200中将氧化物半导体用于包括沟道形成区域的氧化物230(氧化物230a、氧化物230b及氧化物230c)。
例如，被用作氧化物半导体的金属氧化物的能隙为2eV以上，优选为2.5eV以上。通过使用能隙较宽的金属氧化物，可以使晶体管200的非导通状态下的泄漏电流(关态电流)为极小。通过采用这种晶体管，可以提供低功耗的存储装置。
具体而言，作为氧化物230优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。特别是，作为元素M可以使用铝、镓、钇或锡。此外，作为氧化物230也可以使用In-M氧化物、In-Zn氧化物或M-Zn氧化物。
如图14A所示，氧化物230优选包括绝缘体224上的氧化物230a、氧化物230a上的氧化物230b以及配置在氧化物230b上且其至少一部分与氧化物230b的顶面接触的氧化物230c。在此，优选以其侧面与氧化物243a、氧化物243b、导电体242a、导电体242b、绝缘体272、绝缘体273及绝缘体280接触的方式设置氧化物230c。
也就是说，氧化物230包括氧化物230a、氧化物230a上的氧化物230b及氧化物230b上的氧化物230c。当在氧化物230b下设置有氧化物230a时，可以抑制杂质从形成在氧化物230a下方的结构物扩散到氧化物230b。当在氧化物230b上设置有氧化物230c时，可以抑制杂质从形成在氧化物230c的上方的结构物扩散到氧化物230b。
注意，在晶体管200中，在沟道形成区域及其附近层叠有氧化物230a、氧化物230b及氧化物230c的三层，但是本发明不局限于此。例如，可以设置氧化物230b的单层、氧化物230b与氧化物230a的两层结构、氧化物230b与氧化物230c的两层结构或者四层以上的叠层结构。例如，也可以使氧化物230c具有两层结构来形成四层的叠层结构。
另外，氧化物230优选具有各金属原子的原子个数比互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物230a的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物230b的金属氧化物的构成元素中的元素M的原子个数比。另外，用于氧化物230a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。另外，用于氧化物230b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物230a的金属氧化物中的相对于元素M的In的原子个数比。另外，氧化物230c可以使用可用于氧化物230a或氧化物230b的金属氧化物。
具体而言，作为氧化物230a可以使用In:Ga:Zn＝1:3:4[原子个数比]或其附近的组成或者1:1:0.5[原子个数比]或其附近的组成的金属氧化物。此外，作为氧化物230b可以使用In:Ga:Zn＝4:2:3[原子个数比]或其附近的组成或者1:1:1[原子个数比]或其附近的组成的金属氧化物。此外，作为氧化物230c可以使用In:Ga:Zn＝1:3:4[原子个数比]或其附近的组成、In:Ga:Zn＝4:2:3[原子个数比]或其附近的组成、In:Ga:Zn＝5:1:3[原子个数比]或其附近的组成、In:Ga:Zn＝10:1:3[原子个数比]或其附近的组成、Ga:Zn＝2:1[原子个数比]或其附近的组成或者Ga:Zn＝2:5[原子个数比]或其附近的组成的金属氧化物。作为氧化物230c具有叠层结构的情况的具体例子，可以举出In:Ga:Zn＝4:2:3[原子个数比]或其附近的组成和In:Ga:Zn＝1:3:4[原子个数比]或其附近的组成的叠层结构、In:Ga:Zn＝4:2:3[原子个数比]或其附近的组成和In:Ga:Zn＝5:1:3[原子个数比]或其附近的组成的叠层结构、Ga:Zn＝2:1[原子个数比]或其附近的组成和In:Ga:Zn＝4:2:3[原子个数比]或其附近的组成的叠层结构、Ga:Zn＝2:5[原子个数比]或其附近的组成和In:Ga:Zn＝4:2:3[原子个数比]或其附近的组成的叠层结构、或者氧化镓和In:Ga:Zn＝4:2:3[原子个数比]或其附近的组成的叠层结构等。注意，附近的组成包括所希望的原子个数比的±30％的范围。
另外，氧化物230b也可以具有结晶性。例如，优选使用下述CAAC-OS(c-axisaligned crystalline oxide semiconductor)。CAAC-OS等的具有结晶性的氧化物具有杂质及缺陷(氧空位等)少的结晶性高且致密的结构。因此，可以抑制源电极或漏电极从氧化物230b抽出氧。此外，即使进行加热处理也可以减少氧从氧化物230b被抽出，所以晶体管200对制造工序中的高温度(所谓热积存：thermal budget)也很稳定。
导电体205以与氧化物230及导电体260重叠的方式配置。另外，导电体205优选以嵌入绝缘体216中的方式设置。
在导电体205被用作栅电极的情况下，通过独立地改变供应到导电体205的电位而不使其与施加到导电体260的电位联动，可以控制晶体管200的阈值电压(Vth)。尤其是，通过对导电体205施加负电位，可以使晶体管200的Vth更大且可以减小关态电流。因此，与不对导电体205施加负电位时相比，在对导电体205施加负电位的情况下，可以减小对导电体260施加的电位为0V时的漏极电流。
另外，如图14A所示，导电体205优选比氧化物230中的不与导电体242a及导电体242b重叠的区域大。在此，虽然未图示，然而导电体205优选延伸到氧化物230的沟道宽度方向上的氧化物230a及氧化物230b外侧的区域。就是说，优选在氧化物230的沟道宽度方向的侧面的外侧，导电体205和导电体260隔着绝缘体重叠。通过将导电体205设置得大，可以在形成导电体205后的制造工序的使用等离子体的处理中，有时可以缓和局部带电(也称为电荷积聚(charge up))。但是，本发明的一个方式不局限于此。只要导电体205至少与位于导电体242a和导电体242b之间的氧化物230重叠即可。
此外，以绝缘体224的底面为标准，氧化物230a及氧化物230b和导电体260不重叠的区域中的导电体260的底面优选位于比氧化物230b的底面低的位置。
虽然未图示，然而在沟道宽度方向上通过使被用作栅极的导电体260具有隔着氧化物230c及绝缘体250覆盖沟道形成区域的氧化物230b的侧面及顶面的结构，容易使从导电体260产生的电场作用于形成在氧化物230b中的沟道形成区域整体。因此，可以增大晶体管200的通态电流来提高频率特性。在本说明书中，将由导电体260及导电体205的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel)结构。
导电体205a优选是抑制水或氢等杂质及氧的透过的导电体。例如，可以使用钛、氮化钛、钽或氮化钽。此外，导电体205b优选使用以钨、铜或铝为主要成分的导电材料。另外，虽然示出具有两层结构的导电体205，但是导电体205也可以采用三层以上的多层结构。
在此，通过作为氧化物半导体、位于氧化物半导体的下层的绝缘体或导电体及位于氧化物半导体的上层的绝缘体或导电体，以不暴露于大气的方式连续地形成不同种类的膜，可以形成杂质(尤其是氢、水)浓度得到降低的实质上高纯度本征的氧化物半导体膜，所以是优选的。
绝缘体222、绝缘体272及绝缘体273中的至少一个优选被用作抑制水或氢等杂质从衬底一侧或上方混入晶体管200中的阻挡绝缘膜。因此，作为绝缘体222、绝缘体272及绝缘体273中的至少一个优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。或者，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
例如，作为绝缘体273优选使用氮化硅或氮氧化硅等，而作为绝缘体222及绝缘体272优选使用氧化铝或氧化铪等。
由此，可以抑制水或氢等杂质隔着绝缘体222向晶体管200一侧扩散。或者，可以抑制绝缘体224等所包含的氧通过绝缘体222向衬底一侧扩散。
此外，还可以抑制水或氢等杂质从隔着绝缘体272及绝缘体273配置的绝缘体280等向晶体管200一侧扩散。如此，优选采用由具有抑制水或氢等杂质及氧的扩散的功能的绝缘体272及绝缘体273围绕晶体管200的结构。
在此，与氧化物230接触的绝缘体224优选通过加热使氧脱离。在本说明书等中，有时将通过加热脱离的氧称为过剩氧。例如，作为绝缘体224可以适当地使用氧化硅或氧氮化硅等。通过以与氧化物230接触的方式设置包含氧的绝缘体，可以减少氧化物230中的氧空位，从而可以提高晶体管200的可靠性。
具体而言，作为绝缘体224，优选使用通过加热使部分氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在热脱附谱分析(TDS(Thermal Desorption Spectroscopy)分析)中氧分子的脱离量为1.0×1018molecules/cm3以上，优选为1.0×1019molecules/cm3以上，进一步优选为2.0×1019molecules/cm3以上，或者3.0×1020molecules/cm3以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
绝缘体222优选被用作抑制水或氢等杂质从衬底一侧混入晶体管200中的阻挡绝缘膜。例如，绝缘体222的氢透过性优选比绝缘体224低。通过由绝缘体222及绝缘体273围绕绝缘体224及氧化物230等，可以抑制水或氢等杂质从外部进入晶体管200中。
再者，绝缘体222优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体222的氧透过性优选比绝缘体224低。通过使绝缘体222具有抑制氧或杂质的扩散的功能，可以减少氧化物230所包含的氧扩散到绝缘体222的下侧，所以是优选的。此外，可以抑制导电体205与绝缘体224及氧化物230所包含的氧起反应。
绝缘体222优选使用包含作为绝缘材料的铝和铪中的一个或两个的氧化物的绝缘体。作为包含铝和铪中的一个或两个的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体222时，绝缘体222被用作抑制氧从氧化物230释放或氢等杂质从晶体管200的周围部进入氧化物230的层。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。或者，也可以对上述绝缘体进行氮化处理。或者，还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
此外，作为绝缘体222，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等所谓的high-k材料的绝缘体。在进行晶体管的微型化及高集成化时，因为栅极绝缘体的薄膜化，有时产生泄漏电流等问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
另外，绝缘体222及绝缘体224也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料构成的叠层结构。
此外，也可以在氧化物230b和被用作源电极或漏电极的导电体242(导电体242a及导电体242b)之间配置氧化物243(氧化物243a及氧化物243b)。由于导电体242不与氧化物230b接触，可以抑制导电体242吸收氧化物230b的氧。也就是说，通过防止导电体242的氧化，可以抑制导电体242的导电率下降。因此，氧化物243优选具有抑制导电体242的氧化的功能。
当在被用作源电极或漏电极的导电体242和氧化物230b之间配置具有抑制氧透过的功能的氧化物243时，导电体242和氧化物230b之间的电阻下降，所以是优选的。通过采用这种结构，可以提高晶体管200的电特性及晶体管200的可靠性。
作为氧化物243，也可以使用包含选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种的元素M的金属氧化物。特别是，作为元素M优选使用铝、镓、钇或锡。氧化物243中的元素M的浓度优选比氧化物230b高。另外，作为氧化物243，还可以使用氧化镓。此外，作为氧化物243，还可以使用In-M-Zn氧化物等金属氧化物。具体而言，用于氧化物243的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。此外，氧化物243的厚度优选为0.5nm以上且5nm以下，优选为1nm以上且3nm以下。另外，氧化物243优选具有结晶性。当氧化物243具有结晶性时，能够更好地抑制氧化物230释放氧。例如，当氧化物243具有六方晶等结晶结构时，有时可以抑制氧化物230中的氧被释放。
另外，不必须设置氧化物243。在此情况下，因导电体242(导电体242a及导电体242b)和氧化物230接触而氧化物230中的氧扩散到导电体242中，由此导电体242有时被氧化。导电体242的导电率因氧化而下降的可能性变高。注意，也可以将氧化物230中的氧向导电体242扩散的情况称为导电体242吸收氧化物230中的氧。
此外，当氧化物230中的氧扩散到导电体242(导电体242a及导电体242b)时，导电体242a和氧化物230b之间及导电体242b和氧化物230b之间可能会形成另一个层。因为该另一个层包含比导电体242多的氧，所以推测该另一个层具有绝缘性。此时，可以认为导电体242、该另一个层和氧化物230b的三层结构是由金属-绝缘体-半导体构成的三层结构，有时也将其称为MIS(Metal-Insulator-Semiconductor)结构或以MIS结构为主的二极管结构。
注意，上述另一个层不局限于形成在导电体242和氧化物230b之间，例如，另一个层会形成在导电体242和氧化物230c之间或者导电体242和氧化物230b之间及导电体242和氧化物230c之间。
在氧化物243上设置被用作源电极及漏电极的导电体242(导电体242a及导电体242b)。导电体242的厚度例如可以为1nm以上且50nm以下，优选为2nm以上且25nm以下。
作为导电体242，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。
与导电体242顶面接触地设置有绝缘体272，并且绝缘体272优选被用作阻挡层。通过采用该结构，可以抑制导电体242吸收绝缘体280所包含的过剩氧。此外，通过抑制导电体242的氧化，可以抑制晶体管200和布线之间的接触电阻的增加。由此，可以对晶体管200赋予良好的电特性及可靠性。
因此，绝缘体272优选具有抑制氧的扩散的功能。例如，绝缘体272优选具有与绝缘体280相比进一步抑制氧的扩散的功能。作为绝缘体272，例如优选形成包含铝和铪中的一方或双方的氧化物的绝缘体。此外，作为绝缘体272，例如，可以使用包含氮化铝的绝缘体。
如图14A所示，绝缘体272与导电体242b的顶面的一部分及导电体242b的侧面接触。绝缘体272与导电体242a的顶面的一部分及导电体242a的侧面接触。另外，在绝缘体272上配置有绝缘体273。通过采用该结构，例如可以抑制添加到绝缘体280的氧被导电体242吸收。
绝缘体250被用作栅极绝缘体。绝缘体250优选与氧化物230c的顶面接触地配置。绝缘体250可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
与绝缘体224同样地，绝缘体250优选使用通过加热释放氧的绝缘体形成。通过作为绝缘体250以与氧化物230c的顶面接触的方式设置通过加热释放氧的绝缘体，可以高效地对氧化物230b的沟道形成区域供应氧。与绝缘体224同样，优选降低绝缘体250中的水或氢等杂质的浓度。绝缘体250的厚度优选为1nm以上且20nm以下。
另外，也可以在绝缘体250与导电体260之间设置金属氧化物。该金属氧化物优选抑制氧从绝缘体250扩散到导电体260。通过设置抑制氧的扩散的金属氧化物，可以抑制氧从绝缘体250扩散到导电体260。换言之，可以抑制供应到氧化物230的氧量的减少。另外，可以抑制因绝缘体250中的氧导致导电体260被氧化。
另外，该金属氧化物有时被用作栅极绝缘体的一部分。因此，在将氧化硅或氧氮化硅等用于绝缘体250的情况下，作为该金属氧化物优选使用作为相对介电常数高的high-k材料的金属氧化物。通过使栅极绝缘体具有绝缘体250与该金属氧化物的叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持栅极绝缘体的物理厚度的同时降低在晶体管工作时施加的栅极电位。另外，可以减少被用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。
具体而言，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。特别是，优选使用作为包含铝及铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。
或者，该金属氧化物有时被用作栅极的一部分。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为被用作栅极的导电体，优选使用含有包含在形成沟道的金属氧化物中的金属元素及氧的导电材料。此外，也可以使用含有上述金属元素及氮的导电材料。此外，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。此外，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外部的绝缘体等混入的氢。
虽然在图14A中，导电体260具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体260a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
此外，当导电体260a具有抑制氧的扩散的功能时，可以抑制绝缘体250所包含的氧使导电体260b氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。
此外，作为导电体260b优选使用以钨、铜或铝为主要成分的导电材料。另外，由于导电体260还被用作布线，所以优选作为导电体260b使用导电性高的导电体。例如，可以使用以钨、铜或铝为主要成分的导电材料。另外，导电体260b可以具有叠层结构，例如可以具有钛或氮化钛与上述导电材料的叠层结构。
<金属氧化物>
作为氧化物230，优选使用被用作氧化物半导体的金属氧化物。以下，将说明可用于根据本发明的氧化物230的金属氧化物。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。另外，除此之外，优选还包含镓、钇、锡等。或者，也可以包含硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种。
在此，估计为金属氧化物是包含铟、元素M及锌的In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)的情况。特别是，作为元素M可以使用铝、镓、钇或锡。
注意，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
<晶体管300>
使用图14B说明晶体管300。晶体管300设置在半导体衬底311上，并包括：用作栅极的导电体316、用作栅极绝缘体的绝缘体315、由半导体衬底311的一部分构成的半导体区域313；以及用作源区或漏区的低电阻区域314a及低电阻区域314b。晶体管300可以是p沟道型晶体管或n沟道型晶体管。
在此，在图14B所示的晶体管300中，形成沟道的半导体区域313(半导体衬底311的一部分)具有凸形状。此外，以隔着绝缘体315覆盖半导体区域313的侧面及顶面的方式设置导电体316(未图示)。此外，导电体316可以使用调整功函数的材料。因为利用半导体衬底311的凸部，所以这种晶体管300还被称为FIN型晶体管。此外，也可以以与凸部的上表面接触的方式包括被用作用来形成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底311的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸部的半导体膜。
注意，图14B所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
<存储器件420>
接着，使用图15A说明图13所示的存储器件420。另外，关于存储器件420所包括的晶体管200M，省略与晶体管200重复的说明。
在存储器件420中，晶体管200M的导电体242a被用作电容器292的一个电极，绝缘体272及绝缘体273被用作电介质。以隔着绝缘体272及绝缘体273与导电体242a重叠的方式设置导电体290，并且导电体290被用作电容器292的另一个电极。导电体290也可以被用作邻接的存储器件420所包括的电容器292的另一个电极。另外，导电体290也可以与邻接的存储器件420所包括的导电体290电连接。
导电体290以隔着绝缘体272及绝缘体273配置在导电体242a的顶面及导电体242a的侧面。此时，与利用导电体242a和导电体290重叠的面积而得到的电容相比，电容器292可以得到更大的电容，所以是优选的。
导电体424与导电体242b电连接，并且隔着导电体205与位于下方的层的导电体424电连接。
作为电容器292的电介质可以使用氮化硅、氮氧化硅、氧化铝及氧化铪等。另外，可以使用这些材料的叠层。在电容器292的电介质具有叠层结构的情况下，可以使用氧化铝和氮化硅的叠层、氧化铪和氧化硅的叠层。在此，叠层的上下没有限定。例如，可以在氧化铝上层叠氮化硅，也可以在氮化硅上层叠氧化铝。
另外，作为电容器292的电介质，可以使用具有比上述材料高的介电常数的氧化锆。作为电容器292的电介质，既可以使用单层的氧化锆，又可以使用氧化锆作为叠层的一部分。例如，可以使用氧化锆和氧化铝的叠层。另外，作为电容器292的电介质可以使用三层的叠层，作为第一层及第三层也可以使用氧化锆，作为第一层及第三层之间的第二层也可以使用氧化铝。
通过作为电容器292的电介质使用具有高介电常数的氧化锆，可以减少在存储器件420中电容器292占有的面积。因此，可以减少存储器件420所需要的面积，因而能够提高位成本(bit cost)，所以是优选的。
另外，作为导电体290可以使用可用于导电体205、导电体242、导电体260及导电体424等的材料。
在本实施方式中示出隔着导电体424对称地配置晶体管200M及电容器292的例子。如此，通过配置一对晶体管200M及电容器292，可以减少与晶体管200M电连接的导电体424的数量。因此，可以减少存储器件420所需要的面积，因而能够提高位成本，所以是优选的。
在绝缘体241设置在导电体424的侧面的情况下，导电体424与导电体242b的顶面的至少一部分连接。
通过使用导电体424及导电体205，可以使存储器单元470中的晶体管200T与存储器件420电连接。
<存储器件420的变形例子1>
接着，参照图15B作为存储器件420的变形例子说明存储器件420A。存储器件420A包括晶体管200M及与晶体管200M电连接的电容器292A。电容器292A设置在晶体管200M的下方。
在存储器件420A中，导电体242a配置在形成于氧化物243a、氧化物230b、氧化物230a、绝缘体224及绝缘体222的开口中并且在该开口底部与导电体205电连接。导电体205与电容器292A电连接。
电容器292A包括被用作一个电极的导电体294、被用作电介质的绝缘体295及被用作另一个电极的导电体297。导电体297隔着绝缘体295与导电体294重叠。另外，导电体297与导电体205电连接。
设置在绝缘体296上的绝缘体298中形成的开口的底部及侧面设置有导电体294，以覆盖绝缘体298及导电体294的方式设置绝缘体295。另外，导电体297以填埋绝缘体295所具有的凹部中的方式设置。
另外，以嵌入绝缘体296中的方式设置导电体299，并且导电体299与导电体294电连接。导电体299也可以与邻接的存储器件420A的导电体294电连接。
导电体297以隔着绝缘体295配置在导电体294的顶面及导电体294的侧面。此时，与利用导电体294和导电体297重叠的面积而得到的电容相比，电容器292A可以得到更大的电容，所以是优选的。
作为被用作电容器292A的电介质的绝缘体295，可以使用氮化硅、氮氧化硅、氧化铝及氧化铪等。另外，可以使用这些材料的叠层。在绝缘体295具有叠层结构的情况下，可以使用氧化铝和氮化硅的叠层、氧化铪和氧化硅的叠层。在此，叠层的上下没有限定。例如，可以在氧化铝上层叠氮化硅，也可以在氮化硅上层叠氧化铝。
另外，作为绝缘体295，可以使用具有比上述材料高的介电常数的氧化锆。作为绝缘体295，既可以使用单层的氧化锆，又可以使用氧化锆作为叠层的一部分。例如，可以使用氧化锆和氧化铝的叠层。另外，作为绝缘体295可以使用三层的叠层，作为第一层及第三层也可以使用氧化锆，作为第一层及第三层之间的第二层也可以使用氧化铝。
通过作为绝缘体295使用具有高介电常数的氧化锆，可以减少在存储器件420A中电容器292A占有的面积。因此，可以减少存储器件420A所需要的面积，因而能够提高位成本，所以是优选的。
另外，作为导电体297、导电体294及导电体299可以使用可用于导电体205、导电体242、导电体260及导电体424等的材料。
另外，作为绝缘体298可以使用可用于绝缘体214、绝缘体216、绝缘体224及绝缘体280等的材料。
<存储器件420的变形例子2>
接着，参照图15C作为存储器件420的变形例子说明存储器件420B。存储器件420B包括晶体管200M及与晶体管200M电连接的电容器292B。电容器292B设置在晶体管200M的上方。
电容器292B包括被用作一个电极的导电体276、被用作电介质的绝缘体277及被用作另一个电极的导电体278。导电体278隔着绝缘体277与导电体276重叠。
在绝缘体282上设置绝缘体275，在形成于绝缘体275、绝缘体282、绝缘体280、绝缘体273及绝缘体272的开口的底部及侧面设置导电体276。绝缘体277以覆盖绝缘体282及导电体276的方式设置。另外，以在绝缘体277所具有的凹部中与导电体276重叠的方式设置导电体278，其至少一部分隔着绝缘体277设置在绝缘体275上。导电体278也可以被用作邻接的存储器件420B所包括的电容器292B的另一个电极。另外，导电体278也可以与邻接的存储器件420B所包括的导电体278电连接。
导电体278以隔着绝缘体277配置在导电体276的顶面及导电体276的侧面。此时，与利用导电体276和导电体278重叠的面积而得到的电容相比，电容器292B可以得到更大的电容，所以是优选的。
另外，也可以以填埋导电体278所具有的凹部中的方式配置绝缘体279。
作为被用作电容器292B的电介质的绝缘体277，可以使用氮化硅、氮氧化硅、氧化铝及氧化铪等。另外，可以使用这些材料的叠层。在绝缘体277具有叠层结构的情况下，可以使用氧化铝和氮化硅的叠层、氧化铪和氧化硅的叠层。在此，叠层的上下没有限定。例如，可以在氧化铝上层叠氮化硅，也可以在氮化硅上层叠氧化铝。
另外，作为绝缘体277，可以使用具有比上述材料高的介电常数的氧化锆。作为绝缘体277，既可以使用单层的氧化锆，又可以使用氧化锆作为叠层的一部分。例如，可以使用氧化锆和氧化铝的叠层。另外，作为绝缘体277可以使用三层的叠层，作为第一层及第三层也可以使用氧化锆，作为第一层及第三层之间的第二层也可以使用氧化铝。
通过作为绝缘体277使用具有高介电常数的氧化锆，可以减少在存储器件420B中电容器292B占有的面积。因此，可以减少存储器件420B所需要的面积，因而能够提高位成本，所以是优选的。
另外，作为导电体276及导电体278，可以使用可用于导电体205、导电体242、导电体260及导电体424等的材料。
另外，作为绝缘体275及绝缘体279可以使用可用于绝缘体214、绝缘体216、绝缘体224及绝缘体280等的材料。
<存储器件420和晶体管200T的连接>
在图13中的以点划线围绕的区域422中，虽然存储器件420经过导电体424及导电体205与晶体管200T的栅极电连接，然而本实施方式不局限于此。
图16示出存储器件420经过导电体424、导电体205、导电体246b及导电体240b与被用作晶体管200T的源极及漏极中的一个的导电体242b电连接的例子。
如此，根据晶体管层413所包括的电路的功能，可以决定存储器件420和晶体管200T的连接方法。
图17示出存储器单元470包括具有晶体管200T的晶体管层413及四层的存储器件层415(存储器件层415_1至存储器件层415_4)的例子。
存储器件层415_1至存储器件层415_4各包括多个存储器件420。
存储器件420经过导电体424及导电体205与不同的存储器件层415所包括的存储器件420及晶体管层413所具有的晶体管200T电连接。
存储器单元470由绝缘体211、绝缘体212、绝缘体214、绝缘体287、绝缘体282、绝缘体283及绝缘体284密封。在绝缘体284的周围设置绝缘体274。另外，绝缘体274、绝缘体284、绝缘体283及绝缘体211设有导电体430并与元件层411电连接。
另外，在密封结构的内部设有绝缘体280。绝缘体280具有由于加热释放氧的功能。或者，绝缘体280具有过剩氧区域。
另外，绝缘体211、绝缘体283及绝缘体284优选为对氢具有高阻挡性的材料。另外，绝缘体214、绝缘体282及绝缘体287优选为具有俘获氢或固定氢的功能的材料。
例如，作为上述对氢具有高阻挡性的材料举出氮化硅或氮氧化硅等。另外，作为上述具有俘获氢或固定氢的功能的材料可以举出氧化铝、氧化铪、以及包含铝及铪的氧化物(铝酸铪)等。
注意，在本说明书等中，阻挡性是指抑制所对应的物质的扩散的功能(也可以说透过性低)。或者，是指俘获并固定所对应的物质(也称为吸杂)的功能。
另外，对用于绝缘体211、绝缘体212、绝缘体214、绝缘体287、绝缘体282、绝缘体283及绝缘体284的材料的结晶结构没有特别的限制，然而采用具有非晶性或结晶性的结构，即可。例如，作为具有俘获氢或固定氢的功能的材料，优选使用非晶氧化铝膜。与结晶性高的氧化铝相比，有时非晶氧化铝所俘获及固定的氢量大。
在此，绝缘体280中的过剩氧的对于与绝缘体280接触的氧化物半导体中的氢的扩散的运动模型，可以考虑如下模型。
存在于氧化物半导体中的氢经过接触于氧化物半导体的绝缘体280扩散到其他结构体。绝缘体280中的过剩氧与氧化物半导体中的氢起反应而成为OH键合，扩散到绝缘体280中。具有OH键合的氢原子在到达具有俘获氢或固定氢的功能的材料(典型为绝缘体282)时与键合于绝缘体282中的原子(例如，金属原子等)的氧原子起反应并在绝缘体282中俘获或固定。另一方面，具有OH键合的过剩氧的氧原子被估计为作为过剩氧残留在绝缘体280中。换言之，在该氢的扩散中绝缘体280中的过剩氧有架桥的作用的可能性高。
为了满足上述模型，重要的要素之一是存储装置的制造工序。
作为一个例子，在氧化物半导体的上方形成包含过剩氧的绝缘体280之后形成绝缘体282。然后，优选进行加热处理。具体而言，在包含氧的气氛、包含氮的气氛或氧和氮的混合气氛下以350℃以上，优选为400℃以上的温度进行该加热处理。加热处理的时间为1个小时以上，优选为4个小时以上，更优选为8个小时以上。
通过上述加热处理，氧化物半导体中的氢可以经过绝缘体280、绝缘体282及绝缘体287扩散到外部。换言之，可以减少存在于氧化物半导体及该氧化物半导体附近的氢的绝对量。
在上述加热处理之后形成绝缘体283及绝缘体284。因为绝缘体283及绝缘体284是具有对氢的高阻挡性的材料，所以可以抑制扩散到外部的氢或存在于外部的氢侵入内部，具体而言，氧化物半导体或绝缘体280一侧。
注意，虽然关于上述加热处理示出在形成绝缘体282之后进行的例子，然而不局限于此。例如，可以在形成晶体管层413之后或者在形成存储器件层415_1至存储器件层415_4之后分别进行上述加热处理。此外，在通过上述加热处理将氢扩散到外部时，将氢扩散到晶体管层413的上方或横方向上。与此同样，在形成存储器件层415_1至存储器件层415_4之后进行加热处理的情况下，氢扩散到上方或横方向上。
另外，上述制造工序产生通过将绝缘体211和绝缘体283贴合在一起来形成的上述密封结构。
如上所述那样，通过采用上述结构及上述制造工序，可以提供使用减少了氢浓度的氧化物半导体的存储装置。因此，可以提供一种可靠性良好的存储装置。另外，根据本发明的一个方式可以提供一种具有良好的电特性的存储装置。
图18A至图18C示出导电体424的配置不同的例子的图。图18A示出从顶面看存储器件420时的布局图，图18B示出在图18A中以点划线A1-A2表示的部分的截面图，图18C示出在图18A中以点划线B1-B2表示的部分的截面图。另外，在图18A中，为了明确起见，省略导电体205。在设置导电体205的情况下，导电体205包括与导电体424重叠的区域。
如图18A所示那样，导电体424除了重叠于氧化物230a及氧化物230b的区域之外，还设置在氧化物230a及氧化物230b的外侧。在图18A中示出导电体424以突出到氧化物230a及氧化物230b的B2一侧的方式设置的例子，然而本实施方式不局限于此。导电体424既可以以突出到氧化物230a及氧化物230b的B1一侧的方式设置，又可以以突出到B1一侧及B2一侧的双方的方式设置。
图18B及图18C示出在存储器件层415_p-1上层叠存储器件层415_p的例子(p为2以上且n以下的自然数)。存储器件层415_p-1所包括的存储器件420经过导电体424及导电体205与存储器件层415_p所包括的存储器件420电连接。
图18B示出在存储器件层415_p-1中导电体424与存储器件层415_p-1中的导电体242及存储器件层415_p中的导电体205连接的情况。在此，导电体424在导电体242、氧化物243、氧化物230b及氧化物230a的B2一侧的外侧与存储器件层415_p-1的导电体205连接。
由图18C可知，导电体424沿着导电体242、氧化物243、氧化物230b及氧化物230a的B2一侧的侧面形成，并且经过在绝缘体280、绝缘体273、绝缘体272、绝缘体224及绝缘体222形成的开口与导电体205电连接。在此，在图18B中，由虚线示出导电体424沿着导电体242、氧化物243、氧化物230b及氧化物230a的B2一侧的侧面形成的情况。另外，有时在导电体242、氧化物243、氧化物230b、氧化物230a、绝缘体224及绝缘体222的B2一侧的侧面和导电体424之间形成绝缘体241。
通过在不与导电体242等重叠的区域也设置导电体424，存储器件420可以与设置在不同的存储器件层415的存储器件420电连接。另外，存储器件420也可以与设置在晶体管层413的晶体管200T电连接。
此外，在将导电体424用作位线时，通过在不与导电体242等重叠的区域也设置导电体424，可以扩大在B1-B2方向上相邻的存储器件420的位线的距离。如图18所示那样，导电体242上的导电体424之间的距离为d1，然而比氧化物230a下方的层，即位于形成在绝缘体224及绝缘体222的开口中的导电体424之间的距离为d2，因此d2比d1大。与在B1-B2方向上相邻的导电体424之间的距离为d1的情况相比，通过将一部分的距离设定为d2可以减少导电体424的寄生电容。通过减少导电体424的寄生电容，可以减少电容器292所需的电容，所以是优选的。
另外，本实施方式可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式4)
在本实施方式中，对作为可用于在上述实施方式中说明的OS晶体管的金属氧化物的CAC-OS(Cloud-Aligned Composite oxide semiconductor)及CAAC-OS(c-axis alignedcrystalline oxide semiconductor)构成进行说明。
<金属氧化物的构成>
CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(开启/关闭的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。
此外，在CAC-OS或CAC-metal oxide中，导电性区域和绝缘性区域有时以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该结构中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分通过与具有宽隙的成分的互补作用，与具有窄隙的成分联动而使载流子流过具有宽隙的成分。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域时，在晶体管的导通状态中可以得到高电流驱动力，即，大通态电流及高场效应迁移率。
就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
<金属氧化物的结构>
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
此外，在着眼于结晶结构时，有时氧化物半导体属于与上述分类不同的分类。在此，参照图19A说明氧化物半导体中的结晶结构的分类。图19A是说明氧化物半导体，典型的是IGZO(包含In、Ga、Zn的金属氧化物)的结晶结构的分类的图。
如图19A所示，IGZO大致分类为Amorphous、Crystalline及Crystal。Amorphous包括completely amorphous。Crystalline包括CAAC(c-axis aligned crystalline)、nc(nanocrystalline)及CAC(Cloud-Aligned Composite)。Crystal包括single crystal及poly crystal。
图19A所示的粗框中的结构是属于New crystalline phase的结构。该结构位于Amorphous和Crystal的境界区域。也就是说，Crystalline可以被认为与能量上不稳定的Amorphous完全不同。
可以使用X射线衍射(XRD：X-Ray Diffraction)图案评价膜或衬底的结晶结构。在此，图19B、图19C示出石英玻璃及具有分类为Crystalline的结晶结构的IGZO(也称为Crystalline IGZO)的XRD谱。图19B是石英玻璃的XRD谱，图19C是结晶IGZO的XRD谱。图19C所示的结晶IGZO的组成为In：Ga：Zn＝4：2：3[原子个数比]。图19C所示的结晶IGZO的厚度为500nm。
如图19B的箭头所示，石英玻璃的XRD谱峰大致对称。另一方面，如图19C的箭头所示，结晶IGZO的XRD谱峰非对称。非对称的XRD谱峰明确地表示结晶的存在。换言之，除非XRD谱峰左右对称，否则不能说是Amorphous。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结，并且其结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界(grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这被认为是由于CAAC-OS因a-b面方向上的氧原子排列的低密度或因金属元素的取代而使原子间的键合距离产生变化等而能够包容畸变。确认到明确的晶界(grain boundary)的结晶结构被称为所谓多结晶(polycrystal)。晶界成为再结合中心，载流子被俘获而晶体管的通态电流下降或电场效应迁移率下降的可能性较高。因此，观察不到明确的晶界的CAAC-OS是在晶体管的半导体层具有适当的结晶结构的结晶性氧化物之一种。为了构成CAAC-OS，优选采用包含Zn的结构。例如，In-Zn氧化物及In-Ga-Zn氧化物与In氧化物相比抑制晶界的发生，所以是优选的。
CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M，Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M，Zn)层中的元素M的情况下，也可以将该层表示为(In，M，Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In，M)层。
CAAC-OS是结晶性高的氧化物半导体。另一方面，在CAAC-OS中观察不到明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，氧化物半导体的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。此外，CAAC-OS对制造工序中的高温度(所谓热积存)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
<具有氧化物半导体的晶体管>
接着，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
优选将载流子密度低的氧化物半导体用于晶体管。在要降低氧化物半导体膜的载流子密度的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为高纯度本征或实质上高纯度本征。
此外，高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在陷阱态密度高的氧化物半导体中形成有沟道形成区域的晶体管的电特性有时不稳定。
因此，为了使晶体管的电特性稳定，减少氧化物半导体中的杂质浓度是有效的。为了减少氧化物半导体中的杂质浓度，优选还减少附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
<杂质>
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷态。因此，将氧化物半导体中或与氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷态而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，优选减少氧化物半导体中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子密度增高，而n型化。其结果是，在将包含氮的氧化物半导体用于沟道形成区域的晶体管容易具有常开启特性。因此，优选尽可能地减少该氧化物半导体中的氮，例如，利用SIMS测得的氧化物半导体中的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，在氧化物半导体中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
另外，本实施方式可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式5)
本实施方式示出安装有上述实施方式所示的存储装置等的电子构件及电子设备的例子。
<电子构件>
首先，参照图20A和图20B对组装有存储装置10A等的电子构件的例子进行说明。
图20A示出电子构件700及安装有电子构件700的基板(安装基板704)的立体图。图20A所示的电子构件700在模子711中包括在半导体衬底11上层叠有元件层34的存储装置10A。在图20A中，为了示出电子构件700的内部，在附图中省略电子构件700的一部分。电子构件700在模子711的外侧包括连接盘(land)712。连接盘712与电极焊盘713电连接，电极焊盘713通过线714与存储装置10A电连接。电子构件700例如安装于印刷电路板702。通过组合多个这样电子构件并使其分别在印刷电路板702上电连接，由此完成安装基板704。
图20B示出电子构件730的立体图。电子构件730是SiP(System in Package：系统封装)或MCM(Multi Chip Module：多芯片封装)的一个例子。在电子构件730中，封装基板732(印刷电路板)上设置有插板(interposer)731，插板731上设置有存储装置735及多个存储装置10A。
在电子构件730中示出将存储装置10A用作高宽带存储器(HBM：High BandwidthMemory)的例子。另外，半导体装置735可以使用CPU、GPU、FPGA等集成电路(半导体装置)。
封装基板732可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底等。插板731可以使用硅插板、树脂插板等。
插板731包括多个布线并具有电连接端子间距不同的多个集成电路的功能。多个布线由单层或多层构成。另外，插板731具有将设置于插板731上的集成电路与设置于封装基板732上的电极电连接的功能。因此，有时也将插板称为“重布线基板(rewiringsubstrate)”或“中间基板”。另外，有时通过在插板731中设置贯通电极，通过该贯通电极使集成电路与封装基板732电连接。另外，在使用硅插板的情况下，也可以使用TSV(ThroughSilicon Via：硅通孔)作为贯通电极。
作为插板731优选使用硅插板。由于硅插板不需要设置有源元件，所以可以以比集成电路更低的成本制造。另一方面，硅插板的布线形成可以在半导体工序中进行，因此很容易形成在使用树脂插板时很难形成的微细布线。
在HBM中，为了实现宽存储器带宽需要连接许多布线。为此，要求安装HBM的插板上能够高密度地形成微细的布线。因此，作为安装HBM的插板优选使用硅插板。
另外，在使用硅插板的SiP或MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。另外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易产生连接不良。尤其优选将硅插板用于其中多个集成电路并排配置于插板上的2.5D封装(2.5D安装)。
另外，也可以与电子构件730重叠地设置散热器(散热板)。在设置散热器的情况下，优选使设置于插板731上的集成电路的高度一致。例如，在本实施方式所示的电子构件730中，优选使存储装置10A与半导体装置735的高度一致。
为了将电子构件730安装在其他基板上，可以在封装基板732的底部设置电极733。图20B示出用焊球形成电极733的例子。通过在封装基板732的底部以矩阵状设置焊球，可以实现BGA(Ball Grid Array：球栅阵列)安装。另外，电极733也可以使用导电针形成。通过在封装基板732的底部以矩阵状设置导电针，可以实现PGA(Pin Grid Array：针栅阵列)安装。
电子构件730可以通过各种安装方式安装在其他基板上，而不局限于BGA及PGA。例如，可以采用SPGA(Staggered Pin Grid Array：交错针栅阵列)、LGA(Land Grid Array：地栅阵列)、QFP(Quad Flat Package：四侧引脚扁平封装)、QFJ(Quad Flat J-leadedpackage：四侧J形引脚扁平封装)或QFN(Quad Flat Non-leaded package：四侧无引脚扁平封装)等安装方法。
<电子设备>
接着，参照图21对安装有上述电子构件的电子设备的例子进行说明。
机器人7100包括照度传感器、麦克风、照相机、扬声器、显示器、各种传感器(红外线传感器、超声波传感器、加速度传感器、压电传感器、光传感器、陀螺仪传感器等)及移动机构等。电子构件730包括处理器等并具有控制这些外围设备的功能。例如，电子构件700具有储存传感器测得的数据的功能。
麦克风具有检测使用者的声音及周围的声音等音频信号的功能。另外，扬声器具有发出声音及警告音等音频信号的功能。机器人7100可以分析通过麦克风输入的音频信号，从扬声器发出所需要的音频信号。机器人7100可以通过使用麦克风及扬声器与使用者交流。
照相机具有拍摄机器人7100的周围的图像的功能。另外，机器人7100具有使用移动机构移动的功能。机器人7100可以通过使用照相机拍摄周围的图像而分析该图像，判断移动时的障碍物的有无等。
飞行物7120包括螺旋桨、照相机及电池等，并具有自主飞行功能。电子构件730具有控制这些外围设备的功能。
例如，用照相机拍摄的图像数据储存至电子构件700。电子构件730可以通过分析图像数据，判断移动时的障碍物的有无等。另外，利用电子构件730可以通过电池的蓄电容量的变化推测电池的剩余电量。
扫地机器人7140包括配置在顶面的显示器、配置在侧面的多个照相机、刷子、操作按钮及各种传感器等。虽然未图示，但是扫地机器人7140安装有轮胎、吸入口等。扫地机器人7140可以自动行走，检测垃圾，可以从底面的吸入口吸引垃圾。
例如，电子构件730可以通过分析照相机所拍摄的图像，判断墙壁、家具或台阶等障碍物的有无。另外，在通过图像分析检测出布线等可能会缠绕在刷子上的物体的情况下，可以停止刷子的旋转。
汽车7160包括引擎、轮胎、制动器、转向装置、照相机等。例如，电子构件730根据导航信息、速度、引擎的状态、排档的选择状态、制动器的使用频度等数据，进行使汽车7160的行驶状态最优化的控制。例如，照相机拍摄的图像数据储存至电子构件700。
电子构件700及/或电子构件730可以安装在TV装置7200(电视接收装置)、智能手机7210、PC(个人计算机)7220、7230、游戏机7240、游戏机7260等中。
例如，设置在TV装置7200内的电子构件730可以用作图像引擎。例如，电子构件730可以进行噪声去除、分辨率的上变频(up-conversion)等图像处理。
智能手机7210是便携式信息终端的一个例子。智能手机7210包括麦克风、照相机、扬声器、各种传感器及显示部。电子构件730控制这些外围设备。
PC7220、PC7230分别是笔记本型PC、桌上型PC的例子。键盘7232及显示器装置7233可以以无线或有线连接到PC7230。游戏机7240是便携式游戏机的例子。游戏机7260是固定式游戏机的例子。以无线或有线控制器7262连接到游戏机7260。可以对控制器7262安装电子构件700及/或电子构件730。
<各种存储装置>
一般而言，在计算机等中的半导体装置中根据其用途可以使用各种存储装置(存储器)。图22示出各种存储装置的阶层。越是上层的存储装置越被要求更快的访问速度，越是下层的存储装置越被要求更大的存储容量和更高的记录密度。在图22中，从最上层依次示出CPU等运算处理装置中作为寄存器一起安装的存储器、SRAM(Static Random AccessMemory)、DRAM以及3D NAND存储器。
因为CPU等运算处理装置中作为寄存器一起安装的存储器用于运算结果的暂时存储等，所以来自运算处理装置访问的频率高。因此，与存储容量相比更需求快的工作速度。此外，寄存器具有保持运算处理装置的设定信息等的功能。
SRAM例如用于高速缓存。高速缓存具有将保持在主存储器中的信息的一部分复制并保持的功能。通过将使用频率高的数据复制在高速缓存中，可以提高对数据访问的速度。
DRAM例如用于主存储器。主存储器具有保持从存储(storage)读出的程序或数据的功能。DRAM的记录密度大约为0.1至0.3Gbit/mm2。
3D NAND存储器例如用于存储。存储具有保持需要长期保存的数据和运算处理装置所使用的各种程序等的功能。因此，与更快的工作速度相比，存储被要求更大的存储容量和更高的记录密度。用于存储的存储装置的记录密度大约为0.6至6.0Gbit/mm2。
根据本发明的一个方式的存储装置的工作速度快且能够长期间保持数据。根据本发明的一个方式的存储装置可以适当地被用作位于包括高速缓存的阶层和主存储器的阶层的双方的边界区域901的存储装置。此外，根据本发明的一个方式的存储装置可以适当地被用作位于包括主存储器的阶层和存储的阶层的双方的边界区域902的存储装置。
另外，本实施方式可以与本说明书所记载的其他实施方式适当地组合而实施。
[符号说明]
A0：位、A3：位、B0：校验位、BL_1：位线、C1：输入端子、C2：输入端子、C3：输入端子、C4：输入端子、C5：输入端子、C8：输入端子、C61：电容器、C71：电容器、CK1：时钟信号、CK4：时钟信号、S_C1：控制信号、S_C2：控制信号、S_C3：控制信号、S_C4：控制信号、S_C5：控制信号、S_C8：控制信号、T_A0：输入端子、T_A3：输入端子、T_B0：输入端子、T_CK1：输入端子、T_CK4：输入端子、WL_N：字线、WL_1：字线、10A：存储装置、10B：存储装置、10C：存储装置、11：半导体衬底、20：外围电路、21：行驱动器、22：列驱动器、23：开关电路、23_A：开关、23_C：开关、24：预充电电路、24_1：晶体管、24_3：晶体管、25：读出放大器、25_1：晶体管、25_2：晶体管、25_3：晶体管、25_4：晶体管、26：元件层、28_a：晶体管、28_b：晶体管、29：电路、30：存储单元阵列、31_N：存储单元、31_1：存储单元、32_N：晶体管、32_1：晶体管、33_N：电容器、33_1：电容器、34：元件层、34_N：元件层、34_1：元件层、34_5：元件层、39：单元、39_M：单元、39_1：单元、40A：密封层、40B：密封层、41：开关电路、51：NAND电路、51_1：NAND电路、51_4：NAND电路、52：延迟电路、52_1：延迟电路、52_2：延迟电路、52_4：延迟电路、53：XOR电路、53_1：XOR电路、53_3：XOR电路、53_4：XOR电路、53_7：XOR电路、54：校验位生成电路、55：错误检测电路、61：晶体管、64：晶体管、71：晶体管、72：晶体管、200：晶体管、200M：晶体管、200T：晶体管、205：导电体、205a：导电体、205b：导电体、211：绝缘体、212：绝缘体、214：绝缘体、216：绝缘体、222：绝缘体、224：绝缘体、230：氧化物、230a：氧化物、230b：氧化物、230c：氧化物、240：导电体、240a：导电体、240b：导电体、241：绝缘体、241a：绝缘体、241b：绝缘体、242：导电体、242a：导电体、242b：导电体、243：氧化物、243a：氧化物、243b：氧化物、246：导电体、246a：导电体、246b：导电体、250：绝缘体、260：导电体、260a：导电体、260b：导电体、272：绝缘体、273：绝缘体、274：绝缘体、275：绝缘体、276：导电体、277：绝缘体、278：导电体、279：绝缘体、280：绝缘体、282：绝缘体、283：绝缘体、284：绝缘体、287：绝缘体、290：导电体、292：电容器、292A：电容器、292B：电容器、294：导电体、295：绝缘体、296：绝缘体、297：导电体、298：绝缘体、299：导电体、300：晶体管、311：半导体衬底、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、411：元件层、413：晶体管层、413_m：晶体管层、413_1：晶体管层、415：存储器件层、415_n：存储器件层、415_p：存储器件层、415_p-1：存储器件层、415_1：存储器件层、415_4：存储器件层、420：存储器件、420A：存储器件、420B：存储器件、422：区域、424：导电体、426：导电体、428：导电体、430：导电体、470：存储器单元、470_m：存储器单元、470_1：存储器单元、700：电子构件、702：印刷电路板、704：安装基板、711：模子、712：连接盘、713：电极焊盘、714：线、730：电子构件、731：插板、732：封装基板、733：电极、735：半导体装置、901：边界区域、902：边界区域、7100：机器人、7120：飞行物、7140：扫地机器人、7160：汽车、7200：TV装置、7210：智能手机、7220:PC、7230:PC、7232：键盘、7233：显示器装置、7240：游戏机、7260：游戏机、7262：控制器

Claims (9)

1.一种存储装置，包括：
包括存储单元的第一元件层；
包括错误检测电路的第二元件层；以及
包括驱动电路的半导体衬底，
其中，所述第二元件层设置在所述半导体衬底和所述第一元件层之间。
2.一种存储装置，包括：
多个第一元件层；
包括错误检测电路的第二元件层；以及
包括驱动电路的半导体衬底，
其中，所述第二元件层设置在所述半导体衬底和所述第一元件层之间，
所述多个第一元件层都包括存储单元，
并且，所述多个第一元件层层叠设置。
3.根据权利要求1或2所述的存储装置，
其中构成所述存储单元的晶体管以及构成所述错误检测电路的晶体管都在沟道形成区域中包含金属氧化物。
4.根据权利要求1或2所述的存储装置，
其中构成所述存储单元的晶体管以及构成所述错误检测电路的晶体管都包括前栅极和背栅极。
5.根据权利要求1或2所述的存储装置，
其中构成所述存储单元的晶体管以及构成所述错误检测电路的晶体管都在沟道形成区域中包含金属氧化物，
并且所述构成存储单元的晶体管以及所述构成错误检测电路的晶体管都包括前栅极和背栅极。
6.一种存储装置，包括：
第1至第N第一元件层(N是2以上的自然数)；
第二元件层；以及
半导体衬底，
其中，所述第K(K是1以上且N以下的整数)第一元件层中使用形成在所述第K第一元件层中的晶体管构成存储单元，
所述第二元件层中使用形成在所述第二元件层中的晶体管构成错误检测电路，
所述半导体衬底中使用形成在所述半导体衬底上的晶体管构成驱动电路，
所述第二元件层层叠设置在所述半导体衬底的上方，
所述第1第一元件层层叠设置在所述第二元件层的上方，
并且，所述第L(L是2以上且N以下的整数)第一元件层层叠设置在所述第L-1第一元件层的上方。
7.根据权利要求6所述的存储装置，
其中形成在所述第K第一元件层中的晶体管以及形成在所述第二元件层中的晶体管都在沟道形成区域中包含金属氧化物。
8.根据权利要求6所述的存储装置，
其中形成在所述第K第一元件层中的晶体管以及形成在所述第二元件层中的晶体管都包括前栅极及背栅极。
9.根据权利要求6所述的存储装置，
其中形成在所述第K第一元件层中的晶体管以及形成在所述第二元件层中的晶体管都在沟道形成区域中包含金属氧化物，
并且所述形成在第K第一元件层中的晶体管以及所述形成在第二元件层中的晶体管都包括前栅极及背栅极。
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