KR20210130734A - 오류 검출 기능을 가지는 기억 장치, 반도체 장치, 및 전자 기기 - Google Patents

오류 검출 기능을 가지는 기억 장치, 반도체 장치, 및 전자 기기 Download PDF

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KR20210130734A
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다츠야 오누키
도모아키 아츠미
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

오류 검출 기능을 가지고, 단위 면적당 기억할 수 있는 데이터양이 많은 기억 장치를 제공한다. 반도체 기판에 형성된 트랜지스터를 사용하여 기억 장치의 구동 회로를 구성하고, 박막 트랜지스터를 사용하여 기억 장치의 메모리 셀을 구성한다. 박막 트랜지스터를 사용하여 메모리 셀이 구성된 층은 반도체 기판의 위쪽에 복수로 적층하여 제공할 수 있어, 단위 면적당 기억할 수 있는 데이터양을 늘릴 수 있다. 또한, 박막 트랜지스터를 사용하여 기억 장치가 가지는 주변 회로의 일부를 구성할 수 있기 때문에, 박막 트랜지스터를 사용하여 오류 검출 회로를 구성하고, 반도체 기판의 위쪽에 적층하여 제공한다.

Description

오류 검출 기능을 가지는 기억 장치, 반도체 장치, 및 전자 기기
본 발명의 일 형태는 기억 장치에 관한 것이다. 특히 반도체 특성을 이용함으로써 기능할 수 있는 기억 장치에 관한 것이다.
또한, 본 발명의 일 형태는 반도체 장치에 관한 것이다. 본 명세서 등에서 반도체 장치란 반도체 특성을 이용한 장치를 가리키고, 예를 들어 반도체 소자(트랜지스터, 다이오드, 포토다이오드 등)를 포함하는 회로, 이 회로를 가지는 장치 등을 가리킨다. 또한, 본 명세서 등에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 예를 들어 집적 회로, 집적 회로를 구비한 칩이나, 패키지에 칩을 수납한 전자 부품, 집적 회로를 구비한 전자 기기는 반도체 장치의 일례이다.
또한, 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
DRAM(Dynamic Random Access Memory)은 각종 전자 기기에 사용되는 기억 장치(메모리라고도 함)로서 널리 알려져 있다. DRAM의 메모리 셀은 하나의 트랜지스터와 하나의 용량 소자로 구성되고, DRAM은 용량 소자에 전하를 축적함으로써 데이터를 기억하는 메모리이다.
DRAM 등의 기억 장치에서는 동작에 이상이 없어도 우주선(宇宙線) 등의 영향으로 인하여 메모리 셀에 기억한 데이터에 오류가 발생하는 경우가 있다. 그러므로, ECC(Error Check and Correct) 메모리라고 불리는 오류 검출 기능 및 오류 정정 기능을 가지는 기억 장치가 존재한다. ECC 메모리는 예를 들어 과학 기술 계산이나 금융 기관에서 사용되는 컴퓨터 등, 데이터의 오류가 허용되지 않는 전자 기기에 사용된다.
한편, 트랜지스터의 채널이 형성되는 영역(채널 형성 영역이라고도 함)에 금속 산화물을 포함하는 트랜지스터(산화물 반도체 트랜지스터, OS 트랜지스터라고도 함)가 주목을 받고 있다. 예를 들어, 트랜지스터에 적용할 수 있는 금속 산화물로서 In-Ga-Zn 산화물(IGZO 등이라고 불림)이 알려져 있다.
OS 트랜지스터는 트랜지스터가 오프 상태일 때의 드레인 전류(오프 전류라고도 함)가 매우 작기 때문에(예를 들어 비특허문헌 1, 비특허문헌 2 참조), OS 트랜지스터를 DRAM의 메모리 셀에 사용함으로써, 용량 소자에 축적한 전하를 장시간 유지할 수 있다.
또한, OS 트랜지스터는 박막 트랜지스터이기 때문에 적층하여 제공할 수 있다. 예를 들어 특허문헌 1에는, 반도체 기판에 형성된 트랜지스터를 사용하여 DRAM의 주변 회로를 구성하고, 그 위쪽에 OS 트랜지스터를 사용하여 구성된 DRAM의 메모리 셀을 가지는 층을 복수로 적층한 구성에 대하여 개시되어 있다. DRAM의 메모리 셀을 가지는 층을 복수로 적층함으로써, DRAM의 칩 면적을 삭감할 수 있다.
또한, 본 명세서 등에서는 OS 트랜지스터가 메모리 셀에 사용된 DRAM을 산화물 반도체 DRAM 또는 DOSRAM(등록 상표, Dynamic Oxide Semiconductor Random Access Memory를 가리킴)이라고 부른다.
미국 특허출원공개공보 US2012/0063208호
일반적으로, ECC 메모리는 데이터를 기억하기 위한 기억 영역과, 오류 검출 부호 또는 오류 정정 부호(중복 비트, 검사 비트라고도 함)를 기억하기 위한 기억 영역과, 상기 2개의 기억 영역을 제어하는 메모리 컨트롤러를 가진다. 그리고, ECC 메모리는 데이터를 기억(기록이라고도 함)할 때에, 기억하는 데이터에 대응한 검사 비트를 계산하고, 기억하는 데이터와 함께 검사 비트를 기억한다.
검사 비트는 기억한 데이터를 판독할 때에 데이터와 함께 판독된다. ECC 메모리는 판독한 데이터를 검사 비트를 사용하여 검증함으로써, 기억한 데이터에 오류가 발생하고 있지 않았는지 알 수 있다. 또는, 기억한 데이터에 오류가 발생한 경우, ECC 메모리는 검사 비트를 사용하여 정정할 수 있다.
즉, 적어도 ECC 메모리에는, ECC 메모리가 아닌 메모리에 더하여, 검사 비트를 기억하기 위한 기억 영역과, 이 기억 영역을 제어하는 메모리 컨트롤러가 필요하다.
본 발명의 일 형태는 오류 검출 기능(검사 비트를 기억하기 위한 기억 영역을 가지고, 검사 비트를 사용하여 기억한 데이터에 오류가 발생하고 있지 않았는지를 알아내는 기능)을 가지는 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 오류 검출 기능을 가지고, 단위 면적당 기억할 수 있는 데이터양이 많은 기억 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태는 반드시 상술한 과제 모두를 해결할 필요는 없고, 적어도 하나의 과제를 해결할 수 있는 것이면 좋다. 또한, 상기 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 이들 외의 과제는 명세서, 청구범위, 도면 등의 기재로부터 저절로 명백해질 것이며 명세서, 청구범위, 도면 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 메모리 셀을 가지는 제 1 소자층과, 오류 검출 회로를 가지는 제 2 소자층과, 구동 회로를 가지는 반도체 기판을 가지는 기억 장치이다. 제 2 소자층은 반도체 기판과 제 1 소자층 사이에 제공된다.
또한, 본 발명의 일 형태는 복수의 제 1 소자층과, 오류 검출 회로를 가지는 제 2 소자층과, 구동 회로를 가지는 반도체 기판을 가지는 기억 장치이다. 제 2 소자층은 반도체 기판과 제 1 소자층 사이에 제공되고, 복수의 제 1 소자층은 각각 메모리 셀을 가지고, 복수의 제 1 소자층은 적층하여 제공된다.
또한, 상기 형태에 있어서 메모리 셀을 구성하는 트랜지스터 및 오류 검출 회로를 구성하는 트랜지스터는 각각 채널 형성 영역에 금속 산화물을 가진다.
또한, 상기 형태에 있어서 메모리 셀을 구성하는 트랜지스터 및 오류 검출 회로를 구성하는 트랜지스터는 각각 프런트 게이트와 백 게이트를 가진다.
또한, 상기 형태에 있어서 메모리 셀을 구성하는 트랜지스터 및 오류 검출 회로를 구성하는 트랜지스터는 각각 채널 형성 영역에 금속 산화물을 가지고, 메모리 셀을 구성하는 트랜지스터 및 오류 검출 회로를 구성하는 트랜지스터는 각각 프런트 게이트와 백 게이트를 가진다.
또한, 본 발명의 일 형태는 첫 번째 제 1 소자층 내지 N번째 제 1 소자층(N은 2 이상의 자연수)과, 제 2 소자층과, 반도체 기판을 가지는 기억 장치이다. K번째(K는 1 이상 N 이하의 정수(整數)) 제 1 소자층에는 K번째 제 1 소자층에 형성된 트랜지스터를 사용하여 메모리 셀이 구성되고, 제 2 소자층에는 제 2 소자층에 형성된 트랜지스터를 사용하여 오류 검출 회로가 구성되고, 반도체 기판에는 반도체 기판에 형성된 트랜지스터를 사용하여 구동 회로가 구성된다. 제 2 소자층은 반도체 기판 위쪽에 적층하여 제공되고, 첫 번째 제 1 소자층은 제 2 소자층 위쪽에 적층하여 제공되고, L번째(L은 2 이상 N 이하의 정수) 제 1 소자층은 L-1번째 제 1 소자층 위쪽에 적층하여 제공된다.
또한 상기 형태에 있어서 K번째 제 1 소자층에 형성된 트랜지스터 및 제 2 소자층에 형성된 트랜지스터는 각각 채널 형성 영역에 금속 산화물을 가진다.
또한 상기 형태에 있어서 K번째 제 1 소자층에 형성된 트랜지스터 및 제 2 소자층에 형성된 트랜지스터는 각각 프런트 게이트와 백 게이트를 가진다.
또한, 상기 형태에 있어서 K번째 제 1 소자층에 형성된 트랜지스터 및 제 2 소자층에 형성된 트랜지스터는 각각 채널 형성 영역에 금속 산화물을 가지고, K번째 제 1 소자층에 형성된 트랜지스터 및 제 2 소자층에 형성된 트랜지스터는 각각 프런트 게이트와 백 게이트를 가진다.
본 발명의 일 형태에 의하여 오류 검출 기능을 가지는 기억 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 오류 검출 기능을 가지고, 단위 면적당 기억할 수 있는 데이터양이 많은 기억 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과의 모두를 가질 필요는 없다. 이들 이외의 효과는 명세서, 청구범위, 도면 등의 기재로부터 저절로 명백해질 것이며, 명세서, 청구범위, 도면 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1의 (A)는 기억 장치의 구성예를 나타낸 블록도이다. 도 1의 (B)는 기억 장치의 구성예를 나타낸 모식도이다.
도 2는 기억 장치의 구성예를 나타낸 모식도이다.
도 3은 기억 장치의 구성예를 나타낸 회로도이다.
도 4는 기억 장치의 구성예를 나타낸 모식도이다.
도 5의 (A), (B)는 기억 장치의 구성예를 나타낸 모식도이다.
도 6의 (A)는 검사 비트 생성 회로의 구성예를 나타낸 회로도이다. 도 6의 (B)는 타이밍 차트이다. 도 6의 (C)는 진리표이다.
도 7의 (A)는 오류 검출 회로의 구성예를 나타낸 회로도이다. 도 7의 (B)는 타이밍 차트이다.
도 8은 진리표이다.
도 9의 (A)는 XOR 회로를 나타내는 기호를 나타낸 것이다. 도 9의 (B)는 XOR 회로의 구성예를 나타낸 회로도이다. 도 9의 (C)는 타이밍 차트이다. 도 9의 (D)는 진리표이다.
도 10의 (A)는 NAND 회로를 나타내는 기호를 나타낸 것이다. 도 10의 (B)는 NAND 회로의 구성예를 나타낸 회로도이다. 도 10의 (C)는 타이밍 차트이다. 도 10의 (D)는 진리표이다.
도 11의 (A)는 지연 회로를 나타내는 기호를 나타낸 것이다. 도 11의 (B)는 지연 회로의 구성예를 나타낸 회로도이다. 도 11의 (C)는 타이밍 차트이다. 도 11의 (D)는 진리표이다.
도 12는 기억 장치의 구성예를 나타낸 모식도이다.
도 13은 기억 장치의 구성예를 나타낸 단면 모식도이다.
도 14의 (A), (B)는 트랜지스터의 구성예를 나타낸 단면 모식도이다.
도 15의 (A) 내지 (C)는 기억 장치의 구성예를 나타낸 단면 모식도이다.
도 16은 기억 장치의 구성예를 나타낸 단면 모식도이다.
도 17은 기억 장치의 구성예를 나타낸 단면 모식도이다.
도 18의 (A)는 기억 장치의 구성예를 나타낸 상면도이다. 도 18의 (B), (C)는 기억 장치의 구성예를 나타낸 단면 모식도이다.
도 19의 (A)는 IGZO의 결정 구조의 분류를 설명하는 도면이다. 도 19의 (B)는 석영 유리의 XRD 스펙트럼을 설명하는 도면이다. 도 19의 (C)는 Crystalline IGZO의 XRD 스펙트럼을 설명하는 도면이다.
도 20의 (A), (B)는 전자 부품의 일례를 설명하는 모식도이다.
도 21은 전자 기기의 예를 나타낸 도면이다.
도 22는 각종 기억 장치를 계층마다 나타낸 도면이다.
이하에서, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시될 수 있으며, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 이하에 나타내는 복수의 실시형태는 적절히 조합할 수 있다. 또한, 하나의 실시형태 중에서 복수의 구성예가 나타내어지는 경우에는, 구성예를 서로 적절히 조합할 수 있다.
또한, 본 명세서에 첨부된 도면에서는 구성 요소를 기능마다 분류하여 서로 독립된 블록으로서 블록도를 나타내었지만, 실제의 구성 요소들을 기능마다 완전히 나누는 것이 어려우며 하나의 구성 요소가 복수의 기능에 관련될 수도 있다.
또한, 도면 등에서 크기, 층의 두께, 영역 등은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다. 도면은 이상적인 예를 모식적으로 도시한 것이고, 도면에 도시한 형상 또는 값 등에 한정되지 않는다.
또한, 도면 등에서 동일한 요소들 또는 비슷한 기능을 가지는 요소들, 동일한 재질의 요소들, 또는 동시에 형성되는 요소들 등에는 동일한 부호를 부여하는 경우가 있고, 이의 반복적인 설명을 생략하는 경우가 있다.
또한, 본 명세서 등에서, '막'이라는 용어와 '층'이라는 용어는 서로 바꿀 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 변경할 수 있는 경우가 있다. 또는, 예를 들어 '절연막'이라는 용어를 '절연층'이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 본 명세서 등에서 '위'나 '아래' 등 배치를 나타내는 용어는 구성 요소의 위치 관계가 '바로 위' 또는 '바로 아래'인 것을 한정하는 것이 아니다. 예를 들어 '게이트 절연층 위의 게이트 전극'이라는 표현이라면 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에서 '제 1', '제 2', '제 3' 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것이 아니다.
또한 본 명세서 등에서 복수의 요소에 같은 부호를 사용하는 경우, 특히 이들을 구별할 필요가 있는 경우에는, 부호에 '_1', '_2', '[n]', '[m, n]' 등의 식별용 부호를 붙여서 기재하는 경우가 있다. 예를 들어 두 번째 배선(GL)을 배선(GL[2])이라고 기재한다.
또한, 본 명세서 등에서, '전기적으로 접속'이란, '어떠한 전기적 작용을 가지는 것'을 통하여 접속되어 있는 경우가 포함된다. 여기서, '어떠한 전기적 작용을 가지는 것'은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어, '어떠한 전기적 작용을 가지는 것'에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 이 외 각종 기능을 가지는 소자 등이 포함된다. 또한, '전기적으로 접속'아리고 표현되는 경우이어도, 실제의 회로에 있어서, 물리적인 접속 부분이 없고, 단지 배선이 연장되어 있을 뿐인 경우도 있다.
또한, 본 명세서 등에서, '전극'이나 '배선'이라는 용어는 이들의 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어, '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다.
또한, 본 명세서 등에서, 전기 회로에서의 '단자'란, 전류 또는 전위의 입력(또는 출력)이나 신호의 수신(또는, 송신)이 수행되는 부분을 말한다. 따라서, 배선 또는 전극의 일부가 단자로서 기능하는 경우가 있다.
또한, 일반적으로, '용량'은 2개의 전극이 절연체(유전체)를 사이에 두고 대향되는 구성을 가진다. 본 명세서 등에서 '용량 소자'는 상술한 '용량'인 경우가 있다. 즉, 본 명세서 등에서, '용량 소자'란, 2개의 전극이 절연체를 사이에 두고 대향되는 구성을 가진 것, 2개의 배선이 절연체를 사이에 두고 대향되는 구성을 가진 것, 또는 2개의 배선이 절연체를 통하여 배치된 것인 경우가 있다.
또한, 본 명세서 등에서 '전압'이란 어떤 전위와 기준 전위(예를 들어, 그라운드 전위)의 전위차를 가리키는 경우가 많다. 따라서, 전압과 전위차는 환언할 수 있다.
또한, 본 명세서 등에서 트랜지스터란 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 가지고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있는 것이다. 또한, 본 명세서 등에서 채널 형성 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀌는 경우가 있다. 그래서, 본 명세서 등에서 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 특별히 언급하지 않는 경우, 오프 전류란 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란, 특별히 언급하지 않는 경우, n채널형 트랜지스터에서는 소스에 대한 게이트의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태, p채널형 트랜지스터에서는 소스에 대한 게이트의 전압(Vgs)이 문턱 전압(Vth)보다 높은 상태를 말한다. 즉, n채널형 트랜지스터의 오프 전류란, 소스에 대한 게이트의 전압 Vgs가 문턱 전압 Vth보다 낮은 경우의 드레인 전류라고 하는 경우가 있다.
상기 오프 전류의 설명에서 드레인을 소스로 바꿔 읽어도 좋다. 즉, 오프 전류란, 트랜지스터가 오프 상태일 때의 소스 전류를 말하는 경우가 있다. 또한, 오프 전류와 같은 의미로 누설 전류라고 하는 경우가 있다. 또한, 본 명세서 등에서 오프 전류란 트랜지스터가 오프 상태일 때에 소스와 드레인 사이를 흐르는 전류를 가리키는 경우가 있다.
또한, 본 명세서 등에서, 온 전류란 트랜지스터가 온 상태(도통 상태라고도 함)에 있을 때, 소스와 드레인 사이에 흐르는 전류를 가리키는 경우가 있다.
또한, 본 명세서 등에서, 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체 등으로 분류된다.
예를 들어, 트랜지스터의 채널 형성 영역에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 가지는 경우, 상기 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor)라고 부를 수 있다. 즉 채널 형성 영역에 금속 산화물을 가지는 트랜지스터를 '산화물 반도체 트랜지스터', 'OS 트랜지스터'라고 부를 수 있다.
또한, 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 부르는 경우가 있다. 또한, 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다. 금속 산화물의 자세한 사항에 대해서는 후술한다.
(실시형태 1)
본 발명의 일 형태의 기억 장치의 구성예에 대하여 도 1 내지 도 11을 사용하여 설명한다. 본 발명의 일 형태의 기억 장치는 반도체 특성을 이용함으로써 기능할 수 있는 기억 장치이고, 메모리라고도 불린다.
또한, 본 발명의 일 형태의 기억 장치는 반도체 기판에 형성된 트랜지스터를 가지는 층 위쪽에 OS 트랜지스터를 가지는 층이 복수로 적층하여 제공된 구조를 가진다. OS 트랜지스터는 오프 전류가 매우 작다는 성질을 가진다.
<기억 장치의 블록도>
도 1의 (A)는 본 발명의 일 형태인 기억 장치(10A)의 구성예를 나타낸 블록도이다. 또한 본 명세서 등에서 설명하는 도면에서는, 주된 신호의 흐름을 화살표 또는 선으로 나타내고, 전원선 등은 생략하는 경우가 있다.
기억 장치(10A)는 주변 회로(20) 및 메모리 셀 어레이(30)를 가진다. 주변 회로(20)는 행 드라이버(21), 열 드라이버(22)에 더하여, 프리차지 회로(24), 감지 증폭기(25), 검사 비트 생성 회로(54), 오류 검출 회로(55), 스위치 회로(23)가 제공된 소자층(26)을 가진다(도 3 참조).
행 드라이버(21)는 워드선(WL)에 메모리 셀 어레이(30)를 구동하기 위한 신호를 출력하는 기능을 가진다. 구체적으로 행 드라이버(21)는 워드선(WL)(도 1의 (A)에서는 WL_1 및 WL_N을 도시하였음, N은 2 이상의 자연수)에 워드 신호를 출력하는 기능을 가진다. 행 드라이버(21)를 워드선 구동 회로라고 부르는 경우가 있다. 또한, 행 드라이버(21)는 지정된 어드레스에 대응한 워드선(WL)을 선택하기 위한 디코더 회로, 및 버퍼 회로 등을 포함한다. 워드선(WL)을 단순히 배선이라고 부르는 경우가 있다.
열 드라이버(22)는 비트선(BL)에 메모리 셀 어레이(30)를 구동하기 위한 신호를 출력하는 기능을 가진다. 구체적으로 열 드라이버(22)는 비트선(BL)(도 1의 (A)에서는 BL_1 및 BL_2를 도시하였음)에 데이터 신호를 출력하는 기능을 가진다. 열 드라이버(22)를 비트선 구동 회로라고 부르는 경우가 있다. 또한, 열 드라이버(22)는 지정된 어드레스에 대응한 비트선을 선택하기 위한 디코더 회로 등을 포함한다. 비트선(BL)을 단순히 배선이라고 부르는 경우가 있다. 또한 도면에 있어서, 시인성을 높이기 위하여 비트선(BL)을 굵은 선 또는 굵은 점선으로 도시한 경우가 있다.
비트선(BL)에 공급되는 데이터 신호는 메모리 셀에 기록되는 신호 또는 메모리 셀로부터 판독되는 신호에 상당한다. 데이터 신호는 데이터 1 또는 데이터 0(데이터 High 또는 데이터 Low, 데이터 H 또는 데이터 L이라고도 함)에 대응하는 하이 레벨 또는 로 레벨의 전위를 가지는 이진 신호로서 설명한다. 하이 레벨의 전위는 전위(VDD)이고, 로 레벨의 전위는 전위(VSS) 또는 접지 전위(GND)이다. 또한 데이터 신호는 3진 이상의 다치(多値)이어도 좋다.
비트선(BL)에 공급되는 그 외의 신호로서는 데이터를 판독하기 위한 프리차지 전위 등이 있다. 프리차지 전위는 예를 들어 VDD/2로 할 수 있다.
메모리 셀 어레이(30)는 예를 들어 N개(N은 2 이상의 자연수)의 소자층(34_1 내지 34_N)을 가진다. 소자층(34_1)은 하나 이상의 메모리 셀(31_1)을 가진다. 메모리 셀(31_1)은 트랜지스터(32_1) 및 커패시터(33_1)를 가진다. 소자층(34_N)은 하나 이상의 메모리 셀(31_N)을 가진다. 메모리 셀(31_N)은 트랜지스터(32_N) 및 커패시터(33_N)를 가진다.
또한, 커패시터를 용량 또는 용량 소자라고 부르는 경우가 있다. 소자층이란 커패시터나 트랜지스터 등의 소자가 제공되는 층을 가리키고, 도전체, 반도체, 절연체 등의 부재를 가지는 층이다.
트랜지스터(32_1) 내지 트랜지스터(32_N)는 워드선(WL_1) 내지 워드선(WL_N)에 공급되는 워드 신호에 따라 도통 상태(온 또는 온 상태라고도 함), 비도통 상태(오프 또는 오프 상태라고도 함)가 제어되는 스위치로서 기능한다. 또한, 트랜지스터(32_1) 내지 트랜지스터(32_N)는 각각 소스 및 드레인 중 한쪽이 비트선(BL) 중 어느 하나와 접속된다.
트랜지스터(32_1) 내지 트랜지스터(32_N)는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터(아래에서는 OS 트랜지스터라고 함)인 것이 바람직하다. 본 발명의 일 형태의 구성에서는, 메모리 셀에 OS 트랜지스터를 사용함으로써, 트랜지스터가 오프 상태일 때에 소스와 드레인 사이에 흐르는 누설 전류(아래에서는 오프 전류라고 함)가 매우 작다는 성질을 이용하여, 원하는 전위에 대응한 전하를 트랜지스터(32_1) 내지 트랜지스터(32_N)의 소스 및 드레인 중 다른 쪽과 전기적으로 접속된 커패시터(33_1) 내지 커패시터(33_N)에 유지시킬 수 있다.
즉 메모리 셀(31_1) 내지 메모리 셀(31_N)에 일단 기록된 데이터를 장시간 유지할 수 있다. 그러므로, 기억 장치(10A)는 데이터 리프레시 빈도를 낮추고 소비 전력을 저감할 수 있다.
또한, OS 트랜지스터를 사용한 메모리 셀(31_1) 내지 메모리 셀(31_N)은 전하를 충전 또는 방전함으로써 데이터를 재기록 및 판독할 수 있게 되기 때문에, 실질적으로 횟수에 제한 없이 데이터를 기록 및 판독할 수 있다.
OS 트랜지스터를 사용한 메모리 셀(31_1) 내지 메모리 셀(31_N)은, 자기 메모리 또는 저항 변화형 메모리 등과 달리, 원자 레벨에서의 구조 변화가 일어나지 않으므로 재기록 내성이 뛰어나다. 또한, OS 트랜지스터를 사용한 메모리 셀(31_1) 내지 메모리 셀(31_N)은 플래시 메모리와 달리, 반복적인 재기록 동작에 의한 전자 포획 중심의 증가로 인한 불안정성이 보이지 않는다.
또한, OS 트랜지스터를 사용한 메모리 셀(31_1) 내지 메모리 셀(31_N)은 채널 형성 영역에 실리콘을 가지는 트랜지스터(아래에서는 Si 트랜지스터라고 함)가 형성된 실리콘 기판 위 등에 제공될 수 있다. 그러므로, 집적화를 용이하게 수행할 수 있다. 또한 OS 트랜지스터는 Si 트랜지스터와 같은 제조 장치를 사용하여 제작할 수 있으므로 저비용으로 제작할 수 있다.
OS 트랜지스터는 게이트 전극, 소스 전극, 및 드레인 전극에 더하여, 백 게이트 전극을 포함하는, 4단자의 반도체 소자로 할 수 있다. 게이트 전극 또는 백 게이트 전극에 인가하는 전위에 따라 소스와 드레인 사이를 흐르는 신호의 입출력을 독립적으로 제어할 수 있는 전기 회로망으로 구성할 수 있다. 그러므로, LSI(Large Scale Integration)와 같은 사상으로 회로 설계를 수행할 수 있다.
또한, OS 트랜지스터는 고온 환경하에서 Si 트랜지스터보다 우수한 전기 특성을 가진다. 구체적으로는, 125℃ 이상 150℃ 이하 등의 높은 온도에서도 온 전류와 오프 전류의 비가 크므로, 양호한 스위칭 동작을 수행할 수 있다.
또한, 도 1의 (A)에 나타낸 기억 장치(10A)는 OS 트랜지스터를 메모리 셀에 사용한 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고 부를 수 있다. 메모리 셀을 하나의 트랜지스터 및 하나의 커패시터로 구성할 수 있기 때문에, 기억할 수 있는 데이터양이 많은 고밀도의 메모리를 실현할 수 있다. 또한, OS 트랜지스터를 사용함으로써 데이터의 유지 시간을 길게 할 수 있다.
커패시터(33_1) 내지 커패시터(33_N)는 전극이 되는 도전체 사이에 절연체를 끼운 구성을 가진다. 또한, 전극을 구성하는 도전체로서는 금속 외에 도전성을 부여한 반도체 등을 사용할 수 있다. 또한, 커패시터(33_1) 내지 커패시터(33_N)의 배치에 대한 자세한 사항은 후술하지만, 트랜지스터(32_1) 내지 트랜지스터(32_N)의 위쪽 또는 아래쪽에서 중첩되는 위치에 배치하는 구성 외에 트랜지스터(32_1) 내지 트랜지스터(32_N)를 구성하는 반도체층 또는 전극 등의 일부를 커패시터(33_1) 내지 커패시터(33_N)의 한쪽 전극으로서 사용할 수 있다.
프리차지 회로(24), 감지 증폭기(25), 검사 비트 생성 회로(54), 오류 검출 회로(55), 스위치 회로(23)가 제공되는 소자층(26)은 메모리 셀에 데이터를 기록할 때 검사 비트를 생성하는 기능, 메모리 셀로부터 데이터를 판독할 때 비트선(BL)을 프리차지하는 기능, 비트선(BL)의 전위를 증폭하는 기능, 및 검사 비트를 사용하여 메모리 셀로부터 판독한 데이터에 오류가 발생하지 않았는지 검출하는 기능을 가진다.
소자층(26)이 가지는 각 회로(프리차지 회로(24), 감지 증폭기(25), 검사 비트 생성 회로(54), 오류 검출 회로(55), 스위치 회로(23))는 OS 트랜지스터를 사용하여 구성되는 것이 바람직하다. 소자층(26)이 가지는 각 회로가 OS 트랜지스터를 사용하여 구성됨으로써, Si 트랜지스터가 형성된 실리콘 기판 위 등에 소자층(26)을 제공할 수 있다. 그러므로, 집적화를 용이하게 수행할 수 있다. 또한 OS 트랜지스터는 Si 트랜지스터와 같은 제조 장치를 사용하여 제작할 수 있으므로 저비용으로 제작할 수 있다.
<기억 장치의 모식도>
도 1의 (A)에서 설명한 각 구성에 있어서, 소자층(34_1) 내지 소자층(34_N) 및 소자층(26)에 대하여 설명하기 위하여, 기억 장치(10A)의 구성예를 나타낸 모식도를 도 1의 (B)에 나타내었다. 도 1의 (B)에 나타낸 모식도는 도 1의 (A)에서 설명한 각 구성의 배치를 설명하기 위하여 x축, y축, z축 방향을 규정한 사시도이다.
도 1의 (B)에 도시한 바와 같이, 기억 장치(10A)에서는 소자층(26)과 소자층(34_1) 내지 소자층(34_N)의, 총 (1+N)개의 OS 트랜지스터를 가지는 층이 반도체 기판(11) 위에 적층하여 제공된다. 또한, 소자층(26) 및 소자층(34_1) 내지 소자층(34_N)이 가지는 메모리 셀(31_1) 내지 메모리 셀(31_N)은 각각 반도체 기판(11)에 제공된 열 드라이버(22)와 중첩되는 영역을 가진다. 그리고, 소자층(26)은 반도체 기판(11)과 소자층(34_1) 사이에 제공되어 있다.
반도체 기판(11)은 트랜지스터의 채널 영역을 형성할 수 있으면 특별히 한정되지 않는다. 예를 들어, 단결정 실리콘 기판, 단결정 저마늄 기판, 화합물 반도체 기판(SiC 기판, GaN 기판 등), SOI(Silicon on Insulator) 기판 등을 사용할 수 있다.
그리고, 소자층(34_1)이 가지는 메모리 셀(31_1)의 트랜지스터와, 소자층(34_N)이 가지는 메모리 셀(31_N)의 트랜지스터는 수직 방향으로 제공된 비트선(BL)을 통하여 전기적으로 접속된다. 또한, 비트선(BL)은 소자층(26)과 전기적으로 접속되고, 소자층(26)은 반도체 기판(11)에 제공된 열 드라이버(22)와 전기적으로 접속된다.
예를 들어, 비트선(BL_1)은 메모리 셀(31_1)이 가지는 트랜지스터의 반도체층에 접하여 제공된다. 또는 비트선(BL_1)은 메모리 셀(31_1)이 가지는 트랜지스터의 반도체층의 소스 또는 드레인으로서 기능하는 영역에 접하여 제공된다. 또는 비트선(BL_1)은 메모리 셀(31_1)이 가지는 트랜지스터의 반도체층의 소스 또는 드레인으로서 기능하는 영역과 접하여 제공되는 도전체에 접하여 제공된다.
즉, 비트선(BL)은 메모리 셀(31_1)이 가지는 트랜지스터의 소스 및 드레인 중 한쪽과, 메모리 셀(31_N)이 가지는 트랜지스터의 소스 및 드레인 중 한쪽과, 소자층(26)을 전기적으로 접속하는 배선이라고 할 수 있다.
또한, 비트선(BL)은 열 드라이버(22)가 제공되는 반도체 기판(11)의 면에 수직 방향 또는 실질적으로 수직 방향으로 연장되어 제공된다고 할 수 있다. 즉, 도 1의 (B)에 도시한 바와 같이, 비트선(BL)은 메모리 셀(31_1)이 가지는 트랜지스터 및 메모리 셀(31_N)이 가지는 트랜지스터에 접속되고, 또한 상기 반도체 기판의 표면(xy 표면)에 대하여 수직 방향(z 방향) 또는 실질적으로 수직 방향으로 제공된다. 또한, '실질적으로 수직'이란 85° 이상 95° 이하의 각도로 배치되어 있는 상태를 말한다.
본 발명의 일 형태인 기억 장치(10A)에서는 각 소자층에 제공되는 트랜지스터로서 오프 전류가 매우 작은 OS 트랜지스터가 사용된다. 그러므로, 메모리 셀에 유지하는 데이터의 리프레시 빈도를 낮출 수 있고, 소비 전력이 저감된 기억 장치로 할 수 있다.
OS 트랜지스터는 적층하여 제공할 수 있고, 같은 제조 공정을 반복적으로 사용하여 수직 방향으로 제작할 수 있기 때문에, 제조 비용을 저감할 수 있다. 또한, 기억 장치(10A)에서는 메모리 셀을 구성하는 트랜지스터를 평면 방향이 아니라 수직 방향으로 배치하여 메모리 밀도를 향상시킬 수 있다. 그러므로, 기억 장치(10A)를 소형화할 수 있다.
또한, OS 트랜지스터는 고온 환경하에 있어서도 Si 트랜지스터에 비하여 전기 특성의 변동이 작기 때문에, 적층 및 집적화된 경우의 트랜지스터의 전기 특성의 변동이 작아, 신뢰성이 우수한 기억 장치로서 기능할 수 있다.
기억 장치(10A)에서는 열 드라이버 등의 위쪽에 메모리 셀을 배치할 수 있기 때문에, 기억 장치(10A)를, 소형이며 기억할 수 있는 데이터양이 많은 고밀도의 기억 장치로 할 수 있다. 또한, 메모리 셀이 가지는 커패시터의 용량을 작게 하여도 동작시킬 수 있다.
또한, 기억 장치(10A)에서는 메모리 셀 어레이로부터 연장되어 제공되는 비트선을 반도체 기판(11)의 표면에 대하여 실질적으로 수직 방향으로 제공함으로써, 메모리 셀 어레이와 소자층(26) 사이의 비트선의 길이를 짧게 할 수 있다. 그러므로, 비트선의 기생 용량을 삭감할 수 있기 때문에, 메모리 셀에 유지하는 데이터 신호를 다치화하여도 전위를 판독할 수 있다.
<기억 장치의 단면도>
도 2에서는 도 1의 (A) 및 (B)를 사용하여 설명한, 기억 장치(10A)의 수직 방향(z축 방향)에 평행한 하나의 단면의 모식도를 나타내었다.
도 2에 나타낸 바와 같이, 기억 장치(10A)에서는 각 소자층에 제공된 메모리 셀(31_1) 내지 메모리 셀(31_N)과, 소자층(26)과, 반도체 기판(11)에 제공된 열 드라이버(22)를 수직 방향으로 제공된 비트선(BL)을 통하여 접속할 수 있다. 비트선(BL)을 수직 방향으로 제공함으로써 비트선(BL)의 길이를 짧게 할 수 있기 때문에, 비트선(BL)의 부하를 저감할 수 있다.
도 3에서는 메모리 셀 어레이(30)로서 소자층(34_1) 내지 소자층(34_N), 프리차지 회로(24), 감지 증폭기(25), 검사 비트 생성 회로(54), 오류 검출 회로(55), 스위치 회로(23)를 가지는 소자층(26), 및 열 드라이버(22)가 가지는 기록 판독 회로(29)를 도시하였다.
또한 도 3에는 비트선(BL_A) 또는 비트선(BL_B)과, 프리차지 회로(24) 및 감지 증폭기(25)의 도통을 제어하는 트랜지스터(28_a) 및 트랜지스터(28_b), 그리고 스위치 회로(23)가 가지는 스위치(23_A) 내지 스위치(23_C)가 도시되어 있다. 비트선(BL_A)은 트랜지스터(28_a)의 소스 및 드레인 중 한쪽과 접속되고, 비트선(BL_B)은 트랜지스터(28_b)의 소스 및 드레인 중 한쪽과 접속된다.
도 3에 도시한 소자층(26)의 위쪽에는 소자층(34_1) 내지 소자층(34_N)이 제공되고, 비트선(BL_A) 및 비트선(BL_B)이 수직 방향으로 제공된다. 즉, 주변 회로의 일부를 구성하는 소자층(26)은 소자층(34_1) 내지 소자층(34_N)과 마찬가지로 적층하여 제공할 수 있다. 또한, 비트선(BL_A) 및 비트선(BL_B)은 트랜지스터(28_a) 및 트랜지스터(28_b)를 통하여 프리차지 회로(24) 및 감지 증폭기(25)를 구성하는 트랜지스터에 접속된다.
프리차지 회로(24)는 n채널형의 트랜지스터(24_1) 내지 트랜지스터(24_3)로 구성된다. 프리차지 회로(24)는 프리차지 선(PCL)에 공급되는 프리차지 신호에 따라 비트선(BL_A) 및 비트선(BL_B)을, 예를 들어 전위(VDD)와 전위(VSS)의 중간의 전위 VDD/2에 상당하는 중간 전위(VPC)로 프리차지하기 위한 회로이다.
감지 증폭기(25)는 n채널형의 트랜지스터(25_1) 내지 트랜지스터(25_4)를 가지고, 트랜지스터(25_1) 및 트랜지스터(25_2)는 배선(VHH)에 접속되고, 트랜지스터(25_3) 및 트랜지스터(25_4)는 배선(VLL)에 접속된다. 배선(VHH)은 전위(VDD)를 공급하는 기능을 가지고, 배선(VLL)은 전위(VSS)를 공급하는 기능을 가진다. 또한, 트랜지스터(25_1) 내지 트랜지스터(25_4)는 인버터 루프를 구성하는 트랜지스터이다.
메모리 셀로부터 데이터를 판독하는 경우, 프리차지 회로(24)가 비트선을 프리차지하고, 행 드라이버(21)가 선택된 메모리 셀의 워드선을 하이 레벨로 함으로써, 프리차지된 비트선의 전위가 변화된다. 감지 증폭기(25)는 상기 변화에 따라, 감지 증폭기(25)에 접속된 한 쌍의 배선의 전위를 전위(VDD) 또는 전위(VSS)로 하고, 스위치 회로(23)를 통하여 상기 전위를 기록 판독 회로(29)에 출력한다.
검사 비트 생성 회로(54)는 메모리 셀에 데이터를 기록할 때 기록 판독 회로(29)로부터 출력된 데이터 신호를 바탕으로 검사 비트를 생성하는 기능을 가지고, 오류 검출 회로(55)는 메모리 셀로부터 데이터를 판독할 때 검사 비트를 사용하여 메모리 셀로부터 판독한 데이터에 오류가 발생하지 않았는지를 검출하고, 그 결과를 기록 판독 회로(29)에 출력하는 기능을 가진다. 검사 비트 생성 회로(54) 및 오류 검출 회로(55)의 자세한 사항은 후술한다.
또한, 도 2에서 나타낸 기억 장치(10A)에 있어서의 소자층(34_1) 내지 소자층(34_N) 및 소자층(26)을 유닛(39)이라고 부른 경우, 유닛(39)을 수직 방향으로 적층하여 제공하여도 좋다. 도 4에는 도 2에서 설명한 유닛(39)을 M단(유닛(39_1) 내지 유닛(39_M), M은 2 이상의 자연수) 적층한 구성의 기억 장치(10B)를 나타내었다. 도 4는 기억 장치(10B)의 수직 방향(z축 방향)에 평행한 하나의 단면의 모식도이다.
도 4에 나타낸 바와 같이, 기억 장치(10B)에서는 유닛(39_1) 내지 유닛(39_M)에 있어서 각각 소자층(34_1) 내지 소자층(34_N) 및 소자층(26)을 가진다. 선택 신호(MUX)에 의하여 유닛(39_1) 내지 유닛(39_M) 중 하나가 선택되고, 선택된 유닛(39)은 배선(BL_U) 및 소자층(26)을 통하여 신호 입력 또는 신호 출력을 수행한다. 배선(BL_U)은 선택 신호(SEL)로 전환할 수 있는 스위치 회로(41)로 선택되고, 배선(GBL)을 통하여 열 드라이버(22)에 접속된다. 또한, 스위치 회로(41)는 소자층(26)을 구성하는 OS 트랜지스터를 사용하여 구성되어도 좋다.
기억 장치(10B)의 구성으로 함으로써, 유닛(39_1) 내지 유닛(39_M) 각각에 있어서의 소자층(34_1) 내지 소자층(34_N)의 적층수를 삭감할 수 있다. 소자층(34_1) 내지 소자층(34_N)의 적층수를 삭감함으로써, 비트선(BL)의 길이를 짧게 할 수 있어, 비트선(BL)의 부하를 저감할 수 있다. 또한 도면에 있어서, 시인성을 높이기 위하여 배선(GBL)을 굵은 선 또는 굵은 점선으로 도시한 경우가 있다. 배선(GBL)을 글로벌 비트선이라고 부르는 경우가 있다.
또한 도 4에 나타낸 배선(GBL)은 OS 트랜지스터를 가지는 소자층을 제작한 후에 제공할 수 있다. 예를 들어, 도 5의 (A)에 나타낸 단면 모식도와 같이 OS 트랜지스터를 가지는 소자층을 제작하고, 각 소자층을 둘러싸는 밀봉층(40A)의 외주부에 개구를 제공하고, 상기 개구에 배선(GBL)을 제공할 수 있다. 또는, 도 5의 (B)에 나타낸 단면 모식도와 같이 OS 트랜지스터를 가지는 소자층을 제작하고, 각 소자층을 일괄적으로 둘러싸는 밀봉층(40B)의 외주부에 개구를 제공하고, 상기 개구에 배선(GBL)을 제공할 수 있다. 또한, 도 5의 (A) 및 (B)에서는 스위치 회로(41) 등을 생략하고, 또한 배선(GBL)을 가지는 각 소자층의 자세한 사항에 대해서는 실시형태 3에서 설명한다.
<검사 비트 생성 회로, 오류 검출 회로>
도 6의 (A)는 검사 비트 생성 회로(54)의 구성예를 나타낸 회로도이다. 검사 비트 생성 회로(54)는 XOR 회로(53_1) 내지 XOR 회로(53_3)를 가진다. 또한, XOR 회로(53)의 구성예는 후술한다.
또한, 설명을 알기 쉽게 하기 위하여, 기억 장치(10A)에 있어서 메모리 셀 어레이(30)가 가지는 소자층(34_1) 내지 소자층(34_N)은 N이 5인 것으로 하여 설명한다. 또한, 소자층(34_1) 내지 소자층(34_5) 중 1층은 검사 비트를 유지하기 위하여 사용되고, 나머지 4층에 데이터가 유지된다. 즉, 본 실시형태에 있어서 설명하는 검사 비트 생성 회로(54)는 4bit 데이터와 1bit의 검사 비트를 취급하는 회로이다.
검사 비트 생성 회로(54)는 입력 단자(T_A0) 내지 입력 단자(T_A3)를 가지고, 각각 비트(A0) 내지 비트(A3)로 나타내어지는 4bit 데이터가 입력되고, 또한 검사 비트 생성 회로(54)는 입력 단자(T_CK1) 내지 입력 단자(T_CK4)를 가지고, 각각 제어 신호인 클록 신호(CK1) 내지 클록 신호(CK4)가 입력된다. 그리고, 검사 비트 생성 회로(54)는 출력 단자(OUT)로부터 검사 비트를 출력한다.
도 6의 (B)는 검사 비트 생성 회로(54)에 입력되는 클록 신호(CK1) 내지 클록 신호(CK4), 4bit 데이터의 입력 기간(PDI), 및 검사 비트의 출력 기간(PDO)의 관계를 나타낸 타이밍 차트이다. 클록 신호(CK1) 내지 클록 신호(CK4) 및 4bit 데이터의 하이 레벨은 전위(VDD)를 사용하여 나타내어지고, 로 레벨은 전위(VSS)를 사용하여 나타내어지기 때문에, 도 6의 (B)에서는 각각 Vdd(H), Vss(L)이라고 표기한다.
또한, 도 6의 (C)는 검사 비트 생성 회로(54)에 입력되는 4bit 데이터에 대한 출력을 하이 레벨(H) 또는 로 레벨(L)로 나타낸 진리표이다. 도 6의 (C)에 나타낸 진리표는, 비트(A0) 내지 비트(A3) 중 하이 레벨(H)의 개수가 홀수일 때는 검사 비트 생성 회로(54)가 하이 레벨(H)을 출력하고, 하이 레벨(H)의 개수가 짝수 또는 0개일 때는 검사 비트 생성 회로(54)가 로 레벨(L)을 출력하는 것을 나타낸다.
다음으로, 도 7의 (A)는 오류 검출 회로(55)의 구성예를 나타낸 회로도이다. 오류 검출 회로(55)는 XOR 회로(53_4) 내지 XOR 회로(53_7)와 지연 회로(52_1) 내지 지연 회로(52_4)를 가진다. 또한, 지연 회로(52)의 구성예는 후술한다.
또한 검사 비트 생성 회로(54)와 마찬가지로, 본 실시형태에서 설명하는 오류 검출 회로(55)는 4bit 데이터와 1bit의 검사 비트를 취급하는 회로이다.
오류 검출 회로(55)는 입력 단자(T_A0) 내지 입력 단자(T_A3)를 가지고, 각각 비트(A0) 내지 비트(A3)로 나타내어지는 4bit 데이터가 입력되고, 오류 검출 회로(55)는 입력 단자(T_CK1) 내지 입력 단자(T_CK4)를 가지고, 각각 제어 신호인 클록 신호(CK1) 내지 클록 신호(CK4)가 입력되고, 또한 오류 검출 회로(55)는 입력 단자(T_B0)를 가지고, 검사 비트(B0)가 입력된다. 그리고, 오류 검출 회로(55)는 검사 비트(B0)와 비트(A0) 내지 비트(A3)의 관계에 오류가 발견되지 않았으면 출력 단자(OUT)로부터 로 레벨(L)을 출력하고, 오류가 발견되었으면 하이 레벨(H)을 출력한다.
도 7의 (B)는 오류 검출 회로(55)에 입력되는 클록 신호(CK1) 내지 클록 신호(CK4), 4bit 데이터, 검사 비트의 입력 기간(PDI), 및 오류 검출 회로(55)의 출력 기간(PDO)의 관계를 나타낸 타이밍 차트이다. 클록 신호(CK1) 내지 클록 신호(CK4), 4bit 데이터, 및 검사 비트의 하이 레벨은 전위(VDD)를 사용하여 나타내어지고, 로 레벨은 전위(VSS)를 사용하여 나타내어지기 때문에, 도 7의 (B)에서는 각각 Vdd(H), Vss(L)이라고 표기한다.
또한, 도 8은 오류 검출 회로(55)에 입력되는 4bit 데이터 및 검사 비트에 대한 출력을 하이 레벨(H) 또는 로 레벨(L)로 나타낸 진리표이다. 도 8에 나타낸 진리표는, 검사 비트(B0)가 로 레벨(L)이고 비트(A0) 내지 비트(A3) 중 하이 레벨(H)의 개수가 홀수일 때는 오류 검출 회로(55)가 하이 레벨(H)을 출력하는 것을 나타내고 있다. 이것은 비트(A0) 내지 비트(A3) 중 하이 레벨(H)의 개수가 홀수일 때는 검사 비트 생성 회로(54)가 검사 비트로서 하이 레벨(H)을 출력하기 때문에, 검사 비트(B0)와 비트(A0) 내지 비트(A3)의 관계에 오류가 발견된 것을 나타낸다.
또한, 도 8에 나타낸 진리표는 검사 비트(B0)가 하이 레벨(H)이고, 비트(A0) 내지 비트(A3) 중 하이 레벨(H)의 개수가 짝수 또는 0개일 때 오류 검출 회로(55)가 하이 레벨(H)을 출력하는 것을 나타내고 있다. 이것은, 비트(A0) 내지 비트(A3) 중 하이 레벨(H)의 개수가 짝수 또는 0개일 때 검사 비트 생성 회로(54)가 검사 비트로서 로 레벨(L)을 출력하기 때문에, 검사 비트(B0)와 비트(A0) 내지 비트(A3)의 관계에 오류가 발견된 것을 나타낸다.
즉, 검사 비트 생성 회로(54), 검사 비트(B0), 및 오류 검출 회로(55)를 가짐으로써, 기억 장치(10A)는 기억 장치 내부에서 데이터의 기록 및 판독과 함께 패리티 체크를 수행할 수 있다. 또한, 오류 검출 회로(55)의 출력 신호는 스위치(23_C)를 통하여 열 드라이버(22)에 출력된다.
<XOR 회로, NAND 회로, 지연 회로>
도 9의 (A)는 XOR 회로(53)를 나타내는 기호를 나타낸 것이고, 도 9의 (B)는 XOR 회로(53)의 구성예를 나타낸 회로도이다. 도 9의 (B)에 나타낸 바와 같이, XOR 회로(53)는 NAND 회로(51_1) 내지 NAND 회로(51_4), 지연 회로(52_1), 및 지연 회로(52_2)를 가진다. 또한, XOR 회로(53)는 입력 단자(D), 입력 단자(E), 및 제어 신호(S_C5) 내지 제어 신호(S_C8)가 입력되는 입력 단자(C5) 내지 입력 단자(C8)를 가지고, 출력 단자(Z)로부터 신호를 출력한다.
도 9의 (C)는 XOR 회로(53)에 입력되는 제어 신호(S_C5) 내지 제어 신호(S_C8), 입력 단자(D) 및 입력 단자(E)에 입력되는 신호의 입력 기간(PDI), 및 XOR 회로(53)의 출력 기간(PDO)의 관계를 나타낸 타이밍 차트이다. 제어 신호(S_C5) 내지 제어 신호(S_C8) 및 입력되는 신호의 하이 레벨은 전위(VDD)를 사용하여 나타내어지고, 로 레벨은 전위(VSS)를 사용하여 나타내어지기 때문에, 도 9의 (C)에서는 각각 Vdd(H), Vss(L)이라고 표기하였다.
또한, 도 9의 (D)는 XOR 회로(53)에 입력되는 신호에 대한 출력을 하이 레벨(H) 또는 로 레벨(L)로 나타낸 진리표이다. 도 9의 (D)에 나타낸 진리표는 입력 단자(D), 입력 단자(E)에 입력되는 신호와, 출력 단자(Z)로부터 출력되는 신호의 관계를 나타내고 있다.
도 10의 (A)는 NAND 회로(51)를 나타내는 기호를 나타낸 것이고, 도 10의 (B)는 NAND 회로(51)의 구성예를 나타낸 회로도이다. 도 10의 (B)에 나타낸 바와 같이, NAND 회로(51)는 트랜지스터(61) 내지 트랜지스터(64) 및 커패시터(C61)를 가진다. 트랜지스터(61) 내지 트랜지스터(64)는 n채널형의 트랜지스터이다. 또한, NAND 회로(51)는 입력 단자(A), 입력 단자(B), 및 제어 신호(S_C1) 및 제어 신호(S_C2)가 입력되는 입력 단자(C1) 및 입력 단자(C2)를 가지고, 출력 단자(X)로부터 신호를 출력한다.
도 10의 (C)는 NAND 회로(51)에 입력되는 제어 신호(S_C1) 및 제어 신호(S_C2), 입력 단자(A) 및 입력 단자(B)에 입력되는 신호의 입력 기간(PDI), 및 NAND 회로(51)의 출력 기간(PDO)의 관계를 나타낸 타이밍 차트이다. 제어 신호(S_C1), 제어 신호(S_C2), 및 입력되는 신호의 하이 레벨은 전위(VDD)를 사용하여 나타내어지고, 로 레벨은 전위(VSS)를 사용하여 나타내어지기 때문에, 도 10의 (C)에서는 각각 Vdd(H), Vss(L)이라고 표기하였다.
또한, 도 10의 (D)는 NAND 회로(51)에 입력되는 신호에 대한 출력을 하이 레벨(H) 또는 로 레벨(L)로 나타낸 진리표이다. 도 10의 (D)에 나타낸 진리표는 입력 단자(A), 입력 단자(B)에 입력되는 신호와, 출력 단자(X)로부터 출력되는 신호의 관계를 나타내고 있다.
도 11의 (A)는 지연 회로(52)를 나타내는 기호를 나타낸 것이고, 도 11의 (B)는 지연 회로(52)의 구성예를 나타낸 회로도이다. 도 11의 (B)에 나타낸 바와 같이, 지연 회로(52)는 트랜지스터(71), 트랜지스터(72), 및 커패시터(C71)를 가진다. 트랜지스터(71) 및 트랜지스터(72)는 n채널형의 트랜지스터이다. 또한, 지연 회로(52)는 입력 단자(C), 제어 신호(S_C3) 및 제어 신호(S_C4)가 입력되는 입력 단자(C3) 및 입력 단자(C4)를 가지고, 출력 단자(Y)로부터 신호를 출력한다.
도 11의 (C)는 지연 회로(52)에 입력되는 제어 신호(S_C3) 및 제어 신호(S_C4), 입력 단자(C)에 입력되는 신호의 입력 기간(PDI), 및 지연 회로(52)의 출력 기간(PDO)의 관계를 나타낸 타이밍 차트이다. 제어 신호(S_C3), 제어 신호(S_C4), 및 입력되는 신호의 하이 레벨은 전위(VDD)를 사용하여 나타내어지고, 로 레벨은 전위(VSS)를 사용하여 나타내어지기 때문에, 도 11의 (C)에서는 각각 Vdd(H), Vss(L)이라고 표기하였다.
또한, 도 11의 (D)는 지연 회로(52)에 입력되는 신호에 대한 출력을 하이 레벨(H) 또는 로 레벨(L)로 나타낸 진리표이다. 도 11의 (D)에 나타낸 진리표는 입력 단자(C)에 입력되는 신호와, 출력 단자(Y)로부터 출력되는 신호의 관계를 나타내고 있다.
<기억 장치>
본 발명의 일 형태인 기억 장치에서는 각 소자층에 제공되는 트랜지스터로서 오프 전류가 매우 작은 OS 트랜지스터가 사용된다. OS 트랜지스터는 예를 들어 Si 트랜지스터가 제공되는 실리콘 기판 위에 적층하여 제공할 수 있기 때문에, 같은 제조 공정을 반복적으로 사용하여 수직 방향으로 제작할 수 있어, 제조 비용을 저감할 수 있다. 또한, 본 발명의 일 형태의 기억 장치에서는 메모리 셀을 구성하는 트랜지스터를 평면 방향이 아니라 수직 방향으로 배치하여 메모리 밀도를 향상시킬 수 있어, 기억 장치를 소형화할 수 있다.
또한, 본 발명의 일 형태의 기억 장치는 검사 비트 생성 회로, 검사 비트, 및 오류 검출 회로를 가진다. 그러므로, 본 발명의 일 형태의 기억 장치는 기억 장치 내부에서 데이터의 기록 및 판독과 함께 패리티 체크를 수행할 수 있다. 또한, 검사 비트 생성 회로 및 오류 검출 회로도 OS 트랜지스터를 사용하여 구성할 수 있기 때문에, 상기 회로를 수직 방향으로 배치하여 기억 장치를 소형화할 수 있다.
또한, 본 실시형태는 본 명세서에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 앞의 실시형태 1에서 설명한 기억 장치(10A)에 적용할 수 있는 회로의 변형예에 대하여 도 12를 사용하여 설명한다.
도 2 등에서는 메모리 셀(31_1) 내지 메모리 셀(31_N) 및 소자층(26)을 구성하는 트랜지스터로서 백 게이트 전극이 없는 톱 게이트 구조 또는 보텀 게이트 구조의 트랜지스터를 나타내었지만, 트랜지스터의 구조는 이에 한정되지 않는다. 예를 들어 도 12에 나타낸 기억 장치(10C)와 같이, 백 게이트 전극선(BGL)에 접속된 백 게이트 전극을 가지는 트랜지스터를 사용하여도 좋다. 도 12의 구성으로 함으로써, 트랜지스터의 문턱 전압을 외부에서 제어할 수 있다.
또한, 본 실시형태는 본 명세서에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
이하에서는, 본 발명의 일 형태에 따른 기억 장치의 일례에 대하여 설명한다.
도 13은 반도체 기판(311)에 제공된 회로를 가지는 소자층(411) 위에 메모리 유닛(470)(메모리 유닛(470_1) 내지 메모리 유닛(470_m): m은 1 이상의 자연수)이 적층하여 제공된 기억 장치의 예를 나타낸 도면이다. 도 13에서는 소자층(411)과, 소자층(411) 위의 복수의 메모리 유닛(470)이 적층되어 있고, 복수의 메모리 유닛(470)에는 하나의 트랜지스터층(413)(트랜지스터층(413_1) 내지 트랜지스터층(413_m) 중 어느 것)과, 각 트랜지스터층(413) 위의 복수의 메모리 디바이스층(415)(메모리 디바이스층(415_1) 내지 메모리 디바이스층(415_n): n은 2 이상의 자연수)이 제공되는 예를 나타내었다. 또한, 각 메모리 유닛(470)에서 트랜지스터층(413) 위에 메모리 디바이스층(415)이 제공되는 예를 나타내었지만, 본 실시형태는 이에 한정되지 않는다. 복수의 메모리 디바이스층(415) 위에 트랜지스터층(413)을 제공하여도 좋고, 트랜지스터층(413) 상하에 메모리 디바이스층(415)이 제공되어도 좋다.
소자층(411)은 반도체 기판(311)에 제공된 트랜지스터(300)를 가지고, 기억 장치의 주변 회로로서 기능할 수 있다. 주변 회로의 예로서는 열 드라이버, 행 드라이버, 열 디코더, 행 디코더, 증폭 회로, 입출력 회로, 컨트롤 로직 회로 등을 들 수 있다.
트랜지스터층(413)은 트랜지스터(200T)를 가지고, 각 메모리 유닛(470)을 제어하는 회로로서 기능할 수 있다. 메모리 디바이스층(415)은 메모리 디바이스(420)를 가진다. 본 실시형태에서 나타내는 메모리 디바이스(420)는 트랜지스터(200M)와 용량 소자(292)를 가진다.
또한 상기 m의 값은 특별히 한정되지 않지만, 1 이상 100 이하, 바람직하게는 1 이상 50 이하, 더 바람직하게는 1 이상 10 이하이다. 또한 상기 n의 값은 특별히 한정되지 않지만, 2 이상 100 이하, 바람직하게는 2 이상 50 이하, 더 바람직하게는 2 이상 100 이하이다. 또한, 상기 m과 n의 곱은 2 이상 256 이하, 바람직하게는 2 이상 128 이하, 더 바람직하게는 2 이상 64 이하이다.
또한 도 13은 메모리 유닛(470)에 포함되는 트랜지스터(200T) 및 트랜지스터(200M)의 채널 길이 방향의 단면도이다.
도 13에 나타낸 바와 같이, 반도체 기판(311)에 트랜지스터(300)가 제공되고, 트랜지스터(300) 위에는 메모리 유닛(470)이 가지는 트랜지스터층(413)과 메모리 디바이스층(415)이 제공되고, 하나의 메모리 유닛(470) 내에서 트랜지스터층(413)이 가지는 트랜지스터(200T)와, 메모리 디바이스층(415)이 가지는 메모리 디바이스(420)는 복수의 도전체(424)에 의하여 전기적으로 접속되고, 트랜지스터(300)와 각 메모리 유닛(470)에 있어서의 트랜지스터층(413)이 가지는 트랜지스터(200T)는 도전체(426)에 의하여 전기적으로 접속된다. 또한 도전체(426)는 트랜지스터(200T)의 소스, 드레인, 게이트 중 어느 하나와 전기적으로 접속되는 도전체(428)를 통하여 트랜지스터(200T)와 전기적으로 접속되는 것이 바람직하다. 도전체(424)는 메모리 디바이스층(415)의 각 층에 제공되는 것이 바람직하다. 또한, 도전체(426)는 트랜지스터층(413) 및 메모리 디바이스층(415)의 각 층에 제공되는 것이 바람직하다.
또한, 자세한 사항은 후술하지만 도전체(424)의 측면 및 도전체(426)의 측면에는 물 또는 수소 등의 불순물이나 산소의 투과를 억제하는 절연체를 제공하는 것이 바람직하다. 이와 같은 절연체로서는, 예를 들어 질화 실리콘, 산화 알루미늄, 또는 질화산화 실리콘 등을 사용하면 좋다.
메모리 디바이스(420)는 트랜지스터(200M)와 용량 소자(292)를 가지고, 트랜지스터(200M)는 트랜지스터층(413)이 가지는 트랜지스터(200T)와 같은 구조로 할 수 있다. 또한, 트랜지스터(200T)와 트랜지스터(200M)를 통틀어 트랜지스터(200)라고 부르는 경우가 있다.
여기서 트랜지스터(200)에서는, 채널이 형성되는 영역을 포함하는 반도체에, 산화물 반도체로서 기능하는 금속 산화물(이하 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
산화물 반도체로서 예를 들어 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한 산화물 반도체로서 산화 인듐, In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다. 또한, 인듐의 비율이 높은 조성의 산화물 반도체로 함으로써, 트랜지스터의 온 전류 또는 전계 효과 이동도 등을 높일 수 있다.
채널 형성 영역에 산화물 반도체를 사용한 트랜지스터(200)는, 비도통 상태에서 누설 전류가 매우 작기 때문에, 저소비 전력의 기억 장치를 제공할 수 있다. 또한, 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형의 기억 장치를 구성하는 트랜지스터(200)에 사용할 수 있다.
한편, 산화물 반도체를 사용한 트랜지스터는 산화물 반도체 내의 불순물 및 산소 결손으로 인하여 그 전기 특성이 변동되어, 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 특성)을 가지기 쉽다.
그래서 불순물 농도 및 결함 준위 밀도가 저감된 산화물 반도체를 사용하는 것이 좋다. 또한 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다.
따라서 산화물 반도체 내의 불순물 농도는 가능한 한 저감되어 있는 것이 바람직하다. 또한 산화물 반도체 내의 불순물로서는, 예를 들어 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
특히, 산화물 반도체에 포함되는 불순물로서의 수소는, 산화물 반도체 내에 산소 결손(VO: oxygen vacancy라고도 함)을 형성하는 경우가 있다. 또한 산소 결손에 수소가 들어간 결함(이하 VOH라고 하는 경우가 있음)은 캐리어가 되는 전자를 생성하는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합되는 산소와 반응하여, 캐리어가 되는 전자를 생성하는 경우가 있다.
따라서 수소가 많이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또한 산화물 반도체 내의 수소는 열, 전계 등의 스트레스에 의하여 이동하기 쉽기 때문에, 산화물 반도체에 수소가 많이 포함되면, 트랜지스터의 신뢰성이 저하될 우려도 있다.
따라서 트랜지스터(200)에 사용하는 산화물 반도체로서는, 수소 등의 불순물 및 산소 결손이 저감된 고순도 진성의 산화물 반도체를 사용하는 것이 바람직하다.
<밀봉 구조>
그래서 외부로부터 불순물이 혼입되는 것을 억제하기 위하여, 불순물의 확산을 억제하는 재료(이하 불순물에 대한 배리어성 재료라고도 함)를 사용하여, 트랜지스터(200)를 밀봉하는 것이 좋다.
또한 본 명세서 등에서 배리어성이란, 대응하는 물질의 확산을 억제하는 기능(투과성이 낮다고도 함)을 말한다. 또는 대응하는 물질을 포획 및 고착하는(게터링이라고도 함) 기능을 말한다.
예를 들어 수소 및 산소의 확산을 억제하는 기능을 가지는 재료로서는, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물, 질화 실리콘, 또는 질화산화 실리콘 등이 있다. 특히, 질화 실리콘 또는 질화산화 실리콘은 수소에 대한 배리어성이 높기 때문에, 밀봉 재질로서 사용하는 것이 바람직하다.
또한 예를 들어 수소를 포획 및 고착하는 기능을 가지는 재료로서는, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물 등의 금속 산화물이 있다.
트랜지스터(300)와 트랜지스터(200) 사이에는 배리어성을 가지는 층으로서 절연체(211), 절연체(212), 및 절연체(214)가 제공되는 것이 바람직하다. 절연체(211), 절연체(212), 및 절연체(214) 중 적어도 하나에 수소 등의 불순물의 확산이나 투과를 억제하는 재료를 사용함으로써, 반도체 기판(311), 트랜지스터(300) 등에 포함되는 수소나 물 등의 불순물이 트랜지스터(200)로 확산되는 것을 억제할 수 있다. 또한, 절연체(211), 절연체(212), 및 절연체(214) 중 적어도 하나에 산소의 투과를 억제하는 재료를 사용함으로써, 트랜지스터(200)의 채널 또는 트랜지스터층(413)에 포함되는 산소가 소자층(411)으로 확산되는 것을 억제할 수 있다. 예를 들어 절연체(211) 및 절연체(212)에 수소나 물 등의 불순물의 투과를 억제하는 재료를 사용하고, 절연체(214)에 산소의 투과를 억제하는 재료를 사용하는 것이 바람직하다. 또한, 절연체(214)에 수소를 흡수하고 흡장하는 특성을 가지는 재료를 사용하는 것이 더 바람직하다. 절연체(211) 및 절연체(212)로서 예를 들어 질화 실리콘, 질화산화 실리콘 등의 질화물을 사용할 수 있다. 절연체(214)로서, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물 등의 금속 산화물을 사용할 수 있다. 절연체(214)로서는 산화 알루미늄을 사용하는 것이 특히 바람직하다.
또한, 트랜지스터층(413) 및 메모리 디바이스층(415)의 측면, 즉 메모리 유닛(470)의 측면에는 절연체(287)가 제공되는 것이 바람직하고, 메모리 유닛(470)의 상면에는 절연체(282)가 제공되는 것이 바람직하다. 이때, 절연체(282)는 절연체(287)와 접하는 것이 바람직하고, 절연체(287)는 절연체(211), 절연체(212), 및 절연체(214) 중 적어도 하나와 접하는 것이 바람직하다. 절연체(287) 및 절연체(282)에는 절연체(214)에 사용할 수 있는 재료를 사용하는 것이 바람직하다.
또한 절연체(282) 및 절연체(287)를 덮도록 절연체(283) 및 절연체(284)가 제공되는 것이 바람직하고, 절연체(283)는 절연체(211), 절연체(212), 및 절연체(214) 중 적어도 하나와 접하는 것이 바람직하다. 도 13에서는 절연체(287)가 절연체(214)의 측면, 절연체(212)의 측면, 및 절연체(211)의 상면 및 측면과 접하고, 절연체(283)가 절연체(287)의 측면 및 절연체(211)의 상면과 접하는 예를 나타내었지만, 본 실시형태는 이에 한정되지 않는다. 절연체(287)가 절연체(214)의 측면, 및 절연체(212)의 상면 및 측면과 접하고, 절연체(283)가 절연체(287)의 측면 및 절연체(212)의 상면과 접하여도 좋다. 절연체(282) 및 절연체(287)에는 절연체(211) 및 절연체(212)에 사용할 수 있는 재료를 사용하는 것이 바람직하다.
상기 구조에 있어서, 절연체(287) 및 절연체(282)에는 산소의 투과를 억제하는 재료를 사용하는 것이 바람직하다. 또한 절연체(287) 및 절연체(282)에는, 수소를 포획 및 고착하는 특성을 가지는 재료를 사용하는 것이 더 바람직하다. 트랜지스터(200)에 근접하는 측에 수소를 포획 및 고착하는 기능을 가지는 재료를 사용함으로써, 트랜지스터(200) 내 또는 메모리 유닛(470) 내의 수소는 절연체(214), 절연체(287), 및 절연체(282)에 포획 및 고착되기 때문에, 트랜지스터(200) 내의 수소 농도를 저감할 수 있다. 또한, 절연체(283) 및 절연체(284)에는 수소나 물 등의 불순물의 투과를 억제하는 재료를 사용하는 것이 바람직하다.
이상과 같은 구조로 함으로써, 메모리 유닛(470)은 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 및 절연체(284)로 둘러싸인다. 더 구체적으로는, 메모리 유닛(470)은 절연체(214), 절연체(287), 및 절연체(282)(제 1 구조체라고 표기하는 경우가 있음)로 둘러싸이고, 메모리 유닛(470) 및 제 1 구조체는 절연체(211), 절연체(212), 절연체(283), 및 절연체(284)(제 2 구조체라고 표기하는 경우가 있음)로 둘러싸인다. 또한, 이와 같이 메모리 유닛(470)을 2층 이상의 복수의 구조체로 둘러싸는 구조를 계층적 구조(nested structure)라고 부르는 경우가 있다. 여기서, 메모리 유닛(470)이 복수의 구조체로 둘러싸이는 것을 메모리 유닛(470)이 복수의 절연체로 밀봉된다고 표기하는 경우가 있다.
또한, 제 2 구조체는 제 1 구조체를 개재(介在)하여 트랜지스터(200)를 밀봉한다. 따라서 제 2 구조체의 외부에 존재하는 수소의 제 2 구조체의 내부(트랜지스터(200) 측)로의 확산은, 제 2 구조체에 의하여 억제된다. 즉, 제 1 구조체는 제 2 구조체의 내부 구조에 존재하는 수소를 효율적으로 포획하고 고착할 수 있다.
상기 구조에서 구체적으로는, 제 1 구조체에 산화 알루미늄 등의 금속 산화물을 사용하고, 제 2 구조체에 질화 실리콘 등의 질화물을 사용할 수 있다. 더 구체적으로는, 트랜지스터(200)와 질화 실리콘막 사이에 산화 알루미늄막을 배치하는 것이 좋다.
또한 구조체에 사용하는 재료의 성막 조건을 적절히 설정함으로써, 막 내의 수소 농도를 저감할 수 있다.
일반적으로, CVD법을 사용하여 성막한 막은, 스퍼터링법을 사용하여 성막한 막보다 피복성이 높다. 한편, CVD법에 사용하는 화합물 가스는 수소를 포함하는 경우가 많고, CVD법을 사용하여 성막한 막은, 스퍼터링법을 사용하여 성막한 막보다 수소의 함유량이 많다.
따라서 예를 들어 트랜지스터(200)와 근접하는 막으로서, 막 내의 수소 농도가 저감된 막(구체적으로는 스퍼터링법을 사용하여 성막한 막)을 사용하는 것이 좋다. 한편, 불순물의 확산을 억제하는 막으로서, 피막성이 높으면서도 막 내의 수소 농도가 비교적 높은 막(구체적으로는 CVD법을 사용하여 성막한 막)을 사용하는 경우에는, 트랜지스터(200)와, 수소 농도가 비교적 높으면서도 피막성이 높은 막 사이에, 수소를 포획 및 고착하는 기능을 가지며 수소 농도가 저감된 막을 배치하는 것이 좋다.
즉, 트랜지스터(200)와 근접하여 배치되는 막으로서는, 막 내의 수소 농도가 비교적 낮은 막을 사용하는 것이 좋다. 한편, 막 내의 수소 농도가 비교적 높은 막은 트랜지스터(200)에서 이격하여 배치되는 것이 좋다.
상기 구조에서, 구체적으로는, 트랜지스터(200)를 CVD법을 사용하여 성막한 질화 실리콘막을 사용하여 밀봉하는 경우에는, 트랜지스터(200)와, CVD법을 사용하여 성막한 질화 실리콘막 사이에, 스퍼터링법을 사용하여 성막한 산화 알루미늄막을 배치하는 것이 좋다. 더 바람직하게는, CVD법을 사용하여 성막한 질화 실리콘막과, 스퍼터링법을 사용하여 성막한 산화 알루미늄막 사이에, 스퍼터링법을 사용하여 성막한 질화 실리콘막을 배치하는 것이 좋다.
또한 CVD법을 사용하여 성막하는 경우에는, 수소 원자를 포함하지 않거나, 또는 수소 원자의 함유량이 적은 화합물 가스를 사용하여 성막함으로써, 성막한 막에 포함되는 수소 농도를 저감하여도 좋다.
또한 각 트랜지스터층(413)과 메모리 디바이스층(415) 사이, 또는 각 메모리 디바이스층(415) 사이에도 절연체(282) 및 절연체(214)가 제공되는 것이 바람직하다. 또한, 절연체(282)와 절연체(214) 사이에 절연체(296)가 제공되는 것이 바람직하다. 절연체(296)에는 절연체(283) 및 절연체(284)와 같은 재료를 사용할 수 있다. 또는 산화 실리콘, 산화질화 실리콘을 사용할 수 있다. 또는, 공지의 절연성 재료를 사용하여도 좋다. 여기서, 절연체(282), 절연체(296), 및 절연체(214)는 트랜지스터(200)를 구성하는 요소이어도 좋다. 절연체(282), 절연체(296), 및 절연체(214)가 트랜지스터(200)의 구성 요소를 겸하면 기억 장치의 제작 공정수를 삭감할 수 있어 바람직하다.
또한 각 트랜지스터층(413)과 메모리 디바이스층(415) 사이, 또는 각 메모리 디바이스층(415) 사이에 제공되는 절연체(282), 절연체(296), 및 절연체(214) 각각의 측면은 절연체(287)와 접하는 것이 바람직하다. 이와 같은 구조로 함으로써, 트랜지스터층(413) 및 메모리 디바이스층(415)은 각각 절연체(282), 절연체(296), 절연체(214), 절연체(287), 절연체(283), 및 절연체(284)로 둘러싸이고 밀봉된다.
또한 절연체(284) 주위에 절연체(274)를 제공하여도 좋다. 또한, 절연체(274), 절연체(284), 절연체(283), 및 절연체(211)에 매립하도록 도전체(430)를 제공하여도 좋다. 도전체(430)는 트랜지스터(300), 즉 소자층(411)에 포함되는 회로와 전기적으로 접속된다.
또한, 메모리 디바이스층(415)에서는 용량 소자(292)가 트랜지스터(200M)와 같은 층에 형성되어 있기 때문에, 메모리 디바이스(420)의 높이를 트랜지스터(200M)와 같은 정도로 할 수 있어, 각 메모리 디바이스층(415)의 높이가 지나치게 크게 되는 것을 억제할 수 있다. 이로써, 메모리 디바이스층(415)의 층수를 비교적 용이하게 늘릴 수 있다. 예를 들어, 트랜지스터층(413) 및 메모리 디바이스층(415)으로 이루어지는 적층을 100층 정도로 하여도 좋다.
<트랜지스터(200)>
도 14의 (A)를 사용하여 트랜지스터층(413)이 가지는 트랜지스터(200T) 및 메모리 디바이스(420)가 가지는 트랜지스터(200M)로서 사용할 수 있는 트랜지스터(200)에 대하여 설명한다.
도 14의 (A)에 나타낸 바와 같이, 트랜지스터(200)는 절연체(216)와, 도전체(205)(도전체(205a) 및 도전체(205b))와, 절연체(222)와, 절연체(224)와, 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))과, 도전체(242)(도전체(242a) 및 도전체(242b))와, 산화물(243)(산화물(243a) 및 산화물(243b))과, 절연체(272)와, 절연체(273)와, 절연체(250)와, 도전체(260)(도전체(260a) 및 도전체(260b))를 가진다.
또한, 절연체(216) 및 도전체(205)는 절연체(214) 위에 제공되고, 절연체(273) 위에 절연체(280) 및 절연체(282)가 제공된다. 절연체(214), 절연체(280), 및 절연체(282)는 트랜지스터(200)의 일부를 구성한다고 간주할 수 있다.
또한 본 발명의 일 형태의 기억 장치는 트랜지스터(200)에 전기적으로 접속되고 플러그로서 기능하는 도전체(240)(도전체(240a) 및 도전체(240b))를 가진다. 또한 플러그로서 기능하는 도전체(240)의 측면과 접하여 절연체(241)(절연체(241a) 및 절연체(241b))를 제공하여도 좋다. 또한 절연체(282) 위 및 도전체(240) 위에는 도전체(240)에 전기적으로 접속되고 배선으로서 기능하는 도전체(246)(도전체(246a) 및 도전체(246b))가 제공된다.
또한 도전체(240a) 및 도전체(240b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(240a) 및 도전체(240b)는 적층 구조로 하여도 좋다.
또한 도전체(240)를 적층 구조로 하는 경우, 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 도전성 재료는 단층 또는 적층으로 사용하여도 좋다. 상기 도전성 재료를 사용함으로써, 절연체(280) 등으로부터 확산되는 물 또는 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)에 혼입되는 것을 더 저감할 수 있다. 또한 절연체(280)에 첨가된 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다.
또한, 도전체(240)의 측면에 접하여 제공되는 절연체(241)로서는, 예를 들어 질화 실리콘, 산화 알루미늄, 또는 질화산화 실리콘 등을 사용하면 좋다. 절연체(241)는 절연체(272), 절연체(273), 절연체(280), 및 절연체(282)와 접하여 제공되기 때문에, 절연체(280) 등으로부터 물 또는 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다. 특히 질화 실리콘은 수소에 대한 차단성이 높기 때문에 적합하다. 또한 절연체(280)에 포함되는 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다.
도전체(246)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상기 도전체는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성되어도 좋다.
트랜지스터(200)에서, 도전체(260)는 트랜지스터의 제 1 게이트로서 기능하고, 도전체(205)는 트랜지스터의 제 2 게이트로서 기능한다. 또한 도전체(242a) 및 도전체(242b)는 소스 전극 또는 드레인 전극으로서 기능한다.
산화물(230)은 채널 형성 영역을 가지는 반도체로서 기능한다.
절연체(250)는 제 1 게이트 절연체로서 기능하고, 절연체(222) 및 절연체(224)는 제 2 게이트 절연체로서 기능한다.
여기서, 도 14의 (A)에 나타낸 트랜지스터(200)에서는 절연체(280), 절연체(273), 절연체(272), 도전체(242) 등에 제공된 개구부 내에, 산화물(230c) 및 절연체(250)를 개재하여 도전체(260)가 자기 정합(self-aligned)적으로 형성된다.
즉, 도전체(260)는 산화물(230c) 및 절연체(250)를 개재하여 절연체(280) 등에 제공된 개구를 매립하도록 형성되기 때문에, 도전체(242a)와 도전체(242b) 사이의 영역에서 도전체(260)의 위치 맞춤이 불필요하다.
여기서, 절연체(280) 등에 제공된 개구 내에 산화물(230c)을 제공하는 것이 바람직하다. 따라서 절연체(250) 및 도전체(260)는 산화물(230c)을 개재하여 산화물(230b) 및 산화물(230a)의 적층 구조와 중첩되는 영역을 가진다. 상기 구조로 함으로써, 산화물(230c)과 절연체(250)를 연속적으로 성막함으로써 형성할 수 있기 때문에, 산화물(230)과 절연체(250)의 계면을 청정하게 유지할 수 있다. 따라서 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지므로, 트랜지스터(200)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다.
또한 도 14의 (A)에 나타낸 트랜지스터(200)에서는, 도전체(260)의 바닥면 및 측면이 절연체(250)와 접한다. 또한 절연체(250)의 바닥면 및 측면은 산화물(230c)과 접한다.
또한 도 14의 (A)에 나타낸 바와 같이, 트랜지스터(200)에서는 절연체(282)와 산화물(230c)이 직접 접하는 구조를 가진다. 상기 구조로 함으로써, 절연체(280)에 포함되는 산소가 도전체(260)로 확산되는 것을 억제할 수 있다.
따라서 절연체(280)에 포함되는 산소는 산화물(230c)을 통하여 산화물(230a) 및 산화물(230b)에 효율적으로 공급될 수 있기 때문에, 산화물(230a) 내 및 산화물(230b) 내의 산소 결손을 저감하고, 트랜지스터(200)의 전기 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 기억 장치의 자세한 구성에 대하여 설명한다.
트랜지스터(200)에서는, 채널 형성 영역을 포함하는 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))로서 산화물 반도체를 사용하는 것이 바람직하다.
예를 들어 산화물 반도체로서 기능하는 금속 산화물로서는, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 에너지 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터(200)의 비도통 상태에서의 누설 전류(오프 전류)를 매우 작게 할 수 있다. 이와 같은 트랜지스터를 사용함으로써, 소비 전력이 낮은 기억 장치를 제공할 수 있다.
구체적으로는, 산화물(230)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 특히 원소 M으로서는 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하는 것이 좋다. 또한 산화물(230)로서 In-M 산화물, In-Zn 산화물, 또는 M-Zn 산화물을 사용하여도 좋다.
도 14의 (A)에 나타낸 바와 같이, 산화물(230)은 절연체(224) 위의 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위에 배치되고 적어도 일부가 산화물(230b)의 상면과 접하는 산화물(230c)을 가지는 것이 바람직하다. 여기서, 산화물(230c)의 측면은 산화물(243a), 산화물(243b), 도전체(242a), 도전체(242b), 절연체(272), 절연체(273), 및 절연체(280)와 접하여 제공되는 것이 바람직하다.
즉, 산화물(230)은 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 가진다. 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 또한, 산화물(230b) 위에 산화물(230c)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다.
또한 트랜지스터(200)에서 채널 형성 영역과 그 근방에서 산화물(230a), 산화물(230b), 및 산화물(230c)의 3층이 적층되는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 산화물(230b)의 단층, 산화물(230b)과 산화물(230a)의 2층 구조, 산화물(230b)과 산화물(230c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 예를 들어 산화물(230c)을 2층 구조로 하여 4층의 적층 구조를 제공하는 구성으로 하여도 좋다.
또한, 산화물(230)은 각 금속 원자의 원자수비가 상이한 복수의 산화물층의 적층 구조를 가지는 것이 바람직하다. 구체적으로는, 산화물(230a)에 사용하는 금속 산화물에서 구성 원소 중의 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(230a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230c)에는 산화물(230a) 또는 산화물(230b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
구체적으로는, 산화물(230a)로서 In:Ga:Zn=1:3:4[원자수비] 또는 그 근방의 조성, 또는 1:1:0.5[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한, 산화물(230b)로서 In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성, 또는 1:1:1[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한, 산화물(230c)로서 In:Ga:Zn=1:3:4[원자수비] 또는 그 근방의 조성, In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성, In:Ga:Zn=5:1:3[원자수비] 또는 그 근방의 조성, In:Ga:Zn=10:1:3[원자수비] 또는 그 근방의 조성, Ga:Zn=2:1[원자수비] 또는 그 근방의 조성, 또는 Ga:Zn=2:5[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한 산화물(230c)을 적층 구조로 하는 경우의 구체적인 예로서는, In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성과 In:Ga:Zn=1:3:4[원자수비] 또는 그 근방의 조성의 적층 구조, In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성과 In:Ga:Zn=5:1:3[원자수비] 또는 그 근방의 조성의 적층 구조, Ga:Zn=2:1[원자수비] 또는 그 근방의 조성과 In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 적층 구조, Ga:Zn=2:5[원자수비] 또는 그 근방의 조성과 In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 적층 구조, 또는 산화 갈륨과 In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 적층 구조 등을 들 수 있다. 또한, 근방의 조성이란 원하는 원자수비의 ±30%의 범위를 포함한다.
또한 산화물(230b)은 결정성을 가져도 좋다. 예를 들어 후술하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor)를 사용하는 것이 바람직하다. CAAC-OS 등의 결정성을 가지는 산화물은 불순물이나 결함(산소 결손 등)이 적고 결정성이 높은 치밀한 구조를 가진다. 따라서, 소스 전극 또는 드레인 전극이 산화물(230b)로부터 산소를 추출하는 것을 억제할 수 있다. 또한, 가열 처리를 수행하여도, 산화물(230b)로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(200)는 제조 공정에서의 높은 온도(소위 써멀 버짓)에 대하여 안정적이다.
도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다. 또한 도전체(205)는 절연체(216)에 매립되어 제공되는 것이 바람직하다.
도전체(205)가 게이트 전극으로서 기능하는 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200)의 문턱 전압(Vth)을 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200)의 Vth를 더 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전체(205)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(260)에 인가하는 전위가 0V일 때의 드레인 전류를 저감할 수 있다.
또한, 도전체(205)는, 도 14의 (A)에 나타낸 바와 같이, 산화물(230)의 도전체(242a) 및 도전체(242b)와 중첩되지 않는 영역의 크기보다 크게 제공하는 것이 좋다. 여기서 도시하지 않았지만 도전체(205)는 산화물(230)의 채널 폭 방향에 있어서 산화물(230a) 및 산화물(230b)보다 외측의 영역까지 연장되어 있는 것이 바람직하다. 즉, 산화물(230)의 채널 폭 방향에서의 측면의 외측에서, 도전체(205)와 도전체(260)가 절연체를 개재하여 중첩되는 것이 바람직하다. 도전체(205)를 크게 제공함으로써, 도전체(205)를 형성한 후의 제작 공정의, 플라스마를 사용한 처리에서, 국소적인 차징(charging)(차지 업(charge up)이라고 함)의 완화를 할 수 있는 경우가 있다. 다만 본 발명의 일 형태는 이에 한정되지 않는다. 도전체(205)는 적어도 도전체(242a)와 도전체(242b) 사이에 위치하는 산화물(230)과 중첩되면 좋다.
또한 절연체(224)의 바닥면을 기준으로 하였을 때, 산화물(230a) 및 산화물(230b)과 도전체(260)가 중첩되지 않는 영역에서의 도전체(260)의 바닥면은 산화물(230b)의 바닥면보다 낮은 위치에 있는 것이 바람직하다.
도시하지 않았지만, 채널 폭 방향에 있어서 게이트로서 기능하는 도전체(260)가 채널 형성 영역의 산화물(230b)의 측면 및 상면을 산화물(230c) 및 절연체(250)를 개재하여 덮는 구조로 함으로써, 도전체(260)로부터 발생하는 전계를 산화물(230b)에 형성되는 채널 형성 영역 전체에 작용시키기 쉬워진다. 따라서 트랜지스터(200)의 온 전류를 증대시키고 주파수 특성을 향상시킬 수 있다. 본 명세서에서 도전체(260) 및 도전체(205)의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한 도전체(205a)는 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 도전체인 것이 바람직하다. 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 또는 질화 탄탈럼을 사용할 수 있다. 또한, 도전체(205b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(205)는 2층으로 도시하였지만, 3층 이상의 다층 구조를 가져도 좋다.
여기서 산화물 반도체와, 산화물 반도체의 아래층에 위치하는 절연체 또는 도전체와, 산화물 반도체의 위층에 위치하는 절연체 또는 도전체로서, 대기에 개방하지 않고 상이한 종류의 막을 연속적으로 성막함으로써, 불순물(특히 수소, 물)의 농도가 저감된, 실질적으로 고순도 진성인 산화물 반도체막을 성막할 수 있어 바람직하다.
절연체(222), 절연체(272), 및 절연체(273) 중 적어도 하나는 물 또는 수소 등의 불순물이 기판 측으로부터 또는 위쪽으로부터 트랜지스터(200)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서 절연체(222), 절연체(272), 및 절연체(273) 중 적어도 하나에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어 절연체(273)로서 질화 실리콘 또는 질화산화 실리콘 등을 사용하고, 절연체(222) 및 절연체(272)로서 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다.
이에 의하여, 물 또는 수소 등의 불순물이 절연체(222)를 통하여 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또는 절연체(224) 등에 포함되는 산소가 절연체(222)를 통하여 기판 측으로 확산되는 것을 억제할 수 있다.
또한 물 또는 수소 등의 불순물이, 절연체(272) 및 절연체(273)를 개재하여 배치된 절연체(280) 등으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 이와 같이, 트랜지스터(200)를 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연체(272) 및 절연체(273)로 둘러싸는 구조로 하는 것이 바람직하다.
여기서, 산화물(230)과 접하는 절연체(224)는 가열에 의하여 산소가 이탈되는 것이 바람직하다. 본 명세서 등에서는 가열에 의하여 이탈되는 산소를 과잉 산소라고 부르는 경우가 있다. 예를 들어 절연체(224)에는 산화 실리콘 또는 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함하는 절연체를 산화물(230)과 접하여 제공함으로써, 산화물(230) 내의 산소 결손을 저감하고 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
절연체(224)에는, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, 승온 이탈 가스 분석(TDS(Thermal Desorption Spectroscopy) 분석)에서 산소 분자의 이탈량이 1.0Х1018molecules/cm3 이상, 바람직하게는 1.0Х1019molecules/cm3 이상, 더 바람직하게는 2.0Х1019molecules/cm3 이상, 또는 3.0Х1020molecules/cm3 이상인 산화물막이다. 또한, 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
절연체(222)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어 절연체(222)는 절연체(224)보다 수소 투과성이 낮은 것이 바람직하다. 절연체(222) 및 절연체(273)로 절연체(224) 및 산화물(230) 등을 둘러쌈으로써, 외부로부터 물 또는 수소 등의 불순물이 트랜지스터(200)에 침입하는 것을 억제할 수 있다.
또한, 절연체(222)는 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어 절연체(222)는 절연체(224)보다 산소 투과성이 낮은 것이 바람직하다. 절연체(222)가 산소나 불순물의 확산을 억제하는 기능을 가지면, 산화물(230)에 포함되는 산소가 절연체(222)보다 아래쪽으로 확산되는 것을 저감할 수 있기 때문에 바람직하다. 또한 도전체(205)가 절연체(224)나 산화물(230)에 포함되는 산소와 반응하는 것을 억제할 수 있다.
절연체(222)로서는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(222)를 형성한 경우, 절연체(222)는 산화물(230)로부터의 산소의 방출이나 트랜지스터(200)의 주변부로부터 산화물(230)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는, 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한 절연체(222)에는, 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화되어 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다.
또한 절연체(222) 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
또한, 산화물(230b)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b)) 사이에 산화물(243)(산화물(243a) 및 산화물(243b))를 배치하여도 좋다. 도전체(242)와 산화물(230b)이 접하지 않는 구성이 되기 때문에, 도전체(242)가 산화물(230b)의 산소를 흡수하는 것을 억제할 수 있다. 즉, 도전체(242)의 산화를 방지함으로써, 도전체(242)의 도전율 저하를 억제할 수 있다. 따라서 산화물(243)은 도전체(242)의 산화를 억제하는 기능을 가지는 것이 바람직하다.
소스 전극이나 드레인 전극으로서 기능하는 도전체(242)와 산화물(230b) 사이에 산소의 투과를 억제하는 기능을 가지는 산화물(243)을 배치하면, 도전체(242)와 산화물(230b) 사이의 전기 저항이 저감되기 때문에 바람직하다. 이와 같은 구성으로 함으로써, 트랜지스터(200)의 전기 특성 및 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
산화물(243)로서 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류로 이루어지는 원소 M을 가지는 금속 산화물을 사용하여도 좋다. 특히 원소 M으로서는 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하는 것이 좋다. 산화물(243)은 산화물(230b)보다 원소 M의 농도가 높은 것이 바람직하다. 또한 산화물(243)에 산화 갈륨을 사용하여도 좋다. 또한 산화물(243)에 In-M-Zn 산화물 등의 금속 산화물을 사용하여도 좋다. 구체적으로는, 산화물(243)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(243)의 막 두께는 0.5nm 이상 5nm 이하인 것이 바람직하고, 1nm 이상 3nm 이하인 것이 더 바람직하다. 또한 산화물(243)은 결정성을 가지는 것이 바람직하다. 산화물(243)이 결정성을 가지는 경우, 산화물(230) 내의 산소의 방출을 적합하게 억제할 수 있다. 예를 들어 산화물(243)이 육방정 등의 결정 구조를 가지면, 산화물(230) 내의 산소가 방출되는 것을 억제할 수 있는 경우가 있다.
또한, 산화물(243)은 반드시 제공할 필요는 없다. 이 경우, 도전체(242)(도전체(242a) 및 도전체(242b))와 산화물(230)이 접함으로써, 산화물(230) 내의 산소가 도전체(242)로 확산되어, 도전체(242)가 산화되는 경우가 있다. 도전체(242)가 산화됨으로써, 도전체(242)의 도전율이 저하하는 개연성이 높다. 또한, 산화물(230) 내의 산소가 도전체(242)로 확산되는 것을 도전체(242)가 산화물(230) 내의 산소를 흡수한다고 환언할 수 있다.
또한, 산화물(230) 내의 산소가 도전체(242)(도전체(242a) 및 도전체(242b))로 확산됨으로써, 도전체(242a)와 산화물(230b) 사이 및 도전체(242b)와 산화물(230b) 사이에 이층(異層)이 형성되는 경우가 있다. 상기 이층은 도전체(242)보다 산소를 많이 포함하기 때문에, 상기 이층은 절연성을 가지는 것으로 추정된다. 이때, 도전체(242)와, 상기 이층과, 산화물(230b)의 3층 구조는 금속-절연체-반도체로 이루어지는 3층 구조로 간주할 수 있고, MIS(Metal-Insulator-Semiconductor) 구조라고 부르거나, 또는 주로 MIS 구조를 가지는 다이오드 접합 구조라고 부르는 경우가 있다.
또한, 상기 이층은 도전체(242)와 산화물(230b) 사이에 형성되는 것에 한정되지 않고, 예를 들어 이층이 도전체(242)와 산화물(230c) 사이에 형성되는 경우나, 도전체(242)와 산화물(230b) 사이 및 도전체(242)와 산화물(230c) 사이에 형성되는 경우가 있다.
산화물(243) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b))가 제공된다. 도전체(242)의 막 두께는 예를 들어 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 25nm 이하로 하면 좋다.
도전체(242)로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한, 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
절연체(272)는 도전체(242)의 상면과 접하여 제공되고, 배리어층으로서 기능하는 것이 바람직하다. 상기 구성으로 함으로써, 절연체(280)에 포함되는 과잉 산소를 도전체(242)가 흡수하는 것을 억제할 수 있다. 또한 도전체(242)의 산화를 억제함으로써, 트랜지스터(200)와 배선의 접촉 저항이 증가되는 것을 억제할 수 있다. 따라서 트랜지스터(200)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
따라서 절연체(272)는 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어, 절연체(272)는 절연체(280)보다 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연체(272)로서는, 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 성막하는 것이 좋다. 또한 절연체(272)로서는, 예를 들어 질화 알루미늄을 포함하는 절연체를 사용하면 좋다.
도 14의 (A)에 나타낸 바와 같이, 절연체(272)는 도전체(242b)의 상면의 일부 및 도전체(242b)의 측면과 접한다. 또한 절연체(272)는 도전체(242a)의 상면의 일부 및 도전체(242a)의 측면과 접한다. 또한 절연체(272) 위에 절연체(273)가 배치되어 있다. 이와 같이 함으로써, 예를 들어 절연체(280)에 첨가된 산소가 도전체(242)에 흡수되는 것을 억제할 수 있다.
절연체(250)는 게이트 절연체로서 기능한다. 절연체(250)는 산화물(230c)의 상면과 접하여 배치되는 것이 바람직하다. 절연체(250)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 포함하는 산화 실리콘을 사용할 수 있다. 특히 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이므로 바람직하다.
절연체(250)는 절연체(224)와 마찬가지로 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체를 절연체(250)로서 산화물(230c)의 상면에 접하여 제공함으로써, 산화물(230b)의 채널 형성 영역에 효과적으로 산소를 공급할 수 있다. 또한, 절연체(224)와 마찬가지로, 절연체(250) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는, 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한 절연체(250)와 도전체(260) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(250)로부터 도전체(260)로의 산소의 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(250)로부터 도전체(260)로의 산소의 확산이 억제된다. 즉, 산화물(230)에 공급하는 산소량의 감소를 억제할 수 있다. 또한 절연체(250)의 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
또한 상기 금속 산화물은 게이트 절연체의 일부로서의 기능을 가지는 경우가 있다. 따라서, 절연체(250)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 금속 산화물로서는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 게이트 절연체를 절연체(250)와 상기 금속 산화물의 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서, 게이트 절연체의 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위의 저감이 가능하게 된다. 또한 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)를 저감할 수 있다.
구체적으로는, 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 특히 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체인, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
또는, 상기 금속 산화물은 게이트의 일부로서의 기능을 가지는 경우가 있다. 이 경우에는, 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트로서 기능하는 도전체에, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함한 도전성 재료를 사용하는 것이 바람직하다. 또한 상술한 금속 원소 및 질소를 포함한 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는 외부의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
도전체(260)는 도 14의 (A)에서는 2층 구조로 나타내었지만, 단층 구조로 하여도 좋고, 3층 이상의 적층 구조로 하여도 좋다.
도전체(260a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
또한 도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(250)에 포함되는 산소에 의하여 도전체(260b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
또한, 도전체(260b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(260)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 도전체(260b)에 사용하는 것이 바람직하다. 예를 들어, 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(260b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
<금속 산화물>
산화물(230)로서는, 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 이하에서는, 본 발명에 따른 산화물(230)에 적용할 수 있는 금속 산화물에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는 금속 산화물이 인듐, 원소 M, 및 아연을 포함한 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류)인 경우를 생각한다. 특히 원소 M으로서는 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하는 것이 좋다.
또한, 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한, 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
<트랜지스터(300)>
도 14의 (B)를 사용하여 트랜지스터(300)에 대하여 설명한다. 트랜지스터(300)는 반도체 기판(311) 위에 제공되고, 게이트로서 기능하는 도전체(316), 게이트 절연체로서 기능하는 절연체(315), 반도체 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다. 트랜지스터(300)는 p채널형 및 n채널형 중 어느 쪽이어도 좋다.
여기서, 도 14의 (B)에 나타낸 트랜지스터(300)는 채널이 형성되는 반도체 영역(313)(반도체 기판(311)의 일부)이 볼록 형상을 가진다. 또한 반도체 영역(313)의 측면 및 상면을, 절연체(315)를 개재하여 도전체(316)가 덮도록 제공되어 있다(도시하지 않았음). 또한 도전체(316)에는 일함수를 조정하는 재료를 사용하여도 좋다. 이와 같은 트랜지스터(300)는 반도체 기판(311)의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고도 불린다. 또한 볼록부의 상부와 접하여, 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를 가져도 좋다. 또한 여기서는 반도체 기판(311)의 일부를 가공하여 볼록부를 형성하는 경우에 대하여 설명하였지만, SOI 기판을 가공하여 볼록 형상을 가지는 반도체막을 형성하여도 좋다.
또한 도 14의 (B)에 나타낸 트랜지스터(300)는 일례이며, 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
<메모리 디바이스(420)>
다음으로, 도 13에 나타낸 메모리 디바이스(420)에 대하여 도 15의 (A)를 사용하여 설명한다. 또한, 메모리 디바이스(420)가 가지는 트랜지스터(200M)에 대하여, 트랜지스터(200)와 중복되는 설명은 생략한다.
메모리 디바이스(420)에 있어서, 트랜지스터(200M)의 도전체(242a)는 용량 소자(292)의 한쪽 전극으로서 기능하고, 절연체(272) 및 절연체(273)는 유전체로서 기능한다. 도전체(290)는 절연체(272) 및 절연체(273)를 사이에 두고 도전체(242a)와 중첩되도록 제공되고, 용량 소자(292)의 다른 쪽 전극으로서 기능한다. 도전체(290)는 인접된 메모리 디바이스(420)가 가지는 용량 소자(292)의 다른 쪽 전극으로서 사용되어도 좋다. 또는, 도전체(290)는 인접된 메모리 디바이스(420)가 가지는 도전체(290)와 전기적으로 접속되어도 좋다.
도전체(290)는 절연체(272) 및 절연체(273)를 사이에 두고, 도전체(242a)의 상면뿐만 아니라 도전체(242a)의 측면에도 배치된다. 이때 용량 소자(292)는 도전체(242a)와 도전체(290)가 중첩되는 면적에 의하여 얻어지는 용량보다 큰 용량을 얻기 때문에 바람직하다.
도전체(424)는 도전체(242b)와 전기적으로 접속되고, 또한 도전체(205)를 통하여 아래층에 위치하는 도전체(424)와 전기적으로 접속된다.
용량 소자(292)의 유전체로서 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 및 산화 하프늄 등을 사용할 수 있다. 또한, 이들 재료를 적층하여 사용할 수 있다. 용량 소자(292)의 유전체를 적층 구조로 하는 경우, 산화 알루미늄과 질화 실리콘의 적층, 산화 하프늄과 산화 실리콘의 적층을 사용할 수 있다. 여기서, 적층 순서는 한정되지 않는다. 예를 들어, 산화 알루미늄 위에 질화 실리콘이 적층되어도 좋고, 질화 실리콘 위에 산화 알루미늄이 적층되어도 좋다.
또한, 용량 소자(292)의 유전체로서 상기 재료보다 높은 유전율을 가지는 산화 지르코늄을 사용하여도 좋다. 용량 소자(292)의 유전체로서 산화 지르코늄을 단층으로 사용하여도 좋고, 적층의 일부로서 사용하여도 좋다. 예를 들어 산화 지르코늄과 산화 알루미늄의 적층을 사용할 수 있다. 또한, 용량 소자(292)의 유전체를 3층의 적층으로 하여도 좋고, 제 1 층 및 제 3 층에 산화 지르코늄을 사용하고, 제 1 층과 제 3 층 사이의 제 2 층에 산화 알루미늄을 사용하여도 좋다.
용량 소자(292)의 유전체로서 높은 유전율을 가지는 산화 지르코늄을 사용함으로써, 용량 소자(292)가 메모리 디바이스(420)에서 차지하는 면적을 삭감할 수 있다. 그러므로, 메모리 디바이스(420)에 필요한 면적을 삭감할 수 있어, 비트 코스트를 향상시킬 수 있어 바람직하다.
또한, 도전체(290)에는 도전체(205), 도전체(242), 도전체(260), 도전체(424) 등에 사용할 수 있는 재료를 사용할 수 있다.
본 실시형태에서는 도전체(424)를 사이에 두고 트랜지스터(200M) 및 용량 소자(292)가 대칭으로 배치되는 예를 나타낸다. 이와 같이 한 쌍의 트랜지스터(200M) 및 용량 소자(292)를 배치함으로써, 트랜지스터(200M)와 전기적으로 접속되는 도전체(424)의 개수를 줄일 수 있다. 그러므로, 메모리 디바이스(420)에 필요한 면적을 삭감할 수 있어, 비트 코스트를 향상시킬 수 있어 바람직하다.
도전체(424)의 측면에 절연체(241)가 제공되어 있는 경우, 도전체(424)는 도전체(242b)의 상면의 적어도 일부와 접속된다.
도전체(424) 및 도전체(205)를 사용함으로써, 메모리 유닛(470) 내의 트랜지스터(200T)와 메모리 디바이스(420)를 전기적으로 접속할 수 있다.
<메모리 디바이스(420)의 변형예 1>
다음으로, 도 15의 (B)를 사용하여 메모리 디바이스(420)의 변형예로서 메모리 디바이스(420A)에 대하여 설명한다. 메모리 디바이스(420A)는 트랜지스터(200M)와, 트랜지스터(200M)와 전기적으로 접속되는 용량 소자(292A)를 가진다. 용량 소자(292A)는 트랜지스터(200M)의 아래쪽에 제공된다.
메모리 디바이스(420A)에서는 도전체(242a)는 산화물(243a), 산화물(230b), 산화물(230a), 절연체(224), 및 절연체(222)에 제공된 개구 내에 배치되고, 상기 개구의 바닥부에서 도전체(205)와 전기적으로 접속된다. 도전체(205)는 용량 소자(292A)와 전기적으로 접속된다.
용량 소자(292A)는 한쪽 전극으로서 기능하는 도전체(294)와, 유전체로서 기능하는 절연체(295)와, 다른 쪽 전극으로서 기능하는 도전체(297)를 가진다. 도전체(297)는 절연체(295)를 사이에 두고 도전체(294)와 중첩된다. 또한 도전체(297)는 도전체(205)와 전기적으로 접속된다.
도전체(294)는 절연체(296) 위에 제공된 절연체(298)에 형성된 개구의 바닥부 및 측면에 제공되고, 절연체(295)는 절연체(298) 및 도전체(294)를 덮도록 제공된다. 또한, 도전체(297)는 절연체(295)가 가지는 오목부에 매립되도록 제공된다.
또한, 절연체(296)에 매립되도록 도전체(299)가 제공되어 있고, 도전체(299)는 도전체(294)와 전기적으로 접속된다. 도전체(299)는 인접된 메모리 디바이스(420A)의 도전체(294)와 전기적으로 접속되어도 좋다.
도전체(297)는 절연체(295)를 사이에 두고, 도전체(294)의 상면뿐만 아니라 도전체(294)의 측면에도 배치된다. 이때 용량 소자(292A)는 도전체(294)와 도전체(297)가 중첩되는 면적에 의하여 얻어지는 용량보다 큰 용량을 얻기 때문에 바람직하다.
용량 소자(292A)의 유전체로서 기능하는 절연체(295)로서, 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 및 산화 하프늄 등을 사용할 수 있다. 또한, 이들 재료를 적층하여 사용할 수 있다. 절연체(295)를 적층 구조로 하는 경우, 산화 알루미늄과 질화 실리콘의 적층, 산화 하프늄과 산화 실리콘의 적층을 사용할 수 있다. 여기서, 적층의 상하는 한정되지 않는다. 예를 들어, 산화 알루미늄 위에 질화 실리콘이 적층되어도 좋고, 질화 실리콘 위에 산화 알루미늄이 적층되어도 좋다.
또한, 절연체(295)로서 상기 재료보다 높은 유전율을 가지는 산화 지르코늄을 사용하여도 좋다. 절연체(295)로서 산화 지르코늄을 단층으로 사용하여도 좋고, 적층의 일부로서 사용하여도 좋다. 예를 들어 산화 지르코늄과 산화 알루미늄의 적층을 사용할 수 있다. 또한, 절연체(295)를 3층의 적층으로 하여도 좋고, 제 1 층 및 제 3 층에 산화 지르코늄을 사용하고, 제 1 층 및 제 3 층 사이의 제 2 층에 산화 알루미늄을 사용하여도 좋다.
절연체(295)로서 높은 유전율을 가지는 산화 지르코늄을 사용함으로써, 용량 소자(292A)가 메모리 디바이스(420A)에서 차지하는 면적을 삭감할 수 있다. 그러므로, 메모리 디바이스(420A)에 필요한 면적을 삭감할 수 있어, 비트 코스트를 향상시킬 수 있어 바람직하다.
또한, 도전체(297), 도전체(294), 및 도전체(299)에는 도전체(205), 도전체(242), 도전체(260), 도전체(424) 등에 사용할 수 있는 재료를 사용할 수 있다.
또한, 절연체(298)에는 절연체(214), 절연체(216), 절연체(224), 및 절연체(280) 등에 사용할 수 있는 재료를 사용할 수 있다.
<메모리 디바이스(420)의 변형예 2>
다음으로, 도 15의 (C)를 사용하여 메모리 디바이스(420)의 변형예로서 메모리 디바이스(420B)에 대하여 설명한다. 메모리 디바이스(420B)는 트랜지스터(200M)와, 트랜지스터(200M)와 전기적으로 접속되는 용량 소자(292B)를 가진다. 용량 소자(292B)는 트랜지스터(200M)의 위쪽에 제공된다.
용량 소자(292B)는 한쪽 전극으로서 기능하는 도전체(276)와, 유전체로서 기능하는 절연체(277)와, 다른 쪽 전극으로서 기능하는 도전체(278)를 가진다. 도전체(278)는 절연체(277)를 사이에 두고 도전체(276)와 중첩된다.
절연체(282) 위에 절연체(275)가 제공되고, 도전체(276)는 절연체(275), 절연체(282), 절연체(280), 절연체(273), 및 절연체(272)에 형성된 개구의 바닥부 및 측면에 제공된다. 절연체(277)는 절연체(282) 및 도전체(276)를 덮도록 제공된다. 또한, 도전체(278)는 절연체(277)가 가지는 오목부 내에서 도전체(276)와 중첩되도록 제공되고, 적어도 그 일부는 절연체(277)를 개재하여 절연체(275) 위에 제공된다. 도전체(278)는 인접된 메모리 디바이스(420B)가 가지는 용량 소자(292B)의 다른 쪽 전극으로서 사용되어도 좋다. 또는, 도전체(278)는 인접된 메모리 디바이스(420B)가 가지는 도전체(278)와 전기적으로 접속되어도 좋다.
도전체(278)는 절연체(277)를 사이에 두고, 도전체(276)의 상면뿐만 아니라 도전체(276)의 측면에도 배치된다. 이때 용량 소자(292B)는 도전체(276)와 도전체(278)가 중첩되는 면적에 의하여 얻어지는 용량보다 큰 용량을 얻기 때문에 바람직하다.
또한, 도전체(278)가 가지는 오목부를 매립하도록 절연체(279)를 제공하여도 좋다.
용량 소자(292B)의 유전체로서 기능하는 절연체(277)로서, 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 및 산화 하프늄 등을 사용할 수 있다. 또한, 이들 재료를 적층하여 사용할 수 있다. 절연체(277)를 적층 구조로 하는 경우, 산화 알루미늄과 질화 실리콘의 적층, 산화 하프늄과 산화 실리콘의 적층을 사용할 수 있다. 여기서, 적층의 상하는 한정되지 않는다. 예를 들어, 산화 알루미늄 위에 질화 실리콘이 적층되어도 좋고, 질화 실리콘 위에 산화 알루미늄이 적층되어도 좋다.
또한, 절연체(277)로서 상기 재료보다 높은 유전율을 가지는 산화 지르코늄을 사용하여도 좋다. 절연체(277)로서 산화 지르코늄을 단층으로 사용하여도 좋고, 적층의 일부로서 사용하여도 좋다. 예를 들어 산화 지르코늄과 산화 알루미늄의 적층을 사용할 수 있다. 또한, 절연체(277)를 3층의 적층으로 하여도 좋고, 제 1 층 및 제 3 층에 산화 지르코늄을 사용하고, 제 1 층 및 제 3 층 사이의 제 2 층에 산화 알루미늄을 사용하여도 좋다.
절연체(277)로서 높은 유전율을 가지는 산화 지르코늄을 사용함으로써, 용량 소자(292B)가 메모리 디바이스(420B)에서 차지하는 면적을 삭감할 수 있다. 그러므로, 메모리 디바이스(420B)에 필요한 면적을 삭감할 수 있어, 비트 코스트를 향상시킬 수 있어 바람직하다.
또한, 도전체(276) 및 도전체(278)에는 도전체(205), 도전체(242), 도전체(260), 도전체(424) 등에 사용할 수 있는 재료를 사용할 수 있다.
또한, 절연체(275) 및 절연체(279)에는 절연체(214), 절연체(216), 절연체(224), 및 절연체(280) 등에 사용할 수 있는 재료를 사용할 수 있다.
<메모리 디바이스(420)와 트랜지스터(200T)의 접속>
도 13에 있어서 일점쇄선으로 둘러싼 영역(422)에서, 메모리 디바이스(420)는 도전체(424) 및 도전체(205)를 통하여 트랜지스터(200T)의 게이트와 전기적으로 접속되어 있지만, 본 실시형태는 이에 한정되지 않는다.
도 16은 메모리 디바이스(420)가 도전체(424), 도전체(205), 도전체(246b), 및 도전체(240b)를 통하여 트랜지스터(200T)의 소스 및 드레인 중 한쪽으로서 기능하는 도전체(242b)와 전기적으로 접속되는 예를 나타낸 것이다.
이와 같이, 트랜지스터층(413)이 가지는 회로의 기능에 따라 메모리 디바이스(420)와 트랜지스터(200T)의 접속 방법을 결정할 수 있다.
도 17은 메모리 유닛(470)이 트랜지스터(200T)를 가지는 트랜지스터층(413)과, 4층의 메모리 디바이스층(415)(메모리 디바이스층(415_1) 내지 메모리 디바이스층(415_4))을 가지는 예를 나타낸 것이다.
메모리 디바이스층(415_1) 내지 메모리 디바이스층(415_4)은 각각 복수의 메모리 디바이스(420)를 가진다.
메모리 디바이스(420)는 도전체(424) 및 도전체(205)를 통하여, 다른 메모리 디바이스층(415)이 가지는 메모리 디바이스(420) 및 트랜지스터층(413)이 가지는 트랜지스터(200T)와 전기적으로 접속된다.
메모리 유닛(470)은 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 및 절연체(284)에 의하여 밀봉된다. 절연체(284)의 주위에는 절연체(274)가 제공된다. 또한, 절연체(274), 절연체(284), 절연체(283), 및 절연체(211)에는 도전체(430)가 제공되고, 소자층(411)과 전기적으로 접속된다.
또한, 밀봉 구조의 내부에는 절연체(280)가 제공된다. 절연체(280)는 가열에 의하여 산소를 방출하는 기능을 가진다. 또는, 절연체(280)는 과잉 산소 영역을 가진다.
또한, 절연체(211), 절연체(283), 및 절연체(284)에는 수소에 대한 차단성이 높은 재료를 사용하는 것이 적합하다. 또한, 절연체(214), 절연체(282), 및 절연체(287)에는 수소를 포획 또는 고착하는 기능을 가지는 재료를 사용하는 것이 적합하다.
예를 들어, 상기 수소에 대한 차단성이 높은 재료로서는 질화 실리콘 또는 질화산화 실리콘 등을 들 수 있다. 또한, 상기 수소를 포획 또는 고착하는 기능을 가지는 재료로서는 산화 알루미늄, 산화 하프늄, 그리고 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 들 수 있다.
또한 본 명세서 등에서 배리어성이란, 대응하는 물질의 확산을 억제하는 기능(투과성이 낮다고도 함)을 말한다. 또는 대응하는 물질을 포획 및 고착하는(게터링이라고도 함) 기능을 말한다.
또한, 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 및 절연체(284)에 사용하는 재료의 결정 구조는 특별히 한정되지 않지만, 비정질 또는 결정성을 가지는 구조로 하면 좋다. 예를 들어 수소를 포획 또는 고착하는 기능을 가지는 재료로서 비정질의 산화 알루미늄막을 사용하는 것이 적합하다. 비정질의 산화 알루미늄은 결정성이 높은 산화 알루미늄보다 수소를 포획 및 고착하는 양이 많은 경우가 있다.
여기서, 절연체(280)와 접하는 산화물 반도체 내에서의 수소의 확산에 대한 절연체(280) 내의 과잉 산소의 모델로서, 아래와 같은 것을 생각할 수 있다.
산화물 반도체 내에 존재하는 수소는 산화물 반도체에 접하는 절연체(280)를 통하여 다른 구조체로 확산된다. 상기 수소의 확산에서는 절연체(280) 내의 과잉 산소가 산화물 반도체 내의 수소와 반응하여 OH 결합이 되고, 절연체(280) 내에서 확산된다. OH 결합을 가지는 수소 원자는 수소를 포획 또는 고착하는 기능을 가지는 재료(대표적으로는 절연체(282))에 도달하였을 때, 절연체(282) 내의 원자(예를 들어 금속 원자 등)와 결합된 산소 원자와 반응하여 절연체(282) 내에 포획 또는 고착된다. 한편, OH 결합을 가진 과잉 산소의 산소 원자는 과잉 산소로서 절연체(280) 내에 남는 것으로 추측된다. 즉, 상기 수소의 확산에 있어서 절연체(280) 내의 과잉 산소가 중개적 역할을 할 개연성이 높다.
기억 장치의 제작 공정은 상기 모델에 대하여 중요한 요소의 하나이다.
일례로서, 산화물 반도체의 위쪽에 과잉 산소를 가지는 절연체(280)를 형성하고, 그 후에 절연체(282)를 형성한다. 그 후에 가열 처리를 수행하는 것이 바람직하다. 상기 가열 처리는 구체적으로는 산소를 포함하는 분위기, 질소를 포함하는 분위기, 또는 산소와 질소의 혼합 분위기에서 350℃ 이상, 바람직하게는 400℃ 이상의 온도에서 수행한다. 가열 처리의 시간은 1시간 이상, 바람직하게는 4시간 이상, 더 바람직하게는 8시간 이상으로 한다.
상기 가열 처리에 의하여 산화물 반도체 내의 수소가 절연체(280), 절연체(282), 및 절연체(287)를 통하여 외부로 확산될 수 있다. 즉 산화물 반도체 및 상기 산화물 반도체 근방에 존재하는 수소의 절대량을 저감할 수 있다.
상기 가열 처리 후에 절연체(283) 및 절연체(284)를 형성한다. 절연체(283) 및 절연체(284)에는 수소에 대한 차단성이 높은 재료가 사용되기 때문에, 외부로 확산시킨 수소 또는 외부에 존재하는 수소가 내부, 구체적으로는 산화물 반도체 또는 절연체(280) 측으로 들어가는 것을 억제할 수 있다.
또한, 상기 가열 처리를 절연체(282)를 형성한 후에 수행하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 트랜지스터층(413)의 형성 후 또는 메모리 디바이스층(415_1) 내지 메모리 디바이스층(415_4)의 형성 후에 각각 상기 가열 처리를 수행하여도 좋다. 또한, 상기 가열 처리에 의하여 수소를 외부로 확산시킬 때에는 트랜지스터층(413)의 위쪽 또는 가로 방향으로 수소가 확산된다. 마찬가지로, 메모리 디바이스층(415_1) 내지 메모리 디바이스층(415_4)을 형성한 후에 가열 처리를 수행하는 경우에 있어서는, 수소는 위쪽 또는 가로 방향으로 확산된다.
또한, 상기 제작 공정으로 함으로써, 절연체(211)와 절연체(283)가 접착됨으로 상술한 밀봉 구조가 형성된다.
이상과 같이, 상기 구조 및 상기 제작 공정으로 함으로써, 수소 농도가 저감된 산화물 반도체를 사용한 기억 장치를 제공할 수 있다. 따라서, 신뢰성이 양호한 기억 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 기억 장치를 제공할 수 있다.
도 18의 (A) 내지 (C)는 도전체(424)의 배치가 상이한 예를 나타낸 도면이다. 도 18의 (A)는 메모리 디바이스(420)를 상면에서 보았을 때의 레이아웃 도면이고, 도 18의 (B)는 도 18의 (A)에 A1-A2의 일점쇄선으로 나타낸 부분의 단면도이고, 도 18의 (C)는 도 18의 (A)에 B1-B2의 일점쇄선으로 나타낸 부분의 단면도이다. 또한, 도 18의 (A)에서는 도면을 이해하기 쉽게 하기 위하여 도전체(205)의 도시를 생략하였다. 도전체(205)를 제공하는 경우, 도전체(205)는 도전체(424)와 중첩되는 영역을 가진다.
도 18의 (A)에 나타낸 바와 같이, 도전체(424)는 산화물(230a) 및 산화물(230b)과 중첩되는 영역뿐만 아니라 산화물(230a) 및 산화물(230b)의 외측에도 제공되어 있다. 도 18의 (A)에서는 도전체(424)가 산화물(230a) 및 산화물(230b)의 B2 측으로 돌출되도록 제공되는 예를 나타내었지만, 본 실시형태는 이에 한정되지 않는다. 도전체(424)는 산화물(230a) 및 산화물(230b)의 B1 측으로 돌출되도록 제공되어도 좋고, B1 측 및 B2 측 양쪽으로 돌출되도록 제공되어도 좋다.
도 18의 (B) 및 (C)는 메모리 디바이스층(415_p-1) 위에 메모리 디바이스층(415_p)이 적층되는 예를 나타낸 것이다(p는 2 이상 n 이하의 자연수). 메모리 디바이스층(415_p-1)이 가지는 메모리 디바이스(420)는, 도전체(424) 및 도전체(205)를 통하여 메모리 디바이스층(415_p)이 가지는 메모리 디바이스(420)와 전기적으로 접속된다.
도 18의 (B)에서는 메모리 디바이스층(415_p-1)에 있어서 도전체(424)가 메모리 디바이스층(415_p-1)의 도전체(242) 및 메모리 디바이스층(415_p)의 도전체(205)와 접속되어 있다. 여기서, 도전체(424)는 도전체(242), 산화물(243), 산화물(230b), 및 산화물(230a)의 B2 측의 외측에서 메모리 디바이스층(415_p-1)의 도전체(205)에도 접속되어 있다.
도 18의 (C)에서는 도전체(424)가 도전체(242), 산화물(243), 산화물(230b), 및 산화물(230a)의 B2 측의 측면을 따라 형성되고, 절연체(280), 절연체(273), 절연체(272), 절연체(224), 및 절연체(222)에 형성된 개구를 통하여 도전체(205)와 전기적으로 접속되어 있는 것을 알 수 있다. 여기서, 도전체(424)가 도전체(242), 산화물(243), 산화물(230b), 및 산화물(230a)의 B2 측의 측면을 따라 제공되는 상태를 도 18의 (B)에서는 점선으로 나타내었다. 또한, 도전체(242), 산화물(243), 산화물(230b), 산화물(230a), 절연체(224), 및 절연체(222)의 B2 측의 측면과 도전체(424) 사이에는 절연체(241)가 형성되는 경우가 있다.
도전체(424)를 도전체(242) 등과 중첩되지 않는 영역에도 제공함으로써, 메모리 디바이스(420)를 상이한 메모리 디바이스층(415)에 제공된 메모리 디바이스(420)와 전기적으로 접속할 수 있다. 또한, 메모리 디바이스(420)는 트랜지스터층(413)에 제공된 트랜지스터(200T)에도 전기적으로 접속될 수 있다.
또한, 도전체(424)를 비트선으로 하였을 때, 도전체(424)를 도전체(242) 등과 중첩되지 않는 영역에도 제공함으로써, 메모리 디바이스(420)에서 B1-B2 방향으로 인접된 비트선의 길이를 길게 할 수 있다. 도 18에 나타낸 바와 같이, 도전체(242) 위에 있어서의 도전체(424) 사이의 간격은 d1이지만, 산화물(230a)보다 아래층, 즉 절연체(224) 및 절연체(222)에 형성된 개구 내에 위치하는 도전체(424) 사이의 간격은 d2이고, d2는 d1보다 크다. B1-B2 방향으로 인접된 도전체(424) 사이의 일부의 간격을 d2로 함으로써, 도전체(424) 사이의 간격이 d1인 경우보다 도전체(424)의 기생 용량을 저감할 수 있다. 도전체(424)의 기생 용량을 저감함으로써, 용량 소자(292)에 필요한 용량을 저감할 수 있기 때문에 바람직하다.
또한, 본 실시형태는 본 명세서에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 앞의 실시형태에서 설명한 OS 트랜지스터에 사용할 수 있는 금속 산화물인 CAC-OS(Cloud-Aligned Composite oxide semiconductor) 및 CAAC-OS(c-axis aligned crystalline oxide semiconductor)의 구성에 대하여 설명한다.
<금속 산화물의 구성>
CAC-OS 또는 CAC-metal oxide란, 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료 전체에서는 반도체로서의 기능을 가진다. 또한, CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 홀)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭시키는 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한, CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한, 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한, 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한, 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어, CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭을 가지는 성분과 도전성 영역에 기인하는 내로 갭을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 내로 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한, 내로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 내로 갭을 가지는 성분에 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 그러므로 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
<금속 산화물의 구조>
산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한 산화물 반도체는 결정 구조에 착안한 경우, 상기와는 상이한 분류가 되는 경우가 있다. 여기서, 산화물 반도체에서의 결정 구조의 분류에 대하여 도 19의 (A)를 사용하여 설명한다. 도 19의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과, Ga과, Zn을 포함하는 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 19의 (A)에 나타낸 바와 같이 IGZO는 크게 나누어 Amorphous와 Crystalline과 Crystal로 분류된다. 또한 Amorphous의 범주에는 completely amorphous가 포함된다. 또한 Crystalline의 범주에는 CAAC(c-axis aligned crystalline), nc(nanocrystalline), 및 CAC(Cloud-Aligned Composite)가 포함된다. 또한 Crystal의 범주에는 single crystal 및 poly crystal이 포함된다.
또한 도 19의 (A)에 나타낸 굵은 선으로 둘러싸인 범위 내의 구조는 New crystalline phase에 속하는 구조이다. 상기 구조는 Amorphous와 Crystal 사이의 경계 영역에 있다. 즉, 에너지적으로 불안정한 Amorphous와, Crystalline과는 전혀 다른 구조라고 바꿔 말할 수 있다.
또한 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction)상을 사용하여 평가할 수 있다. 여기서, 석영 유리 및 Crystalline으로 분류되는 결정 구조를 가지는 IGZO(Crystalline IGZO라고도 함)의 XRD 스펙트럼을 도 19의 (B) 및 (C)에 나타내었다. 또한 도 19의 (B)가 석영 유리, 도 19의 (C)가 Crystalline IGZO의 XRD 스펙트럼이다. 또한 도 19의 (C)에 나타낸 Crystalline IGZO는 In:Ga:Zn=4:2:3[원자수비]의 조성을 가진다. 또한 도 19의 (C)에 나타낸 Crystalline IGZO는 두께가 500nm이다.
도 19의 (B)에서 화살표로 나타낸 바와 같이, 석영 유리는 XRD 스펙트럼의 피크가 거의 대칭이다. 한편으로, 도 19의 (C)에서 화살표로 나타낸 바와 같이, Crystalline IGZO는 XRD 스펙트럼의 피크가 비대칭이다. XRD 스펙트럼의 피크가 비대칭인 것은 결정의 존재를 명시하고 있다. 바꿔 말하면, XRD 스펙트럼의 피크가 좌우 대칭이 아니면 Amorphous라고는 말할 수 없다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되어 변형을 가지는 결정 구조가 되어 있다. 또한, 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한, 변형에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한, CAAC-OS에 있어서, 변형 근방에서도 명확한 결정립계(Grain Boundary라고도 함)를 확인할 수 없다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이라고 생각된다. 또한 명확한 결정립계(Grain Boundary)가 확인되는 결정 구조는 소위 다결정(polycrystal)이라고 불린다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류의 저하 또는 전계 효과 이동도의 저하를 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 가지는 결정성의 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는, Zn을 포함하는 구성이 바람직하다. 예를 들어 In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 억제할 수 있기 때문에 적합하다.
또한, CAAC-OS는 인듐 및 산소를 가지는 층(이하, In층)과, 원소 M, 아연, 및 산소를 가지는 층(이하, (M, Zn)층)이 적층된, 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한, 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한, In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편으로, CAAC-OS는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한, 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서, CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로, CAAC-OS를 가지는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한, CAAC-OS는 제조 공정에서의 높은 온도(소위 써멀 버짓)에 대해서도 안정적이다. 따라서, OS 트랜지스터에 CAAC-OS를 사용하면 제조 공정의 자유도를 높일 수 있게 된다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는, 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체는 다양한 구조를 취하고, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
<산화물 반도체를 가지는 트랜지스터>
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 산화물 반도체의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감시키는 것이 유효하다. 또한, 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감시키는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
<불순물>
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체에서의 실리콘이나 탄소의 농도와, 산화물 반도체와의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2Х1018atoms/cm3 이하, 바람직하게는 2Х1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하여 캐리어를 생성하는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1Х1018atoms/cm3 이하, 바람직하게는 2Х1016atoms/cm3 이하로 한다.
또한, 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 밀도가 증가되어 n형화되기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서 상기 산화물 반도체에서 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, 산화물 반도체 내의 질소 농도는 SIMS에서 5Х1019atoms/cm3 미만, 바람직하게는 5Х1018atoms/cm3 이하, 더 바람직하게는 1Х1018atoms/cm3 이하, 더욱 바람직하게는 5Х1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1Х1020atoms/cm3 미만, 바람직하게는 1Х1019atoms/cm3 미만, 더 바람직하게는 5Х1018atoms/cm3 미만, 더 바람직하게는 1Х1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한, 본 실시형태는 본 명세서에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태에 나타낸 기억 장치 등이 제공된 전자 부품 및 전자 기기의 일례를 나타낸다.
<전자 부품>
먼저, 기억 장치(10A) 등이 제공된 전자 부품의 예를 도 20의 (A) 및 (B)를 사용하여 설명한다.
도 20의 (A)에 전자 부품(700) 및 전자 부품(700)이 실장된 기판(실장 기판(704))의 사시도를 도시하였다. 도 20의 (A)에 나타낸 전자 부품(700)은 반도체 기판(11) 위에 소자층(34)이 적층된 기억 장치(10A)를 몰드(711) 내에 가진다. 도 20의 (A)에서는 전자 부품(700)의 내부를 나타내기 위하여 전자 부품(700)의 일부를 생략하여 나타내었다. 전자 부품(700)은 몰드(711)의 외측에 랜드(712)를 가진다. 랜드(712)는 전극 패드(713)와 전기적으로 접속되고, 전극 패드(713)는 와이어(714)에 의하여 기억 장치(10A)와 전기적으로 접속되어 있다. 전자 부품(700)은 예를 들어 인쇄 기판(702)에 실장된다. 이와 같은 전자 부품이 복수로 조합되어 각각이 인쇄 기판(702) 위에서 전기적으로 접속됨으로써 실장 기판(704)이 완성된다.
도 20의 (B)에 전자 부품(730)의 사시도를 나타내었다. 전자 부품(730)은 SiP(System in Package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(730)은 패키지 기판(732)(인쇄 기판) 위에 인터포저(731)가 제공되고, 인터포저(731) 위에 반도체 장치(735) 및 복수의 기억 장치(10A)가 제공되어 있다.
전자 부품(730)에서는 기억 장치(10A)를 광대역 메모리(HBM: High Bandwidth Memory)로서 사용하는 예를 나타내었다. 또한 반도체 장치(735)로서는 CPU, GPU, FPGA 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(732)은 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(731)는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(731)는 복수의 배선을 가지고, 단자 피치가 상이한 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한 인터포저(731)는 인터포저(731) 위에 제공된 집적 회로를 패키지 기판(732)에 제공된 전극과 전기적으로 접속되는 기능을 가진다. 그러므로 인터포저를 '재배선 기판' 또는 '중간 기판'이라고 하는 경우가 있다. 또한 인터포저(731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(732)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저에서는 능동 소자를 제공할 필요가 없기 때문에, 집적 회로보다 낮은 비용으로 제작할 수 있다. 한편, 실리콘 인터포저에서의 배선 형성은 반도체 프로세스로 수행할 수 있으므로, 수지 인터포저에서는 형성하기 어려운 미세 배선을 용이하게 형성할 수 있다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저에는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 실리콘 인터포저를 사용한 SiP나 MCM 등에서는, 집적 회로와 인터포저 사이의 팽창 계수의 차이로 인한 신뢰성의 저하가 발생하기 어렵다. 또한 실리콘 인터포저는 표면의 평탄성이 높으므로 실리콘 인터포저 위에 제공되는 집적 회로와 실리콘 인터포저 사이의 접속 불량이 발생하기 어렵다. 특히, 인터포저 위에 복수의 집적 회로를 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 전자 부품(730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는 인터포저(731) 위에 제공하는 집적 회로의 높이를 일치시키는 것이 바람직하다. 예를 들어 본 실시형태에 나타낸 전자 부품(730)에서는 기억 장치(10A)와 반도체 장치(735)의 높이를 일치시키는 것이 바람직하다.
전자 부품(730)을 다른 기판에 실장하기 위하여 패키지 기판(732)의 바닥부에 전극(733)을 제공하여도 좋다. 도 20의 (B)에서는 전극(733)을 땜납 볼로 형성하는 예를 나타내었다. 패키지 기판(732)의 바닥부에 땜납 볼을 매트릭스상으로 제공함으로써, BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한 전극(733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(732)의 바닥부에 도전성의 핀을 매트릭스상으로 제공함으로써, PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어, SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
<전자 기기>
다음으로, 상기 전자 부품을 가지는 전자 기기의 예에 대하여 도 21을 사용하여 설명한다.
로봇(7100)은 조도 센서, 마이크로폰, 카메라, 스피커, 디스플레이, 각종 센서(적외선 센서, 초음파 센서, 가속도 센서, 피에조 센서, 광 센서, 자이로 센서 등), 및 이동 기구 등을 가진다. 전자 부품(730)은 프로세서 등을 가지고, 이들 주변 기기를 제어하는 기능을 가진다. 예를 들어 전자 부품(700)은 센서로 취득된 데이터를 기억하는 기능을 가진다.
마이크로폰은 사용자의 음성 및 환경 소리 등의 음향 신호를 검지하는 기능을 가진다. 또한 스피커는 음성 및 경고음 등의 오디오 신호를 출력하는 기능을 가진다. 로봇(7100)은 마이크로폰을 통하여 입력된 오디오 신호를 해석하고, 필요한 오디오 신호를 스피커로부터 출력할 수 있다. 로봇(7100)에서는, 마이크로폰 및 스피커를 사용하여 사용자와 의사소통할 수 있다.
카메라는 로봇(7100)의 주위를 촬상하는 기능을 가진다. 또한 로봇(7100)은 이동 기구를 사용하여 이동하는 기능을 가진다. 로봇(7100)은 카메라를 사용하여 주위의 화상을 촬상하고, 화상을 해석하여 이동할 때의 장애물의 유무 등을 감지할 수 있다.
비행체(7120)는 프로펠러, 카메라, 및 배터리 등을 가지고, 자율적으로 비행하는 기능을 가진다. 전자 부품(730)은 이들 주변 기기를 제어하는 기능을 가진다.
예를 들어 카메라로 촬영된 화상 데이터는 전자 부품(700)에 기억된다. 전자 부품(730)은 화상 데이터를 해석하여, 이동할 때의 장애물의 유무 등을 검지할 수 있다. 또한 전자 부품(730)에 의하여 배터리의 축전 용량의 변화로부터, 배터리 잔량을 추정할 수 있다.
로봇 청소기(7140)는 상면에 배치된 디스플레이, 측면에 배치된 복수의 카메라, 브러시, 조작 버튼, 각종 센서 등을 가진다. 도시하지 않았지만, 로봇 청소기(7140)에는 타이어, 흡입구 등이 구비되어 있다. 로봇 청소기(7140)는 자율적으로 주행하고, 먼지를 검지하고, 하면에 제공된 흡입구로부터 먼지를 흡입할 수 있다.
예를 들어 전자 부품(730)은 카메라가 촬영한 화상을 해석하여 벽, 가구, 또는 단차 등의 장애물의 유무를 판단할 수 있다. 또한 화상 해석에 의하여, 배선 등 브러시에 얽히기 쉬운 물체를 검지한 경우에는 브러시의 회전을 멈출 수 있다.
자동차(7160)는 엔진, 타이어, 브레이크, 조타 장치, 카메라 등을 가진다. 예를 들어 전자 부품(730)은 내비게이션 정보, 속도, 엔진의 상태, 기어의 선택 상태, 브레이크의 사용 빈도 등의 데이터에 의거하여, 자동차(7160)의 주행 상태를 최적화하기 위한 제어를 수행한다. 예를 들어 카메라로 촬영된 화상 데이터는 전자 부품(700)에 기억된다.
전자 부품(700) 및/또는 전자 부품(730)은 TV 장치(7200)(텔레비전 수상 장치), 스마트폰(7210), PC(퍼스널 컴퓨터)(7220, 7230), 게임기(7240), 게임기(7260) 등에 제공될 수 있다.
예를 들어 TV 장치(7200)에 내장된 전자 부품(730)은 화상 엔진으로서 기능시킬 수 있다. 예를 들어 전자 부품(730)은 노이즈 제거, 해상도 업컨버전 등의 화상 처리를 수행한다.
스마트폰(7210)은 휴대 정보 단말기의 일례이다. 스마트폰(7210)은 마이크로폰, 카메라, 스피커, 각종 센서, 및 표시부를 가진다. 전자 부품(730)에 의하여 이들 주변 기기가 제어된다.
PC(7220), PC(7230)는 각각 노트북형 PC, 거치형 PC의 예이다. PC(7230)에는 키보드(7232) 및 모니터 장치(7233)를 무선 또는 유선으로 접속할 수 있다. 게임기(7240)는 휴대용 게임기의 일례이다. 게임기(7260)는 거치형 게임기의 예이다. 게임기(7260)에는 무선 또는 유선으로 컨트롤러(7262)가 접속되어 있다. 컨트롤러(7262)에 전자 부품(700) 및/또는 전자 부품(730)을 제공할 수도 있다.
<각종 기억 장치>
일반적으로, 컴퓨터 등의 반도체 장치에서는 용도에 따라 다양한 기억 장치(메모리)가 사용된다. 도 22에 각종 기억 장치를 계층마다 나타내었다. 위층에 위치하는 기억 장치일수록 빠른 액세스 속도가 요구되고, 아래층에 위치하는 기억 장치일수록 큰 기억 용량과 높은 기록 밀도가 요구된다. 도 22에서는 가장 위에 있는 층으로부터 순차적으로 CPU 등의 연산 처리 장치에 레지스터로서 혼재되는 메모리, SRAM(Static Random Access Memory), DRAM, 3D NAND 메모리를 나타내었다.
CPU 등의 연산 처리 장치에 레지스터로서 혼재되는 메모리는 연산 결과의 일시적인 저장 등에 사용되기 때문에, 연산 처리 장치로부터의 액세스 빈도가 높다. 따라서, 기억 용량보다 빠른 동작 속도가 요구된다. 또한, 레지스터는 연산 처리 장치의 설정 정보 등을 유지하는 기능도 가진다.
SRAM은 예를 들어 캐시에 사용된다. 캐시는 메인 메모리에 유지되어 있는 정보의 일부를 복제하고 유지하는 기능을 가진다. 사용 빈도가 높은 데이터를 캐시에서 복제하고 유지함으로써, 데이터에 대한 액세스 속도를 높일 수 있다.
DRAM은 예를 들어 메인 메모리에 사용된다. 메인 메모리는 스토리지로부터 판독된 프로그램이나 데이터를 유지하는 기능을 가진다. DRAM의 기록 밀도는 대략 0.1Gbit/mm2 내지 0.3Gbit/mm2이다.
3D NAND 메모리는 예를 들어 스토리지에 사용된다. 스토리지는 장기간 저장할 필요가 있는 데이터나, 연산 처리 장치에서 사용하는 각종 프로그램 등을 유지하는 기능을 가진다. 따라서, 스토리지에는 동작 속도보다 큰 기억 용량과 높은 기록 밀도가 요구된다. 스토리지에 사용되는 기억 장치의 기록 밀도는 대략 0.6Gbit/mm2 내지 6.0Gbit/mm2이다.
본 발명의 일 형태에 따른 기억 장치는 동작 속도가 빠르고 장기간의 데이터 유지가 가능하다. 본 발명의 일 형태에 따른 기억 장치는 캐시가 위치하는 계층과 메인 메모리가 위치하는 계층 양쪽을 포함하는 경계 영역(901)에 위치하는 기억 장치로서 적합하게 사용할 수 있다. 또한, 본 발명의 일 형태에 따른 기억 장치는 메인 메모리가 위치하는 계층과 스토리지가 위치하는 계층 양쪽을 포함하는 경계 영역(902)에 위치하는 기억 장치로서 적합하게 사용할 수 있다.
또한, 본 실시형태는 본 명세서에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
A0: 비트, A3: 비트, B0: 검사 비트, BL_1: 비트선, C1: 입력 단자, C2: 입력 단자, C3: 입력 단자, C4: 입력 단자, C5: 입력 단자, C8: 입력 단자, C61: 커패시터, C71: 커패시터, CK1: 클록 신호, CK4: 클록 신호, S_C1: 제어 신호, S_C2: 제어 신호, S_C3: 제어 신호, S_C4: 제어 신호, S_C5: 제어 신호, S_C8: 제어 신호, T_A0: 입력 단자, T_A3: 입력 단자, T_B0: 입력 단자, T_CK1: 입력 단자, T_CK4: 입력 단자, WL_N: 워드선, WL_1: 워드선, 10A: 기억 장치, 10B: 기억 장치, 10C: 기억 장치, 11: 반도체 기판, 20: 주변 회로, 21: 행 드라이버, 22: 열 드라이버, 23: 스위치 회로, 23_A: 스위치, 23_C: 스위치, 24: 프리차지 회로, 24_1: 트랜지스터, 24_3: 트랜지스터, 25: 감지 증폭기, 25_1: 트랜지스터, 25_2: 트랜지스터, 25_3: 트랜지스터, 25_4: 트랜지스터, 26: 소자층, 28_a: 트랜지스터, 28_b: 트랜지스터, 29: 회로, 30: 메모리 셀 어레이, 31_N: 메모리 셀, 31_1: 메모리 셀, 32_N: 트랜지스터, 32_1: 트랜지스터, 33_N: 커패시터, 33_1: 커패시터, 34: 소자층, 34_N: 소자층, 34_1: 소자층, 34_5: 소자층, 39: 유닛, 39_M: 유닛, 39_1: 유닛, 40A: 밀봉층, 40B: 밀봉층, 41: 스위치 회로, 51: NAND 회로, 51_1: NAND 회로, 51_4: NAND 회로, 52: 지연 회로, 52_1: 지연 회로, 52_2: 지연 회로, 52_4: 지연 회로, 53: XOR 회로, 53_1: XOR 회로, 53_3: XOR 회로, 53_4: XOR 회로, 53_7: XOR 회로, 54: 검사 비트 생성 회로, 55: 오류 검출 회로, 61: 트랜지스터, 64: 트랜지스터, 71: 트랜지스터, 72: 트랜지스터, 200: 트랜지스터, 200M: 트랜지스터, 200T: 트랜지스터, 205: 도전체, 205a: 도전체, 205b: 도전체, 211: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230b: 산화물, 230c: 산화물, 240: 도전체, 240a: 도전체, 240b: 도전체, 241: 절연체, 241a: 절연체, 241b: 절연체, 242: 도전체, 242a: 도전체, 242b: 도전체, 243: 산화물, 243a: 산화물, 243b: 산화물, 246: 도전체, 246a: 도전체, 246b: 도전체, 250: 절연체, 260: 도전체, 260a: 도전체, 260b: 도전체, 272: 절연체, 273: 절연체, 274: 절연체, 275: 절연체, 276: 도전체, 277: 절연체, 278: 도전체, 279: 절연체, 280: 절연체, 282: 절연체, 283: 절연체, 284: 절연체, 287: 절연체, 290: 도전체, 292: 용량 소자, 292A: 용량 소자, 292B: 용량 소자, 294: 도전체, 295: 절연체, 296: 절연체, 297: 도전체, 298: 절연체, 299: 도전체, 300: 트랜지스터, 311: 반도체 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 411: 소자층, 413: 트랜지스터층, 413_m: 트랜지스터층, 413_1: 트랜지스터층, 415: 메모리 디바이스층, 415_n: 메모리 디바이스층, 415_p: 메모리 디바이스층, 415_p-1: 메모리 디바이스층, 415_1: 메모리 디바이스층, 415_4: 메모리 디바이스층, 420: 메모리 디바이스, 420A: 메모리 디바이스, 420B: 메모리 디바이스, 422: 영역, 424: 도전체, 426: 도전체, 428: 도전체, 430: 도전체, 470: 메모리 유닛, 470_m: 메모리 유닛, 470_1: 메모리 유닛, 700: 전자 부품, 702: 인쇄 기판, 704: 실장 기판, 711: 몰드, 712: 랜드, 713: 전극 패드, 714: 와이어, 730: 전자 부품, 731: 인터포저, 732: 패키지 기판, 733: 전극, 735: 반도체 장치, 901: 경계 영역, 902: 경계 영역, 7100: 로봇, 7120: 비행체, 7140: 로봇 청소기, 7160: 자동차, 7200: TV 장치, 7210: 스마트폰, 7220: PC, 7230: PC, 7232: 키보드, 7233: 모니터 장치, 7240: 게임기, 7260: 게임기, 7262: 컨트롤러

Claims (9)

  1. 기억 장치로서,
    메모리 셀을 가지는 제 1 소자층과,
    오류 검출 회로를 가지는 제 2 소자층과,
    구동 회로를 가지는 반도체 기판을 가지고,
    상기 제 2 소자층은 상기 반도체 기판과 상기 제 1 소자층 사이에 제공되는, 기억 장치.
  2. 기억 장치로서,
    복수의 제 1 소자층과,
    오류 검출 회로를 가지는 제 2 소자층과,
    구동 회로를 가지는 반도체 기판을 가지고,
    상기 제 2 소자층은 상기 반도체 기판과 상기 제 1 소자층 사이에 제공되고,
    상기 복수의 제 1 소자층은 각각 메모리 셀을 가지고,
    상기 복수의 제 1 소자층은 각각 적층하여 제공되는, 기억 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 셀을 구성하는 트랜지스터 및 상기 오류 검출 회로를 구성하는 트랜지스터는 각각 채널 형성 영역에 금속 산화물을 가지는, 기억 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 셀을 구성하는 트랜지스터 및 상기 오류 검출 회로를 구성하는 트랜지스터는 각각 프런트 게이트와 백 게이트를 가지는, 기억 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 셀을 구성하는 트랜지스터 및 상기 오류 검출 회로를 구성하는 트랜지스터는 각각 채널 형성 영역에 금속 산화물을 가지고,
    상기 메모리 셀을 구성하는 트랜지스터 및 상기 오류 검출 회로를 구성하는 트랜지스터는 각각 프런트 게이트와 백 게이트를 가지는, 기억 장치.
  6. 기억 장치로서,
    첫 번째 제 1 소자층 내지 N번째 제 1 소자층(N은 2 이상의 자연수)과,
    제 2 소자층과,
    반도체 기판을 가지고,
    상기 K번째(K는 1 이상 N 이하의 정수(整數))의 제 1 소자층에는 상기 K번째 제 1 소자층에 형성된 트랜지스터를 사용하여 메모리 셀이 구성되고,
    상기 제 2 소자층에는 상기 제 2 소자층에 형성된 트랜지스터를 사용하여 오류 검출 회로가 구성되고,
    상기 반도체 기판에는 상기 반도체 기판에 형성된 트랜지스터를 사용하여 구동 회로가 구성되고,
    상기 제 2 소자층은 상기 반도체 기판 위쪽에 적층하여 제공되고,
    상기 첫 번째 제 1 소자층은 상기 제 2 소자층 위쪽에 적층하여 제공되고,
    상기 L번째(L은 2 이상 N 이하의 정수)의 제 1 소자층은 상기 L-1번째 제 1 소자층 위쪽에 적층하여 제공되는, 기억 장치.
  7. 제 6 항에 있어서,
    상기 K번째 제 1 소자층에 형성된 트랜지스터 및 상기 제 2 소자층에 형성된 트랜지스터는 각각 채널 형성 영역에 금속 산화물을 가지는, 기억 장치.
  8. 제 6 항에 있어서,
    상기 K번째 제 1 소자층에 형성된 트랜지스터 및 상기 제 2 소자층에 형성된 트랜지스터는 각각 프런트 게이트와 백 게이트를 가지는, 기억 장치.
  9. 제 6 항에 있어서,
    상기 K번째 제 1 소자층에 형성된 트랜지스터 및 상기 제 2 소자층에 형성된 트랜지스터는 각각 채널 형성 영역에 금속 산화물을 가지고,
    상기 K번째 제 1 소자층에 형성된 트랜지스터 및 상기 제 2 소자층에 형성된 트랜지스터는 각각 프런트 게이트와 백 게이트를 가지는, 기억 장치.
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