JP7361730B2 - 記憶装置 - Google Patents

記憶装置 Download PDF

Info

Publication number
JP7361730B2
JP7361730B2 JP2020568866A JP2020568866A JP7361730B2 JP 7361730 B2 JP7361730 B2 JP 7361730B2 JP 2020568866 A JP2020568866 A JP 2020568866A JP 2020568866 A JP2020568866 A JP 2020568866A JP 7361730 B2 JP7361730 B2 JP 7361730B2
Authority
JP
Japan
Prior art keywords
oxide
insulator
transistor
conductor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020568866A
Other languages
English (en)
Other versions
JPWO2020157553A5 (ja
JPWO2020157553A1 (ja
Inventor
修平 長塚
達也 大貫
清 加藤
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JPWO2020157553A1 publication Critical patent/JPWO2020157553A1/ja
Publication of JPWO2020157553A5 publication Critical patent/JPWO2020157553A5/ja
Priority to JP2023171998A priority Critical patent/JP2023181189A/ja
Application granted granted Critical
Publication of JP7361730B2 publication Critical patent/JP7361730B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Description

特許法第３０条第２項適用 ［刊行物名］ ｉｎｔｅｒｎａｔｉｏｎａｌ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ｍｅｅｔｉｎｇ ２０１８ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ， ３１２－３１５ 発行年月日 平成３０年１２月１日 ［集会名］ ２０１８ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ 開催日 平成３０年１２月１日－５日
本発明の一形態は、記憶装置、半導体装置またはこれらを用いた電子機器に関する。
ただし、本発明の一態様は、上記の技術分野に限定されるものではない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関する。または、本明細書等で開示する発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置と言える場合がある。もしくは、これらは半導体装置を有すると言える場合がある。
近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献１、特許文献２参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
米国特許公開２０１１／００６５２７０Ａ１公報 米国特許第９６３４０９７Ｂ２公報
特許文献１、および特許文献２においては、記憶素子（メモリセルともいう）が複数積層しており、これらが直列に接続することで、三次元構造のメモリセルアレイ（メモリストリングともいう）を構成している。一方、このような、三次元構造のメモリセルアレイでは、記憶素子の積層数が多くなるほど、メモリセル間の直列抵抗が高くなり、メモリセルアレイの抵抗が高くなる。メモリセルアレイの抵抗が高くなることで、メモリセルアレイを流れる電流のロスや、メモリセルアレイが発熱するといった問題があった。
また、特許文献１においては、柱状に設けられた半導体パターンが、電荷蓄積層を有する絶縁体と接している。また、特許文献２においては、柱状に設けられた半導体パターンが、トンネル誘電体として機能する絶縁体と接している。半導体と、絶縁体が接する場合、これらの界面には、トラップセンターが形成される場合がある。半導体と、絶縁体との界面に形成されたトラップセンターは、電子を捕獲し、トランジスタのしきい値電圧をプラス方向に変動させるため、トランジスタのオン状態における電流駆動力、つまりオン電流、および電界効果移動度や、信頼性に悪影響を及ぼす恐れがある。
本発明の一態様は、集積度の高い記憶装置を提供することを課題の一とする。または、信頼性の高い記憶装置を提供することを課題の一とする。または、消費電力の少ない記憶装置を提供することを課題の一とする。または、新規な記憶装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
駆動回路層上に、マトリクス状に設けられた複数のメモリセルを含む記憶層をＮ層（Ｎは２以上の自然数）積層する。メモリセルは２つのトランジスタと１つの容量を有する。トランジスタを構成する半導体に酸化物半導体を用いる。メモリセルは、書き込みワード線、選択線、容量線、書き込みビット線、および読み出しビット線と電気的に接続される。書き込みビット線および読み出しビット線を積層方向に延在させることで、メモリセルと駆動回路層間の信号伝搬距離を短くする。
本発明の一態様は、Ｎ層（Ｎは２以上の自然数）の記憶層と、駆動回路層と、複数の第１配線と、複数の第２配線と、を有し、Ｎ層の記憶層は駆動回路層上に積層され、駆動回路層は複数の第１回路を有し、複数の第１配線は、Ｎ層の記憶層の積層方向に延在し、かつ、Ｐ行Ｒ列（ＰおよびＲは１以上の自然数）のマトリクス状に設けられ、複数の第２配線は、積層方向に延在し、かつ、Ｐ行Ｑ列（ＰおよびＱは２以上の自然数）のマトリクス状に設けられ、Ｎ層の記憶層のそれぞれは、Ｐ行Ｑ列のマトリクス状に設けられた複数のメモリセルと、Ｑ列の第３配線と、Ｑ列の第４配線と、Ｑ列の第５配線と、を有し、ｋ層目の記憶層において、ｉ行２×ｓ－１列目のメモリセルとｉ行２×ｓ列目のメモリセルは、ｉ行ｓ列目の第１配線と電気的に接続され、ｉ行２×ｓ－１列目のメモリセルは、ｉ行２×ｓ－１列目の第２配線、２×ｓ－１列目の第３配線、２×ｓ－１列目の第４配線、および２×ｓ－１列目の第５配線と電気的に接続され、第１配線と第２配線は、複数の第１回路のいずれか一と電気的に接続される記憶装置である。
また、本発明の別の一態様は、上記記憶装置において、ｉ行２×ｓ－１列目のメモリセルは、第１トランジスタと、第２トランジスタと、容量と、を有し、第１トランジスタのソースまたはドレインの一方は、第２トランジスタのゲートおよび容量の一方の電極と電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第１配線と電気的に接続され、第１トランジスタのゲートは、第３配線と電気的に接続され、第１トランジスタのソースまたはドレインの一方は、第４配線と電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第２配線と電気的に接続され、容量の他方の電極は第５配線と電気的に接続されている記憶装置である。
また、上記構成において、駆動回路層と、複数のメモリセルと、の間に、さらに機能層を有すると好ましい。機能層は複数の第２回路を有し、第１配線と第２配線は、複数の第２回路のいずれか一を介して第１回路と電気的に接続してもよい。
第１トランジスタおよび第２トランジスタの少なくとも一方は、半導体に酸化物を含むことが好ましい。また、当該酸化物は、ＩｎおよびＺｎのうち、いずれか一方または双方を含むことが好ましい。または、当該酸化物は、Ｉｎ、Ｇａ、およびＺｎを含むことが好ましい。
また、前述の回路は複数のトランジスタを有し、複数のトランジスタは半導体にシリコンを含むことが好ましい。
本発明の一態様によれば、集積度の高い記憶装置を提供することができる。または、信頼性の高い記憶装置を提供することができる。または、消費電力の少ない記憶装置を提供することができる。または、新規な記憶装置を提供することができる。または、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１（Ａ）および図１（Ｂ）は、記憶装置の構成例を示す図である。 図２は、駆動回路層の構成例を説明する図である。 図３は、記憶層の構成例を説明する図である。 図４は、記憶層の一部と駆動回路層の一部を示す図である。 図５は、記憶層の一部を示す図である。 図６は、ビット線、メモリセル、およびＲＷ回路の接続例を示す図である。 図７（Ａ）および図７（Ｂ）は、メモリセルの構成例を示す図である。 図８（Ａ）および図８（Ｂ）は、メモリセルの構成例を示す図である。 図９（Ａ）および図９（Ｂ）は、マルチゲートトランジスタを示す図である。 図１０は、メモリセルの動作を説明するためのタイミングチャートである。 図１１（Ａ）および図１１（Ｂ）は、メモリセルの動作を説明するための図である。 図１２（Ａ）および図１２（Ｂ）は、メモリセルの動作を説明するための図である。 図１３は、読み書き回路の構成例を説明する図である。 図１４（Ａ）乃至図１４（Ｃ）は、記憶装置の構成例を示す図である。 図１５（Ａ）および図１５（Ｂ）は、記憶装置の構成例を示す図である。 図１６は、記憶層の一部と駆動回路層の一部を示す図である。 図１７は、ビット線とＲＷ回路の接続例を示す図である。 図１８（Ａ）および図１８（Ｂ）は、記憶装置の構成例を示す図である。 図１９は、記憶層の一部、機能層の一部、および駆動回路層の一部を示す図である。 図２０は、ビット線、選択回路、およびＲＷ回路の接続例を示す図である。 図２１は、選択回路の構成例を説明する図である。 図２２（Ａ）および図２２（Ｂ）は、本発明の一態様に係る記憶装置の上面図および断面図である。 図２３（Ａ）および図２３（Ｂ）は、本発明の一態様に係る記憶装置の上面図および断面図である。 図２４は、本発明の一態様に係る記憶装置の上面図である。 図２５は、本発明の一態様に係る記憶装置の断面図である。 図２６は、本発明の一態様に係る記憶装置の断面図である。 図２７は、本発明の一態様に係る記憶装置の断面図である。 図２８（Ａ）は、ＩＧＺＯの結晶構造の分類を説明する図である。図２８（Ｂ）は、石英ガラスのＸＲＤスペクトルを説明する図である。図２８（Ｃ）は、結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図である。 図２９（Ａ）および図２９（Ｂ）は、電子部品の一例を説明する図である。 図３０は、電子機器の一例を説明する図である。 図３１は、各種の記憶装置を階層ごとに示す図である。 図３２（Ａ）乃至図３２（Ｅ）は、記憶装置の応用例を説明する図である。 図３３は、ＩｏＴネットワークの階層構造と要求仕様の傾向を示す図である。 図３４は、ファクトリーオートメーションのイメージ図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。
また、上面図（「平面図」ともいう）や斜視図などにおいて、図面をわかりやすくするために、一部の構成要素の記載を省略する場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電気回路における「端子」とは、電流の入力または出力、電圧の入力または出力、および／または、信号の受信または送信が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
また、本明細書などにおいて、「平行」とは、例えば、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「垂直」および「直交」とは、例えば、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
なお、本明細書などにおいて、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
また、電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧と電位は互いに言い換えることが可能な場合が多い。本明細書などでは、特段の明示が無いかぎり、電圧と電位を言い換えることができるものとする。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する。よって、「半導体」を「絶縁体」に置き換えて用いることも可能である。この場合、「半導体」と「絶縁体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「絶縁体」は、互いに読み換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する。よって、「半導体」を「導電体」に置き換えて用いることも可能である。この場合、「半導体」と「導電体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「導電体」は、互いに読み換えることができる場合がある。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
なお、本明細書等において、トランジスタの「オン状態」（「オン」と略す場合もある。）とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態（「導通状態」ともいう。）をいう。または、「オン状態」とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（「ゲート電圧」または「Ｖｇ」ともいう。）がしきい値電圧（「Ｖｔｈ」ともいう。）以上の状態、ｐチャネル型トランジスタでは、ＶｇがＶｔｈ以下の状態をいう。
また、トランジスタの「オフ状態」（「オフ」と略す場合もある。）とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態（「非導通状態」ともいう。）をいう。または、「オフ状態」とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶｇがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶｇがＶｔｈよりも高い状態をいう。
また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」または「Ｈ電位」ともいう）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」または「Ｌ電位」ともいう）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
また、本明細書等において、ゲートとは、ゲート電極およびゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
また、本明細書等において、ソースとは、ソース領域、ソース電極、およびソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
また、本明細書等において、ドレインとは、ドレイン領域、ドレイン電極、およびドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
（実施の形態１）
本発明の一態様の記憶装置について、図面を用いて説明する。なお、図面にＸ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。
図１（Ａ）および（Ｂ）に、本発明の一態様の記憶装置１００の斜視図を示す。記憶装置１００は、駆動回路層１１０と、Ｎ層（Ｎは２以上の自然数）の記憶層１２０を有する。駆動回路層１１０は、ＲＷアレイ１２７などの回路を複数有する。また、記憶層１２０は、各層が複数のメモリセル１０を有する。なお、図１（Ｂ）では記憶層１２０を破線で示している。
Ｎ層の記憶層１２０は駆動回路層１１０上に設けられる。Ｎ層の記憶層１２０を駆動回路層１１０上に設けることで、記憶装置１００の占有面積を低減することができる。また、単位面積当たりの記憶容量を高めることができる。
図１（Ａ）では、１層目の記憶層１２０を記憶層１２０＿１と示し、２層目の記憶層１２０を記憶層１２０＿２と示し、３層目の記憶層１２０を記憶層１２０＿３と示している。同様に、ｋ層目（ｋは１以上の自然数）の記憶層１２０を記憶層１２０＿ｋと示し、Ｎ層目の記憶層１２０を記憶層１２０＿Ｎと示している。なお、本明細書などにおいて、Ｎ層の記憶層１２０全体に係る事柄を説明する場合や、Ｎ層ある記憶層１２０の各層に共通の事柄を示す場合に、単に「記憶層１２０」と表記する場合がある。
＜駆動回路層１１０の構成例＞
駆動回路層１１０の構成例について説明する。図２は駆動回路層１１０の構成例を説明するブロック図である。駆動回路層１１０は、ＰＳＷ１４１（パワースイッチ）、ＰＳＷ１４２、周辺回路１１５、およびＲＷアレイ１２７を有する。周辺回路１１５は、周辺回路１１１、コントロール回路１１２、および電圧生成回路１２８を有する。
駆動回路層１１０において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、ＣＥ、ＧＷ、ＣＬＫ、ＷＡＫＥ、ＡＤＤＲ、ＷＤＡ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
また、信号ＢＷ、ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータ信号であり、信号ＲＤＡは読み出しデータ信号である。信号ＰＯＮ１、ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、ＰＯＮ２は、コントロール回路１１２で生成してもよい。
コントロール回路１１２は、駆動回路層１１０の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、記憶装置１００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路１１２は、この動作モードが実行されるように、周辺回路１１１の制御信号を生成する。
電圧生成回路１２８は負電圧（ＶＢＧ）を生成する機能を有する。ＷＡＫＥは、ＣＬＫの電圧生成回路１２８への入力を制御する機能を有する。例えば、ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路１２８へ入力され、電圧生成回路１２８はＶＢＧを生成する。
周辺回路１１１は、メモリセル１０に対するデータの書き込みおよび読み出しをするための回路である。周辺回路１１１は、行デコーダ１２１、列デコーダ１２２、行ドライバ１２３、列ドライバ１２４、入力回路１２５、出力回路１２６、ＲＷアレイ１２７を有する。
行デコーダ１２１および列デコーダ１２２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ１２１は、記憶層１２０の層ごとにアクセスする行を指定するための回路であり、列デコーダ１２２は、記憶層１２０の層ごとにアクセスする列を指定するための回路である。行ドライバ１２３は、記憶層１２０の層ごとに行デコーダ１２１が指定する行のメモリセル１０に接続されたワード線を選択する機能を有する。列ドライバ１２４は、後述するＲＷ回路１２９を介してデータを記憶層１２０のメモリセル１０に書き込む機能、記憶層１２０のメモリセル１０からＲＷ回路１２９を介してデータを読み出す機能、読み出したデータを保持する機能等を有する。
入力回路１２５は、信号ＷＤＡを保持する機能を有する。入力回路１２５が保持するデータは、列ドライバ１２４に出力される。入力回路１２５の出力データが、記憶層１２０に書き込むデータ（Ｄｉｎ）である。列ドライバ１２４が記憶層１２０から読み出したデータ（Ｄｏｕｔ）は、出力回路１２６に出力される。出力回路１２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路１２６は、Ｄｏｕｔを記憶装置１００の外部に出力する機能を有する。出力回路１２６から出力されるデータ信号が信号ＲＤＡである。
ＰＳＷ１４１は周辺回路１１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ１４２は、行ドライバ１２３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、記憶層１２０で使用される高電源電圧であり、ＶＤＤよりも高い場合がある。信号ＰＯＮ１によってＰＳＷ１４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ１４２のオン・オフが制御される。図２では、周辺回路１１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
ＲＷアレイ１２７は、Ｐ行Ｒ列（ＰおよびＲは２以上の自然数）のマトリクス状に設けられた複数の読み書き回路（ＲＷ回路１２９）を有する。図２などでは、１行１列目に設けられたＲＷ回路１２９をＲＷ回路１２９［１，１］と示している。また、ｉ行ｓ列目（ｉは１以上Ｐ以下の自然数、ｓは１以上Ｒ以下の自然数）に設けられたＲＷ回路１２９をＲＷ回路１２９［ｉ，ｓ］と示している。また、Ｐ行Ｒ列目に設けられたＲＷ回路１２９をＲＷ回路１２９［Ｐ，Ｒ］と示している。
なお、本明細書などにおいて、ＲＷ回路１２９全体に係る事柄を説明する場合や、個々のＲＷ回路１２９に共通の事柄を示す場合は、単に「ＲＷ回路１２９」と表記する場合がある。
ＲＷ回路１２９は、後述するビット線と電気的に接続され、記憶層１２０のメモリセル１０にデータを書き込む機能と、メモリセル１０が保持しているデータを読み出す機能を有する。
＜記憶層１２０の構成例＞
Ｎ層ある記憶層１２０の構成例について説明する。それぞれの記憶層１２０は、Ｐ行Ｑ列（Ｑは２以上の自然数）のマトリクス状に設けられた複数のメモリセル１０を有する。図３は、ｋ層目の記憶層１２０（記憶層１２０＿ｋ）をＺ方向から見たブロック図である。本明細書などにおいて、Ｘ方向は行方向に相当し、Ｙ方向は列方向に相当し、Ｚ方向は記憶層１２０の積層方向に相当する。
図３などでは、ｋ層目の記憶層１２０の１行１列目に設けられたメモリセル１０をメモリセル１０［１，１］＿ｋと示している。また、ｋ層目の記憶層１２０のｉ行ｊ列目（ｊは１以上Ｑ以下の自然数）に設けられたメモリセル１０をメモリセル１０［ｉ，ｊ］＿ｋと示している。また、ｋ層目の記憶層１２０のＰ行Ｑ列目に設けられたメモリセル１０をメモリセル１０［Ｐ，Ｑ］＿ｋと示している。
なお、本明細書などにおいて、メモリセル１０全体に係る事柄を説明する場合や、個々のメモリセル１０に共通の事柄を示す場合は、単に「メモリセル１０」と表記する場合がある。
また、記憶層１２０の各層は、Ｑ本のワード線ＷＷＬと、Ｑ本の容量線ＣＬと、Ｑ本の選択線ＳＬと、を有する。Ｑ本のワード線ＷＷＬ、Ｑ本の容量線ＣＬ、およびＱ本の選択線ＳＬは、列方向（Ｙ方向）に延在する領域を有する。
図３などでは、ｋ層目の記憶層１２０に設けられた１列目のワード線ＷＷＬをワード線ＷＷＬ［１］＿ｋと示している。また、ｋ層目の記憶層１２０に設けられたｊ列目のワード線ＷＷＬをワード線ＷＷＬ［ｊ］＿ｋと示している。また、ｋ層目の記憶層１２０に設けられたＱ列目のワード線ＷＷＬをワード線ＷＷＬ［Ｑ］＿ｋと示している。容量線ＣＬおよび選択線ＳＬもワード線ＷＷＬと同様に示す。
なお、本明細書などにおいて、ワード線ＷＷＬ全体に係る事柄を説明する場合や、個々のワード線ＷＷＬに共通の事柄を示す場合は、単に「ワード線ＷＷＬ」と表記する場合がある。ワード線ＷＷＬに限らず、他の配線および電極などについても同様に表記する場合がある。
記憶層１２０＿ｋにおいて、ｊ列目に設けられたワード線ＷＷＬ、ｊ列目に設けられた容量線ＣＬ、およびｊ列目に設けられた選択線ＳＬは、ｊ列目に設けられたメモリセル１０と電気的に接続される。
なお、通常、容量線ＣＬは固定電位が供給される。容量線ＣＬに固定電位が供給される場合は、容量線ＣＬは列方向に延在していなくてもよい。例えば、容量線ＣＬが行方向に延在していてもよい。また、任意の複数の容量線ＣＬを互いに電気的に接続してもよい。
また、記憶装置１００は、Ｚ方向に延在し、かつＰ行Ｒ列のマトリクス状に設けられたビット線ＷＢＬと、Ｚ方向に延在し、かつ、Ｐ行Ｑ列のマトリクス状に設けられたビット線ＲＢＬと、を有する（図３および図４参照。）。
列の位置を示すＲとＱの関係は、Ｑが奇数の場合は、数式１または数式２で表すことができる。
Ｒ＝（Ｑ＋１）／２ ・・・ （数式１）
Ｑ＝２×Ｒ－１ ・・・ （数式２）
列の位置を示すＲとＱの関係は、Ｑが偶数の場合は、数式３または数式４で表すことができる。
Ｒ＝Ｑ／２ ・・・ （数式３）
Ｑ＝２×Ｒ ・・・ （数式４）
ビット線ＷＢＬは、記憶層１２０＿ｋと重なる領域を有する。ビット線ＲＢＬは、記憶層１２０＿ｋと重なる領域を有する。
図３などでは、ｉ行ｓ列目に設けられたビット線ＷＢＬをビット線ＷＢＬ［ｉ，ｓ］と示している。また、図３などでは、ｉ行ｊ列目に設けられたビット線ＷＲＢＬをビット線ＲＢＬ［ｉ，ｊ］と示している。
記憶層１２０＿ｋにおいて、１つのビット線ＷＢＬは２つのメモリセル１０と電気的に接続される。具体的には、ビット線ＷＢＬ［ｉ，ｓ］は、メモリセル１０［ｉ，２×ｓ－１］＿ｋおよびメモリセル１０［ｉ，２×ｓ］＿ｋと電気的に接続される。図３などでは、ｊが２×ｓ－１である場合を示している。
また、記憶層１２０＿ｋにおいて、ビット線ＲＢＬ［ｉ，ｊ］はメモリセル１０［ｉ，ｊ］＿ｋと電気的に接続される。
図４は、Ｎ層ある記憶層１２０の一部と、駆動回路層１１０の一部を示す斜視図である。図５は、Ｎ層ある記憶層１２０の一部を示す斜視図である。図５では、記憶層１２０＿ｋの一部と記憶層１２０＿ｋ－１の一部の構成例を示している。また、図６は、ビット線ＷＢＬ、ビット線ＲＢＬ、メモリセル１０、およびＲＷ回路１２９の接続例を示す図である。
ビット線ＷＢＬ［ｉ，ｓ］、ビット線ＲＢＬ［ｉ，ｊ］およびビット線ＲＢＬ［ｉ，ｊ＋１］は、ＲＷ回路１２９［ｉ，ｓ］と電気的に接続される（図４および図６参照。）。図４および図６などでは、ｊが２×ｓ－１であり、ｊ＋１が２×ｓである場合を示している。
列の位置を示すｓとｊは、ｊが奇数の場合は、数式５または数式６で表すことができる。
ｓ＝（ｊ＋１）／２ ・・・ （数式５）
ｊ＝２×ｓ－１ ・・・ （数式６）
列の位置を示すｓとｊは、ｊが偶数の場合は、数式７または数式８で表すことができる。
ｓ＝ｊ／２ ・・・ （数式７）
ｊ＝２×ｓ ・・・ （数式８）
＜メモリセル１０の構成例＞
次に、メモリセル１０の構成例を説明する。メモリセル１０は、トランジスタ１１Ａ、トランジスタ１１Ｂ、および容量１２を有する（図７（Ａ）参照。）。トランジスタ１１Ａのソースまたはドレインの一方はノードＦＮと電気的に接続され、他方はビット線ＷＢＬと電気的に接続され、ゲートはワード線ＷＷＬと電気的に接続される。トランジスタ１１Ｂのソースまたはドレインの一方は選択線ＳＬと電気的に接続され、他方はビット線ＲＢＬと電気的に接続され、ゲートはノードＦＮと電気的に接続される。
容量１２はノードＦＮと容量線ＣＬの間に設けられる。具体的には、容量１２の一方の電極はノードＦＮと電気的に接続され、他方の電極は容量線ＣＬと電気的に接続される。
トランジスタ１１Ａおよびトランジスタ１１Ｂは、チャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）を用いることが好ましい。
ＯＳトランジスタはオフ電流を極めて少なくすることができる。具体的には、チャネル幅１μｍ当たりのオフ電流を室温下において１×１０－２０Ａ未満、好ましくは１×１０－２２Ａ未満、さらに好ましくは１×１０－２４Ａ未満とすることができる。
また、ＯＳトランジスタは高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。半導体装置を構成するトランジスタにＯＳトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好な記憶装置を実現できる。
トランジスタ１１ＡにＯＳトランジスタを用いることによって、容量１２を小さくすることができる。または、容量１２を設けずに、トランジスタなどの寄生容量を容量１２に代えて用いることができる。その結果、記憶装置の占有面積を小さくすることができる。なお、メモリセルを構成するトランジスタにＯＳトランジスタを用いた記憶素子を「ＯＳメモリ」と呼ぶ場合がある。
酸化物半導体は、スパッタリング法などを用いて形成できるため、ＯＳトランジスタの作製は、既存の生産設備の一部を改良して行うことが可能である。よって、設備投資を抑えられる。また、ＯＳトランジスタの作製工程では、チャネルが形成される半導体層にシリコンを用いるトランジスタ（Ｓｉトランジスタともいう）で行われる不純物導入工程などが不要である。記憶層１２０を構成するトランジスタにＯＳトランジスタを用いることで、記憶層１２０の多層化の実現を容易とすることができる。
また、トランジスタ１１Ａおよびトランジスタ１１Ｂの少なくとも一方に、バックゲートを有するトランジスタを用いてもよい。図７（Ｂ）では、トランジスタ１１Ａおよびトランジスタ１１Ｂの双方にバックゲートを有するトランジスタを用いる例を示している。また、図７（Ｂ）では、トランジスタ１１Ａおよびトランジスタ１１Ｂそれぞれにおいて、ゲートとバックゲートを電気的に接続する例を示している。
バックゲートは、ゲートとバックゲートで半導体層のチャネル形成領域を挟むように配置される。バックゲートはゲートと同様に機能させることができる。また、バックゲートの電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。
ゲートとバックゲートは、導電層または抵抗率が小さい半導体層などで形成されるため、トランジスタの外部で生じる電場が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気に対する静電遮蔽機能）を有する。すなわち、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。また、バックゲートを設けることで、ＢＴ試験前後におけるトランジスタのしきい値電圧の変化量を低減することができる。
また、図８（Ａ）に示すように、トランジスタ１１Ａのバックゲートを配線ＢＧＬ１と電気的に接続し、トランジスタ１１Ｂのバックゲートを配線ＢＧＬ２と電気的に接続してもよい。バックゲートの電位は、ゲートと同電位としてもよく、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。
また、図８（Ｂ）に示すように、トランジスタ１１Ａのバックゲートと、トランジスタ１１Ｂのバックゲートを配線ＢＧＬと電気的に接続してもよい。
また、トランジスタ１１Ａおよびトランジスタ１１Ｂのそれぞれは、ダブルゲート型のトランジスタであってもよい。図９（Ａ）に、ダブルゲート型のトランジスタ２１の回路記号例を示す。
トランジスタ２１は、トランジスタＴｒ１とトランジスタＴｒ２を直列に接続した構成を有する。図９（Ａ）では、トランジスタＴｒ１のソースまたはドレインの一方が端子Ｓと電気的に接続され、トランジスタＴｒ１のソースまたはドレインの他方がトランジスタＴｒ２のソースまたはドレインの一方と電気的に接続され、トランジスタＴｒ２のソースまたはドレインの他方が端子Ｄと電気的に接続されている状態を示している。また、図９（Ａ）では、トランジスタＴｒ１とトランジスタＴｒ２のゲートが電気的に接続され、かつ、端子Ｇと電気的に接続されている状態を示している。
図９（Ａ）に示すトランジスタ２１は、端子Ｇの電位を変化させることで端子Ｓと端子Ｄ間を導通状態または非導通状態に切り替える機能を有する。よって、ダブルゲート型のトランジスタであるトランジスタ２１は、トランジスタＴｒ１とトランジスタＴｒ２を内在するが、実質的に１つのトランジスタとして機能する。すなわち、図９（Ａ）において、トランジスタ２１のソースまたはドレインの一方は端子Ｓと電気的に接続され、ソースまたはドレインの他方は端子Ｄと電気的に接続され、ゲートは端子Ｇと電気的に接続されていると言える。
また、トランジスタ１１Ａおよびトランジスタ１１Ｂのそれぞれは、トリプルゲート型のトランジスタであってもよい。図９（Ｂ）に、トリプルゲート型のトランジスタ２２の回路記号例を示す。
トランジスタ２２は、トランジスタＴｒ１、トランジスタＴｒ２、およびトランジスタＴｒ３を直列に接続した構成を有する。図９（Ｂ）では、トランジスタＴｒ１のソースまたはドレインの一方が端子Ｓと電気的に接続され、トランジスタＴｒ１のソースまたはドレインの他方がトランジスタＴｒ２のソースまたはドレインの一方と電気的に接続され、トランジスタＴｒ２のソースまたはドレインの他方がトランジスタＴｒ３のソースまたはドレインの一方と電気的に接続され、トランジスタＴｒ３のソースまたはドレインの他方が端子Ｄと電気的に接続されている状態を示している。また、図９（Ｂ）では、トランジスタＴｒ１、トランジスタＴｒ２、およびトランジスタＴｒ３のゲートが電気的に接続され、かつ、端子Ｇと電気的に接続されている状態を示している。
図９（Ｂ）に示すトランジスタ２２は、端子Ｇの電位を変化させることで端子Ｓと端子Ｄ間を導通状態または非導通状態に切り替える機能を有する。よって、トリプルゲート型のトランジスタであるトランジスタ２２は、トランジスタＴｒ１、トランジスタＴｒ２、およびトランジスタＴｒ３を内在するが、実質的に１つのトランジスタとして機能する。すなわち、図９（Ｂ）において、トランジスタ２２のソースまたはドレインの一方は端子Ｓと電気的に接続され、ソースまたはドレインの他方は端子Ｄと電気的に接続され、ゲートは端子Ｇと電気的に接続されていると言える。
トランジスタ２１およびトランジスタ２２のように、複数のゲートを有し、かつ、複数のゲートが電気的に接続されているトランジスタを「マルチゲート型のトランジスタ」または「マルチゲートトランジスタ」と呼ぶ場合がある。
＜メモリセル１０の動作例＞
次に、メモリセル１０のデータ書き込み動作例と読み出し動作例について説明する。本実施の形態では、トランジスタ１１Ａおよびトランジスタ１１Ｂにｎチャネル型のトランジスタを用いるものとする。図１０はメモリセル１０の動作例を説明するためのタイミングチャートである。図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）、および図１２（Ｂ）は、メモリセル１０の動作例を説明するための回路図である。
また、図面などにおいて、配線および電極の電位を示すため、配線および電極に隣接してＨ電位を示す“Ｈ”、またはＬ電位を示す“Ｌ”を付記する場合がある。また、電位変化が生じた配線および電極には、“Ｈ”または“Ｌ”を囲み文字で付記する場合がある。また、トランジスタがオフ状態である場合、当該トランジスタに重ねて“×”記号を付記する場合がある。
はじめに、期間Ｔ０において、ワード線ＷＷＬ、ビット線ＷＢＬ、およびノードＦＮがＬ電位であり、ビット線ＲＢＬおよび選択線ＳＬがＨ電位であるものとする（図１０参照。）。
〔データ書き込み動作〕
期間Ｔ１において、ワード線ＷＷＬおよびビット線ＷＢＬにＨ電位を供給する（図１０および図１１（Ａ）参照。）。すると、トランジスタ１１Ａがオン状態になり、ノードＦＮに“１”を示すデータとして、Ｈ電位が書き込まれる。より正確には、ノードＦＮに、ノードＦＮの電位がＨ電位になる量の電荷が供給される。
トランジスタ１１Ｂのゲート、ソース、およびドレインは全てＨ電位であるため、トランジスタ１１Ｂはオフ状態である。
〔保持動作〕
期間Ｔ２において、ワード線ＷＷＬにＬ電位を供給する。すると、トランジスタ１１Ａがオフ状態になり、ノードＦＮに書き込まれたデータが保持される（図１０および図１１（Ｂ）参照。）。
前述したとおり、ＯＳトランジスタはオフ電流が極めて少ないトランジスタである。トランジスタ１１ＡにＯＳトランジスタを用いることで、ノードＦＮに書き込まれたデータを長期間保持することができる。そのため、ノードＦＮの電位をリフレッシュする必要がなくなり、メモリセル１０の消費電力を低減することができる。よって、記憶装置１００の消費電力を低減することができる。
加えて、ＯＳトランジスタは、Ｓｉトランジスタと比べてドレイン耐圧が高い。よって、トランジスタ１１ＡをＯＳトランジスタとすることにより、ノードＦＮに保持する電位の範囲を広げることができる。よって、ノードＦＮに保持する情報の数を増加させることができる。
〔読み出し動作〕
期間Ｔ３において、ビット線ＲＢＬにＨ電位をプリチャージする。すなわち、ビット線ＲＢＬをＨ電位のままフローティング状態にする（図１０および図１２（Ａ）参照。）。
次に、期間Ｔ４において、選択線ＳＬにＬ電位を供給する（図１０および図１２（Ｂ）参照。）。この時、ノードＦＮにＨ電位が保持されていると、トランジスタ１１Ｂがオン状態になり、ビット線ＲＢＬと選択線ＳＬが導通状態になる。よって、ビット線ＲＢＬの電位がＨ電位からＬ電位に変化する。
一方で、ノードＦＮに“０”を示すデータとしてＬ電位が書き込まれている場合は、選択線ＳＬにＬ電位を供給してもトランジスタ１１Ｂがオン状態にならない。よって、選択線ＳＬにＬ電位を供給した時のビット線ＲＢＬの電位変化を検出することで、メモリセル１０に書き込まれたデータを読み出すことができる。
ＯＳトランジスタを用いたメモリセル１０では、ＯＳトランジスタを介してノードＦＮに電荷を書き込む方式であるため、従来のフラッシュメモリで必要であった高電圧が不要であり、高速な書き込み動作も実現できる。また、フローティングゲートまたは電荷捕獲層への電荷注入および引き抜きも行われないため、ＯＳトランジスタを用いたメモリセル１０は実質的に無制限回のデータの書き込みおよび読み出しが可能である。ＯＳトランジスタを用いたメモリセル１０は、フラッシュメモリのように繰り返し書き換え動作でも電子捕獲中心の増加による不安定性が認められない。ＯＳトランジスタを用いたメモリセル１０は、従来のフラッシュメモリと比較して劣化が少なく高い信頼性が得られる。
ＯＳトランジスタを用いたメモリセル１０は、磁気メモリあるいは抵抗変化型メモリなどのように原子レベルでの構造変化を伴わない。よって、ＯＳトランジスタを用いたメモリセル１０は、磁気メモリおよび抵抗変化型メモリよりも書き換え耐性に優れている。
また、本発明の一態様の記憶装置１００では、メモリセル１０とＲＷ回路１２９が、Ｚ方向に延在する領域を有するビット線ＷＢＬおよびビット線ＲＢＬを介して電気的に接続される。よって、ビット線ＷＢＬおよびビット線ＲＢＬの引き回し距離が短く、配線抵抗および寄生容量が小さい。
＜ＲＷ回路１２９の構成例＞
列ドライバ１２４には、列ごとに、図１３に示すＲＷ回路１２９が設けられている。図１３は、ＲＷ回路１２９の構成例を示す回路図である。
ＲＷ回路１２９は、トランジスタＭ２１乃至トランジスタＭ２６、センスアンプ回路３１、ＡＮＤ回路３２、アナログスイッチ３３、およびアナログスイッチ３４を有する。ＲＷ回路１２９は、信号ＳＥＮ、信号ＳＥＰ、信号ＰＲＥ、信号ＲＳＥＬ、信号ＷＳＥＬ、信号ＧＲＳＥＬ、信号ＧＷＳＥＬに従い、動作する。
列ドライバ１２４からＲＷ回路１２９に供給されたデータＤＩＮは、ノードＮＷと電気的に接続されたビット線ＷＢＬを介してメモリセル１０に書き込まれる。また、ノードＮＲと電気的に接続されたビット線ＲＢＬを介してメモリセル１０から読み出されたデータは、ＲＷ回路１２９からデータＤＯＵＴとして列ドライバ１２４に出力される。
なお、データＤＩＮおよびデータＤＯＵＴは内部信号であり、それぞれ、データ信号ＷＤＡおよびデータ信号ＲＤＡに対応する。
〔プリチャージ回路〕
トランジスタＭ２１は、プリチャージ回路として機能する。トランジスタＭ２１によって、ビット線ＲＢＬは、電位ＶＤＤにプリチャージされる。信号ＰＲＥはプリチャージ信号であり、信号ＰＲＥによって、トランジスタＭ２１の導通状態が制御される。
〔センスアンプ回路〕
センスアンプ回路３１は、読み出し動作時には、ビット線ＲＢＬに入力されたデータのハイレベルまたはローレベルを判定する。また、センスアンプ回路３１は、書き込み動作時には、入力されたデータＤＩＮを一時的に保持するラッチ回路として機能する。
図１３に示すセンスアンプ回路３１は、ラッチ型センスアンプである。センスアンプ回路３１は、２個のインバータ回路を有し、一方のインバータ回路の入力ノードが他方のインバータ回路の出力ノードと接続される。一方のインバータ回路の入力ノードをノードＮＳ、出力ノードをノードＮＳＢとすると、ノードＮＳおよびノードＮＳＢにおいて相補データが保持される。
信号ＳＥＮおよび信号ＳＥＰは、センスアンプ回路３１を活性化するためのセンスアンプイネーブル信号であり、レファレンス電位Ｖｒｅｆは、読み出し判定電位である。センスアンプ回路３１は、レファレンス電位Ｖｒｅｆを基準に、活性化された時点のノードＮＳＢの電位が、ハイレベルであるか、ローレベルであるかを判定する。
ＡＮＤ回路３２は、ノードＮＳと、ビット線ＷＢＬとの導通状態を制御する。また、アナログスイッチ３３は、ノードＮＳＢと、ビット線ＲＢＬとの導通状態を制御し、アナログスイッチ３４は、ノードＮＳと、レファレンス電位Ｖｒｅｆを供給する配線との導通状態を制御する。
信号ＷＳＥＬは、書き込み選択信号であり、ＡＮＤ回路３２を制御する。信号ＲＳＥＬは、読み出し選択信号であり、アナログスイッチ３３およびアナログスイッチ３４を制御する。
〔出力ＭＵＸ回路〕
トランジスタＭ２２およびトランジスタＭ２３は、出力ＭＵＸ（マルチプレクサ）回路を構成する。信号ＧＲＳＥＬは、グローバル読み出し選択信号であり、出力ＭＵＸ回路を制御する。
出力ＭＵＸ回路は、センスアンプ回路３１から読み出したデータＤＯＵＴを出力する機能を有する。
〔書き込みドライバ回路〕
トランジスタＭ２４乃至トランジスタＭ２６は、書き込みドライバ回路を構成する。信号ＧＷＳＥＬは、グローバル書き込み選択信号であり、書き込みドライバ回路を制御する。書き込みドライバ回路は、入力されたデータＤＩＮをセンスアンプ回路３１に書き込む機能を有する。
書き込みドライバ回路は、データＤＩＮを書き込む列を選択する機能を有する。書き込みドライバ回路は、信号ＧＷＳＥＬに従い、バイト単位、ハーフワード単位、または、１ワード単位のデータ書き込みを行う。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、記憶装置１００の変形例について説明する。記憶装置１００の変形例として、図１４（Ａ）に、記憶装置１００Ａを示す。本実施の形態では、記憶装置１００Ａの記憶装置１００とは異なる点について説明する。本実施の形態で説明が無い事柄については、他の実施の形態などを参酌すればよい。
＜記憶装置１００Ａ＞
記憶装置１００Ａは、駆動回路層１１０上にＭ個の記憶ブロック１３０が積層された構成を有する。図１４（Ａ）などでは、１個目の記憶ブロック１３０を記憶ブロック１３０＿１と示し、Ｍ個目（Ｍは２以上の自然数）の記憶ブロック１３０を記憶ブロック１３０＿Ｍと示している。また、ｔ個目（ｔは１以上Ｍ以下の自然数）の記憶ブロック１３０を記憶ブロック１３０＿ｔと示している。
一つの記憶ブロック１３０（例えば、記憶ブロック１３０＿ｔ）は、ＲＷアレイ１２７を含む機能層１６０と、Ｒ層（Ｒは１以上の自然数）の記憶層１２０を有する。機能層１６０は、例えばＯＳトランジスタで構成することができる。図１４（Ａ）などでは、記憶ブロック１３０＿１に含まれる機能層１６０を機能層１６０＿１と示し、Ｍ個目の記憶ブロック１３０に含まれる機能層１６０を機能層１６０＿Ｍと示している。また、ｔ個目の記憶ブロック１３０に含まれる機能層１６０を機能層１６０＿ｔと示している。
図１４（Ｂ）に、記憶ブロック１３０＿ｔの構成例を示す。図１４（Ｂ）に示す記憶ブロック１３０＿ｔは、機能層１６０上にＲ層の記憶層１２０が積層している。Ｒ層の記憶層１２０に含まれるメモリセル１０は、Ｒ層の記憶層１２０に含まれるビット線ＷＢＬおよびビット線ＲＢＬを介して、機能層１６０＿ｔに含まれるＲＷアレイ１２７と電気的に接続される。
Ｎ層の記憶層１２０を複数のブロックに分け、ブロック毎にＲＷアレイ１２７を設けることで、ビット線ＷＢＬおよびビット線ＲＢＬを短くすることができる。ビット線ＷＢＬおよびビット線ＲＢＬを短くすることで、メモリセル１０からＲＷアレイ１２７までの信号伝搬距離が短くなるため、記憶装置の動作速度を高めることができる。また、ビット線ＷＢＬおよびビット線ＲＢＬに付帯する寄生容量が低減されるため、消費電力が低減できる。また、１つのメモリセルで複数ビットの記憶を行う多値記憶の実現を容易とすることができる。なお、ＲＷアレイ１２７は、メモリセル１０に保持されているデータの読み出し、またはメモリセル１０へデータを書き込む機能を有する。なお、機能層１６０が含む回路はＲＷアレイ１２７に限定されず、様々な機能を有する回路などを設けても良い。よって、ＲＷアレイ１２７を、機能回路と呼称する場合がある。
記憶ブロック１３０＿ｔに含まれる記憶層１２０の数を示すＲは、記憶ブロック１３０の総数を示すＭの約数であることが好ましい。
また、図１４（Ｃ）に示すように、機能層１６０の上層および下層に、記憶層１２０を設けてもよい。図１４（Ｃ）では、機能層１６０の上層および下層にそれぞれ２層の記憶層１２０を設ける例を示している。複数の記憶層１２０で機能層１６０を挟むように配置することで、信号伝搬距離をさらに短くすることができる。なお、機能層１６０の上層に積層される記憶層１２０と、機能層１６０の下層に積層される記憶層１２０は、それぞれ１層以上であればよい。よって、図１４（Ｃ）のような、それぞれ２層に限定されるものではない。
機能層１６０の上層に積層される記憶層１２０の数と、機能層１６０の下層に積層される記憶層１２０の数は等しいことが好ましい。よって、図１４（Ｃ）に示す記憶ブロック１３０＿ｔでは、記憶層１２０の合計数を示すＲが偶数であることが好ましい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、記憶装置１００の変形例について説明する。記憶装置１００の変形例として、図１５（Ａ）に、記憶装置１００Ｂを示す。本実施の形態では、記憶装置１００Ｂの記憶装置１００とは異なる点について説明する。本実施の形態で説明が無い事柄については、他の実施の形態などを参酌すればよい。
＜記憶装置１００Ｂ＞
記憶装置１００Ｂは、記憶装置１００の駆動回路層１１０に替えて駆動回路層１１０Ａを有する。図１５（Ｂ）は駆動回路層１１０Ａの構成例を説明するブロック図である。駆動回路層１１０Ａは、駆動回路層１１０のＲＷアレイ１２７に替えてＲＷアレイ１２７Ａを有する。駆動回路層１１０ＡのＲＷアレイ１２７Ａ以外の構成は、駆動回路層１１０と同様であるため、本実施の形態での詳細な説明は省略する。
ＲＷアレイ１２７Ａは、１行のメモリセル１０に対して１つのＲＷ回路１２９を有する。図１５（Ｂ）などでは、１行目のＲＷ回路１２９をＲＷ回路１２９［１］と示し、ｉ行目のＲＷ回路１２９をＲＷ回路１２９［ｉ］と示している。また、Ｐ行目のＲＷ回路１２９をＲＷ回路１２９［Ｐ］と示している。
図１６は、Ｎ層ある記憶層１２０の一部と、駆動回路層１１０Ａの一部を示す斜視図である。また、図１７は、ｉ行目のＲＷ回路１２９（ＲＷ回路１２９［ｉ］）と、ｉ行目のビット線ＷＢＬ（ビット線ＷＢＬ［ｉ，１］乃至ビット線ＷＢＬ［ｉ，Ｒ］）と、ｉ行目のビット線ＲＢＬ（ビット線ＲＢＬ［ｉ，１］乃至ビット線ＲＢＬ［ｉ，Ｑ］）の接続例を示す図である。
ＲＷ回路１２９［ｉ］は、ビット線ＷＢＬ［ｉ，１］乃至ビット線ＷＢＬ［ｉ，Ｒ］およびビット線ＲＢＬ［ｉ，１］乃至ビット線ＲＢＬ［ｉ，Ｑ］と電気的に接続される。
ＲＷアレイ１２７Ａの構成とすることで、ＲＷ回路１２９をＰ行Ｑ列のマトリクス状に設ける場合よりも、ＲＷ回路１２９の設計自由度を高めることができる。また、ＲＷアレイ１２７Ａの占有面積が低減できるため、駆動回路層１１０Ａに含まれる全ての回路の設計自由度を高めることができる。
＜記憶装置１００Ｃ＞
上記の記憶装置１００Ｂでは、１行に含まれる全てのビット線が１つのＲＷ回路１２９に接続されるため、当該ＲＷ回路１２９に加わる配線容量などの負荷が大きくなりやすい。特に記憶装置の記憶容量が増加して１行に含まれるビット線の本数が増えると、その影響が大きくなり、データの読み書き速度や精度などか低下しやすくなる。
そこで、メモリセル１０とＲＷ回路１２９の間に選択回路１５３を設けることで、読み書き動作時にＲＷ回路１２９と電気的に接続するビット線ＷＢＬおよびビット線ＲＢＬの数を減らし、ＲＷ回路１２９に加わる負荷を低減する。
図１８（Ａ）に、記憶装置１００Ｃを示す。記憶装置１００Ｃは記憶装置１００Ｂの変形例である。よって、説明の繰り返しを低減するため、記憶装置１００Ｃの記憶装置１００Ｂと異なる点について説明する。
記憶装置１００Ｃは、記憶層１２０と駆動回路層１１０Ａの間に機能層１５０を有する。図１８（Ｂ）は、機能層１５０の構成例を説明するブロック図である。機能層１５０は、制御回路１５１および選択回路群１５２を有する。
選択回路群１５２は、１行のメモリセル１０に対して１つの選択回路１５３を有する。図１８（Ｂ）などでは、１行目の選択回路１５３を選択回路１５３［１］と示し、ｉ行目の選択回路１５３を選択回路１５３［ｉ］と示している。また、Ｐ行目の選択回路１５３を選択回路１５３［Ｐ］と示している。
図１９は、記憶層１２０の一部、機能層１５０の一部、および駆動回路層１１０Ａの一部を示す斜視図である。また、図２０は、ｉ行目のＲＷ回路１２９（ＲＷ回路１２９［ｉ］）、ｉ行目の選択回路１５３（選択回路１５３［ｉ］）、ｉ行目のビット線ＷＢＬ（図２０では、ビット線ＷＢＬ［ｉ，１］乃至ビット線ＷＢＬ［ｉ，６］）、およびｉ行目のビット線ＲＢＬ（図２０では、ビット線ＲＢＬ［ｉ，１］乃至ビット線ＲＢＬ［ｉ，１２］）の接続例を示す図である。
ｉ行目のビット線ＷＢＬおよびｉ行目のビット線ＲＢＬは、選択回路１５３［ｉ］と電気的に接続される。選択回路１５３［ｉ］は、配線１５４Ｗ［ｉ］および配線１５４Ｒ［ｉ］を介してＲＷ回路１２９［ｉ］と電気的に接続される。配線１５４Ｗ［ｉ］はＲＷ回路１２９［ｉ］のノードＮＷと電気的に接続される。配線１５４Ｒ［ｉ］はＲＷ回路１２９［ｉ］のノードＮＲと電気的に接続される（図１９参照。）。
選択回路１５３は、Ｇ個（Ｇは２以上の自然数）のスイッチ群１５５を有する。本実施の形態などでは、１つ目のスイッチ群１５５をスイッチ群１５５［１］と示す。図２０では、２つ目のスイッチ群１５５であるスイッチ群１５５［２］と、３つ目のスイッチ群１５５であるスイッチ群１５５［３］を示している。
図２１を用いて、より詳細に選択回路１５３［ｉ］の構成例を説明する。前述したとおり、選択回路１５３［ｉ］は、複数のスイッチ群１５５を有する。図２１では、２つのスイッチ群１５５（スイッチ群１５５［１］およびスイッチ群１５５［２］）を示している。１つのスイッチ群１５５は、複数のスイッチ１５６を有する。図２１では、スイッチ群１５５［１］中にスイッチ１５６［１１］乃至スイッチ１５６［１９］を有する例を示している。同様に、スイッチ群１５５［２］中にスイッチ１５６［２１］乃至スイッチ１５６［２９］を有する例を示している。
スイッチ１５６［１１］はビット線ＷＢＬ［ｉ，１］と配線１５４Ｗ［ｉ］の間に設けられている。スイッチ１５６［１２］はビット線ＲＢＬ［ｉ，１］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［１３］はビット線ＲＢＬ［ｉ，２］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［１４］はビット線ＷＢＬ［ｉ，２］と配線１５４Ｗ［ｉ］の間に設けられている。スイッチ１５６［１５］はビット線ＲＢＬ［ｉ，３］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［１６］はビット線ＲＢＬ［ｉ，４］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［１７］はビット線ＷＢＬ［ｉ，３］と配線１５４Ｗ［ｉ］の間に設けられている。スイッチ１５６［１８］はビット線ＲＢＬ［ｉ，５］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［１９］はビット線ＲＢＬ［ｉ，６］と配線１５４Ｒ［ｉ］の間に設けられている。
制御回路１５１は、周辺回路１１５と電気的に接続される。また、制御回路１５１は、配線１５７［１］を介してスイッチ群１５５［１］の動作を制御する機能を有する。言い換えると、スイッチ１５６［１１］乃至スイッチ１５６［１９］は、配線１５７［１］を介して制御回路１５１から供給される信号によって、導通状態（オン状態）と非導通状態（オフ状態）が制御される。
配線１５７［１］を介して制御回路１５１からスイッチ１５６［１１］乃至スイッチ１５６［１９］を導通状態にする信号が供給されると、ビット線ＷＢＬ［ｉ，１］乃至ビット線ＷＢＬ［ｉ，３］と、配線１５４Ｗ［ｉ］が導通状態になる。また、ビット線ＲＢＬ［ｉ，１］乃至ビット線ＲＢＬ［ｉ，６］と、配線１５４Ｒ［ｉ］が導通状態になる。
スイッチ１５６［２１］はビット線ＷＢＬ［ｉ，４］と配線１５４Ｗ［ｉ］の間に設けられている。スイッチ１５６［２２］はビット線ＲＢＬ［ｉ，７］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［２３］はビット線ＲＢＬ［ｉ，８］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［２４］はビット線ＷＢＬ［ｉ，５］と配線１５４Ｗ［ｉ］の間に設けられている。スイッチ１５６［２５］はビット線ＲＢＬ［ｉ，９］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［２６］はビット線ＲＢＬ［ｉ，１０］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［２７］はビット線ＷＢＬ［ｉ，６］と配線１５４Ｗ［ｉ］の間に設けられている。スイッチ１５６［２８］はビット線ＲＢＬ［ｉ，１１］と配線１５４Ｒ［ｉ］の間に設けられている。スイッチ１５６［２９］はビット線ＲＢＬ［ｉ，１２］と配線１５４Ｒ［ｉ］の間に設けられている。
制御回路１５１は、配線１５７［２］を介してスイッチ群１５５［２］の動作を制御する機能を有する。言い換えると、スイッチ１５６［２１］乃至スイッチ１５６［２９］は、配線１５７［２］を介して制御回路１５１から供給される信号によって、導通状態と非導通状態が制御される。
配線１５７［２］を介して制御回路１５１からスイッチ１５６［２１］乃至スイッチ１５６［２９］を導通状態にする信号が供給されると、ビット線ＷＢＬ［ｉ，４］乃至ビット線ＷＢＬ［ｉ，６］と、配線１５４Ｗ［ｉ］が導通状態になる。また、ビット線ＲＢＬ［ｉ，７］乃至ビット線ＲＢＬ［ｉ，１２］と、配線１５４Ｒ［ｉ］が導通状態になる。
また、配線１５７［３］は、スイッチ群１５５［３］（図示せず。）に含まれる複数のスイッチ１５６に制御信号を伝える機能を有する。
制御回路１５１は、使用するビット線に応じて、オン状態にするスイッチ群１５５を選択する。例えば、ビット線ＲＢＬ［ｉ，７］に接続するメモリセル１０に対してデータの読み書き動作を行う場合は、制御回路１５１はスイッチ群１５５［２］をオン状態にして、その他のスイッチ群１５５をオフ状態にする。
オン状態にするスイッチ群１５５を選択することで、読み書き動作時にＲＷ回路１２９と電気的に接続するビット線ＷＢＬおよびビット線ＲＢＬの数を減らすことができる。よって、ＲＷ回路１２９に加わる配線容量などの負荷を低減できる。
本実施の形態では、１つのスイッチ群１５５に３つのビット線ＷＢＬおよび６つのビット線ＲＢＬが接続する構成を示しているが、１つのスイッチ群１５５に接続するビット線ＷＢＬおよびビット線ＲＢＬの数はこれに限定されない。また、ビット線ＷＢＬまたはビット線ＲＢＬの一方をスイッチ群１５５と電気的に接続し、他方をＲＷ回路１２９と電気的に接続してもよい。
また、スイッチ群１５５の数Ｇは、１行中に含まれるビット線ＷＢＬの数Ｒの約数であることが好ましい。または、スイッチ群１５５の数Ｇは、１行中に含まれるビット線ＲＢＬの数Ｑの約数であることが好ましい。
スイッチ１５６として、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子やトランジスタなどのスイッチング素子を用いることができる。スイッチ１５６としてトランジスタを用いる場合は、ＯＳトランジスタを用いることが好ましい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
以下では、上記実施の形態に係る記憶装置の一例について、図２２乃至図２７を用いて説明する。まず、当該記憶装置を構成するメモリセルの構成例について説明する。
＜メモリセルの構成例＞
図２２（Ａ）および図２２（Ｂ）に、本発明の一態様に係る記憶装置を構成するメモリセル８６０の構造を示す。図２２（Ａ）は、メモリセル８６０とその周辺の上面図である。また、図２２（Ｂ）は、メモリセル８６０の断面図であり、図２２（Ｂ）は、図２２（Ａ）にＡ１－Ａ２の一点鎖線で示す部位に対応する。図２２（Ｂ）において、トランジスタ６００のチャネル長方向の断面と、トランジスタ７００のチャネル幅方向の断面を示す。なお、図２２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。なお、図２２（Ａ）に示す、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。ここで、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直であることが好ましい。
本実施の形態に示す、メモリセル８６０は、トランジスタ６００、トランジスタ７００、および容量６５５を有する。メモリセル８６０は、先の実施の形態に示すメモリセル１０と対応しており、トランジスタ６００、トランジスタ７００、および容量６５５は、それぞれ、先の実施の形態に示す、トランジスタ１１Ａ、トランジスタ１１Ｂ、容量１２と対応する。よって、トランジスタ６００のソースおよびドレインの一方と、トランジスタ７００のゲートと、容量６５５の電極の一方は電気的に接続されている。
図２２（Ａ）、（Ｂ）に示すように、メモリセル８６０では、絶縁体６１４上にトランジスタ６００およびトランジスタ７００が配置され、また、トランジスタ６００およびトランジスタ７００の一部の上に絶縁体６８０が配置され、トランジスタ６００、トランジスタ７００および絶縁体６８０の上に絶縁体６８２が配置され、絶縁体６８２の上に絶縁体６８５が配置され、絶縁体６８５の上に容量６５５が配置され、容量６５５の上に絶縁体６８８が配置される。絶縁体６１４、絶縁体６８０、絶縁体６８２、絶縁体６８５、および絶縁体６８８は、層間膜として機能する。
ここで、トランジスタ６００は、絶縁体６１４上の絶縁体６１６と、絶縁体６１６に埋め込まれるように配置された導電体６０５（導電体６０５ａ、および導電体６０５ｂ）と、絶縁体６１６上、および導電体６０５上の絶縁体６２２と、絶縁体６２２上の絶縁体６２４と、絶縁体６２４上の酸化物６３０ａと、酸化物６３０ａ上の酸化物６３０ｂと、酸化物６３０ｂ上の酸化物６４３ａおよび酸化物６４３ｂと、酸化物６４３ａ上の導電体６４２ａと、酸化物６４３ｂ上の導電体６４２ｂと、絶縁体６２４の一部、酸化物６３０ａの側面、酸化物６３０ｂの側面、酸化物６４３ａの側面、導電体６４２ａの側面、導電体６４２ａの上面、酸化物６４３ｂの側面、導電体６４２ｂの側面、および導電体６４２ｂの上面とそれぞれ接する絶縁体６７２と、絶縁体６７２上の絶縁体６７３と、酸化物６３０ｂ上の酸化物６３０ｃと、酸化物６３０ｃ上の絶縁体６５０と、絶縁体６５０上に位置し、酸化物６３０ｃと重なる導電体６６０（導電体６６０ａ、および導電体６６０ｂ）と、を有する。また、酸化物６３０ｃは、酸化物６４３ａの側面、酸化物６４３ｂの側面、導電体６４２ａの側面および導電体６４２ｂの側面とそれぞれ接する。ここで、図２２（Ｂ）に示すように、導電体６６０の上面は、絶縁体６５０の上面、酸化物６３０ｃの上面、および絶縁体６８０の上面と略一致して配置される。また、絶縁体６８２は、導電体６６０、絶縁体６５０、酸化物６３０ｃ、および絶縁体６８０のそれぞれの上面と接する。
なお、以下において、酸化物６３０ａ、酸化物６３０ｂ、および酸化物６３０ｃをまとめて酸化物６３０と呼ぶ場合がある。また、酸化物６４３ａと酸化物６４３ｂをまとめて酸化物６４３と呼ぶ場合がある。また、導電体６４２ａと導電体６４２ｂをまとめて導電体６４２と呼ぶ場合がある。
トランジスタ６００において、導電体６６０は、ゲートとして機能し、導電体６４２ａおよび導電体６４２ｂは、それぞれソースまたはドレインとして機能する。また、導電体６０５は、バックゲートとして機能する。トランジスタ６００は、ゲートとして機能する導電体６６０が、絶縁体６８０などに形成される開口を埋めるように自己整合的に形成される。このように、本実施の形態に係る記憶装置では、位置合わせをせずに、導電体６６０を導電体６４２ａと導電体６４２ｂの間の領域に確実に配置することができる。
また、トランジスタ７００は、絶縁体６１４上の絶縁体６１６と、絶縁体６１６に埋め込まれるように配置された導電体７０５（導電体７０５ａ、および導電体７０５ｂ）と、絶縁体６１６上、および導電体７０５上の絶縁体６２２と、絶縁体６２２上の絶縁体６２４と、絶縁体６２４上の酸化物７３０ａと、酸化物７３０ａ上の酸化物７３０ｂと、酸化物７３０ｂ上の酸化物７４３ａおよび酸化物７４３ｂと、酸化物７４３ａ上の導電体７４２ａと、酸化物７４３ｂ上の導電体７４２ｂと、絶縁体６２４の一部、酸化物７３０ａの側面、酸化物７３０ｂの側面、酸化物７４３ａの側面、導電体７４２ａの側面、導電体７４２ａの上面、酸化物７４３ｂの側面、導電体７４２ｂの側面、および導電体７４２ｂの上面とそれぞれ接する絶縁体６７２と、絶縁体６７２上の絶縁体６７３と、酸化物７３０ｂ上の酸化物７３０ｃと、酸化物７３０ｃ上の絶縁体７５０と、絶縁体７５０上に位置し、酸化物７３０ｃと重なる導電体７６０（導電体７６０ａ、および導電体７６０ｂ）と、を有する。また、酸化物７３０ｃは、酸化物７４３ａの側面、酸化物７４３ｂの側面、導電体７４２ａの側面および導電体７４２ｂの側面とそれぞれ接する。ここで、図２２（Ｂ）に示すように、導電体７６０の上面は、絶縁体７５０の上面、酸化物７３０ｃの上面、および絶縁体６８０の上面と略一致して配置される。また、絶縁体６８２は、導電体７６０、絶縁体７５０、酸化物７３０ｃ、および絶縁体６８０のそれぞれの上面と接する。
また、以下において、酸化物７３０ａ、酸化物７３０ｂ、および酸化物７３０ｃをまとめて酸化物７３０と呼ぶ場合がある。また、酸化物７４３ａと酸化物７４３ｂをまとめて酸化物７４３と呼ぶ場合がある。また、導電体７４２ａと導電体７４２ｂをまとめて導電体７４２と呼ぶ場合がある。
トランジスタ７００において、導電体７６０は、ゲートとして機能し、導電体７４２ａおよび導電体７４２ｂは、それぞれソースまたはドレインとして機能する。また、導電体７０５は、バックゲートとして機能する。トランジスタ７００は、ゲートとして機能する導電体７６０が、絶縁体６８０などに形成される開口を埋めるように自己整合的に形成される。このように、本実施の形態に係る記憶装置では、位置合わせをせずに、導電体７６０を導電体７４２ａと導電体７４２ｂの間の領域に確実に配置することができる。
ここで、トランジスタ７００は、トランジスタ６００と同じ層に形成され、同様の構成を有する。よって、トランジスタ７００のチャネル長方向の断面は図示されていないが、図２２（Ｂ）に示すトランジスタ６００のチャネル長方向の断面と同様の構造を有する。つまり、断面図において図示されていない、酸化物７４３と導電体７４２も、図２２（Ｂ）に示す、酸化物６４３と導電体６４２と同様の構造を有する。なお、トランジスタ６００のチャネル幅方向の断面は図示されていないが、図２２（Ｂ）に示すトランジスタ７００のチャネル幅方向の断面と同様の構造を有する。
よって、酸化物７３０は、酸化物６３０と同様の構成を有し、酸化物６３０の記載を参酌することができる。導電体７０５は、導電体６０５と同様の構成を有し、導電体６０５の記載を参酌することができる。酸化物７４３は、酸化物６４３と同様の構成を有し、酸化物６４３の記載を参酌することができる。導電体７４２は、導電体６４２と同様の構成を有し、導電体６４２の記載を参酌することができる。絶縁体７５０は、絶縁体６５０と同様の構成を有し、絶縁体６５０の記載を参酌することができる。導電体７６０は、導電体６６０と同様の構成を有し、導電体６６０の記載を参酌することができる。以下において、特段の記載がない限り、上記のようにトランジスタ７００の構成は、トランジスタ６００の構成の記載を参酌することができる。
ここで、トランジスタ６００およびトランジスタ７００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む酸化物６３０および酸化物７３０に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
例えば、酸化物半導体として機能する金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。エネルギーギャップの大きい金属酸化物を用いることで、トランジスタ６００の非導通状態におけるリーク電流（オフ電流）を極めて小さくすることができる。
酸化物半導体として、例えば、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物半導体として、Ｉｎ－Ｍ酸化物、Ｉｎ－Ｚｎ酸化物、またはＭ－Ｚｎ酸化物を用いてもよい。
チャネル形成領域に酸化物半導体を用いたトランジスタ６００およびトランジスタ７００は、オフ電流が極めて小さいため、消費電力の少ない半導体装置を提供できる。また、トランジスタ６００およびトランジスタ７００は、高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。よって、高温環境下においても動作が安定し、信頼性の良好な記憶装置を実現できる。
トランジスタ６００のオフ電流が極めて小さいので、容量６５５の容量値を小さく設定することができる。これにより、メモリセル８６０の占有面積を小さくし、記憶装置の集積化を図ることができる。
図２２（Ａ）に示すように、導電体７４２ａ、導電体６６０、導電体６０５、および導電体７０５は、Ｙ方向に延在していることが好ましい。このような構造にすることで、導電体７４２ａは、先の実施の形態に示す選択線ＳＬとして機能する。また、導電体６６０は、先の実施の形態に示すワード線ＷＷＬとして機能する。また、導電体６０５は、先の実施の形態に示す配線ＢＧＬ１として機能する。また、導電体７０５は、先の実施の形態に示す配線ＢＧＬ２として機能する。
容量６５５は、絶縁体６８５上の導電体６４６ａと、導電体６４６ａを覆う絶縁体６８６と、導電体６５６の少なくとも一部と重畳して絶縁体６８６上に配置される導電体６５６と、を有する。ここで、導電体６４６ａは、容量６５５の一方の電極として機能し、導電体６４６ｂは、容量６５５の他方の電極として機能する。また、絶縁体６８６は容量６５５の誘電体として機能する。
また、導電体６５６は、Ｙ方向に延在させて、先の実施の形態に示す容量線ＣＬとして機能させることが好ましい。
また、絶縁体６２２、絶縁体６２４、絶縁体６７２、絶縁体６７３、絶縁体６８０、絶縁体６８２、および絶縁体６８５に開口が形成されており、プラグとして機能する導電体６４０（導電体６４０ａ、導電体６４０ｂ、導電体６４０ｃ、および導電体６４０ｄ）が当該開口に埋め込まれるように設けられる。また、絶縁体６８５と導電体６４０の上面が揃うように設けられる。
導電体６４０ａは、下面が導電体６４２ａに接し、上面が導電体６４６ａに接する。導電体６４０ｃは、下面が導電体７６０に接し、上面が導電体６４６ａに接する。このようにして、トランジスタ６００のソースおよびドレインの一方と、トランジスタ７００のゲートと、容量６５５の電極の一方は電気的に接続される。
導電体６４０ｂは、導電体６４２ｂの側面に接して設けられる。導電体６４０ｂの下方に導電体６１５および導電体６０７が設けられ、導電体６４０ｂの上方に導電体６４６ｂおよび導電体６５７が設けられる。導電体６０７は絶縁体６１４に形成された開口に設けられる。ここで、導電体６１５は導電体６０５と同じ層に形成され、同様の構成を有する。また、導電体６４６ｂは導電体６４６ａと同じ層に形成され、同様の構成を有する。また、導電体６５７は絶縁体６８６および絶縁体６８８に形成された開口に設けられる。
導電体６４０ｂは、導電体６０７および導電体６１５によって、下層のメモリセル８６０の導電体６４０ｂと電気的に接続される。また、導電体６４０ｂは、導電体６４６ｂおよび導電体６５７によって、上層のメモリセル８６０の導電体６４０ｂと電気的に接続される。このように、導電体６０７、導電体６１５、導電体６４０ｂ、導電体６４６ｂ、および導電体６５７はＺ方向に延在しており、先の実施の形態に示すビット線ＷＢＬとして機能する。
また、断面図に図示していないが、導電体６４０ｄは、導電体７４２ｂの側面に接して設けられる。また、導電体６４０ｄの下方に導電体７１５が設けられている。導電体６４０ｄは、上層および下層の導電体６４０ｄと電気的に接続される。このように、導電体７１５および導電体６４０ｄ等はＺ方向に延在しており、先の実施の形態に示すビット線ＲＢＬとして機能する。
図２２（Ｂ）に示すように、トランジスタ６００とトランジスタ７００を同じ層に形成することで、トランジスタ６００とトランジスタ７００と同じ工程で形成することができる。よって、記憶装置製造の工程を短縮し、生産性を向上させることができる。
なお、メモリセル８６０において、トランジスタ６００のチャネル長方向とトランジスタ７００のチャネル長方向が平行になるように、トランジスタ６００、トランジスタ７００および容量６５５を設けているが、本実施の形態に示す記憶装置はこれに限られるものではない。図２２等に示すメモリセル８６０は、記憶装置の構成の一例であり、回路構成や駆動方法に応じて、適切な構造のトランジスタまたは容量素子などを、適宜配置すればよい。
［メモリセルの詳細な構成］
以下では、本発明の一態様に係るメモリセル８６０の詳細な構成について説明する。以下において、トランジスタ７００の構成要素は、トランジスタ６００の構成要素の記載を参酌できるものとする。
図２２に示すように、酸化物６３０は、絶縁体６２４上の酸化物６３０ａと、酸化物６３０ａ上の酸化物６３０ｂと、酸化物６３０ｂ上に配置され、少なくとも一部が酸化物６３０ｂの上面に接する酸化物６３０ｃと、を有することが好ましい。ここで、酸化物６３０ｃの側面は、酸化物６４３ａ、酸化物６４３ｂ、導電体６４２ａ、導電体６４２ｂ、絶縁体６７２、絶縁体６７３、および絶縁体６８０に接して設けられていることが好ましい。
つまり、酸化物６３０は、酸化物６３０ａと、酸化物６３０ａ上の酸化物６３０ｂと、酸化物６３０ｂ上の酸化物６３０ｃと、を有する。酸化物６３０ｂ下に酸化物６３０ａを有することで、酸化物６３０ａよりも下方に形成された構造物から、酸化物６３０ｂへの不純物の拡散を抑制することができる。また、酸化物６３０ｂ上に酸化物６３０ｃを有することで、酸化物６３０ｃよりも上方に形成された構造物から、酸化物６３０ｂへの不純物の拡散を抑制することができる。
なお、トランジスタ６００では、チャネル形成領域と、その近傍において、酸化物６３０ａ、酸化物６３０ｂ、および酸化物６３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物６３０ｂの単層、酸化物６３０ｂと酸化物６３０ａの２層構造、酸化物６３０ｂと酸化物６３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。例えば、酸化物６３０ｃを２層構造にして、４層の積層構造を設ける構成にしてもよい。
また、酸化物６３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物６３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物６３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物６３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物６３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物６３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物６３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物６３０ｃは、酸化物６３０ａまたは酸化物６３０ｂに用いることができる金属酸化物を、用いることができる。なお、酸化物６３０ｃに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物６３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きくなってもよい。
具体的には、酸化物６３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、または１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。
また、酸化物６３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、または１：１：１［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物６３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、またはＩｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成の金属酸化物を用いてもよい。また、酸化物６３０ｂとして、Ｉｎ－Ｚｎ酸化物（例えば、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝５：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｚｎ＝１０：１［原子数比］もしくはその近傍の組成）を用いてもよい。また、酸化物６３０ｂとして、Ｉｎ酸化物を用いても良い。
また、酸化物６３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比もしくはその近傍の組成］、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、またはＧａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物６３０ｃに、酸化物６３０ｂに用いることのできる材料を適用し、単層または積層で設けてもよい。例えば、酸化物６３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、酸化ガリウムと、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造などが挙げられる。
また、酸化物６３０ｂ、６３０ｃとして、膜中のインジウムの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため、好適である。また、上述した近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
また、トランジスタに求められる動作周波数などに応じて、金属酸化物に含まれる元素の組成を変えてもよい。例えば、メモリセルに含まれるトランジスタでは、金属酸化物をＩｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成とし、駆動回路層１１０に含まれるトランジスタでは、金属酸化物をＩｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成としてもよい。なお、駆動回路層１１０に含まれるトランジスタでは、金属酸化物をＩｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはこれらの近傍の組成、またはＩｎ：Ｚｎ＝２：１［原子数比］もしくはこれらの近傍の組成としてもよい。
また、酸化物６３０ｂは、結晶性を有していてもよい。例えば、後述するＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物６３０ｂからの酸素の引き抜きを抑制することができる。また、加熱処理を行っても、酸化物６３０ｂから酸素が、引き抜かれることを低減できるので、トランジスタ６００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
また、酸化物６３０ｃは、絶縁体６８０を含む層間膜に設けた開口内に設けられることが好ましい。従って、絶縁体６５０、および導電体６６０は、酸化物６３０ｃを介して、酸化物６３０ｂ、および酸化物６３０ａの積層構造と重畳する領域を有する。当該構造とすることで、酸化物６３０ｃと絶縁体６５０とを連続成膜により、形成することが可能となるため、酸化物６３０と絶縁体６５０との界面を清浄に保つことができる。従って、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ６００は高いオン電流、および高い周波数特性を得ることができる。
酸化物６３０（例えば、酸化物６３０ｂ）には、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア濃度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）を形成する場合がある。さらに、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
ＶＯＨは、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
以上より、酸化物半導体を酸化物６３０に用いる場合、酸化物６３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
例えば、酸化物６３０ｂの二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることができる。水素などの不純物が十分に低減された酸化物６３０をトランジスタ６００のチャネル形成領域に用いることで、ノーマリーオフ特性にすることができ、安定した電気特性を有するとともに、信頼性を向上させることができる。
また、酸化物６３０に酸化物半導体を用いる場合、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
そこで、絶縁体６１４、絶縁体６２２、絶縁体６７２、絶縁体６７３、および絶縁体６８２として、不純物の拡散を抑制する材料（以下、不純物に対するバリア性材料ともいう）を用いて、水素などの不純物が酸化物６３０に拡散するのを低減することが好ましい。なお、本明細書等において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。また、本明細書等において、バリア性を有する絶縁膜をバリア絶縁膜と呼ぶ場合がある。
例えば、水素、および酸素に対する拡散を抑制する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどがある。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
また、例えば、水素を捕獲、および固着する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物がある。
例えば、絶縁体６１４として、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、水または水素などの不純物が、基板側からトランジスタ６００側に拡散するのを抑制することができる。または、絶縁体６２４などに含まれる酸素が、基板側に拡散するのを抑制することができる。
導電体６０５は、酸化物６３０、および導電体６６０と、重なるように配置する。また、導電体６０５は、絶縁体６１６に埋め込まれて設けることが好ましい。
導電体６０５がバックゲートとして機能する場合、導電体６０５に印加する電位を、導電体６６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ６００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体６０５に負の電位を印加することにより、トランジスタ６００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体６０５に負の電位を印加したほうが、印加しない場合よりも、導電体６６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
なお、導電体６０５は、図２２（Ａ）に示すように、酸化物６３０の導電体６４２ａおよび導電体６４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、導電体６０５は、酸化物６３０のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物６３０のチャネル幅方向における側面の外側において、導電体６０５と、導電体６６０とは、絶縁体を介して重畳していることが好ましい。または、導電体６０５を大きく設けることによって、導電体６０５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャージアップと言う）の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体６０５は、少なくとも導電体６４２ａと、導電体６４２ｂとの間に位置する酸化物６３０と重畳すればよい。
また、絶縁体６２４の底面を基準として、酸化物６３０ａおよび酸化物６３０ｂと、導電体６６０とが、重ならない領域における導電体６６０の底面の高さは、酸化物６３０ｂの底面の高さより低い位置に配置されていることが好ましい。
図に示すように、ゲートとして機能する導電体６６０は、チャネル形成領域の酸化物６３０ｂの側面および上面を酸化物６３０ｃおよび絶縁体６５０を介して覆う構造とすることにより、導電体６６０から生じる電界を、酸化物６３０ｂに生じるチャネル形成領域全体に作用させやすくなる。従って、トランジスタ６００のオン電流を増大させ、周波数特性を向上させることができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体６０５ａは、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いることができる。また、導電体６０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体６０５を２層で図示したが、３層以上の多層構造としてもよい。
また、絶縁体６１６、絶縁体６８０、絶縁体６８５、および絶縁体６８８は、絶縁体６１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体６１６、絶縁体６８０、絶縁体６８５、および絶縁体６８８として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを適宜用いればよい。
また、絶縁体６１６、絶縁体６８０、絶縁体６８５、および絶縁体６８８は、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いてＣＶＤ法またはＡＬＤ法により成膜してもよい。
上記絶縁膜の成膜では、成膜ガスとして、シリコン原子を含む分子を有するガスが主に用いられる。上記絶縁膜に含まれる水素を低減するには、当該シリコン原子を含む分子に含まれる水素原子が少ないことが好ましく、当該シリコン原子を含む分子が水素原子を含まないことがより好ましい。もちろん、シリコン原子を含む分子を有するガス以外の成膜ガスも、含有される水素原子が少ないことが好ましく、水素原子を含まないことがより好ましい。
上記のようなシリコン原子を含む分子をＳｉｘ－Ｒｙで表すと、例えば、官能基Ｒとして、イソシアネート基（－Ｎ＝Ｃ＝Ｏ）、シアネート基（－Ｏ－Ｃ≡Ｎ）、シアノ基（－Ｃ≡Ｎ）、ジアゾ基（＝Ｎ２）、アジド基（－Ｎ３）、ニトロソ基（－ＮＯ）、およびニトロ基（－ＮＯ２）の少なくとも一つを用いることができる。例えば、１≦ｘ≦３、１≦ｙ≦８、とればよい。このようなシリコン原子を含む分子としては、例えば、テトライソシアネートシラン、テトラシアネートシラン、テトラシアノシラン、ヘキサイソシアネートシラン、オクタイソシアネートシラン等を用いることができる。ここでは、シリコン原子に同じ種類の官能基が結合する分子を例示したが、本実施の形態はこれに限られるものではない。シリコン原子に異なる種類の官能基が結合する構成にしてもよい。
また、例えば、官能基Ｒとしてハロゲン（Ｃｌ、Ｂｒ、Ｉ、またはＦ）を用いる構成にしてもよい。例えば、１≦ｘ≦２、１≦ｙ≦６、とすればよい。このようなシリコン原子を含む分子としては、例えば、テトラクロロシラン（ＳｉＣｌ４）、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）等を用いることができる。塩素を官能基とする例を示したが、塩素以外の、臭素、ヨウ素、フッ素等のハロゲンを官能基として用いてもよい。また、シリコン原子に異なる種類のハロゲンが結合する構成にしてもよい。
絶縁体６２２、および絶縁体６２４は、ゲート絶縁体としての機能を有する。
ここで、酸化物６３０と接する絶縁体６２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体６２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物６３０に接して設けることにより、酸化物６３０中の酸素欠損を低減し、トランジスタ６００の信頼性を向上させることができる。
絶縁体６２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
絶縁体６２２は、水または水素などの不純物が、基板側からトランジスタ６００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体６２２は、絶縁体６２４より水素透過性が低いことが好ましい。絶縁体６２２、および絶縁体６８３によって、絶縁体６２４および酸化物６３０などを囲むことにより、外方から水または水素などの不純物がトランジスタ６００に侵入することを抑制することができる。
さらに、絶縁体６２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁体６２２は、絶縁体６２４より酸素透過性が低いことが好ましい。絶縁体６２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物６３０が有する酸素が、絶縁体６２２より下側へ拡散することを低減できるので、好ましい。また、導電体６０５が、絶縁体６２４や、酸化物６３０が有する酸素と反応することを抑制することができる。
絶縁体６２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体６２２を形成した場合、絶縁体６２２は、酸化物６３０からの酸素の放出や、トランジスタ６００の周辺部から酸化物６３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体６２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
なお、絶縁体６２２、および絶縁体６２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
また、酸化物６３０ｂと、ソース電極またはドレイン電極として機能する導電体６４２（導電体６４２ａよび導電体６４２ｂ）と、の間に酸化物６４３（酸化物６４３ａおよび酸化物６４３ｂ）を配置してもよい。導電体６４２と、酸化物６３０とが接しない構成となるので、導電体６４２が、酸化物６３０の酸素を吸収することを抑制できる。つまり、導電体６４２の酸化を防止することで、導電体６４２の導電率の低下を抑制することができる。従って、酸化物６４３は、導電体６４２の酸化を抑制する機能を有することが好ましい。
従って、酸化物６４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極やドレイン電極として機能する導電体６４２と酸化物６３０ｂとの間に酸素の透過を抑制する機能を有する酸化物６４３を配置することで、導電体６４２と、酸化物６３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ６００の電気特性およびトランジスタ６００の信頼性を向上させることができる。
酸化物６４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物６４３は、酸化物６３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物６４３として、酸化ガリウムを用いてもよい。また、酸化物６４３として、Ｉｎ－Ｍ－Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物６４３に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物６３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物６４３の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは、１ｎｍ以上３ｎｍ以下である。また、酸化物６４３は、結晶性を有すると好ましい。酸化物６４３が結晶性を有する場合、酸化物６３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物６４３としては、六方晶などの結晶構造であれば、酸化物６３０中の酸素の放出を抑制できる場合がある。
なお、酸化物６４３は必ずしも設けなくてもよい。その場合、導電体６４２（導電体６４２ａ、および導電体６４２ｂ）と酸化物６３０とが接することで、酸化物６３０中の酸素が導電体６４２へ拡散し、導電体６４２が酸化する場合がある。導電体６４２が酸化することで、導電体６４２の導電率が低下する蓋然性が高い。なお、酸化物６３０中の酸素が導電体６４２へ拡散することを、導電体６４２が酸化物６３０中の酸素を吸収する、と言い換えることができる。
また、酸化物６３０中の酸素が導電体６４２（導電体６４２ａ、および導電体６４２ｂ）へ拡散することで、導電体６４２ａと酸化物６３０ｂとの間、および、導電体６４２ｂと酸化物６３０ｂとの間に異層が形成される場合がある。当該異層は、導電体６４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体６４２と、当該異層と、酸化物６３０ｂとの３層構造は、金属－絶縁体－半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
なお、上記異層は、導電体６４２と酸化物６３０ｂとの間に形成されることに限られず、例えば、異層が、導電体６４２と酸化物６３０ｃとの間に形成される場合や、導電体６４２と酸化物６３０ｂとの間、および導電体６４２と酸化物６３０ｃとの間に形成される場合がある。
酸化物６４３上には、ソース電極、およびドレイン電極として機能する導電体６４２（導電体６４２ａ、および導電体６４２ｂ）が設けられる。導電体６４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
導電体６４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、窒化タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
絶縁体６７２は、導電体６４２上面に接して設けられており、バリア絶縁膜として機能することが好ましい。また、絶縁体６７２上に、バリア絶縁膜として機能する絶縁体６７３を設けることが好ましい。このような構成にすることで、導電体６４２による、絶縁体６８０が有する過剰酸素の吸収を抑制することができる。また、導電体６４２の酸化を抑制することで、トランジスタ６００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ６００に良好な電気特性および信頼性を与えることができる。
従って、絶縁体６７２および絶縁体６７３は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体６７２は、絶縁体６８０より酸素の拡散を抑制する機能を有することが好ましい。絶縁体６７２としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。絶縁体６７３としては、例えば、窒化シリコンまたは窒化酸化シリコンなどを用いればよい。
また、水または水素などの不純物が、絶縁体６７２および絶縁体６７３を介して配置されている絶縁体６８０などからトランジスタ６００側に拡散するのを抑制することができる。このように、トランジスタ６００を、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体６７２、および絶縁体６７３で取り囲む構造とすることが好ましい。
絶縁体６５０は、ゲート絶縁体として機能する。絶縁体６５０は、酸化物６３０ｃの上面に接して配置することが好ましい。絶縁体６５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
絶縁体６２４と同様に、絶縁体６５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体６５０として、酸化物６３０ｃの上面に接して設けることにより、酸化物６３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体６２４と同様に、絶縁体６５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体６５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体６５０と導電体６６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体６５０から導電体６６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体６５０から導電体６６０への酸素の拡散が抑制される。つまり、酸化物６３０へ供給する酸素量の減少を抑制することができる。また、絶縁体６５０の酸素による導電体６６０の酸化を抑制することができる。
また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体６５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ－ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体６５０と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
または、当該金属酸化物は、ゲートの一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲートとして機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
導電体６６０は、底面および側面が絶縁体６５０に接して配置される。導電体６６０は、図２２では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体６６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体６６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体６５０に含まれる酸素により、導電体６６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体６６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体６６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体６６０ｂは積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体６８０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを用いることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。また、絶縁体６８０は、上記の材料が積層された構造でもよく、例えば、スパッタリング法で成膜した酸化シリコンと、その上に積層されたＣＶＤ法で成膜された酸化窒化シリコンの積層構造とすればよい。また、さらに上に窒化シリコンを積層してもよい。
ここで、絶縁体６８０は、過剰酸素を有することが好ましい。例えば、絶縁体６８０は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。過剰酸素を含む絶縁体６８０を酸化物６３０に接して設けることにより、酸化物６３０中の酸素欠損を低減し、トランジスタ６００の信頼性を向上させることができる。絶縁体６８０に過剰酸素を含ませるには、例えば、絶縁体６８２の成膜を、酸素を含む雰囲気でスパッタリング法を用いて行えばよい。スパッタリング法を用いて、酸素を含む雰囲気で絶縁体６８２の成膜を行うことで、成膜しながら、絶縁体６８０に酸素を添加することができる。
絶縁体６８０中の水または水素などの不純物濃度が低減されていることが好ましい。また、絶縁体６８０の上面は、平坦化されていてもよい。
絶縁体６８２は、水または水素などの不純物が、上方から絶縁体６８０に混入するのを抑制するバリア絶縁膜として機能することが好ましい。また、絶縁体６８２は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体６８２としては、例えば、酸化アルミニウム、窒化シリコン、または窒化酸化シリコンなどの絶縁体を用いればよい。例えば、絶縁体６８２として、酸素に対してバリア性が高い酸化アルミニウムを用いればよい。
図２２（Ｂ）に示すように、絶縁体６８２は、酸化物６３０ｃに直接接する構造となっている。当該構造とすることで、絶縁体６８０に含まれる酸素の導電体６６０への拡散を抑制することができる。従って、絶縁体６８０に含まれる酸素は、酸化物６３０ｃを介して、酸化物６３０ａおよび酸化物６３０ｂへ効率よく供給することができるので、酸化物６３０ａ中および酸化物６３０ｂ中の酸素欠損を低減し、トランジスタ６００の電気特性および信頼性を向上させることができる。
また、絶縁体６８２の上に、層間膜として機能する絶縁体６８５を設けることが好ましい。絶縁体６８５は、絶縁体６２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
導電体６４０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体６４０は積層構造としてもよい。なお、図２２（Ａ）で導電体６４０は、上面視において円形状にしているが、これに限られるものではない。例えば、導電体６４０が、上面視において、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。
また、導電体６４０を積層構造とする場合、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体６８０などから拡散する水または水素などの不純物が、導電体６４０を通じて酸化物６３０に混入するのをさらに低減することができる。また、絶縁体６８０に添加された酸素が導電体６４０に吸収されるのを防ぐことができる。
また、導電体６４０ａの上面、および導電体６４０ｃの上面に接して導電体６４６ａが配置され、導電体６４０ｂの上面に接して導電体６４６ｂが配置される。導電体６４６ａおよび導電体６４６ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体６４６ａおよび導電体６４６ｂは、積層構造としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
絶縁体６８５、導電体６４６ａ、および導電体６４６ｂを覆って、絶縁体６８６が設けられる。絶縁体６８６は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。
例えば、絶縁体６８６には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ－ｋ）材料との積層構造を用いてもよい。当該構成により、容量６５５は、高誘電率（ｈｉｇｈ－ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量６５５の静電破壊を抑制することができる。
なお、高誘電率（ｈｉｇｈ－ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
または、絶縁体６８６は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体６８６を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成されて４層積層などを用いれば良い。また、絶縁体６８６としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
絶縁体６８６を介して導電体６４６ａの少なくとも一部と重畳するように導電体６５６が配置される。導電体６５６は、導電体６４６に用いることができる導電体を用いればよい。
また、絶縁体６８６および導電体６４６ｂの上に、層間膜として機能する絶縁体６８８を設けることが好ましい。絶縁体６８８は、絶縁体６２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
＜＜メモリセルの変形例＞＞
以下では、図２３を用いてメモリセルの変形例について説明する。図２３（Ａ）は、メモリセル８６０とその周辺の上面図である。また、図２３（Ｂ）は、メモリセル８６０の断面図であり、図２３（Ｂ）は、図２３（Ａ）にＡ１－Ａ２の一点鎖線で示す部位に対応する。図２３（Ｂ）において、トランジスタ６００のチャネル長方向の断面と、トランジスタ７００のチャネル幅方向の断面を示す。なお、図２３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。なお、図２３（Ａ）に示す、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。ここで、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直であることが好ましい。
図２３（Ａ）、（Ｂ）に示すメモリセル８６０は、トランジスタ６００およびトランジスタ７００の代わりに、トランジスタ６９０およびトランジスタ７９０が用いられている点において、図２２（Ａ）、（Ｂ）に示すメモリセル８６０と異なる。ここで、トランジスタ７９０は、トランジスタ６９０と同じ層に形成され、同様の構成を有する。以下において、トランジスタ７９０の構成要素は、トランジスタ６９０の構成要素の記載を参酌できるものとする。
トランジスタ６９０は、酸化物６３０ｃが、絶縁体６８０、絶縁体６７２、絶縁体６７３、導電体６４２（導電体６４２ａ、導電体６４２ｂ）、および酸化物６３０ｂに形成された開口部を沿うようにＵ字状（Ｕ－Ｓｈａｐｅ）に形成される点において、トランジスタ６００と異なる。
例えば、トランジスタのチャネル長を微細化（代表的には５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上３０ｎｍ以下）した場合に、トランジスタ６００が上記の構造を有することで、実効Ｌ長を長くすることができる。一例としては、導電体６４２ａと、導電体６４２ｂとの間の距離が２０ｎｍである場合、実効Ｌ長を４０ｎｍ以上６０ｎｍ以下と、導電体６４２ａと導電体６４２ｂとの間の距離、すなわち最小加工寸法よりも２倍以上３倍以下程度長くすることができる。したがって、図２３（Ａ）、（Ｂ）に示すメモリセル８６０は、微細化に優れたトランジスタ６９０、トランジスタ７９０、および容量６５５を有する構造となる。
＜＜金属酸化物＞＞
酸化物６３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物６３０に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
ここで、金属酸化物の構成例として、ＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）またはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅについて説明する。
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図２８（Ａ）を用いて説明を行う。図２８（Ａ）は、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図２８（Ａ）に示すように、ＩＧＺＯは、大きく分けてＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅと、Ｃｒｙｓｔａｌと、に分類される。また、Ａｍｏｒｐｈｏｕｓの中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、Ｃｒｙｓｔａｌｌｉｎｅの中には、ＣＡＡＣ、ｎｃ、およびＣＡＣが含まれる。また、Ｃｒｙｓｔａｌの中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、およびｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
なお、図２８（Ａ）に示す太枠内の構造は、Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅに属する構造である。当該構造は、Ａｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌとの間の境界領域にある。すなわち、エネルギー的に不安定なＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅとは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）像を用いて評価することができる。ここで、石英ガラス、およびｃｒｙｓｔａｌｌｉｎｅに分類される結晶構造を有するＩＧＺＯ（結晶性ＩＧＺＯともいう。）のＸＲＤスペクトルを図２８（Ｂ）、（Ｃ）に示す。図２８（Ｂ）、および図２８（Ｃ）において、横軸は２θ［ｄｅｇ．］であり、縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）［ａ．ｕ．］である。また、図２８（Ｂ）が石英ガラス、図２８（Ｃ）が結晶性ＩＧＺＯのＸＲＤスペクトルである。なお、図２８（Ｃ）に示す結晶性ＩＧＺＯとしては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の組成である。また、図２８（Ｃ）に示す結晶性ＩＧＺＯとしては、厚さ５００ｎｍである。
図２８（Ｂ）の矢印に示すように、石英ガラスは、ＸＲＤスペクトルのピークがほぼ対称である。一方で、図２８（Ｃ）の矢印に示すように、結晶性ＩＧＺＯは、ＸＲＤスペクトルのピークが非対称である。ＸＲＤスペクトルのピークが非対称であることは、結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークで左右対称でないと、Ａｍｏｒｐｈｏｕｓであるとは言えない。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
なお、明確な結晶粒界（グレインバウンダリ－）が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、または電界効果移動度の低下を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、Ｉｎ－Ｇａ－Ｚｎ酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
酸化物半導体に不純物が混入すると、欠陥準位または酸素欠損が形成される場合がある。よって、酸化物半導体のチャネル形成領域に不純物が混入することで、酸化物半導体を用いたトランジスタの電気特性が変動しやすく、信頼性が悪くなる場合がある。また、チャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。
また、上記欠陥準位には、トラップ準位が含まれる場合がある。金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
また、酸化物半導体のチャネル形成領域に不純物が存在すると、チャネル形成領域の結晶性が低くなる場合がある、また、チャネル形成領域に接して設けられる酸化物の結晶性が低くなる場合がある。チャネル形成領域の結晶性が低いと、トランジスタの安定性または信頼性が悪化する傾向がある。また、チャネル形成領域に接して設けられる酸化物の結晶性が低いと、界面準位が形成され、トランジスタの安定性または信頼性が悪化する場合がある。
したがって、トランジスタの安定性または信頼性を向上させるには、酸化物半導体のチャネル形成領域およびその近傍の不純物濃度を低減することが有効である。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
具体的には、当該酸化物半導体のチャネル形成領域およびその近傍において、ＳＩＭＳにより得られる上記不純物の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。または、当該酸化物半導体のチャネル形成領域およびその近傍において、ＥＤＸを用いた元素分析により得られる上記不純物の濃度を、１．０ａｔｏｍｉｃ％以下にする。なお、当該酸化物半導体として元素Ｍを含む酸化物を用いる場合、当該酸化物半導体のチャネル形成領域およびその近傍において、元素Ｍに対する上記不純物の濃度比を、０．１０未満、好ましくは０．０５未満にする。ここで、上記濃度比を算出する際に用いる元素Ｍの濃度は、上記不純物の濃度を算出した領域と同じ領域の濃度でもよいし、当該酸化物半導体中の濃度でもよい。
また、不純物濃度を低減した金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。
従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
つまり、金属酸化物中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア濃度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。
酸素欠損に水素が入った欠陥（ＶＯＨ）は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、チャネル形成領域の酸化物半導体のキャリア濃度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、チャネル形成領域の酸化物半導体のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様は、低消費電力の半導体装置を提供することを課題の一つとする。
＜＜その他の半導体材料＞＞
酸化物６３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物６３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
酸化物６３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物６３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
＜メモリセル配置の構成例＞
次に上述のメモリセル８６０の配置の一例について、図２４および図２５を用いて説明する。図２４および図２５に、上記メモリセル８６０を２×２×２個配置した、メモリセルブロックを示す。図２４は、メモリセルブロックの上面図である。また、図２５は、メモリセルブロックの断面図であり、図２５は、図２４にＢ１－Ｂ２の一点鎖線で示す部位に対応する。図２５において、トランジスタ６００のチャネル長方向の断面と、トランジスタ７００のチャネル幅方向の断面を示す。なお、図２４の上面図では、図の明瞭化のために一部の要素を省いている。なお、図２４に示す、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。ここで、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直であることが好ましい。
図２４および図２５に示すメモリセルブロックにおいて、メモリセル８６０＿１のＸ方向に隣接してメモリセル８６０＿２が配置される。また、メモリセル８６０＿１、およびメモリセル８６０＿２のＹ方向に隣接してメモリセル８６０＿３、およびメモリセル８６０＿４が配置される。また、メモリセル８６０＿１、およびメモリセル８６０＿２のＺ方向に隣接してメモリセル８６０＿５、およびメモリセル８６０＿６が配置される。
図２４および図２５に示すように、メモリセル８６０＿１とメモリセル８６０＿２は、それぞれの構成要素を線対称に配置することができる。このとき、導電体６４０ｂの側面が、メモリセル８６０＿１の導電体６４２ｂ、およびメモリセル８６０＿２の導電体６４２ｂと、接することが好ましい。つまり、ビット線ＷＢＬとして機能する、導電体６０７、導電体６１５、導電体６４０ｂ、導電体６４６ｂ、および導電体６５７が、メモリセル８６０＿１のトランジスタ６００のソースおよびドレインの一方と、メモリセル８６０＿２のトランジスタ６００のソースおよびドレインの一方と、電気的に接続されることが好ましい。このように、メモリセル８６０＿１とメモリセル８６０＿２に接続する配線を共通化することで、メモリセルの占有面積をさらに縮小することができる。
また、図２５に示すように、ビット線ＷＢＬとして機能する、導電体６０７、導電体６１５、導電体６４０ｂ、導電体６４６ｂ、および導電体６５７は、上層に配置される、メモリセル８６０＿５およびメモリセル８６０＿６のトランジスタ６００とも電気的に接続される。なお、図２５に示すように、メモリセル８６０＿１およびメモリセル８６０＿２の導電体６５７は、メモリセル８６０＿５およびメモリセル８６０＿６の導電体６０７に相当する。このようにして、Ｚ方向にビット線ＷＢＬを延在させることができる。また、断面図で図示してはいないが、導電体６４０ｄなどを含むビット線ＲＢＬも同様にＺ方向に延在させることができる。
また、図２４に示すように、メモリセル８６０＿１の導電体６６０は、メモリセル８６０＿３に延在して設けられている。このようにしてワード線ＷＷＬをＹ方向に延在させることができる。また、図２４に示すように、メモリセル８６０＿１の導電体７４２ａは、メモリセル８６０＿３に延在して設けられている。このようにして選択線ＳＬをＹ方向に延在させることができる。なお、選択線ＳＬは、Ｘ方向に隣接するメモリセル８６０と共通化してもよい。また、図２４に示すように、メモリセル８６０＿１の導電体６０５は、メモリセル８６０＿３に延在して設けられている。このようにして配線ＢＧＬ１をＹ方向に延在させることができる。また、図２４に示すように、メモリセル８６０＿１の導電体７０５は、メモリセル８６０＿３に延在して設けられている。このようにして配線ＢＧＬ１をＹ方向に延在させることができる。
なお、図２４では、導電体６６０に重ねて酸化物６３０ｃを延在させる構成にしているが、本実施の形態に示す記憶装置はこれに限られるものではない。例えば、酸化物６３０ｃをメモリセル８６０ごとにパターン形成して、酸化物６３０ｃをトランジスタ６００ごとに離隔して設ける構成にしてもよい。また、例えば、酸化物６３０ｃを２層の積層構造にする場合、酸化物６３０ｃの上層および下層のいずれか一方を、トランジスタ６００ごとに離隔して設ける構成にしてもよい。
＜記憶装置の構成例＞
次に、上述のメモリセル８６０を積層させた記憶装置の一例について、図２６を用いて説明する。図２６は、シリコン層８７１の上に、メモリセル８６０を含むメモリセル層８７０が複数積層された、記憶装置の断面図である。図２６に示す記憶装置は、図１等に示す記憶装置１００に対応しており、シリコン層８７１は駆動回路層１１０に対応し、メモリセル層８７０は記憶層１２０に対応する。
まず、シリコン層８７１について説明する。シリコン層８７１には複数のトランジスタ８００が設けられており、図２に示す周辺回路１１５、ＲＷ回路１２９などを構成している。
トランジスタ８００は、基板８１１上に設けられ、ゲートとして機能する導電体８１６、ゲート絶縁体として機能する絶縁体８１５、基板８１１の一部からなる半導体領域８１３、およびソース領域またはドレイン領域として機能する低抵抗領域８１４ａ、および低抵抗領域８１４ｂを有する。トランジスタ８００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
ここで、図２６に示すトランジスタ８００はチャネルが形成される半導体領域８１３（基板８１１の一部）が凸形状を有する。また、半導体領域８１３の側面および上面を、絶縁体８１５を介して、導電体８１６が覆うように設けられている。なお、導電体８１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ８００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図２６に示すトランジスタ８００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
また、各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
例えば、トランジスタ８００上には、層間膜として、絶縁体８２０、絶縁体８２２、絶縁体８２４、および絶縁体８２６が順に積層して設けられている。また、絶縁体８２０、絶縁体８２２、絶縁体８２４、および絶縁体８２６には、プラグまたは配線として機能する導電体８２８、および導電体８３０等が埋め込まれている。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体８２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体８２６、および導電体８３０上に、配線層を設けてもよい。例えば、図２６において、絶縁体８５０、絶縁体８５２、および絶縁体８５４が順に積層して設けられている。また、絶縁体８５０、絶縁体８５２、および絶縁体８５４には、導電体８５６が形成されている。導電体８５６は、プラグ、または配線として機能する。
層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
例えば、絶縁体８２０、絶縁体８２２、絶縁体８２６、絶縁体８５２、および絶縁体８５４等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体８２４および絶縁体８５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
例えば、導電体８２８、導電体８３０、および導電体８５６等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
シリコン層８７１の上に、絶縁体６１１および絶縁体６１２が配置され、絶縁体６１１および絶縁体６１２の上に、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎ（ｎは２以上の自然数）が積層される。なお、上記ｎの値については、特に限定は無いが２以上２００以下、好ましくは２以上１００以下、さらに好ましくは、２以上１０以下である。例えば、１≦ｎ≦１０、好ましくは１≦ｎ≦５０、より好ましくは１≦ｎ≦１００とすればよい。
各メモリセル層８７０においては、図２４と同様に、メモリセル８６０および各種配線がマトリクス状に配置されている。また、積層方向に隣接する各メモリセル層８７０は、図２５で示したように、ビット線ＷＢＬ、ビット線ＲＢＬなどの配線で電気的に接続されている。
また、図２６に示すように、最下層のメモリセル層８７０＿１において、絶縁体６１１および絶縁体６１２に埋め込まれるように、導電体６０７が配置されている。導電体６０７は、導電体８５６と同じ層に設けられた導電体８５７と接している。このようにして、メモリセル８６０に接続されたビット線ＷＢＬは、導電体８５７を介して、ＲＷ回路１２９に接続される。
また、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎは、絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４によって、封止された構造であることが好ましい。ここで、シリコン層８７１の上に絶縁体６１１が配置され、絶縁体６１１の上に絶縁体６１２が配置される。絶縁体６１２の上にメモリセル層８７０＿１乃至メモリセル層８７０＿ｎが配置されており、絶縁体６１２も、上面視において、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎと同じパターンに形成されている。絶縁体６１１の上面、絶縁体６１２の側面、およびメモリセル層８７０＿１乃至メモリセル層８７０＿ｎの側面に接して絶縁体６８７が配置される。つまり、絶縁体６８７は、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎに対してサイドウォール状に形成される。絶縁体６１１、絶縁体６８７、およびメモリセル層８７０＿１乃至メモリセル層８７０＿ｎを覆って絶縁体６８３が配置される。さらに、絶縁体６８３を覆って絶縁体６８４が配置される。
絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４は、絶縁体６８２などと同様に、バリア性材料を用いることが好ましい。
ここで、各メモリセル層８７０は、絶縁体６１４、絶縁体６８７、および絶縁体６８２によって封止されている。絶縁体６１４、絶縁体６８７、および絶縁体６８２には、同じ材料を用いることが好ましい。また、絶縁体６１４、絶縁体６８７、および絶縁体６８２の成膜方法は、同じ条件を用いて成膜することが好ましい。膜質が等しい絶縁体６１４、絶縁体６８７、および絶縁体６８２が接することで、密閉性が高い封止構造とすることができる。
また、絶縁体６１４、絶縁体６８７、および絶縁体６８２には、水素を捕獲、および固着する機能を有する材料を用いることが好ましい。具体的には、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物などの金属酸化物を用いることができる。
封止構造を形成する絶縁体６１４、絶縁体６８７、および絶縁体６８２は、絶縁体６８０に接して設けられる。従って、絶縁体６８０中に混入した水素を捕獲、および固着することで、メモリセル８６０が有する酸化物半導体の水素濃度を低減することができる。
また、メモリセル層８７０を封止する構造である絶縁体６１４、絶縁体６８７、および絶縁体６８２は、絶縁体６１１、絶縁体６１２、絶縁体６８３によってさらに覆われている。例えば、図２６に示すように、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎの外側で、絶縁体６１１と絶縁体６８３とが接することで、２重目の封止構造を形成する。
ここで、絶縁体６１１、絶縁体６１２と絶縁体６８３には、水素、および酸素に対する拡散を抑制する機能を有する材料を用いることが好ましい。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
また、トランジスタ６００の上方を被覆する絶縁体６８３の上方に、被覆性が高い絶縁体６８４を設けることが好ましい。なお、絶縁体６８４は、絶縁体６１２および絶縁体６８３と同じ材料を用いることが好ましい。
例えば、絶縁体６１２、絶縁体６８３は、スパッタリング法を用いて成膜することで、膜中の水素濃度が比較的低い膜により封止構造を設けることができる。
一方、スパッタリング法を用いて成膜した膜は、比較的被覆性が低い。そこで、絶縁体６１１、および絶縁体６８４を、被覆性が高いＣＶＤ法などを用いて成膜することで、より密閉性を高めることができる。
従って、絶縁体６１２および絶縁体６８３は、絶縁体６１１と絶縁体６８４よりも水素濃度が低いことが好ましい。
以上のようにして、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎを、バリア絶縁膜を用いて封止することで、各メモリセル８６０に含まれる酸化物半導体に拡散する水素を低減することができるので、信頼性の高い記憶装置を提供することができる。
なお、絶縁体６１１、絶縁体６１２、絶縁体６１４、絶縁体６８２、絶縁体６８７、絶縁体６８３、および絶縁体６８４は、酸素に対するバリア性を有する材料を用いてもよい。上記封止構造が、酸素に対するバリア性を有することで、絶縁体６８０が有する過剰酸素の外方拡散を抑制し、効率的にトランジスタ６００へと供給することができる。
また、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎ、および絶縁体６８４などを埋め込むように絶縁体６７４が設けられることが好ましい。絶縁体６７４は、絶縁体６８０に用いることができる絶縁体を用いればよい。図２６に示すように、絶縁体６７４と絶縁体６８４は、上面の高さが概略一致することが好ましい。
また、図２６に示すように、絶縁体６７４、絶縁体６８４、絶縁体６８３、および絶縁体６１１に開口を設け、当該開口に導電体８７６を配置してもよい。導電体８７６は、下面が導電体８５６に接する。導電体８７６の上面に接して配線として機能する導電体８７８を設ければよい。また、メモリセル層８７０＿ｎ、絶縁体６７４、および導電体８７８を覆って、層間膜として機能する絶縁体６８９を設けることが好ましい。このような構造にすることで、メモリセル層８７０を介さず、上層の配線（導電体８７８）とシリコン層８７１の回路を電気的に接続することができる。
なお、図２６では、メモリセル層８７０＿１乃至メモリセル層８７０＿ｎを絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４で一括して封止する構成を示したが、本実施の形態に係る記憶装置はこれに限られるものではない。たとえば、図２７に示すように、各メモリセル層８７０が絶縁体６１１、絶縁体６１２、絶縁体６８７、絶縁体６８３、および絶縁体６８４で封止される構成にしてもよい。ここで、絶縁体６１４の下に絶縁体６１２および絶縁体６１１が配置される。
絶縁体６８０、絶縁体６７３、絶縁体６７２、絶縁体６２４、絶縁体６２２、絶縁体６１６、および絶縁体６１４の側面に接して絶縁体６８７が配置される。絶縁体６８０および絶縁体６８７を覆って、絶縁体６８３が設けられ、絶縁体６８３の上に絶縁体６８４が配置される。この場合、絶縁体６８２より上に設けられる、容量６５５および絶縁体６８８は、絶縁体６８４の上に配置すればよい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
まず、記憶装置１００が組み込まれた電子部品の例を、図２９（Ａ）および（Ｂ）を用いて説明を行う。
図２９（Ａ）に電子部品７１０および電子部品７１０が実装された基板（実装基板７０４）の斜視図を示す。図２９（Ａ）に示す電子部品７１０は、モールド７１１内に記憶装置１００を有している。図２９（Ａ）では、電子部品７１０の内部を示すために一部を省略している。電子部品７１０は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置１００とワイヤ７１４によって電気的に接続されている。電子部品７１０は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
図２９（Ｂ）に電子部品７２０の斜視図を示す。電子部品７２０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品７２０は、パッケージ基板７２２（プリント基板）上にインターポーザ７２１が設けられ、インターポーザ７２１上に半導体装置７２５、および複数の記憶装置１００が設けられている。
電子部品７２０では、記憶装置１００を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７２５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
パッケージ基板７２２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７２１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７２１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７２１は、インターポーザ７２１上に設けられた集積回路をパッケージ基板７２２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７２１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７２２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
インターポーザ７２１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７２０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７２１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７２０では、記憶装置１００と半導体装置７２５の高さを揃えることが好ましい。
電子部品７２０を他の基板に実装するため、パッケージ基板７２２の底部に電極７２３を設けてもよい。図２９（Ｂ）では、電極７２３を半田ボールで形成する例を示している。パッケージ基板７２２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極７２３を導電性のピンで形成してもよい。パッケージ基板７２２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品７２０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
次に、上記電子部品を備えた電子機器の例について図３０を用いて説明を行う。
ロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７２０はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品７１０はセンサで取得されたデータを記憶する機能を有する。
マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００は、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット７１００の周囲を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７２０はこれら周辺機器を制御する機能を有する。
例えば、カメラで撮影した画像データは、電子部品７１０に記憶される。電子部品７２０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品７２０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７１４０には、タイヤ、吸い込み口等が備えられている。掃除ロボット７１４０は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
例えば、電子部品７２０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７２０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７１０に記憶される。
電子部品７１０および／または電子部品７２０は、ＴＶ装置７２００（テレビジョン受像装置）、スマートフォン７２１０、ＰＣ７２２０（パーソナルコンピュータ）、ＰＣ７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。
例えば、ＴＶ装置７２００に内蔵された電子部品７２０は画像エンジンとして機能させることができる。例えば、電子部品７２０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７２０によってこれら周辺機器が制御される。
ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７１０および／または電子部品７２０を組み込むこともできる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、先の実施の形態に示す記憶装置を用いた記憶装置の応用例について説明する。
一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置が用いられる。図３１に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図３１では、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、３Ｄ ＮＡＮＤメモリを示している。
ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
ＳＲＡＭは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻繁が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
３Ｄ ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
本発明の一態様の記憶装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様の記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する記憶装置として好適に用いることができる。また、本発明の一態様の記憶装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する記憶装置として好適に用いることができる。
先の実施の形態に示す記憶装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機など）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）、ヘルスケアなどに用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
また、先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図３２（Ａ）乃至（Ｅ）にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す記憶装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図３２（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
図３２（Ｂ）はＳＤカードの外観の模式図であり、図３２（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
図３２（Ｄ）はＳＳＤの外観の模式図であり、図３２（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
本明細書などに示したメモリセルもしくは記憶装置などを用いて、ノーマリーオフＣＰＵ（「Ｎｏｆｆ－ＣＰＵ」ともいう。）を実現することができる。なお、Ｎｏｆｆ－ＣＰＵとは、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタを含む集積回路である。ノーマリーオフ型のトランジスタは、ＯＳトランジスタで実現できる。
Ｎｏｆｆ－ＣＰＵは、Ｎｏｆｆ－ＣＰＵ内の動作不要な回路への電力供給を停止し、当該回路を待機状態にすることができる。電力供給が停止され、待機状態になった回路では電力が消費されない。よって、Ｎｏｆｆ－ＣＰＵは、電力使用量を最小限にすることができる。また、Ｎｏｆｆ－ＣＰＵは、電力供給が停止されても設定条件などの動作に必要な情報を長期間保持することができる。待機状態からの復帰は当該回路への電力供給を再開するだけでよく、設定条件などの再書き込みが不要である。すなわち、待機状態からの高速復帰が可能である。このように、Ｎｏｆｆ－ＣＰＵは、動作速度を大きく落とすことなく消費電力を低減できる。
Ｎｏｆｆ－ＣＰＵは、例えば、ＩｏＴ分野のＩｏＴ末端機器（「エンドポイントマイコン」ともいう。）８０３などの小規模システムに好適に用いることができる。図３３にＩｏＴネットワークの階層構造と要求仕様の傾向を示す。図３３では、要求仕様として消費電力８０４と処理性能８０５を示している。ＩｏＴネットワークの階層構造は、上層部であるクラウド分野８０１と下層部である組み込み分野８０２に大別される。クラウド分野８０１には例えばサーバーが含まれる。組み込み分野８０２には例えば機械、産業用ロボット、車載機器、家電などが含まれる。
上層ほど、消費電力の少なさよりも高い処理性能が求められる。よって、クラウド分野８０１では高性能ＣＰＵ、高性能ＧＰＵ、大規模ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）などが用いられる。また、下層ほど処理性能よりも消費電力の少なさが求められ、デバイス個数も爆発的に多くなる。
なお、「エンドポイント」とは、組み込み分野８０２の末端領域を示す。エンドポイントに用いられるデバイスとしては、例えば、工場、家電、インフラ、農業などで使用されるマイコンが該当する。
図３４にエンドポイントマイコンの応用例として、ファクトリーオートメーションのイメージ図を示す。工場８８４はインターネット回線（Ｉｎｔｅｒｎｅｔ）を介してクラウド８８３と接続される。また、クラウド８８３は、インターネット回線を介してホーム８８１およびオフィス８８２と接続される。インターネット回線は有線通信方式であってもよいし、無線通信方式であってもよい。例えば、無線通信方式の場合は、第４世代移動通信システム（４Ｇ）や第５世代移動通信システム（５Ｇ）を用いてもよい。また、工場８８４は、インターネット回線を介して工場８８５および工場８８６と接続してもよい。
工場８８４はマスタデバイス（制御機器）８３１を有する。マスタデバイス８３１は、クラウド８８３と接続し、情報の授受を行う機能を有する。また、マスタデバイス８３１は、ＩｏＴ末端機器８４１に含まれる複数の産業用ロボット８４２と、Ｍ２Ｍ（Ｍａｃｈｉｎｅ ｔｏ Ｍａｃｈｉｎｅ）インターフェイス８３２を介して接続される。Ｍ２Ｍインターフェイス８３２としては、例えば、有線通信方式の一種である産業イーサネットや、無線通信方式の一種であるローカル５Ｇなどを用いてもよい。
工場の管理者は、ホーム８８１またはオフィス８８２から、クラウド８８３を介して工場８８４に接続し、稼働状況などを知ることができる。また、誤品・欠品チェック、置き場所指示、タクトタイムの計測などを行うことができる。
近年「スマート工場」と銘打って、世界的にＩｏＴの工場への導入が進められている。スマート工場の事例では、エンドポイントマイコンによる単なる検査、監査だけでなく、故障検知や異常予測なども行う事例が報告されている。
エンドポイントマイコンなどの小規模システムは、稼働時のシステム全体の消費電力が小さい場合が多いため、Ｎｏｆｆ－ＣＰＵによる待機状態時の電力削減効果が大きくなる。一方で、ＩｏＴの組み込み分野では即応性が求められる場合があるが、Ｎｏｆｆ－ＣＰＵを用いることで待機状態時からの高速復帰が実現できる。
１０：メモリセル、１１Ａ：トランジスタ、１１Ｂ：トランジスタ、１２：容量、２１：トランジスタ、２２：トランジスタ、３１：センスアンプ回路、３２：ＡＮＤ回路、３３：アナログスイッチ、３４：アナログスイッチ、１００：記憶装置、１１０：駆動回路層、１１１：周辺回路、１１２：コントロール回路、１１５：周辺回路、１２０：記憶層、１２１：行デコーダ、１２２：列デコーダ、１２３：行ドライバ、１２４：列ドライバ、１２５：入力回路、１２６：出力回路、１２７：ＲＷアレイ、１２８：電圧生成回路、１２９：ＲＷ回路、１４１：ＰＳＷ、１４２：ＰＳＷ

Claims (3)

  1. Ｎ層（Ｎは２以上の自然数）の記憶層と、
    駆動回路層と、
    Ｍ層（Ｍは２以上の自然数）の機能層と、
    複数の第１配線と、
    複数の第２配線と、を有し、
    前記Ｎ層の記憶層は前記駆動回路層上に積層され、
    前記駆動回路層は複数の第１回路を有し、
    ｔ－１個目（ｔは１以上Ｍ以下の自然数）の機能層とｔ個目の機能層と、の間に複数の前記記憶層を有し、
    前記複数の第１配線は、前記Ｎ層の記憶層の積層方向に延在し、かつ、Ｐ行Ｒ列（ＰおよびＲは１以上の自然数）のマトリクス状に設けられ、
    前記複数の第２配線は、前記積層方向に延在し、かつ、Ｐ行Ｑ列（ＰおよびＱは２以上の自然数）のマトリクス状に設けられ、
    前記Ｎ層の記憶層のそれぞれは、
    前記Ｐ行Ｑ列のマトリクス状に設けられた複数のメモリセルと、
    前記Ｑ列の第３配線と、
    前記Ｑ列の第４配線と、
    前記Ｑ列の第５配線と、を有し、
    ｋ層目の前記記憶層において、
    ｉ行２×ｓ－１列目のメモリセルとｉ行２×ｓ列目のメモリセルは、
    ｉ行ｓ列目の第１配線と電気的に接続され、
    前記ｉ行２×ｓ－１列目のメモリセルは、
    前記ｉ行２×ｓ－１列目の第２配線、２×ｓ－１列目の第３配線、２×ｓ－１列目の第４配線、および２×ｓ－１列目の第５配線と電気的に接続され、
    前記第１配線と前記第２配線は、
    前記複数の第１回路のいずれか一と電気的に接続される記憶装置。
  2. 請求項１において、
    前記ｉ行２×ｓ－１列目のメモリセルは、第１トランジスタと、第２トランジスタと、容量と、を有し、
    前記第１トランジスタのソースまたはドレインの一方は、前記第２トランジスタのゲートおよび前記容量の一方の電極と電気的に接続され、
    前記第１トランジスタのソースまたはドレインの他方は、前記第１配線と電気的に接続され、
    前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
    前記第１トランジスタのソースまたはドレインの一方は、前記第４配線と電気的に接続され、
    前記第１トランジスタのソースまたはドレインの他方は、前記第２配線と電気的に接続され、
    前記容量の他方の電極は前記第５配線と電気的に接続されている記憶装置。
  3. 請求項１または請求項２において、
    前記機能層は複数の第２回路を有し、
    前記第１配線と前記第２配線は、
    前記複数の第２回路のいずれか一を介して前記第１回路と電気的に接続する記憶装置。
JP2020568866A 2019-01-29 2019-11-18 記憶装置 Active JP7361730B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023171998A JP2023181189A (ja) 2019-01-29 2023-10-03 記憶装置

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP2019013607 2019-01-29
JP2019012887 2019-01-29
JP2019012887 2019-01-29
JP2019013607 2019-01-29
JP2019021404 2019-02-08
JP2019021404 2019-02-08
JP2019091842 2019-05-15
JP2019091842 2019-05-15
PCT/IB2019/059859 WO2020157553A1 (ja) 2019-01-29 2019-11-18 記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023171998A Division JP2023181189A (ja) 2019-01-29 2023-10-03 記憶装置

Publications (3)

Publication Number Publication Date
JPWO2020157553A1 JPWO2020157553A1 (ja) 2020-08-06
JPWO2020157553A5 JPWO2020157553A5 (ja) 2022-11-04
JP7361730B2 true JP7361730B2 (ja) 2023-10-16

Family

ID=71841365

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2020568866A Active JP7361730B2 (ja) 2019-01-29 2019-11-18 記憶装置
JP2023171998A Pending JP2023181189A (ja) 2019-01-29 2023-10-03 記憶装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023171998A Pending JP2023181189A (ja) 2019-01-29 2023-10-03 記憶装置

Country Status (6)

Country Link
US (1) US20220085020A1 (ja)
JP (2) JP7361730B2 (ja)
KR (1) KR20210121143A (ja)
CN (1) CN113330554A (ja)
TW (1) TW202030730A (ja)
WO (1) WO2020157553A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908947B2 (en) * 2019-08-08 2024-02-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2023144652A1 (ja) * 2022-01-28 2023-08-03 株式会社半導体エネルギー研究所 記憶装置
WO2023144653A1 (ja) * 2022-01-28 2023-08-03 株式会社半導体エネルギー研究所 記憶装置
WO2023152586A1 (ja) * 2022-02-10 2023-08-17 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
WO2023156883A1 (ja) * 2022-02-18 2023-08-24 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
CN116209245A (zh) * 2022-04-25 2023-06-02 北京超弦存储器研究院 一种动态存储器及其制作方法、存储装置
WO2023223126A1 (ja) * 2022-05-16 2023-11-23 株式会社半導体エネルギー研究所 半導体装置
US11984165B2 (en) 2022-05-24 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with reduced area

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015181159A (ja) 2014-03-07 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
JP2018195794A (ja) 2017-05-19 2018-12-06 株式会社半導体エネルギー研究所 記憶装置

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8270193B2 (en) * 2010-01-29 2012-09-18 Unity Semiconductor Corporation Local bit lines and methods of selecting the same to access memory elements in cross-point arrays
US8559209B2 (en) * 2011-06-10 2013-10-15 Unity Semiconductor Corporation Array voltage regulating technique to enable data operations on large cross-point memory arrays with resistive memory elements
US7606066B2 (en) * 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7606098B2 (en) * 2006-04-18 2009-10-20 Innovative Silicon Isi Sa Semiconductor memory array architecture with grouped memory cells, and method of controlling same
US7542340B2 (en) * 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US7898893B2 (en) * 2007-09-12 2011-03-01 Samsung Electronics Co., Ltd. Multi-layered memory devices
JP2009211735A (ja) * 2008-02-29 2009-09-17 Toshiba Corp 不揮発性記憶装置
WO2010019441A1 (en) * 2008-08-14 2010-02-18 Nantero, Inc. Nonvolatile nanotube programmable logic devices and field programmable gate array
US8295073B2 (en) * 2009-01-30 2012-10-23 Unity Semiconductor Corporation Non-volatile dual port third dimensional memory
US8259520B2 (en) * 2009-03-13 2012-09-04 Unity Semiconductor Corporation Columnar replacement of defective memory cells
KR101566407B1 (ko) * 2009-03-25 2015-11-05 삼성전자주식회사 적층 메모리 소자
US11121021B2 (en) * 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US9117495B2 (en) * 2011-06-10 2015-08-25 Unity Semiconductor Corporation Global bit line pre-charge circuit that compensates for process, operating voltage, and temperature variations
US9276121B2 (en) * 2012-04-12 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6026844B2 (ja) * 2012-10-17 2016-11-16 株式会社半導体エネルギー研究所 半導体装置
US9389876B2 (en) * 2013-10-24 2016-07-12 International Business Machines Corporation Three-dimensional processing system having independent calibration and statistical collection layer
US9875789B2 (en) * 2013-11-22 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. 3D structure for advanced SRAM design to avoid half-selected issue
JP2016111677A (ja) * 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器
US20170330876A1 (en) * 2014-12-02 2017-11-16 Glenn J. Leedy Vertical system integration
WO2016099580A2 (en) * 2014-12-23 2016-06-23 Lupino James John Three dimensional integrated circuits employing thin film transistors
US10095651B2 (en) * 2015-03-10 2018-10-09 Toshiba Memory Corporation Semiconductor storage device
DE102016207737A1 (de) * 2015-05-11 2016-11-17 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen der Halbleitervorrichtung, Reifen und beweglicher Gegenstand
KR20170042121A (ko) * 2015-10-08 2017-04-18 삼성전자주식회사 파워-업 시퀀스를 제어하는 반도체 장치
KR102389077B1 (ko) * 2015-11-05 2022-04-22 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법
KR102005849B1 (ko) * 2015-11-14 2019-07-31 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법
JP6942612B2 (ja) * 2016-11-17 2021-09-29 株式会社半導体エネルギー研究所 記憶装置、半導体ウエハ、電子機器
KR102365684B1 (ko) * 2017-06-27 2022-02-21 삼성전자주식회사 메모리 소자 및 그 제조 방법
WO2019202440A1 (ja) * 2018-04-20 2019-10-24 株式会社半導体エネルギー研究所 記憶装置および電子機器
US10868025B2 (en) * 2018-11-26 2020-12-15 Sandisk Technologies Llc Three-dimensional memory device including replacement crystalline channels and methods of making the same
US11101284B2 (en) * 2018-12-18 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device containing etch stop structures and methods of making the same
WO2020217138A2 (ja) * 2019-04-26 2020-10-29 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の動作方法
JPWO2021009607A1 (ja) * 2019-07-12 2021-01-21
JP2022102917A (ja) * 2020-12-25 2022-07-07 キオクシア株式会社 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015181159A (ja) 2014-03-07 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
JP2018195794A (ja) 2017-05-19 2018-12-06 株式会社半導体エネルギー研究所 記憶装置

Also Published As

Publication number Publication date
CN113330554A (zh) 2021-08-31
KR20210121143A (ko) 2021-10-07
WO2020157553A1 (ja) 2020-08-06
TW202030730A (zh) 2020-08-16
JPWO2020157553A1 (ja) 2020-08-06
JP2023181189A (ja) 2023-12-21
US20220085020A1 (en) 2022-03-17

Similar Documents

Publication Publication Date Title
JP7361730B2 (ja) 記憶装置
JP7433250B2 (ja) 記憶装置
JP7429686B2 (ja) 半導体装置
JP7459079B2 (ja) 半導体装置
JP7391874B2 (ja) 半導体装置
US11985827B2 (en) Semiconductor device, driving method of semiconductor device, and electronic device
WO2021191734A1 (ja) 記憶装置、及び電子機器
WO2021090092A1 (ja) 記憶装置、記憶装置の動作方法、情報処理装置、情報処理システム、および電子機器
KR20220079567A (ko) 기억 장치
WO2021130591A1 (ja) 半導体装置
KR20230074757A (ko) 반도체 장치
WO2023144652A1 (ja) 記憶装置
WO2022084802A1 (ja) 半導体装置、および半導体装置の駆動方法
WO2022064318A1 (ja) 半導体装置、半導体装置の駆動方法、および電子機器
WO2024042404A1 (ja) 半導体装置
WO2023047229A1 (ja) 半導体装置、記憶装置、及び電子機器
WO2023144653A1 (ja) 記憶装置
JP7344904B2 (ja) 半導体装置
WO2024028682A1 (ja) 半導体装置及び電子機器
WO2020170069A1 (ja) エラー検出機能を有する記憶装置、半導体装置、および、電子機器
WO2023089440A1 (ja) 記憶素子、記憶装置
WO2023199182A1 (ja) 半導体装置
WO2022106956A1 (ja) 半導体装置
WO2022049448A1 (ja) 半導体装置、及び電子機器
US20220399355A1 (en) Semiconductor device and electronic device

Legal Events

Date Code Title Description
A80 Written request to apply exceptions to lack of novelty of invention

Free format text: JAPANESE INTERMEDIATE CODE: A801

Effective date: 20210618

A80 Written request to apply exceptions to lack of novelty of invention

Free format text: JAPANESE INTERMEDIATE CODE: A80

Effective date: 20210628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221026

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221026

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230912

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231003

R150 Certificate of patent or registration of utility model

Ref document number: 7361730

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150