JP2022102917A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルの閾値電圧の分布幅を拡大すること。
【解決手段】半導体記憶装置は、直列に接続された複数の第１メモリセルを含む第１ストリング、第１メモリセルで形成される第１チャネルと一部を共有する第２チャネルを形成し直列に接続された複数の第２メモリセルを含む第２ストリング、直列に接続された複数の第３メモリセルを含む第３ストリング、第３メモリセルで形成される第３チャネルと一部を共有する第４チャネルを形成し直列に接続された複数の第４メモリセルを含む第４ストリング、第１ワード線及び第２ワード線を有する。データを書き込む場合、ｋ番目の第１メモリセル及びｋ番目の第３メモリセルに接続されたｋ番目の第１ワード線に基準電圧より大きい第１電圧を供給し、ｋ番目の第２メモリセル及びｋ番目の第４メモリセルに接続されたｋ番目の第２ワード線に基準電圧より小さい第２電圧を供給する。
【選択図】図１３

Description

本開示の実施形態は半導体記憶装置に関する。

不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

特開２０１８－１６４０７０号公報 特開２０１７－１６８１６３号公報

メモリセルの閾値電圧の分布幅を拡大することを可能にする半導体記憶装置を提供する。

一実施形態に係る半導体記憶装置は、第１半導体ピラーと、断面視において、前記第１半導体ピラーに隣接する第２半導体ピラーと、前記第１半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第１メモリセルを含む第１ストリングと、前記第１半導体ピラーに対して前記第１半導体ピラーの第１側とは反対側の第２側に設けられ、直列に電気的に接続された複数の第２メモリセルを含む第２ストリングと、前記第２半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第１メモリセルを含む第３ストリングと、前記第２半導体ピラーに対して前記第２半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、前記第２ストリングに対向して設けられ、直列に電気的に接続された複数の第２メモリセルを含む第４ストリングと、前記第1ストリングの複数の第１メモリセルの各々と前記第３ストリングの複数の第１メモリセルの各々とに共通に設けられる第１ワード線と、前記第２ストリングの複数の第２メモリセルの各々と前記第４ストリングの複数の第２メモリセルの各々とに共通に設けられる第２ワード線と、前記第1ストリングのｋ番目の第１メモリセル及び前記第３ストリングのｋ番目の第１メモリセルへデータを書き込む場合、書き込み動作の第１動作において、前記第1ストリングのｋ番目の第１メモリセル及び前記第３ストリングのｋ番目の第１メモリセルに電気的に接続されたｋ番目の前記第１ワード線に基準電圧より大きい第１電圧を供給し、前記第２ストリングのｋ番目の第２メモリセル及び前記第４ストリングのｋ番目の第２メモリセルに電気的に接続されたｋ番目の前記第２ワード線に基準電圧より小さい第２電圧を供給するドライバと、を有する。

一実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。 一実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成を示す図である。 一実施形態に係るセレクトゲート線、ビット線、及びメモリピラーの平面レイアウトを示す図である。 一実施形態に係るワード線及びメモリピラーの平面レイアウトを示す図である。 図３及び図４に示す半導体記憶装置のＡ１－Ａ２切断部端面図である。 図３及び図４に示す半導体記憶装置のＢ１－Ｂ２切断部端面図である。 一実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線またはワード線の電気的接続を説明するための図である。 図５に示すメモリセルトランジスタのＣ１－Ｃ２切断部端面図である。 図８に示すメモリセルトランジスタのＤ１－Ｄ２切断部端面図である。 図８に示すメモリセルトランジスタの変形例を示す切断部端面図である。 図１０に示すメモリセルトランジスタのＥ１－Ｅ２切断部端面図である。 一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。 一実施形態に係る半導体記憶装置におけるデータ書き込み動作時における、各種信号のタイミングチャートを示す図である。 図１３に示すタイミングチャートに示す時刻Ｔ０における各種信号線に供給される電圧を説明するための、一実施形態に係る半導体記憶装置の切断部端面図である。 図１３に示すタイミングチャートに示す時刻Ｔ１における各種信号線に供給される電圧を説明するための、一実施形態に係る半導体記憶装置の切断部端面図である。 図１３に示すタイミングチャートに示す時刻Ｔ１～時刻Ｔ２における各種信号線に供給される電圧を説明するための、一実施形態に係る半導体記憶装置の切断部端面図である。 図１３に示すタイミングチャートに示す時刻Ｔ３～時刻Ｔ４における各種信号線に供給される電圧を説明するための、一実施形態に係る半導体記憶装置の切断部端面図である。 一実施形態に係るメモリセルへのデータ書き込みの順番の一例を示す図である。 一実施形態に係る半導体記憶装置におけるデータ書き込み動作時における、各種信号のタイミングチャートの第１の変形例（変形例１）を示す図である。 図１９に示すタイミングチャートに示す時刻Ｔ１における各種信号線に供給される電圧を説明するための、一実施形態に係る半導体記憶装置の切断部端面図である。 図１９に示すタイミングチャートに示す時刻Ｔ１～時刻Ｔ２における各種信号線に供給される電圧を説明するための、一実施形態に係る半導体記憶装置の切断部端面図である。 一実施形態に係る半導体記憶装置におけるデータ書き込み動作時における、各種信号のタイミングチャートの第２の変形例（変形例２）を示す図である。 図２２に示すタイミングチャートに示す時刻Ｔ１における各種信号線に供給される電圧を説明するための、一実施形態に係る半導体記憶装置の切断部端面図である。 図２２に示すタイミングチャートに示す時刻Ｔ１～時刻Ｔ２における各種信号線に供給される電圧を説明するための、一実施形態に係る半導体記憶装置の切断部端面図である。 一実施形態に係る半導体記憶装置におけるデータ書き込み動作時における、各種信号のタイミングチャートを示す図である。 図２５に示すタイミングチャートに示す時刻Ｔ０における各種信号線に供給される電圧を説明するための、一実施形態に係る半導体記憶装置の切断部端面図である。 図２５に示すタイミングチャートに示す時刻Ｔ１における各種信号線に供給される電圧を説明するための、一実施形態に係る半導体記憶装置の切断部端面図である。 図２５に示すタイミングチャートに示す時刻Ｔ１～時刻Ｔ２における各種信号線に供給される電圧を説明するための、一実施形態に係る半導体記憶装置の切断部端面図である。 図２５に示すタイミングチャートに示す時刻Ｔ３～時刻Ｔ４における各種信号線に供給される電圧を説明するための、一実施形態に係る半導体記憶装置の切断部端面図である。 一実施形態に係るメモリセルへのデータ書き込みの順番の一例を示す図である。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一、または類似する機能および構成を有する構成要素については、共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字（、例えば、アルファベットの大文字または小文字）を付して区別する。

以下の説明では、信号Ｘ＜ｎ：０＞（ｎは自然数）とは、（ｎ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｎ＞の集合を意味する。構成要素Ｙ＜ｎ：０＞とは、信号Ｘ＜ｎ：０＞の入力または出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｎ＞の集合を意味する。

＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。

＜１．構成例＞
＜１－１．メモリシステム＞
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。一実施形態に係る半導体記憶装置１を含むメモリシステム３の構成は図１に示す構成に限定されない。

図１に示すように、メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含む。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ＳＤＴＭカードのようなメモリカード等である。メモリシステム３は、ホストデバイス（図示は省略）を含んでもよい。

半導体記憶装置１は、例えば、メモリコントローラ２に接続し、メモリコントローラ２を用いて制御される。メモリコントローラ２は、例えば、ホストデバイスから半導体記憶装置１の動作に必要な命令を受信し、当該命令を半導体記憶装置１に送信する。メモリコントローラ２は、当該命令を半導体記憶装置１に送信し、半導体記憶装置１からのデータの読み出し、半導体記憶装置１へのデータの書込み、または半導体記憶装置１のデータの消去を制御する。一実施形態において、半導体記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。

＜１－２．半導体記憶装置の構成＞
図１に示すように、半導体記憶装置１は、メモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）２１、入出力回路（ｉｎｐｕｔ/ｏｕｔｐｕｔ）２２、ロジック制御回路（ｌｏｇｉｃ ｃｏｎｔｒｏｌ）２３、シーケンサ（ｓｅｑｕｅｎｃｅｒ）２４、レジスタ（ｒｅｇｉｓｔｅｒ）２５、レディ／ビジー制御回路（ｒｅａｄｙ/ｂｕｓｙ ｃｉｒｃｕｉｔ）２６、電圧生成回路（ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ）２７、ドライバセット（ｄｒｉｖｅｒ ｓｅｔ）２８、ロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）２９、センスアンプ（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）７０、入出力用パッド群７１、及びロジック制御用パッド群７２を含む。半導体記憶装置１では、書き込みデータＤＡＴをメモリセルアレイ２１に記憶させる書き込み動作、読み出しデータＤＡＴをメモリセルアレイ２１から読み出す読み出し動作等の、各種動作が実行される。一実施形態に係る半導体記憶装置１の構成は図１に示す構成に限定されない。

メモリセルアレイ２１は、例えば、センスアンプ７０、ロウデコーダ２９、およびドライバセット２８と接続される。メモリセルアレイ２１は、ブロックＢＬＫＯ、ＢＬＫ１、・・・、ＢＬＫｎ（ｎは１以上の整数）を含む。詳細は後述するが、ブロックＢＬＫの各々は、複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、・・・）を含む。メモリグループＭＧの各々は、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含む。ブロックＢＬＫは、例えばデータの消去単位となる。同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴ（図２）の保持するデータは、一括して消去される。

半導体記憶装置１では、例えば、ＴＬＣ（Ｔｒｉｐｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ）方式またはＱＬＣ（Ｑｕａｄｒｕｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式を適用可能である。ＴＬＣ方式では、各メモリセルに３ビットのデータが保持され、ＱＬＣ方式では、各メモリセルに４ビットのデータが保持される。なお、各メモリセルに２ビット以下のデータが保持されてもよく、５ビット以上のデータが保持されてもよい。

入出力回路２２は、例えば、レジスタ２５、ロジック制御回路２３、およびセンスアンプ７０に接続される。入出力回路２２は、メモリコントローラ２と半導体記憶装置１との間で、データ信号ＤＱ＜７：０＞の送受信を制御する。

データ信号ＤＱ＜７：０＞は、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置１とメモリコントローラ２との間で送受信されるデータの実体であり、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ、およびステータス情報ＳＴＳ等を含む。コマンドＣＭＤは、例えば、ホストデバイス（メモリコントローラ２）から半導体記憶装置１に送信される命令を実行するための命令を含む。データＤＡＴは、半導体記憶装置１への書き込みデータＤＡＴまたは半導体記憶装置１からの読み出しデータＤＡＴを含む。アドレス情報ＡＤＤは、例えば、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを選択するためのカラムアドレスおよびロウアドレスを含む。ステータス情報ＳＴＳは、例えば、書き込み動作および読み出し動作に関する半導体記憶装置１のステータスに関する情報を含む。

より具体的には、入出力回路２２は、入力回路および出力回路を備え、入力回路および出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ２から、書き込みデータＤＡＴ、アドレス情報ＡＤＤ、およびコマンドＣＭＤを受信する。入力回路は、受信した書き込みデータＤＡＴをセンスアンプ７０に送信し、受信したアドレス情報ＡＤＤおよびコマンドＣＭＤをレジスタ２５に送信する。一方、出力回路は、レジスタ２５からステータス情報ＳＴＳを受け取り、センスアンプ７０から読み出しデータＤＡＴを受け取る。出力回路は、受け取ったステータス情報ＳＴＳおよび読み出しデータＤＡＴを、メモリコントローラ２に送信する。

ロジック制御回路２３は、例えば、メモリコントローラ２及びシーケンサ２４に接続される。ロジック制御回路２３は、メモリコントローラ２から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、およびライトプロテクト信号ＷＰｎを受信する。ロジック制御回路２３は、受信される信号に基づいて、入出力回路２２およびシーケンサ２４を制御する。

チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブル（有効）にするための信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱがコマンドＣＭＤであることを入出力回路２２に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱがアドレス情報ＡＤＤであることを入出力回路２２に通知するための信号である。ライトイネーブル信号ＷＥｎおよびリードイネーブル信号ＲＥｎはそれぞれ、例えばデータ信号ＤＱの入力および出力を入出力回路２２に対して命令するための信号である。ライトプロテクト信号ＷＰｎは、データの書き込みおよび消去の禁止を半導体記憶装置１に指示するための信号である。

シーケンサ２４は、例えば、レディ／ビジー制御回路２６、センスアンプ７０、およびドライバセット２８に接続される。シーケンサ２４は、コマンドレジスタに保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ２４は、センスアンプ７０、ロウデコーダ２９、電圧生成回路２７、およびドライバセット２８等を制御して、書き込み動作および読み出し動作等の各種動作を実行する。

レジスタ２５は、例えば、ステータスレジスタ（図示は省略）、アドレスレジスタ（図示は省略）、コマンドレジスタ（図示は省略）などを含む。ステータスレジスタは、シーケンサ２４からステータス情報ＳＴＳを受信し、保持し、当該ステータス情報ＳＴＳを、シーケンサ２４の指示に基づいて入出力回路２２に送信する。アドレスレジスタは、入出力回路２２からアドレス情報ＡＤＤを受信し、保持する。アドレスレジスタは、アドレス情報ＡＤＤ中のカラムアドレスをセンスアンプ７０に送信し、アドレス情報ＡＤＤ中のロウアドレスをロウデコーダ２９に送信する。コマンドレジスタは、入出力回路２２からコマンドＣＭＤを受信し、保持し、コマンドＣＭＤをシーケンサ２４に送信する。

レディ／ビジー制御回路２６は、シーケンサ２４による制御に従ってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態にあるか、または命令を受け付けないビジー状態にあるかを通知するための信号である。

電圧生成回路２７は、例えば、ドライバセット２８等に接続される。電圧生成回路２７は、シーケンサ２４による制御に基づいて、書き込み動作および読み出し動作等に使用される電圧を生成し、生成した電圧をドライバセット２８に供給する。

ドライバセット２８は、例えば、偶数ワード線ドライバ（Ｅｖｅｎ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）２８Ａ（図７）、及び奇数ワード線ドライバ（Ｏｄｄ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）２８Ｂ（図７）を含む。ドライバセット２８は、メモリセルアレイ２１、センスアンプ７０、およびロウデコーダ２９に接続される。ドライバセット２８は、電圧生成回路２７から供給される電圧に基づいて、例えば、読み出し動作および書き込み動作等の各種動作でセレクトゲート線ＳＧＤ（図２）、ワード線ＷＬ（図２）およびソース線ＳＬ（図２）等に印加する各種電圧を生成する。ドライバセット２８は、生成した電圧を、偶数ワード線ドライバ２８Ａ、奇数ワード線ドライバ２８Ｂ、センスアンプ７０、ロウデコーダ２９、ソース線ＳＬなどに供給する。

ロウデコーダ２９は、アドレスレジスタからロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダ２９は、当該デコードの結果に基づいて、読み出し動作および書き込み動作等の各種動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダ２９は、当該選択したブロックＢＬＫに、ドライバセット２８から供給される電圧を供給可能である。

センスアンプ７０は、例えば、アドレスレジスタからカラムアドレスを受信し、受信したカラムアドレスをデコードする。また、センスアンプ７０は、当該デコードの結果に基づいて、メモリコントローラ２とメモリセルアレイ２１との間でのデータＤＡＴの送受信動作を実行する。センスアンプ７０は、例えば、ビット線毎に設けられたセンスアンプユニット（図示は省略）を含む。センスアンプ７０は、センスアンプユニットを用いて、ビット線ＢＬに電圧を供給することを可能にする。例えば、センスアンプ７０は、センスアンプユニットを用いて、ビット線に電圧を供給することができる。また、センスアンプ７０は、メモリセルアレイ２１から読み出されたデータをセンスし、読み出しデータＤＡＴを生成し、生成した読み出しデータＤＡＴを、入出力回路２２を介してメモリコントローラ２に送信する。また、センスアンプ７０は、メモリコントローラ２から入出力回路２２を介して書き込みデータＤＡＴを受信し、受信した書き込みデータＤＡＴを、メモリセルアレイ２１に送信する。

入出力用パッド群７１は、メモリコントローラ２から受信するデータ信号ＤＱ＜７：０＞を入出力回路２２に送信する。入出力用パッド群７１は、入出力回路２２から受信するデータ信号ＤＱ＜７：０＞をメモリコントローラ２に送信する。

ロジック制御用パッド群７２は、メモリコントローラ２から受信するチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎをロジック制御回路２３に転送する。ロジック制御用パッド群７２は、レディ／ビジー制御回路２６から受信するレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に転送する。

＜１－３．メモリセルアレイ＞
図２は、図１に示したメモリセルアレイ２１の回路構成の一例である。図２は、メモリセルアレイ２１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成を示す図である。例えば、メモリセルアレイ２１に含まれる複数のブロックＢＬＫの各々は、図２に示す回路構成を有する。一実施形態に係るメモリセルアレイ２１の構成は図２に示す構成に限定されない。図２の説明において、図１と同一、または類似する構成の説明は省略されることがある。

図２に示すように、ブロックＢＬＫは、複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、ＭＧ３）を含む。本実施形態において、書き込み動作および読み出し動作は、メモリグループＭＧ（ページ）を単位として実行される。メモリグループＭＧの各々は、複数のＮＡＮＤストリング５０を含む。例えば、メモリグループＭＧ０及びＭＧ２は、複数のＮＡＮＤストリング５０ｅを含み、メモリグループＭＧ１及びＭＧ３は、複数のＮＡＮＤストリング５０ｏを含む。

ＮＡＮＤストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。

メモリグループＭＧの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、…）に接続される。セレクトゲート線ＳＧＤは、ロウデコーダ２９によって独立に制御される。また、偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、…）の各々における選択トランジスタＳＴ２のゲートは、例えば、偶数セレクトゲート線ＳＧＳｅに接続され、奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、…）の各々における選択トランジスタＳＴ２のゲートは、例えば奇数セレクトゲート線ＳＧＳｏに接続される。偶数セレクトゲート線ＳＧＳｅ及び奇数セレクトゲート線ＳＧＳｏは、例えば、互いに接続され、同様に制御されて良く、それぞれ独立に設けられ、独立に制御可能であっても良い。

同一のブロックＢＬＫ内のメモリグループＭＧｅに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ７）に共通に接続される。同一のブロックＢＬＫ内のメモリグループＭＧｏに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ７）に共通に接続される。セレクトゲート線ＷＬｅ及びセレクトゲート線ＷＬｏは、ロウデコーダ２９によって独立に制御される。

メモリセルアレイ２１内において同一列にあるＮＡＮＤストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）に共通に接続される。すなわち、ビット線ＢＬは、複数のメモリグループＭＧ間でＮＡＮＤストリング５０を共通に接続される。複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。ソース線ＳＬは、例えば、ドライバセット２８に電気的に接続され、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７またはドライバセット２８から電圧を供給される。また、一実施形態に係る半導体記憶装置１は、複数のソース線ＳＬを備えてもよい。例えば、複数のソース線ＳＬのそれぞれは、ドライバセット２８に電気的に接続され、複数のソース線ＳＬのそれぞれは、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７またはドライバセット２８から互いに異なる電圧を供給されてもよい。

メモリグループＭＧは、異なるビット線ＢＬに接続され、かつ、同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング５０を複数含む。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のメモリグループＭＧを複数含む。メモリセルアレイ２１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ２１内において、上述したセレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤがソース線層の上方に積層され、メモリセルトランジスタＭＴが三次元に積層される。

＜１－４．メモリセルアレイの平面レイアウト＞
図３は、あるブロックＢＬＫのソース線層に平行な面内（ＸＹ平面）における、セレクトゲート線ＳＧＤの平面レイアウトを示す図である。図３に示すように、一実施形態に係る半導体記憶装置１では、例えば、１つのブロックＢＬＫ内にセレクトゲート線ＳＧＤが４つ含まれる。一実施形態に係るセレクトゲート線ＳＧＤの平面レイアウトは図３に示すレイアウトに限定されない。図３の説明において、図１及び図２と同一、または類似する構成の説明は省略されることがある。

図３に示すように、一実施形態に係る半導体記憶装置１では、例えば、Ｘ方向に延びる３つの配線層１０－０ａ、１０－０ｂ、１０－０ｃは、Ｙ方向に延びる第１接続部（１ｓｔ ｃｏｎｎｅｃｔ）１０－０ｄを用いて接続される。配線層１０－０ａ、１０－０ｃはＹ方向の両端に位置する。配線層１０－０ａと配線層１０－０ｂとは、他の１つの配線層（配線層１０－１ａ）を挟んでＹ方向に隣接している。第１接続部１０－０ｄはＸ方向の一端に位置する。３つの配線層１０－０ａ、１０－０ｂ、１０－０ｃがセレクトゲート線ＳＧＤ０として機能する。一実施形態では、例えば、Ｙ方向はＸ方向に直交、または略直交する方向である。

Ｘ方向に延びる配線層１０－１ａ、１０－１ｂは、Ｙ方向に延びる第２接続部（２ｎｄ ｃｏｎｎｅｃｔ）１０－１ｄを用いて接続される。配線層１０－１ａは、配線層１０－０ａ、１０－０ｂの間に位置する。配線層１０－１ｂは、配線層１０－０ｂと他の１つの配線層（配線層１０－２ａ）との間に位置する。第２接続部１０－１ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－１ａ、１０－１ｂがセレクトゲート線ＳＧＤ１として機能する。

Ｘ方向に延びる配線層１０－２ａ、１０－２ｂは、Ｙ方向に延びる第１接続部１０－２ｄによって接続される。同様に、Ｘ方向に延びる配線層１０－３ａ、１０－３ｂは、Ｙ方向に延びる第２接続部１０－３ｄによって接続される。配線層１０－２ａは、配線層１０－１ｂと配線層１０－３ａとの間に位置する。配線層１０－３ａは、配線層１０－２ａと配線層１０－２ｂとの間に位置する。配線層１０－２ｂは、配線層１０－３ａと配線層１０－３ｂとの間に位置する。配線層１０－３ｂは、配線層１０－２ｂと配線層１０－０ｃとの間に位置する。第１接続部１０－２ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側の一端に位置する。第２接続部１０－３ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－２ａ、１０－２ｂがセレクトゲート線ＳＧＤ２として機能する。２つの配線層１０－３ａ、１０－３ｂがセレクトゲート線ＳＧＤ３として機能する。

一実施形態は、各々の配線層が第１接続部１０－０ｄ、１０－２ｄ、又は第２接続部１０－１ｄ、１０－３ｄを用いて接続された構成を例示するが、この構成に限定されない。例えば、各々の配線層が独立しており、配線層１０－０ａ、１０－０ｂ、１０－０ｃに同じ電圧が供給され、配線層１０－１ａ、１０－１ｂに同じ電圧が供給され、配線層１０－２ａ、１０－２ｂに同じ電圧が供給され、配線層１０－３ａ、１０－３ｂに同じ電圧が供給されるように制御される。

配線層１０－０ａ、１０－０ｂ、１０－０ｃに隣接するメモリピラーＭＰを含むメモリグループＭＧをＭＧ０と呼ぶ。配線層１０－１ａ、１０－１ｂに隣接するメモリピラーＭＰを含むメモリグループＭＧをＭＧ１と呼ぶ。配線層１０－２ａ、１０－２ｂに隣接するメモリピラーＭＰを含むメモリグループＭＧをＭＧ２と呼ぶ。配線層１０－３ａ、１０－３ｂに隣接するメモリピラーＭＰを含むメモリグループＭＧをＭＧ３と呼ぶ。

ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０は絶縁される。隣り合う配線層１０を絶縁する領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えばソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域が絶縁膜（図示は省略）を用いて埋め込まれている。また、メモリセルアレイ２１内には、例えば、図３に示すブロックＢＬＫがＹ方向に複数配置される。ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０と同様に、Ｙ方向で隣り合うブロックＢＬＫの間は、絶縁膜（図示は省略）を用いて埋め込まれており、Ｙ方向で隣り合うブロックＢＬＫ間も絶縁される。隣り合うブロックＢＬＫを絶縁する領域を、スリットＳＬＴ１と呼ぶ。スリットＳＬＴ２と同様に、スリットＳＬＴ１では、絶縁膜が、ソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域を、埋め込んでいる。

Ｙ方向で隣り合う配線層１０間には、複数のメモリピラーＭＰ（ＭＰ０～ＭＰ１５）が設けられる。複数のメモリピラーＭＰはメモリセル部（ｍｅｍｏｒｙ ｃｅｌｌ）に設けられる。複数のメモリピラーＭＰの各々はＺ方向に沿って設けられる。一実施形態では、例えば、Ｚ方向は、ＸＹ方向に直交、または略直交する方向であり、ソース線層に平行なに対して垂直、または略垂直な方向である。

具体的には、配線層１０－０ａ、１０－１ａの間にはメモリピラーＭＰ４、ＭＰ１２が設けられる。配線層１０－１ａ、１０－０ｂの間にはメモリピラーＭＰ０、ＭＰ８が設けられる。配線層１０－０ｂ、１０－１ｂの間にはメモリピラーＭＰ５、ＭＰ１３が設けられる。配線層１０－１ｂ、１０－２ａの間にはメモリピラーＭＰ１、ＭＰ９が設けられる。配線層１０－２ａ、１０－３ａの間にはメモリピラーＭＰ６、ＭＰ１４が設けられる。配線層１０－３ａ、１０－２ｂの間にはメモリピラーＭＰ２、ＭＰ１０が設けられる。配線層１０－２ｂ、１０－３ｂの間にはメモリピラーＭＰ７、ＭＰ１５が設けられる。配線層１０－３ｂ、１０－０ｃの間にはメモリピラーＭＰ３、ＭＰ１１が設けられる。

メモリピラーＭＰは、選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴを形成する構造体である。メモリピラーＭＰの詳細な構造は後述する。

メモリピラーＭＰ０～ＭＰ３は、Ｙ方向に沿って配置される。メモリピラーＭＰ８～ＭＰ１１は、メモリピラーＭＰ０～ＭＰ３にＸ方向で隣り合う位置において、Ｙ方向に沿って配置される。すなわち、メモリピラーＭＰ０～ＭＰ３と、メモリピラーＭＰ８～ＭＰ１１とが並行に配置される。

メモリピラーＭＰ４～ＭＰ７及びメモリピラーＭＰ１２～ＭＰ１５は、それぞれＹ方向に沿って配置される。メモリピラーＭＰ４～ＭＰ７は、Ｘ方向において、メモリピラーＭＰ０～ＭＰ３とメモリピラーＭＰ８～ＭＰ１１との間に位置する。メモリピラーＭＰ１２～ＭＰ１５は、Ｘ方向において、メモリピラーＭＰ４～ＭＰ７と共にメモリピラーＭＰ８～ＭＰ１１を挟むように位置する。すなわち、メモリピラーＭＰ４～ＭＰ７と、メモリピラーＭＰ１２～ＭＰ１５とが並行に配置される。

メモリピラーＭＰ０～ＭＰ３の上方には、２つのビット線ＢＬ０及びＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ１及びＭＰ２に共通に接続される。ビット線ＢＬ１はメモリピラーＭＰ０及びＭＰ３に共通に接続される。メモリピラーＭＰ４～ＭＰ７の上方には、２つのビット線ＢＬ２及びＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ４及びＭＰ５に共通に接続される。ビット線ＢＬ３はメモリピラーＭＰ６及びＭＰ７に共通に接続される。

メモリピラーＭＰ８～ＭＰ１１の上方には、２つのビット線ＢＬ４及びＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ９及びＭＰ１０に共通に接続される。メモリピラーＭＰ１２～ＭＰ１５の上方には、２つのビット線ＢＬ６及びＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ１２及びＭＰ１３に共通に接続される。ビット線ＢＬ７はメモリピラーＭＰ１４及びＭＰ１５に共通に接続される。

上述のように、メモリピラーＭＰは、Ｙ方向において２つの配線層１０を跨ぐ位置に設けられ、複数のスリットＳＬ２のうち、いずれかのスリットＳＬＴ２の一部に埋め込まれるように設けられる。また、Ｙ方向で隣り合うメモリピラーＭＰ間には１つのスリットＳＬＴ２が設けられる。

なお、スリットＳＬＴ１を挟んで隣り合う配線層１０－０ａと配線層１０－０ｂとの間には、メモリピラーＭＰは設けられない。

図４は、ＸＹ平面におけるワード線ＷＬの平面レイアウトを示す図である。図４に示すレイアウトは、図３の１ブロック分の領域のレイアウトに対応し、図３に示す配線層１０よりも下層に設けられる配線層１１のレイアウトである。一実施形態に係るワード線ＷＬの平面レイアウトは図４に示すレイアウトに限定されない。図４の説明において、図１～図３と同一、または類似する構成の説明は省略されることがある。

図４に示すように、Ｘ方向に延びる９個の配線層１１（配線層１１－０～１１－７、但し配線層１１－０は配線層１１－０ａと配線層１１－０ｂとを含む）が、Ｙ方向に沿って配置される。各配線層１１－０～１１－７は、Ｚ方向に対して各配線層１０－０～１０－７の下層に配置される。配線層１１－０～１１－７と配線層１０－０～１０－７との間には、絶縁膜が設けられ、配線層１１－０～１１－７と配線層１０－０～１０－７とは互いに絶縁される。

各配線層１１は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０～ＷＬ６もワード線ＷＬ７と同様の構成及び機能を有する。図４に示す例では、配線層１１－０ａ、１１－２、１１－４、１１－６、及び１１－０ｂがワード線ＷＬｅ７として機能する。配線層１１－０ａ、１１－２、１１－４、１１－６、及び１１－０ｂは、Ｙ方向に延びる第１接続部１１－８を用いて接続される。第１接続部（１ｓｔ ｃｏｎｎｅｃｔ）１１－８はＸ方向の一端に設けられる。第１接続部１１－８において、配線層１１－０ａ、１１－２、１１－４、１１－６、及び１１－０ｂは、ロウデコーダ２９に接続される。一実施形態では、第１接続部１１－８及び配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂをまとめて配線層１１ｅと呼ぶ場合がある。

また、配線層１１－１、１１－３、１１－５、及び１１－７が、ワード線ＷＬｏ７として機能する。配線層１１－１、１１－３、１１－５、及び配線層１１－７は、Ｙ方向に延びる第２接続部（２ｎｄ ｃｏｎｎｅｃｔ）１１－９を用いて接続される。第２接続部１１－９は、Ｘ方向において第１接続部１１－８の反対側の他端に設けられる。第２接続部１１－９において、配線層１１－１、１１－３、１１－５、１１－７は、ロウデコーダ２９に接続される。一実施形態では、第２接続部１１－９及び配線層１１－１、１１－３、１１－５、１１－７をまとめて配線層１１ｏと呼ぶ場合がある。

メモリセル部が第１接続部１１－８と第２接続部１１－９との間に設けられる。メモリセル部（ｍｅｍｏｒｙ ｃｅｌｌ）では、Ｙ方向で隣り合う配線層１１は、図３に示すスリットＳＬＴ２によって離隔される。また、Ｙ方向で隣り合うブロックＢＬＫ間の配線層１１は、スリットＳＬＴ２と同様に、スリットＳＬＴ１によって離隔される。メモリセル部は、図３と同様に、メモリピラーＭＰ０～ＭＰ１５を含む。

セレクトゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ６は、図４に示すワード線ＷＬ７と同様の構成を有する。

＜１－５．メモリセルアレイの切断部端面構造＞
図５は、図６に示すＡ１－Ａ２切断部端面を示す図である。一実施形態に係るブロックＢＬＫの切断部端面は図５に示す切断部端面に限定されない。図５の説明において、図１～図４と同一、または類似する構成の説明は省略されることがある。

図５に示すように、配線層１２が、Ｚ方向に沿ってソース線層１３の上方に設けられる。ソース線層１３はソース線ＳＬとして機能する。なお、配線層１２は、図５に示すソース線層１３の代わりに、半導体基板におけるｐ型ウェル（ｐ－ｗｅｌｌ）領域上に設けられてもよい。この場合、ソース線ＳＬは、半導体基板におけるｐ型ウェル領域と電気的に接続される。配線層１２はセレクトゲート線ＳＧＳとして機能する。８層の配線層１１が、Ｚ方向に沿って配線層１２の上方に積層される。配線層１１は、ワード線ＷＬとして機能する。また、８層の配線層１１は、ワード線ＷＬ０～ＷＬ７に１対１で対応する。図４がワード線ＷＬとして機能する配線層１１の平面レイアウトを示す図であり、図３がセレクトゲート線ＳＧＤとして機能する配線層１０の平面レイアウトを示す図である。セレクトゲート線ＳＧＳとして機能する配線層１２の平面レイアウトは、例えば、図３に示すセレクトゲート線ＳＧＤとして機能する配線層１０を、セレクトゲート線ＳＧＳとして機能する配線層１２に置き換えたレイアウトである。

配線層１２は、偶数セレクトゲート線ＳＧＳｅ又は奇数偶数セレクトゲート線ＳＧＳｏとして機能する。偶数セレクトゲート線ＳＧＳｅと奇数偶数セレクトゲート線ＳＧＳｏとは、スリットＳＹ２を介して、Ｙ方向に交互に配置される。Ｙ方向に隣接する偶数セレクトゲート線ＳＧＳｅと奇数偶数セレクトゲート線ＳＧＳｏとの間にはメモリピラーＭＰが設けられる。

配線層１１は、偶数ワード線ＷＬｅ又は奇数ワード線ＷＬｏとして機能する。偶数ワード線ＷＬｅ、奇数ＷＬｏは、スリットＳＹ２を介して、Ｙ方向に交互に配置される。Ｙ方向に隣接するワード線ＷＬｅ、ＷＬｏの間にはメモリピラーＭＰが設けられる。メモリピラーＭＰとワード線ＷＬｅとの間、及びメモリピラーＭＰとワード線ＷＬｏとの間には後述するメモリセルが設けられる。

Ｙ方向で隣り合うブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。上述の通り、スリットＳＬＴ１には絶縁層が設けられる。しかし、導電体を用いて形成されるコンタクトプラグまたは溝状構造体が絶縁体であるスリットＳＬＴ１内に設けられても良い。導電体を用いて形成されるコンタクトプラグまたは溝状構造体がスリットＳＬＴ１内に設けられた場合、ソース線層１３内に電圧を印加することができる。なお、スリットＳＬＴ１のＹ方向に沿った幅は、スリットＳＬＴ２のＹ方向に沿った幅よりも大きい。

図３および図５に示すように、メモリピラーＭＰは、ビット線ＢＬと電気的に接続される。例えば、メモリピラーＭＰ０とビット線ＢＬ１は、コンタクトプラグ１６を介して接続される。また、メモリピラーＭＰ１とビット線ＢＬ０が、コンタクトプラグ１６を介して接続され、メモリピラーＭＰ２とビット線ＢＬ１が、コンタクトプラグ１６を介して接続され、メモリピラーＭＰ３とビット線ＢＬ０が、コンタクトプラグ１６を介して接続される。同様に、メモリピラーＭＰ４～ＭＰ７の各々はビット線ＢＬ２又はＢＬ３と接続され、メモリピラーＭＰ８～ＭＰ１１はビット線ＢＬ４又はＢＬ５と接続され、メモリピラーＭＰ１２～ＭＰ１５はビット線ＢＬ６又はＢＬ７と接続される。

図６は、図３に示す半導体記憶装置のＢ１－Ｂ２切断部端面を示す図である。一実施形態に係るブロックＢＬＫの切断部端面は図６に示す切断部端面に限定されない。図６の説明において、図１～図５と同一、または類似する構成の説明は省略されることがある。ソース線層１３、配線層１２、配線層１１、及び配線層１０の積層構造、メモリセル部の構成は図５を用いて説明した通りであるから、ここでの説明は省略する。なお、図６では、Ｂ１－Ｂ２切断部端面の奥行き方向に存在する構成が点線で描かれている。

図６に示すように、第１接続領域（１ｓｔ ｃｏｎｎｅｃｔ）１７ｄでは、配線層１０、配線層１１、及び配線層１２が、例えば、階段状に設けられ、ソース線層１３から引き出されている。すなわち、ＸＹ平面で見た場合、配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面が第１接続領域１７ｄにおいて露出される。第１接続領域１７ｄにおいて露出された配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面に、コンタクトプラグ１７が設けられる。コンタクトプラグ１７は金属配線層１８に接続される。例えば、金属配線層１８を用いて、偶数番目のセレクトゲート線ＳＧＤ０及びＳＧＤ２として機能する配線層１０、偶数ワード線ＷＬｅとして機能する配線層１１、及び偶数セレクトゲート線ＳＧＳｅとして機能する配線層１２が、ロウデコーダ２９（図１）を介して、偶数ワード線ドライバ２８Ａ及びに電気的に接続される。

第１接続領域１７ｄと同様に、第２接続領域（２ｎｄ ｃｏｎｎｅｃｔ）１９ｄでは、配線層１０、配線層１１、及び配線層１２が、例えば、階段状に設けられ、ソース線層１３から引き出されている。ＸＹ平面で見た場合、配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面が第２接続領域１９ｄにおいて露出される。第２接続領域１９ｄにおいて露出された配線層１０の端部の上面、８層の配線層１１及び配線層１２のそれぞれの端部上面上に、コンタクトプラグ１９が設けられ、コンタクトプラグ１９は金属配線層２０に接続される。例えば、金属配線層２０を用いて、奇数番目のセレクトゲート線ＳＧＤ１及びＳＧＤ３、奇数ワード線ＷＬｏとして機能する配線層１１、及び奇数セレクトゲート線ＳＧＳｏとして機能する配線層１２が、ロウデコーダ２９（図１を介して、奇数ワード線ドライバ２８Ｂに電気的に接続される。

配線層１０は、第１接続領域１７ｄの代わりに第２接続領域１９ｄを介してロウデコーダ２９、または、偶数ワード線ドライバ２８Ａ及び奇数ワード線ドライバ２８Ｂに電気的に接続されても良く、第１接続領域１７ｄ及び第２接続領域１９ｄの両方を介してロウデコーダ２９、または、偶数ワード線ドライバ２８Ａ及び奇数ワード線ドライバ２８Ｂに電気的に接続されても良い。

図７は、一実施形態に係る電圧生成回路２７、ドライバセット２８、セレクトゲート線ＳＧＤまたはワード線ＷＬの電気的接続を説明するための図である。一実施形態に係る電圧生成回路２７、ドライバセット２８、セレクトゲート線ＳＧＤまたはワード線ＷＬの電気的接続は図７に示す面に限定されない。図７の説明において、図１～図６と同一、または類似する構成の説明は省略されることがある。

図７に示すように、偶数ワード線ＷＬｅとして機能する配線層１１は偶数ワード線ドライバ２８Ａに接続され、奇数ワード線ＷＬｏとして機能する配線層１１は奇数ワード線ドライバ２８Ｂに電気的に接続されてもよい。上述の通り、偶数ワード線ドライバ２８Ａ、及び奇数ワード線ドライバ２８Ｂは、ドライバセット２８に含まれる。ドライバセット２８は、電圧生成回路２７に電気的に接続される。偶数ワード線ドライバ２８Ａ、及び奇数ワード線ドライバ２８Ｂは、電圧生成回路２７から供給される電圧を用いて各種電圧を生成し、偶数ワード線ドライバ２８Ａは生成した電圧を偶数ワード線ＷＬｅに供給し、奇数ワード線ドライバ２８Ｂは、生成した電圧を奇数ワード線ＷＬｏに供給してもよい。

＜１－６．メモリピラーＭＰ及びメモリセルトランジスタＭＴの切断部端面構造＞
＜１－６－１．第１の例＞
図８は一実施形態に係るメモリセルトランジスタのＣ１－Ｃ２切断部端面を示す図であり、図９は図８に示すメモリセルトランジスタのＤ１－Ｄ２切断部端面を示す図である。図８及び図９は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第１の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、絶縁膜である。一実施形態に係るメモリセルトランジスタの第１の例は図８及び図９に示す構造に限定されない。図８及び図９の説明において、図１～図７と同一、または類似する構成の説明は省略されることがある。

図８及び図９に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層３０、半導体層３１、及び絶縁層３２～３４を含む。絶縁層３０は、例えばシリコン酸化膜を用いて形成される。半導体層３１は、絶縁層３０の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１は、例えば多結晶シリコン層を用いて形成される。半導体層３１は、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で分離されず、連続して設けられる。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。

上述の通り、半導体層３１は、対向する２つのメモリセルトランジスタＭＴ間で連続している。したがって、対向する２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。具体的には、図８及び図９において、互いに対向する左側のメモリセルトランジスタＭＴ（第１メモリセル）及び右側のメモリセルトランジスタＭＴ（第２メモリセル）において、第１メモリセルで形成されるチャネル（第１チャネル）及び第２メモリセルで形成されるチャネル（第２チャネル）は、メモリピラーＭＰの一部を共有する。ここで、２つのチャネルがメモリピラーＭＰの一部を共有するとは、２つのチャネルが同一のメモリピラーＭＰに形成され、且つ、２つのチャネルが一部重なっていることを意味する。一実施形態では、上記の構成を、２つのメモリセルトランジスタＭＴがチャネル共有する、又は２つのメモリセルトランジスタＭＴが対向する、という場合がある。

絶縁層３２は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。絶縁層３３は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えばシリコン窒化膜を用いて形成される。絶縁層３４は、絶縁層３３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えばシリコン酸化膜を用いて形成される。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層３７が埋め込まれる。絶縁層３７は、例えばシリコン酸化膜を用いて形成される。

一実施形態に係るメモリピラーＭＰの周囲には、例えばＡｌＯ層３５が設けられる。ＡｌＯ層３５の周囲には、例えばバリアメタル層３６が設けられる。バリアメタル層３６は、例えばＴｉＮ膜を用いて形成される。バリアメタル層３６の周囲には、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンを材料とした膜を用いて形成される。

一実施形態に係る１つのメモリピラーＭＰは、Ｙ方向に沿って２つのメモリセルトランジスタＭＴを含む。１つのメモリピラーＭＰと同様に、選択トランジスタＳＴ１及びＳＴ２も、Ｙ方向に沿って２つのトランジスタを含む。

＜１－６－２．第２の例＞
図１０は図８に示すメモリセルトランジスタの変形例を示す図であり、図５に示すメモリセルトランジスタのＣ１－Ｃ２切断部端面を示す図である。図１１は図１０に示すメモリセルトランジスタのＥ１－Ｅ２切断部端面を示す図である。図１０及び図１１は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第２の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、導電膜である。一実施形態に係るメモリセルトランジスタの第２の例は図１０及び図１１に示す構造に限定されない。図１０及び図１１の説明において、図１～図９と同一、または類似する構成の説明は省略されることがある。

図１０及び図１１に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層４８及び絶縁層４３、半導体層４０、絶縁層４１、導電層４２、及び絶縁層４６ａ～４６ｃを含む。絶縁層４８は、例えばシリコン酸化膜を用いて形成される。半導体層４０は、絶縁層４８の周囲を取り囲むようにして設けられる。半導体層４０はメモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層４０は、例えば多結晶シリコン層を用いて形成される。半導体層４０は、図８に示すメモリピラーＭＰの第１の例と同様に、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で分離されず、連続して設けられる。

絶縁層４１は、半導体層４０の周囲に設けられ、各メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、図１０に示すＸＹ平面内において、２つの領域に分離されている。２つの領域に分離された絶縁層４１のそれぞれが、同一メモリピラーＭＰ内の２つのメモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。

導電層４２は、絶縁層４１の周囲に設けられ、かつ、絶縁層４３によって、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された導電層４２のそれぞれは、上記２つのメモリセルトランジスタＭＴの各々の電荷蓄積層として機能する。導電層４２は、例えば多結晶シリコン層を用いて形成される。

絶縁層４３は例えばシリコン酸化膜を用いて形成される。導電層４２の周囲には、絶縁層４６ａ、４６ｂ、及び４６ｃが導電層４２に近い側から順次設けられる。絶縁層４６ａ及び４６ｃは例えばシリコン酸化膜を用いて形成され、絶縁層４６ｂは例えばシリコン窒化膜を用いて形成される。絶縁層４６ａ、４６ｂ、及び４６ｃはメモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層４６ａ、４６ｂ、及び４６ｃは、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された絶縁層４６ｃの間には絶縁層４３が設けられる。また、スリットＳＬＴ２内には絶縁層４３が埋め込まれる。絶縁層４３は、例えばシリコン酸化膜を用いて形成される。

一実施形態に係るメモリピラーＭＰの第２の例の周囲には、例えばＡｌＯ層４５が設けられる。ＡｌＯ層４５の周囲には、例えばバリアメタル層４７が設けられる。バリアメタル層４７は、例えばＴｉＮ膜を用いて形成される。バリアメタル層４７の周囲に、ワード線ＷＬとして機能する配線層１１が設けられる。一実施形態に係るメモリピラーＭＰの第１の例と同様に、一実施形態に係るメモリピラーＭＰの第２の例の配線層１１は、例えばタングステンを材料とした膜を用いて形成される。

一実施形態に係るメモリピラーＭＰの第１の例と同様に、一実施形態に係るメモリピラーＭＰの第２の例においても、１つのメモリピラーＭＰは、Ｙ方向に沿って２つのメモリセルトランジスタＭＴを含み、選択トランジスタＳＴ１及びＳＴ２、Ｙ方向に沿って２つのトランジスタを含む。なお、図示は省略するが、Ｚ方向で隣り合うメモリセルトランジスタ間には絶縁層が設けられる。当該絶縁層と絶縁層４３及び絶縁層４６によって、導電層４２は個々のメモリセルトランジスタ毎に絶縁される。

＜１－７．ストリングの等価回路＞
図１２は、一実施形態に係る半導体記憶装置１において隣接するストリングの等価回路図である。一実施形態に係るストリングの等価回路図は図１２に示す等価回路図に限定されない。図１２の説明において、図１～図１１と同一、または類似する構成の説明は省略されることがある。

図１２に示すように、１つのメモリピラーＭＰに、２つのＮＡＮＤストリング５０ｅ、５０ｏが形成されている。ＮＡＮＤストリング５０ｅ、５０ｏの各々は、直列に電気的に接続された選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、及び選択トランジスタＳＴ２を有する。ＮＡＮＤストリング５０ｅとＮＡＮＤストリング５０ｏとは互いに向かい合う（対向する）ように設けられる。よって、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、及び選択トランジスタＳＴ２と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、及び選択トランジスタＳＴ２とは、１対１で互いに向かい合う（対向する）ように設けられる。具体的には、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ１と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ１とは対向するように設けられ、ＮＡＮＤストリング５０ｅに含まれるメモリセルトランジスタＭＴ０～ＭＴ７と、ＮＡＮＤストリング５０ｏに含まれるメモリセルトランジスタＭＴ０～ＭＴ７とは、それぞれ１対１で対向するように設けられ、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ２と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ２とは対向するように設けられる。

以下の説明では、主に、第１メモリピラーＭＰ（例えば、図４のＭＰ４）及び第１メモリピラーＭＰに隣接する第２メモリピラーＭＰ（例えば、図４のＭＰ０）の２つのメモリピラーＭＰを含む例を説明する。第１メモリピラーＭＰは「第１半導体ピラー」と呼ばれる場合があり、第１メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅは「第１ストリング」と呼ばれる場合があり、第１ストリングに含まれるメモリセルトランジスタＭＴ０～ＭＴ７は「第１メモリセル」と呼ばれる場合があり、第１ストリングが設けられた側は「第１側」と呼ばれる場合があり、第１メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏは「第２ストリング」と呼ばれる場合があり、第２ストリングに含まれるメモリセルトランジスタＭＴ０～ＭＴ７は「第２メモリセル」と呼ばれる場合があり、第２ストリングが設けられた側は「第２側」と呼ばれる場合がある。第１メモリピラーＭＰと同様に、第２メモリピラーＭＰは「第２半導体ピラー」と呼ばれる場合があり、第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅは「第３ストリング」と呼ばれる場合があり、第３ストリングに含まれるメモリセルトランジスタＭＴ０～ＭＴ７は「第３メモリセル」と呼ばれる場合があり、第３ストリングが設けられた側は「第１側」と呼ばれる場合があり、第３メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏは「第４ストリング」と呼ばれる場合があり、第４ストリングに含まれるメモリセルトランジスタＭＴ０は「第４メモリセル」と呼ばれる場合があり、第４ストリングが設けられた側は「第２側」と呼ばれる場合がある。なお、第２側はメモリピラーＭＰに対して第１側の反対側である。

第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅの選択トランジスタＳＴ１は、例えば、それぞれ共通のセレクトゲート線ＳＧＤ０に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏの選択トランジスタＳＴ１は、例えば、それぞれ共通のセレクトゲート線ＳＧＤ１に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれ共通のワード線ＷＬｅ０～ＷＬｅ７に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれ共通のワード線ＷＬｏ０～ＷＬｏ７に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅの選択トランジスタＳＴ２は、例えば、それぞれ共通の偶数セレクトゲート線ＳＧＳｅに接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏの選択トランジスタＳＴ２は、例えば、それぞれ共通の奇数セレクトゲート線ＳＧＳｏに接続される。

第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅ（第１ストリング及び第３ストリング）に含まれるメモリセルトランジスタＭＴ０～ＭＴ７（第１メモリセル及び第３メモリセル）に接続された共通のワード線ＷＬｅ０～ＷＬｅ７は「第１ワード線」と呼ばれる場合があり、第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏ（第２ストリング及び第４ストリング）に含まれるメモリセルトランジスタＭＴ０～ＭＴ７（第２メモリセル及び第４メモリセル）に接続されたワード線ＷＬｏ０～ＷＬｏ７は「第２ワード線」と呼ばれる場合がある。

ＮＡＮＤストリング５０ｅ、５０ｏにおいて、対向する選択トランジスタＳＴ１のソース同士及びドレイン同士は電気的に接続され、それぞれ対向するメモリセルトランジスタＭＴ０～７のソース同士及びドレイン同士は電気的に接続され、対向する選択トランジスタＳＴ２のソース同士及びドレイン同士は電気的に接続される。上述した電気的な接続は、対向するトランジスタにおいて形成されるチャネルがメモリピラーＭＰの一部を共有することに起因する。

同一のメモリピラーＭＰ内の２つのＮＡＮＤストリング５０ｅ、５０ｏｅは、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。

＜２．動作例＞
＜２－１．書き込み動作および読み出し動作の概要＞

セレクトゲート線ＳＧＤが選択される様子について、図３及び図４を用いて説明する。セレクトゲート線ＳＧＤ０～ＳＧＤ３のいずれかが選択される場合、各セレクトゲート線に対応する１つの配線層１０－０～１０－３に、選択トランジスタＳＴ１をオン状態にする電圧が供給される。例えば、配線層１０－１が選択されると、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、及びＭＰ１３に設けられた８つの選択トランジスタＳＴ１がオン状態になる。これにより、上記のメモリピラーに属する８つのメモリセルトランジスタＭＴが選択される。つまり、上記の８つのメモリセルトランジスタＭＴによって、１ページが形成される。上記の配線層１０－１以外の配線層が選択された場合の動作は上記と同様なので、説明は省略する。

一実施形態では、メモリセルトランジスタＭＴの書き込み方式として、例えば、ＴＬＣ方式を適用する。ＴＬＣ方式が適用された複数のメモリセルトランジスタＭＴは、８個の閾値分布（書き込みレベル）を形成する。８個の閾値分布は、例えば、閾値電圧の低い方から順に”ｅＲ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、”Ｇ”レベルと称される。”ＥＲ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、及び”Ｇ”レベルには、それぞれ異なる３ビットデータが割り当てられる。”ｅＲ”レベルと”Ｇ”レベルとの間のメモリセルの閾値電圧の分布幅、すなわち、”Ａ”レベルから”Ｆ”レベルの閾値電圧の分布範囲は、たとえば、閾値ウィンドウ（Ｖｔｈ ｗｉｎｄｏｗ）と呼ばれる。

一実施形態に係る半導体記憶装置１は、書き込み動作においてプログラムループを繰り返し実行する。プログラムループは、例えば、プログラム動作およびベリファイ動作を含む。プログラム動作は、選択されたメモリセルトランジスタＭＴにおいて電子を電荷蓄積層に注入することにより、当該選択されたメモリセルトランジスタＭＴの閾値電圧を上昇させる動作のことである。または、プログラム動作は、電荷蓄積層への電子の注入を禁止することにより、選択されたメモリセルトランジスタＭＴの閾値電圧を維持させる動作のことである。ベリファイ動作は、プログラム動作に続いて、ベリファイ電圧を用いて読み出しを行う動作により、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを確認する動作である。閾値電圧がターゲットレベルまで達した選択されたメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。

一実施形態に係る半導体記憶装置１において、上述のようなプログラム動作とベリファイ動作とを含むプログラムループを繰り返し実行することにより、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。

電荷蓄積層に蓄積された電子は、不安定な状態で蓄積されていることがある。このため、上述されたプログラム動作が終了した時点から、メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子は時間の経過とともに電荷蓄積層から抜けることがある。電子が電荷蓄積層から抜けると、メモリセルトランジスタＭＴの閾値電圧は下がる。このため、書き込み動作の完了後に実行される読み出し動作では、時間の経過とともに起こり得るこのようなメモリセルトランジスタの閾値電圧の低下に対処するために、ベリファイ電圧より低い読み出し電圧を用いて読み出し動作を行う。読み出し動作はベリファイ動作を含んでもよい。

以下において説明される動作の例は、一実施形態に係る半導体記憶装置１の書き込み動作の例である。一実施形態では、書き込み動作はデータ書き込み動作、データを書き込む動作などと呼ばれる場合がある。また、一実施形態に係る半導体記憶装置１の書き込み動作の説明において参照する図において、白抜きの矢印、及び記号×を用いる場合がある。白抜きの矢印は、例えば、電圧（電流）の供給経路または電圧（電流）の供給された領域などを概略的に示す記号である。また、例えば、Ｚ方向に対して記号×よりも下の領域、または、Ｚ方向に対して記号×よりも上の領域は、電圧（電流）を供給することが困難な領域などを概略的に示す記号である。

＜２－２．書き込み動作の例＞
図１３は一実施形態に係る半導体記憶装置１のデータ書き込み動作時における、各種信号のタイミングチャートの概略を示す図であり、図１４は図１３の時刻Ｔ０における各種信号線に供給される電圧を説明するための半導体記憶装置１の切断部端面図であり、図１５は図１３の時刻Ｔ１における各種信号線に供給される電圧を説明するための半導体記憶装置１の切断部端面図であり、図１６は図１３の時刻Ｔ１～時刻Ｔ２における各種信号線に供給される電圧を説明するための半導体記憶装置１の切断部端面図であり、図１７は図１３の時刻Ｔ３～時刻Ｔ４における各種信号線に供給される電圧を説明するための半導体記憶装置１の切断部端面図であり、図１８は一実施形態に係るメモリセルへのデータ書き込みの順番の一例を示す図である。一実施形態に係る半導体記憶装置１のタイミングチャート及びタイミングチャートに係る構成は、図１３～図１８に示すタイミングチャート及びタイミングチャートに係る構成に限定されない。図１３～図１８の説明において、図１～図１２と同一、または類似する構成の説明は省略されることがある。

なお、図１４～図１７に示す切断部端面図は、図４に示す半導体記憶装置１のＦ１－Ｆ２切断部端面の構造の概略を示す図である。また、図１４～図１７に示すメモリセルトランジスタＭＴ、及び選択トランジスタＳＴの切断部端面の構造は、図９に示すメモリセルトランジスタの切断部端面の概略を示す構造であり、図１４～図１７に示すメモリセルトランジスタＭＴ、及び選択トランジスタＳＴの切断部端面の構造では、ワード線ＷＬ、半導体層３１、絶縁層３０以外の図示は省略される。

以下の説明では、動作の対象となるメモリグループＭＧ（ページ）に属するメモリセルトランジスタＭＴが偶数ワード線ＷＬｅと対向する場合を例に挙げて説明する。この場合、偶数ワード線ＷＬｅは選択ワード線と呼ばれ、奇数ワード線ＷＬｏが非選択ワード線と呼ばれる。例えば、動作の対象となるメモリグループＭＧに対応するワード線は選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎと呼ばれ、同じブロックＢＬＫにおけるそれ以外のワード線は、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の偶数ワード線ＵＳＥＬ－ＷＬｅまたは奇数ワード線ＷＬｏと呼ばれる。例えば、動作の対象となるメモリグループＭＧ（ページ）を選択するためのセレクトゲート線ＳＧＤは選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅと呼ばれ、それ以外のセレクトゲート線は非選択セレクトゲート線ＵＳＥＬ－ＳＧＤｅまたは奇数セレクトゲート線ＳＧＤｏと呼ばれる。例えば、セレクトゲート線ＳＧＳのうち、選択されるＮＡＮＤストリングに電気的に接続されるセレクトゲート線ＳＧＳは選択セレクトゲート線ＳＥＬ－ＳＧＳと呼ばれ、それ以外のセレクトゲート線ＳＧＳは非選択セレクトゲート線ＵＳＥＬ－ＳＧＳと呼ばれる。ただし、両者を区別する必要が無い場合には、単にセレクトゲート線ＳＧＳと呼ばれる。例えば、動作の対象となるメモリグループＭＧ（ページ）における選択メモリセルトランジスタＭＴ（データを書き込まれるメモリセルトランジスタＭＴ）を含むＮＡＮＤストリングに電気的に接続されるビット線ＢＬは、ビット線ＰｒｏｇｒａｍＢＬと呼ばれ、動作の対象となるメモリグループＭＧ（ページ）にける選択メモリセルトランジスタＭＴ以外のメモリセルトランジスタＭＴ（データを書き込まれないメモリセルトランジスタＭＴ）を含むＮＡＮＤストリングに電気的に接続されるビット線ＢＬは、ビット線ＩｎｈｉｂｉｔＢＬと呼ばれる。

また、以下の説明では、例えば、図１４～図１７に示す半導体記憶装置１の切断部端面図を有する構成を例に説明する。

例えば、図１４に示すように、切断部端面視（断面視）において、半導体記憶装置１は、メモリピラーＭＰ４及びメモリピラーＭＰ４に隣接するメモリピラーＭＰ０の２つのメモリピラーＭＰを有する。メモリピラーＭＰ４は、ＮＡＮＤストリング５０ｅｂ２及びＮＡＮＤストリング５０ｏｂ２を有し、メモリピラーＭＰ０はＮＡＮＤストリング５０ｅｂ１及びＮＡＮＤストリング５０ｏｂ１を有する。ＮＡＮＤストリング５０ｅｂ２及びＮＡＮＤストリング５０ｏｂ２は、コンタクトプラグ１６を用いて同一のビット線ＢＬ２に電気的に接続され、ＮＡＮＤストリング５０ｅｂ１及びＮＡＮＤストリング５０ｏｂ１は、コンタクトプラグ１６を用いて同一のビット線ＢＬ１に電気的に接続される。ＮＡＮＤストリング５０ｅｂ２、ＮＡＮＤストリング５０ｏｂ２、ＮＡＮＤストリング５０ｅｂ１及びＮＡＮＤストリング５０ｏｂ１は同一のソース線ＳＬに電気的に接続される。ＮＡＮＤストリング５０ｅｂ２はメモリセルトランジスタＭＴ０ｅｂ２～ＭＴ７ｅｂ２を含み、ＮＡＮＤストリング５０ｏｂ２はメモリセルトランジスタＭＴ０ｏｂ２～ＭＴ７ｏｂ２を含み、ＮＡＮＤストリング５０ｅｂ１はメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ７ｅｂ１を含み、ＮＡＮＤストリング５０ｏｂ１はメモリセルトランジスタＭＴｏ０ｂ１～ＭＴ７ｏｂ１を含む。

ＮＡＮＤストリング５０ｅｂ２の選択トランジスタＳＴ１ｅｂ２、及びＮＡＮＤストリング５０ｅｂ１の選択トランジスタＳＴ１ｅｂ１は、例えば、共通のセレクトゲート線ＳＧＤ０（選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅ）に電気的に接続される。ＮＡＮＤストリング５０ｏｂ２の選択トランジスタＳＴ１ｏｂ２、及びＮＡＮＤストリング５０ｏｂ１の選択トランジスタＳＴ１ｏｂ１は、例えば、共通のセレクトゲート線ＳＧＤ１（選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅに対向する奇数セレクトゲート線ＳＧＤｏ）に電気的に接続される。

メモリセルトランジスタＭＴ０ｅｂ２～ＭＴ７ｅｂ２のそれぞれと、メモリセルトランジスタＭＴ０ｅｂ１～ＭＴ７ｅｂ１のそれぞれとは、それぞれ共通のワード線ＷＬｅ０～ＷＬｅ７に電気的に接続される。メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ７ｏｂ２のそれぞれと、メモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ１のそれぞれとは、それぞれ共通のワード線ＷＬｏ０～ＷＬｏ７に電気的に接続される。例えば、メモリセルトランジスタＭＴ２ｅｂ２とメモリセルトランジスタＭＴ２ｅｂ１とは共通のワード線ＷＬｅ２に電気的に接続され、メモリセルトランジスタＭＴ５ｅｂ２とメモリセルトランジスタＭＴ５ｅｂ１とは共通のワード線ＷＬｅ５に電気的に接続され、メモリセルトランジスタＭＴ３ｏｂ２とメモリセルトランジスタＭＴ３ｏｂ１とは共通のワード線ＷＬｏ３に電気的に接続され、メモリセルトランジスタＭＴ６ｏｂ２とメモリセルトランジスタＭＴ６ｏｂ１とは共通のワード線ＷＬｏ６に電気的に接続される。

ＮＡＮＤストリング５０ｅｂ２の選択トランジスタＳＴ２ｅｂ２、及びＮＡＮＤストリング５０ｅｂ１の選択トランジスタＳＴ２ｅｂ１は、例えば、共通のセレクトゲート線ＳＧＳ（偶数セレクトゲート線ＳＧＳe又は選択セレクトゲート線ＳＥＬ－ＳＧＳ）に電気的に接続される。ＮＡＮＤストリング５０ｏｂ２の選択トランジスタＳＴ２ｏｂ２、及びＮＡＮＤストリング５０ｏｂ１の選択トランジスタＳＴ２ｏｂ１は、例えば、共通のセレクトゲート線ＳＧＤ１（奇数セレクトゲート線ＳＧＳｏ又は選択セレクトゲート線ＵＳＥＬ－ＳＧＳ）に電気的に接続される。

また、図１４～図１７では、選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅはセレクトゲート線ＳＧＤ０であり、選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅに対向する奇数セレクトゲートＳＧＤｏはセレクトゲート線ＳＧＤ１であり、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎは選択ワード線ＷＬｅ３（ｎ＝３）であり、非選択偶数ワード線ＵＳＥＬ－ＷＬｅはワード線ＷＬｅ０～ＷＬｅ２及びＷＬｅ４～ＷＬｅ７であり、奇数ワード線ＷＬｏ０～ＷＬｏ７、ビット線ＩｎｈｉｂｉｔＢＬはビット線ＢＬ１であり、ビット線ＰｒｏｇｒａｍＢＬはビット線ＢＬ２であり、選択セレクトゲート線ＳＥＬ－ＳＧＳはセレクトゲート線ＳＧＳｅであり、非選択セレクトゲートＵＳＥＬ－ＳＧＳはセレクトゲート線ＳＧＳｏである。

さらに、図１４～図１７では、各種信号線に供給する電圧が、ビット線ＢＬ、セレクトゲート線ＳＤＧ、ワード線ＷＬ、セレクトゲート線ＳＧＳ、ソース線ＳＬなどの各種信号線として機能するビット線ＢＬ、配線層１０、配線層１１、配線層１２、ソース線層１３などを示す図形の中に、示される。

さらに、図１４～図１７では、各メモリセルトランジスタＭＴに書き込まれた（記憶された）閾値電圧が、各メモリセルトランジスタＭＴのＺ方向に対して下方に、示される。具体的には、メモリセルトランジスタＭＴ４ｅｂ２～ＭＴ７ｅｂ２、メモリセルトランジスタＭＴ１ｏｂ２、メモリセルトランジスタＭＴ４ｏｂ２～ＭＴ７ｏｂ２、メモリセルトランジスタＭＴ４ｅｂ１～ＭＴ７ｅｂ１、及びメモリセルトランジスタＭＴ４ｏｂ１～ＭＴ７ｏｂ１は“ｅＲ”レベルの閾値電圧を書き込まれており、メモリセルトランジスタＭＴ２ｅｂ２及びメモリセルトランジスタＭＴ０ｏｂ２は“Ａ”レベルの閾値電圧を書き込まれており、メモリセルトランジスタＭＴ０ｏｂ１は“Ｂ”レベルの閾値電圧を書き込まれており、メモリセルトランジスタＭＴ０ｅｂ２、及びメモリセルトランジスタＭＴ１ｅｂ１～ＭＴ２ｅｂ１は“Ｄ”レベルの閾値電圧を書き込まれており、メモリセルトランジスタＭＴ２ｏｂ１は“Ｅ”レベルの閾値電圧を書き込まれており、メモリセルトランジスタＭＴ１ｏｂ１、及びメモリセルトランジスタＭＴ０ｅｂ１は“Ｆ”レベルの閾値電圧を書き込まれており、メモリセルトランジスタＭＴ１ｅｂ２は“Ｇ”レベルの閾値電圧を書き込まれている。

本実施形態に係る書き込み動作の説明では、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ（選択ワード線ＷＬｅ３（ｎ＝３）で）に電気的に接続されたメモリセルトランジスタＭＴ３ｅｂ２に、所望のデータを書き込むための書き込み動作が説明され、すでにデータを書き込まれたメモリセルトランジスタＭＴは、当該書き込み動作を用いてデータを書き込まれた状態を示す。

一実施形態では、上述した通り、例えば、メモリコントローラ２はライトプロテクト信号ＷＰｎを用いて、データの書き込み動作を指示する信号を、半導体記憶装置１に送信する。半導体記憶装置１がライトプロテクト信号ＷＰｎを受信すると、半導体記憶装置１に含まれるシーケンサ２４がライトプロテクト信号ＷＰｎに含まれるデータの書き込み動作を指示するコマンドに基づいて、センスアンプ７０、ロウデコーダ２９、電圧生成回路２７、およびドライバセット２８等を制御して、書き込み動作を実行させる。例えば、ワード線ＷＬ、セレクトゲート線ＳＧＤ、セレクトゲート線、ソース線ＳＬ、及びソース線ＣＥＬＳＲなどに対する電圧の供給は、シーケンサ２４を用いた電圧生成回路２７とドライバセット２８とロウデコーダ２９との制御により実行される。また、ビット線ＢＬに対する電圧の供給は、シーケンサ２４を用いた電圧生成回路２７とドライバセット２８とセンスアンプ７０との制御により実行される。

＜２－２－１．時刻Ｔ０までの書き込み動作の例＞
図１３及び図１４を用いて、時刻Ｔ０までの書き込み動作を説明する。時刻Ｔ０までの書き込み動作は、例えば、半導体記憶装置１の状態をスタンバイ状態にする動作である。スタンバイ状態は例えばデータ書き込みを待っている状態である。図１３に示すように、時刻Ｔ０までは、選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅ（ＳＧＤ０）、非選択偶数セレクトゲートＵＳＥＬ－ＳＧＤｅ（ＳＧＤ２）及び非選択奇数セレクトゲート線ＳＧＤｏ（ＳＧＤ１、ＳＧＤ３）、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、奇数ワード線ＷＬｏ０～ＷＬｏ７、ビット線ＩｎｈｉｂｉｔＢＬは、電圧ＶＳＳを供給される。非選択偶数セレクトゲートＵＳＥＬ－ＳＧＤｅ、選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅに対向する奇数セレクトゲート線ＳＧＤｏ以外の奇数セレクトゲート線ＳＧＤｏ、セレクトゲート線ＳＧＳｅ、セレクトゲートＳＧＳｏ、及びビット線ＰｒｏｇｒａｍＢＬは、一実施形態に係る半導体記憶装置１がデータ書き込み動作を実行する期間中において、電圧ＶＳＳを供給される。一実施形態では、電圧ＶＳＳは、例えば、電圧ＶＳＳを基準として他の電圧を定義可能な電圧であり、電圧ＶＳＳは基準電圧と呼ばれてもよく、０Ｖであってもよく、グラウンドであってもよい。

図１４に示すように、セレクトゲート線ＳＧＤ０、セレクトゲート線ＳＧＤ１、選択ワード線ＷＬｅ３、ワード線ＷＬｅ０～ＷＬｅ２及びＷＬｅ４～ＷＬｅ７、奇数ワード線ＷＬｏ０～ＷＬｏ７、ビット線ＢＬ１、ビット線ＢＬ２、セレクトゲート線ＳＧＳｅ、及びセレクトゲート線ＳＧＳｏは、電圧ＶＳＳを供給される。各メモリセルトランジスタＭＴはオフ状態である。

＜２－２－２．時刻Ｔ１の書き込み動作の例＞
図１３及び図１５を用いて、時刻Ｔ０～Ｔ１の書き込み動作を説明する。時刻Ｔ０～Ｔ１の書き込み動作は、例えば、奇数ワード線ＷＬｏ０～ＷＬｏ７に電圧ＶＮＥＧを供給する動作である。換言すると、時刻Ｔ０～Ｔ１の書き込み動作は、奇数ワード線ＷＬｏ０～ＷＬｏ２及びＷＬｏ４～ＷＬｏ７、及び奇数ワード線ＷＬｏ３に電圧ＶＮＥＧを供給する動作である。また、メモリセルトランジスタＭＴのチャネルにはビット線から電圧ＶＳＳが供給される。図１３に示すように、時刻Ｔ０～Ｔ１では、選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅ（ＳＧＤ０）、非選択偶数セレクトゲート線ＵＳＥＬ－ＳＧＤｅ（ＳＧＤ２）及び非選択奇数セレクトゲート線ＵＳＧＤｏ（ＳＧＤ１、ＳＧＤ３）は、電圧ＶＳＳから電圧ＶＳＧＰＣＨを供給され、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、及び選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、電圧ＶＳＳから電圧ＶＣＨＰＣＨ（第１電圧）を供給され、奇数ワード線ＷＬｏ０～ＷＬｏ７は電圧ＶＳＳから電圧ＶＮＥＧ（第２電圧）を供給され、ビット線ＩｎｈｉｂｉｔＢＬ、各メモリセルトランジスタＭＴのチャネルＣｈａｎｎｅｌ、セレクトゲート線ＳＧＳｏ、及びセレクトゲート線ＳＧＳｏは電圧ＶＳＳを供給される。数値ｎは正の整数であり、例えば、３、または４である。例えば、数値ｎが３の場合、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎは偶数ワード線ＳＥＬ－ＷＬｅ３である。偶数ワード線ＳＥＬ－ＷＬｅ３は、複数の偶数ワード線ＳＥＬ－ＷＬｅのうち３番目の偶数ワード線ＳＥＬ－ＷＬｅ３である。また、例えば、数値ｎが４の場合、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎは、複数の偶数ワード線ＳＥＬ－ＷＬｅのうち４番目の偶数ワード線ＳＥＬ－ＷＬｅ４である。なお、奇数ワード線ＷＬｏ＿ｎ（ＷＬｏ＿ｎ）の構成は、上述した偶数ワード線ＷＬｅ＿ｎ（ＷＬｅ＿ｎ）と同様の構成である。一実施形態では、数値ｎは数値ｋと呼ばれることがある。なお、電圧ＶＳＧＰＣＨは、電圧ＶＣＨＰＣＨより大きい電圧であってもよいし、電圧ＶＣＨＰＣＨと同じ大きさの電圧であってもよい。

一実施形態では、電圧ＶＣＨＰＣＨ（第１電圧）は電圧ＶＳＳ（例えば０Ｖ、基準電圧）より大きく、電圧ＶＮＥＧ（第２電圧）は電圧ＶＳＳ（例えば０Ｖ、基準電圧）より小さい。また、電圧ＶＣＨＰＣＨ（第１電圧）は “Ａ”レベル以上の閾値電圧を読み出す電圧レベルよりも小さい。

図１５に示すように、時刻Ｔ１では、セレクトゲート線ＳＧＤ０、セレクトゲート線ＳＧＤ１は電圧ＶＳＧＰＣＨを供給され、選択ワード線ＷＬｅ３（第１ワード線）、ワード線ＷＬｅ４～ＷＬｅ７は電圧ＶＣＨＰＣＨを供給され、選択トランジスタＳＴ１ｅｂ２、ＳＴ１ｏｂ２、ＳＴ１ｏｂ１、ＳＴ１ｅｂ１、メモリセルトランジスタＭＴ３ｅｂ２～ＭＴ７ｅｂ２、及びメモリセルトランジスタＭＴ３ｅｂ１～ＭＴ７ｅｂ１はオン状態となる。ワード線ＷＬｅ０～ＷＬｅ２は電圧ＶＣＨＰＣＨを供給されるが、電圧ＶＣＨＰＣＨ（第１電圧）は“Ａ”レベル以上の閾値電圧を読み出す電圧レベルよりも小さいため、メモリセルトランジスタＭＴ０ｅｂ２～ＭＴ２ｅｂ２、及びメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ２ｅｂ１はオフ状態となる。奇数ワード線ＷＬｏ０～ＷＬｏ２及びＷＬｏ４～ＷＬｏ７、及び奇数ワード線ＷＬｏ３（第２ワード線）は電圧ＶＮＥＧを供給され、メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ７ｏｂ２、及びメモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ７はオフ状態を維持する。セレクトゲート線ＳＧＳｅ、及びセレクトゲート線ＳＧＳｏは電圧ＶＳＳを供給され、選択トランジスタＳＴ２ｅｂ２、ＳＴ２ｏｂ２、ＳＴ２ｏｂ１、ＳＴ２ｅｂ１はオフ状態を維持する。ビット線ＢＬ１、及びビット線ＢＬ２は、電圧ＶＳＳを供給される。

その結果、図１５に示すように、ビット線ＢＬ２に供給された電圧ＶＳＳが、選択トランジスタＳＴ１ｅｂ２及びメモリセルトランジスタＭＴ３ｅｂ２～ＭＴ７ｅｂ２（第１メモリセル）のそれぞれのチャネル（第１チャネル）として機能する半導体層３１に供給され、ビット線ＢＬ１に供給された電圧ＶＳＳが、選択トランジスタＳＴ１ｅｂ１及びメモリセルトランジスタＭＴ３ｅｂ１～ＭＴ７ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）として機能する半導体層３１に供給される。

また、メモリセルトランジスタＭＴ３ｏｂ２～ＭＴ７ｏｂ２（第２メモリセル）のそれぞれのチャネル（第２チャネル）の一部は、メモリセルトランジスタＭＴ３ｅｂ２～ＭＴ７ｅｂ２（第１メモリセル）のそれぞれのチャネル（第１チャネル）と共有され、メモリセルトランジスタＭＴ３ｏｂ１～ＭＴ７ｏｂ１（第４メモリセル）のそれぞれのチャネル（第４チャネル）の一部は、メモリセルトランジスタＭＴ３ｅｂ１～ＭＴ７ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）と共有されている。

その結果、メモリセルトランジスタＭＴ３ｅｂ２～ＭＴ７ｅｂ２（第１メモリセル）を用いて、メモリセルトランジスタＭＴ３ｏｂ２～ＭＴ７ｏｂ２（第２メモリセル）のそれぞれのチャネル（第２チャネル）の一部を電圧ＶＳＳに固定し、メモリセルトランジスタＭＴ３ｅｂ１～ＭＴ７ｅｂ１（第３メモリセル）を用いて、メモリセルトランジスタＭＴ３ｏｂ１～ＭＴ７ｏｂ１（第４メモリセル）のそれぞれのチャネル（第４チャネル）の一部を電圧ＶＳＳに固定することができる。

＜２－２－３．時刻Ｔ２の書き込み動作の例＞
図１３及び図１６を用いて、時刻Ｔ１～Ｔ２の書き込み動作を説明する。時刻Ｔ１～Ｔ２の書き込み動作は、例えば、奇数ワード線ＷＬｏ０～ＷＬｏ２及びＷＬｏ４～ＷＬｏ７、及び奇数ワード線ＷＬｏ３（第２ワード線）は電圧ＶＮＥＧを供給した後、ビット線ＩｎｈｉｂｉｔＢＬに電圧ＶＤＤを供給する動作である。換言すると、時刻Ｔ１～Ｔ２の書き込み動作は、ビット線ＩｎｈｉｂｉｔＢＬに電圧ＶＤＤを供給し、ビット線ＩｎｈｉｂｉｔＢＬに電気的に接続された（非書き込み対象の）メモリセルトランジスタＭＴのＣｈａｎｎｅｌチャネル（Ｃｈａｎｎｅｌ）を電圧ＶＤＤまたは電圧ＶＣＨＡにプリチャージする動作である。図１３に示すように、時刻Ｔ１～Ｔ２では、選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅ（ＳＧＤ０）、非選択偶数セレクトゲート線ＵＳＥＬ－ＳＧＤｅ（ＳＧＤ２）及び非選択奇数セレクトゲート線ＵＳＥＬ－ＳＧＤｏ（ＳＧＤ１、ＳＧＤ３）は電圧ＶＳＳから電圧ＶＳＧＰＣＨを供給され、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、及び選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、電圧ＶＣＨＰＣＨを供給され、奇数ワード線ＷＬｏ０～ＷＬｏ７は電圧ＶＮＥＧを供給され、ビット線ＩｎｈｉｂｉｔＢＬは電圧ＶＳＳから電圧ＶＤＤ（第３電圧）を供給され、ビット線ＩｎｈｉｂｉｔＢＬに電気的に接続される非書き込み対象のメモリセルトランジスタＭＴのチャネルＣｈａｎｎｅｌは電圧ＶＳＳから電圧ＶＣＨＡ（第４電圧）を供給され、セレクトゲート線ＳＧＳｅ、及びセレクトゲート線ＳＧＳｏは電圧ＶＳＳを供給される。

一実施形態では、電圧ＶＤＤ（第３電圧）は電圧ＶＳＳ（例えば０Ｖ、基準電圧）より大きく、電圧ＶＣＨＰＣＨ（第１電圧）と同一または略同一であり、電圧ＶＣＨＡ（第４電圧）は電圧ＶＳＳ（例えば０Ｖ、基準電圧）より大きく、電圧ＶＤＤ（第３電圧）と同一または略同一である。

図１６に示すように、時刻Ｔ１～Ｔ２では、セレクトゲート線ＳＧＤ０、セレクトゲート線ＳＧＤ１及びセレクトゲート線ＳＧＣ３は電圧ＶＳＧＰＣＨを供給され、選択ワード線ＷＬｅ３（第１ワード線）、ワード線ＷＬｅ４～ＷＬｅ７は電圧ＶＣＨＰＣＨを供給され、選択トランジスタＳＴ１ｅｂ２、ＳＴ１ｏｂ２、ＳＴ１ｏｂ１、ＳＴ１ｅｂ１、メモリセルトランジスタＭＴ３ｅｂ２～ＭＴ７ｅｂ２、及びメモリセルトランジスタＭＴ３ｅｂ１～ＭＴ７ｅｂ１はオン状態を維持する。ワード線ＷＬｅ０～ＷＬｅ２は電圧ＶＣＨＰＣＨを供給され、メモリセルトランジスタＭＴ０ｅｂ２～ＭＴ２ｅｂ２、及びメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ２ｅｂ１はオフ状態を維持する。奇数ワード線ＷＬｏ０～ＷＬｏ２及びＷＬｏ４～ＷＬｏ７、及び奇数ワード線ＷＬｏ３（第２ワード線）は電圧ＶＮＥＧを供給され、メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ７ｏｂ２、及びメモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ７はオフ状態を維持する。セレクトゲート線ＳＧＳｅ、及びセレクトゲート線ＳＧＳｏは電圧ＶＳＳを供給され、選択トランジスタＳＴ２ｅｂ２、ＳＴ２ｏｂ２、ＳＴ２ｏｂ１、ＳＴ２ｅｂ１はオフ状態を維持する。ビット線ＢＬ１は電圧ＶＳＳから電圧ＶＤＤを供給され、ビット線ＢＬ２は電圧ＶＳＳを供給される。

その結果、図１６に示すように、ビット線ＢＬ２に供給された電圧ＶＳＳが、選択トランジスタＳＴ１ｅｂ２及びメモリセルトランジスタＭＴ３ｅｂ２～ＭＴ７ｅｂ２（第１メモリセル）のそれぞれのチャネル（第１チャネル）として機能する半導体層３１に供給され続け、ビット線ＢＬ１に供給された電圧ＶＤＤに応じた電圧ＶＣＨＡが、選択トランジスタＳＴ１ｅｂ１及びメモリセルトランジスタＭＴ３ｅｂ１～ＭＴ７ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）として機能する半導体層３１に供給される。

よって、メモリセルトランジスタＭＴ３ｅｂ２～ＭＴ７ｅｂ２（第１メモリセル）を用いて、メモリセルトランジスタＭＴ３ｏｂ２～ＭＴ７ｏｂ２（第２メモリセル）のそれぞれのチャネル（第２チャネル）の一部を電圧ＶＳＳに固定し、メモリセルトランジスタＭＴ３ｅｂ１～ＭＴ７ｅｂ１（第３メモリセル）を用いて、メモリセルトランジスタＭＴ３ｏｂ１～ＭＴ７ｏｂ１（第４メモリセル）のそれぞれのチャネル（第４チャネル）の一部を電圧ＶＳＳより大きい電圧ＶＣＨＡに固定することができる。

なお、時刻Ｔ２～時刻Ｔ３までは、図１３に示すように、選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅ（ＳＧＤ０）、非選択偶数セレクトゲート線ＵＳＥＬ－ＳＧＤｅ（ＳＧＤ２）及び非選択奇数セレクトゲート線ＳＧＤｏ（ＳＧＤ１、ＳＧＤ３）、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、及び選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅは電圧ＶＣＨＰＣＨから電圧ＶＳＳを供給され、奇数ワード線ＷＬｏ０～ＷＬｏ７は電圧ＶＮＥＧを供給され、ビット線ＩｎｈｉｂｉｔＢＬは電圧ＶＤＤを供給され、セレクトゲート線ＳＧＳｅ、及びセレクトゲート線ＳＧＳｏは電圧ＶＳＳを供給される。時刻Ｔ２～時刻Ｔ３までは、各メモリセルトランジスタＭＴはオフ状態であり、ビット線ＩｎｈｉｂｉｔＢＬに電気的に接続される非書き込み対象のメモリセルトランジスタＭＴのチャネルＣｈａｎｎｅｌは電圧ＶＣＨＡ（第４電圧）を保持している。

＜２－２－４．時刻Ｔ３～Ｔ４の書き込み動作の例＞
図１３及び図１７を用いて、時刻Ｔ３～Ｔ４の書き込み動作を説明する。時刻Ｔ３～Ｔ４の書き込み動作は、例えば、非書き込み対象のメモリセルトランジスタＭＴのチャネルＣｈａｎｎｅｌは電圧ＶＣＨＡ（第４電圧）から電圧ＶＣＨＣ（第６電圧）へと、チャネルＣｈａｎｎｅｌをブースト（ｂｏｏｓｔ）する動作である。図１３に示すように、時刻Ｔ３～Ｔ４では、選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅは電圧ＶＳＳから電圧ＶＳＧを供給され、非選択偶数セレクトゲート線ＵＳＥＬ－ＳＧＤｅ（ＳＧＤ２）及び非選択奇数セレクトゲート線ＵＳＥＬ－ＳＧＤｏ（ＳＧＤ１、ＳＧＤ３）は電圧ＶＳＳを供給され、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、及び選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅは電圧ＶＳＳから電圧ＶＰＡＳＳ（第５電圧）を供給され、奇数ワード線ＷＬｏ０～ＷＬｏ７は電圧ＶＮＥＧ（第２電圧）から電圧ＶＰＡＳＳ（第５電圧）を供給され、ビット線ＩｎｈｉｂｉｔＢＬは電圧ＶＤＤ（第３電圧）を供給され、セレクトゲート線ＳＧＳｅ、及びセレクトゲート線ＳＧＳｏは電圧ＶＳＳを供給される。

ここで、上記のように、ビット線ＰｒｏｇｒａｍＢＬは、電圧ＶＳＳを供給される。ビット線ＰｒｏｇｒａｍＢＬに供給される電圧ＶＳＳは、選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅに供給される電圧ＶＳＧよりも十分低い。そのため、ビット線ＰｒｏｇｒａｍＢＬと接続されているＮＡＮＤストリング５０に含まれる選択トランジスタＳＴ１はオン状態となり、ビット線ＰｒｏｇｒａｍＢＬの電圧ＶＳＳがチャネルＣｈａｎｎｅｌに供給される。一方で、ビット線ＩｎｈｉｂｉｔＢＬに供給される電圧ＶＤＤは、選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅ（ＳＧＤ０）に供給される電圧ＶＳＧよりも十分高い。そのため、ビット線ＩｎｈｉｂｉｔＢＬと接続されているＮＡＮＤストリング５０に含まれる選択トランジスタＳＴ１はゲート電圧が相対的に低くなるためオフ状態となる。この結果、ビット線ＩｎｈｉｂｉｔＢＬとチャネルＣｈａｎｎｅｌとが電気的に切断される。そして、チャネルＣｈａｎｎｅｌは、非選択偶数ワード線ＵＳＥＬ－ＷＬｅ及び奇数ワード線ＷＬｏ０～ＷＬｏ７との容量性結合により、電圧ＶＣＨＡ（第４電圧）から電圧ＶＣＨＣ（第６電圧）に変化する。

一実施形態では、電圧ＶＧＳは電圧ＶＳＧＰＣＨより小さく、電圧ＶＰＡＳＳ（第５電圧）は電圧ＶＣＨＰＣＨ（第１電圧）より大きく、電圧ＶＣＨＡ（第６電圧）はＶＣＨＡ（第４電圧）より大きい。

図１７に示すように、時刻Ｔ３～Ｔ４では、セレクトゲート線ＳＧＤ０は電圧ＶＳＳから電圧ＶＳＧを供給され、ビット線ＢＬ２は電圧ＶＳＳを供給され、選択トランジスタＳＴ１ｅｂ２、ＳＴ１ｅｂ１はオン状態となる。セレクトゲート線ＳＧＤ１は電圧ＶＳＳを供給され、ビット線ＢＬ１は電圧ＶＤＤを供給され、選択トランジスタＳＴ１ｏｂ２、ＳＴ１ｏｂ１はオフ状態となる。選択ワード線ＷＬｅ３（第１ワード線）、ワード線ＷＬｅ４～ＷＬｅ７、及びワード線ＷＬｅ０～ＷＬｅ２は電圧ＶＳＳから電圧ＶＰＡＳＳを供給され、メモリセルトランジスタＭＴ３ｅｂ２～ＭＴ７ｅｂ２、メモリセルトランジスタＭＴ３ｅｂ１～ＭＴ７ｅｂ１、メモリセルトランジスタＭＴ０ｅｂ２～ＭＴ２ｅｂ２、及びメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ２ｅｂ１はオン状態となる。奇数ワード線ＷＬｏ０～ＷＬｏ２及びＷＬｏ４～ＷＬｏ７、及び奇数ワード線ＷＬｏ３（第２ワード線）は電圧ＶＮＥＧから電圧ＶＰＡＳＳを供給され、メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ７ｏｂ２、及びメモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ７はオン状態となる。セレクトゲート線ＳＧＳｅ、及びセレクトゲート線ＳＧＳｏは電圧ＶＳＳを供給され、選択トランジスタＳＴ２ｅｂ２、ＳＴ２ｏｂ２、ＳＴ２ｏｂ１、ＳＴ２ｅｂ１はオフ状態を維持する。

その結果、図１７に示すように、ビット線ＢＬ２に供給された電圧ＶＳＳが、選択トランジスタＳＴ１eｂ２、メモリセルトランジスタＭＴ０eｂ２～ＭＴ７eｂ２（第１メモリセル）のそれぞれのチャネル（第１チャネル）、及び、選択トランジスタＳＴ１ｏｂ２、メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ７ｏｂ２（第２メモリセル）のそれぞれのチャネル（第２チャネル）、として機能する半導体層３１に供給される。

また、メモリセルトランジスタＭＴ０ｅｂ１～ＭＴ７ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）、及びメモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ１（第４メモリセル）のそれぞれのチャネル（第４チャネル）、として機能する半導体層３１は、電圧ＶＣＨＡを保持した状態で、奇数ワード線ＷＬｏ０～ＷＬｏ２及びＷＬｏ４～ＷＬｏ７、及び奇数ワード線ＷＬｏ３（第２ワード線）は電圧ＶＮＥＧから電圧ＶＰＡＳＳを供給される。すなわち、メモリセルトランジスタＭＴ０ｅｂ１～ＭＴ７ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）、及びメモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ１（第４メモリセル）のそれぞれのチャネル（第４チャネル）、として機能する半導体層３１は、電圧ＶＣＨＡを保持したフローティング（ｆｌｅａｔｉｎｇ）状態で、奇数ワード線ＷＬｏ０～ＷＬｏ２及びＷＬｏ４～ＷＬｏ７、及び奇数ワード線ＷＬｏ３（第２ワード線）は電圧ＶＮＥＧから電圧ＶＰＡＳＳを供給される。

その結果、当該半導体層３１に供給される電圧ＶＣＨＡと、奇数ワード線ＷＬｏ３（第２ワード線）を含む奇数ワード線ＷＬｏ０～ＷＬｏ７とのカップリングにより、当該半導体層３１の電圧は、電圧ＶＣＨＡから電圧ＶＣＨＡより大きな電圧ＶＣＨＣに上昇する。すなわち、及びメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ７ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）、及びメモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ１（第４メモリセル）のそれぞれのチャネル（第４チャネル）はブースト（ｂｏｏｓｔ）される。

ここで、比較例について説明する。図１３に示すように、比較例では、時刻Ｔ３まで、奇数ワード線ＷＬｏ０～ＷＬｏ２及びＷＬｏ４～ＷＬｏ７、及び奇数ワード線ＷＬｏ３は電圧ＶＳＳを供給される。時刻Ｔ３～時刻Ｔ４において、奇数ワード線ＷＬｏ０～ＷＬｏ２及びＷＬｏ４～ＷＬｏ７、及び奇数ワード線ＷＬｏ３は、電圧ＶＳＳから電圧ＶＰＡＳＳを供給される。選択トランジスタＳＴ１ｅｂ１及びメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ７ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）、及び選択トランジスタＳＴ１ｏｂ１及びメモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ１（第４メモリセル）のそれぞれのチャネル（第４チャネル）として機能する半導体層３１は電圧ＶＣＨＢが供給される。

すなわち、比較例では、データ書き込み禁止のビット線（ビット線ＩｎｈｉｂｉｔＢＬ）に電圧ＶＤＤを供給されるタイミングは、奇数ワード線ＷＬｏ０～ＷＬｏ２及びＷＬｏ４～ＷＬｏ７、及び奇数ワード線ＷＬｏ３が一定の電圧（電圧ＶＳＳ）を供給されるタイミングである。よって、時刻Ｔ３～時刻Ｔ４において、ワード線ＷＬに供給される電圧が電圧ＶＳＳから電圧ＶＰＡＳＳに変化すると、チャネルとして機能する半導体層３１は電圧ＶＣＨＡから電圧ＶＣＨＢまでブーストされていた。例えば、半導体記憶装置において、上述のようにチャネルとして機能する半導体層をブーストした電圧（例えば、電圧ＶＣＨＢ）によっては、データ書き込み禁止のビット線（ビット線ＩｎｈｉｂｉｔＢＬ）に電気的に接続されたメモリセルトランジスタＭＴへの誤書き込みが増加するという問題が生じる場合がある。誤書き込みを抑制するためには、ブーストした電圧を大きくする必要がある。

図１３に示すように、本開示の半導体記憶装置１は、書き込み動作において、奇数ワード線ＷＬｏ０～ＷＬｏ２及びＷＬｏ４～ＷＬｏ７、及び奇数ワード線ＷＬｏ３に電圧ＶＮＥＧを供給した後に電圧ＶＮＥＧよりも大きな電圧ＶＰＡＳＳを供給する。その結果、当該半導体層３１と、奇数ワード線ＷＬｏ３（第２ワード線）を含む奇数ワード線ＷＬｏ０～ＷＬｏ７とのカップリングにより、当該半導体層３１の電圧は、比較例における電圧ＶＣＨＢより大きな電圧ＶＣＨＣとなる。

すなわち、本開示の半導体記憶装置１の書き込み動作を用いることで、メモリセルトランジスタＭＴ０ｅｂ１～ＭＴ７ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）、及びメモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ１（第４メモリセル）のそれぞれのチャネル（第４チャネル）を、比較例における電圧ＶＣＨＢより大きな電圧ＶＣＨＣにブースト（ｂｏｏｓｔ）することができる。その結果、本開示の半導体記憶装置１は、データ書き込み禁止のビット線（ビット線ＩｎｈｉｂｉｔＢＬ）に電気的に接続されたメモリセルトランジスタＭＴへの誤書き込みを効果的に抑制することができる。

＜２－２－５．時刻Ｔ４～Ｔ５の書き込み動作の例＞
図１３を用いて、時刻Ｔ４～Ｔ５の書き込み動作を説明する。時刻Ｔ４～Ｔ５の書き込み動作は、選択されたメモリセルトランジスタＭＴに所望の電圧を書き込む動作である。図１３に示すように、時刻Ｔ４～Ｔ５では、選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅ（セレクトゲート線ＳＧＤ０）は電圧ＶＳＧを供給され、ビット線ＰｒｏｇｒａｍＢＬ（ビット線ＢＬ２）は電圧ＶＳＳを供給され、選択トランジスタＳＴ１ｅｂ２、ＳＴ１ｅｂ１はオン状態を維持している。非選択奇数セレクトゲート線ＳＧＤｏ（セレクトゲート線ＳＧＤ１）は電圧ＶＳＳを供給され、ビット線ＩｎｈｉｂｉｔＢＬ（ビット線ＢＬ１））は電圧ＶＤＤを供給され、選択トランジスタＳＴ１ｏｂ２、ＳＴ１ｏｂ１はオフ状態となる。選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ（選択ワード線ＷＬｅ３（第１ワード線））は電圧ＶＰＡＳＳ（第５電圧）から電圧ＶＰＲＧ（第７電圧）を供給され、メモリセルトランジスタＭＴ３ｅｂ２及びメモリセルトランジスタＭＴ３ｅｂ１はオン状態となる。選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅ（ワード線ＷＬｅ４～ＷＬｅ７、及びワード線ＷＬｅ０～ＷＬｅ２）、及び奇数ワード線ＷＬｏ０～ＷＬｏ７は電圧ＶＰＡＳＳ（第５電圧）を供給され、メモリセルトランジスタＭＴ４ｅｂ２～ＭＴ７ｅｂ２、メモリセルトランジスタＭＴ４ｅｂ１～ＭＴ７ｅｂ１、メモリセルトランジスタＭＴ０ｅｂ２～ＭＴ２ｅｂ２、及びメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ２ｅｂ１はオン状態となる。ビット線ＩｎｈｉｂｉｔＢＬに電気的に接続されるメモリセルトランジスタＭＴのチャネルＣｈａｎｎｅｌは電圧ＶＣＨＣ（第６電圧）を維持する。セレクトゲート線ＳＧＳｅ、及びセレクトゲート線ＳＧＳｏは電圧ＶＳＳを供給され、選択トランジスタＳＴ２ｅｂ２、ＳＴ２ｏｂ２、ＳＴ２ｏｂ１、ＳＴ２ｅｂ１はオフ状態を維持する。

一実施形態では、電圧ＶＰＲＧ（第７電圧）は電圧ＶＰＡＳＳ（第５電圧）及び電圧ＶＣＨＡ（第６電圧）より大きい。また、電圧ＶＣＨＣ（第６電圧）は電圧ＶＰＡＳＳ（第５電圧）より小さく、電圧ＶＣＨＰＣＨ（第１電圧）より大きい。

上述のように、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ（選択ワード線ＷＬｅ３（第１ワード線））は電圧ＶＰＲＧ（第７電圧）を供給され、メモリセルトランジスタＭＴ３ｅｂ２及びメモリセルトランジスタＭＴ３ｅｂ１はオン状態となった状態で、例えば、ビット線ＰｒｏｇｒａｍＢＬ（ビット線ＢＬ２）は電圧ＶＳＳから所望の電圧を供給される。所望の電圧は、例えば、”ｅＲ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、”Ｇ”レベルである。電圧ＶＰＲＧ（第７電圧）は、所望の電圧よりも十分に高い電圧である。よって、メモリセルトランジスタＭＴ３ｅｂ２は所望の電圧を書き込まれる。一実施形態では、電圧ＶＰＲＧ（第７電圧）は、書き込み電圧と呼ばれる場合もある。

一方、メモリセルトランジスタＭＴ３ｅｂ１のチャネルは、ビット線ＩｎｈｉｂｉｔＢＬに電気的に接続されるメモリセルトランジスタＭＴのチャネルＣｈａｎｎｏｌの一つである。よって、メモリセルトランジスタＭＴ３ｅｂ１のチャネルは電圧ＶＣＨＣ（第６電圧）を維持している。すなわち、メモリセルトランジスタＭＴ３ｅｂ１は、誤書き込みを効果的に抑制することができる。

また、メモリセルトランジスタＭＴ３ｅｂ１のチャネルに供給された電圧ＶＣＨＣ（第６電圧）と、メモリセルトランジスタＭＴ３ｅｂ１に電気的に接続された選択ワード線ＷＬｅ３（第１ワード線））に供給された電圧ＶＰＲＧ（第７電圧）との間の電位差は、比較例の電圧ＶＣＨＢと電圧ＶＰＲＧ（第７電圧）との電位差より小さい。一実施形態に係る半導体記憶装置１では、電圧ＶＣＨＣ（第６電圧）はブースト電圧であり、電圧ＶＰＲＧ（第７電圧）は書き込み電圧である。よって、一実施形態に係る半導体記憶装置１の書き込み動作を用いることで、ブースト電圧と書き込み電圧との電位差を小さくすることができる。ブースト電圧が小さい場合、ブースト電圧と書き込み電圧との電位差が大きくなり、ビット線ＩｎｈｉｂｉｔＢＬに対応するメモリセルトランジスタＭＴへの誤書き込みが増加するため、閾値ウィンドウが小さくなる場合がある。一方、一実施形態に係る半導体記憶装置１の書き込み動作を用いることで、ブースト電圧が大きくなり、ブースト電圧と書き込み電圧との電位差を小さくすることができるため、閾値ウィンドウを拡大することができる。

一実施形態に係る半導体記憶装置１の書き込み動作において、時刻Ｔ２までの動作は「第１の動作」と呼ばれる場合があり、時刻Ｔ３～時刻Ｔ５までの動作は「第２の動作」と呼ばれる場合がある。

＜２－２－６．メモリセルトランジスタＭＴへのデータ書き込みの順番の例＞
図１８を用いて、一実施形態に係るメモリセルトランジスタＭＴへのデータ書き込みの順番の一例を説明する。例えば、一実施形態に係る半導体記憶装置１は、メモリグループＭＧ０、メモリグループＭＧ１、メモリグループＭＧ２、及びメモリグループＭＧ３を有する。各メモリグループＭＧは、ワード線ＷＬ０～ＷＬ７のそれぞれに電気的に接続されたメモリセルトランジスタＭＴ０～ＭＴ７を有する。例えば、ワード線ＷＬ０はメモリセルトランジスタＭＴ０に電気的に接続され、ワード線ＷＬ５はメモリセルトランジスタＭＴ５に電気的に接続される。

図１８に示すように、例えば、ワード線ＷＬ０からワード線ＷＬ７を順番に選択する。ワード線ＷＬ０が選択されると、メモリグループＭＧ０に含まれ、ワード線ＷＬ０に電気的に接続されたメモリセルトランジスタＭＴ０が、１番目にデータを書き込まれる。続いて、メモリグループＭＧ１に含まれ、ワード線ＷＬ０に電気的に接続されたメモリセルトランジスタＭＴ０が、２番目にデータを書き込まれる。次に、メモリグループＭＧ２に含まれ、ワード線ＷＬ０に電気的に接続されたメモリセルトランジスタＭＴ０が、３番目にデータを書き込まれ、メモリグループＭＧ３に含まれ、ワード線ＷＬ０に電気的に接続されたメモリセルトランジスタＭＴ０が４番目にデータを書き込まれる。

続いて、ワード線ＷＬ１が選択されると、メモリグループＭＧ０に含まれ、ワード線ＷＬ１に電気的に接続されたメモリセルトランジスタＭＴ０が、５番目にデータを書き込まれる。メモリグループＭＧ１に含まれ、ワード線ＷＬ１に電気的に接続されたメモリセルトランジスタＭＴ１が、６番目にデータを書き込まれる。次に、メモリグループＭＧ２に含まれ、ワード線ＷＬ１に電気的に接続されたメモリセルトランジスタＭＴ１が、７番目にデータを書き込まれ、メモリグループＭＧ３に含まれ、ワード線ＷＬ１に電気的に接続されたメモリセルトランジスタＭＴ１が８番目にデータを書き込まれる。

ワード線ＷＬ０、ワード線ＷＬ１に続いて、ワード線ＷＬ２が選択され、ワード線ＷＬ０及びワード線ＷＬ１と同様に、９番目～１２番目のメモリセルトランジスタＭＴ２がデータを書き込まれる。以下同様にして、ワード線ＷＬ３～ワード線ＷＬ７順番に選択され、１３番目～１６番目のメモリセルトランジスタＭＴ３がデータを書き込まれ、１７番目～２０番目のメモリセルトランジスタＭＴ４がデータを書き込まれ、２１番目～２４番目のメモリセルトランジスタＭＴ５がデータを書き込まれ、２５番目～２８番目のメモリセルトランジスタＭＴ６がデータを書き込まれ、２９番目～３２番目のメモリセルトランジスタＭＴ７がデータを書き込まれる。

＜２－３．書き込み動作の第１の変形例（変形例１）＞
一実施形態に係る半導体記憶装置１におけるデータ書き込み動作の変形例１を説明する。変形例１では、主に、一部の奇数ワード線ＷＬｏ＿ｎ（ＷＬｏ＿ｎ）に供給される電圧が、上述した一実施形態に係る半導体記憶装置１のデータ書き込み動作の例に対して異なる。書き込み動作の変形例１の説明では、主に、一実施形態に係る半導体記憶装置１のデータ書き込み動作の例に対して異なる点を説明し、重複する説明は必要に応じて追加される。

図１９は一実施形態に係る半導体記憶装置１におけるデータ書き込み動作時における、各種信号のタイミングチャートの変形例１を示す図であり、図２０は図１９の時刻Ｔ１における各種信号線に供給される電圧を説明するための半導体記憶装置の切断部端面図であり、図２１は図１９の時刻Ｔ１～時刻Ｔ２における各種信号線に供給される電圧を説明するための半導体記憶装置１の切断部端面図である。一実施形態に係るデータ書き込み動作の変形例１のタイミングチャート及びタイミングチャートに係る構成は、図１９～図２１に示すデータ書き込み動作のタイミングチャート及びタイミングチャートに係る構成に限定されない。図１９～図２１の説明において、図１～図１８と同一、または類似する構成の説明は省略されることがある。

図２０～図２１に示す切断部端面の構成または機能などは、図１４～図１７に示す切断部端面図の構成または機能などと同様であるから、図１４～図１７に示す切断部端面の構成または機能などの説明と重複する内容のここでの説明は省略される。

変形例１における書き込み動作では、上述した一実施形態に係る半導体記憶装置１のデータ書き込み動作の例に対して、数値ｎがｎ－１以下である奇数ワード線ＷＬｏ＿ｎ－１以下（ＷＬｏ＿ｎ－１以下）は、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅと同様に動作され、数値ｎがｎ以上である奇数ワード線ＷＬｏ＿ｎ以上（ＷＬｏ＿ｎ以上）は、奇数ワード線ＷＬｏ０～ＷＬｏ７と同様に動作される。一部の奇数ワード線ＷＬｏ＿ｎ（ＷＬｏ＿ｎ）以外の信号線等の動作は上述した一実施形態に係る半導体記憶装置１のデータ書き込み動作と同様である。

一実施形態において、例えば、奇数ワード線ＷＬｏ＿ｎ（ＷＬｏ＿ｎ）は、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎに対向するワード線ＷＬである。例えば、図１９に示すように、変形例１における時刻Ｔ０～Ｔ１の書き込み動作では、数値ｎがｎ－１以下である奇数ワード線ＷＬｏ＿ｎ－１以下（ＷＬｏ＿ｎ－１以下）は、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅと同様に、電圧ＶＳＳから電圧ＶＣＨＰＣＨ（第１電圧）を供給される。また、数値ｎがｎ以上である奇数ワード線ＷＬｏ＿ｎ以上（ＷＬｏ＿ｎ以上）は、電圧ＶＳＳから電圧ＶＮＥＧ（第２電圧）を供給される。

図１９に示すように、変形例１における時刻Ｔ１～Ｔ２の書き込み動作では、数値ｎがｎ－１以下である奇数ワード線ＷＬｏ＿ｎ－１以下（ＷＬｏ＿ｎ－１以下）は、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅと同様に、電圧ＶＣＨＰＣＨ（第１電圧）を維持する。また、数値ｎがｎ以上である奇数ワード線ＷＬｏ＿ｎ以上（ＷＬｏ＿ｎ以上）は、電圧ＶＮＥＧ（第２電圧）を維持する。

例えば、図２０～図２１に示すように、数値ｎが３である場合、奇数ワード線ＷＬｏ＿ｎ以上（ＷＬｏ＿ｎ以上）は奇数ワード線ＷＬｏ＿３以上（ＷＬｏ３以上）であり、奇数ワード線ＷＬｏ＿ｎ－１以下（ＷＬｏ＿ｎ－１以下）は奇数ワード線ＷＬｏ＿２以下（ＷＬ２以下）である。すなわち、奇数ワード線ＷＬｏ＿３以上（ＷＬｏ３以上）は３番目の奇数ワード線ＷＬｏ３以上の奇数ワード線ＷＬｏ３～ＷＬｏ７であり、奇数ワード線ＷＬｏ＿２以下（ＷＬｏ２以下）は２番目の奇数ワード線ＷＬｏ２以下の奇数ワード線ＷＬｏ０～ＷＬｏ２である。

図２０に示すように、時刻Ｔ１では、選択偶数ワード線ＷＬｅ３（第１ワード線）に対向する奇数ワード線ＷＬｏ３以上の奇数ワード線ＷＬｏ３～ＷＬｏ７は電圧ＶＮＥＧ（第２電圧）を供給され、メモリセルトランジスタＭＴ３ｅｂ１～ＭＴ７ｅｂ７及びメモリセルトランジスタＭＴ３ｏｂ１～ＭＴ７ｏｂ７はオフ状態を維持する。奇数ワード線ＷＬｏ＿２以下（ＷＬｏ２以下）の奇数ワード線ＷＬｏ０～ＷＬｏ２は電圧ＶＣＨＰＣＨ（第１電圧）を供給される。電圧ＶＣＨＰＣＨ（第１電圧）は“Ａ”レベル以上の閾値電圧を読み出す電圧レベルよりも小さいため、メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ２ｏｂ２及びメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ２ｅｂ１はオフ状態となる。

次に、図２１に示すように、時刻Ｔ１～Ｔ２では、選択偶数ワード線ＷＬｅ３（第１ワード線）に対向する奇数ワード線ＷＬｏ３以上の奇数ワード線ＷＬｏ３～ＷＬｏ７は電圧ＶＮＥＧ（第２電圧）を維持し、メモリセルトランジスタＭＴ３ｅｂ１～ＭＴ７ｅｂ７及びメモリセルトランジスタＭＴ３ｏｂ１～ＭＴ７ｏｂ７はオフ状態を維持する。奇数ワード線ＷＬｏ＿２以下（ＷＬｏ２以下）の奇数ワード線ＷＬｏ０～ＷＬｏ２は電圧ＶＣＨＰＣＨ（第１電圧）を維持し、メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ２ｏｂ２及びメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ２ｅｂ１はオフ状態を維持する。

変形例１における書き込み動作では、時刻Ｔ３～Ｔ４において、奇数ワード線ＷＬｏ３～ＷＬｏ７（４本の信号線）が、電圧ＶＮＥＧから電圧ＶＰＡＳＳを供給される（電圧ＶＮＥＧから電圧ＶＰＡＳＳに昇圧される）。例えば、変形例１における書き込み動作は、奇数ワード線ＷＬｏ０～ＷＬｏ７（７本の信号線）を昇圧する動作と比較して、昇圧する信号線の数を減らすことができる。すなわち、変形例１における書き込み動作を実行することで、半導体記憶装置１の駆動の負荷は低減される。その結果、半導体記憶装置１の消費電力は削減される。

＜２－４．書き込み動作の第２の変形例（変形例２）＞
一実施形態に係る半導体記憶装置１におけるデータ書き込み動作の変形例２を説明する。変形例２では、主に、一部の奇数ワード線ＷＬｏ＿ｎ（ＷＬｏ＿ｎ）に供給される電圧が、上述した変形例１に対して異なる。変形例２の説明では、主に、変形例１に対して異なる点を説明し、重複する説明は必要に応じて追加される。

図２２は一実施形態に係る半導体記憶装置１におけるデータ書き込み動作時における、各種信号のタイミングチャートの変形例２を示す図であり、図２３は図２２の時刻Ｔ１における各種信号線に供給される電圧を説明するための半導体記憶装置の切断部端面図であり、図２４は図２２の時刻Ｔ１～時刻Ｔ２における各種信号線に供給される電圧を説明するための半導体記憶装置１の切断部端面図である。一実施形態に係るデータ書き込み動作の変形例２のタイミングチャート及びタイミングチャートに係る構成は、図２２～図２４に示すデータ書き込み動作のタイミングチャート及びタイミングチャートに係る構成に限定されない。図２２～図２４の説明において、図１～図２１と同一、または類似する構成の説明は省略されることがある。

図２３～図２４に示す切断部端面の構成または機能などは、図１４～図１７に示す切断部端面図の構成または機能などと同様であるから、図１４～図１７に示す切断部端面の構成または機能などの説明と重複する内容のここでの説明は省略される。

変形例２における書き込み動作では、上述した一実施形態に係る半導体記憶装置１のデータ書き込み動作の例に対して、数値ｎがｎ－２以下である奇数ワード線ＷＬｏ＿ｎ－２以下（ＷＬｏ＿ｎ－２以下）は、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅと同様に動作され、数値ｎがｎ－１以上である奇数ワード線ＷＬｏ＿ｎ－１以上（ＷＬｏ＿ｎ－１以上）は、奇数ワード線ＷＬｏ０～ＷＬｏ７と同様に動作される。一部の奇数ワード線ＷＬｏ＿ｎ（ＷＬｏ＿ｎ）以外の信号線等の動作は上述した一実施形態に係る半導体記憶装置１のデータ書き込み動作と同様である。

すなわち、変形例２における書き込み動作は、上述した変形例１に対して、奇数ワード線ＷＬｏ＿ｎ－１以下（ＷＬｏ＿ｎ－１以下）を奇数ワード線ＷＬｏ＿ｎ－２以下（ＷＬｏ＿ｎ－２以下）に置き換え、奇数ワード線ＷＬｏ＿ｎ以上（ＷＬｏ＿ｎ以上）を奇数ワード線ＷＬｏ＿ｎ－１以上（ＷＬｏ＿ｎ－１以上）に置き換えた場合と同様の動作である。

一実施形態において、例えば、奇数ワード線ＷＬｏ＿ｎ（ＷＬｏ＿ｎ）は、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎに対向するワード線ＷＬである。例えば、図２２に示すように、変形例２における時刻Ｔ０～Ｔ１の書き込み動作では、奇数ワード線ＷＬｏ＿ｎ－２以下（ＷＬｏ＿ｎ－２以下）は、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅと同様に、電圧ＶＳＳから電圧ＶＣＨＰＣＨ（第１電圧）を供給される。また、奇数ワード線ＷＬｏ＿ｎ－１以上（ＷＬｏ＿ｎ－１以上）は、電圧ＶＳＳから電圧ＶＮＥＧ（第２電圧）を供給される。

図２２に示すように、変形例２における時刻Ｔ１～Ｔ２の書き込み動作では、奇数ワード線ＷＬｏ＿ｎ－２以下（ＷＬｏ＿ｎ－２以下）は、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅと同様に、電圧ＶＣＨＰＣＨ（第１電圧）を維持する。また、奇数ワード線ＷＬｏ＿ｎ－１以上（ＷＬｏ＿ｎ－１以上）は、電圧ＶＮＥＧ（第２電圧）を維持する。

例えば、図２３～図２４に示すように、数値ｎが３である場合、奇数ワード線ＷＬｏ＿ｎ－１以上（ＷＬｏ＿ｎ－１以上）は奇数ワード線ＷＬｏ＿２以上（ＷＬｏ２以上）であり、奇数ワード線ＷＬｏ＿ｎ－２以下（ＷＬｏ＿ｎ－２以下）は奇数ワード線ＷＬｏ＿１以下（ＷＬｏ１以下）である。すなわち、奇数ワード線ＷＬｏ＿２以上（ＷＬｏ２以上）は２番目の奇数ワード線ＷＬｏ２以上の奇数ワード線ＷＬｏ３～ＷＬｏ７であり、奇数ワード線ＷＬｏ＿１以下（ＷＬｏ１以下）は１番目の奇数ワード線ＷＬｏ１以下の奇数ワード線ＷＬｏ０～ＷＬｏ１である。

図２３に示すように、時刻Ｔ１では、奇数ワード線ＷＬｏ２以上の奇数ワード線ＷＬｏ２～ＷＬｏ７は電圧ＶＮＥＧ（第２電圧）を供給され、メモリセルトランジスタＭＴ２ｅｂ１～ＭＴ７ｅｂ７及びメモリセルトランジスタＭＴ２ｏｂ１～ＭＴ７ｏｂ７はオフ状態を維持する。奇数ワード線ＷＬｏ＿１以下（ＷＬｏ１以下）の奇数ワード線ＷＬｏ０～ＷＬｏ１は電圧ＶＣＨＰＣＨ（第１電圧）を供給される。電圧ＶＣＨＰＣＨ（第１電圧）は “Ａ”レベル以上の閾値電圧を読み出す電圧レベルよりも小さいため、メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ１ｏｂ２及びメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ１ｅｂ１はオフ状態となる。

次に、図２４に示すように、時刻Ｔ１～Ｔ２では、奇数ワード線ＷＬｏ２以上の奇数ワード線ＷＬｏ２～ＷＬｏ７は電圧ＶＮＥＧ（第２電圧）を維持し、メモリセルトランジスタＭＴ２ｅｂ１～ＭＴ７ｅｂ７及びメモリセルトランジスタＭＴ２ｏｂ１～ＭＴ７ｏｂ７はオフ状態を維持する。奇数ワード線ＷＬｏ＿１以下（ＷＬｏ１以下）の奇数ワード線ＷＬｏ０～ＷＬｏ１は電圧ＶＣＨＰＣＨ（第１電圧）を維持し、メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ１ｏｂ２及びメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ１ｅｂ１はオフ状態を維持する。

変形例２における書き込み動作では、例えば、時刻Ｔ３～Ｔ４において、奇数ワード線ＷＬｏ２～ＷＬｏ７が、電圧ＶＮＥＧから電圧ＶＰＡＳＳを供給される（電圧ＶＮＥＧから電圧ＶＰＡＳＳに昇圧される）。奇数ワード線ＷＬｏ２は、選択偶数ワード線ＷＬｅ３（第１ワード線）に対向する奇数ワード線ＷＬｏ３に隣接するワード線である。奇数ワード線ＷＬｏ２が電圧ＶＮＥＧから電圧ＶＰＡＳＳに昇圧されることで、例えば、奇数ワード線ＷＬｏ３に電気的に接続されたメモリセルトランジスタＭＴ３ｂ１（第４メモリセル）のチャネル（第４チャネル）のブースト（ｂｏｏｓｔ）を、ＭＴ３ｏｂ１（第４メモリセル）のチャネル（第４チャネル）に対してＺ方向の斜め下方からアシストすることができる。

＜第２実施形態＞
第１実施形態では、書き込み動作において、非書き込み対象のメモリセルトランジスタＭＴのチャネルをビット線ＢＬ側から電圧ＶＤＤまたは電圧ＶＣＨＡにプリチャージした。これに対して、第２実施形態では、非書き込み対象のメモリセルトランジスタＭＴのチャネルをソース線ＳＬ側からプリチャージする例を説明する。図２５は一実施形態に係る半導体記憶装置１のデータ書き込み動作時における、各種信号のタイミングチャートの概略を示す図であり、図２６は図２５の時刻Ｔ０における各種信号線に供給される電圧を説明するための半導体記憶装置１の切断部端面図であり、図２７は図２５の時刻Ｔ１における各種信号線に供給される電圧を説明するための半導体記憶装置１の切断部端面図であり、図２８は図２５の時刻Ｔ１～時刻Ｔ２における各種信号線に供給される電圧を説明するための半導体記憶装置１の切断部端面図であり、図２９は図２５の時刻Ｔ３～時刻Ｔ４における各種信号線に供給される電圧を説明するための半導体記憶装置１の切断部端面図であり、図３０は一実施形態に係るメモリセルへのデータ書き込みの順番の一例を示す図である。一実施形態に係る半導体記憶装置１のタイミングチャート及びタイミングチャートに係る構成は、図２５～図３０に示すタイミングチャート及びタイミングチャートに係る構成に限定されない。図２５～図３０の説明において、図１～図２４と同一、または類似する構成の説明は省略されることがある。

なお、図２５に示すタイミングチャートは、図１３に示すタイミングチャートにおける選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅ（ＳＧＤ０）、非選択セレクトゲート線ＵＳＥＬ－ＳＧＤｅ（ＳＧＤ２）、選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅに対向する奇数セレクトゲート線ＳＧＤｏ（ＳＧＤ１）、選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅに対向する奇数レクトゲート線ＳＧＤｏ以外の奇数セレクトゲート線ＳＧＤｏ（ＳＧＤ３）、セレクトゲート線ＳＧＳｅ、セレクトゲート線ＳＧＳｏ、ビット線ＩｎｈｉｂｉｔＢＬ（ＢＬ１）、及びビット線ＰｒｏｇｒａｍＢＬ（ＢＬ２）のそれぞれに、ソース線ＳＬを追加した図である。図２５に示すタイミングチャートでは、その他の信号線に供給される電圧、構成及び動作等は、図１３と同様である。また、図２６～図２９に示す切断部端面図は、図１３～図１７に示す切断部端面図と同様である。第２実施形態に係る書き込み動作の説明では、図１３～図１７に示す図及び図１３～図１７に示す図に関連する説明と同一、または類似する説明は省略する。

図２６～図２９では、各メモリセルトランジスタＭＴに書き込まれた（記憶された）閾値電圧が、各メモリセルトランジスタＭＴのＺ方向に対して下方に、示される。具体的には、メモリセルトランジスタＭＴ０ｅｂ２～ＭＴ３ｅｂ２、メモリセルトランジスタＭＴ６ｏｂ２、メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ３ｏｂ２、メモリセルトランジスタＭＴ０ｅｂ１～ＭＴ３ｅｂ１、及びメモリセルトランジスタＭＴ０ｏｂ１～ＭＴ３ｏｂ１は“ｅＲ”レベルの閾値電圧を書き込まれており、メモリセルトランジスタＭＴ５ｅｂ２及びメモリセルトランジスタＭＴ７ｏｂ２は“Ａ”レベルの閾値電圧を書き込まれており、メモリセルトランジスタＭＴ７ｂ１は“Ｂ”レベルの閾値電圧を書き込まれており、メモリセルトランジスタＭＴ７ｅｂ２、及びメモリセルトランジスタＭＴ５ｅｂ１～ＭＴ６ｅｂ１は“Ｄ”レベルの閾値電圧を書き込まれており、メモリセルトランジスタＭＴ５ｏｂ１は“Ｅ”レベルの閾値電圧を書き込まれており、メモリセルトランジスタＭＴ６ｏｂ１、及びメモリセルトランジスタＭＴ７ｅｂ１は“Ｆ”レベルの閾値電圧を書き込まれており、メモリセルトランジスタＭＴ６ｅｂ２は“Ｇ”レベルの閾値電圧を書き込まれている。

第２実施形態に係る書き込み動作の説明では、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ（選択ワード線ＷＬｅ４（ｎ＝４））に電気的に接続されたメモリセルトランジスタＭＴ４ｅｂ２に、所望のデータを書き込むための書き込み動作が説明され、すでにデータを書き込まれたメモリセルトランジスタＭＴは、当該書き込み動作を用いてデータを書き込まれた状態を示す。

＜１．時刻Ｔ０までの書き込み動作の例＞
図２５及び図２６を用いて、第２実施形態に係る時刻Ｔ０までの書き込み動作を説明する。図２５に示すように、時刻Ｔ０までは、ソース線ＳＬは電圧ＶＳＳを供給される。上述の通り、その他の信号線に供給される電圧、構成及び動作等は、図１３における各信号線に供給される電圧、構成及び動作、または、図１３において置き換えた各信号線に供給される電圧、構成及び動作等と同様であるから、ここでの説明は省略される。

＜２．時刻Ｔ１の書き込み動作の例＞
図２５及び図２７を用いて、時刻Ｔ０～Ｔ１の書き込み動作を説明する。図２５に示すように、時刻Ｔ０～Ｔ１では、選択セレクトゲート線ＳＥＬ－ＳＧＤ（ＳＧＤ０）、及び非選択セレクトゲート線ＳＥＬ－ＳＧＤ（ＳＧＤ１、ＳＧＤ２、ＳＧＤ３）は電圧ＶＳＳを供給される。選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、及び非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、電圧ＶＳＳから電圧ＶＣＨＰＣＨ（第１電圧）を供給される。セレクトゲート線ＳＧＳｅ及びＳＧＳｏは、電圧ＶＳＳから電圧ＶＳＧＰＣＨを供給される。奇数ワード線ＷＬｏ０～ＷＬｏ７は電圧ＶＳＳから電圧ＶＮＥＧ（第２電圧）を供給される。ソース線ＳＬは電圧ＶＳＳを供給される。これにより、各メモリセルトランジスタＭＴのチャネルＣｈａｎｎｅｌは電圧ＶＳＳを供給される。第２実施形態では、第１実施形態と同様に、数値ｎは正の整数であり、例えば、３である。例えば、数値ｎが３の場合、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎは偶数ワード線ＳＥＬ－ＷＬｅ３である。選択偶数ワード線ＳＥＬ－ＷＬｅ３は、複数の偶数ワード線ＳＥＬ－ＷＬｅのうち３番目の偶数ワード線ＳＥＬ－ＷＬｅ３である。なお、奇数ワード線ＷＬｏ＿ｎ（ＷＬ０＿ｎ）の構成は、上述した偶数ワード線ＷＬｅ＿ｎと同様の構成である。

図２７に示すように、時刻Ｔ１では、セレクトゲート線ＳＧＳｅ、及びセレクトゲート線ＳＧＳｏは電圧ＶＳＧＰＣＨを供給され、選択ワード線ＷＬｅ３（第１ワード線）を含むワード線ＷＬｅ０～ＷＬｅ７は電圧ＶＣＨＰＣＨを供給され、選択トランジスタＳＴ２ｅｂ２、ＳＴ２ｏｂ２、ＳＴ２ｏｂ１、ＳＴ２ｅｂ１、メモリセルトランジスタＭＴ０ｅｂ２～ＭＴ３ｅｂ２、及びメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ３ｅｂ１はオン状態となる。ワード線ＷＬｅ４～ＷＬｅ７も電圧ＶＣＨＰＣＨを供給され、電圧ＶＣＨＰＣＨ（第１電圧）の大きさによって、メモリセルトランジスタＭＴ４ｅｂ２～ＭＴ７ｅｂ２、及びメモリセルトランジスタＭＴ４ｅｂ１～ＭＴ７ｅｂ１はオン状態となる。奇数ワード線ＷＬｏ３（第２ワード線）を含む奇数ワード線ＷＬｏ０～ＷＬｏ７は電圧ＶＮＥＧを供給され、メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ７ｏｂ２、及びメモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ７はオフ状態を維持する。選択セレクトゲート線ＳＥＬ－ＳＧＤｅ（ＳＧＤ０）、及び非選択セレクトゲート線ＵＳＥＬ－ＳＧＤｅ（ＳＧＤ１）は電圧ＶＳＳを供給され、選択トランジスタＳＴ１ｅｂ２、ＳＴ１ｏｂ２、ＳＴ１ｏｂ１、ＳＴ１ｅｂ１はオフ状態を維持する。ビット線ＢＬ１、及びビット線ＢＬ２は、電圧ＶＳＳを供給される。

その結果、図２７に示すように、ソース線ＳＬに供給された電圧ＶＳＳが、選択トランジスタＳＴ２ｅｂ２及びメモリセルトランジスタＭＴ０ｅｂ２～ＭＴ３ｅｂ２（第１メモリセル）のそれぞれのチャネル（第１チャネル）として機能する半導体層３１、及び、選択トランジスタＳＴ２ｅｂ１及びメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ３ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）として機能する半導体層３１、に供給される。

また、メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ３ｏｂ２（第２メモリセル）のそれぞれのチャネル（第２チャネル）の一部は、メモリセルトランジスタＭＴ０ｅｂ２～ＭＴ３ｅｂ２（第１メモリセル）のそれぞれのチャネル（第１チャネル）と共有され、メモリセルトランジスタＭＴ０ｏｂ１～ＭＴ３ｏｂ１（第４メモリセル）のそれぞれのチャネル（第４チャネル）の一部は、メモリセルトランジスタＭＴ０ｅｂ１～ＭＴ３ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）と共有されている。

その結果、メモリセルトランジスタＭＴ０ｅｂ２～ＭＴ３ｅｂ２（第１メモリセル）のそれぞれのチャネル（第１チャネル）の一部、メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ３ｏｂ２（第２メモリセル）のそれぞれのチャネル（第２チャネル）の一部、メモリセルトランジスタＭＴ０ｅｂ１～ＭＴ３ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）の一部、及び、メモリセルトランジスタＭＴ０ｏｂ１～ＭＴ３ｏｂ１（第４メモリセル）のそれぞれのチャネル（第４チャネル）の一部を、電圧ＶＳＳに固定することができる。

＜３．時刻Ｔ２の書き込み動作の例＞
図２５及び図２８を用いて、時刻Ｔ１～Ｔ２の書き込み動作を説明する。時刻Ｔ１～Ｔ２の書き込み動作は、例えば、奇数ワード線ＷＬｏ３（第２ワード線）を含む奇数ワード線ＷＬｏ０～ＷＬｏ７は電圧ＶＮＥＧを供給した後、ソース線ＳＬに電圧ＶＤＤを供給する動作である。換言すると、時刻Ｔ１～Ｔ２の書き込み動作は、ソース線ＳＬに電圧ＶＤＤを供給し、メモリセルトランジスタＭＴのチャネルを電圧ＶＤＤまたは電圧ＶＣＨＡにプリチャージする動作である。図２５に示すように、時刻Ｔ１～Ｔ２では、セレクトゲート線ＳＧＳｅ、セレクトゲート線ＳＧＳｏは電圧ＶＳＧＰＣＨを供給され、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、及び選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、電圧ＶＣＨＰＣＨを供給され、奇数ワード線ＷＬｏ０～ＷＬｏ７は電圧ＶＮＥＧを供給され、ソース線ＳＬは電圧ＶＳＳから電圧ＶＤＤ（第３電圧）を供給される。また、選択セレクトゲート線ＳＥＬ－ＳＧＤｅ（ＳＧＤ０）、及び非選択セレクトゲート線ＵＳＥＬ－ＳＧＤｅ（ＳＧＤ０）及びＵＳＥＬ－ＳＧＤｏ（ＳＧＤ１、ＳＧＤ３）は電圧ＶＳＳを供給される。これにより、メモリセルトランジスタＭＴのチャネルＣｈａｎｎｅｌは電圧ＶＳＳから電圧ＶＣＨＡ（第４電圧）へとプリチャージされる。

図２８に示すように、時刻Ｔ１～Ｔ２では、セレクトゲート線ＳＧＳｅ、セレクトゲート線ＳＧＳｏは電圧ＶＳＧＰＣＨを供給され、選択ワード線ＷＬｅ３（第１ワード線）、非選択ワード線ＷＬｅ０～ＷＬｅ２は電圧ＶＣＨＰＣＨを供給され、選択トランジスタＳＴ２ｅｂ２、ＳＴ２ｏｂ２、ＳＴ２ｏｂ１、ＳＴ２ｅｂ１、メモリセルトランジスタＭＴ０ｅｂ２～ＭＴ３ｅｂ２、及びメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ３ｅｂ１はオン状態を維持する。非選択ワード線ＷＬｅ４～ＷＬｅ７も電圧ＶＣＨＰＣＨを供給される場合、メモリセルトランジスタＭＴ５ｅｂ２～ＭＴ７ｅｂ２、及びメモリセルトランジスタＭＴ５ｅｂ１～ＭＴ７ｅｂ１は、例えば、オン状態を維持する。なお、ワード線ＷＬｅ４～ＷＬｅ７に電圧ＶＳＳが供給されてもよい。奇数ワード線ＷＬｏ３（第２ワード線）を含む奇数ワード線ＷＬｏ０～ＷＬｏ７は電圧ＶＮＥＧを供給され、メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ７ｏｂ２、及びメモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ７はオフ状態を維持する。選択セレクトゲート線ＳＥＬ－ＳＧＤｅ（ＳＧＤ０）、及び非選択セレクトゲート線ＵＳＥＬ－ＳＧＤｅ（ＳＧＤ２）及びＵＳＥＬ－ＳＧＤｏ（ＳＧＤ１、ＳＧＤ３）は電圧ＶＳＳを供給され、選択トランジスタＳＴ２ｅｂ２、ＳＴ２ｏｂ２、ＳＴ２ｏｂ１、ＳＴ２ｅｂ１はオフ状態を維持する。ソース線ＳＬは電圧ＶＳＳから電圧ＶＤＤを供給される。また、ビット線ＰｒｏｇｒａｍＢＬは電圧ＶＳＳを供給され、ビット線ＩｎｈｉｂｉｔＢＬは電圧ＶＤＤを供給される。

その結果、図２８に示すように、ソース線ＳＬに供給された電圧ＶＤＤに応じた電圧ＶＣＨＡが、選択トランジスタＳＴ２ｅｂ２及びメモリセルトランジスタＭＴ０ｅｂ２～ＭＴ３ｅｂ２（第１メモリセル）のそれぞれのチャネル（第１チャネル）として機能する半導体層３１、及び、選択トランジスタＳＴ２ｅｂ１及びメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ３ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）として機能する半導体層３１、供給される。

また、メモリセルトランジスタＭＴ０ｅｂ２～ＭＴ３ｅｂ２（第１メモリセル）を介して、メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ３ｏｂ２（第２メモリセル）のそれぞれのチャネル（第２チャネル）の一部に電圧ＶＣＨＡが供給され、メモリセルトランジスタＭＴ０ｅｂ１～ＭＴ３ｅｂ１（第３メモリセル）を介して、メモリセルトランジスタＭＴ０ｏｂ１～ＭＴ３ｏｂ１（第４メモリセル）のそれぞれのチャネル（第４チャネル）の一部に電圧ＶＣＨＡが供給される。

なお、時刻Ｔ２～時刻Ｔ３までは、図２５に示すように、セレクトゲート線ＳＧＳｅ、及びセレクトゲート線ＳＧＳｏ、）電圧ＳＧＰＣＨから電圧ＶＳＳを供給され、偶数ワード線ＳＥＬ－ＷＬｅ０～ＷＬｅ７は電圧ＶＣＨＰＣＨから電圧ＶＳＳを供給される。奇数ワード線ＷＬｏ０～ＷＬｏ７は電圧ＶＮＥＧを供給され、ソース線ＳＬは電圧ＶＤＤを供給され、選択セレクトゲート線ＳＥＬ－ＳＧＤｅ（ＳＧＤ０）、非選択セレクトゲート線ＵＳＥＬ－ＳＧＤｅ（ＳＧＤ０）、及び非選択セレクトゲート線ＵＳＥＬ－ＳＧＤｏ（ＳＧＤ１、ＳＧＤ３）は電圧ＶＳＳを供給される。また、ビット線ＰｒｏｇｒａｍＢＬは電圧ＶＳＳを供給され、ビット線ＩｎｈｉｂｉｔＢＬは電圧ＶＤＤを供給される。時刻Ｔ２～時刻Ｔ３までは、各メモリセルトランジスタＭＴはオフ状態であり、メモリセルトランジスタＭＴのチャネルＣｈａｎｎｅｌは電圧ＶＣＨＡ（第４電圧）を保持している。

＜４．時刻Ｔ３～Ｔ４の書き込み動作の例＞
図２５及び図２９を用いて、時刻Ｔ３～Ｔ４の書き込み動作を説明する。時刻Ｔ３～Ｔ４の書き込み動作においては、例えば、非書き込み対象となるメモリセルトランジスタＭＴのチャネルＣｈａｎｎｅｌを電圧ＶＣＨＡ（第４電圧）から電圧ＶＣＨＣ（第６電圧）にブースト（ｂｏｏｓｔ）する動作である。図２５に示すように、時刻Ｔ３～Ｔ４では、選択セレクトゲート線ＳＥＬ－ＳＧＤｅは電圧ＶＳＳから電圧ＶＳＧを供給される。選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎを含む偶数ワード線ＷＬｅ０～ＷＬｅ７は電圧ＶＳＳから電圧ＶＰＡＳＳ（第５電圧）を供給され、奇数ワード線ＷＬｅ０～ＷＬｅ７は電圧ＶＮＥＧ（第２電圧）から電圧ＶＰＡＳＳ（第５電圧）を供給される。ビット線ＩｎｈｉｂｉｔＢＬは電圧ＶＤＤ（第３電圧）を供給され、ビット線ＰｒｏｇｒａｍＢＬは電圧ＶＳＳを供給される。これにより、ビット線ＩｎｈｉｂｉｔＢＬに対応する（非書き込み対象の）メモリセルトランジスタＭＴのチャネルＣｈａｎｎｅｌは電圧ＶＣＨＡ（第４電圧）から電圧ＶＣＨＣ（第６電圧）に昇圧される。

図２９に示すように、時刻Ｔ３～Ｔ４では、選択ワード線ＷＬｅ３（第１ワード線）を含む偶数ワード線ＷＬｅ０～ＷＬｅ７は電圧ＶＳＳから電圧ＶＰＡＳＳを供給され、奇数ワード線ＷＬｏ３（第２ワード線）を含む奇数ワード線ＷＬｅ０～ＷＬｅ７は電圧ＶＮＥＧから電圧ＶＰＡＳＳを供給される。

第１実施形態と同様に、第２実施形態においても、メモリセルトランジスタＭＴ０ｅｂ１～ＭＴ７ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）、及びメモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ１（第４メモリセル）のそれぞれのチャネル（第４チャネル）、として機能する半導体層３１が、電圧ＶＣＨＡを保持した状態で、奇数ワード線ＷＬｏ３（第２ワード線）を含む奇数ワード線ＷＬｏ０～ＷＬｏ７は電圧ＶＮＥＧから電圧ＶＰＡＳＳを供給される。すなわち、メモリセルトランジスタＭＴ０ｅｂ１～ＭＴ７ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）、及びメモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ１（第４メモリセル）のそれぞれのチャネル（第４チャネル）、として機能する半導体層３１は、電圧ＶＣＨＡを保持したフローティング（ｆｌｏａｔｉｎｇ）状態で、奇数ワード線ＷＬｏ３（第２ワード線）を含む奇数ワード線ＷＬｏ０～ＷＬｏ７は電圧ＶＮＥＧから電圧ＶＰＡＳＳを供給される。

その結果、第１実施形態と同様に、第２実施形態においても、当該半導体層３１と、奇数ワード線ＷＬｏ３（第２ワード線）を含む奇数ワード線ＷＬｏ０～ＷＬｅ７とのカップリングにより、当該半導体層３１の電圧は、電圧ＶＣＨＡから電圧ＶＣＨＡより大きな電圧ＶＣＨＣに上昇する。すなわち、及びメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ７ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）、及びメモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ１（第４メモリセル）のそれぞれのチャネル（第４チャネル）はブースト（ｂｏｏｓｔ）される。

＜５．時刻Ｔ４～Ｔ５の書き込み動作の例＞
図２５を用いて、時刻Ｔ４～Ｔ５の書き込み動作を説明する。図２５に示すように、時刻Ｔ４～Ｔ５では、選択セレクトゲート線ＳＥＬ－ＳＧＤｅ（ＳＧＤ０）は電圧ＶＳＧを供給され、ビット線ＰｒｏｇｒａｍＢＬと接続される選択トランジスタＳＴ１ｅｂ１はオン状態を維持している。一方で、ビット線ＩｎｈｉｂｉｔＢＬと接続される選択トランジスタＳＴ１ｅｂ１はオフ状態を維持している。そして、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ（選択ワード線ＷＬｅ３（第１ワード線））は電圧ＶＰＡＳＳ（第５電圧）から電圧ＶＰＲＧ（第７電圧）を供給される。ビット線ＰｒｏｇｒａｍＢＬに対応する（書き込み対象の）メモリセルトランジスタＭＴ３ｅｂ２のチャネルには電圧ＶＳＳが供給されているため、そのゲートとしての選択ワード線ＷＬｅ３（第１ワード線）に供給される電圧ＶＰＲＧ（第７電圧）によって、チャネルとゲートとに大きな電圧差が発生し、書き込みがなされる。一方で、ビット線ＩｎｈｉｂｉｔＢＬに対応する（非書き込み対象の）メモリセルトランジスタＭＴ３ｅｂ２のチャネルの電圧は、ビット線ＩｎｈｉｂｉｔＢＬから電気的に切断されているため、そのゲートとしての選択ワード線ＷＬｅ３（第１ワード線）に供給される電圧ＶＰＲＧ（第７電圧）によって、電圧ＶＣＨＡから電圧ＶＣＨＣに上昇する。従って、ビット線ＩｎｈｉｂｉｔＢＬに対応する（非書き込み対象の）メモリセルトランジスタＭＴ３ｅｂ２は、チャネルとゲートとの電圧差が大きくならず、書き込みがなされない。

第２実施形態に係る半導体記憶装置１の書き込み動作を用いた場合においても、選択ワード線ＷＬｅ３（第１ワード線）に電圧ＶＰＲＧ（第７電圧）が供給される前に、ビット線ＩｎｈｉｂｉｔＢＬに対応する（非書き込み対象の）メモリセルトランジスタＭＴ３ｅｂ１のチャネルを、比較例の電圧ＶＣＨＢよりも高い電圧ＶＣＨＣ（第６電圧）まで上昇させることができる。従って、選択ワード線ＷＬｅ３（第１ワード線）に電圧ＶＰＲＧ（第７電圧）が供給された際にビット線ＩｎｈｉｂｉｔＢＬに対応する（非書き込み対象の）メモリセルトランジスタＭＴ３ｅｂ１に対して誤って書き込みがなされてしまうことを抑制することができる。

したがって、第２実施形態に係る半導体記憶装置１の書き込み動作を用いた場合においても、第１実施形態と同様の作用効果を得ることができる。

＜６．メモリセルトランジスタＭＴへのデータ書き込みの順番の例＞
図３０を用いて、第２実施形態に係るメモリセルトランジスタＭＴへのデータ書き込みの順番の一例を説明する。

図３０に示すように、例えば、ワード線ＷＬ７からワード線ＷＬ０を順番に選択する。ワード線ＷＬ７が選択されると、メモリグループＭＧ０に含まれ、ワード線ＷＬ７に電気的に接続されたメモリセルトランジスタＭＴ７が、１番目にデータを書き込まれる。続いて、メモリグループＭＧ１に含まれ、ワード線ＷＬ７に電気的に接続されたメモリセルトランジスタＭＴ７が、２番目にデータを書き込まれる。次に、メモリグループＭＧ２に含まれ、ワード線ＷＬ７に電気的に接続されたメモリセルトランジスタＭＴ７が、３番目にデータを書き込まれ、メモリグループＭＧ３に含まれ、ワード線ＷＬ７に電気的に接続されたメモリセルトランジスタＭＴ７が４番目にデータを書き込まれる。

すなわち、第２実施形態に係るメモリセルトランジスタＭＴへのデータ書き込みの順番は、第１実施形態に係るメモリセルトランジスタＭＴへのデータ書き込みの順番に対して、ワード線の選択の順番をワード線ＷＬ７からワード線ＷＬ０とした場合に選択したワード線に対応したメモリセルトランジスタＭＴにデータを書き込む順番と同様である。

＜他の実施形態＞
上記第１実施形態および第２実施形態において半導体記憶装置に含まれる構成として説明した各部は、ハードウェアまたはソフトウェアのいずれで実現してもよく、あるいは、ハードウェアとソフトウェアとの組み合わせにより実現してもよい。

上記第１実施形態および第２実施形態において、同一、略同一または一致という表記を用いている場合、同一、略同一または一致には、設計の範囲での誤差が含まれている場合を含んでいてもよい。

以上、本開示のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、適宜組み合わせて実施してもよく、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：半導体記憶装置、２：メモリコントローラ、３：メモリシステム、８：配線層、１０：配線層、１０－０：配線層、１０－０ａ：配線層、１０－０ｂ：配線層、１０－０ｃ：配線層、１０－０ｄ：第１接続部（１ｓｔ：ｃｏｎｎｅｃｔ）、１０－０ｄ：第１接続部、１０－１：配線層、１０－１ａ：配線層、１０－１ｂ：配線層、１０－１ｄ：第２接続部（２ｎｄ：ｃｏｎｎｅｃｔ）、１０－１ｄ：第２接続部、１０－２：配線層、１０－２ａ：配線層、１０－２ｂ：配線層、１０－２ｄ：第１接続部、１０－３：配線層、１０－３ａ：配線層、１０－３ｂ：配線層、１０－３ｄ：第２接続部、１０－４：配線層、１０－５：配線層、１０－６：配線層、１０－７：配線層、１１：配線層、１１－０：配線層、１１－０ａ：配線層、１１－０ｂ：配線層、１１－１：配線層、１１－２：配線層、１１－３：配線層、１１－４：配線層、１１－５：配線層、１１－６：配線層、１１－７：配線層、１１－８：第１接続部（１ｓｔ：ｃｏｎｎｅｃｔ）、１１－９：第２接続部（２ｎｄ：ｃｏｎｎｅｃｔ）、１１ｅ：配線層、１１ｏ：配線層、１２：配線層、１３：ソース線層、１６：コンタクトプラグ、１７：コンタクトプラグ、１７ｄ：第１接続領域（１ｓｔ：ｃｏｎｎｅｃｔ）、１８：金属配線層、１９：コンタクトプラグ、１９ｄ：第２接続領域（２ｎｄ：ｃｏｎｎｅｃｔ）、２０：金属配線層、２１：メモリセルアレイ（ｍｅｍｏｒｙ：ｃｅｌｌ：ａｒｒａｙ）、２２：入出力回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ）、２３：ロジック制御回路（ｌｏｇｉｃ：ｃｏｎｔｒｏｌ）、２４：シーケンサ（ｓｅｑｕｅｎｃｅｒ）、２５：レジスタ（ｒｅｇｉｓｔｅｒ）、２６：ビジー制御回路（ｒｅａｄｙ／ｂｕｓｙ：ｃｉｒｃｕｉｔ）、２７：電圧生成回路（ｖｏｌｔａｇｅ：ｇｅｎｅｒａｔｉｏｎ）、２８：ドライバセット（ｄｒｉｖｅｒ：ｓｅｔ）、２８Ａ：偶数ワード線ドライバ（ｅｖｅｎ：ｗｏｒｄ：ｌｉｎｅ：ｄｒｉｖｅｒ）、２８Ｂ：奇数ワード線ドライバ（ｏｄｄ：ｗｏｒｄ：ｌｉｎｅ：ｄｒｉｖｅｒ）、２９：ロウデコーダ（ｒｏｗ：ｄｅｃｏｄｅｒ）、３０：絶縁層、３１：半導体層、３２：絶縁層、３３：絶縁層、３４：絶縁層、３５：ＡｌＯ層、３６：バリアメタル層、３７：絶縁層、４０：半導体層、４１：絶縁層、４２：導電層、４３：絶縁層、４５：ＡｌＯ層、４６：絶縁層、４６ａ：絶縁層、４６ｂ：絶縁層、４６ｃ：絶縁層、４７：バリアメタル層、４８：絶縁層、５０：ストリング、５０ｅ：ストリング、５０ｅｂ１：ストリング、５０ｅｂ２：ストリング、５０ｏ：ストリング、５０ｏｂ１：ストリング、５０ｏｂ２：ストリング、７０：センスアンプ（ｓｅｎｓｅ：ａｍｐｌｉｆｉｅｒ）、７１：入出力用パッド群、７２：ロジック制御用パッド群

Claims (9)

1. 第１半導体ピラーと、
   断面視において、前記第１半導体ピラーに隣接する第２半導体ピラーと、
   前記第１半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第１メモリセルを含む第１ストリングと、
   前記第１半導体ピラーに対して前記第１半導体ピラーの第１側とは反対側の第２側に設けられ、前記第１メモリセルで形成される第１チャネルと前記第１半導体ピラーの一部を共有する第２チャネルを形成し、直列に電気的に接続された複数の第２メモリセルを含む第２ストリングと、
   前記第２半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第３メモリセルを含む第３ストリングと、
   前記第２半導体ピラーに対して前記第２半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、前記第２ストリングに対向して設けられ、前記第３メモリセルで形成される第３チャネルと前記第２半導体ピラーの一部を共有する第４チャネルを形成し、直列に電気的に接続された複数の第４メモリセルを含む第４ストリングと、
   複数の前記第１メモリセルの各々及び複数の前記第３メモリセルの各々に共通に設けられる第１ワード線と、
   複数の前記第２メモリセルの各々及び複数の前記第４メモリセルの各々に共通に設けられる第２ワード線と、
   複数の前記第１メモリセルのうちｋ番目の第１メモリセル及び複数の前記第３メモリセルのうちｋ番目の第１メモリセルへデータを書き込む場合、書き込み動作の第１動作において、前記ｋ番目の第１メモリセル及び前記ｋ番目の第３メモリセルに電気的に接続されたｋ番目の前記第１ワード線に基準電圧より大きい第１電圧を供給し、前記ｋ番目の第２メモリセル及び前記ｋ番目の第４メモリセルに電気的に接続されたｋ番目の前記第２ワード線に基準電圧より小さい第２電圧を供給するドライバと、
   を有する、半導体記憶装置。
2. 前記第１半導体ピラーは第１ビット線に電気的に接続され、
   前記第２半導体ピラーは第２ビット線に電気的に接続され、
   前記第１動作において、前記ドライバは、
   前記第１ビット線及び前記第２ビット線に前記基準電圧を供給し、
   前記ｋ番目の前記第２ワード線に供給される電圧が前記第２電圧に達した後に、前記第２ビット線に前記第１電圧と同一又は略同一の第３電圧を供給する、
   請求項１に記載の半導体記憶装置。
3. 前記第１動作において、
   前記ドライバはｋ＋１番目以上の前記第１ワード線に前記第１電圧を供給し、ｋ＋１番目以上の前記第２ワード線に前記第２電圧を供給し、
   前記ｋ番目以上の第１メモリセル及び前記ｋ番目以上の第３メモリセルはオン状態となり、
   前記ｋ番目以上の第２メモリセル及び前記ｋ番目以上の第４メモリセルはオフ状態となり、
   前記ｋ番目以上の第２メモリセルの各々の第２チャネルの電圧及び前記ｋ番目以上の第４メモリセルの各々の第４チャネルの電圧は基準電圧より大きな第４電圧に上昇する、
   請求項２に記載の半導体記憶装置。
4. 前記第１動作において、
   前記ドライバは、ｋ番目以外の前記第１ワード線及びｋ－１番目以下の前記第２ワード線に前記第１電圧を供給し、ｋ＋１番目以上の前記第２ワード線に前記第２電圧を供給し、
   前記ｋ番目以上の第１メモリセル及び前記ｋ番目以上の第３メモリセルはオン状態となり、
   前記ｋ番目以上の第２メモリセル及び前記ｋ番目以上の第４メモリセルはオフ状態となり、
   前記ｋ番目以上の第２メモリセルの各々の第２チャネルの電圧及び前記ｋ番目以上の第４メモリセルの各々の第４チャネルの電圧は基準電圧より大きな第４電圧に上昇する、
   請求項２に記載の半導体記憶装置。
5. 前記第１動作において、
   前記ドライバは、ｋ番目以外の前記第１ワード線及びｋ－２番目以下の前記第２ワード線に前記第１電圧を供給し、ｋ－１番目以上の前記第２ワード線に前記第２電圧を供給し、
   前記ｋ番目以上の第１メモリセル及び前記ｋ番目以上の第３メモリセルはオン状態となり、
   前記ｋ番目以上の第２メモリセル及び前記ｋ番目以上の第４メモリセルはオフ状態となり、
   前記ｋ番目以上の第２メモリセルの各々の第２チャネルの電圧及び前記ｋ番目以上の第４メモリセルの各々の第４チャネルの電圧は基準電圧より大きな第４電圧に上昇する、
   請求項２に記載の半導体記憶装置。
6. 前記第１動作に続く第２動作において、
   前記ドライバはｋ番目以上の前記第１ワード線及びｋ番目以上の前記第２ワード線に前記第１電圧より大きい第５電圧を供給し、
   前記ｋ番目以上の前記第２ワード線が前記第５電圧を供給されることに伴い、
   前記ｋ番目以上の第４メモリセルの各々の第４チャネルの電圧は、前記第４電圧から前記第４電圧より大きい第６電圧に上昇する、
   請求項３～請求項５の何れか一項に記載の半導体記憶装置。
7. 前記第２動作において、
   前記ドライバはｋ番目の前記第１ワード線に前記第５電圧より大きい第７電圧を供給し、
   前記ｋ番目の第１メモリセル及び前記ｋ番目の第３メモリセルに所望の電圧を書き込む、
   請求項６に記載の半導体記憶装置。
8. 前記第１半導体ピラー及び前記第２半導体ピラーはソース線に電気的に接続され、
   前記第１動作において、
   前記ドライバは、前記第２ビット線に前記第３電圧を供給するタイミングで、前記ソース線に前記第３電圧を供給する、
   請求項２に記載の半導体記憶装置。
9. 前記第１動作において、
   前記ドライバはｋ番目以下の前記第１ワード線に前記第１電圧を供給し、ｋ番目以下の前記第２ワード線に前記第２電圧を供給し、
   前記ｋ番目以下の第１メモリセル及び前記ｋ番目以下の第３メモリセルはオン状態となり、
   前記ｋ番目以下の第２メモリセル及び前記ｋ番目以下の第４メモリセルはオフ状態となり、
   前記ｋ番目以下の第２メモリセルの各々の第２チャネルの電圧及び前記ｋ番目以下の第４メモリセルの各々の第４チャネルの電圧は基準電圧より大きな第４電圧に上昇する、
   請求項８に記載の半導体記憶装置。

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