JP2020087495A - 半導体メモリ - Google Patents

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Abstract

【課題】半導体メモリの製造コストを低減する。【解決手段】実施形態の半導体メモリは、ビット線ＢＬと、セレクトトランジスタＳＴ１介してビット線ＢＬに接続されたメモリセルＭＣと、ビット線ＢＬに接続され、消去電圧ＶＥＲＡをビット線ＢＬに印加する回路２３５と、ビット線ＢＬと回路２３５との間に接続されたダイオードＤＤと、を含む。【選択図】 図８

Description

本発明の実施形態は、半導体メモリに関する。
メモリセルが３次元に配列されたＮＡＮＤ型フラッシュメモリが、知られている。
特開２０１５−１７６６２４号公報
半導体メモリの製造コストを低減する。
実施形態の半導体メモリは、ビット線と、セレクトトランジスタを介して前記ビット線に接続されたメモリセルと、前記ビット線に接続され、消去電圧を前記ビット線に印加する回路と、前記ビット線と前記回路との間に接続されたダイオードと、を含む。
第１の実施形態の半導体メモリを含むシステムを示す図。 第１の実施形態の半導体メモリの構成例を示す図。 第１の実施形態の半導体メモリのメモリセルアレイの一例を示す回路図。 第１の実施形態の半導体メモリの構造例を示す上面図。 第１の実施形態の半導体メモリの構造例を示す断面図。 第１の実施形態の半導体メモリの構造例を示す図。 第１の実施形態の半導体メモリの構成例を示す図。 第１の実施形態の半導体メモリの構成例を示す図。 第１の実施形態の半導体メモリの構成例を示す図。 第１の実施形態の半導体メモリの動作例を示す図。 第１の実施形態の半導体メモリの動作例を示す図。 第１の実施形態の半導体メモリの動作例を示す図。 第２の実施形態の半導体メモリの構成例を示す図。 第２の実施形態の半導体メモリを説明するための図。 第２の実施形態の半導体メモリの構成例を示す図 第２の実施形態の半導体メモリの構成例を示す図。 第２の実施形態の半導体メモリの構成例を示す図。 第２の実施形態の半導体メモリを説明するための図。 実施形態の半導体メモリの変形例を示す図。 実施形態の半導体メモリの変形例を示す図。
図１乃至図２０を参照して、実施形態の半導体メモリについて、説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
（１） 第１の実施形態
図１乃至図１３を参照して、第１の実施形態の半導体メモリ（メモリデバイス）及びその制御方法について、説明する。
（ａ） 構成
図１乃至図１０を用いて、第１の実施形態の半導体メモリの構成について、説明する。
（ａ−１） メモリシステム
図１は、本実施形態の半導体メモリを含むメモリシステムの構成例を示す模式図である。
図１は、本実施形態のメモリシステムを示す図である。
図１に示されるように、本実施形態のメモリシステム７は、ストレージデバイス５００、及び、ホストデバイス６００を含む。
ホストデバイス６００は、例えば、コネクタ、ケーブル、無線通信、又はインターネットなどによって、ストレージデバイス５００に結合される。ホストデバイス６００は、データの書き込み、データの読み出し及びデータの消去を、ストレージデバイス５００に要求する。
ストレージデバイス５００は、メモリコントローラ５と、半導体メモリ（メモリデバイス）１と、を含む。
メモリコントローラ５は、ホストデバイス６００の要求に応じた動作を、半導体メモリ１に実行させる。メモリコントローラ５は、半導体メモリ１に動作を実行させるために、コマンドを発行する。メモリコントローラ５は、発行したコマンドを、半導体メモリ１に送信する。コマンドは、半導体メモリ１が実行すべき動作を示す信号である。
メモリコントローラ５は、例えば、プロセッサ（ＣＰＵ）、内蔵メモリ（例えば、ＤＲＡＭ）、バッファメモリ（例えば、ＳＲＡＭ）及びＥＣＣ回路などを含む。プロセッサは、メモリコントローラ５全体の動作を制御する。内蔵メモリは、プログラム（ソフトウェア／ファームウェア）、及び、ストレージデバイス／半導体メモリの管理情報（管理テーブル）を、保持する。バッファメモリは、半導体メモリ１とホストデバイス６００との間で送受信されるデータを一時的に保持する。ＥＣＣ回路は、半導体メモリ１から読み出されたデータ内の誤りを検出し、検出された誤りを訂正する。
半導体メモリ１は、データを記憶する。半導体メモリ１は、メモリコントローラ５からのコマンド（ホストデバイス６００の要求）に基づいて、データの書き込み、データの読み出し及びデータの消去を実行する。
半導体メモリ１は、例えば、ＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリ１を含むストレージデバイス５００（又は、メモリシステム７）は、例えば、メモリカード（例えば、ＳＤＴＭカード、ｅＭＭＣＴＭ）、ＵＳＢメモリ、又は、Solid State Drive（ＳＳＤ）などである。
ＮＡＮＤ型フラッシュメモリ１とメモリコントローラ５との間において、各種の信号が、送受信される。例えば、フラッシュメモリ１とメモリコントローラ５との間におけるＮＡＮＤインターフェイス規格に基づいた制御信号として、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ及びリードイネーブル信号ＲＥｎなどが、使用される。
信号ＣＥｎは、フラッシュメモリ１のあるチップをイネーブルにするための信号である。信号ＣＬＥｎは、Ｉ／Ｏ端子（Ｉ／Ｏ線）ＩＯ＜７：０＞に供給された信号がコマンドであることを通知するための信号である。信号ＡＬＥｎは、Ｉ／Ｏ端子ＩＯ＜７：０＞に供給された信号がアドレスであることを通知するための信号である。信号ＷＥｎは、例えば、Ｉ／Ｏ端子ＩＯ＜７：０＞を介した信号の入力を指示する信号である。信号ＲＥｎは、例えば、Ｉ／Ｏ端子ＩＯ＜７：０＞を介した信号の出力を指示する信号である。
尚、以下において、Ｉ／Ｏ端子から入出力される信号の種類が区別されない場合において、Ｉ／Ｏ端子から入出力される信号は、Ｉ／Ｏ信号（又はＤＱ信号）とも表記される。
レディ／ビジー信号ＲＢｎは、フラッシュメモリ１の動作状態に基づいて生成される。レディ／ビジー信号ＲＢｎは、フラッシュメモリ１からメモリコントローラ５に送信される。レディ／ビジー信号ＲＢｎは、フラッシュメモリ１がレディ状態（メモリコントローラ５からの命令を受け付ける状態）であるか、ビジー状態（メモリコントローラ５からの命令を受け付けない状態）であるかを、メモリコントローラ５に通知する信号である。例えば、レディ／ビジー信号ＲＢｎは、フラッシュメモリ１がデータの読み出し等の動作中において、“Ｌ”（low）レベル（ビジー状態）に設定され、動作が完了すると“Ｈ”（high）レベル（レディ状態）に設定される。
例えば、ライトプロテクト信号（ＷＰｎ）が、ＮＡＮＤ型フラッシュメモリ１とメモリコントローラ５との間で、さらに送受信されてもよい。ライトプロテクト信号は、例えば、電源のオン及びオフ時に、フラッシュメモリ１を保護状態に設定するための信号である。
（ａ−２） フラッシュメモリ
図２乃至図１０を用いて、本実施形態の半導体メモリの構成例について説明する。
＜内部構成＞
図２は、本実施形態の半導体メモリの構成の一例を示すブロック図である。
上述のように、本実施形態の半導体メモリは、ＮＡＮＤ型フラッシュメモリである。
図２に示されるように、ＮＡＮＤ型フラッシュメモリ１は、入出力回路１０、ロジック制御回路１１、ステータスレジスタ１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、レディ／ビジー回路１６、電圧生成回路１７、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、カラムデコーダ２２及び消去回路２３などを含む。
入出力回路１０は、信号ＩＯの入出力を制御する。
入出力回路１０は、メモリコントローラ５から受信したデータ（書き込みデータ）ＤＡＴを、データレジスタ２１に送信する。入出力回路１０は、受信したアドレスＡＤＤをアドレスレジスタ１３に送信する。入出力回路１０は、受信したコマンドＣＭＤをコマンドレジスタ１４に送信する。入出力回路１０は、ステータスレジスタ１２から受信したステータス情報ＳＴＳを、メモリコントローラ５に送信する。入出力回路１０は、データレジスタ２１から受信したデータ（読み出しデータ）ＤＡＴを、メモリコントローラ５に送信する。入出力回路１０は、アドレスレジスタ１３から受信したアドレスＡＤＤをメモリコントローラ５に送信する。
ロジック制御回路１１は、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。ロジック制御回路１１は、受信した信号に応じて、入出力回路１０及びシーケンサ１５を制御する。
ステータスレジスタ１２は、例えば、データの書き込み、読み出し、及び消去動作におけるステータス情報ＳＴＳを一時的に保持する。ステータス情報ＳＴＳによって、メモリコントローラ５に動作が正常に終了したか否かが、通知される。
アドレスレジスタ１３は、入出力回路１０を介してメモリコントローラ５から受信したアドレスＡＤＤを一時的に保持する。アドレスレジスタ１３は、ロウアドレスＲＡをロウデコーダ１９へ転送し、カラムアドレスＣＡをカラムデコーダ２２に転送する。
コマンドレジスタ１４は、入出力回路１０を介してメモリコントローラ５から受信したコマンドＣＭＤを一時的に保持する。コマンドレジスタ１４は、受信したコマンドＣＭＤを、シーケンサ１５に転送する。
シーケンサ１５は、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。シーケンサ１５は、コマンドＣＭＤに応じて、例えば、ステータスレジスタ１２、レディ／ビジー回路１６、電圧生成回路１７、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、カラムデコーダ２２及び消去回路２３などを制御する。これによって、シーケンサ１５は、書き込み動作、読み出し動作及び消去動作などを実行する。
レディ／ビジー回路１６は、フラッシュメモリ１の動作状況に応じたシーケンサ１５の制御によって、レディ／ビジー信号Ｒ／Ｂｎの信号レベルを制御する。レディ／ビジー回路１６は、レディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ５に送信する。
電圧生成回路１７は、シーケンサ１５の制御に応じて、書き込み動作、読み出し動作、及び消去動作に用いられる電圧を生成する。電圧生成回路１７は、この生成した電圧を、例えば、メモリセルアレイ１８、ロウデコーダ１９、及びセンスアンプ２０等に供給する。ロウデコーダ１９及びセンスアンプ２０は、電圧生成回路１７より供給された電圧をメモリセルアレイ１８内のメモリセルに印加する。
例えば、電圧生成回路１７は、複数のチャージポンプ１７０を含む。チャージポンプ１７０のそれぞれは、実行すべき動作に応じた電圧を生成するように構成され得る。
メモリセルアレイ１８は、複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫ（ｋ−１））（ｋは１以上の整数）を含む。各ブロックＢＬＫは、ロウ及びカラムに対応付けられたメモリセル（以下では、メモリセルトランジスタとも表記される）を含む。
図３は、本実施形態のＮＡＮＤ型フラッシュメモリにおける、メモリセルアレイの構成の一例を示す模式的な回路図である。
図３は、実施形態のＮＡＮＤ型フラッシュメモリのメモリセルアレイの一例を説明するための等価回路図である。
図３に示されるように、ブロックＢＬＫは、例えば、４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば、複数（例えば、ｍ−１個）のメモリセルＭＣ、及び、２つのセレクトトランジスタＳＴ１，ＳＴ２を含んでいる。ＮＡＮＤストリングＮＳ内のセレクトトランジスタＳＴ１，ＳＴ２の個数は、任意であり、トランジスタＳＴ１，ＳＴ２のそれぞれは、１以上あればよい。ｍは、１以上の整数である。
メモリセルＭＣは、制御ゲートと電荷蓄積層とを有する。これによって、メモリセルＭＣは、データを不揮発に保持する。メモリセルＭＣは、電荷蓄積層に絶縁層（例えば、窒化シリコン膜）を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層（例えば、シリコン膜）を用いたフローティングゲート型であってもよい。
複数のメモリセルＭＣは、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列接続されている。複数のメモリセルＭＣの電流経路は、２つのセレクトトランジスタＳＴ１，ＳＴ２間で直列に接続される。ＮＡＮＤストリングＮＳ内における最もドレイン側のメモリセルＭＣの電流経路の端子（例えば、ドレイン）は、セレクトトランジスタＳＴ１のソースに接続される。ＮＡＮＤストリングＮＳ内における最もソース側のメモリセルＭＣの電流経路の端子（例えば、ソース）は、セレクトトランジスタＳＴ２のドレインに接続されている。
各ストリングユニットＳＵ０〜ＳＵ３において、セレクトトランジスタＳＴ１のゲートは、ドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３のうち対応する１つに接続される。各ストリングユニットＳＵ０〜ＳＵ３において、セレクトトランジスタＳＴ２のゲートは、１つのソース側セレクトゲート線ＳＧＳに接続される。以下において、セレクトゲート線ＳＧＤ０〜ＳＧＤ３が区別されない場合、セレクトゲート線ＳＧＤ０〜ＳＧＤ３は、セレクトゲート線ＳＧＤと表記される。セレクトゲート線ＳＧＳ０〜ＳＧＳ３が区別されない場合、セレクトゲート線ＳＧＳ０〜ＳＧＳ３は、セレクトゲート線ＳＧＳと表記される。尚、各ストリングユニットＳＵ０〜ＳＵ３に対して、互いに独立の１つのセレクトゲート線ＳＧＳが、接続されてもよい。
ブロックＢＬＫ内のあるメモリセルＭＣの制御ゲートは、複数のワード線ＷＬ０〜ＷＬｍ−１のうち対応する１つに接続される。以下において、ワード線ＷＬ０〜ＷＬｍ−１が区別されない場合、各ワード線ＷＬ０〜ＷＬｍ−１は、ワード線ＷＬと表記される。
ストリングユニットＳＵ内の各ＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬｎ−１に接続される。ｎは、１以上の整数である。以下において、ビット線ＢＬ０〜ＢＬｎ−１が区別されない場合、各ビット線ＢＬ０〜ＢＬｎ−１は、ビット線ＢＬと表記される。各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内の１つのＮＡＮＤストリングＮＳに共通に接続される。
複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。例えば、ブロックＢＬＫ内の複数のストリングユニットＳＵは、共通のソース線ＳＬに接続されている。
ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ、同一のセレクトゲート線ＳＧＤ，ＳＧＳに接続されたＮＡＮＤストリングＳＲの集合体である。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。メモリセルアレイ１８は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
データの書き込み及び読み出しは、複数のストリングユニットＳＵのうち選択された１つにおける、いずれか１つのワード線ＷＬに接続されたメモリセルＭＣに対して、一括に実行される。以下において、データの書き込み及び読み出しの際、一括して選択されるメモリセルＭＣの群は、メモリセルグループとよばれる。１つのメモリセルグループに書き込まれる、又は、１つのメモリセルグループから読み出される１ビットのデータの集まりは、ページとよばれる。例えば、１つのメモリセルグループに対して、１以上のページが割り付けられる。
データの消去は、ブロックＢＬＫ単位、又は、ブロックＢＬＫよりも小さい単位で行うことができる。データの消去方法は、例えば、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、データの消去方法は、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、データの消去方法は、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
図２に戻って、ロウデコーダ１９は、ロウアドレスＲＡをデコードする。ロウデコーダ１９は、デコード結果に基づき、ブロックＢＬＫ、ストリングユニット及びワード線を、活性化／非活性化（選択／非選択）を制御する。ロウデコーダ１９は、動作のための電圧を、メモリセルアレイ１８（ブロックＢＬＫ）に転送する。
センスアンプ（センスアンプモジュール）２０は、読み出し動作時に、メモリセルアレイ１８から出力された信号をセンスする。センスされた信号に基づいて、データが判別される。このデータが、読み出しデータとして用いられる。センスアンプ２０は、読み出しデータをデータレジスタ２１に送信する。センスアンプ２０は、書き込み動作時に、書き込みデータに基づいて、メモリセルアレイ１８のビット線ＢＬの電位を制御できる。
例えば、センスアンプ２０は、複数のセンスアンプ回路ＳＡＵを含む。１つのセンスアンプ回路ＳＡＵは、対応する１又は複数のビット線に接続されている。
データレジスタ２１は、書き込みデータ及び読み出しデータを保持する。例えば、書き込み動作において、データレジスタ２１は、入出力回路１０から受信した書き込みデータを、メモリセルアレイ１８に転送する。例えば、読み出し動作において、データレジスタ２１は、センスアンプ２０から受信した読み出しデータＲＤを、入出力回路１０に転送する。
カラムデコーダ２２は、カラムアドレスＣＡをデコードする。カラムデコーダ２２は、デコード結果に応じて、センスアンプ２０及びデータレジスタ２１を制御できる。
消去回路２３は、消去動作を制御する。消去回路２３は、消去動作時において、消去電圧を、メモリセルアレイ１８に転送する。本実施形態において、消去回路２３は、ビット線ＢＬに接続される。消去回路２３は、消去電圧をビット線ＢＬに印加する。消去回路２３は、複数のダイオードＤＤを有するダイオード回路２３１を含む。消去電圧は、ダイオード回路２３１からビット線ＢＬに印加される。
例えば、ＮＡＮＤ型フラッシュメモリ１は、プレーンＰＬＮとよばれる制御単位を含む場合がある。１つのプレーンＰＬＮは、例えば、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、カラムデコーダ２２などを含む。図２のＮＡＮＤ型フラッシュメモリ１の例において、１つのプレーンＰＬＮのみが示されている。但し、ＮＡＮＤ型フラッシュメモリ１は、２以上のプレーンＰＬＮを含んでもよい。ＮＡＮＤ型フラッシュメモリ１が複数のプレーンＰＬＮを有する場合、各プレーンＰＬＮは、シーケンサ１５の制御によって、異なるタイミングで、異なる動作を実行できる。
＜構造例＞
図４乃至図６を用いて、実施形態のＮＡＮＤ型フラッシュメモリの構造例について、説明する。
図４は、実施形態のフラッシュメモリ１のメモリセルアレイ１８の平面レイアウトの一例を示す上面図である。図４において、２つのストリングユニットＳＵ０，ＳＵ１のそれぞれに対応する構造体が、抽出されて示されている。
図４に示されるように、メモリセルアレイ１８が設けられる領域において、例えば、複数のスリットＳＬＴと、複数のストリングユニットＳＵと、複数のビット線ＢＬとが、設けられている。
複数のスリットＳＬＴのそれぞれは、Ｘ方向に延在する。複数のスリットＳＬＴは、Ｙ方向に配列されている。例えば、Ｙ方向に並ぶ２つのスリットＳＬＴ間に、１つのストリングユニットＳＵが、配置される。Ｘ方向は、半導体基板の表面に平行な方向である。Ｙ方向は、半導体基板の表面に平行で、Ｘ方向に交差（例えば、直行）する方向である。Ｚ方向は、半導体基板の表面（Ｘ−Ｙ平面）にほぼ垂直な方向である。
各ストリングユニットＳＵは、複数のメモリピラーＭＰを含んでいる。複数のメモリピラーＭＰは、例えば、Ｘ−Ｙ平面において千鳥状に配置される。１つのメモリピラーＭＰは、例えば、１つのＮＡＮＤストリングＮＳに用いられる。
複数のビット線ＢＬのそれぞれは、Ｙ方向に延在する。複数のビット線ＢＬは、Ｘ方向に配列されている。例えば、各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰとＺ方向において重なるように配置される。一例としては、１つのメモリピラーＭＰに、２つのビット線ＢＬが重なっている。
１つのストリングユニットにおいて、１つのビット線ＢＬと１つのメモリピラーＭＰとの間に、コンタクトプラグＣＰが設けられる。各メモリピラーＭＰは、コンタクトプラグＣＰを介して対応する１つのビット線ＢＬに電気的に接続される。
２つのスリットＳＬＴ間に設けられるストリングユニットＳＵの数は、任意の数に設計され得る。図４に示されたメモリピラーＭＰの数及びメモリピラーのレイアウトは一例であり、メモリピラーＭＰは、任意の数及びレイアウトに設計され得る。１つのメモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。
図５は、本実施形態のフラッシュメモリのメモリセルアレイ１８の断面構造の一例を示す断面図である。
図５に示されるように、メモリセルアレイ１８は、Ｚ方向における半導体基板９の上方に設けられている。メモリセルアレイ１８は、例えば、複数の導電層４１〜４５、及び、複数のメモリピラーＭＰを含む。
導電層４１は、Ｚ方向における半導体基板９の上方に設けられる。例えば、導電層４１は、半導体基板９の表面に平行なＸＹ平面に沿って広がった板状の形状を有する。導電層４１は、メモリセルアレイ１８のソース線ＳＬとして使用される。導電層４１は、例えば、シリコン（Ｓｉ）を含んでいる。例えば、ソース線ＳＬのキャリア密度は、比較的低い。
Ｚ方向における導電層４１の上方に、絶縁層（図示せず）を介して、導電層４２が設けられる。例えば、導電層４２は、ＸＹ平面に沿って広がった板状の形状を有する。導電層４２は、セレクトゲート線ＳＧＳとして使用される。導電層４２は、例えばシリコン（Ｓｉ）を含んでいる。
導電層４２の上方において、絶縁層（図示せず）と導電層４３とがＺ方向に交互に積層される。例えば、複数の導電層４３の各々は、ＸＹ平面に沿って広がった板状の形状を有する。積層された複数の導電層４３は、半導体基板９側から順に、それぞれワード線ＷＬ０〜ＷＬｍ−１として使用される。導電層４３は、例えば、タングステン（Ｗ）を含んでいる。
積層された複数の導電層４３のうち最上層の導電層４３の上方に、絶縁層（図示せず）を介して、導電層４４が設けられる。導電層４４は、例えば、ＸＹ平面に沿って広がった板状の形状を有する。導電層４４は、セレクトゲート線ＳＧＤとして使用される。導電層４４は、例えば、タングステン（Ｗ）を含んでいる。
Ｚ方向における導電層４４の上方に、絶縁層（図示せず）を介して導電層４５が設けられる。例えば、導電層４５は、Ｙ方向に沿って延在するライン状の形状を有する。導電層４５は、ビット線ＢＬとして使用される。上述のように、ビット線ＢＬとしての複数の導電層４５は、Ｘ方向に沿って配列されている。導電層４５は、例えば、銅（Ｃｕ）を含んでいる。
メモリピラー（部材）ＭＰは、Ｚ方向に沿って延在する柱状の構造（形状）を有する。メモリピラーＭＰは、例えば、導電層４２〜４４を貫通している。メモリピラーＭＰの上端は、例えば、導電層４４が設けられた領域（Ｚ方向における位置／高さ）と導電層４５が設けられた領域（Ｚ方向における位置／高さ）との間に設けられている。メモリピラーＭＰの下端は、例えば、導電層４１が設けられた領域内に設けられている。
メモリピラーＭＰは、例えば、コア層５０、半導体層５１、及び積層膜５２を含んでいる。
コア層５０は、Ｚ方向に沿って延在した柱状の構造を有する。コア層５０の上端は、例えば、導電層４４が設けられた領域（位置／高さ）よりも上方の領域内に設けられている。コア層５０の下端は、例えば、導電層４１が設けられた領域内に設けられている。コア層５０は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
半導体層５１は、コア層５０を覆う。半導体層５１は、例えば、メモリピラーＭＰの側面（ＸＹ平面にほぼ垂直な面）において、導電層４１と直接接触している。半導体層５１は、例えば、シリコン（Ｓｉ）を含む。
積層膜５２は、導電層４１と半導体層５１とが接触している部分を除いて、半導体層５１の側面及び底面を覆っている。
図６は、半導体基板９の表面に平行で且つ導電層４３を含む断面におけるメモリピラーの断面構造の一例を示している。
図６に示されるように、導電層４３を含む領域において、コア層５０は、メモリピラーＭＰの中央部に設けられる。半導体層５１は、コア層５０の側面を囲っている。積層膜５２は、半導体層５１の側面を囲っている。積層膜５２は、例えば、トンネル絶縁膜５２１、電荷蓄積層５２２、及びブロック絶縁膜５２３を含んでいる。
トンネル絶縁膜５２１は、半導体層５１の側面を囲っている。電荷蓄積層５２２は、トンネル絶縁膜５２１の側面を囲っている。ブロック絶縁膜５２３は、電荷蓄積層５２２の側面を囲っている。導電層４３は、ブロック絶縁膜５２３の側面を囲っている。
トンネル絶縁膜５２１は、例えば、酸化シリコン（ＳｉＯ２）を含んでいる。電荷蓄積層５２２は、例えば、窒化シリコン（ＳｉＮ）のような絶縁膜を含んでいる。ブロック絶縁膜５２３は、例えば、酸化シリコン（ＳｉＯ２）又は酸化アルミニウム（Ａｌ２Ｏ３）を含んでいる。
図５に戻り、半導体層５１上に、柱状のコンタクトプラグＣＰが設けられる。図５に示された領域において、２つのメモリピラーＭＰのうち、一方のメモリピラーＭＰに対応するコンタクトプラグＣＰが示されている。図５においてコンタクトプラグＣＰが接続されていないメモリピラーＭＰは、紙面の手前方向又は奥行き方向においてコンタクトプラグＣＰに接続される。
コンタクトプラグＣＰの上面は、１つの導電層４５（１つのビット線ＢＬ）に接触している。尚、メモリピラーＭＰは、２つ以上のコンタクトプラグを介して導電層４５に電気的に接続されても良いし、その他の配線を介して導電層４５に電気的に接続されてもよい。
スリットＳＬＴは、Ｚ方向に沿って延伸した板状の構造を有する。スリットＳＬＴは、例えば、導電層４２〜４４を２つの領域に分断している。スリットＳＬＴの上端は、例えば、メモリピラーＭＰの上端を含む領域と導電層４５が設けられた領域との間に配置されている。スリットＳＬＴの下端は、例えば、導電層４１が設けられた領域内に配置されている。絶縁層が、スリットＳＬＴの内部に設けられる。絶縁層は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。尚、スリットＳＬＴ内に、複数の種類の絶縁体を含む絶縁層が、設けられてもよい。
メモリピラーＭＰの構成において、例えば、メモリピラーＭＰと導電層４２とが交差する部分が、セレクトトランジスタＳＴ２として機能する。メモリピラーＭＰと導電層４３とが交差する部分が、メモリセル（メモリセルトランジスタ）ＭＣとして機能する。メモリピラーＭＰと導電層４４とが交差する部分が、セレクトトランジスタＳＴ１として機能する。半導体層５１は、メモリセルＭＣ及びセレクトトランジスタＳＴ１，ＳＴ２のそれぞれのチャネル領域として使用される。電荷蓄積層５２２は、メモリセルＭＣの電荷蓄積層として使用される。
尚、メモリセルアレイ１８の構造において、導電層４３の数は、ワード線ＷＬの数に基づいて設計される。セレクトゲート線ＳＧＤは、複数の導電層４４から構成されてもよい。セレクトゲート線ＳＧＳは、複数の導電層４２から構成されてもよい。セレクトゲート線ＳＧＳが複数の導電層から形成される場合、導電層４２と異なる導電体が、セレクトゲート線ＳＧＳに使用されてもよい。
メモリセルアレイ１８の構成は、他の構成であってもよい。メモリセルアレイ１８の構成は、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、メモリセルアレイ１８の構成は、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
図５に示されるように、ＮＡＮＤ型フラッシュメモリ１の構成素子が、メモリセルアレイ１８の下方に設けられてもよい。
複数の素子ＮＴ，ＰＴ，ＤＤが、メモリセルアレイ１８の下方の半導体基板（例えば、シリコン基板）９の複数の領域内に、それぞれ設けられている。複数の素子ＮＴ，ＰＴ，ＤＤが、ＮＡＮＤ型フラッシュメモリの回路を構成する。
層間絶縁膜（図示せず）が、半導体基板９の上面上に設けられている。素子ＮＴ，ＰＴ，ＤＤは、層間絶縁膜に覆われている。例えば、層間絶縁膜は、バリア層９９を含む。バリア層９９は、絶縁層である。バリア層９９は、メモリセルアレイ１８と半導体基板９との間に設けられる。バリア層９９は、フラッシュメモリ１の製造工程においてメモリセルアレイ１８に対応する構造体を形成する際に、その構造体１８内の物質（例えば、水素のような不純物）が半導体基板９の回路に移動すること、又は、回路内の物質が構造体１８に移動することを抑制する。バリア層９９は、例えば、窒化シリコン（ＳｉＮ）を含んでいる。
半導体基板９内に、例えば、ウェル領域（不純物半導体領域）ＰＷ，ＮＷ，６１及び素子分離領域ＳＴＩが、設けられている。導電層ＧＣ（ＧＣｎ，ＧＣｐ），Ｄ０，Ｄ１，Ｄ２、及び、コンタクトプラグＣＰＳ，ＣＰ０，ＣＰ１，ＣＰ２が、半導体基板９の上方に設けられている。
ｎ型ウェル領域ＮＷとｐ型ウェル領域ＰＷとの間に、素子分離領域ＳＴＩが設けられている。素子分離領域ＳＴＩによって、２つのウェル領域ＮＷ，ＰＷは、電気的に分離されている。
ｎ型の電界効果トランジスタＮＴ（以下では、ｎ型のトランジスタともよばれる）が、半導体基板９のｐ型ウェル領域ＰＷ上に設けられている。
ｐ型ウェル領域ＰＷ内に、ｎ＋型拡散層（不純物半導体領域）ＮＰ１，ＮＰ２が設けられている。ｎ＋型拡散層ＮＰ１は、ｎ＋型拡散層ＮＰ２から離れている。ｎ＋型拡散層ＮＰ１，ＮＰ２は、半導体基板９の上面に接している。ｎ＋型拡散層ＮＰ１，ＮＰ２内に、例えば、リン（Ｐ）がドープされている。導電層ＧＣｎは、ゲート絶縁膜（図示せず）を介して、ｎ＋型拡散層ＮＰ１，ＮＰ２間のｐ型ウェル領域ＰＷの上方に設けられる。ｎ＋型拡散層ＮＰ１，ＮＰ２は、ｎ型のトランジスタＮＴのソース／ドレイン層として使用される。導電層ＣＧｎは、ｎ型のトランジスタＮＴのゲート電極として使用される。
ｐ型の電界効果トランジスタＰＴ（以下では、ｐ型のトランジスタともよばれる）は、半導体基板９のｎ型ウェル領域ＮＷ上に設けられている。
ｎ型ウェル領域ＮＷ内に、ｐ＋型拡散層（不純物半導体領域）ＰＰ１，ＰＰ２が設けられている。ｐ＋型拡散層ＰＰ１は、ｐ＋型拡散層ＰＰ２と離れている。ｐ＋型拡散層ＰＰ１，ＰＰ２は、半導体基板９の上面に接している。ｐ＋型拡散層ＰＰ１，ＰＰ２内に、例えば、ボロン（Ｂ）がドープされている。導電層ＧＣｐは、ゲート絶縁膜（図示せず）を介して、ｐ＋型拡散層ＰＰ１，ＰＰ２間のｎ型ウェル領域ＮＷの上方に設けられる。ｐ＋型拡散層ＰＰ１，ＰＰ２は、ｐ型のトランジスタＰＴのソース／ドレイン層として使用される。導電層ＣＧｐは、ｐ型のトランジスタのゲート電極として使用される。
導電層９０，９１，９２は、半導体基板９上の層間絶縁膜（図示せず）内に設けられている。導電層９０は、導電層ＧＣｎ，ＧＣｐよりも上層に設けられている。導電層９１は、導電層９０よりも上層に設けられている。導電層９２は、導電層９１よりも上層に設けられている。導電層９０，９１，９２は、素子間及び又は回路間を接続するための配線である。
複数のコンタクトプラグＣＰＳの各々は、半導体基板９と導電層９０との間に設けられている。例えば、コンタクトプラグＣＰＳは、ｎ＋型拡散層ＮＰ１，ＮＰ２及びｐ＋型拡散層ＰＰ１，ＰＰ２に電気的にそれぞれ接続されている。複数のコンタクトプラグＣＰ０の各々は、導電層ＧＣｎ，ＧＣｐと導電層９０との間に設けられている。複数のコンタクトプラグＣＰ１の各々は、導電層９０と導電層９１との間に設けられている。複数のコンタクトプラグＣＰ２の各々は、導電層９１と導電層９２との間に設けられている。コンタクトプラグＣＰＳ，ＣＰ０，ＣＰ１，ＣＰ２の各々は、柱状の導電体である。コンタクトプラグＣＰＳ，ＣＰ０，ＣＰ１，ＣＰ２によって、異なる配線レベル（半導体基板９の表面を基準とした高さ）の導電層が、電気的に接続される。
例えば、ダイオードＤＤが、半導体基板９内に設けられている。ダイオードＤＤは、半導体基板９内の不純物半導体領域（ウェル領域及び／又は拡散層）６０，６１，６２を含む。
例えば、ｎ型ウェル領域６１が、半導体基板９内に設けられている。ｐ型ウェル領域６２が、ｎ型ウェル領域６１内に設けられている。ｎ＋型拡散層６０が、ｐ型ウェル領域６２内に設けられている。ｎ＋型拡散層６０は、コンタクトプラグＣＰＳを介して、導電層９０などの上層の配線に接続されている。ｐ型ウェル領域６２は、ダイオードＤＤのアノードとして使用される。ｎ＋型拡散層６０は、ダイオードＤＤのカソードとして使用される。
本実施形態のフラッシュメモリ１は、ビット線ＢＬに接続されたダイオードを含む。本実施形態において、ダイオードＤＤは、例えば、消去回路２３に用いられる。消去回路２３は、複数のダイオードを含む回路２３１を有する。
本実施形態のフラッシュメモリ１において、消去電圧（ＶＥＲＡ）が、ダイオードＤＤを介して、ビット線ＢＬに供給される。
これによって、本実施形態のフラッシュメモリ１は、回路面積を縮小して、ＧＩＤＬ（Gate Induced Drain Leakage）に起因するホットキャリアを利用した消去動作を実行できる。
以下において、本実施形態のフラッシュメモリの消去回路の構成について、説明する。
＜消去回路＞
図７は、本実施形態のＮＡＮＤ型フラッシュメモリにおける、消去回路の基本構成を示す模式図である。
図７において、メモリセルアレイ１８のブロック、ストリングユニット、ＮＡＮＤストリングなどの図示は、省略又は簡略している。
図７に示されるように、ビット線ＢＬは、ＮＡＮＤストリングＮＳに接続されるとともに、センスアンプ２０及び消去回路２３に、接続される。
センスアンプ２０は、複数のセンスアンプ回路（センスアンプユニット）ＳＡＵを含む。１つのビット線ＢＬが、複数のセンスアンプ回路のうち対応する１つのセンスアンプ回路に、接続される。
センスアンプ２０は、複数のトランジスタ（例えば、ｎ型トランジスタ）ＴＲ１を含む。
複数のトランジスタＴＲ１のうち対応する１つのトランジスタＴＲ１の電流経路（ソース−ドレイン）が、１つのビット線ＢＬと１つのセンスアンプ回路ＳＡＵとの間に接続されている。
複数のトランジスタＴＲ１のゲートは、共通の配線（制御線）９５に接続されている。配線９５に共通に接続された複数のトランジスタＴＲ１は、配線ＢＬＳの電位（信号レベル）に応じて、一括にオン状態又はオフ状態に設定される。オン状態のトランジスタＴＲ１は、センスアンプ回路ＳＡＵとビット線ＢＬとを電気的に接続する。オフ状態のトランジスタＴＲ１は、センスアンプ回路ＳＡＵをビット線ＢＬから電気的に分離する。
トランジスタＴＲ１は、書き込み動作時及び読み出し動作時に、センスアンプ回路ＳＡＵからの電圧を、ビット線ＢＬに転送する。トランジスタＴＲ１は、消去動作時に、比較的高い電圧がセンスアンプ回路ＳＡＵに転送されるのを防止する。以下では、トランジスタＴＲ１は、バイアストランジスタともよばれる。
例えば、トランジスタＴＲ１は、高耐圧トランジスタである。高耐圧トランジスタは、比較的高い電圧（例えば、１０Ｖ〜３０Ｖ）が、動作時（例えば、消去動作時）にトランジスタのドレイン（ビット線側）に印加されても、トランジスタとしてオフ状態に設定され、リークを低く抑制するように設計されている。このため、高耐圧トランジスタは、比較的大きいサイズ（例えば、高耐圧トランジスタが配置される半導体領域の面積）を有する。これによって、高耐圧トランジスタとしてのトランジスタＴＲ１は、高い絶縁耐性を有する。
センスアンプ２０は、複数のトランジスタ（例えば、ｎ型トランジスタ）ＴＲ２を含む。
各トランジスタＴＲ２は、対応するセンスアンプ回路ＳＡＵと対応するトランジスタＴＲ１との間に、設けられている。トランジスタＴＲ２の一方の端子は、センスアンプ回路ＳＡＵに接続され、トランジスタＴＲ２の他方の端子は、トランジスタＴＲ１の電流経路に接続されている。制御信号ＢＬＣが、複数のトランジスタＴＲ２のゲートに供給される。制御信号ＢＬＣの信号レベルに応じて、複数のトランジスタＴＲ２のオン／オフが、制御される。
トランジスタＴＲ２は、ビット線ＢＬの電位をクランプするように構成されている。以下では、トランジスタＴＲ２は、クランプトランジスタともよばれる。クランプトランジスタＴＲ２は、低耐圧トランジスタである。低耐圧トランジスタの絶縁耐性は、高耐圧トランジスタの絶縁耐性より小さくともよい。それゆえ、低耐圧トランジスタのサイズ（例えば、低耐圧トランジスタが配置される半導体領域の面積）は、高耐圧トランジスタの面積より小さい。
消去回路２３は、ダイオード回路２３１を含む。ダイオード回路２３１は、ビット線ＢＬに接続される。ダイオード回路２３１は、複数のダイオードＤＤを含む。例えば、ダイオード回路２３１内のダイオードＤＤの数は、メモリセルアレイ１８内のビット線ＢＬの数と同じである。
１つのダイオードＤＤが、複数のビット線ＢＬのうち対応する１つのビット線ＢＬに、接続される。ダイオードＤＤのカソードが、配線（ノード）ＢＬＢＩＡＳに接続され、ダイオードＤＤのアノードが、ビット線ＢＬに接続される。メモリセルアレイに対する動作に応じて、ある電圧値を有する電圧が、配線ＢＬＢＩＡＳに印加される。ダイオードＤＤは、しきい値電圧Ｖｆを有する。
本実施形態のフラッシュメモリ１において、消去動作時、ダイオードＤＤが、消去電圧ＶＥＲＡをビット線ＢＬに印加する。消去電圧ＶＥＲＡは、例えば、２０Ｖ〜２５程度の電圧値を有する。ダイオードＤＤは、比較的高い電圧値を有する消去電圧ＶＥＲＡを転送可能なように設計され得る。
ダイオードＤＤが設けられる半導体領域の面積は、トランジスタ（高耐圧トランジスタ）が設けられる半導体領域の面積より小さい。
図８は、本実施形態のＮＡＮＤ型フラッシュメモリにおける、消去回路の構成例を説明するための模式的な回路図である。
図８に示されるように、消去回路２３は、例えば、ダイオード回路２３１と電圧制御回路２３５とを含む。
電圧制御回路２３５は、電圧生成回路１７に接続されている。電圧制御回路２３５は、電圧生成回路１７の複数のチャージポンプのうちチャージポンプ１７０ａからの電圧ＶＥＲＡＨを、受ける。
電圧制御回路２３５は、転送回路６５、比較回路６６、放電回路６７、複数の電界効果トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４、ダイオードＤ１、及び、複数の抵抗（抵抗素子）Ｒ１，Ｒ２を含む。
トランジスタＱ１のゲート及び一方の端子は、ノードＮＤ１に接続されている。トランジスタＱ１の他方の端子は、ノードＮＤ２に接続されている。
トランジスタＱ２の一方の端子は、ノードＮＤ１に接続されている。トランジスタＱ２の他方の端子は、転送回路６５に接続されている。トランジスタＱ２のゲートに、信号Ｓ１が供給される。
トランジスタＱ３の一方の端子は、ノードＮＤ２に接続されている。トランジスタＱ３の他方の端子は、グランド電圧ＶＳＳが印加された端子に接続されている。トランジスタＱ３のゲートに、信号Ｓ１が供給される。以下において、グランド電圧ＶＳＳが印加された端子は、グランド端子とよばれる。
トランジスタＱ４の一方の端子は、ノードＮＤ２に接続されている。トランジスタＱ４の他方の端子は、配線ＢＬＢＡＩＳに接続されている。トランジスタＱ４のゲートは、転送回路６５に接続されている。
例えば、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は、ｎ型の高耐圧トランジスタである。尚、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は、ｐ型の高耐圧トランジスタでもよい。
転送回路６５は、トランジスタＱ２の出力電圧を、トランジスタＱ４のゲートに転送する。例えば、転送回路６５は、ｐ型の電界効果トランジスタ（例えば、高耐圧トランジスタ）を含む。トランジスタＱ２の出力電圧は、ｐ型トランジスタの電流経路を介して、トランジスタＱ４のゲートに転送される。
ダイオードＤ１のアノードは、ノードＮＤ２に接続される。ダイオードＤ１のカソードは、抵抗Ｒ１の一方の端子に接続される。抵抗Ｒ１の他方の端子は、ノードＮＤ３に接続される。抵抗Ｒ２の一方の端子は、ノードＮＤ３に接続される。抵抗Ｒ２の他方の端子は、グランド端子ＶＳＳに接続される。ダイオードＤ１は、しきい値電圧Ｖｔｈを有する。
比較回路６６の一方の入力端子は、ノードＮＤ３に接続される。比較回路６６の他方の入力端子は、参照電圧Ｖｒｅｆが印加された端子に接続される。比較回路６６の出力端子は、チャージポンプ１７０ａに接続される。比較回路６６は、参照電圧ＶｒｅｆとノードＮＤ３の電位とを比較する。比較回路６６は、比較結果をチャージポンプ１７０ａに出力する。
放電回路６７の一方の端子は、配線ＢＬＢＩＡＳに接続される。放電回路６７の他方の端子は、グランド端子に接続される。放電回路６７は、配線ＢＬＢＩＡＳを放電状態に設定できる。例えば、放電回路６７は、ｎ型の電界効果トランジスタ（例えば、高耐圧トランジスタ）を含む。
ダイオードＤＤのしきい値電圧（フォワード電圧）Ｖｆに起因する電圧降下を考慮して、消去電圧ＶＥＲＡとダイオードＤＤのしきい値電圧Ｖｆとの合計値（電圧ＶＥＲＡ＋Ｖｆ）が、消去動作時に、配線ＢＬＢＩＡＳに供給されることが、望ましい。
それゆえ、以下のように、電圧制御回路２３５は、配線ＢＬＢＩＡＳに印加される電圧値を制御する。
消去動作時において、チャージポンプ１７０ａからの電圧ＶＥＲＡＨが、ノードＮＤ１に供給される。例えば、消去電圧ＶＥＲＡの電圧値の制御の開始時、信号Ｓ１によって、トランジスタＱ２，Ｑ３は、オフ状態に設定される。これに伴って、トランジスタＱ４は、オフ状態に設定される。配線ＢＬＢＩＡＳは、オフ状態のトランジスタＱ４によって、電圧制御回路２３５から電気的に分離される。
電圧ＶＥＲＡＨは、トランジスタＱ１のゲート及び一方の端子に印加される。トランジスタＱ１は、電圧ＶＥＲＡａをノードＮＤ２に出力する。
ダイオードＤ１は、ノードＮＤ２の電位ＶＥＲＡａを、抵抗Ｒ１に出力する。ダイオードＤ１の出力電圧ＶＥＲＡｂは、ダイオードＤ１のしきい値電圧Ｖｆの分だけ、電圧ＶＥＲＡａから低下する。
ダイオードＤ１の出力電圧ＶＥＲＡｂは、抵抗Ｒ１，Ｒ２の抵抗比に応じて分圧されて、ノードＮＤ３に印加される。
比較回路６６は、参照電圧ＶｒｅｆとノードＮＤ３の電位ＶＥＲＡｂとの大小関係を比較する。比較回路６６は、比較結果に対応する信号を、チャージポンプ１７０ａに出力する。
チャージポンプ１７０ａは、比較回路６６からの信号に応じて、出力する電圧ＶＥＲＡＨの電圧値の大きさを変える、又は、維持する。このように、電圧制御回路２３５は、フィードバック処理によって、チャージポンプ１７０ａの出力電圧ＶＥＲＡＨを所望の電圧値の近傍の値に収束させることができる。
比較回路６６の比較結果又はある期間の経過に基づいて、トランジスタＱ２，Ｑ３が、信号Ｓ１によってオン状態に設定される。これによって、トランジスタＱ２の出力電圧が、転送回路６５を経由して、トランジスタＱ４のゲートに印加される。トランジスタＱ４は、オン状態に設定される。
ノードＮＤ２の電位が、トランジスタＱ４の一方の端子（一方のソース／ドレイン）に印加される。
オン状態のトランジスタＱ４は、電圧ＶＥＲＡｃを、配線ＢＬＢＩＡＳに転送する。この結果として、電圧制御回路２３５は、所望の電圧値を有する電圧ＶＥＲＡｃを、ダイオード回路２３１に供給できる。
このように、本実施形態において、参照電圧ＶＲＥＦと比較される電圧が、ダイオードＤ１を用いて生成される。これによって、ダイオード回路２３１のダイオードＤＤのしきい値電圧に起因する電圧ドロップが補償されるように、ダイオードＤＤに印加される電圧が、設定される。
例えば、１つの電圧制御回路２３５が、１つのメモリセルアレイ１８に対して、設けられている。但し、１つの電圧制御回路２３５が、１つのブロックＢＬＫに対して、設けられてもよい。この場合において、互いに独立な複数の電圧制御回路２３５、及び、互いに独立な複数の配線ＢＬＢＩＡＳが、設けられている。
が、設けられている。
尚、電圧制御回路２３５は、電圧生成回路１７内の構成要素としてみなされてもよい。
電圧制御回路２３５は、ダイオードのしきい値電圧に加えて、トランジスタ（例えば、トランジスタＱ４）のしきい値電圧による電圧ドロップを考慮して、設計されてもよい。
ダイオード回路２３１は、半導体基板９内の複数のダイオードＤＤを含む。
ダイオード回路２３１において、ｎ型ウェル領域６１ｎが、ｐ型半導体基板（例えば、ｐ型のシリコン基板）内に設けられる。ｐ型ウェル領域６２ｐが、ｎ型ウェル領域６１ｎ内に設けられる。複数のｎ型拡散層６０ｎが、ウェル領域６２ｐ内に設けられている。拡散層６０ｎとウェル領域６２ｐとによって、ｐｎ接合が形成される。
ｐｎ接合によって、ダイオードＤＤが、形成される。各ダイオードＤＤは、コンタクトプラグ（例えば、図２のコンタクトプラグＣＳ）を介して、対応するビット線ＢＬに接続される。
メモリセルアレイ１８がｐ型半導体基板内のｎ型ウェル領域内のｐ型ウェル領域内に形成される場合、ダイオード回路２３１（ダイオードＤＤ）は、メモリセルアレイ１８内のウェル領域内に設けられてもよい。
ｐ型拡散層６０ｐ１が、ウェル領域６２ｐ内に設けられる。他方のｐ型の拡散層６０ｐ２が、ウェル領域６１ｎ内に設けられる。拡散層６０ｐ２とウェル領域６１ｎとは、ダイオード（ｐｎ接合）を形成する。拡散層６０ｐ１は、配線ＢＬＢＩＡＳに接続されている。電圧ＶＥＲＡｃ（電圧ＶＥＲＡ＋Ｖｆ）が、拡散層６０ｐに印加される。
これによって、電圧ＶＥＲＡｃが、ウェル領域６１ｎ，６２ｐのそれぞれに印加される。
ｐ型の拡散層６０ｘが、半導体基板９内に設けられる。ｐ型の拡散層６０ｘは、グランド端子に接続されている。グランド電圧ＶＳＳが、半導体基板９に印加される。これによって、消去動作時において、ｐ型半導体基板９とｎ型ウェル領域６１ｎとの間のｐｎ接合は、逆バイアス状態に設定される。尚、消去動作時において、ｐ型拡散層６０ｐ１とｎ型ウェル領域６１ｎとの間のｐｎ接合は、順バイアス状態に設定される。
ダイオードＤＤは、ダイオードＤＤのアノード（ｐ型ウェル領域６２ｐ）に印加された電圧ＶＥＲＡｃからダイオードＤＤのしきい値電圧Ｖｆの分だけ低下させて、電圧をビット線ＢＬに転送する。上述のように、電圧ＶＥＲＡｃは、消去電圧ＶＥＲＡとダイオードのしきい値電圧Ｖｆとの合計値に対応する電圧値を有する。それゆえ、ダイオードＤＤの出力電圧は、メモリセルＭＣのデータを消去可能な電圧ＶＥＲＡの値と実質的に等しい。
例えば、１つのダイオード回路２３１が、１つのメモリセルアレイ１８に対して、設けられている。但し、１つのダイオード回路２３１が、１つのブロックＢＬＫに対して、設けられてもよい。この場合において、互いに独立な複数のダイオード回路２３１、及び、互いに独立な複数の配線ＢＬＢＩＡＳが、設けられている。
尚、ダイオード回路２３１は、センスアンプ２０内の構成要素としてみなされてもよい。
図９は、本実施形態のＮＡＮＤ型フラッシュメモリにおける、消去回路のダイオードのレイアウトの一例を示す上面図である。尚、図９において、ビット線ＢＬは、簡略化して示されている。
図９に示されるように、複数の半導体領域ＡＡ（ＡＡ００，ＡＡ１０，・・・，ＡＡ１５０，・・・，ＡＡ１５ｉ−１）が、マトリックス状に半導体基板９内に配列されている。ｉは、１以上の自然数である。
例えば、拡散層６０ｎ及びウェル領域６１，６２は、半導体領域ＡＡ内に設けられている。Ｘ方向に隣り合う半導体領域ＡＡ間の領域は、素子分離領域（絶縁層）でもよいし、半導体領域（例えば、ｐ型ウェル領域）でもよい。複数のダイオードＤＤは、マトリクス状に配列されている。以下において、複数のダイオードＤＤが設けられた領域は、ダイオードアレイ９００とよばれる。
ダミーパターン９９９が、Ｙ方向に隣り合う半導体領域ＡＡ間に、設けられている。ダミーパターン９９９は、Ｘ方向に延在する。例えば、ダミーパターン９９９の材料は、導電層ＧＣの材料と同じである。
複数のビット線ＢＬ（ＢＬ００，ＢＬ１０，・・・，ＢＬ１５０，・・・）は、Ｘ方向に配列される。各ビット線ＢＬは、半導体領域ＡＡ（及び素子分離領域）の上方を、Ｙ方向に延在する。
１６のビット線ＢＬがＹ方向に配列された複数の半導体領域ＡＡに割り当てられる場合、１６の半導体領域ＡＡが、ダイオードアレイ内においてＹ方向に配列される。
１つのダイオードＤＤが、１つの半導体領域ＡＡ内に設けられる。１つのビット線ＢＬが１つのダイオードＤＤに接続されるように、各ビット線ＢＬが、対応するダイオードＤＤが配置される近傍までＹ方向に引き出される。ビット線ＢＬは、コンタクトプラグ（図示せず）及び配線（図示せず）を介して、対応するダイオードＤＤに接続される。
尚、ゲートパターン（導電層及びゲート絶縁膜を含む積層体）ＧＣｘが、半導体領域ＡＡ上に設けられてもよい。ゲートパターン（ゲートスタックともよばれる）ＧＣｘは、ビット線ＢＬに対するコンタクト領域として用いられてもよい。ゲートパターンＧＣｘの導電層は、ゲート絶縁膜に設けられた開口部ＯＰを介して、半導体領域ＡＡに直接接続されている。
１つのダイオードＤＤが設けられる半導体領域ＡＡの面積は、高耐圧トランジスタが設けられる半導体領域の面積より小さい。例えば、半導体領域ＡＡのＸ方向の寸法Ｌ１は、低耐圧トランジスタ（例えば、センスアンプ回路のクランプトランジスタＴＲ２）が設けられる半導体領域のゲート長方向の寸法程度に設定される。例えば、半導体領域ＡＡのＹ方向の寸法Ｗ１は、半導体領域の最小面積、及び／又は、Ｘ−Ｙ平面における複数のゲートパターン／ダミーパターンＣＧｘ，９９９の配置密度に基づいて、適宜設定され得る。
以上のように、本実施形態のＮＡＮＤ型フラッシュメモリは、ビット線ＢＬに消去電圧ＶＥＲＡを印加する回路の面積を縮小できる。
（ｂ） 動作
図１０乃至図１２を用いて、本実施形態のＮＡＮＤ型フラッシュメモリの動作例について、説明する。
（ｂ−１）消去動作
図１０を用いて、本実施形態のＮＡＮＤ型フラッシュメモリの消去動作について、説明する。
＜時刻ｔ０ａ＞
時刻ｔ０において、ホストデバイス６００は、フラッシュメモリ１内のデータの消去をメモリコントローラ５に要求する。
メモリコントローラ５は、データの消去の要求に基づいて、消去コマンドを発行する。メモリコントローラ５は、消去コマンド、アドレス及び制御信号を、フラッシュメモリ１に送信する。
フラッシュメモリ１は、消去コマンド、アドレス及び制御信号を受信する。
フラッシュメモリ１において、シーケンサ１５は、コマンド及び制御信号に基づいて、消去動作の実行のために、フラッシュメモリ１内の各回路の動作を、制御する。ロウデコーダ１９は、ロウアドレスＲＡをデコードする。カラムデコーダ２２は、カラムアドレスＣＡをデコードする。
ロウデコーダ１９は、ロウアドレスＲＡのデコード結果に基づいて、メモリセルアレイ１８内のロウ（ブロック及び／又はワード線）を選択（活性化）する。
消去回路２３は、メモリセルアレイ１８内のカラムを選択（活性化）する。例えば、カラムデコーダ２２によるカラムアドレスのデコード結果が、消去回路２３に供給されてもよい。尚、消去電圧ＶＥＲＡの生成／供給の前に、放電回路６７が、配線ＢＬＢＩＡＳを放電してもよい。
電圧生成回路１７において、チャージポンプ１７０ａが、動作する。チャージポンプ１７０ａは、電圧ＶＥＲＡＨを生成する。生成された電圧ＶＥＲＡＨは、チャージポンプ１７０ａから消去回路２３に供給される。
消去回路２３において、電圧制御回路２３５は、上述の供給された電圧ＶＥＲＡＨに対するフィードバック処理により、配線ＢＬＢＩＡＳに供給すべき電圧の大きさを制御する。電圧ＶＥＲＡＨの制御期間中において、信号Ｓ１によって、トランジスタＱ２，Ｑ３は、オフ状態に設定されている。これに伴って、トランジスタＱ４は、オフ状態に設定される。それゆえ、ダイオード回路２３１は、電圧制御回路２３５から電気的に分離されている。
＜時刻ｔ１ａ＞
時刻ｔ１ａにおいて、シーケンサ１５（又は、センスアンプ２０）は、配線ＢＬＳの電位を、電圧Ｖ１（例えば、電源電圧ＶＤＤ）に設定する。トランジスタＴＲ１は、オン状態に設定される。
シーケンサ１５は、信号ＢＬＣの信号レベルの制御によって、クランプトランジスタＴＲ２をオン状態に設定する。例えば、センスアンプ回路ＳＡＵは、電圧ＶＤＤＳＡ（例えば、２．０Ｖ〜２．５Ｖ程度）を出力する。
消去動作時において、電圧ＶＷＬＥ（例えば、０Ｖ〜０．５Ｖ）が、選択ブロック（又は、選択領域）のワード線（以下では、選択ワード線とよばれる）ＷＬに印加される。例えば、電圧ＶＥＲＡが、非選択ブロック（又は、非選択領域）のワード線（以下では、非選択ワード線とよばれる）ＷＬ−ｕに、印加される。電圧ＶＥ（例えば、１２Ｖ〜１７Ｖ）が、セレクトゲート線ＳＧＤ，ＳＧＳに印加される。
シーケンサ１５（又は、消去回路２３）は、信号Ｓ１の信号レベルの制御によって、トランジスタＱ２，Ｑ３をオン状態に設定する。トランジスタＱ２は、転送回路６５を介して、電圧ＶＥＲＡｃをトランジスタＱ４のゲートへ転送する。これによって、トランジスタＱ４が、オン状態に設定される。
この結果として、所望の電圧値を有する電圧ＶＥＲＡｃが、配線ＢＬＢＩＡＳに供給される。
電圧ＶＥＲＡｃは、ダイオードＤＤのアノード（ウェル領域６２ｐ）に印加される。ダイオードＤＤにおいて、ダイオードＤＤのしきい値電圧Ｖｆに応じて、電圧ドロップが電圧ＶＥＲＡｃ（＝ＶＥＲＡ＋Ｖｆ）に対して生じる。ダイオードＤＤは、電圧ＶＥＲＡ（例えば、２３Ｖ〜２５Ｖ）をビット線ＢＬに転送する。
このように、本実施形態において、ある電圧値を有する消去電圧ＶＥＲＡが、ダイオードＤＤからビット線ＢＬに供給される。
また、消去電圧ＶＥＲＡが、ソース線ＳＬに印加される。
消去電圧ＶＥＲＡの印加によって、セレクトトランジスタＳＴ１（及びセレクトトランジスタＳＴ２）において、ＧＩＤＬが生じる。ＧＩＤＬに起因するホットキャリア（例えば、正孔）が、メモリピラーＭＰの半導体層５１に供給される。半導体層５１内のホットキャリアが、メモリセルＭＣの電荷蓄積層５２２に注入される。
これによって、メモリセルＭＣのしきい値電圧が、負の電圧値側にシフトする。この結果として、メモリセルＭＣの状態は、消去状態に設定される。
＜時刻ｔ２ａ＞
時刻ｔ２ａにおいて、消去回路２３が、ダイオードＤＤを介してビット線ＢＬに消去電圧ＶＥＲＡが印加された後、チャージポンプ１７０ａは、電圧ＶＥＲＡＨの生成を停止する。例えば、消去電圧ＶＥＲＡの印加の後、放電回路６７が、配線ＢＬＢＩＡＳを放電する。
選択ワード線ＷＬ−ｓの電位、非選択ワード線ＷＬ−ｕの電位、ソース線ＳＬの電位、セレクトゲート線ＳＧＤ，ＳＧＳの電位、配線ＢＬＳの電位が、グランド電圧ＶＳＳに設定される。信号ＢＬＣの信号レベルが、“Ｌ”レベルに設定される。
尚、ダイオードＤＤからビット線ＢＬへの消去電圧ＶＥＲＡの印加の後、消去ベリファイが、消去動作の対象の領域（例えば、ブロック）に対して、実行されてもよい。消去動作の結果がフェイルである場合、ある電圧値の消去電圧ＶＥＲＡが、印加される。消去ベリファイの結果がパスである場合、消去動作は完了する。
以上のように、本実施形態のＮＡＮＤ型フラッシュメモリの消去動作が、終了する。
（ｂ−２）読み出し動作
図１１を用いて、本実施形態のＮＡＮＤ型フラッシュメモリの読み出し動作について、説明する。図１１は、本実施形態のフラッシュメモリの読み出し動作の一例を示すタイミングチャートである。
＜時刻ｔ０ｂ＞
時刻ｔ０ｂにおいて、ホストデバイス６００、データの読み出しをメモリコントローラ５に要求する。メモリコントローラ５は、読み出しコマンドを生成する。読み出しコマンド、アドレス及び制御信号が、メモリコントローラ５からフラッシュメモリ１に送信される。
フラッシュメモリ１は、読み出しコマンド及びアドレスを受信する。フラッシュメモリにおいて、シーケンサ１５は、読み出しコマンド及び制御信号に基づいて、フラッシュメモリ１内の各回路の動作を制御する。
＜時刻ｔ１ｂ＞
時刻ｔ１ｂにおいて、ロウデコーダ１９及びカラムデコーダ２２によるアドレスのデコード結果に基づいて、メモリセルアレイ１８のロウ及びカラムが、活性化／非活性化（非選択／非選択）される。
読み出し動作時において、電圧生成回路１７の複数のチャージポンプ１７０が、読み出し電圧（判定電圧）ＶＣＧＲＶ、及び、非選択電圧ＶＲＥＡＤを生成する。この時、チャージポンプ１７０ａは、電圧ＶＥＲＡＨを生成しない。
時刻ｔ１ｂにおいて、シーケンサ１５は、配線ＢＬＳの電位を、電圧Ｖ２（例えば、７Ｖ）に設定する。これによって、トランジスタＴＲ１は、オン状態に設定される。シーケンサ１５は、信号ＢＬＣの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。これによって、クランプトランジスタＴＲ２は、オン状態に設定される。例えば、センスアンプ回路ＳＡＵは、電圧Ｖ３（例えば、Ｖ４〜Ｖ４＋０．５Ｖ）を出力する。
オン状態のトランジスタＴＲ１，ＴＲ２を介して、所定の電圧が、ビット線ＢＬに印加される。これによって、ビット線ＢＬは、充電される。
例えば、電圧Ｖ４（例えば、０Ｖ〜１．２Ｖ）が、ソース線ＳＬに印加される。
アドレスＡＤＤに基づいて、電圧ＶＳＧが、セレクトゲート線ＳＧＤ，ＳＧＳに印加される。これによって、セレクトトランジスタＳＴ１，ＳＴ２が、オン状態に設定される。
所定の電圧値の読み出し電圧ＶＣＧＲＶが、選択ワード線ＷＬ−ｓに印加される。電圧ＶＣＧＲＶの電圧値は、選択アドレス（ページ）に応じて異なる。非選択電圧ＶＲＥＡＤが、非選択ワード線ＷＬ−ｕに印加される。
選択ワード線ＷＬ−ｓに印加された電圧に応じて、選択セルが、オン状態に設定される、又は、オフ状態に維持される。
選択セルのオン／オフに応じて、ビット線ＢＬが放電する、又は、ビット線ＢＬが充電状態を維持する。センスアンプ回路ＳＡＵは、ビット線ＢＬの充電／放電状態をセンスする。このセンス結果に対応する信号が、センスアンプ回路ＳＡＵに保持される。
データの判定のために、１回以上の読み出し電圧ＶＣＧＲＶの印加、及び、１回以上のビット線ＢＬの充電／放電のセンスが、実行される。１つ以上のセンス結果に基づいて、選択セルの保持するデータが、判定される。これによって、読み出しデータが、決まる。
読み出し動作時において、チャージポンプ１７０ａは、動作しない。０Ｖの電圧が、消去回路２３内の配線ＢＬＢＩＡＳに印加される。ビット線ＢＬの電位は、配線ＢＬＢＩＡＳの電位以上である。それゆえ、読み出し動作時において、ダイオードＤＤは、逆バイアス状態に設定される。したがって、読み出し動作時において、消去回路２３からビット線ＢＬへの電圧の供給は、実質的に停止される。
このように、本実施形態において、消去回路２３におけるビット線ＢＬに接続されたダイオードＤＤに起因した動作エラーは、読み出し動作時に実質的に生じない。
＜時刻ｔ２ｂ＞
時刻ｔ２ｂにおいて、選択ワード線ＷＬ−ｓの電位、非選択ワード線ＷＬ−ｕの電位、ソース線ＳＬの電位、セレクトゲート線ＳＧＤ，ＳＧＳの電位、配線ＢＬＳの電位が、グランド電圧ＶＳＳに設定される。信号ＢＬＣの信号レベルが、“Ｌ”レベルに設定される。
フラッシュメモリ１は、読み出しデータをメモリコントローラ５に送信する。メモリコントローラ５は、読み出しデータをホストデバイスに送信する。
以上のように、本実施形態のフラッシュメモリの読み出し動作が終了する。
（ｂ−３）書き込み動作
図１２を用いて、本実施形態のフラッシュメモリの書き込み動作について、説明する。図１２は、本実施形態のフラッシュメモリの書き込み動作の一例を示すタイミングチャートである。
＜時刻ｔ０ｃ＞
フラッシュメモリの書き込み動作時において、ホストデバイス６００は、データの書き込みをメモリコントローラ５に要求する。メモリコントローラ５は、書き込みコマンドを生成する。書き込みコマンド、アドレス、書き込みデータ及び制御信号が、メモリコントローラ５からフラッシュメモリ１に送信される。
フラッシュメモリ１は、書き込みコマンド、アドレス、書き込みデータ及び制御信号を受信する。
＜時刻ｔ１ｃ＞
ロウデコーダ１９及びカラムデコーダ２２によるアドレスのデコード結果に基づいて、メモリセルアレイ１８のロウ及びカラムが、活性化／非活性化（非選択／非選択）される。
書き込み動作時において、電圧生成回路１７において、複数のチャージポンプ１７０が、プログラム電圧ＶＰＧＭ、ベリファイ電圧ＶＶＦＹ、及び、非選択電圧ＶＰＡＳＳを生成する。このとき、チャージポンプ１７０ａは、電圧ＶＥＲＡＨを生成しない。
時刻ｔ１ｃにおいて、書き込み動作時において、シーケンサ１５は、配線ＢＬＳの電位を、電圧Ｖ２に設定する。これによって、トランジスタＴＲ１は、オン状態に設定される。シーケンサ１５は、信号ＢＬＣの信号レベルを、制御する。これによって、クランプトランジスタＴＲ２は、オン状態に設定される。
センスアンプ２０において、センスアンプ回路ＳＡＵは、対応するメモリセルに書き込まれるべきデータに応じて、ビット線ＢＬの電位を制御する。オン状態のトランジスタＴＲ１，ＴＲ２を介して、書き込みデータに応じた所定の電圧が、ビット線ＢＬに印加される。例えば、データを書き込むメモリセル（以下では、プログラムセルとよばれる）に対応するビット線ＢＬの電位は、グランド電圧ＶＳＳに設定される。データの書き込まないメモリセル（以下では、プログラム禁止セルとよばれる）に対するビット線ＢＬの電位は、電圧Ｖ５（＞ＶＳＳ）に設定される。例えば、電圧Ｖ５は、電圧ＶＤＤＳＡ程度の電圧値を有する。
アドレスＡＤＤに基づいて、電圧ＶＳＧＤ（例えば、ＶＳＧＤ＞ＶＳＧ）が、セレクトゲート線ＳＧＤに印加される。これによって、セレクトトランジスタＳＴ１が、オン状態に設定される。電圧ＶＳＳが、セレクトゲート線ＳＧＳに印加される。セレクトトランジスタＳＴ２が、オフ状態に設定される。
＜時刻ｔ２ｃ＞
時刻ｔ２ｃにおいて、非選択電圧ＶＰＡＳＳが、選択ワード線ＷＬ−ｓ及び非選択ワード線ＷＬ−ｕに印加される。
その後、選択ワード線ＷＬ−ｓの電位は、非選択電圧ＶＰＡＳＳからある電圧値のプログラム電圧ＶＰＧＭに上昇される。これによって、プログラム電圧ＶＰＧＭが、選択セルのゲートに印加される。プログラム電圧ＶＰＧＭの電圧値及びビット線ＢＬの電位に応じて、プログラムセルのしきい値電圧が、高電位側へシフトする。プログラム禁止セルのしきい値電圧は、維持される。
＜時刻ｔ３ｃ＞
時刻ｔ３ｃにおいて、選択ワード線ＷＬ−ｓの電位、非選択ワード線ＷＬ−ｕの電位、ソース線ＳＬの電位、セレクトゲート線ＳＧＤ，ＳＧＳの電位、配線ＢＬＳの電位が、グランド電圧ＶＳＳに設定される。信号ＢＬＣの信号レベルが、“Ｌ”レベルに設定される。
＜時刻ｔ４ｃ＞
プログラム電圧ＶＰＧＭの印加の後、ベリファイ動作（プログラムベリファイ）が実行される。
時刻ｔ４ｃにおいて、１レベル以上の電圧値を含むベリファイ電圧ＶＶＦＹが、選択ワード線ＷＬ−ｓに印加される。非選択電圧ＶＲＥＡＤが、非選択ワード線ＷＬ−ｕに印加される。また、電圧ＶＳＧが、セレクトゲート線ＳＧＤ，ＳＧＳに印加される。
上述の読み出し動作におけるセンス動作と同様に、ベリファイ電圧ＶＶＦＹに関するビット線ＢＬの電位状態（充電／放電）が、センスされる。
センス結果に基づいて、選択セルのベリファイ結果が、パスであるかフェイルであるか、判定される。
＜時刻ｔ４ｃ＞
時刻ｔ４ｃにおいて、選択ワード線ＷＬ−ｓの電位、非選択ワード線ＷＬ−ｕの電位、ソース線ＳＬの電位、セレクトゲート線ＳＧＤ，ＳＧＳの電位、配線ＢＬＳの電位が、グランド電圧ＶＳＳに設定される。信号ＢＬＣの信号レベルが、“Ｌ”レベルに設定される。
この後、ベリファイ結果に基づいて、プログラム電圧ＶＰＧＭの印加とベリファイ電圧ＶＶＦＹの印加とが、繰り返し実行される。
書き込み動作時において、チャージポンプ１７０ａは、動作しない。０Ｖの電圧（グランド電圧ＶＳＳ）が、消去回路２３内の配線ＢＬＢＩＡＳに印加される。ビット線ＢＬの電位は、配線ＢＬＢＩＡＳの電位以上である。書き込み動作時において、ダイオードＤＤは、逆バイアス状態に設定される。それゆえ、書き込み動作時において、消去回路２３からビット線ＢＬへの電圧の供給は、実質的に停止される。
このように、本実施形態において、消去回路２３におけるビット線ＢＬに接続されたダイオードＤＤに起因した動作エラーは、書き込み動作時に実質的に生じない。
ある個数以上の選択セルが、ベリファイ動作に関してパスである場合、選択ワード線ＷＬ−ｓの電位、非選択ワード線ＷＬ−ｕの電位、ソース線ＳＬの電位、セレクトゲート線ＳＧＤ，ＳＧＳの電位、配線ＢＬＳの電位が、グランド電圧ＶＳＳに設定される。信号ＢＬＣの信号レベルが、“Ｌ”レベルに設定される。
以上のように、本実施形態のフラッシュメモリにおける書き込み動作が、終了する。
（ｃ） まとめ
本実施形態の半導体メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）は、ビット線に消去電圧を印加して、消去動作を実行する。
本実施形態の半導体メモリにおいて、消去回路（又はセンスアンプ）は、複数のダイオードを有する。１つのダイオードは、対応する１つのビット線に接続される。消去電圧は、ダイオードからビット線に印加される。
１つのダイオードの面積は、１つの電界効果トランジスタ（高耐圧トランジスタ）の面積より小さい。
それゆえ、本実施形態の半導体メモリは、電界効果トランジスタ（高耐圧トランジスタ）を用いて消去電圧をビット線に転送する構成に比較して、回路の面積を、縮小できる。
したがって、本実施形態の半導体メモリは、チップサイズを縮小できる。
また、本実施形態の半導体メモリは、半導体メモリのチップサイズを変えない場合、回路の面積の縮小によって、半導体基板上の回路の設計の余裕度（例えば、配線間の間隔、素子分離領域／素子分離領域の寸法）を大きくすることができる。この結果として、本実施形態の半導体メモリは、半導体メモリの製造歩留まりを向上できる。
以上のように、本実施形態の半導体メモリは、製造コストを削減できる。
（２） 第２の実施形態
図１３乃至図１８を参照して、第２の実施形態の半導体メモリについて、説明する。
（ａ） 構成
図１３を用いて、本実施形態の半導体メモリの構成例について、説明する。
図１３は、本実施形態の半導体メモリ（ＮＡＮＤ型フラッシュメモリ）の消去回路の構成例を示す図である。
図１３に示されるように、本実施形態のフラッシュメモリにおいて、消去回路２３において、ダイオードの代わりに、電界効果トランジスタＱａが、用いられている。信号ＢＩＡＳが、複数のトランジスタＱａのゲートに供給される。信号ＢＩＡＳの信号レベルに応じて、複数のトランジスタＱａのオン／オフが、制御される。
消去電圧ＶＥＲＡは、電界効果トランジスタＱａを経由して、ビット線ＢＬに、印加される。電界効果トランジスタＱａは、高耐圧トランジスタである。
本実施形態において、複数のビット線ＢＬは、電界効果トランジスタＱａが接続されたビット線と、電界効果トランジスタＱａが接続されないビット線とを、含む。
図１４の例において、隣り合う２つのビット線のうち、一方のビット線（例えば、奇数番目のビット線）ＢＬ０，ＢＬ２，・・・，ＢＬ４ｎ，ＢＬ４ｎ＋２，・・・は、電界効果トランジスタＱａに接続される。隣り合うビット線のうち、他方のビット線（例えば、偶数番目のビット線）ＢＬ１，ＢＬ３，・・・，ＢＬ４ｎ＋１，ＢＬ４ｎ＋３，・・・は、電界効果トランジスタＱａに接続されない。
消去電圧ＶＥＲＡをビット線ＢＬに転送する電界効果トランジスタＱａの数は、ビット線ＢＬの数の半分程度である。
以下において、奇数番目のビット線ＢＬ０，ＢＬ２，・・・，ＢＬ４ｎ，ＢＬ４ｎ＋２，・・・が区別されない場合、これらのビット線は、“ＢＬ−ｏ”と表記される。偶数番目のビット線ＢＬ１，ＢＬ３，・・・，ＢＬ４ｎ＋１，ＢＬ４ｎ＋３，・・・が区別されない場合、これらのビット線は、“ＢＬ−ｅ”と表記される。
消去動作時において、消去電圧ＶＥＲＡが、一方のビット線ＢＬ−ｏに印加される。
消去動作時において、他方のビット線ＢＬ−ｅは、フローティング状態に設定される。フローティング状態のビット線ＢＬ−ｅの電位は、ビット線ＢＬ間の容量性カップリングＣ１に起因して、隣のビット線ＢＬ−ｏの電位程度に昇圧される。これによって、ビット線ＢＬ−ｅの電位は、消去電圧ＶＥＲＡ程度に、設定される。
図１４は、本実施形態のフラッシュメモリにおける、ビット線間の容量性カップリングについて説明するための図である。図１４は、ビット線間の容量性カップリングの要因の一例を示している。図１４において、容量性カップリングに含まれ得る各部材間の容量と、容量性カップリングにおける各部材間の容量の比率とが、示されている。
尚、図１４において、ビット線間の容量性カップリングに含まれる大きさが小さい容量成分はゼロで示され、ビット線間の容量性カップリングに含まれる主要な容量成分が、ゼロより大きい値で示している。
図１４に示されるように、フラッシュメモリが３次元構造のメモリセルアレイ（図５参照）を有する場合、ビット線ＢＬの容量性カップリングは、隣り合うメモリピラー間（ＰＬ−ＰＬ）の容量、互いに隣り合うビット線間（Ｍ１−Ｍ１）の容量、及び、メモリピラーＭＰ−セレクトゲート線ＳＧＤ間（ＰＬ−ＳＧＤ）の容量に起因する。ピラー間の寄生容量は、ビット線間の寄生容量より大きい。
このように、各ビット線ＢＬは、メモリセルアレイ内の部材間の容量（例えば、寄生容量）に起因した容量性カップリングＣ１を含む。
図１５は、本実施形態のフラッシュメモリにおける、メモリセルアレイ内のメモリピラーのレイアウトに応じたビット線の電位の設定について、説明する。図１５において、１６個のメモリピラーが、抽出して示されている。説明の明確化のため、１６個のメモリピラーに対して、“ＭＰ０”、“ＭＰ１”、・・・、“ＭＰ１５”の番号（参照符号）が、それぞれ付されている。図１５において、斜線が付加されているメモリピラーＭＰは、消去電圧ＶＥＲＡが印加されるメモリピラーであることを、示している。図１５において、図示の明確化のため、ビット線ＢＬは、破線で示されている。
図１５に示されるように、複数のメモリピラーＭＰは、千鳥状のレイアウトで、Ｘ−Ｙ平面に配列されている。ビット線ＢＬは、Ｙ方向に延在する。２つのビット線ＢＬが、１つのメモリピラーＭＰの上方を通過する。
メモリピラー間の容量がビット線間の容量より大きい場合、消去電圧ＶＥＲＡが印加される複数のメモリピラーＭＰがＹ方向に並ぶように、消去電圧ＶＥＲＡが印加されるビット線が設定されることが、好ましい。
図１５のフローティング状態に設定されるビット線及びメモリピラーにおいて、２次元のレイアウトに関して２つのパターンが、存在する。図１５の例では、ビット線ＢＬ７に対応するパターン、及び、ビット線ＢＬ９に対応するパターンが、存在する。
ビット線ＢＬ７のパターンにおいて、４つの方向に関してメモリピラーＭＰ間の容量が、ビット線ＢＬ７に付加される。ビット線ＢＬ７に対して、隣り合う２つのビット線ＢＬ６，ＢＬ８のうち一方のビット線において、ビット線ＢＬ間の容量が付加される。
ビット線ＢＬ９のパターンにおいて、３つの方向に関してメモリピラー間の容量が、ビット線ＢＬ９に付加される。ビット線ＢＬ９に対して、隣り合う２つのビット線ＢＬ８，ＢＬ１０の両方のビット線間の容量が、付加される。
ビット線ＢＬは、ストリングユニットＳＵにおける外側（ストリングユニットの端部側、スリットの近傍側）のメモリピラーと内側のメモリピラーとに対して容量性カップリングの大きさが平均化されるように、メモリピラーＭＰに接続されている。そのため、ビット線ＢＬ７の容量性カップリングとビット線ＢＬ９の容量性カップリングとの平均値が、ストリングユニットにおける任意の１つのビット線ＢＬの容量性カップリングの値となる。例えば、ビット線ＢＬの容量性カップリングの平均値は、１．３５ｐＦ程度である。ここで、ＧＩＤＬによる電流（以下では、ＧＩＤＬ電流とよばれる）の大きさが、１つのビット線あたり２００ｐＡとする。消去期間（消去電圧の印加期間）が、１ｍｓとする。
この場合において、フローティング状態のビット線に印加される電圧における電圧ドロップ（ΔＶ）の値の一例は、以下のように示される。なお、ΔＶは、ΔＱ／Ｃで示される。ΔＱは、“ＧＩＤＬ電流×消去期間”から得られる値である。
ΔＶ＝２００×１０−１２×（１×１０−３／１．３５×１０−１２）＝０．１４８［Ｖ］
このように、消去電圧の値に対する電圧ドロップΔＶ（＝０．１４８Ｖ）が生じたとしても、フローティング状態のビット線ＢＬにおける電位は、データの消去のために十分な値となる。
尚、本実施形態のＮＡＮＤ型フラッシュメモリの動作例は、第１の実施形態のＮＡＮＤ型フラッシュメモリの動作例と実質的に同じである。それゆえ、本実施形態のフラッシュメモリの消去動作、読み出し動作及び書き込み動作の説明は、省略する。
但し、本実施形態のフラッシュメモリの動作例は、フラッシュメモリが実行すべき動作に応じて、信号ＢＩＡＳによって、トランジスタＱａがオン状態又はオフ状態に設定されることが、第１の実施形態の例と異なる。
消去動作時において、“Ｈ”レベルの信号ＢＩＡＳによって、消去回路２３のトランジスタＱａが、オン状態に設定される。これによって、トランジスタＱａが、消去電圧ＶＥＲＡをビット線ＢＬに転送する。
読み出し動作時及び書き込み動作時において、“Ｌ”レベルの信号ＢＩＡＳによって、トランジスタＱａが、オフ状態に設定される。これによって、消去電圧ＶＥＲＡは、読み出し動作時及び書き込み動作時において、ビット線ＢＬに印加されない。読み出し動作時及び書き込み動作時において、センスアンプ回路ＳＡＵが、ある電圧を各ビット線ＢＬに対して印加する。
図１６及び図１７は、本実施形態のフラッシュメモリにおける図１４の消去回路の変形例を示している。
図１６に示されるように、３つのビット線おきに、電界効果トランジスタＱａが、ビット線ＢＬに接続されてもよい。
図１６の消去回路２３において、電界効果トランジスタＱａが、ビット線ＢＬ０，ＢＬ４，・・・，ＢＬ４ｎに、接続される。
消去動作時において、電界効果トランジスタが接続されないビット線ＢＬ１，ＢＬ２，ＢＬ３，・・・，ＢＬ４ｎ＋１，ＢＬ４ｎ＋２，ＢＬ４ｎ＋３は、フローティング状態に設定される。
３つのフローティング状態のビット線ＢＬ４ｎ＋１，ＢＬ４ｎ＋２，ＢＬ４ｎ＋３が、消去電圧ＶＥＲＡが印加された２つのビット線ＢＬ４ｎ，ＢＬ４ｎ＋４間に配置されている。
フローティング状態のビット線ＢＬ４ｎ＋１，ＢＬ４ｎ＋２，ＢＬ４ｎ＋３の電位は、ビット線ＢＬの容量性カップリングによって、消去電圧ＶＥＲＡ程度に上昇する。
図１７は、本実施形態のフラッシュメモリにおける、メモリセルアレイ内のメモリピラーのレイアウトに応じたビット線の電位の設定について、説明する。
図１４及び図１５の例と同様に、フローティング状態に設定されるビット線（メモリピラー）において、２次元のレイアウトに関して２つのパターンが、存在する。
例えば、ビット線ＢＬ７のパターンにおいて、３つの方向において、メモリピラー間の容量が、ビット線ＢＬ７に付加される。ビット線ＢＬ７に対して、隣り合う２つのビット線ＢＬ６，ＢＬ８のうち一方のビット線において、ビット線間の容量が付加される。
例えば、ビット線ＢＬ９のパターンにおいて、１つの方向において、ピラー間容量が、ビット線ＢＬ９に付加される。ビット線ＢＬ９において、隣り合う２つのビット線ＢＬ８，ＢＬ１０の両方が、フローティング状態に設定されている。
図１６及び図１７の例において、ビット線ＢＬ７の容量性カップリングとビット線ＢＬ９の容量性カップリングとの平均値に基づく場合、例えば、ビット線ＢＬの容量性カップリングの値は、０．７５ｐＦ程度である。
図１４及び図１５の例と同様に、フローティング状態のビット線に生じる電圧ドロップ（ΔＶ）は、以下のように示される。
ΔＶ＝２００×１０−１２×（１×１０−３／０．７５×１０−１２）＝０．２６７［Ｖ］
図１６及び図１７の例のフラッシュメモリにおいても、電圧ドロップΔＶが生じたとしても、十分な電圧値の電圧が、フローティング状態のビット線ＢＬに、消去電圧として印加され得る。
以上のように、本実施形態のフラッシュメモリの消去動作が、実行される。
（ｃ） まとめ
本実施形態において、ＮＡＮＤ型フラッシュメモリは、トランジスタＱａを介して配線ＢＬＢＩＡＳに接続されたビット線と配線ＢＬＢＩＡＳに接続されないビット線ＢＬとを含む。この本実施形態のフラッシュメモリにおいて、ビット線の容量性カップリングによって、配線ＢＬＢＩＡＳに接続されないビット線ＢＬに対して、消去電圧ＶＥＲＡが、印加される。
図１８は、本実施形態のフラッシュメモリの効果を説明するための図である。
図１８に示されるように、本実施形態のフラッシュメモリは、消去電圧をビット線に転送するトランジスタ（高耐圧トランジスタ）の数が削減されるにつれて、トランジスタが配置される領域のサイズは、減少する。
本実施形態のフラッシュメモリは、隣り合うビット線間（ＮＡＮＤストリング間）の容量性カップリング（隣り合うピラー間の寄生容量及び／又は隣り合うビット線間の寄生容量）を用いて、消去回路に接続されないビット線に対して、消去動作に用いられる電圧（消去電圧）を供給する。
このように、本実施形態のフラッシュメモリは、消去動作時におけるビット線に印加される消去電圧の電位を、所定の値に設定しつつ、高耐圧トランジスタが配置される領域の面積を削減できる。
例えば、本実施形態によれば、消去回路における複数の高耐圧トランジスタが配置される領域の面積は、８分の１から８分の７までの範囲に、縮小される。
以上のように、本実施形態のＮＡＮＤ型フラッシュメモリにおいて、比較的サイズの大きい高耐圧トランジスタの数が、削減できる。この結果として、本実施形態のＮＡＮＤ型フラッシュメモリは、チップのサイズを縮小できる。
または、本実施形態において、チップサイズを維持した場合、チップ（半導体基板）上に設けられる回路の設計の自由度が、向上され得る。
したがって、第２の実施形態の半導体メモリは、半導体メモリの製造コストを削減できる。
（３） 変形例
図１９及び図２０を参照して、本実施形態の半導体メモリの変形例について、説明する。
図１９は、実施形態の半導体メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）の変形例の一例を示す模式図である。
図１９に示されるように、消去回路２３は、複数のダイオードＤＤを含む。
本変形例において、ダイオードＤＤは、奇数番目のビット線ＢＬ−ｏに接続される。偶数番目のビット線ＢＬ−ｅは、ダイオードＤＤに接続されない。
消去電圧ＶＥＲＡは、ダイオードＤＤから奇数番目のビット線ＢＬ−ｏに印加される。消去電圧ＶＥＲＡは、消去回路２３から偶数番目のビット線ＢＬ−ｅに、供給されない。
消去動作時において、偶数番目のビット線ＢＬ−ｅは、フローティング状態に設定される。
図１９の例において、第２の実施形態と同様に、ピラー間及び／又はビット線間の容量に起因する容量性カップリングによって、偶数番目のビット線ＢＬ−ｅの電位は、奇数番目のビット線ＢＬ−ｏに印加された消去電圧ＶＥＲＡ程度に、上昇する。
このように、本変形例のフラッシュメモリ１は、消去動作時において、消去回路２３のダイオードＤＤに接続されないビット線（配線ＢＬＢＩＡＳに接続されないビット線）ＢＬ−ｅに対して、ビット線ＢＬの容量性カップリングを用いて、消去電圧ＶＥＲＡを印加できる。
例えば、図１９の例における消去回路２３内のダイオードＤＤの数は、ビット線ＢＬの数の半分である。
したがって、本変形例のＮＡＮＤ型フラッシュメモリは、回路の面積をさらに縮小できる。
図２０は、実施形態の半導体メモリの変形例の一例を示す模式図である。
図２０に示されるように、消去回路２３において、ダイオードＤＤは、４ｎ番目のビット線ＢＬ０，ＢＬ４，・・・，ＢＬ４ｎに接続され、４ｎ＋１番目、４ｎ＋２番目及び４ｎ＋３番目のビット線ＢＬ１，ＢＬ２，ＢＬ３，・・・，ＢＬ４ｎ＋１，ＢＬ４ｎ＋２，ＢＬ４ｎ＋３に接続されなくともよい。
図２０の例において、消去動作時において、消去電圧ＶＥＲＡは、ダイオードＤＤを介して配線ＢＬＢＩＡＳは、４ｎ番目のビット線ＢＬ０，ＢＬ４，・・・，ＢＬ４ｎに転送される。
図１６の例と同様に、消去動作時において、４ｎ＋１番目、４ｎ＋２番目及び４ｎ＋３番目のビット線ＢＬ１，ＢＬ２，ＢＬ３，・・・，ＢＬ４ｎ＋１，ＢＬ４ｎ＋２，ＢＬ４ｎ＋３は、フローティング状態に設定される。ビット線ＢＬ１，ＢＬ２，ＢＬ３，・・・，ＢＬ４ｎ＋１，ＢＬ４ｎ＋２，ＢＬ４ｎ＋３の電位は、ビット線ＢＬの容量性カップリングによって、消去電圧ＶＥＲＡ程度に上昇する。
図２０の例のフラッシュメモリは、回路の面積をさらに縮小できる。
以上のように、本実施形態の半導体メモリの変形例は、第１及び第２の実施形態と同様に、半導体メモリの製造コストを低減できる。
（４） その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１８：メモリセルアレイ、２３：消去回路、ＤＤ：ダイオード、ＢＬ：ビット線、Ｑａ：トランジスタ。

Claims (10)

  1. ビット線と、
    セレクトトランジスタを介して前記ビット線に接続されたメモリセルと、
    前記ビット線に接続され、消去電圧を前記ビット線に印加する回路と、
    前記ビット線と前記回路との間に接続されたダイオードと、
    を具備する半導体メモリ。
  2. 前記メモリセルの消去動作時において、前記ダイオードは、順バイアス状態に設定され、
    前記メモリセルの書き込み動作時及び読み出し動作時において、前記ダイオードは、逆バイアス状態に設定される、
    請求項１に記載の半導体メモリ。
  3. 前記ビット線に接続されたセンスアンプと、
    前記ビット線と前記センスアンプとの間に接続された第１のトランジスタと、
    をさらに具備する請求項１又は２に記載の半導体メモリ。
  4. 前記ダイオードを含む半導体基板と、
    前記半導体基板の上方に設けられ、前記メモリセルを含むメモリセルアレイと、
    をさらに具備する請求項１乃至３のうちいずれか１項に記載の半導体メモリ。
  5. 前記ダイオードは、
    第１の導電型の前記半導体基板内に設けられた第２の導電型の第１の半導体領域と、
    前記第１の半導体領域内に設けられた前記第１の導電型の第２の半導体領域と、
    前記第２の半導体領域内に設けられた前記第２の導電型の第３の型半導体領域と、
    を含む、
    請求項４に記載の半導体メモリ。
  6. 第１のビット線と、
    前記第１のビット線に接続され、第１のメモリピラーを含む第１のメモリストリングと、
    前記第１のビット線に隣り合う第２のビット線と、
    前記第２のビット線に接続され、第２のメモリピラーを含む第２のメモリストリングと、
    消去電圧を前記第１のビット線に印加する回路と、
    前記第１のビット線と前記回路との間に接続された第１の素子と、
    を具備し、
    前記消去電圧は、前記第２のビット線の容量性カップリングによって、前記第２のビット線に印加される、
    半導体メモリ。
  7. 前記第２のビット線に隣り合う第３のビット線と、
    前記第３のビット線に接続され、第３のメモリピラーを含む第３のメモリストリングと、
    前記第３のビット線を前記回路に接続する第２の素子と、
    をさらに具備する請求項６に記載の半導体メモリ。
  8. 前記第２のビット線に隣り合う第３のビット線と、
    前記第３のビット線に接続され、第３のメモリピラーを含む第３のメモリストリングと、
    前記第３のビット線に隣り合う第４のビット線と、
    前記第４のビット線に接続され、第４のメモリピラーを含む第４のメモリストリングと、
    前記第４のビット線に隣り合う第５のビット線と、
    前記第５のビット線に接続され、第５のメモリピラーを含む第５のメモリストリングと、
    前記第５のビット線を前記回路に接続する第２の素子と、
    をさらに具備し、
    前記第２のビット線、前記第３のビット線及び前記第４のビット線は、前記回路に接続されず、
    前記消去電圧は、前記第２のビット線、前記第３のビット線及び前記第４のビット線の容量性カップリングによって、前記第２のビット線、前記第３のビット線及び前記第４のビット線に印加される、
    請求項６に記載の半導体メモリ。
  9. 前記第１の素子は、ダイオードである、
    請求項６乃至８のうちいずれか１項に記載の半導体メモリ。
  10. 前記第１の素子は、トランジスタである、
    請求項６乃至８のうちいずれか１項に記載の半導体メモリ。
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