CN111243645A - 半导体存储器 - Google Patents

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Abstract

本发明的实施方式提供一种能够降低制造成本的半导体存储器。本发明的实施方式的半导体存储器包含：位线BL；存储单元MC，经由选择晶体管ST1而连接于位线BL；电路(235)，连接于位线BL，且将删除电压(VERA)施加于位线BL；及二极管DD，连接于位线BL与电路(235)之间。

Description

半导体存储器
[相关申请案]
本申请案享有以日本专利申请案2018-224042号(申请日：2018年11月29日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储器。
背景技术
已知一种存储单元三维排列的NAND(Not AND，与非)型闪存。
发明内容
实施方式提供一种能够降低制造成本的半导体存储器。
实施方式的半导体存储器具备：位线；选择晶体管，第1端子连接于位线；存储单元，连接于选择晶体管的第2端子；电路，连接于位线，且将经由第1端子及第2端子施加于存储单元的删除电压施加于位线；以及二极管，其连接于位线及电路。
附图说明
图1是表示包含第1实施方式的半导体存储器的系统的图。
图2是表示第1实施方式的半导体存储器的构成例的图。
图3是表示第1实施方式的半导体存储器的存储单元阵列的一例的电路图。
图4是表示第1实施方式的半导体存储器的构造例的俯视图。
图5是表示第1实施方式的半导体存储器的构造例的剖视图。
图6是表示第1实施方式的半导体存储器的构造例的图。
图7是表示第1实施方式的半导体存储器的构成例的图。
图8是表示第1实施方式的半导体存储器的构成例的图。
图9是表示第1实施方式的半导体存储器的构成例的图。
图10是表示第1实施方式的半导体存储器的动作例的图。
图11是表示第1实施方式的半导体存储器的动作例的图。
图12是表示第1实施方式的半导体存储器的动作例的图。
图13是表示第2实施方式的半导体存储器的构成例的图。
图14是用来说明第2实施方式的半导体存储器的图。
图15是表示第2实施方式的半导体存储器的构成例的图。
图16是表示第2实施方式的半导体存储器的构成例的图。
图17是表示第2实施方式的半导体存储器的构成例的图。
图18是用来说明第2实施方式的半导体存储器的图。
图19是表示实施方式的半导体存储器的变化例的图。
图20是表示实施方式的半导体存储器的变化例的图。
具体实施方式
参照图1至图20，对实施方式的半导体存储器进行说明。
以下，一边参照图式，一边对本实施方式详细地进行说明。在以下的说明中，针对具有同一功能及构成的要素，标注同一符号。
另外，在以下的各实施方式中，在末尾标注带有用来区别化的数字/英文的参照符号(例如，字线WL或位线BL、各种电压及信号等)的构成要素也可不相互区别的情况下，使用省略了末尾的数字/英文的记载(参照符号)。
(1)第1实施方式
参照图1至图13，对第1实施方式的半导体存储器(存储器装置)及其控制方法进行说明。
(a)构成
使用图1至图10，对第1实施方式的半导体存储器的构成进行说明。
(a-1)存储器系统
图1是表示包含本实施方式的半导体存储器的存储器系统的构成例的示意图。
图1是表示本实施方式的存储器系统的图。
如图1所示，本实施方式的存储器系统7包含储存装置500、及主机装置600。
主机装置600例如通过连接器、电缆、无线通信、或因特网等而耦合于储存装置500。主机装置600要求储存装置500进行数据的写入、数据的读出及数据的删除。
储存装置500包含存储器控制器5、及半导体存储器(存储器装置)1。
存储器控制器5使半导体存储器1执行根据主机装置600的要求的动作。存储器控制器5为了使半导体存储器1执行动作而发行命令。存储器控制器5将发行的命令发送至半导体存储器1。命令是表示半导体存储器1应执行的动作的信号。
存储器控制器5例如包含处理器(CPU)、内建存储器(例如，DRAM(Dynamic RandomAccess Memory，动态随机存取存储器))、缓冲存储器(例如，SRAM(Static Random AccessMemory，静态随机存取存储器))及ECC(Error Correcting Code，错误校正码)电路等。处理器控制存储器控制器5整体的动作。内建存储器保存程序(软件/固件)、及储存装置/半导体存储器的管理资讯(管理表)。缓冲存储器暂时地保存半导体存储器1与主机装置600之间收发的数据。ECC电路检测从半导体存储器1读出的数据内的错误，并校正检测出的错误。
半导体存储器1存储数据。半导体存储器1基于来自存储器控制器5的命令(主机装置600的要求)，而执行数据的写入、数据的读出及数据的删除。
半导体存储器1例如为NAND型闪存。包含NAND型闪存1的储存装置500(或存储器系统7)例如为存储卡(例如，SDTM(Secure Digital，安全数字)卡、eMMCTM(Embedded MultiMedia Card，嵌入式多媒体卡))、USB(Universal Serial Bus，通用串行总线)存储器、或固态驱动器(SSD)等。
在NAND型闪存1与存储器控制器5之间收发各种信号。例如，作为闪存1与存储器控制器5之间的基于NAND接口规格的控制信号，使用芯片使能信号CEn、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn及读出使能信号REn等。
信号CEn是用来激活闪存1的某一芯片的信号。信号CLEn是用来通知供给至I/O端子(I/O线)IO＜7：0＞的信号为命令的信号。信号ALEn是用来通知供给至I/O端子IO＜7：0＞的信号为地址的信号。信号WEn例如为指示经由I/O端子IO＜7：0＞的信号的输入的信号。信号REn例如为指示经由I/O端子IO＜7：0＞的信号的输出的信号。
此外，以下，在不区别从I/O端子输入输出的信号的种类的情况下，从I/O端子输入输出的信号也记为I/O信号(或DQ信号)。
就绪/忙碌信号RBn基于闪存1的动作状态而生成。就绪/忙碌信号RBn从闪存1发送至存储器控制器5。就绪/忙碌信号RBn是通知存储器控制器5闪存1为就绪状态(受理来自存储器控制器5的命令的状态)抑或是忙碌状态(不受理来自存储器控制器5的命令的状态)的信号。例如，就绪/忙碌信号RBn在闪存1读出数据等动作中，设定为“L”(低)电平(忙碌状态)，当动作完成时，设定为“H”(高)电平(就绪状态)。
例如，写入保护信号(WPn)也可进而在NAND型闪存1与存储器控制器5之间收发。写入保护信号是用来在例如电源接通及断开时将闪存1设定为保护状态的信号。
(a-2)闪存
使用图2至图10，对本实施方式的半导体存储器的构成例进行说明。
<内部构成>
图2是表示本实施方式的半导体存储器的构成的一例的框图。
如上所述，本实施方式的半导体存储器是NAND型闪存。
如图2所示，NAND型闪存1包含输入输出电路10、逻辑控制电路11、状态寄存器12、地址寄存器13、命令寄存器14、定序器15、就绪/忙碌电路16、电压生成电路17、存储单元阵列18、行解码器19、感测放大器20、数据寄存器21、列解码器22及删除电路23等。
输入输出电路10控制信号IO的输入输出。
输入输出电路10将从存储器控制器5接收的数据(写入数据)DAT发送至数据寄存器21。输入输出电路10将所接收的地址ADD发送至地址寄存器13。输入输出电路10将所接收的命令CMD发送至命令寄存器14。输入输出电路10将从状态寄存器12接收的状态资讯STS发送至存储器控制器5。输入输出电路10将从数据寄存器21接收的数据(读出数据)DAT发送至存储器控制器5。输入输出电路10将从地址寄存器13接收的地址ADD发送至存储器控制器5。
逻辑控制电路11接收芯片使能信号CEn、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、及读出使能信号REn。逻辑控制电路11根据所接收的信号，而控制输入输出电路10及定序器15。
状态寄存器12例如暂时地保存数据的写入、读出、及删除动作中的状态资讯STS。通过状态资讯STS，通知存储器控制器5动作是否正常结束。
地址寄存器13暂时地保存经由输入输出电路10而从存储器控制器5接收的地址ADD。地址寄存器13将行地址RA传送至行解码器19，将列地址CA传送至列解码器22。
命令寄存器14暂时地保存经由输入输出电路10而从存储器控制器5接收的命令CMD。命令寄存器14将所接收的命令CMD传送至定序器15。
定序器15控制NAND型闪存1整体的动作。定序器15根据命令CMD，而控制例如状态寄存器12、就绪/忙碌电路16、电压生成电路17、行解码器19、感测放大器20、数据寄存器21、列解码器22及删除电路23等。由此，定序器15执行写入动作、读出动作及删除动作等。
就绪/忙碌电路16通过根据闪存1动作状况的定序器15的控制，而控制就绪/忙碌信号R/Bn的信号电平。就绪/忙碌电路16将就绪/忙碌信号R/Bn发送至存储器控制器5。
电压生成电路17根据定序器15的控制，而生成用于写入动作、读出动作、及删除动作的电压。电压生成电路17将该生成的电压供给至例如存储单元阵列18、行解码器19、及感测放大器20等。行解码器19及感测放大器20将由电压生成电路17供给的电压施加于存储单元阵列18内的存储单元。
例如，电压生成电路17包含多个电荷泵170。各电荷泵170能以生成根据应执行的动作的电压的方式构成。
存储单元阵列18包含多个区块BLK(BLKO、BLK1、...、BLK(k-1))(k为1以上的整数)。各区块BLK包含与行及列建立关联的存储单元(以下，也记为存储单元晶体管)。
图3是表示本实施方式的NAND型闪存中的存储单元阵列的构成的一例的示意性电路图。
图3是用来说明实施方式的NAND型闪存的存储单元阵列的一例的等效电路图。
如图3所示，区块BLK例如包含4个串单元SU(SU0～SU3)。各串单元SU包含多个NAND串NS。各NAND串NS例如包含多个(例如，m-1个)存储单元MC、及2个选择晶体管ST1、ST2。NAND串NS内的选择晶体管ST1、ST2的个数为任意，晶体管ST1、ST2的每一个只要有1个以上即可。m为1以上的整数。
存储单元MC具有控制栅极及电荷储存层。由此，存储单元MC非易失地保存数据。存储单元MC可为电荷储存层中使用绝缘层(例如，氮化硅膜)的MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金属氧化物氮氧化物半导体)型，或者也可为电荷储存层中使用导电层(例如，硅膜)的浮栅型。
多个存储单元MC在选择晶体管ST1的源极与选择晶体管ST2的漏极之间串联连接。多个存储单元MC的电流路径在2个选择晶体管ST1、ST2间串联连接。NAND串NS内的最靠漏极侧的存储单元MC的电流路径的端子(例如，漏极)连接于选择晶体管ST1的源极。NAND串NS内的最靠源极侧的存储单元MC的电流路径的端子(例如，源极)连接于选择晶体管ST2的漏极。
在各串单元SU0～SU3中，选择晶体管ST1的栅极连接于漏极侧选择栅极线SGD0～SGD3中的对应的1个。在各串单元SU0～SU3中，选择晶体管ST2的栅极连接于1个源极侧选择栅极线SGS。以下，在不区别选择栅极线SGD0～SGD3的情况下，选择栅极线SGD0～SGD3记为选择栅极线SGD。在不区别选择栅极线SGS0～SGS3的情况下，选择栅极线SGS0～SGS3记为选择栅极线SGS。此外，也可针对各串单元SU0～SU3连接相互独立的1个选择栅极线SGS。
区块BLK内的某一存储单元MC的控制栅极连接于多个字线WL0～WLm-1中的对应的1个。以下，在不区别字线WL0～WLm-1的情况下，各字线WL0～WLm-1记为字线WL。
串单元SU内的各NAND串NS的选择晶体管ST1的漏极连接于各自不同的位线BL0～BLn-1。n为1以上的整数。以下，在不区别位线BL0～BLn-1的情况下，各位线BL0～BLn-1记为位线BL。各位线BL在多个区块BLK间共通连接于各串单元SU内的1个NAND串NS。
多个选择晶体管ST2的源极共通连接于源极线SL。例如，区块BLK内的多个串单元SU连接于共通的源极线SL。
串单元SU是连接于不同位线BL且连接于同一选择栅极线SGD、SGS的NAND串SR的集合体。区块BLK是字线WL共通的多个串单元SU的集合体。存储单元阵列18是位线BL共通的多个区块BLK的集合体。
数据的写入及读出针对多个串单元SU之中选择的1个中的连接于任一个字线WL的存储单元MC一次性执行。以下，在数据的写入及读出时，一次性选择的存储单元MC的群被称为存储单元组。写入至1个存储单元组或从1个存储单元组读出的1比特数据的集合被称为页。例如，针对1个存储单元组分配1个以上的页。
数据的删除能以区块BLK单位、或小于区块BLK的单位进行。数据的删除方法例如记载于“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”这一2011年9月18日提出申请的美国专利申请案13/235,389号中。另外，数据的删除方法记载于“NON-VOLATILESEMICONDUCTOR STORAGE DEVICE”这一2010年1月27日提出申请的美国专利申请案12/694,690号中。进而，数据的删除方法记载于“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE ANDDATA ERASE METHOD THEREOF”这一2012年5月30日提出申请的美国专利申请案13/483,610号中。关于这些专利申请案，通过参照其整体而援用于本申请说明书中。
回到图2，行解码器19解码行地址RA。行解码器19基于解码结果，而针对区块BLK、串单元及字线控制激活/去激活(选择/非选择)。行解码器19将用来动作的电压传送至存储单元阵列18(区块BLK)。
感测放大器(感测放大器模块)20在读出动作时，感测从存储单元阵列18输出的信号。基于感测的信号，而判别数据。该数据用作读出数据。感测放大器20将读出数据发送至数据寄存器21。感测放大器20能够在写入动作时基于写入数据而控制存储单元阵列18的位线BL的电位。
例如，感测放大器20包含多个感测放大器电路SAU。1个感测放大器电路SAU连接于对应的1个或多个位线。
数据寄存器21保存写入数据及读出数据。例如，在写入动作中，数据寄存器21将从输入输出电路10接收的写入数据传送至存储单元阵列18。例如，在读出动作中，数据寄存器21将从感测放大器20接收的读出数据RD传送至输入输出电路10。
列解码器22解码列地址CA。列解码器22能够根据解码结果而控制感测放大器20及数据寄存器21。
删除电路23控制删除动作。删除电路23在删除动作时，将删除电压传送至存储单元阵列18。在本实施方式中，删除电路23连接于位线BL。删除电路23将删除电压施加于位线BL。删除电路23包含具有多个二极管DD的二极管电路231。删除电压从二极管电路231施加于位线BL。
例如，NAND型闪存1存在包含被称为平面PLN的控制单位的情况。1个平面PLN例如包含存储单元阵列18、行解码器19、感测放大器20、数据寄存器21、列解码器22等。在图2的NAND型闪存1的例子中，仅示出了1个平面PLN。但是，NAND型闪存1也可包含2个以上的平面PLN。在NAND型闪存1具有多个平面PLN的情况下，各平面PLN能够通过定序器15的控制而在不同时点执行不同动作。
<构造例>
使用图4至图6，对实施方式的NAND型闪存的构造例进行说明。
图4是表示实施方式的闪存1的存储单元阵列18的平面布局的一例的俯视图。在图4中，抽选并示出与2个串单元SU0、SU1的每一个对应的构造体。
如图4所示，在设置有存储单元阵列18的区域中，例如设置有多个狭缝SLT、多个串单元SU、及多个位线BL。
多个狭缝SLT的每一个在X方向上延伸。多个狭缝SLT排列在Y方向上。例如，在Y方向上并排的2个狭缝SLT间配置有1个串单元SU。X方向是与半导体衬底的表面平行的方向。Y方向是与半导体衬底的表面平行且与X方向交叉(例如，正交)的方向。Z方向是与半导体衬底的表面(X-Y平面)大致垂直的方向。
各串单元SU包含多个存储器柱MP。多个存储器柱MP例如在X-Y平面上以错位状配置。1个存储器柱MP例如用于1个NAND串NS。
多个位线BL的每一个在Y方向上延伸。多个位线BL排列在X方向上。例如，各位线BL以针对每个串单元SU与至少1个存储器柱MP在Z方向上重叠的方式配置。作为一例，2个位线BL与1个存储器柱MP重叠。
在1个串单元中，在1个位线BL与1个存储器柱MP之间设置有接触插塞CP。各存储器柱MP经由接触插塞CP而电性连接于对应的1个位线BL。
设置于2个狭缝SLT间的串单元SU的数量可设计为任意的数量。图4所示的存储器柱MP的数量及存储器柱的布局为一例，存储器柱MP可设计为任意的数量及布局。与1个存储器柱MP重叠的位线BL的数量可设计为任意的数量。
图5是表示本实施方式的闪存的存储单元阵列18的剖面构造的一例的剖视图。
如图5所示，存储单元阵列18设置于Z方向上的半导体衬底9的上方。存储单元阵列18例如包含多个导电层41～45、及多个存储器柱MP。
导电层41设置于Z方向上的半导体衬底9的上方。例如，导电层41具有沿着与半导体衬底9的表面平行的XY平面扩展的板状的形状。导电层41用作存储单元阵列18的源极线SL。导电层41例如包含硅(Si)。例如，源极线SL的载流子密度相对较低。
在Z方向上的导电层41的上方，介隔绝缘层(未图示)而设置有导电层42。例如，导电层42具有沿着XY平面扩展的板状的形状。导电层42用作选择栅极线SGS。导电层42例如包含硅(Si)。
在导电层42的上方，绝缘层(未图示)与导电层43在Z方向上交替地积层。例如，多个导电层43的每一个具有沿着XY平面扩展的板状的形状。积层的多个导电层43从半导体衬底9侧依序分别用作字线WL0～WLm-1。导电层43例如包含钨(W)。
在积层的多个导电层43之中最上层的导电层43的上方，介隔绝缘层(未图示)而设置有导电层44。导电层44例如具有沿着XY平面扩展的板状的形状。导电层44用作选择栅极线SGD。导电层44例如包含钨(W)。
在Z方向上的导电层44的上方，介隔绝缘层(未图示)而设置有导电层45。例如，导电层45具有沿着Y方向延伸的线状的形状。导电层45用作位线BL。如上所述，作为位线BL的多个导电层45沿着X方向排列。导电层45例如包含铜(Cu)。
存储器柱(构件)MP具有沿着Z方向延伸的柱状的构造(形状)。存储器柱MP例如贯通导电层42～44。存储器柱MP的上端例如设置于设置有导电层44的区域(Z方向上的位置/高度)与设置有导电层45的区域(Z方向上的位置/高度)之间。存储器柱MP的下端例如设置于设置有导电层41的区域内。
存储器柱MP例如包含核心层50、半导体层51、及积层膜52。
核心层50具有沿着Z方向延伸的柱状的构造。核心层50的上端例如设置于较设置有导电层44的区域(位置/高度)更靠上方的区域内。核心层50的下端例如设置于设置有导电层41的区域内。核心层50例如包含氧化硅(SiO2)等绝缘体。
半导体层51覆盖核心层50。半导体层51例如在存储器柱MP的侧面(与XY平面大致垂直的面)与导电层41直接接触。半导体层51例如包含硅(Si)。
积层膜52覆盖半导体层51的侧面及底面，导电层41与半导体层51接触的部分除外。
图6表示与半导体衬底9的表面平行且包含导电层43的剖面中的存储器柱的剖面构造的一例。
如图6所示，在包含导电层43的区域中，核心层50设置于存储器柱MP的中央部。半导体层51包围核心层50的侧面。积层膜52包围半导体层51的侧面。积层膜52例如包含隧道绝缘膜521、电荷储存层522、及阻障绝缘膜523。
隧道绝缘膜521包围半导体层51的侧面。电荷储存层522包围隧道绝缘膜521的侧面。阻障绝缘膜523包围电荷储存层522的侧面。导电层43包围阻障绝缘膜523的侧面。
隧道绝缘膜521例如包含氧化硅(SiO2)。电荷储存层522例如包含像氮化硅(SiN)那样的绝缘膜。阻障绝缘膜523例如包含氧化硅(SiO2)或氧化铝(Al2O3)。
回到图5，在半导体层51上设置有柱状的接触插塞CP。在图5所示的区域中，示出了与2个存储器柱MP之中一个存储器柱MP对应的接触插塞CP。图5中未连接有接触插塞CP的存储器柱MP在纸面的近前方向或深度方向上连接于接触插塞CP。
接触插塞CP的上表面与1个导电层45(1个位线BL)接触。此外，存储器柱MP可经由2个以上的接触插塞而电性连接于导电层45，或者也可经由其它配线而电性连接于导电层45。
狭缝SLT具有沿着Z方向延伸的板状的构造。狭缝SLT例如将导电层42～44分割为2个区域。狭缝SLT的上端例如配置于包含存储器柱MP的上端的区域与设置有导电层45的区域之间。狭缝SLT的下端例如配置于设置有导电层41的区域内。绝缘层设置于狭缝SLT的内部。绝缘层例如包含氧化硅(SiO2)等绝缘体。此外，也可在狭缝SLT内设置包含多种绝缘体的绝缘层。
在存储器柱MP的构成中，例如，存储器柱MP与导电层42交叉的部分作为选择晶体管ST2而发挥功能。存储器柱MP与导电层43交叉的部分作为存储单元(存储单元晶体管)MC而发挥功能。存储器柱MP与导电层44交叉的部分作为选择晶体管ST1而发挥功能。半导体层51用作存储单元MC及选择晶体管ST1、ST2的每一个的信道区域。电荷储存层522用作存储单元MC的电荷储存层。
此外，在存储单元阵列18的构造中，导电层43的数量基于字线WL的数量而设计。选择栅极线SGD也可包含多个导电层44。选择栅极线SGS也可包含多个导电层42。于选择栅极线SGS由多个导电层形成的情况下，与导电层42不同的导电体也可用于选择栅极线SGS。
存储单元阵列18的构成也可为其它构成。存储单元阵列18的构成例如记载于“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”这一2009年3月19日提出申请的美国专利申请案12/407,403号中。另外，存储单元阵列18的构成记载于“THREEDIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”这一2009年3月18日提出申请的美国专利申请案12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE ANDMETHOD OF MANUFACTURING THE SAME”这一2010年3月25日提出申请的美国专利申请案12/679,991号、及“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”这一2009年3月23日提出申请的美国专利申请案12/532,030号中。关于这些专利申请案，通过参照其整体而援用于本申请说明书中。
如图5所示，NAND型闪存1的构成元件也可设置于存储单元阵列18的下方。
多个元件NT、PT、DD分别设置于存储单元阵列18的下方的半导体衬底(例如，硅衬底)9的多个区域内。多个元件NT、PT、DD构成NAND型闪存的电路。
层间绝缘膜(未图示)设置于半导体衬底9的上表面上。元件NT、PT、DD被层间绝缘膜覆盖。例如，层间绝缘膜包含障壁层99。障壁层99是绝缘层。障壁层99设置于存储单元阵列18与半导体衬底9之间。障壁层99在闪存1的制造步骤中形成与存储单元阵列18对应的构造体时，抑制该构造体18内的物质(例如，像氢那样的杂质)移动至半导体衬底9的电路，或电路内的物质移动至构造体18。障壁层99例如包含氮化硅(SiN)。
在半导体衬底9内，例如设置有阱区域(杂质半导体区域)PW、NW、61及元件分离区域STI。导电层GC(GCn、GCp)、D0、D1、D2、及接触插塞CPS、CP0、CP1、CP2设置于半导体衬底9的上方。
在n型阱区域NW与p型阱区域PW之间设置有元件分离区域STI。通过元件分离区域STI，2个阱区域NW、PW电性分离。
n型的场效应晶体管NT(以下，也称为n型的晶体管)设置于半导体衬底9的p型阱区域PW上。
在p型阱区域PW内设置有n+型扩散层(杂质半导体区域)NP1、NP2。n+型扩散层NP1远离n+型扩散层NP2。n+型扩散层NP1、NP2与半导体衬底9的上表面相接。在n+型扩散层NP1、NP2内例如掺杂有磷(P)。导电层GCn介隔栅极绝缘膜(未图示)而设置于n+型扩散层NP1、NP2间的p型阱区域PW的上方。n+型扩散层NP1、NP2用作n型的晶体管NT的源极/漏极层。导电层CGn用作n型的晶体管NT的栅极电极。
p型的场效应晶体管PT(以下，也称为p型的晶体管)设置于半导体衬底9的n型阱区域NW上。
在n型阱区域NW内设置有p+型扩散层(杂质半导体区域)PP1、PP2。p+型扩散层PP1远离p+型扩散层PP2。p+型扩散层PP1、PP2与半导体衬底9的上表面相接。在p+型扩散层PP1、PP2内例如掺杂有硼(B)。导电层GCp介隔栅极绝缘膜(未图示)而设置于p+型扩散层PP1、PP2间的n型阱区域NW的上方。p+型扩散层PP1、PP2用作p型的晶体管PT的源极/漏极层。导电层CGp用作p型的晶体管的栅极电极。
导电层90、91、92设置于半导体衬底9上的层间绝缘膜(未图示)内。导电层90设置于较导电层GCn、GCp更靠上层。导电层91设置于较导电层90更靠上层。导电层92设置于较导电层91更靠上层。导电层90、91、92是用来将元件间及或电路间连接的配线。
多个接触插塞CPS的每一个设置于半导体衬底9与导电层90之间。例如，接触插塞CPS分别电性连接于n+型扩散层NP1、NP2及p+型扩散层PP1、PP2。多个接触插塞CP0的每一个设置于导电层GCn、GCp与导电层90之间。多个接触插塞CP1的每一个设置于导电层90与导电层91之间。多个接触插塞CP2的每一个设置于导电层91与导电层92之间。接触插塞CPS、CP0、CP1、CP2的每一个是柱状的导电体。通过接触插塞CPS、CP0、CP1、CP2，不同配线电平(以半导体衬底9的表面为基准的高度)的导电层电性连接。
例如，二极管DD设置于半导体衬底9内。二极管DD包含半导体衬底9内的杂质半导体区域(阱区域及/或扩散层)60、61、62。
例如，n型阱区域61设置于半导体衬底9内。p型阱区域62设置于n型阱区域61内。n+型扩散层60设置于p型阱区域62内。n+型扩散层60经由接触插塞CPS而连接于导电层90等上层的配线。p型阱区域62用作二极管DD的阳极。n+型扩散层60用作二极管DD的阴极。
本实施方式的闪存1包含连接于位线BL的二极管。在本实施方式中，二极管DD例如用于删除电路23。删除电路23具有包含多个二极管的电路231。
在本实施方式的闪存1中，删除电压(VERA)经由二极管DD而供给至位线BL。
由此，本实施方式的闪存1能够缩小电路面积且执行利用由GIDL(Gate InducedDrain Leakage，栅极诱导漏极泄漏电流)引起的热载流子的删除动作。
以下，对本实施方式的闪存的删除电路的构成进行说明。
<删除电路>
图7是表示本实施方式的NAND型闪存中的删除电路的基本构成的示意图。
在图7中，省略或简化存储单元阵列18的区块、串单元、NAND串等的图示。
如图7所示，位线BL连接于NAND串NS，并且连接于感测放大器20及删除电路23。
感测放大器20包含多个感测放大器电路(感测放大器单元)SAU。1个位线BL连接于多个感测放大器电路之中对应的1个感测放大器电路。
感测放大器20包含多个晶体管(例如，n型晶体管)TR1。
多个晶体管TR1中的对应的1个晶体管TR1的电流路径(源极-漏极)连接于1个位线BL与1个感测放大器电路SAU之间。
多个晶体管TR1的栅极连接于共通的配线(控制线)95。共通连接于配线95的多个晶体管TR1根据配线BLS的电位(信号电平)，而一次性设定为接通状态或断开状态。接通状态的晶体管TR1将感测放大器电路SAU与位线BL电性连接。断开状态的晶体管TR1将感测放大器电路SAU从位线BL电性分离。
晶体管TR1在写入动作时及读出动作时将来自感测放大器电路SAU的电压传送至位线BL。晶体管TR1防止在删除动作时相对较高的电压传送至感测放大器电路SAU。以下，晶体管TR1也称为偏压晶体管。
例如，晶体管TR1是高耐压晶体管。高耐压晶体管设计为，即便相对较高的电压(例如，10V～30V)在动作时(例如，删除动作时)施加于晶体管的漏极(位线侧)，也作为晶体管而设定为断开状态，将漏电抑制得较低。因此，高耐压晶体管具有相对较大的尺寸(例如，配置有高耐压晶体管的半导体区域的面积)。由此，作为高耐压晶体管的晶体管TR1具有较高的绝缘耐性。
感测放大器20包含多个晶体管(例如，n型晶体管)TR2。
各晶体管TR2设置于对应的感测放大器电路SAU与对应的晶体管TR1之间。晶体管TR2的一端子连接于感测放大器电路SAU，晶体管TR2的另一端子连接于晶体管TR1的电流路径。控制信号BLC供给至多个晶体管TR2的栅极。根据控制信号BLC的信号电平，而控制多个晶体管TR2的接通/断开。
晶体管TR2以对位线BL的电位进行箝位的方式构成。以下，晶体管TR2也称为箝位晶体管。箝位晶体管TR2是低耐压晶体管。低耐压晶体管的绝缘耐性也可小于高耐压晶体管的绝缘耐性。因此，低耐压晶体管的尺寸(例如，配置有低耐压晶体管的半导体区域的面积)小于高耐压晶体管的面积。
删除电路23包含二极管电路231。二极管电路231连接于位线BL。二极管电路231包含多个二极管DD。例如，二极管电路231内的二极管DD的数量与存储单元阵列18内的位线BL的数量相同。
1个二极管DD连接于多个位线BL中的对应的1个位线BL。二极管DD的阴极连接于配线(节点)BLBIAS，二极管DD的阳极连接于位线BL。根据针对存储单元阵列的动作，将具有某一电压值的电压施加于配线BLBIAS。二极管DD具有阈值电压Vf。
在本实施方式的闪存1中，在删除动作时，二极管DD将删除电压VERA施加于位线BL。删除电压VERA例如具有20V～25V左右的电压值。二极管DD可设计为，能够传送具有相对较高的电压值的删除电压VERA。
设置有二极管DD的半导体区域的面积小于设置有晶体管(高耐压晶体管)的半导体区域的面积。
图8是用来说明本实施方式的NAND型闪存中的删除电路的构成例的示意性电路图。
如图8所示，删除电路23例如包含二极管电路231及电压控制电路235。
电压控制电路235连接于电压生成电路17。电压控制电路235接收来自电压生成电路17的多个电荷泵中的电荷泵170a的电压VERAH。
电压控制电路235包含传送电路65、比较电路66、放电电路67、多个场效应晶体管Q1、Q2、Q3、Q4、二极管D1、及多个电阻(电阻元件)R1、R2。
晶体管Q1的栅极及一端子连接于节点ND1。晶体管Q1的另一端子连接于节点ND2。
晶体管Q2的一端子连接于节点ND1。晶体管Q2的另一端子连接于传送电路65。信号S1供给至晶体管Q2的栅极。
晶体管Q3的一端子连接于节点ND2。晶体管Q3的另一端子连接于被施加接地电压VSS的端子。信号S1供给至晶体管Q3的栅极。以下，被施加接地电压VSS的端子被称为接地端子。
晶体管Q4的一端子连接于节点ND2。晶体管Q4的另一端子连接于配线BLBAIS。晶体管Q4的栅极连接于传送电路65。
例如，晶体管Q1、Q2、Q3、Q4是n型的高耐压晶体管。此外，晶体管Q1、Q2、Q3、Q4也可为p型的高耐压晶体管。
传送电路65将晶体管Q2的输出电压传送至晶体管Q4的栅极。例如，传送电路65包含p型的场效应晶体管(例如，高耐压晶体管)。晶体管Q2的输出电压经由p型晶体管的电流路径而传送至晶体管Q4的栅极。
二极管D1的阳极连接于节点ND2。二极管D1的阴极连接于电阻R1的一端子。电阻R1的另一端子连接于节点ND3。电阻R2的一端子连接于节点ND3。电阻R2的另一端子连接于接地端子VSS。二极管D1具有阈值电压Vth。
比较电路66的一输入端子连接于节点ND3。比较电路66的另一输入端子连接于被施加参考电压Vref的端子。比较电路66的输出端子连接于电荷泵170a。比较电路66比较参考电压Vref与节点ND3的电位。比较电路66将比较结果输出至电荷泵170a。
放电电路67的一端子连接于配线BLBIAS。放电电路67的另一端子连接于接地端子。放电电路67能够将配线BLBIAS设定为放电状态。例如，放电电路67包含n型的场效应晶体管(例如，高耐压晶体管)。
考虑到起因于二极管DD的阈值电压(正向电压)Vf的电压降，较理想为，删除电压VERA与二极管DD的阈值电压Vf的合计值(电压VERA+Vf)在删除动作时供给至配线BLBIAS。
因此，如下所述，电压控制电路235控制施加于配线BLBIAS的电压值。
在删除动作时，来自电荷泵170a的电压VERAH供给至节点ND1。例如，删除电压VERA的电压值控制开始时，通过信号S1，晶体管Q2、Q3设定为断开状态。晶体管Q4随之设定为断开状态。配线BLBIAS通过断开状态的晶体管Q4而从电压控制电路235电性分离。
电压VERAH施加于晶体管Q1的栅极及一端子。晶体管Q1将电压VERAa输出至节点ND2。
二极管D1将节点ND2的电位VERAa输出至电阻R1。二极管D1的输出电压VERAb从电压VERAa仅降低二极管D1的阈值电压Vf的量。
二极管D1的输出电压VERAb根据电阻R1、R2的电阻比而分压，并施加于节点ND3。
比较电路66比较参考电压Vref与节点ND3的电位VERAb的大小关系。比较电路66将与比较结果对应的信号输出至电荷泵170a。
电荷泵170a根据来自比较电路66的信号，而改变或维持所输出的电压VERAH的电压值的大小。这样一来，电压控制电路235能够通过反馈处理，而使电荷泵170a的输出电压VERAH收敛为所期望的电压值附近的值。
基于比较电路66的比较结果或某一期间的经过，晶体管Q2、Q3通过信号S1而设定为接通状态。由此，将晶体管Q2的输出电压经由传送电路65而施加于晶体管Q4的栅极。晶体管Q4设定为接通状态。
将节点ND2的电位施加于晶体管Q4的一端子(一源极/漏极)。
接通状态的晶体管Q4将电压VERAc传送至配线BLBIAS。其结果为，电压控制电路235能够将具有所期望电压值的电压VERAc供给至二极管电路231。
这样一来，在本实施方式中，与参考电压VREF比较的电压使用二极管D1生成。由此，以补偿由二极管电路231的二极管DD的阈值电压引起的电压降的方式设定施加于二极管DD的电压。
例如，1个电压控制电路235针对1个存储单元阵列18而设置。但是，1个电压控制电路235也可针对1个区块BLK而设置。在此情况下，设置有相互独立的多个电压控制电路235、及相互独立的多个配线BLBIAS。
此外，电压控制电路235也可视为电压生成电路17内的构成要素。
除了二极管的阈值电压以外，电压控制电路235也可考虑由晶体管(例如，晶体管Q4)的阈值电压引起的电压降而设计。
二极管电路231包含半导体衬底9内的多个二极管DD。
在二极管电路231中，n型阱区域61n设置于p型半导体衬底(例如，p型的硅衬底)内。p型阱区域62p设置于n型阱区域61n内。多个n型扩散层60n设置于阱区域62p内。通过扩散层60n及阱区域62p而形成pn结。
通过pn结而形成二极管DD。各二极管DD经由接触插塞(例如，图2的接触插塞CS)而连接于对应的位线BL。
在存储单元阵列18形成于p型半导体衬底内的n型阱区域内的p型阱区域内的情况下，二极管电路231(二极管DD)也可设置于存储单元阵列18内的阱区域内。
p型扩散层60p1设置于阱区域62p内。另一p型的扩散层60p2设置于阱区域61n内。扩散层60p2与阱区域61n形成二极管(pn结)。扩散层60p1连接于配线BLBIAS。将电压VERAc(电压VERA+Vf)施加于扩散层60p。
由此，将电压VERAc施加于阱区域61n、62p的每一个。
p型的扩散层60x设置于半导体衬底9内。p型的扩散层60x连接于接地端子。将接地电压VSS施加于半导体衬底9。由此，在删除动作时，p型半导体衬底9与n型阱区域61n之间的pn结设定为逆向偏压状态。此外，在删除动作时，p型扩散层60p1与n型阱区域61n之间的pn结设定为顺向偏压状态。
二极管DD使电压从施加于二极管DD的阳极(p型阱区域62p)的电压VERAc仅降低二极管DD的阈值电压Vf的量，并传送至位线BL。如上所述，电压VERAc具有与删除电压VERA与二极管的阈值电压Vf的合计值对应的电压值。因此，二极管DD的输出电压与能删除存储单元MC的数据的电压VERA的值实质上相等。
例如，1个二极管电路231针对1个存储单元阵列18而设置。但是，1个二极管电路231也可针对1个区块BLK而设置。在此情况下，设置有相互独立的多个二极管电路231、及相互独立的多个配线BLBIAS。
此外，二极管电路231也可视为感测放大器20内的构成要素。
图9是表示本实施方式的NAND型闪存中的删除电路的二极管的布局的一例的俯视图。此外，在图9中，简化表示位线BL。
如图9所示，多个半导体区域AA(AA00、AA10、...、AA150、...、AA15i-1)以矩阵状排列在半导体衬底9内。i为1以上的自然数。
例如，扩散层60n及阱区域61、62设置于半导体区域AA内。X方向上相邻的半导体区域AA间的区域可为元件分离区域(绝缘层)，或者也可为半导体区域(例如，p型阱区域)。多个二极管DD以矩阵状排列。以下，设置有多个二极管DD的区域被称为二极管阵列900。
虚设图案999设置在Y方向上相邻的半导体区域AA间。虚设图案999在X方向上延伸。例如，虚设图案999的材料与导电层GC的材料相同。
多个位线BL(BL00、BL10、...、BL150、...)排列在X方向上。各位线BL在半导体区域AA(及元件分离区域)的上方在Y方向上延伸。
在16个位线BL分配至排列在Y方向上的多个半导体区域AA的情况下，16个半导体区域AA在二极管阵列内排列在Y方向上。
1个二极管DD设置于1个半导体区域AA内。以1个位线BL连接于1个二极管DD的方式将各位线BL向Y方向引出至配置有对应的二极管DD的附近。位线BL经由接触插塞(未图示)及配线(未图示)而连接于对应的二极管DD。
此外，栅极图案(包含导电层及栅极绝缘膜的积层体)GCx也可设置于半导体区域AA上。栅极图案(也称为栅极堆叠)GCx也可用作针对位线BL的接点区域。栅极图案GCx的导电层经由设置于栅极绝缘膜的开口部OP而直接连接于半导体区域AA。
设置有1个二极管DD的半导体区域AA的面积小于设置有高耐压晶体管的半导体区域的面积。例如，半导体区域AA的X方向的尺寸L1设定为设置有低耐压晶体管(例如，感测放大器电路的箝位晶体管TR2)的半导体区域的栅极长度方向的尺寸左右。例如，半导体区域AA的Y方向的尺寸W1可基于半导体区域的最小面积、及/或X-Y平面上的多个栅极图案/虚设图案CGx、999的配置密度而适当设定。
如上所述，本实施方式的NAND型闪存能够缩小将删除电压VERA施加于位线BL的电路的面积。
(b)动作
使用图10至图12，对本实施方式的NAND型闪存的动作例进行说明。
(b-1)删除动作
使用图10，对本实施方式的NAND型闪存的删除动作进行说明。
<时刻t0a>
在时刻t0，主机装置600要求存储器控制器5删除闪存1内的数据。
存储器控制器5基于删除数据的要求，而发行删除命令。存储器控制器5将删除命令、地址及控制信号发送至闪存1。
闪存1接收删除命令、地址及控制信号。
在闪存1中，定序器15基于命令及控制信号，为了执行删除动作而控制闪存1内的各电路的动作。行解码器19解码行地址RA。列解码器22解码列地址CA。
行解码器19基于行地址RA的解码结果，而选择(激活)存储单元阵列18内的列(区块及/或字线)。
删除电路23选择(激活)存储单元阵列18内的列。例如，利用列解码器22所得的列地址的解码结果也可供给至删除电路23。此外，在删除电压VERA的生成/供给之前，放电电路67也可将配线BLBIAS放电。
在电压生成电路17中，电荷泵170a动作。电荷泵170a生成电压VERAH。所生成的电压VERAH从电荷泵170a供给至删除电路23。
在删除电路23中，电压控制电路235通过对所述所供给的电压VERAH的反馈处理，而控制应供给至配线BLBIAS的电压的大小。在电压VERAH的控制期间，通过信号S1，晶体管Q2、Q3设定为断开状态。晶体管Q4随之设定为断开状态。因此，二极管电路231从电压控制电路235电性分离。
<时刻t1a>
在时刻t1a，定序器15(或感测放大器20)将配线BLS的电位设定为电压V1(例如，电源电压VDD)。晶体管TR1设定为接通状态。
定序器15通过信号BLC的信号电平的控制而将箝位晶体管TR2设定为接通状态。例如，感测放大器电路SAU输出电压VDDSA(例如，2.0V～2.5V左右)。
在删除动作时，将电压VWLE(例如，0V～0.5V)施加于选择区块(或选择区域)的字线(以下，称为选择字线)WL。例如，将电压VERA施加于非选择区块(或非选择区域)的字线(以下，称为非选择字线)WL-u。将电压VE(例如，12V～17V)施加于选择栅极线SGD、SGS。
定序器15(或删除电路23)通过信号S1的信号电平的控制而将晶体管Q2、Q3设定为接通状态。晶体管Q2经由传送电路65而将电压VERAc传送至晶体管Q4的栅极。由此，晶体管Q4设定为接通状态。
其结果为，具有所期望电压值的电压VERAc供给至配线BLBIAS。
电压VERAc施加于二极管DD的阳极(阱区域62p)。在二极管DD中，根据二极管DD的阈值电压Vf，而针对电压VERAc(＝VERA+Vf)产生电压降。二极管DD将电压VERA(例如，23V～25V)传送至位线BL。
这样一来，在本实施方式中，具有某一电压值的删除电压VERA从二极管DD供给至位线BL。
另外，将删除电压VERA施加于源极线SL。
通过删除电压VERA的施加，在选择晶体管ST1(及选择晶体管ST2)中产生GIDL。由GIDL引起的热载流子(例如，电洞)供给至存储器柱MP的半导体层51。半导体层51内的热载流子注入至存储单元MC的电荷储存层522。
由此，存储单元MC的阈值电压偏移至负的电压值侧。其结果为，存储单元MC的状态设定为删除状态。
<时刻t2a>
在时刻t2a，删除电路23经由二极管DD而将删除电压VERA施加于位线BL后，电荷泵170a停止电压VERAH的生成。例如，施加删除电压VERA后，放电电路67将配线BLBIAS放电。
选择字线WL-s的电位、非选择字线WL-u的电位、源极线SL的电位、选择栅极线SGD、SGS的电位、配线BLS的电位设定为接地电压VSS。信号BLC的信号电平设定为“L”电平。
此外，从二极管DD对位线BL施加删除电压VERA后，也可针对删除动作的对象的区域(例如，区块)执行删除验证。在删除动作的结果为失败的情况下，施加某一电压值的删除电压VERA。在删除验证的结果为通过的情况下，删除动作完成。
如上所述，本实施方式的NAND型闪存的删除动作结束。
(b-2)读出动作
使用图11，对本实施方式的NAND型闪存的读出动作进行说明。图11是表示本实施方式的闪存的读出动作的一例的时序图。
<时刻t0b>
在时刻t0b，主机装置600要求存储器控制器5进行数据的读出。存储器控制器5生成读出命令。读出命令、地址及控制信号从存储器控制器5发送至闪存1。
闪存1接收读出命令及地址。在闪存中，定序器15基于读出命令及控制信号，而控制闪存1内的各电路的动作。
<时刻t1b>
在时刻t1b，基于利用行解码器19及列解码器22所得的地址的解码结果，激活/去激活(非选择/非选择)存储单元阵列18的行及列。
在读出动作时，电压生成电路17的多个电荷泵170生成读出电压(判定电压)VCGRV、及非选择电压VREAD。此时，电荷泵170a不生成电压VERAH。
在时刻t1b，定序器15将配线BLS的电位设定为电压V2(例如，7V)。由此，晶体管TR1设定为接通状态。定序器15将信号BLC的信号电平从“L”电平变为“H”电平。由此，箝位晶体管TR2设定为接通状态。例如，感测放大器电路SAU输出电压V3(例如，V4～V4+0.5V)。
经由接通状态的晶体管TR1、TR2而将指定的电压施加于位线BL。由此，将位线BL充电。
例如，将电压V4(例如，0V～1.2V)施加于源极线SL。
基于地址ADD，而将电压VSG施加于选择栅极线SGD、SGS。由此，选择晶体管ST1、ST2设定为接通状态。
将指定电压值的读出电压VCGRV施加于选择字线WL-s。电压VCGRV的电压值根据选择地址(页)而不同。将非选择电压VREAD施加于非选择字线WL-u。
根据施加于选择字线WL-s的电压，选择单元设定为接通状态，或维持为断开状态。
根据选择单元的接通/断开，位线BL放电，或位线BL维持充电状态。感测放大器电路SAU感测位线BL的充电/放电状态。与该感测结果对应的信号保存于感测放大器电路SAU中。
为了进行数据的判定，执行1次以上的读出电压VCGRV的施加、及1次以上的位线BL的充电/放电的感测。基于1个以上的感测结果，而判定选择单元所保存的数据。由此，决定读出数据。
在读出动作时，电荷泵170a不动作。将0V的电压施加于删除电路23内的配线BLBIAS。位线BL的电位为配线BLBIAS的电位以上。因此，在读出动作时，二极管DD设定为逆向偏压状态。因此，在读出动作时，从删除电路23对位线BL的电压的供给实质上停止。
这样一来，在本实施方式中，因删除电路23中的连接于位线BL的二极管DD所导致的动作错误在读出动作时实质上不发生。
<时刻t2b>
在时刻t2b，选择字线WL-s的电位、非选择字线WL-u的电位、源极线SL的电位、选择栅极线SGD、SGS的电位、配线BLS的电位设定为接地电压VSS。信号BLC的信号电平设定为“L”电平。
闪存1将读出数据发送至存储器控制器5。存储器控制器5将读出数据发送至主机装置。
如上所述，本实施方式的闪存的读出动作结束。
(b-3)写入动作
使用图12，对本实施方式的闪存的写入动作进行说明。图12是表示本实施方式的闪存的写入动作的一例的时序图。
<时刻t0c>
在闪存的写入动作时，主机装置600要求存储器控制器5进行数据的写入。存储器控制器5生成写入命令。写入命令、地址、写入数据及控制信号从存储器控制器5发送至闪存1。
闪存1接收写入命令、地址、写入数据及控制信号。
<时刻t1c>
基于利用行解码器19及列解码器22所得的地址的解码结果，而激活/去激活(非选择/非选择)存储单元阵列18的行及列。
在写入动作时，在电压生成电路17中，多个电荷泵170生成程序电压VPGM、验证电压VVFY、及非选择电压VPASS。此时，电荷泵170a不生成电压VERAH。
在时刻t1c，在写入动作时，定序器15将配线BLS的电位设定为电压V2。由此，晶体管TR1设定为接通状态。定序器15控制信号BLC的信号电平。由此，箝位晶体管TR2设定为接通状态。
在感测放大器20中，感测放大器电路SAU根据应写入至对应的存储单元的数据，而控制位线BL的电位。经由接通状态的晶体管TR1、TR2，而将根据写入数据的指定电压施加于位线BL。例如，与供写入数据的存储单元(以下，称为程序单元)对应的位线BL的电位设定为接地电压VSS。针对不供写入数据的存储单元(以下，称为程序禁止单元)的位线BL的电位设定为电压V5(＞VSS)。例如，电压V5具有电压VDDSA左右的电压值。
基于地址ADD，而将电压VSGD(例如，VSGD＞VSG)施加于选择栅极线SGD。由此，选择晶体管ST1设定为接通状态。将电压VSS施加于选择栅极线SGS。选择晶体管ST2设定为断开状态。
<时刻t2c>
在时刻t2c，将非选择电压VPASS施加于选择字线WL-s及非选择字线WL-u。
其后，选择字线WL-s的电位从非选择电压VPASS上升至某一电压值的程序电压VPGM。由此，将程序电压VPGM施加于选择单元的栅极。根据程序电压VPGM的电压值及位线BL的电位，程序单元的阈值电压偏移至高电位侧。维持程序禁止单元的阈值电压。
<时刻t3c>
在时刻t3c，选择字线WL-s的电位、非选择字线WL-u的电位、源极线SL的电位、选择栅极线SGD、SGS的电位、配线BLS的电位设定为接地电压VSS。信号BLC的信号电平设定为“L”电平。
<时刻t4c>
施加程序电压VPGM后，执行验证动作(程序验证)。
在时刻t4c，将包含1电平以上电压值的验证电压VVFY施加于选择字线WL-s。将非选择电压VREAD施加于非选择字线WL-u。另外，将电压VSG施加于选择栅极线SGD、SGS。
与所述读出动作中的感测动作同样地，感测与验证电压VVFY相关的位线BL的电位状态(充电/放电)。
基于感测结果，判定选择单元的验证结果为通过抑或是失败。
<时刻t4c>
在时刻t4c，选择字线WL-s的电位、非选择字线WL-u的电位、源极线SL的电位、选择栅极线SGD、SGS的电位、配线BLS的电位设定为接地电压VSS。信号BLC的信号电平设定为“L”电平。
其后，基于验证结果，而反复执行程序电压VPGM的施加及验证电压VVFY的施加。
在写入动作时，电荷泵170a不动作。将0V的电压(接地电压VSS)施加于删除电路23内的配线BLBIAS。位线BL的电位为配线BLBIAS的电位以上。在写入动作时，二极管DD设定为逆向偏压状态。因此，在写入动作时，从删除电路23对位线BL的电压的供给实质上停止。
这样一来，在本实施方式中，因删除电路23中的连接于位线BL的二极管DD所导致的动作错误在写入动作时实质上不发生。
在某一个数以上的选择单元就验证动作而言为通过的情况下，选择字线WL-s的电位、非选择字线WL-u的电位、源极线SL的电位、选择栅极线SGD、SGS的电位、配线BLS的电位设定为接地电压VSS。信号BLC的信号电平设定为“L”电平。
如上所述，本实施方式的闪存中的写入动作结束。
(c)总结
本实施方式的半导体存储器(例如，NAND型闪存)将删除电压施加于位线，并执行删除动作。
在本实施方式的半导体存储器中，删除电路(或感测放大器)具有多个二极管。1个二极管连接于对应的1个位线。删除电压从二极管施加于位线。
1个二极管的面积小于1个场效应晶体管(高耐压晶体管)的面积。
因此，本实施方式的半导体存储器与使用场效应晶体管(高耐压晶体管)将删除电压传送至位线的构成相比，能够缩小电路的面积。
因此，本实施方式的半导体存储器能够缩小芯片尺寸。
另外，在不改变半导体存储器的芯片尺寸的情况下，本实施方式的半导体存储器通过电路面积的缩小，能够增大半导体衬底上的电路的设计的裕度(例如，配线间之间隔、元件分离区域/元件分离区域的尺寸)。其结果为，本实施方式的半导体存储器能够提高半导体存储器的制造良率。
如上所述，本实施方式的半导体存储器能够削减制造成本。
(2)第2实施方式
参照图13至图18，对第2实施方式的半导体存储器进行说明。
(a)构成
使用图13，对本实施方式的半导体存储器的构成例进行说明。
图13是表示本实施方式的半导体存储器(NAND型闪存)的删除电路的构成例的图。
如图13所示，在本实施方式的闪存中，在删除电路23中，使用场效应晶体管Qa而代替二极管。信号BIAS供给至多个晶体管Qa的栅极。根据信号BIAS的信号电平，而控制多个晶体管Qa的接通/断开。
删除电压VERA经由场效应晶体管Qa而施加于位线BL。场效应晶体管Qa是高耐压晶体管。
在本实施方式中，多个位线BL包含连接有场效应晶体管Qa的位线、及未连接有场效应晶体管Qa的位线。
在图14的例子中，相邻的2个位线之中一位线(例如，第奇数个位线)BL0、BL2、...、BL4n、BL4n+2、...连接于场效应晶体管Qa。相邻的位线之中另一位线(例如，第偶数个位线)BL1、BL3、...、BL4n+1、BL4n+3、...不连接于场效应晶体管Qa。
将删除电压VERA传送至位线BL的场效应晶体管Qa的数量为位线BL的数量的一半左右。
以下，在不区别第奇数个位线BL0、BL2、...、BL4n、BL4n+2、...的情况下，这些位线记为“BL-o”。在不区别第偶数个位线BL1、BL3、...、BL4n+1、BL4n+3、...的情况下，这些位线记为“BL-e”。
在删除动作时，将删除电压VERA施加于一位线BL-o。
在删除动作时，另一位线BL-e设定为浮动状态。浮动状态的位线BL-e的电位因位线BL间的电容性耦合C1，而升压至相邻的位线BL-o的电位左右。由此，位线BL-e的电位设定为删除电压VERA左右。
图14是用来对本实施方式的闪存中的位线间的电容性耦合进行说明的图。图14表示位线间的电容性耦合的主要原因的一例。在图14中，示出了电容性耦合中可包含的各构件间的电容及电容性耦合中的各构件间的电容的比率。
此外，在图14中，位线间的电容性耦合中包含的大小较小的电容性分量用零表示，位线间的电容性耦合中包含的主要电容性分量用大于零的值表示。
如图14所示，在闪存具有三维构造的存储单元阵列(参照图5)的情况下，位线BL的电容性耦合起因于相邻的存储器柱间(PL-PL)的电容、相互相邻的位线间(M1-M1)的电容、及存储器柱MP-选择栅极线SGD间(PL-SGD)的电容。柱间的寄生电容大于位线间的寄生电容。
这样一来，各位线BL包含由存储单元阵列内的构件间的电容(例如，寄生电容)引起的电容性耦合C1。
图15对本实施方式的闪存中的根据存储单元阵列内的存储器柱的布局的位线的电位的设定进行说明。在图15中，抽选表示16个存储器柱。为了使说明明确，对16个存储器柱分别标注“MP0”、“MP1”、...、“MP15”的编号(参照符号)。在图15中，附加有斜线的存储器柱MP表示它是被施加删除电压VERA的存储器柱。在图15中，为了使图示明确，位线BL用虚线表示。
如图15所示，多个存储器柱MP以错位状的布局排列在X-Y平面上。位线BL在Y方向上延伸。2个位线BL通过1个存储器柱MP的上方。
在存储器柱间的电容大于位线间的电容的情况下，优选以被施加删除电压VERA的多个存储器柱MP在Y方向上并排的方式设定被施加删除电压VERA的位线。
在图15的设定为浮动状态的位线及存储器柱中，就二维布局而言，存在2个图案。在图15的例子中，存在与位线BL7对应的图案、及与位线BL9对应的图案。
在位线BL7的图案中，就4个方向而言，存储器柱MP间的电容附加于位线BL7。在相邻的2个位线BL6、BL8之中一位线中，针对位线BL7附加位线BL间的电容。
在位线BL9的图案中，就3个方向而言，存储器柱间的电容附加于位线BL9。针对位线BL9附加相邻的2个位线BL8、BL10两者的位线间的电容。
位线BL以针对串单元SU中的外侧(串单元的端部侧、狭缝的附近侧)的存储器柱及内侧的存储器柱将电容性耦合的大小平均化的方式连接于存储器柱MP。因此，位线BL7的电容性耦合与位线BL9的电容性耦合的平均值成为串单元中的任意1个位线BL的电容性耦合的值。例如，位线BL的电容性耦合的平均值为1.35pF左右。此处，由GIDL所产生的电流(以下，称为GIDL电流)的大小设为每1个位线200pA。删除期间(删除电压的施加期间)设为1ms。
在此情况下，对浮动状态的位线施加的电压中的电压降(ΔV)的值的一例如下所示。此外，ΔV用ΔQ/C表示。ΔQ是由“GIDL电流×删除期间”所得的值。
ΔV＝200×10-12×(1×10-3/1.35×10-12)＝0.148[V]
这样一来，即便产生针对删除电压的值的电压降ΔV(＝0.148V)，浮动状态的位线BL中的电位也成为足以实现数据删除的值。
此外，本实施方式的NAND型闪存的动作例与第1实施方式的NAND型闪存的动作例实质上相同。因此，省略本实施方式的闪存的删除动作、读出动作及写入动作的说明。
但是，本实施方式的闪存的动作例根据闪存应执行的动作，通过信号BIAS，而将晶体管Qa设定为接通状态或断开状态，该方面与第1实施方式的例子不同。
在删除动作时，通过“H”电平的信号BIAS，删除电路23的晶体管Qa设定为接通状态。由此，晶体管Qa将删除电压VERA传送至位线BL。
在读出动作时及写入动作时，通过“L”电平的信号BIAS，晶体管Qa设定为断开状态。由此，删除电压VERA在读出动作时及写入动作时不施加于位线BL。在读出动作时及写入动作时，感测放大器电路SAU对各位线BL施加某一电压。
图16及图17表示本实施方式的闪存中的图14的删除电路的变化例。
如图16所示，也可每隔3个位线而将场效应晶体管Qa连接于位线BL。
在图16的删除电路23中，场效应晶体管Qa连接于位线BL0、BL4、...、BL4n。
在删除动作时，未连接有场效应晶体管的位线BL1、BL2、BL3、...、BL4n+1、BL4n+2、BL4n+3设定为浮动状态。
3个浮动状态的位线BL4n+1、BL4n+2、BL4n+3配置于被施加删除电压VERA的2个位线BL4n、BL4n+4间。
浮动状态的位线BL4n+1、BL4n+2、BL4n+3的电位通过位线BL的电容性耦合，而上升至删除电压VERA左右。
图17对本实施方式的闪存中的根据存储单元阵列内的存储器柱的布局的位线的电位的设定进行说明。
与图14及图15的例子同样地，在设定为浮动状态的位线(存储器柱)中，就二维布局而言，存在2个图案。
例如，在位线BL7的图案中，在3个方向上，存储器柱间的电容附加于位线BL7。在相邻的2个位线BL6、BL8之中一位线中，针对位线BL7附加位线间的电容。
例如，在位线BL9的图案中，在1个方向上，柱间电容附加于位线BL9。在位线BL9中，相邻的2个位线BL8、BL10两者设定为浮动状态。
在图16及图17的例子中，在基于位线BL7的电容性耦合与位线BL9的电容性耦合的平均值的情况下，例如，位线BL的电容性耦合的值为0.75pF左右。
与图14及图15的例子同样地，浮动状态的位线所产生的电压降(ΔV)如下所示。
ΔV＝200×10-12×(1×10-3/0.75×10-12)＝0.267[V]
在图16及图17的例子的闪存中，即便产生电压降ΔV，也可将足够电压值的电压作为删除电压而施加于浮动状态的位线BL。
如上所述，执行本实施方式的闪存的删除动作。
(c)总结
在本实施方式中，NAND型闪存包含经由晶体管Qa而连接于配线BLBIAS的位线及未连接于配线BLBIAS的位线BL。在该本实施方式的闪存中，通过位线的电容性耦合，对未连接于配线BLBIAS的位线BL施加删除电压VERA。
图18是用来说明本实施方式的闪存的效果的图。
如图18所示，本实施方式的闪存随着将删除电压传送至位线的晶体管(高耐压晶体管)的数量的削减，配置有晶体管的区域的尺寸减小。
本实施方式的闪存利用相邻的位线间(NAND串间)的电容性耦合(相邻的柱间的寄生电容及/或相邻的位线间的寄生电容)，对未连接于删除电路的位线供给用于删除动作的电压(删除电压)。
这样一来，本实施方式的闪存能够一边将删除动作时的施加于位线的删除电压的电位设定为指定的值，一边削减配置有高耐压晶体管的区域的面积。
例如，根据本实施方式，删除电路中的配置有多个高耐压晶体管的区域的面积缩小为八分之一至八分之七的范围。
如上所述，在本实施方式的NAND型闪存中，能够削减尺寸相对较大的高耐压晶体管的数量。其结果为，本实施方式的NAND型闪存能够缩小芯片的尺寸。
或者，在本实施方式中，在维持芯片尺寸的情况下，能够提高设置于芯片(半导体衬底)上的电路的设计的自由度。
因此，第2实施方式的半导体存储器能够削减半导体存储器的制造成本。
(3)变化例
参照图19及图20，对本实施方式的半导体存储器的变化例进行说明。
图19是表示实施方式的半导体存储器(例如，NAND型闪存)的变化例的一例的示意图。
如图19所示，删除电路23包含多个二极管DD。
在本变化例中，二极管DD连接于第奇数个位线BL-o。第偶数个位线BL-e未连接于二极管DD。
删除电压VERA从二极管DD施加于第奇数个位线BL-o。删除电压VERA未从删除电路23供给至第偶数个位线BL-e。在删除动作时，第偶数个位线BL-e设定为浮动状态。
在图19的例子中，与第2实施方式同样地，通过由柱间及/或位线间的电容引起的电容性耦合，第偶数个位线BL-e的电位上升至施加于第奇数个位线BL-o的删除电压VERA左右。
这样一来，本变化例的闪存1能够在删除动作时利用位线BL的电容性耦合对未连接于删除电路23的二极管DD的位线(未连接于配线BLBIAS的位线)BL-e施加删除电压VERA。
例如，图19的例子中的删除电路23内的二极管DD的数量为位线BL的数量的一半。
因此，本变化例的NAND型闪存能够进而缩小电路的面积。
图20是表示实施方式的半导体存储器的变化例的一例的示意图。
如图20所示，在删除电路23中，二极管DD也可连接于第4n个位线BL0、BL4、...、BL4n，不连接于第4n+1个、第4n+2个及第4n+3个位线BL1、BL2、BL3、...、BL4n+1、BL4n+2、BL4n+3。
在图20的例中，在删除动作时，删除电压VERA经由二极管DD而传送至配线BLBIAS第4n个位线BL0、BL4、...、BL4n。
与图16的例子同样地，在删除动作时，第4n+1个、第4n+2个及第4n+3个位线BL1、BL2、BL3、...、BL4n+1、BL4n+2、BL4n+3设定为浮动状态。位线BL1、BL2、BL3、...、BL4n+1、BL4n+2、BL4n+3的电位通过位线BL的电容性耦合而上升至删除电压VERA左右。
图20的例子的闪存能够进而缩小电路的面积。
如上所述，本实施方式的半导体存储器的变化例与第1及第2实施方式同样地能够降低半导体存储器的制造成本。
(4)其它
已对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子而提出者，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，能够进行省略、替换、变更。这些实施方式或其变化包含于发明的范围或主旨内，并且包含于权利要求书中记载的发明及其均等的范围中。
[符号说明]
18 存储单元阵列
23 删除电路
DD 二极管
BL 位线
Qa 晶体管

Claims (13)

1.一种半导体存储器，其特征在于具备：
位线；
选择晶体管，第1端子连接于所述位线；
存储单元，连接于所述选择晶体管的第2端子；
电路，连接于所述位线，且将经由所述第1端子及所述第2端子施加于所述存储单元的删除电压施加于所述位线；以及
二极管，连接于所述位线及所述电路。
2.根据权利要求1所述的半导体存储器，其特征在于：所述二极管在所述存储单元的删除动作时，为顺向偏压方向，在所述存储单元的写入动作时及读出动作时，为逆向偏压方向。
3.根据权利要求1或2所述的半导体存储器，其特征在于还具备：
感测放大器，连接于所述位线；以及
第1晶体管，与连接有所述位线及所述二极管的节点、以及所述感测放大器连接。
4.根据权利要求1或2所述的半导体存储器，其特征在于还具备：
半导体衬底，包含所述二极管；及
存储单元阵列，设置于所述半导体衬底的上方，且包含所述存储单元。
5.根据权利要求1或2所述的半导体存储器，其特征在于所述二极管包含：
第2导电型的第1半导体区域，设置于第1导电型的所述半导体衬底内；
所述第1导电型的第2半导体区域，设置于所述第1半导体区域内；及
所述第2导电型的第3半导体区域，设置于所述第2半导体区域内。
6.一种半导体存储器，其特征在于具备：
第1位线；
第1存储器串，连接于所述第1位线，且包含第1存储器柱；
第2位线，与所述第1位线相邻；
第2存储器串，连接于所述第2位线，且包含第2存储器柱；
源极线，连接于所述第1存储器串及所述第2存储器串；
电路，将第1删除电压施加于所述第1位线，且将第2删除电压施加于所述源极线；及
第1元件，连接于所述第1位线及所述电路。
7.根据权利要求6所述的半导体存储器，其特征在于：所述第2位线不连接于所述电路。
8.根据权利要求6或7所述的半导体存储器，其特征在于还具备：
第3位线，与所述第2位线相邻；
第3存储器串，连接于所述第3位线，且包含第3存储器柱；及
第2元件，连接于所述第3位线及所述电路。
9.根据权利要求6或7所述的半导体存储器，其特征在于还具备：
第3位线，与所述第2位线相邻；
第3存储器串，连接于所述第3位线，且包含第3存储器柱；
第4位线，与所述第3位线相邻；
第4存储器串，连接于所述第4位线，且包含第4存储器柱；
第5位线，与所述第4位线相邻；
第5存储器串，连接于所述第5位线，且包含第5存储器柱；及
第2元件，将所述第5位线连接于所述电路；且
所述第2位线、所述第3位线及所述第4位线不连接于所述电路。
10.根据权利要求6或7所述的半导体存储器，其特征在于：所述第1元件为二极管。
11.根据权利要求6或7所述的半导体存储器，其特征在于：所述第1元件为晶体管。
12.一种半导体存储器，其特征在于具备：
位线；
选择晶体管，第1端子连接于所述位线；
存储单元，连接于所述选择晶体管的第2端子；
源极线，电连接于所述存储单元；
电路，将电压施加于所述存储单元；以及
第1元件，连接于所述位线及所述电路；且
所述电路在所述存储单元的删除动作时将第1电压施加于所述选择晶体管的栅极端子，将高于所述第1电压的第2电压施加于所述源极线，将高于所述第2电压的第3电压施加于所述第1元件。
13.根据权利要求12所述的半导体存储器，其特征在于：所述第1元件是阴极连接于所述电路且阳极连接于所述位线的二极管。
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