TW201434045A

TW201434045A - 半導體記憶裝置

Info

Publication number: TW201434045A
Application number: TW102128729A
Authority: TW
Inventors: Takashi Maeda
Original assignee: Toshiba Kk
Priority date: 2013-02-28
Filing date: 2013-08-09
Publication date: 2014-09-01
Also published as: US20140241063A1; JP2014167838A

Abstract

本發明之目的在於提供一種降低寫入時之消耗電力之半導體記憶裝置。本發明之半導體記憶裝置1包含：記憶體串NS，其依序串聯連接有選擇電晶體ST1、第1記憶體單元(cell)群、背閘極電晶體BT、第2記憶體單元群、及選擇電晶體ST2；及控制部14，其控制記憶體串NS之寫入動作。控制部14係在對第1記憶體單元群寫入資料之情形時，使經由字元線而連接於第2記憶體單元群之傳送閘極42斷開。

Description

半導體記憶裝置

本發明之實施形態係關於半導體記憶裝置。

已知有記憶體單元(memory cell)三維排列而成之NAND型快閃記憶體。

實施形態係提供一種可降低寫入時之消耗電力之半導體記憶裝置。

實施形態之半導體記憶裝置具備：第1記憶體串，其依序串聯連接有第1選擇電晶體、第1記憶體單元群、背閘極電晶體、第2記憶體單元群、及第2選擇電晶體，且上述第1及第2記憶體單元群之各者具有積層於半導體基板上且串聯連接之複數個記憶體單元電晶體；位元線，其連接於上述第1選擇電晶體；源極線，其連接於上述第2選擇電晶體；第1及第2選擇閘極線，該等分別連接於上述第1及第2選擇電晶體之閘極；複數條字元線，該等分別連接於上述複數個記憶體單元電晶體之閘極；背閘極線，其連接於上述背閘極電晶體之閘極；複數個傳送閘極，該等分別連接於上述第2記憶體單元群之複數條字元線；及控制部，其控制上述第1記憶體串之寫入動作。上述控制部係在將資料寫入上述第1記憶體單元群之情形時，對上述複數個傳送閘極之閘極，施加使上述複數個傳送閘極斷開之第1電壓。

1‧‧‧半導體記憶裝置

10‧‧‧記憶體單元陣列

11‧‧‧列解碼器

11-1‧‧‧列解碼器

11-2‧‧‧列解碼器

12‧‧‧感測電路

13‧‧‧行解碼器

14‧‧‧控制電路

15‧‧‧傳送閘極

15-1‧‧‧傳送閘極

15-2‧‧‧傳送閘極

16‧‧‧單元源極線控制電路

17‧‧‧感測模組

18‧‧‧電壓產生電路

19‧‧‧驅動電路

20‧‧‧位址解碼器

21‧‧‧輸出入電路

30‧‧‧半導體基板

31‧‧‧背閘極導電層

32‧‧‧字元線導電層

33‧‧‧選擇閘極導電層

33a‧‧‧選擇閘極導電層

33b‧‧‧選擇閘極導電層

34‧‧‧半導體層

34a‧‧‧半導體支柱

34b‧‧‧半導體支柱

34c‧‧‧半導體層

35‧‧‧絕緣膜

35a‧‧‧通道絕緣層

35b‧‧‧電荷儲存層

35c‧‧‧區塊絕緣層

36‧‧‧源極線層

37‧‧‧位元線層

40‧‧‧n通道MOS電晶體

40-0‧‧‧n通道MOS電晶體

40-1‧‧‧n通道MOS電晶體

41‧‧‧n通道MOS電晶體

41-0‧‧‧n通道MOS電晶體

41-1‧‧‧n通道MOS電晶體

42‧‧‧n通道MOS電晶體

42-0‧‧‧n通道MOS電晶體

42-n/2-1‧‧‧n通道MOS電晶體

42-B‧‧‧MOS電晶體

43‧‧‧區塊解碼器

43-1‧‧‧區塊解碼器

43-2‧‧‧區塊解碼器

43A‧‧‧NAND閘極

43B‧‧‧轉換器電路

43C‧‧‧電晶體

43E‧‧‧電晶體

43D‧‧‧電晶體

BG‧‧‧背閘極線

BGD‧‧‧信號線

BL‧‧‧位元線

BL0‧‧‧位元線

BLK‧‧‧區塊

BLm-1‧‧‧位元線

BT‧‧‧背閘極電晶體

bTG‧‧‧信號

Cc‧‧‧負載電容

CELSRC‧‧‧單元源極線(源極線)

CG‧‧‧信號線

CG0‧‧‧信號線

CGi‧‧‧信號線

CGn/2‧‧‧信號線

CGn/2-1‧‧‧信號線

CGn-1‧‧‧信號線

Ch‧‧‧負載電容

Cv‧‧‧負載電容

Cw‧‧‧負載電容

D1‧‧‧第1方向

D2‧‧‧第2方向

D3‧‧‧第3方向

DPROG1‧‧‧控制信號

DPROG2‧‧‧信號

GP‧‧‧串組

MT‧‧‧記憶體單元電晶體

MT0‧‧‧記憶體單元電晶體

MT1‧‧‧記憶體單元電晶體

MTn/2‧‧‧記憶體單元電晶體

MTn/2-1‧‧‧記憶體單元電晶體

MTn-1‧‧‧記憶體單元電晶體

MTn-2‧‧‧記憶體單元電晶體

N1‧‧‧節點

N2‧‧‧節點

NS‧‧‧NAND串

SGD‧‧‧閘極線

SGD0‧‧‧閘極線

SGD1‧‧‧閘極線

SGDD‧‧‧信號線

SGS‧‧‧閘極線

SGS0‧‧‧閘極線

SGS1‧‧‧閘極線

SGSD‧‧‧信號線

SGSD0‧‧‧信號線

SGSD1‧‧‧信號線

ST1‧‧‧選擇電晶體

ST2‧‧‧選擇電晶體

TG‧‧‧信號

TRAN‧‧‧信號

Vdd‧‧‧電源電壓

Viso‧‧‧切斷電壓

Vpass‧‧‧通路電壓

Vpgm‧‧‧寫入電壓

VPPH‧‧‧高電壓

Vss‧‧‧接地電壓

WL0‧‧‧字元線

WL1‧‧‧字元線

WLi‧‧‧字元線

WLi-2‧‧‧字元線

WLn/2‧‧‧字元線

WLn/2+1‧‧‧字元線

WLn/2+2‧‧‧字元線

WLn/2-1‧‧‧字元線

WLn-1‧‧‧字元線

WLn-2‧‧‧字元線

圖1係第1實施形態之半導體記憶裝置之方塊圖。

圖2係記憶體單元陣列之電路圖。

圖3係記憶體單元陣列之立體圖。

圖4係記憶體單元陣列之剖面圖。

圖5係源極線側之傳送閘極及區塊解碼器之電路圖。

圖6係位元線側之傳送閘極及區塊解碼器之電路圖。

圖7係說明記憶體單元陣列之負載電容之電路圖。

圖8係說明記憶體單元陣列之負載電容之剖面圖。

圖9係說明第1實施形態之寫入動作之電壓關係之圖。

圖10係第1實施形態之寫入動作之時序圖。

圖11係說明第2實施形態之寫入動作之電壓關係之圖。

圖12係第2實施形態之寫入動作之時序圖。

圖13係說明第3實施形態之寫入動作之電壓關係之圖。

圖14係第3實施形態之寫入動作之時序圖。

以下，關於實施形態，參照圖式進行說明。以下所示之多種實施形態，係例示用以使本發明之技術思想具體化之裝置及方法者，而並非藉由構成零件之形狀、構造、配置等特定出本發明之技術思想者。另，於以下之說明中，對具有相同之功能及構成之要件係附註相同符號，且僅在必要時進行重複說明。

[第1實施形態] [1.半導體記憶裝置1之整體構成]

圖1係第1實施形態之半導體記憶裝置1之方塊圖。於圖1及其他任一圖中，各功能區塊亦無須如圖示般加以區別。例如，一部分之功能亦可藉由與以下說明中所例示之功能區塊不同之功能區塊而予以執行。再者，亦可將例示之功能區塊分割成更小之功能子區塊。

半導體記憶裝置1係由複數個記憶體單元三維排列而成之積層型之NAND型快閃記憶體構成。半導體記憶裝置1具備：記憶體單元陣列10、列解碼器11(11-1、11-2)、感測電路12、行解碼器13、及控制電路14。

記憶體單元陣列10係具備複數個區塊(記憶體區塊)。各區塊具備複數個以非揮發性記憶體單元串聯連接而成之NAND串。於NAND串內之記憶體單元之閘極上連接字元線。於NAND串之一端上連接位元線，且於另一端上連接源極線。關於記憶體單元陣列10之詳細內容係予以後述。

列解碼器11-1、11-2係選擇記憶體單元陣列10之列方向。列解碼器11-1、11-2係在資料之寫入時及讀取時，選擇任一之字元線，且對選擇字元線及非選擇字元線傳送所需之電壓。列解碼器11-1、11-2分別配置於記憶體單元陣列10之列方向兩側。例如，列解碼器11-1係控制連接於NAND串之字元線之一半，而列解碼器11-2控制剩餘一半。

列解碼器11-1、11-2係分別具備傳送閘極15-1、15-2。又，列解碼器11-1、11-2之任一者係具備單元源極線控制電路16。傳送閘極15-1、15-2係直接連接於字元線，且對字元線施加包含高電壓之各種電壓。單元源極線控制電路16係控制源極線之電壓。

感測電路12係自記憶體單元陣列10讀取資料，且暫時保持所讀取之資料。又，感測電路12係自半導體記憶裝置1之外部接收寫入資料，且將已接收之寫入資料寫入選擇記憶體單元。感測電路12係具備對應位元線而設置之複數個感測模組17。感測模組17之各者係在資料之讀取時，對讀取至位元線之資料進行感測及放大。此外，在資料之寫入時，係將寫入資料傳送至位元線。

行解碼器13係選擇記憶體單元陣列10之行方向。具體而言，行解碼器13係在寫入資料及讀取資料之傳送時，選擇任一感測模組17。

控制電路14係統括地控制半導體記憶裝置1之動作。控制電路14係自未圖示之指令暫存器，接收對資料之讀取、寫入、及抹除等進行指示之指令。接著，控制電路14係基於指令，且根據特定之順序而控制讀取動作、寫入動作、及抹除動作等。控制電路14係具備電壓產生電路18、驅動電路19、位址解碼器20、及輸出入電路21。

電壓產生電路18係例如回應未圖示之狀態機之命令，而產生資料之寫入、讀取、及抹除所需之電壓。驅動電路19係在自電壓產生電路18供給之複數種電壓中，將所需之電壓供給至列解碼器11-1、11-2。且，自驅動電路19供給之電壓係藉由列解碼器11-1、11-2而施加於字元線。

位址解碼器20係自未圖示之位址緩衝器接收位址。且將列位址發送至列解碼器11-1、11-2，並將行位址發送至行解碼器13。

[1-1.記憶體單元陣列10之構成]

接著，對記憶體單元陣列10之構成進行說明。圖2係記憶體單元陣列10之電路圖。記憶體單元陣列10係具備複數個區塊BLK。各區塊BLK具備複數個串組GP。各串組GP係具備m個(m為自然數)NAND串NS。

各NAND串NS係例如具備：n個(n為2以上之自然數)記憶體單元電晶體MT；選擇電晶體ST1、ST2；及背閘極電晶體BT。記憶體單元電晶體MT係具備包含控制閘極與電荷儲存層之積層閘極，且非揮發性地保持資料。1個NAND串NS所包含之記憶體單元電晶體MT之個數例如為16個、32個、64個、128個等，且此數量並非特別限定。背閘極電晶體BT與記憶體單元電晶體MT相同，具備包含控制閘極與電荷儲存層之積層閘極。背閘極電晶體BT並非用以保持資料者，而係在資料之寫入、讀取、及抹除時例如作為電流路徑發揮功能。

記憶體單元電晶體MT及背閘極電晶體BT，係於選擇電晶體ST1、ST2間，以串聯連接其之電流路徑之方式而配置。背閘極電晶體BT係配置於n個記憶體單元電晶體MT之中央。該串聯連接之一端側之記憶體單元電晶體MTn-1之電流路徑係連接於選擇電晶體ST1之電流路徑之一端，而另一端側之記憶體單元電晶體MT0之電流路徑係連接於選擇電晶體ST2之電流路徑之一端。換言之，選擇電晶體ST2與背閘極電晶體BT之間，係串聯連接記憶體單元電晶體MT0~MTn/2-1，而背閘極電晶體BT與選擇電晶體ST1之間，係串聯連接記憶體單元電晶體MTn/2~MTn-1。

串組GP所包含之選擇電晶體ST1之閘極係共通連接於選擇閘極線SGD，串組GP所包含之選擇電晶體ST2之閘極係共通連接於選擇閘極線SGS。與此相對，同一區塊BLK所包含之記憶體單元電晶體MT0~MTn-1之控制閘極係分別共通連接於字元線WL0~WLn-1，而背閘極電晶體BT之控制閘極係共通連接於背閘極線BG。

即，字元線WL0~WLn-1及背閘極線BG係在同一區塊BLK內之複數個串組GP間共通地連接，與此相對，選擇閘極線SGD、SGS即使在同一區塊BLK內，亦於每串組GP中獨立。

選擇閘極線SGS、及字元線WL0~WLn/2-1係連接於傳送閘極15-1。選擇閘極線SGD、字元線WLn/2~WLn-1、及背閘極線BG連接於傳送閘極15-2。

在記憶體單元陣列10內配置成矩陣狀之NAND串NS中，位於同一列之NAND串NS之選擇電晶體ST1之電流路徑之另一端係共通連接於任一位元線BL(BL0~BLm-1)。即，位元線BL係於複數個區塊BLK間，共通地連接NAND串NS。又，選擇電晶體ST2之電流路徑之另一端係共通連接於單元源極線(源極線)CELSRC。源極線CELSRC係例如於複數個區塊BLK間，共通地連接NAND串NS。

例如，同一區塊BLK內所含之記憶體單元電晶體MT之資料係統一抹除。與此相對，資料之讀取及寫入係以任一區塊BLK之任一串組GP中之、共通連接於任一字元線WL之複數個記憶體單元電晶體MT為單位而統一進行。且將此單位稱為「頁面」。

接著，對記憶體單元陣列10之三維積層構造進行說明。圖3係記憶體單元陣列10之立體圖。圖4係記憶體單元陣列10之剖面圖。

記憶體單元陣列10係設置在半導體基板30上。於半導體基板30上，分別介隔絕緣膜而積層背閘極導電層31、複數個字元線導電層32、及選擇閘極導電層33(33a、33b)。

背閘極導電層31係以沿與半導體基板30平行之第1方向D1及第2方向D2成二維擴張之方式而形成。第1方向D1及第2方向D2係正交於積層記憶體單元之第3方向D3。背閘極導電層31被分斷成各區塊BLK。背閘極導電層31例如由多晶矽構成。背閘極導電層31係作為背閘極線BG而發揮功能。

複數個字元線導電層32係夾著層間絕緣膜(未圖示)而積層。複數個字元線導電層32係於第1方向D1上以特定間距而形成為延伸於第2方向D2之條狀。字元線導電層32例如由多晶矽構成。複數個字元線導電層32係作為記憶體單元電晶體MT0~MTn-1之控制閘極(字元線WL0~WLn-1)而發揮功能。

選擇閘極導電層33a、33b係以於第1方向D1上具有特定間距之方式，形成為延伸於第2方向D2之條狀。一對選擇閘極導電層33a、與一對選擇閘極導電層33b交替地配置於第1方向D1上。選擇閘極導電層33a、33b例如由多晶矽構成。選擇閘極導電層33a係作為選擇電晶體ST2之閘極(選擇閘極線SGS)而發揮功能，選擇閘極導電層33b係作為選擇電晶體ST1之閘極(選擇閘極線SGD)而發揮功能。

另，如圖3及圖4所示，在本實施形態中，例如，在選擇閘極線SGS彼此鄰接之2個NAND串NS中，字元線WL0~WLn/2-1係分別藉由共通之導電層予以構成。

半導體層34係自第2方向D2觀察形成為U字狀。即，半導體層34係具有：一對半導體支柱34a、34b，該等相對於半導體基板30之表面而延伸於垂直方向；及半導體層34c，其連結一對半導體支柱34a、34b之下端。半導體支柱34a係以貫通選擇閘極導電層33a、及複數個字元線導電層32之方式形成。半導體支柱34b係以貫通選擇閘極導電層33b、及複數個字元線導電層32之方式形成。半導體支柱34a、34b係藉由於背閘極導電層31內沿第1方向D1延伸之半導體層34c而連接。半導體層34係作為NAND串NS之本體(各電晶體之背閘極)而發揮功能。半導體層34由例如多晶矽構成。

記憶體單元電晶體MT、背閘極電晶體BT、及選擇電晶體ST1、ST2係分別具有絕緣膜35。絕緣膜35係具有通道絕緣層35a、電荷儲存層35b、及區塊絕緣層35c。通道絕緣層35a係以包圍半導體層34之方式形成。電荷儲存層35b係以包圍通道絕緣層35a之方式形成。區塊絕緣層35c係以包圍電荷儲存層35b之方式形成。另，選擇電晶體ST1、ST2，並非必須具有電荷儲存層35b及區塊絕緣層35c，亦可以僅具備通道絕緣層(閘極絕緣膜)35a之方式而形成。

通道絕緣層35a及區塊絕緣層35c係例如由氧化矽(SiO₂)而構成。電荷儲存層35b係例如由氮化矽(SiN)而構成。半導體層34、通道絕緣層35a、電荷儲存層35b、及區塊絕緣層35c係形成MONOS(metal oxide nitride oxide silicon；金屬氧化氮氧化矽)型電晶體。背閘極導電層31、複數個字元線導電層32、及選擇閘極導電層33a、33b係分別以包圍半導體層34及絕緣膜35之方式形成。

源極線層36係形成為延伸於第2方向D2之平面狀。源極線層36係以與鄰接於第1方向D1之一對半導體支柱34a之上表面相接之方式而形成。位元線層37係於第2方向D2上保持特定間距，形成為延伸於第1方向D1之條狀。位元線層37係以與半導體支柱34b之上表面相接之方式而形成。源極線層36及位元線層37係例如由鎢(W)等之金屬構成。源極線層36係作為圖2中說明之源極線CELSRC而發揮功能，位元線層37係作為位元線BL而發揮功能。

[1-2.列解碼器11之構成]

接著，對列解碼器11(11-1、11-2)之構成進行說明。列解碼器11-1、11-2係分別具備傳送閘極15-1、15-2及區塊解碼器43-1、43-2。即，區塊解碼器係相對於1個區塊，而分別於列解碼器11-1、11-2上各設置1個(合計2個)。列解碼器11-1側之區塊解碼器43-1係例如執行選擇閘極線SGS、及字元線WL0~WLn/2-1之選擇動作。另一方面，列解碼器11-2側之區塊解碼器43-2，係例如執行選擇閘極線SGD、字元線WLn/2~WLn-1、及背閘極線BG之選擇動作。

圖5係傳送閘極15-1及區塊解碼器43-1之電路圖。區塊解碼器43-1係具備：NAND閘極43A、轉換器電路43B、高耐壓用之n通道MOS(metal oxide semiconductor；金屬氧化物半導體)電晶體43C、43E、及高耐壓用之p通道MOS電晶體43D。又，MOS電晶體43C係由空乏型MOSFET(Metal Oxide Semiconductor Field Effect Transistor；金屬氧化物半導體場效電晶體)構成。

對NAND閘極43A之輸入端子，自控制電路14供給區塊位址及信號DPROG1。區塊位址在選擇區塊中全部之位元為高位準，而在非選擇區塊中至少1個位元為低位準。信號DPROG1係用以將選擇區塊內之一部分之字元線設為浮動狀態之信號。信號DPROG1係在將字元線WL0~WLn/2-1設成浮動狀態時設為低位準，而在對字元線WL0~WLn/2-1施加高電壓時設為高位準。NAND閘極43A之輸出端子係經由節點N1，連接於轉換器電路43B之輸入、及MOS電晶體43D之閘極。又，NAND閘極43A之輸出係作為信號bTG而供給至傳送閘極15-1。

轉換器電路43B之輸出端子係連接於MOS電晶體43C之電流路徑之一端。MOS電晶體43C之電流路徑之另一端係連接於節點N2，且對閘極自控制電路14供給信號TRAN。MOS電晶體43D之電流路徑之一端係連接於MOS電晶體43E之電流路徑之一端，而另一端連接於節點N2。於MOS電晶體43E之電流路徑之另一端上，係施加高電壓VPPH，且閘極連接於節點N2。

基本而言，區塊解碼器43-1係在選擇區塊中，將可傳送高電壓之電壓位準之信號TG供給至傳送閘極15-1，且在非選擇區塊中，將斷開傳送閘極15-1之電壓位準之信號TG供給至傳送閘極。具體而言，信號TRAN係固定為0V。在非選擇區塊中，節點N1變為高位準(電源電壓Vdd)，且經由空乏型n通道MOS電晶體43C而將0V傳送至節點N2。又，在選擇區塊中，節點N1變為低位準(0V)，且轉換器電路43B之輸出為Vdd，由於節點N2Vdd，故MOS電晶體43C成斷開狀態，節點N2係設定於高電壓VPPH附近。再者，藉由控制信號DPROG1，亦可在寫入時對傳送閘極15-1供給將字元線WL0~WLn/2-1設定成浮動狀態之信號TG。

接著，對傳送閘極15-1之構成進行說明。另，圖5中，作為選擇閘極線SGS，係抽出SGS0、SGS1用之電路部分而予以顯示。傳送閘極15-1係具備高耐壓用之n通道MOS電晶體40(40-0、40-1)、41(41-0、41-1)、及42(42-0~42-n/2-1)。

MOS電晶體40、41係用以將電壓傳送至選擇閘極線SGS者。MOS電晶體40-0、40-1係分別將電流路徑之一端連接於對應之區塊BLK之選擇閘極線SGS0、SGS1，且將另一端連接於信號線SGSD0、 SGSD1，從而對閘極供給信號TG。信號線SGSD0、SGSD1係連接於驅動電路19。

MOS電晶體41-0、41-1係分別將電流路徑之一端連接於對應之區塊BLK之選擇閘極線SGS0、SGS1，且於另一端施加接地電壓Vss(0V)，從而對閘極供給信號bTG。

MOS電晶體42係用以對字元線WL傳送電壓者。MOS電晶體42-0~42-n/2-1之各者係將電流路徑之一端分別連接於對應之區塊BLK之字元線WL0~WLn/2-1，且將另一端分別連接於信號線CG0~CGn/2-1，從而對閘極供給信號TG。

作為基本動作，在對應選擇區塊之傳送閘極15-1中，MOS電晶體40-0、40-1係設為導通狀態，MOS電晶體41-0、41-1係設為斷開狀態。藉此，選擇區塊之選擇閘極線SGS0、SGS1分別連接於信號線SGSD0、SGSD1。此外，MOS電晶體42-0~42-n/2-1係設為導通狀態，字元線WL0~WLn/2-1係連接於信號線CG0~CGn/2-1。

另一方面，在對應於非選擇區塊之傳送閘極15-1中，MOS電晶體40-0、40-1係設定為斷開狀態，MOS電晶體41-0、41-1係設定為導通狀態。藉此，於非選擇區塊之選擇閘極線SGS0、SGS1上，係施加接地電壓Vss。又，MOS電晶體42-0~42-n/2-1係設定為斷開狀態，字元線WL0~WLn/2-1係自信號線CG0~CGn/2-1電性分離。

圖6係傳送閘極15-2及區塊解碼器43-2之電路圖。區塊解碼器43-2之電路構成與圖5之區塊解碼器43-1相同。於區塊解碼器43-2，自控制電路14供給區塊位址及信號DPROG2。傳送閘極15-2除追加背閘極線BG用之MOS電晶體、及將選擇閘極線SGS變更為SGD以外，係與圖5之傳送閘極15-1相同之構成。信號DPROG2係在將字元線WL0~WLn/2-1設成浮動狀態時設為低位準，在對字元線WL0~WLn/2-1施加高電壓時設為高位準。另，本實施形態中，信號DPROG2係固定成高位準。

MOS電晶體42-B係將電流路徑之一端連接於對應之區塊BLK之背閘極線BG，且將另一端連接於信號線BGD，從而對閘極供給信號TG。關於選擇閘極線SGD，係與將上述說明之選擇閘極線SGS替換成選擇閘極線SGD、且將信號線SGSD替換成信號線SGDD之動作及電路相同。關於字元線WLn/2-1~WLn-1，係與將字元線WL0~WLn/2-1替換成字元線WLn/2-1~WLn-1、且將信號線CG0~CGn/2-1替換成信號線CGn/2~CGn-1之動作及電路相同。

[1-3.記憶體單元陣列10之負載電容]

接著，對記憶體單元陣列10及其周邊電路之負載電容進行說明。圖7係說明記憶體單元陣列10之負載電容之電路圖。圖8係說明記憶體單元陣列10之負載電容之剖面圖。另，圖7中，係抽出驅動電路19與傳送閘極15-1之間之信號線之負載電容而予以顯示。

負載電容Ch係同層中所含之字元線間電容。負載電容Cv係鄰接於縱方向之字元線間電容。負載電容Cc係字元線WL-通道間之電容。

再者，亦存在連接驅動電路19與傳送閘極15-1、15-2之配線(包含信號線SGDD、SGSD、CG)之負載電容Cw。雖然負載電容Cw於每信號中有所不同，但此處使用相同記號。又，雖相對於各種信號而具有電容，但為簡單化，故全部作為對地電容予以表示。

如圖7及圖8所示，三維積層型之NAND型快閃記憶體與例如平面型之NAND型快閃記憶體相比，負載電容增大。因此，鄰接於縱方向及橫方向之字元線彼此受到相互間之電壓較大之影響，又，信號線SGDD、SGSD、CG彼此亦受到相互間之電壓較大之影響。

[2.動作]

接著，對以上述方式構成之半導體記憶裝置1之動作進行說明。本實施形態中，在對較背閘極電晶體BT更靠向位元線側之記憶體單元電晶體寫入資料之情形時，將較背閘極電晶體BT更靠向源極線側之字元線設置成浮動狀態。在三維積層型之NAND型快閃記憶體中，由於字元線間之耦合電容較大，故藉由將較背閘極電晶體BT更靠向位元線側之字元線設成高電壓，源極線側之字元線亦藉由耦合而上升，從而將源極線側之通道升壓。藉此，無須於寫入動作後半中，對源極線側之一半字元線施加高電壓，從而可抑制消耗電力。

圖9係說明寫入動作中之電壓關係之圖。圖10係寫入動作之時序圖。

在寫入動作中，例如，以將字元線升序、即自最接近源極線側之字元線WL0起依序地編程。對較背閘極線BG更靠向源極線側之字元線WL0~WLn/2-1之寫入與一般寫入動作相同。

以下，說明關於對位元線側之字元線WLn/2~WLn-1之寫入動作。首先，在時間t1，對位元線BL根據寫入或禁止寫入而施加接地電壓Vss及電源電壓Vdd之任一者。具體而言，在對連接於某條位元線BL之NAND串之選擇記憶體單元寫入資料、即對選擇記憶體單元之電荷儲存層注入電荷而使臨限值電壓上升之情形時，該位元線BL上被施加接地電壓Vss。與此相對，在連接於某條位元線BL之NAND串之選擇記憶體單元禁止寫入、即未對選擇記憶體單元之電荷儲存層注入電荷而維持臨限值電壓之情形時，該位元線BL係被施加電源電壓Vdd。

又，對選擇區塊內之全部之選擇閘極線SGS施加接地電壓Vss，且對源極線CELSRC施加電源電壓Vdd。藉此，選擇電晶體ST2切斷。再者，對選擇串組GP之選擇閘極線SGD(圖9之SGD1、圖10之選擇SGD)施加電源電壓Vdd。藉此，在寫入資料之NAND串中，導通選擇電晶體ST1，且將位元線電壓(接地電壓Vss)傳送至通道。另一方面，在禁止寫入之NAND串中，選擇電晶體ST1之閘極與源極成為相同電壓，且選擇電晶體ST1切斷。另，非選擇串組GP之選擇閘極線SGD(圖9之SGD0、圖10之非選擇SGD)上，係被施加接地電壓Vss。

接著，於時間t2中，較背閘極線BG更靠向源極線側之字元線WL0~WLn/2-1係設成浮動狀態。具體而言，控制電路14係對包含於列解碼器11-1之區塊解碼器43-1，供給低位準之信號DPROG1。藉此，將低位準(0V)之信號TG供給至傳送閘極15-1。又，驅動電路19係對信號線CG0~CGn/2-1施加電源電壓Vdd。其結果，連接於字元線WL0~WLn/2-1之MOS電晶體42斷開，且字元線WL0~WLn/2-1變為浮動狀態。

較背閘極線BG更靠向位元線側之字元線WLn/2~WLn-1、及背閘極線BG上，係施加通路電壓Vpass(例如10V)。具體而言，控制電路14係對包含於列解碼器11-2之區塊解碼器43-2供給高位準之信號DPROG2。藉此，將可傳送高電壓之位準之信號TG供給至傳送閘極15-2。又，驅動電路19係對信號線CGn/2~CGn-1施加通路電壓Vpass，且將信號線CGn/2~CGn-1之通路電壓Vpass分別傳送至字元線WLn/2~WLn-1。通路電壓Vpass係無關保持資料，而將記憶體單元電晶體設置成導通狀態之高電壓。

接著，於時間t3中，選擇字元線(圖9之例中，為字元線WLn/2+2)上，係經由與其對應之信號線CG而被施加寫入電壓Vpgm(例如20V)。寫入電壓Vpgm係用以將電荷注入電荷儲存層之高電壓。

此處，源極線側之字元線WL0~WLn/2-1，係因大致被位元線側之字元線WLn/2~WLn-1、及背閘極線BG所包圍，故藉由耦合而使字元線WL0~WLn/2-1之電壓上升。選擇頁面所包含之記憶體單元電晶體中大多數為禁止寫入之情形時，由於通道亦變為浮動狀態，故字元線及通道間之電容幾乎不可見，而源極線側之字元線WL0~WLn/2-1之電壓係上升至通路電壓Vpass附近。其結果，通道亦升壓至適當之位準，從而實現禁止寫入狀態。

另，對選擇頁面所包含之記憶體單元電晶體之大多數進行資料寫入(使臨限值電壓上升)之情形時，因通道變為與位元線相同之電壓，故字元線及通道間之電容可見，且雖然源極線側之字元線之電壓幾乎未上升，但因若通道電壓為與位元線相同之電壓(接地電壓Vss)即可，故不存在問題。例如，源極線側之某個記憶體單元電晶體之臨限值電壓較高，且其之字元線電壓未上升至適當之位準之情形時，雖於該記憶體單元電晶體之位置上切斷通道，且令較之更靠向源極線側之通道部分升壓，但即使此通道部分升壓，選擇記憶體單元電晶體之寫入亦不存在問題。

以上之結果，在選擇串組GP中，於位元線BL上施加有0V之NAND串中，選擇電晶體ST1係設成導通狀態。因而，對選擇記憶體單元電晶體之通道傳送0V，且將電荷注入至電荷儲存層。另一方面，在位元線BL上施加有Vdd之NAND串中，係切斷選擇電晶體ST1。其結果，令該NAND串之通道變為浮動狀態，且藉由與字元線之耦合而使通道電壓上升。其結果，記憶體單元電晶體之電荷儲存層係未注入電荷，且未寫入資料。在非選擇串組中，選擇電晶體ST1、ST2係成斷開狀態。藉此，非選擇串組中亦未寫入資料。

[3.效果]

NAND型快閃記憶體中，係由於鄰接之複數個記憶體串共用字元線、且因積層構造而使各字元線周圍被其他字元線等包圍，故致使字元線之寄生電容有變大之傾向。其結果，字元線之RC延遲係增加，且寫入性能降低，又因必須在以升壓電路產生之高電壓下對較大之電容進行充電，故致使消耗電力增加。

與此相對，在第1實施形態中，係於寫入後半，即對較背閘極電晶體BT更靠向位元線側之記憶體單元電晶體寫入資料之情形時，將源極線側之字元線設定成浮動狀態。此浮動狀態之字元線係藉由與鄰接字元線之耦合而上升至通路電壓Vpass附近，進而，通道亦藉由與字元線之耦合而升壓至適於禁止寫入動作之位準。藉此，於寫入後半中，由於變得無須對一半之字元線施加通路電壓Vpass，故可降低對其所對應之配線電容進行充電所消耗之電力。尤其，可降低對用以將電壓傳送至源極線側之字元線WL之信號線CG之負載電容Cw進行充電所消耗之電力。

[第2實施形態]

第2實施形態係將較背閘極電晶體更靠向源極線側之字元線設成浮動狀態，且將位元線側之通道於中途切斷。接著，藉由在寫入時限制升壓之通道區域，從而提高升壓效率。

圖11係說明第2實施形態之寫入動作之電壓關係之圖。圖12係寫入動作之時序圖。

第2實施形態之寫入動作係適用於字元線WLn/2+2後。將寫入對象之字元線設為選擇字元線WLi。係“in/2+2”。在圖11之例中，選擇字元線WLi=WLn/2+2。

首先，於時間t1中，對非選擇字元線WLi-2施加切斷電壓Viso(例如接地電壓Vss)。在圖11之例中，非選擇字元線WLi-2=WLn/2。藉此，連接於非選擇字元線WLi-2之記憶體單元電晶體係切斷NAND串之通道。

接著，於時間t2中，在位元線側之字元線WLn/2~WLn-1中，對字元線WLi、WLi-2以外之非選擇字元線施加通路電壓Vpass。字元線WLn/2~WLn-1之電壓係藉由驅動電路19，經由信號線CGn/2~CGn-1而傳送。又，於背閘極線BG上施加通路電壓Vpass。再者，將源極線側之字元線WL0~WLn/2-1設定成浮動狀態。藉此，在禁止寫入之NAND串中，係令較非選擇字元線WLi-2更靠向位元線側之通道電壓升壓。另，亦可對背閘極線BG施加接地電壓Vss。

接著，於時間t3中，對選擇字元線WLi，係經由其所對應之信號線CGi而施加寫入電壓Vpgm(例如20V)。此時，在禁止寫入之記憶體單元電晶體中實現禁止寫入狀態。

另，以上述方式，因在字元線WLn/2+1之寫入以前，無法將源極線側之字元線WL0~WLn/2-1設成浮動狀態，故第2實施形態之寫入動作係適用於字元線WLn/2+2後。

在第1實施形態中，因NAND串之通道始終連接，故若設成浮動狀態之字元線之升壓效率不佳，則通道電壓幾乎不上升，從而有影響選擇單元之禁止寫入動作之可能性。與此相對，在第2實施形態中，可在中途切斷NAND串之通道。藉此，選擇單元之通道電壓被升壓至足以進行禁止寫入動作。又，源極線側之字元線WL0~WLn/2-1係藉由耦合而上升至通道電壓Vpass附近，通道亦升壓至適當之位準。其結果，依據字元線WLi-2之通道之切斷特性亦提高。

又，在位元線側之字元線WLn/2~WLn-1之寫入時，因將源極線側之位元線WL0~WLn/2-1設定成浮動狀態，故可降低消耗電力。

[第3實施形態]

第3實施形態係將較背閘極電晶體更靠向源極線側之字元線設成浮動狀態，且將NAND串之通道以背閘極電晶體進行切斷。且，藉由在寫入時限制升壓之通道區域，而使升壓效率提高。

圖13係說明第3實施形態之寫入動作之電壓關係之圖。圖14係寫入動作之時序圖。

將寫入對象之字元線設為選擇字元線WLi。係“in/2”。在圖13之例中，選擇字元線WLi=WLn/2。

首先，於時間t1中，對背閘極線BG施加接地電壓Vss。藉此，背閘極電晶體BT係切斷NAND串之通道。其後之寫入動作與第1實施形態相同。

根據第3實施形態，於位元線側之字元線WLn/2~WLn-1之寫入時，可在背閘極電晶體BT之位置上切斷NAND串之通道。藉此，選擇單元之通道電壓被升壓至足以進行禁止寫入動作。

第2實施形態之自升壓方式僅可應用於來自自背閘極電晶體略微離開位元線側之記憶體單元電晶體(例如距離背閘極第3個記憶體單元電晶體)之寫入動作，而第3實施形態之自升壓方式係可自背閘極電晶體鄰接於位元線側之記憶體單元電晶體開始應用。

又，在位元線側之字元線WLn/2~WLn-1之寫入時，因將源極線側之字元線WL0~WLn/2-1設成浮動狀態，故可降低消耗電力。

在上述各實施形態中，將連接於1個NAND串之複數條字元線以背閘極線作為分界劃分成源極線側之第1組與位元線側之第2組進行管理，且將源極線側之第1組設定成浮動狀態。但，並非限定於此，亦可將連接於1個NAND串之複數條字元線劃分成3個以上之組進行管理。例如，將較背閘極電晶體更靠向源極線側之字元線進而分割成2個組，且將位元線側之字元線進而分割成2個組，從而將連接於1個NAND串之複數條字元線總計分割成4個組。且，亦可自源極線側之一半之字元線(字元線WLn/4)開始應用上述各實施形態之寫入動作。另，此種實施例之情形時，傳送閘極亦必須對應組數而進行分割。

NAND串之構成並未限定於U字狀，亦可為I字狀。即，於基板上設置源極線，且於其上設置源極側選擇閘極，又於其上設置複數層字元線，並於最上層之字元線與位元線之間設置汲極側選擇閘極。即使對於具備此NAND串之記憶體，亦可應用上述之各實施形態之寫入方法。

雖對本發明之數個實施形態加以說明，但該等實施形態係作為例示而提出，並非意欲限定本發明之範圍。該等新穎之實施形態係可以多種其他形態體現，在未脫離本發明主旨之範圍內，可進行各種省略、替換、及變更。該等實施形態或其之變形係涵蓋於本發明之範圍及主旨，且涵蓋於記述在專利申請範圍內之本發明與其均等之範圍內。

BG‧‧‧背閘極線

BL‧‧‧位元線

CELSRC‧‧‧單元源極線(源極線)

CG‧‧‧信號線

CGi‧‧‧信號線

CGj‧‧‧信號線

SGD‧‧‧閘極線

SGS‧‧‧閘極線

t1‧‧‧時間

t2‧‧‧時間

t3‧‧‧時間

t4‧‧‧時間

t5‧‧‧時間

Vdd‧‧‧電源電壓

Vpass‧‧‧通路電壓

Vpgm‧‧‧寫入電壓

Vss‧‧‧接地電壓

WL‧‧‧字元線

WLi‧‧‧字元線

WLj‧‧‧字元線

Claims

一種半導體記憶裝置，其特徵在於包含：第1記憶體串，其係依序串聯連接第1選擇電晶體、第1記憶體單元群、背閘極電晶體、第2記憶體單元群、及第2選擇電晶體，且上述第1及第2記憶體單元群之各者具有積層於半導體基板上且串聯連接之複數個記憶體單元電晶體；位元線，其連接於上述第1選擇電晶體；源極線，其連接於上述第2選擇電晶體；第1及第2選擇閘極線，該等分別連接於上述第1及第2選擇電晶體之閘極；複數條字元線，該等分別連接於上述複數個記憶體單元電晶體之閘極；背閘極線，其連接於上述背閘極電晶體之閘極；複數個傳送閘極，該等分別連接於上述第2記憶體單元群之複數條字元線；及控制部，其控制上述第1記憶體串之寫入動作；且上述控制部係在將資料寫入上述第1記憶體單元群之情形時，對上述複數個傳送閘極之閘極施加使上述複數個傳送閘極斷開之第1電壓。
如請求項1之半導體記憶裝置，其中上述控制部係對連接於寫入對象之選擇單元之選擇字元線施加第2電壓，且對連接於非選擇單元之非選擇字元線施加較上述第2電壓更低之第3電壓。
如請求項1之半導體記憶裝置，其中上述控制部係對連接於寫入對象之選擇單元之選擇字元線施加第2電壓，且對位於上述選擇字元線與上述背閘極線之間之第1非選擇單元所連接之第1非選擇字元線施加用以切斷通道之第3電壓，並對上述第1非選擇字元線以外之第2非選擇字元線施加較上述第2電壓更低之第4電壓。
如請求項1至3中任一項之半導體記憶裝置，其中上述控制部係在將資料寫入上述第1記憶體單元群之情形時，使上述背閘極電晶體斷開。
如請求項1至3中任一項之半導體記憶裝置，其中進而包含鄰接於上述第1記憶體串之第2記憶體串；且上述第1及第2記憶體串係連接對應之字元線彼此。