JP2020155499A - 半導体記憶装置 - Google Patents

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Abstract

【課題】動作特性を容易に向上できる半導体記憶装置を提供する。【解決手段】一つの実施形態によれば、半導体記憶装置において、第１半導体ピラーは、第１領域内を前記第１方向に延在する。第１領域は、第１導電層における隣り合う第２分断膜の間の領域である。第２半導体ピラーは、第２領域内を前記第１方向に延在する。第２領域は、第１導電層における隣り合う第１分断膜と第２分断膜と間の領域である。第１電荷蓄積層は、第１半導体ピラーと第１領域との間に配置されている。第２電荷蓄積層は、第２半導体ピラーと第２領域との間に配置されている。周辺回路は、第２導電層における第２領域に対応した領域に選択電位を供給する時に第２領域に対応した第１導電層に第１電圧を供給する。周辺回路は、第２導電層における第１領域に対応した領域に選択電位を供給する時に第１領域に対応した第１導電層に第２電圧を供給する。第２電圧は、第１電圧より高い電圧である。【選択図】図１

Description

本実施形態は、半導体記憶装置に関する。
導電層が複数積層された積層体内を柱状の半導体チャネルが貫通し、各導電層と半導体チャネルの近接する部分をメモリセルとして機能させる３次元構造の半導体記憶装置が知られている。この半導体記憶装置では、３次元構造における位置によりメモリセルを構成する酸化膜厚などがばらつくことがあり、動作速度や信頼性に影響を及ぼすことがあった。
特開２０１８−１６０２９８号公報
本発明の実施形態は、動作速度や信頼性を向上できる半導体記憶装置を提供することを目的とする。
一つの実施形態によれば、複数の第１導電層と第２導電層と複数の第１分断膜と複数の第２分断膜と第１半導体ピラーと第２半導体ピラーと第１電荷蓄積層と第２電荷蓄積層と周辺回路とを有する半導体記憶装置が提供される。複数の第１導電層は、第１方向に積層されている。第２導電層は、複数の第１導電層の第１方向に配されている。複数の第１分断膜は、第２方向に複数の第１導電層及び第２導電層を分断する。第２方向は、第１方向と交差する方向である。複数の第１分断膜は、第１方向と第３方向とに延在する。第３方向は、第１方向及び第２方向に交差する方向である。複数の第２分断膜は、第２導電層における隣り合う第１分断膜の間の領域を第２方向に分断する。複数の第２分断膜は、第１方向と第３方向とに延在する。第１半導体ピラーは、第１領域内を前記第１方向に延在する。第１領域は、第１導電層における隣り合う第１分断膜の間の領域である。第２半導体ピラーは、第２領域内を前記第１方向に延在する。第２領域は、第１導電層における隣り合う第１分断膜と第２分断膜と間の領域である。第１電荷蓄積層は、第１半導体ピラーと第１領域との間に配置されている。第２電荷蓄積層は、第２半導体ピラーと第２領域との間に配置されている。周辺回路は、第２導電層における第２領域に対応した領域に選択電位を供給する時に第２領域に対応した第１導電層に第１電圧を供給する。周辺回路は、第２導電層における第１領域に対応した領域に選択電位を供給する時に第１領域に対応した第１導電層に第２電圧を供給する。第２電圧は、第１電圧より高い電圧である。
図１は、第１の実施形態に係る半導体記憶装置の構成を示す斜視図である。 図２は、第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。 図３は、第１の実施形態に係る半導体記憶装置に含まれるメモリセルアレイの構成を示す回路図である。 図４は、第１の実施形態に係る半導体記憶装置に含まれるメモリセルアレイの詳細を示す平面図である。 図５は、第１の実施形態に係る半導体記憶装置に含まれるメモリセルアレイの詳細を示す断面図である。 図６は、第１の実施形態に係る半導体記憶装置に含まれるメモリセルアレイの構成を示す平面図である。 図７は、第１の実施形態に係る半導体記憶装置に含まれるメモリセルアレイへの書き込み開始電圧の設定値を示す図である。 図８は、第１の実施形態に係る半導体記憶装置に含まれるメモリセルアレイに対する書き込み開始電圧の補正値を示す図である。 図９は、第１の実施形態に係る半導体記憶装置に含まれるメモリセルアレイに対する書き込み処理について説明するための図である。 図１０は、第１の実施形態に係る半導体記憶装置に含まれるメモリセルアレイに対するステップアップ書き込み動作を説明するための図である。 図１１は、第１の実施形態に係る半導体記憶装置の変形例に含まれるメモリセルアレイの詳細を示す平面図である。 図１２は、第１の実施形態に係る半導体記憶装置の変形例に含まれるメモリセルアレイへの書き込み開始電圧の補正値を示す図である。 図１３は、第１の実施形態に係る半導体記憶装置の変形例に含まれるメモリセルアレイに対する書き込みについて説明するための図である。 図１４は、第１の実施形態に係る半導体記憶装置を含む半導体チップ上における書き込み開始電圧の補正値の分布を示す図である。 図１５は、第２の実施形態に係る半導体記憶装置に含まれるメモリセルアレイに対する書き込み処理を説明するためのフローチャートである。 図１６は、第２の実施形態に係る半導体記憶装置の変形例に含まれるメモリセルアレイに対する書き込み処理を説明するためのフローチャートである。 図１７は、第３の実施形態に係る半導体記憶装置に含まれるメモリセルアレイに対する消去動作時の印加電圧を示す図である。 図１８は、第３の実施形態に係る半導体記憶装置に含まれるメモリセルアレイに対する消去動作時の印加電圧を示す波形図である。 図１９は、第３の実施形態に係る半導体記憶装置の変形例に含まれるメモリセルアレイに対する消去動作時の印加電圧を示す図である。 図２０は、第３の実施形態に係る半導体記憶装置の変形例に含まれるメモリセルアレイに対する消去動作時の印加電圧を示す波形図である。
以下に実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置１のメモリセルアレイ２の構成を模式的に示す斜視図である。半導体記憶装置１は、３次元配置されたメモリセルを含むＮＡＮＤ型不揮発性記憶装置である。
以下の説明では、半導体基板ＳＵＢの表面に平行な平面内で互いに直交する方向をＸ方向及びＹ方向とし、より具体的には、Ｘ方向はワード線ＷＬの延びる方向とし、Ｙ方向はビット線ＢＬの延びる方向とする。Ｚ方向は、半導体基板ＳＵＢに直交する方向とする。このため、Ｚ方向は、Ｘ方向及びＹ方向と直交する。
図１に示すように、半導体記憶装置１には、選択ゲートＳＧＳと、ワード線ＷＬと、選択ゲートＳＧＤとが含まれる。選択ゲートＳＧＳは、層間絶縁膜７を介して半導体基板ＳＵＢの上に積層される。図１の例では、選択ゲートＳＧＳは３層設けられる。ワード線ＷＬは、最上層の選択ゲートＳＧＳの上に層間絶縁膜７を介して積層される。図１の例では、ワード線ＷＬは８層設けられる。同じ層に含まれ分割された複数の選択ゲートを意味する。図１の例では、Ｙ方向に分割された選択ゲートＳＧＤ０とＳＧＤ１が示されている。選択ゲートＳＧＤは、最上層のワード線ＷＬの上に層間絶縁膜７を介して積層される。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、それぞれＸ方向及びＹ方向に延びる板状である。
図１の例では、選択ゲートＳＧＤ、ワード線ＷＬ、及び選択ゲートＳＧＳは、スリットＳＴによりＹ方向に分断され絶縁される。スリットＳＴは、半導体基板ＳＵＢに設けられ、Ｘ方向及びＺ方向に延在する。
選択ゲートＳＧＤは、例えば、絶縁層８３によりＹ方向に分断される。絶縁層８３は、ワード線ＷＬの上方（＋Ｚ側）に設けられ、Ｙ方向及びＺ方向に延在する。このため、ワード線ＷＬ上には、選択ゲートＳＧＤ０と選択ゲートＳＧＤ１とがＹ方向に並んで配置される。図１の例では、選択ゲートＳＧＤ０およびＳＧＤ１は、それぞれ、３層設けられる。
半導体基板ＳＵＢは、例えば、シリコン基板である。選択ゲートＳＧＳ、ワード線ＷＬ、選択ゲートＳＧＤは、例えば、タングステン（Ｗ）を含む金属層である。層間絶縁膜７および絶縁層８３は、例えば、酸化シリコンを含む絶縁体である。
半導体記憶装置１は、複数の柱状体４をさらに備える。柱状体４は、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤを貫いて、その積層方向であるＺ方向に延びる。半導体記憶装置１は、選択ゲートＳＧＤの上方に設けられた複数のビット線ＢＬと、ソース線ＳＬと、をさらに備える。
柱状体４は、それぞれコンタクトプラグ３１を介してビット線ＢＬに電気的に接続される。例えば、選択ゲートＳＧＤ０を共有する柱状体４のうちの１つと、選択ゲートＳＧＤ１を共有する柱状体４のうちの１つは、１つのビット線ＢＬに電気的に接続される。
なお、図１では、図示の簡略化のために、選択ゲートＳＧＤとビット線ＢＬとの間に設けられる層間絶縁膜を省略している。また、第１の実施形態では、選択ゲートＳＧＤとして隣り合うスリットＳＴの間に４つの選択ゲートが設けられる。このため、図１における選択ゲートＳＧＤＡの−Ｘ側には、絶縁層８３を介して選択ゲートＳＧＤ３と選択ゲートＳＧＤ４とがさらに配置されてもよい。
半導体記憶装置１のように３次元的構造を有する半導体記憶装置（メモリ）の場合、ワード線ＷＬと柱状体４とが交差する部分がメモリセルとして機能するように構成され、複数のメモリセルが３次元的に配列されたメモリセルアレイ２が構成される。また、選択ゲートＳＧＳと柱状体４とが交差する部分がソース側の選択ゲートとして機能し、選択ゲートＳＧＤ０，ＳＧＤ１と柱状体４とが交差する部分がドレイン側の選択ゲートとする。半導体記憶装置１では、積層体におけるワード線ＷＬの積層数を増やすことによって、より微細なパターニング技術を利用しなくても、記憶容量を増加することが可能である。
図２は、半導体記憶装置１の構成を示すブロック図である。
図２に示すように、半導体記憶装置１は、メモリセルアレイ２、周辺回路１０、及びインタフェース２０ソース線を有している。周辺回路１０は、ＷＬ駆動回路１１、ＳＧＳ駆動回路１２、ＳＧＤ駆動回路１３、ＳＬ駆動回路１４、及びセンスアンプ回路１５を含む。
ＷＬ駆動回路１１は、ワード線ＷＬへの印加電圧を制御する回路であり、ＳＧＳ駆動回路１２は、選択ゲートＳＧＳに印加する電圧を制御する回路である。ＳＧＤ駆動回路１３は、選択ゲートＳＧＤに印加する電圧を制御する回路であり、ＳＬ駆動回路１４は、ソース線ＳＬに印加する電圧を制御する回路である。センスアンプ回路１５は、選択されたメモリセルからの信号に応じて読み出したデータを判定する回路である。
周辺回路１０は、インタフェース２０経由で外部（例えば、半導体記憶装置１が適用されるメモリシステムのメモリコントローラ）から入力された指示に基づいて、半導体記憶装置１の動作を制御する。例えば、周辺回路１０は、書き込み指示を受けた場合、書き込みが指示されたアドレスのメモリセルをＳＧＳ駆動回路１２、ＳＧＤ駆動回路１３、及びＷＬ駆動回路１１により選択し、Ｖｐｇｍ管理情報を参照しながら、選択メモリセルにデータに応じた電圧を印加して書き込む。また、周辺回路１０は、読み出し指示を受けた場合、メモリセルアレイ２における指示されたアドレスのメモリセルからの信号に応じて読み出したデータをセンスアンプ回路１５で判定し、そのデータをインタフェース２０経由で外部（メモリコントローラ）へ出力する。
次に、メモリセルアレイ２の構成について図３を用いて説明する。図３は、メモリセルアレイ２の回路構成を示す回路図である。
メモリセルアレイ２は、各々が複数のメモリセルトランジスタＭＴの集合である複数のブロックＢＬＫを有する。各ブロックＢＬＫは、ワード線およびビット線に関連付けられたメモリセルトランジスタＭＴの集合である複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を有する。各ストリングユニットＳＵ０〜ＳＵ３は、メモリセルトランジスタＭＴが直列接続された複数のメモリストリングＭＳＴを有する。なお、ストリングユニットＳＵ０〜ＳＵ３内のメモリストリングＭＳＴの数は任意である。
複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３は、複数の選択ゲートＳＧＤ０，ＳＧＤ１，ＳＧＤ３，ＳＧＤ４に対応しているとともに選択ゲートＳＧＳを共有しており、ブロックＢＬＫ０における複数の駆動単位として機能する。各ストリングユニットＳＵは、その対応する選択ゲートＳＧＤと選択ゲートＳＧＳとで駆動され得る。また、各ストリングユニットＳＵは、複数のメモリストリングＭＳＴを含む。
各メモリストリングＭＳＴは、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）および選択トランジスタＳＤＴ，ＳＳＴを含んでいる。メモリセルトランジスタＭＴは、コントロールゲートと電荷蓄積層とを有し、データを不揮発に保持する。そして６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）は、選択トランジスタＳＤＴのソースと選択トランジスタＳＳＴのドレインとの間に直列接続されている。なお、メモリストリングＭＳＴ内のメモリセルトランジスタＭＴの個数は６４個に限定されない。
各ストリングユニットＳＵ０〜ＳＵ３における選択トランジスタＳＤＴのゲートは、それぞれ選択ゲートＳＧＤに接続される。これに対して各ストリングユニットＳＵにおける選択トランジスタＳＳＴのゲートは、例えば選択ゲートＳＧＳに共通接続される。
各ストリングユニットＳＵ内にある各メモリストリングＭＳＴの選択トランジスタＳＤＴのドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬｋ（ｋは任意の２以上の整数）に接続される。また、ビット線ＢＬ０〜ＢＬｋは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのメモリストリングＭＳＴを共通に接続する。更に、各選択トランジスタＳＳＴのソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、異なるビット線ＢＬ０〜ＢＬｋに接続され、且つ同一の選択ゲートＳＧＤに接続されたメモリストリングＭＳＴの集合である。また各ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵ０〜ＳＵ３の集合である。そしてメモリセルアレイ２は、ビット線ＢＬ０〜ＢＬｋを共通にする複数のブロックＢＬＫの集合である。
なお、ワード線ＷＬを共有するメモリセルトランジスタＭＴの群を「メモリセルグループＭＣＧ」と呼ぶことにすると、メモリセルグループＭＣＧは、ワード線ＷＬを介して一括して所定の電圧（例えば、書き込み電圧、読み出し電圧）を印加可能なメモリセルの集合の最小単位である。
次に、メモリセルアレイ２の具体的な構成について図４〜図６を用いて説明する。図４は、第１の実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ２の詳細を示すＸＹ平面図である。図５は、第１の実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ２の詳細を示すＺＸ断面図である。図６は、第１の実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ２の構成を示すＸＹ平面図である。
メモリセルアレイ２は、図４及び図５に示すように、半導体基板ＳＵＢの＋Ｚ側において、柱状体４がＸＹ方向に２次元的に配列されるとともに、複数層のワード線ＷＬが柱状体４で貫通されて３次元的なメモリセルの配列として構成される。
図４に示すように、ＸＹ平面視において、複数の柱状体４は、例えば、１６列（１６レーン）を構成するように配されている。各列（各レーン）は、Ｘ方向に沿って延びている。１６列におけるＹ方向に近接する列（レーン）は、柱状体４の配置位置がＸ方向における配置ピッチの略半分で互いにシフトしている。ＸＹ平面視において、複数の柱状体４は、千鳥状に配列されていると見なすこともできる。各柱状体４は、Ｚ方向に配置された複数のメモリトランジスタＭＴ０〜ＭＴ６３に対応している。すなわち、複数の柱状体４のＸＹ方向の配列と各柱状体４に対応したメモリトランジスタＭＴのＺ方向の配列とにより、複数のメモリトランジスタＭＴの３次元的な配列と複数の選択トランジスタＳＤＴの配列とが構成される。
３次元的に配列された複数のメモリトランジスタＭＴのうち略同じＺ座標で１６列（１６レーン）を構成する複数のメモリトランジスタＭＴは、例えばワード線ＷＬ６３としての導電層６を共有し、周辺回路１０から同じ制御電圧（書き込み電圧）が供給され得る。
また、複数の選択トランジスタＳＤＴは、複数のメモリトランジスタＭＴ０〜ＭＴ６３の＋Ｚ側に配され、４列（４レーン）単位でグループ化される。すなわち、選択ゲートＳＧＤとしての各導電層は、ＸＺ方向に延びた略板状（略フィン形状）の絶縁膜（第２分断膜）８３で複数の駆動電極膜６１〜６４に分割（分断）されている。２次元的に又は３次元的に配列された複数の選択トランジスタＳＤＴのうち略同じＺ座標の４列（４レーン）の選択トランジスタＳＤＴは、例えば選択ゲートＳＧＤとしての駆動電極膜を共有し、周辺回路１０から同じ制御電圧（駆動電圧）が供給される。
これに応じて、複数のメモリトランジスタＭＴの配列は、４列（４レーン）単位でストリングユニットＳＵ０〜ＳＵ３としてグループ化される。すなわち、各ストリングユニットＳＵ０〜ＳＵ３は、ブロックＢＬＫ０における駆動電極膜６１〜６４による被駆動単位として機能する。すなわち、各ストリングユニットＳＵ０〜ＳＵ３は、４列（４レーン）の選択トランジスタＳＤＴと４列（４レーン）のメモリトランジスタＭＴ０〜ＭＴ６３と４列（４レーン）の選択トランジスタＳＳＴとを含む（図３参照）。
メモリセルアレイ２における複数のストリングユニットＳＵ０〜ＳＵ３のうち、スリットＳＴからの距離が近いストリングユニットＳＵ０，ＳＵ３を外側のストリングユニットＳＵ０，ＳＵ３と呼び、スリットＳＴからの距離が遠いストリングユニットＳＵ１，ＳＵ２を内側のストリングユニットＳＵ１，ＳＵ２と呼ぶことにする。外側のストリングユニットＳＵ０，ＳＵ３は、スリットＳＴに接するストリングユニットとみなすこともでき、内側のストリングユニットＳＵ１，ＳＵ２は、スリットＳＴに接しないストリングユニットとみなすこともできる。なお、外側のストリングユニットＳＵ０，ＳＵ３を含む領域を外側領域ＲＧ＿ｏｕｔｅｒと呼び、内側のストリングユニットＳＵ１，ＳＵ２を含む領域を内側領域ＲＧ＿ｉｎｎｅｒと呼んでもよい。
メモリセルアレイ２では、導電層６と絶縁層７とが交互に繰り返し積層され、さらに駆動電極膜６１〜６４と絶縁層７とが交互に繰り返し積層されている。各導電層６は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各絶縁層７は、絶縁物（例えば、シリコン酸化物などの半導体酸化物）を主成分とする材料で形成され得る。導電層６は、ワード線ＷＬとして機能する。駆動電極膜６１〜６４は、それぞれ、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。駆動電極膜６１は、選択ゲートＳＧＤ０として機能し、駆動電極膜６２は、選択ゲートＳＧＤ１として機能し、駆動電極膜６３は、選択ゲートＳＧＤ２として機能し、駆動電極膜６４は、選択ゲートＳＧＤとして機能する。
また、メモリセルアレイ２において、柱状部４は、コア絶縁膜４１、半導体チャネル４２、及び絶縁膜４３を含む。コア絶縁膜４１は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。半導体チャネル４２は、コア絶縁膜４１を外側から囲むように配され柱状体４の中心軸に沿って延びた略円筒状の形状を含む。
半導体チャネル４２は、メモリストリングＭＳにおけるチャネル領域（アクティブ領域）を含み、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成することができる。
絶縁膜４３は、駆動電極膜６１〜６４又は導電層６（ワード線ＷＬ）と半導体チャネル４２との間に配され、平面視において半導体チャネル４２を囲っている。絶縁膜４３は、半導体チャネル４２の側面を覆っている。絶縁膜４３は、導電層６（ワード線ＷＬ）と半導体チャネル４２との間に配される部分において、電荷蓄積能力を有するように構成される。絶縁膜４３は、図６に示すように、半導体チャネル４２側から順に、トンネル絶縁膜４３１／電荷蓄積膜４３２／ブロック絶縁膜４３３の３層構造で構成され得る。トンネル絶縁膜４３１は、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。電荷蓄積膜４３２は、窒化物（例えば、シリコン窒化物）を主成分とする材料で形成され得る。ブロック絶縁膜４３３は、酸化物（例えば、シリコン酸化物、金属酸化物またはそれらの積層）を主成分とする材料で形成され得る。すなわち、絶縁膜４３は、導電層６（ワード線ＷＬ）と半導体チャネル４２との間に配される部分において、電荷蓄積膜が１対の絶縁膜（トンネル絶縁膜、ブロック絶縁膜）で挟まれたＯＮＯ型の３層構造を有していてもよい。また、絶縁膜４３は、駆動電極膜６１〜６４と半導体チャネル４２との間に配される部分において、ゲート絶縁膜の単層構造で構成されていてもよい。ゲート絶縁膜は、酸化物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
また、メモリセルアレイ２は、柱状構造物（ティアとも呼ぶ）が半導体膜４４を介して複数積層されて柱状体４が構成されることがある。図５では、柱状体４が２ティアで構成される場合が例示されている。半導体膜４４は、上下のティアの半導体チャネル４２にそれぞれ電気的に接続されている。メモリセルアレイ２は、２ティアに対応してＺ方向に分割された領域ＵＲ，ＬＲを有する。領域ＵＲは、上側ティアに対応した領域であり、領域ＬＲは、下側ティアに対応した領域である。領域ＵＲは、領域ＬＲの＋Ｚ側の領域である。なお、選択トランジスタＳＤＴに対応する領域を領域ＳＧＤＲと呼び、選択トランジスタＳＳＴに対応する領域を領域ＳＧＳＲと呼ぶことにすると、領域ＳＧＤＲは、領域ＵＲの＋Ｚ側に配され、領域ＳＧＳＲは、領域ＬＲの−Ｚ側に配される。
領域ＵＲは、Ｚ方向に所定数（例えば、２つ）にさらに分割されてもよく、領域ＵＵＲと領域ＵＬＲとに分割され得る。領域ＵＵＲは、領域ＵＬＲの＋Ｚ側の領域である。領域ＬＲは、Ｚ方向に所定数（例えば、２つ）にさらに分割されてもよく、領域ＬＵＲと領域ＬＬＲとに分割され得る。領域ＬＵＲは、領域ＬＬＲの＋Ｚ側の領域である。すなわち、各ストリングユニットＳＵ０〜ＳＵ３内では、基板ＳＢからの高さが高くなる順に、領域ＬＬＲ、領域ＬＵＲ、領域ＵＬＲ、領域ＵＵＲが配されている。領域ＬＬＲは、ワード線ＷＬ０〜ＷＬ１５に対応するとともに、メモリセルＭＴ０〜ＭＴ１５に対応する。領域ＬＵＲは、ワード線ＷＬ１６〜ＷＬ３０に対応するとともに、メモリセルＭＴ１６〜ＭＴ３０に対応する。領域ＵＬＲは、ワード線ＷＬ３１〜ＷＬ４５に対応するとともに、メモリセルＭＴ３１〜ＭＴ４５に対応する。領域ＵＵＲは、ワード線ＷＬ４６〜ＷＬ６１に対応するとともに、メモリセルＭＴ４６〜ＭＴ６１に対応する。
各メモリセルＭＴへの書き込み処理は、書き込み電圧を増加させながらベリファイＯＫとなるまで書き込み動作とベリファイ動作とが交互に繰り返されるＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）方式で行われ得る（図１０参照）。この書き込み処理では、書き込み開始電圧の値に応じて書き込み時のループ回数が変わり、それに応じて書き込み時間ＷＴが変わり得る。メモリセルアレイ２における各メモリセルＭＴの間で書き込み時間ＷＴのばらつきを低減するためには、メモリセルＭＴごとにその書き込みやすさに応じて書き込み開始電圧を変えることが有効である。
そのような観点から、メモリセルアレイ２のＲＯＭ領域に格納されたＶｐｇｍ管理情報２ｂ１は、図７に示すように、ワード線ＷＬの単位で区分可能なメモリセルＭＴの大まかな物理位置と書き込み開始電圧の設定値Ｖｗｓとが対応付けられた設定情報を含む。図７は、書き込み開始電圧の設定値Ｖｗｓを示す図である。図７に示す設定情報では、ワード線ＷＬの単位で区分可能なメモリセルＭＴの大まかな物理位置として、ブロックの識別情報（例えば、ブロック番号）と領域の識別情報（例えば、Ｚ方向に分割された領域ＬＬＲ、領域ＬＵＲ、領域ＵＬＲ、領域ＵＵＲのいずれであるかを示す情報）とを含み、書き込み開始電圧の設定値Ｖｗｓとして、その物理位置に対応した設定値を含む。図７に示す設定情報を参照することで、メモリセルＭＴの大まかな物理位置に対応した書き込み開始電圧の設定値Ｖｗｓを把握することができる。例えば、ブロックＢＬＫ０の領域ＵＵＲに属するメモリセルＭＴに対する書き込み開始電圧の設定値がＶｗｓ＝Ｖｗｓ１であることを把握できる。
一方、プロセス上の理由（犠牲膜をウェットエッチングで除去される際に図５に示す絶縁膜４３がエッチャントに晒される実質的な時間が外側のストリングユニットより内側のストリングユニットで短いこと）により、図４に示す外側のストリングユニットＳＵ０，ＳＵ３に比べて、内側のストリングユニットＳＵ１，ＳＵ２は、絶縁膜４３の膜厚が相対的に厚くなる。これにより、外側のストリングユニットＳＵ０，ＳＵ３に比べて、内側のストリングユニットＳＵ１，ＳＵ２は、同じ書き込み電圧が印加された時に情報が書き込まれにくくなる。
それに対して、メモリセルアレイ２のＲＯＭ領域に格納された補正情報２ｂ２は、図８に示すように、メモリセルＭＴのＹ位置と書き込み開始電圧の補正値ΔＶｗｓとが対応付けられた補正情報を含む。例えば、図８に示す補正情報は、メモリセルＭＴのＹ位置、すなわちメモリセルＭＴの属するストリングユニットを示す情報として、ストリングユニット識別情報（例えば、Ｙ方向に配列されたストリングユニットＳＵ０、ストリングユニットＳＵ１、ストリングユニットＳＵ２、ストリングユニットＳＵ３のいずれであるかを示す情報）を含む。補正情報は、メモリセルＭＴのＺ位置、すなわちメモリセルＭＴの属する領域を示す情報として、領域識別情報（例えば、Ｚ方向に配置された領域ＵＵＲ、領域ＵＬＲ、領域ＬＵＲ、領域ＬＬＲのいずれであるかを示す情報）を含む。補正情報は、書き込み開始電圧の補正値ΔＶｗｓとして、そのメモリセルＭＴの属するストリングユニット及び領域に対応した補正値を含む。この補正情報を参照することで、メモリセルＭＴのＹ位置（メモリセルＭＴの属するメモリストリングがＳＵ０〜ＳＵ３のいずれであるのか）に対応した書き込み開始電圧の補正値ΔＶｗｓを把握することができる。
例えば、図８に示す補正情報を異なるＹ位置について参照すると、外側のストリングユニットＳＵ０及び領域ＵＵＲに属するメモリセルＭＴに対する書き込み開始電圧Ｖｗｓの補正値がΔＶｗｓ＝０であることを把握でき、内側のストリングユニットＳＵ１及び領域ＵＵＲに属するメモリセルＭＴに対する書き込み開始電圧Ｖｗｓの補正値がΔＶｗｓ＝α１（＞０）であることを把握できる。
すなわち、図８に示す補正情報を用いた制御を行うことで、書き込み開始時の外側のストリングユニットＳＵ０，ＳＵ３に対する補正値ΔＶｗｓに比べて、書き込み開始時の内側のストリングユニットＳＵ１，ＳＵ２に対する補正値ΔＶｗｓをより高くすることができる。
また、プロセス上の理由（犠牲膜をウェットエッチングで除去される際に絶縁膜４３がエッチャントに晒される実質的な時間の外側及び内側間の時間差が上側の領域より下側の領域で短いこと）により、積層体ＬＭＢにおける上側の領域ＵＲに比べて、下側の領域ＬＲは、絶縁膜４３の外側ストリングユニット及び内側ストリングユニット間の膜厚差が相対的に小さくなる。
さらに細かく見ると、領域ＵＲ内における上側の領域ＵＵＲに比べて、下側の領域ＵＬＲは、絶縁膜４３の外側ストリングユニット及び内側ストリングユニット間の膜厚差が相対的に小さくなる。
同様に、領域ＬＲ内における上側の領域ＬＵＲに比べて、下側の領域ＬＬＲは、絶縁膜４３の外側ストリングユニット及び内側ストリングユニット間の膜厚差が相対的に小さくなる。
それに対して、メモリセルアレイ２のＲＯＭ領域に格納された補正情報２ｂ２は、図８に示すように、メモリセルＭＴのＺ位置と書き込み開始電圧の補正値ΔＶｗｓとが対応付けられた補正情報を含む。この補正情報を参照することで、メモリセルＭＴのＺ位置（メモリセルＭＴの属する領域がＺ方向に配置された領域ＵＵＲ〜ＬＬＲのいずれであるのか）に対応した書き込み開始電圧の補正値ΔＶｗｓを把握することができる。
例えば、図８に示す補正情報を異なるＺ位置について参照すると、内側のストリングユニットＳＵ１及び領域ＵＵＲに属するメモリセルＭＴに対する書き込み開始電圧Ｖｗｓの補正値がΔＶｗｓ＝α１であることを把握できる。内側のストリングユニットＳＵ１及び領域ＵＬＲに属するメモリセルＭＴに対する書き込み開始電圧Ｖｗｓの補正値がΔＶｗｓ＝α２（＜α１）であることを把握できる。内側のストリングユニットＳＵ１及び領域ＬＵＲに属するメモリセルＭＴに対する書き込み開始電圧Ｖｗｓの補正値がΔＶｗｓ＝α３（＜α２）であることを把握できる。内側のストリングユニットＳＵ１及び領域ＬＵＲに属するメモリセルＭＴに対する書き込み開始電圧Ｖｗｓの補正値がΔＶｗｓ＝α４（＜α３）であることを把握できる。
すなわち、図８に示す補正情報を用いた制御を行うことで、書き込み開始時の上側の領域に対する補正値ΔＶｗｓに比べて、書き込み開始時の下側の領域に対する補正値ΔＶｗｓをより小さくすることができる。
周辺回路１０は、図８に示すような補正値ΔＶｗｓを用いて、書き込み開始電圧の補正を行い得る。書き込み開始電圧の設定値をＶｗｓとし、補正値をΔＶｗｓとすると、周辺回路１０は、書き込み開始時にメモリセルＭＴに次の数式１で示される書き込み電圧Ｖｐｇｍを印加する。
Ｖｐｇｍ＝Ｖｗｓ＋ΔＶｗｓ・・・数式１
例えば、領域ＵＵＲに属し且つ外側のストリングユニットＳＵ０，ＳＵ３に属するメモリセルＭＴに対する書き込み指示を外部（メモリコントローラ）から受けると、周辺回路１０は、図７に示す設定情報を参照して、書き込み開始電圧の設定値Ｖｗｓ＝Ｖｗｓ１を特定し、図８に示す補正情報を参照して、書き込み開始電圧の補正値ΔＶｗｓ＝０を特定する。周辺回路１０は、数式１により書き込み電圧Ｖｐｇｍ＝Ｖｗｓ１を求めてＷＬ駆動回路１１へ通知する。
そして、図９（ａ）に示すように、ＳＧＤ駆動回路１３は、駆動電極膜６１に選択電位ＶＳＬを有する駆動電圧ＶＳＧＤ０を印加し、駆動電極膜６２，６３，６４に非選択電位ＶＵＳを有する駆動電圧ＶＳＧＤ１，ＶＳＧＤ２，ＶＳＧＤ３をそれぞれ印加する。図９は、第１の実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ２に対する書き込み処理について説明するための図である。これにより、外側のストリングユニットＳＵ０の選択トランジスタＳＤＴがオンして各半導体チャネル４２の電位が選択電位ＶＳＬに応じた電位に設定されるとともに、内側のストリングユニットＳＵ１，ＳＵ２及び外側のストリングユニットＳＵ３の選択トランジスタＳＤＴがオフして各半導体チャネル４２がフローティング状態になる。
それとともに、図９（ｂ）に示すように、ＷＬ駆動回路１１は、書き込み指示で指示されたアドレスに応じたワード線ＷＬ（例えば、ワード線ＷＬ６３）としての導電層６に、書き込み電圧Ｖｐｇｍ＝Ｖｗｓ１を印加する。図９（ａ）及び図９（ｂ）は、それぞれ、外側のストリングユニットＳＵ０に対する書き込み処理時の印加電圧を示す図であり、アクティブな制御ラインを実線で示し、ノンアクティブな制御ラインを破線で示している。メモリセルアレイ２におけるワード線ＷＬ６３に対応する領域は、領域ＵＵＲである（図５参照）。これにより、領域ＵＵＲに属し且つ外側のストリングユニットＳＵ０に属するメモリセルＭＴに対して、書き込み開始時に書き込み電圧Ｖｐｇｍ＝Ｖｗｓ１が印加される。そして、周辺回路１０は、書き込み電圧をステップ幅ΔＶ０で増加させながらＷＬ駆動回路１１による書き込み動作とセンスアンプ回路１５によるベリファイ動作とをベリファイＯＫとなるまで交互に繰り返す。これにより、図１０に実線で示すように、領域ＵＵＲに属し且つ外側のストリングユニットＳＵ０に属するメモリセルＭＴに対する書き込み処理が書き込み時間ＷＴ１で完了し得る。図１０は、第１の実施形態に係る半導体記憶装置１に含まれるメモリセルアレイ２に対するステップアップ書き込み動作を説明するための図である。
このとき、非選択の内側のストリングユニットＳＵ１，ＳＵ２及び非選択の外側のストリングユニットＳＵ３では、フローティング状態になっている半導体チャネル４２とワード線ＷＬとしての導電層６とのカップリングにより、書き込み電圧の印加に応じて半導体チャネル４２の電位がブースト電位に上昇され得ることにより、メモリセルＭＴに情報が書き込まれない。
また、例えば、領域ＵＵＲに属し且つ内側のストリングユニットＳＵ１，ＳＵ２に属するメモリセルＭＴに対する書き込み指示を外部（メモリコントローラ）から受けると、周辺回路１０は、図７に示す設定情報を参照して、書き込み開始電圧の設定値Ｖｗｓ＝Ｖｗｓ１を特定し、図８に示す補正情報を参照して、書き込み開始電圧の補正値ΔＶｗｓ＝α１を特定する。周辺回路１０は、数式１により書き込み電圧Ｖｐｇｍ＝Ｖｗｓ１＋α１を求めてＷＬ駆動回路１１へ通知する。
そして、図９（ｃ）に示すように、ＳＧＤ駆動回路１３は、駆動電極膜６２，６３に選択電位ＶＳＬを有する駆動電圧ＶＳＧＤ１，ＶＳＧＤ２をそれぞれ印加し、駆動電極膜６１，６４に非選択電位ＶＵＳを有する駆動電圧ＶＳＧＤ０，ＶＳＧＤ３をそれぞれ印加する。これにより、内側のストリングユニットＳＵ１，ＳＵ２の選択トランジスタＳＤＴがオンして各半導体チャネル４２の電位が選択電位ＶＳＬに応じた電位に設定されるとともに、外側のストリングユニットＳＵ０，ＳＵ３の選択トランジスタＳＤＴがオフして各半導体チャネル４２がフローティング状態になる。
それとともに、図９（ｄ）に示すように、ＷＬ駆動回路１１は、書き込み指示で指示されたアドレスに応じたワード線ＷＬ（例えば、ワード線ＷＬ６３）としての導電層６に、書き込み電圧Ｖｐｇｍ＝Ｖｗｓ１＋α１を印加する。図９（ｃ）及び図９（ｄ）は、内側のストリングユニットＳＵ１に対する書き込み処理時の印加電圧を示す図である。メモリセルアレイ２におけるワード線ＷＬ６３に対応する領域は、領域ＵＵＲである（図５参照）。これにより、領域ＵＵＲに属し且つ内側のストリングユニットＳＵ１に属するメモリセルＭＴに対して、書き込み開始時に書き込み電圧Ｖｐｇｍ＝Ｖｗｓ１＋α１が印加される。そして、周辺回路１０は、書き込み電圧をステップ幅ΔＶ０で増加させながらＷＬ駆動回路１１による書き込み動作とセンスアンプ回路１６によるベリファイ動作とをベリファイＯＫとなるまで交互に繰り返す。これにより、図１０に波線で示すように、領域ＵＵＲに属し且つ内側のストリングユニットＳＵ１に属するメモリセルＭＴに対する書き込み処理が書き込み時間ＷＴ１’（≒ＷＴ１）で完了し得る。
このとき、非選択の外側のストリングユニットＳＵ０，ＳＵ３及び非選択の内側のストリングユニットＳＵ２では、フローティング状態になっている半導体チャネル４２とワード線ＷＬとしての導電層６とのカップリングにより、書き込み電圧の印加に応じて半導体チャネル４２の電位がブースト電位に上昇され得ることにより、メモリセルＭＴに情報が書き込まれない。
図１０に示されるように、書き込み開始時に外側のストリングユニットＳＵ０，ＳＵ３のメモリセルＭＴに対して印加される書き込み電圧Ｖｐｇｍに比べて、書き込み開始時に内側のストリングユニットＳＵ１，ＳＵ２のメモリセルＭＴに対して印加される書き込み電圧Ｖｐｇｍをより高くすることで、書き込み処理時におけるループ回数を外側のストリングユニットＳＵ０，ＳＵ３と内側のストリングユニットＳＵ１，ＳＵ２とで均等にすることができ、互いに書き込み時間ＷＴを略一致させることができる。
以上のように、第１の実施形態では、半導体記憶装置１において、周辺回路１０は、メモリセルアレイ２における外側のストリングユニットＳＵ０，ＳＵ３のメモリセルＭＴに情報を書き込む時より内側のストリングユニットＳＵ１，ＳＵ２のメモリセルＭＴに情報を書き込む時により高い書き込み電圧Ｖｐｇｍを印加する。これにより、複数のメモリセルＭＴの間でその書き込み速度を書き込み速度が速いメモリセルに合わせることが可能になるため、半導体記憶装置１において全体として書き込み性能を向上できる。
例えば、メモリセルアレイ２におけるスリットＳＴに近い内側のストリングユニットＳＵ０，ＳＵ３に比べて、スリットＳＴから遠い外側のストリングユニットＳＵ１，ＳＵ２は、絶縁膜４３の膜厚が相対的に厚くなり、同じ書き込み電圧が印加された時に情報が書き込まれにくくなる。
それに対して、周辺回路１０は、外側のストリングユニットＳＵ０，ＳＵ３のメモリセルＭＴに情報を書き込む時より内側のストリングユニットＳＵ０，ＳＵ３のメモリセルＭＴに情報を書き込む時により高い書き込み電圧をＷＬ駆動回路１１から印加させる。これにより、複数のメモリセルＭＴの間で書き込み速度が速いメモリセルＭＴに合わせることが可能になり、半導体記憶装置１全体としての書き込み性能を向上できる。
なお、書き込み開始電圧の補正値は、多段階的に変えてもよい。例えば、第１の実施形態の変形例として、半導体記憶装置１では、図１１に示すように、ＸＹ平面視において、複数の柱状体４が、例えば、２０列（２０レーン）を構成するように配されていてもよい。図１１は、第１の実施形態に係る半導体記憶装置１の変形例に含まれるメモリセルアレイ２の詳細を示すＸＹ平面図である。２図１１に示すメモリセルアレイ２は、図４に示すストリングユニットＳＵ１とストリングユニットＳＵ２との間にストリングユニットＳＵ４を追加することで構成される。６５６５なお、外側のストリングユニットＳＵ０，ＳＵ３を含む領域を外側領域ＲＧ＿ｏｕｔｅｒと呼び、内側のストリングユニットＳＵ１，ＳＵ２を含む領域を内側領域ＲＧ＿ｉｎｎｅｒと呼び、最も内側のストリングユニットＳＵ４を含む領域を最内側領域ＲＧ＿ｍｏｓｔ＿ｉｎｎｅｒと呼んでもよい。
これに応じて、メモリセルアレイ２のＲＯＭ領域に格納された補正情報２ｂ２は、図１２に示すように、メモリセルＭＴのＹ位置と書き込み開始電圧の補正値ΔＶｗｓとが多段階的に対応付けられた補正情報を含み得る。この補正情報を異なるＹ位置について参照すると、メモリセルＭＴのＹ位置に対応した書き込み開始電圧の補正値ΔＶｗｓを把握することができる。例えば、外側ＳＵ０，ＳＵ３→内側ＳＵ１，ＳＵ２→最内側ＳＵ４とみていくと、書き込み開始電圧Ｖｗｓの補正値ΔＶｗｓが「０」→「α１（＞０）」→「β１（＞α１＞０）」と多段階的に高くなっていることが把握できる。
すなわち、図１２に示す補正情報２ｂ２を用いた制御を行うことで、書き込み開始時の外側のストリングユニットＳＵ０，ＳＵ３に対する補正値ΔＶｗｓに比べて、書き込み開始時の内側のストリングユニットＳＵ１，ＳＵ２に対する補正値ΔＶｗｓをより高くすることができる。また、図１２に示す補正情報を用いた制御を行うことで、書き込み開始時の内側のストリングユニットＳＵ１，ＳＵ２に対する補正値ΔＶｗｓに比べて、書き込み開始時の最も内側のストリングユニットＳＵ４に対する補正値ΔＶｗｓをより高くすることができる。
また、補正情報２ｂ２は、図１２に示すように、メモリセルＭＴのＺ位置（メモリセルＭＴの属する領域がＺ方向に配置された領域ＵＵＲ〜ＬＬＲのいずれであるのか）と書き込み開始電圧の補正値ΔＶｗｓとが対応付けられた補正情報を含む。この補正情報を異なるＺ位置について参照すると、例えば、最内側ＳＵ４について、領域ＵＵＲに属するメモリセルＭＴに対する書き込み開始電圧の補正値ΔＶｗｓ＝β１（＞０）であることを把握でき、領域ＵＬＲに属するメモリセルＭＴに対する書き込み開始電圧の補正値ΔＶｗｓ＝β２（＜β１，＞０）であることを把握でき、領域ＬＵＲに属するメモリセルＭＴに対する書き込み開始電圧の補正値ΔＶｗｓ＝β３（＜β２，＞０）であることを把握でき、領域ＬＬＲに属するメモリセルＭＴに対する書き込み開始電圧の補正値ΔＶｗｓ＝β４（＜β３，＞０）であることを把握できる。
すなわち、図１２に示す補正情報２ｂ２を用いた制御を行うことで、例えば、最も内側のストリングユニットＳＵ４について、書き込み開始時の上側の領域に対する補正値ΔＶｗｓに比べて、書き込み開始時の下側の領域に対する補正値ΔＶｗｓをより小さくすることができる。
また、本変形例では、図１３に示すように、メモリセルアレイ２において、駆動電極膜６２（選択ゲートＳＧＤ１）と駆動電極膜６３（選択ゲートＳＧＤ３）との間に駆動電極膜６５（選択ゲートＳＧＤ５）が追加されている。図１３は、第１の実施形態に係る半導体記憶装置１の変形例に含まれるメモリセルアレイ２に対する書き込み処理について説明するための図である。
例えば、（ワード線ＷＬ６３に対応する）領域ＵＵＲに属し且つ外側のストリングユニットＳＵ０に属するメモリセルＭＴに対する書き込み処理は、図１３（ａ）及び図１３（ｂ）に示すように、第１の実施形態における図９（ａ）及び図９（ｂ）で示す書き込み処理と同様に行われる。
また、例えば、（ワード線ＷＬ６３に対応する）領域ＵＵＲに属し且つ内側のストリングユニットＳＵ１に属するメモリセルＭＴに対する書き込み処理は、図１３（ｃ）及び図１３（ｄ）に示すように、第１の実施形態における図９（ｃ）及び図９（ｄ）で示す書き込み処理と同様に行われる。
また、例えば、領域ＵＵＲに属し且つ最も内側のストリングユニットＳＵ４に属するメモリセルＭＴに対する書き込み処理は、次のように行われる。書き込み指示を外部（メモリコントローラ）から受けると、周辺回路１０は、図７に示す設定情報を参照して、書き込み開始電圧の設定値Ｖｗｓ＝Ｖｗｓ１を特定し、図１２に示す補正情報を参照して、書き込み開始電圧の補正値ΔＶｗｓ＝β１を特定する。周辺回路１０は、数式１により書き込み電圧Ｖｐｇｍ＝Ｖｗｓ１＋β１を求めてＷＬ駆動回路１１へ通知する。
そして、図１３（ｅ）に示すように、ＳＧＤ駆動回路１３は、駆動電極膜６５に選択電位ＶＳＬを有する駆動電圧ＶＳＧＤ４を印加し、駆動電極膜６１，６２，６３，６４に非選択電位ＶＵＳを有する駆動電圧ＶＳＧＤ０，ＶＳＧＤ１，ＶＳＧＤ２，ＶＳＧＤ３をそれぞれ印加する。これにより、最も内側のストリングユニットＳＵ４の選択トランジスタＳＤＴがオンして各半導体チャネル４２の電位が選択電位ＶＳＬに応じた電位に設定されるとともに、外側のストリングユニットＳＵ０，ＳＵ３及び若干内側のストリングユニットＳＵ１，ＳＵ２の選択トランジスタＳＤＴがオフして各半導体チャネル４２がフローティング状態になる。
それとともに、図１３（ｆ）に示すように、ＷＬ駆動回路１１は、書き込み指示で指示されたアドレスに応じたワード線ＷＬ（例えば、ワード線ＷＬ６３）としての導電層６に、書き込み電圧Ｖｐｇｍ＝Ｖｗｓ１＋β１を印加する。図１３（ｅ）及び図１３（ｆ）は、最も内側のストリングユニットＳＵ４に対する書き込み処理時の印加電圧を示す図であり、アクティブな制御ラインを実線で示し、ノンアクティブな制御ラインを破線で示している。メモリセルアレイ２におけるワード線ＷＬ６３に対応する領域は、領域ＵＵＲである（図５参照）。これにより、領域ＵＵＲに属し且つ最も内側のストリングユニットＳＵ４に属するメモリセルＭＴに対して、書き込み開始時に書き込み電圧Ｖｐｇｍ＝Ｖｗｓ１＋β１が印加される。そして、周辺回路１０は、書き込み電圧をステップ幅ΔＶ０で増加させながらＷＬ駆動回路１１による書き込み動作とセンスアンプ回路１６によるベリファイ動作とをベリファイＯＫとなるまで交互に繰り返す。これにより、領域ＵＵＲに属し且つ最も内側のストリングユニットＳＵ４に属するメモリセルＭＴに対する書き込み処理が書き込み時間ＷＴ１（図１０参照）に略等しい時間で完了し得る。
このとき、非選択の外側のストリングユニットＳＵ０，ＳＵ３及び非選択の内側のストリングユニットＳＵ１，ＳＵ２では、フローティング状態になっている半導体チャネル４２とワード線ＷＬとしての導電層６とのカップリングにより、書き込み電圧の印加に応じて半導体チャネル４２の電位がブースト電位に上昇され得ることにより、メモリセルＭＴに情報が書き込まれない。
このように、書き込み開始時に外側のストリングユニットＳＵ０，ＳＵ３のメモリセルＭＴに対して印加される書き込み電圧Ｖｐｇｍに比べて、書き込み開始時に内側のストリングユニットＳＵ１，ＳＵ２のメモリセルＭＴに対して印加される書き込み電圧Ｖｐｇｍをより高くする。また、書き込み開始時に内側のストリングユニットＳＵ１，ＳＵ２のメモリセルＭＴに対して印加される書き込み電圧Ｖｐｇｍに比べて、書き込み開始時に最も内側のストリングユニットＳＵ４のメモリセルＭＴに対して印加される書き込み電圧Ｖｐｇｍをより高くする。これにより、書き込み処理時におけるループ回数を外側のストリングユニットＳＵ０，ＳＵ３と内側のストリングユニットＳＵ１，ＳＵ２と最も内側のストリングユニットＳＵ４とで互いに均等にすることができ、互いに書き込み時間を略一致させることができる。したがって、メモリセルアレイ２における複数のメモリセルＭＴの間でその書き込み速度を書き込み速度が速いメモリセルに合わせることが可能になるため、半導体記憶装置１の書き込み性能を全体として向上できる。
あるいは、半導体記憶装置１が半導体チップとして実装される場合、書き込み開始電圧の補正値は、半導体チップ内における位置（すなわち、基板ＳＢにおける位置）に応じて変えてもよい。例えば、プロセス上の理由（犠牲膜をウェットエッチングで除去される際に絶縁膜４３がエッチャントに晒される実質的な時間が半導体チップにおける＋Ｘ側の領域より−Ｘ側領域で短いことなど）により、半導体チップにおける＋Ｘ側の領域に比べて、−Ｘ側領域は、内側・外側のストリングユニット間における絶縁膜４３の膜厚差が相対的に小さくなり得る。
それに対して、メモリセルアレイ２のＲＯＭ領域に格納された補正情報２ｂ２は、図１４に示すように、半導体チップＣＨＰ１内におけるＸＹ位置と書き込み開始電圧の補正値ΔＶｗｓとが対応付けられた補正情報を含み得る。図１４は、第１の実施形態に係る半導体記憶装置を含む半導体チップ上における書き込み開始電圧の補正値の分布を示す図である。図１４に示す補正情報は、メモリセルＭＴのＸＹ位置として、半導体チップＣＨＰ１内の物理位置を示す情報（例えば、半導体チップＣＨＰ１内の座標を示す情報、又は周辺回路１０で管理された物理アドレスを示す情報など）を含み、書き込み開始電圧の補正値ΔＶｗｓとして、そのＸＹ位置に対応した補正値を含む。図１４では、補正値ΔＶｗｓの値を色の濃さ（線の密度）で示し、色が濃いほど補正値ΔＶｗｓの値が小さいことを示している。図１４に示す補正情報を参照することで、メモリセルＭＴの半導体チップＣＨＰ１内のＸＹ位置に対応した書き込み開始電圧の補正値ΔＶｗｓを把握することができる。
また、図１４に示す補正情報は、プレーンＰＬＮ０，ＰＬＮ１の物理位置がマッピングされていてもよく、さらに、各プレーンＰＬＮ０，ＰＬＮ１の各ブロックＢＬＫ０〜ＢＬＫｎの物理位置がマッピングされていてもよい。各プレーンＰＬＮ０，ＰＬＮ１は、メモリセルアレイ２が分割されて構成され、メモリセルアレイ２内で互いに並列にアクセスされることが可能なサブアレイである。各プレーンＰＬＮ０，ＰＬＮ１は、複数のブロックＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｎ（ｎは任意の２以上の整数）を有する。この場合、図１４に示す補正情報を参照することにより、各プレーンＰＬＮ０，ＰＬＮ１に対する書き込み開始電圧の補正値ΔＶｗｓを大まかに把握することができ、さらに、各ブロックＢＬＫ０〜ＢＬＫｎに対する書き込み開始電圧の補正値ΔＶｗｓを大まかに把握することができる。
すなわち、図１４に示す補正情報を用いた制御を行うことで、内側のストリングユニットの補正値ΔＶｗｓを、半導体チップ内の領域ごとに制御でき、例えば半導体チップにおける＋Ｘ側の領域より−Ｘ側領域でより小さくすることができる。
あるいは、半導体記憶装置が半導体ウェハとして実装される場合、書き込み開始電圧の補正値は、半導体ウェハ内におけるメモリセルＭＴの位置（すなわち、基板ＳＢにおけるメモリセルＭＴの位置）に応じて変えてもよい。例えば、プロセス上の理由（犠牲膜をウェットエッチングで除去される際に絶縁膜４３がエッチャントに晒される実質的な時間が半導体ウェハにおける中心側の領域より周辺側領域で短いことなど）により、半導体ウェハにおける中心側の領域に比べて、周辺側領域は、内側・外側のストリングユニット間における絶縁膜４３の膜厚差が相対的に小さくなり得る。
それに対して、半導体ウェハ内の位置に応じた補正情報を用いた制御を行うことで、内側のストリングユニットの補正値ΔＶｗｓを、半導体ウェハ内の領域ごとに制御でき、例えば半導体ウェハにおける中心側の領域より周辺側領域でより小さくすることができる。
（第２の実施形態）
次に、第２の実施形態にかかる半導体記憶装置について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
第１の実施形態では、３次元メモリにおける列（レーン）数の増加に伴う外側のレーンと内側のレーンとの間で生じ得る書き込み性能の差の増加に対して、書き込み電圧を工夫することで、書き込み性能の向上を図っている。
第２の実施形態では、３次元メモリにおける列（レーン）数の増加に伴う外側のレーンと内側のレーンとの間で生じ得る書き込み性能の差の増加に対して、書き込み動作の順番を工夫することで、書き込み性能の向上を図る。
例えば、メモリセルアレイ２におけるスリットＳＴに近いストリングユニットＳＵは、スリットＳＴから遠いストリングユニットＳＵに比べて、絶縁膜４３の膜厚が相対的に薄くなっており、プログラムディスターブを受けやすい。プログラムディスターブとは、書き込み処理時に発生するストレスによりメモリセルの書き込み状態が不良となる現象である。
また、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３は、駆動電極膜６１〜６４が互いに分離されている（図９（ａ）参照）が、ワード線ＷＬとしての導電層６を共有している（図９（ｂ）参照）。このため、各ストリングユニットＳＵは、他のストリングユニットＳＵの書き込み動作時に、非選択であってもワード線ＷＬ（導電層６）からの電圧印加の影響を受け得る。すなわち、メモリセルアレイ２におけるスリットＳＴに近いストリングユニットＳＵ（外側のストリングユニットＳＵ）は、スリットＳＴから遠いストリングユニットＳＵ（内側のストリングユニットＳＵ）に比べて、非選択の状態におけるワード線ＷＬ（導電層６）からの電圧印加により、プログラムディスターブを受けやすい。
そこで、第２の実施形態では、半導体記憶装置において、外側のストリングユニットＳＵの書き込み動作を内側のストリングユニットＳＵの書き込み動作より後に行うことで、外側のストリングユニットＳＵに対するプログラムディスターブの緩和を図る。
例えば、図４に示すブロックＢＬＫにおける物理アドレスがストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３の順番に割り振られているとする。半導体記憶装置１を制御するメモリコントローラ（図示せず）は、ホスト（図示せず）から、シーケンシャルな論理アドレスを含むシーケンシャルライトコマンドを受信すると、論理アドレスを物理アドレスに変換し、シーケンシャルな物理アドレスを含む書き込み指示を半導体記憶装置１に対して発行する。半導体記憶装置１において、周辺回路１０は、ブロックＢＬＫ０に対するシーケンシャルな物理アドレスを含む書き込み指示を受けた場合、通常、図１５（ａ）に示すように、物理アドレスの順番にデータを書き込むように、書き込み順を制御する。これに応じて、ＷＬ駆動回路１１は、ストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を順番に選択状態にして書き込み動作を行う（すなわち、Ｓ１，Ｓ２，Ｓ３，Ｓ４を順番に行う）。
それに対して、第２の実施形態では、シーケンシャルな物理アドレスを含む書き込み指示を受けた場合、周辺回路１０は、データの書き込み動作の順番を物理アドレスの順番から（ストリングユニット単位で）変更する。周辺回路１０は、図１５（ｂ）に示すように、内側のストリングユニットＳＵ２，ＳＵ３の書き込み処理（Ｓ１１，Ｓ１２）を行った後に、外側のストリングユニットＳＵ０，ＳＵ３の書き込み処理（Ｓ１３，Ｓ１４）を行うように、書き込み順を制御する。図１５は、第２の実施形態に係る半導体記憶装置に含まれるメモリセルアレイに対する書き込み処理を説明するためのフローチャートである。すなわち、周辺回路１０は、Ｓ１１の処理、Ｓ１２の処理を順次に行い、その後、Ｓ１３の処理、Ｓ１４の処理を順次に行うように、書き込み順を制御する。これにより、Ｓ１１，Ｓ１２の処理において外側のストリングユニットＳＵ０，ＳＵ３がプログラムディスターブを受けないようにすることができ、外側のストリングユニットＳＵ０，ＳＵ３のプログラムディスターブを緩和できる。
なお、周辺回路１０は、固定的に書き込み順の制御を行ってもよい。例えば、出荷前において、図１５（ｂ）に示す書き込み順の制御情報をメモリセルアレイ２のＲＯＭ領域に格納しておく。周辺回路１０は、半導体記憶装置１の起動時等の初期設定の期間において、ＲＯＭ領域に格納された書き込み順の制御情報を読み出してステートマシンに設定する。周辺回路１０は、ステートマシンを用いて、書き込み順の制御を行う。例えば、周辺回路１０は、ブロックＢＬＫ０に対するシーケンシャルな物理アドレスを含む書き込み指示を受けた場合、図１５（ｂ）に示す書き込み順の制御を行う。ＷＬ駆動回路１１は、ステートマシンによる書き込み順の制御のもと、図１５（ｂ）に示す書き込み順で各ストリングユニットに書き込み動作を行う。また、書き込み順の制御は、ブロックごとに異ならせてもよく、書き込み順の制御情報は、ブロックの物理位置と書き込み順の情報とが対応付けられていてもよい。
以上のように、第２の実施形態では、半導体記憶装置１において、外側のストリングユニットＳＵ０，ＳＵ３の書き込み動作を内側のストリングユニットＳＵ２，ＳＵ３の書き込み動作より後に行う。これにより、外側のストリングユニットＳＵ０，ＳＵ３に対するプログラムディスターブを緩和できる。
なお、周辺回路１０は、書き込み順の適切化をさらに行ってもよい。適切化とは、プログラムディスターブを受けにくくするように、複数の書き込み動作の順番を調整することを指している。この適切化は、出荷前における検査工程で行われてもよいし、出荷後における半導体記憶装置１の起動時等の初期化動作の一環として行われてもよい。また、出荷前において、適切化後の書き込み順の制御情報をメモリセルアレイ２のＲＯＭ領域に格納しておいてもよい。
例えば、周辺回路１０は、Ｓ１３→Ｓ１４の順番とＳ１４→Ｓ１３の順番とのいずれがプログラムディスターブを受けにくいか確認する。周辺回路１０は、それぞれの順番について、書き込み動作及びベリファイ動作を行い、ベリファイＯＫとなるループ回数を比較することなどによりプログラムディスターブの受けにくさを確認してもよい。周辺回路１０は、Ｓ１３→Ｓ１４の順番よりＳ１４→Ｓ１３の順番がプログラムディスターブを受けにくいことを確認した場合、図１５（ｂ）に示す書き込み順をＳ１４→Ｓ１３の順番に変更する。これにより、半導体記憶装置１におけるプログラムディスターブをさらに緩和できる。
あるいは、例えば、周辺回路１０は、Ｓ１１→Ｓ１２の順番とＳ１２→Ｓ１１の順番とのいずれがプログラムディスターブを受けにくいか確認する。周辺回路１０は、それぞれの順番について、書き込み動作及びベリファイ動作を行い、ベリファイＯＫとなるループ回数を比較することなどによりプログラムディスターブの受けにくさを確認してもよい。周辺回路１０は、Ｓ１１→Ｓ１２の順番よりＳ１２→Ｓ１１の順番がプログラムディスターブを受けにくいことを確認した場合、図１５（ｂ）に示す書き込み順をＳ１２→Ｓ１１の順番に変更する。これにより、半導体記憶装置１におけるプログラムディスターブをさらに緩和できる。
あるいは、例えば、周辺回路１０は、Ｓ１１→Ｓ１２の順番とＳ１２→Ｓ１１の順番とのいずれがプログラムディスターブを受けにくいか確認し、Ｓ１３→Ｓ１４の順番とＳ１４→Ｓ１３の順番とのいずれがプログラムディスターブを受けにくいか確認する。周辺回路１０は、それぞれの順番について、書き込み動作及びベリファイ動作を行い、ベリファイＯＫとなるループ回数を比較することなどによりプログラムディスターブの受けにくさを確認してもよい。周辺回路１０は、Ｓ１１→Ｓ１２の順番よりＳ１２→Ｓ１１の順番がプログラムディスターブを受けにくいことを確認し、Ｓ１３→Ｓ１４の順番よりＳ１４→Ｓ１３の順番がプログラムディスターブを受けにくいことを確認した場合、図１５（ｂ）に示す書き込み順をＳ１２→Ｓ１１→Ｓ１４→Ｓ１３の順番に変更する。これにより、半導体記憶装置１におけるプログラムディスターブをさらに緩和できる。
あるいは、書き込み順の制御は、多段階的に行われてもよい。例えば、図１１に示すブロックＢＬＫにおける物理アドレスがストリングユニットＳＵ０，ＳＵ１，ＵＳ４，ＳＵ２，ＳＵ３の順番に割り振られているとする。周辺回路１０は、ブロックＢＬＫに対するシーケンシャルな物理アドレスを含む書き込み指示を受けた場合、データの書き込み動作の順番を物理アドレス順の順番から（ストリングユニット単位で）多段階的に変更する。
具体的には、周辺回路１０は、書き込み順を、図１６（ａ）に示す物理アドレス順の順番（Ｓ１ｄ→Ｓ２ｄ→Ｓ３ｄ→Ｓ４ｄ→Ｓ５ｄ）から図１６（ｂ）に示す順番に変更する。周辺回路１０は、図１６（ｂ）に示すように、最も内側のストリングユニットＳＵ４の書き込み処理（Ｓ１１ｄ）を行った後に、内側のストリングユニットＳＵ１，ＳＵ２の書き込み処理（Ｓ１２ｄ，Ｓ１３ｄ）を行い、さらにその後に、外側のストリングユニットＳＵ０，ＳＵ３の書き込み処理（Ｓ１４ｄ，Ｓ１５ｄ）を行うように、書き込み順を制御する。すなわち、周辺回路１０は、Ｓ１１ｄの処理を行い、Ｓ１２ｄの処理、Ｓ１３ｄの処理を順次に行い、その後、Ｓ１４ｄの処理、Ｓ１５ｄの処理を順次に行うように、書き込み順を制御する。これに応じて、ＷＬ駆動回路１１は、Ｓ１１ｄ→Ｓ１２ｄ→Ｓ１３ｄ→Ｓ１４ｄ→Ｓ１５ｄの順番で書き込み動作を行う。これにより、Ｓ１１ｄ，Ｓ１２及びＳ１３ｄの処理において外側のストリングユニットＳＵ０，ＳＵ３がプログラムディスターブを受けないようにすることができ、外側のストリングユニットＳＵ０，ＳＵ３のプログラムディスターブを緩和できる。
なお、周辺回路１０は、固定的に書き込み順の制御を行ってもよい。例えば、出荷前において、図１６（ｂ）に示す書き込み順の制御情報をメモリセルアレイ２のＲＯＭ領域に格納しておく。周辺回路１０は、半導体記憶装置１の起動時等の初期設定の期間において、ＲＯＭ領域に格納された書き込み順の制御情報を読み出してステートマシンに設定する。周辺回路１０は、ステートマシンを用いて、書き込み順の制御を行う。例えば、周辺回路１０は、ブロックＢＬＫ０に対するシーケンシャルな物理アドレスを含む書き込み指示を受けた場合、図１６（ｂ）に示す書き込み順の制御を行う。ＷＬ駆動回路１１は、ステートマシンによる書き込み順の制御のもと、図１６（ｂ）に示す書き込み順で各ストリングユニットに書き込み動作を行う。また、書き込み順の制御は、ブロックごとに異ならせてもよく、書き込み順の制御情報は、ブロックの物理位置と書き込み順の情報とが対応付けられていてもよい。
このように、書き込み順の制御を多段階的に行うことで、外側のストリングユニットＳＵ０，ＳＵ３に対するプログラムディスターブをさらに緩和できる。
また、３次元メモリにおける列（レーン）数の増加に伴う外側のレーンと内側のレーンとの間で生じ得る書き込み性能の差の増加に対して、書き込み電圧の工夫に加えて、書き込み順の工夫を行ってもよい。すなわち、外側のストリングユニットの書き込み動作を内側のストリングユニットの書き込み動作より後に行うとともに、内側のストリングユニットに対する高い書き込み電圧を外側のストリングユニットに対する書き込み電圧より高く制御してもよい。これにより、外側のストリングユニットに対するプログラムディスターブをさらに緩和できるとともに、複数のメモリセルＭＴの間でその書き込み速度を書き込み速度が速いメモリセルに合わせることが可能になる。この結果、半導体記憶装置において全体として書き込み性能をさらに向上できる。
（第３の実施形態）
次に、第３の実施形態にかかる半導体記憶装置について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
第１の実施形態及び第２の実施形態では、半導体記憶装置の書き込み性能を向上するための工夫を行っている。
第３の実施形態では、半導体記憶装置の消去性能を向上するための工夫を行う。
３次元メモリにおける列（レーン）数の増加に伴い外側のレーンより内側のレーンの絶縁膜（ブロック絶縁膜）が厚くなり得ることに起因して、外側のレーンと内側のレーンとの間で消去性能の差が生じ得る。すなわち、メモリセルアレイ２における内側のストリングユニットに比べて、外側のストリングユニットは、絶縁膜４３の膜厚が相対的に薄くなり、メモリセルＭＴにおけるコントロールゲート（ワード線ＷＬ）及びチャネル領域（半導体チャネル４２）間に同じ消去電圧が印加された時に情報が消去されやすい。例えば、同一ブロックＢＬＫに対して一括して消去電圧が印加され、消去ベリファイ動作でブロックＢＬＫ全体がベリファイＯＫとなることで消去動作が完了される。このとき、外側のストリングユニットＳＵのメモリセルＭＴの閾値分布は、内側のストリングユニットＳＵのメモリセルＭＴの閾値分布より深い位置（低電圧側の位置）に分布する傾向にある。同一ブロックＢＬＫ内において、複数のストリングユニットＳＵ間の消去後の閾値分布のばらつきにより、複数のストリングユニットＳＵ間で信頼性のばらつきが発生する可能性がある。
そこで、第３の実施形態では、半導体記憶装置において、外側のストリングユニットＳＵの消去動作の条件を内側のストリングユニットＳＵの消去動作の条件より緩和することで、複数のストリングユニットＳＵ間における消去性能の均質化及びそれによる消去後の閾値分布のばらつきの低減を図る。
メモリセルアレイ２における各メモリセルＭＴの消去処理について、図５を用いて説明する。消去処理では、ブロックＢＬＫにおける各ワード線ＷＬ（各導電膜）に相対的に低い電圧（ワード線電圧）を印加し、チャネル領域（半導体チャネル４２）にはビット線ＢＬ及び／又はソース線ＳＬ（半導体基板ＳＵＢにおけるソース層）を介して相対的に高い電圧（チャネル印加電圧）を印加し、選択ゲートＳＧＤ及び／又は選択ゲートＳＧＳにチャネル電圧より所定値低く且つワード線電圧より高い電圧を印加する。これにより、選択トランジスタＳＤＴ及び／又は選択トランジスタＳＳＴのドレイン近傍でＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）により電子・正孔対を発生させ、正孔をチャネル領域（半導体チャネル４２）から各メモリセルＭＴの絶縁膜４３（電荷蓄積層）に注入することで、各メモリセルＭＴの絶縁膜４３に蓄積された電荷を消去し、各メモリセルＭＴの閾値電圧を低下させて消去状態にする。この消去処理は、通常、ブロックＢＬＫに対して、共通の条件により一括して行われる。
それに対して、第３の実施形態では、メモリセルアレイ２におけるブロックＢＬＫに対する消去処理において、外側のストリングユニットＳＵの消去動作の条件を内側のストリングユニットＳＵの消去動作の条件より緩和する。すなわち、外側のストリングユニットＳＵにおけるチャネル印加電圧とワード線電圧との電圧差を、チャネル印加電圧の値を変えることで、内側のストリングユニットにおけるチャネル印加電圧とワード線電圧との電圧差より小さくする。チャネル印加電圧はビット線電圧及び／又はソース線電圧で制御することになるが、ソース線ＳＬ及び／又はビット線ＢＬは、外側のストリングユニットＳＵと内側のストリングユニットＳＵとで共通化されている。このため、ブロックＢＬＫにおける内側のストリングユニットＳＵの消去動作と外側のストリングユニットＳＵの消去動作とを時間的に別々に行う。
例えば、メモリセルアレイ２のＲＯＭ領域に格納された消去管理情報２ｂ３は、図１７に示すように、内側のストリングユニットＳＵの消去動作時と外側のストリングユニットＳＵの消去動作時とのそれぞれについて各印加電圧の条件を含む。図１７は、第３の実施形態における消去動作時の印加電圧の設定値を示す図である。
電圧ＶＳＬ及び／又は電圧ＶＢＬは、ソース線ＳＬ及び／又はビット線ＢＬへの印加電圧、すなわち、チャネル領域（半導体チャネル４２）への印加電圧（チャネル印加電圧）を示している。電圧ＶＳＧＤ１，ＶＳＧＤ２は、内側のストリングユニットＳＵ１，ＳＵ２の駆動電極膜６２，６３（図９参照）への印加電圧（内側ＳＧＤ駆動電圧）を示している。電圧ＶＳＧＤ０，ＶＳＧＤ３は、外側のストリングユニットＳＵ０，ＳＵ３の駆動電極膜６１，６４（図９参照）への印加電圧（外側ＳＧＤ駆動電圧）を示している。電圧ＶＳＧＳは、選択ゲートＳＧＳとしての導電層６−１（図５参照）への印加電圧（ＳＧＳ駆動電圧）を示している。電圧ＶＷＬ０〜ＶＷＬ６３は、ワード線ＷＬ０〜ＷＬ６３としての導電層６−２〜６−６５への印加電圧（ワード線電圧）を示している。
消去動作の選択・非選択は、ＳＧＤ駆動電圧の電位を選択電位・非選択電位にすることで制御する。また、チャネル領域に注入させる正孔の量をチャネル電圧と選択電位を有するＳＧＤ駆動電圧との電圧差で制御する。
図１７に示す補正情報を参照すると、内側のストリングユニットＳＵの消去動作時に、内側ＳＧＤ駆動電圧ＶＳＧＤ１，ＶＳＧＤ２の設定値が選択電位ＶＳＬ１（例えば、５Ｖ）であり、外側ＳＧＤ駆動電圧ＶＳＧＤ０，ＶＳＧＤ３の設定値が非選択電位ＶＵＳ１（例えば、１０Ｖ）である。これにより、チャネル印加電圧ＶＳＬ，ＶＢＬの設定値ＶＥＲＡ１と内側ＳＧＤ駆動電圧ＶＳＧＤ１，ＶＳＧＤ２の設定値ＶＳＬ１との電圧差（例えば、２０Ｖ−５Ｖ＝１５Ｖ）が、チャネル印加電圧ＶＳＬ，ＶＢＬの設定値ＶＥＲＡ１と外側ＳＧＤ駆動電圧ＶＳＧＤ０，ＶＳＧＤ３の設定値ＶＵＳ１との電圧差（例えば、２０Ｖ−１０Ｖ＝１０Ｖ）より大きくなる。この結果、実質的に、内側のストリングユニットＳＵで選択的に正孔がチャネル領域に注入され、内側のストリングユニットＳＵで選択的に消去動作が行われる。
同様に、外側のストリングユニットＳＵの消去動作時に、内側ＳＧＤ駆動電圧ＶＳＧＤ１，ＶＳＧＤ２の設定値が非選択電位ＶＵＳ１（例えば、１０Ｖ）であり、外側ＳＧＤ駆動電圧ＶＳＧＤ０，ＶＳＧＤ３の設定値が選択電位ＶＳＬ１（例えば、５Ｖ）である。これにより、チャネル印加電圧ＶＳＬ，ＶＢＬの設定値ＶＥＲＡ２と外側ＳＧＤ駆動電圧ＶＳＧＤ０，ＶＳＧＤ３の設定値ＶＳＬ１との電圧差（例えば、１８Ｖ−５Ｖ＝１３Ｖ）が、チャネル印加電圧ＶＳＬ，ＶＢＬの設定値ＶＥＲＡ２と内側ＳＧＤ駆動電圧ＶＳＧＤ１，ＶＳＧＤ２の設定値ＶＵＳ１との電圧差（例えば、１８Ｖ−１０Ｖ＝８Ｖ）より大きくなる。この結果、実質的に、外側のストリングユニットＳＵで選択的に正孔がチャネル領域に注入され、外側のストリングユニットＳＵで選択的に消去動作が行われる。
このとき、外側のストリングユニットＳＵの消去動作時におけるチャネル印加電圧ＶＳＬ，ＶＢＬの設定値ＶＥＲＡ２が、内側のストリングユニットＳＵの消去動作時におけるチャネル印加電圧ＶＳＬ，ＶＢＬの設定値ＶＥＲＡ１より小さくなっている。これにより、外側のストリングユニットＳＵの消去動作時にチャネル領域に注入される正孔の量が内側のストリングユニットＳＵの消去動作時にチャネル領域に注入される正孔の量より抑制され得る。すなわち、図１７に示す補正情報を用いた制御を行うことで、外側のストリングユニットＳＵの消去動作の条件を内側のストリングユニットＳＵの消去動作の条件より緩和できる。
なお、内側のストリングユニットＳＵの消去動作時と外側のストリングユニットＳＵの消去動作時とのいずれにおいても、ＳＧＳ駆動電圧ＶＳＧＳの設定値は非選択電位ＶＵＳ２（例えば、２０Ｖ）であり、ＷＬ駆動電圧ＶＷＬ０〜ＶＷＬ６３の設定値は消去電位ＶＥＲＡ＿ＷＬ（例えば、０．５Ｖ）である。
例えば、周辺回路１０は、図１７に示す補正情報を用いて、図１８に示すような消去動作の制御を行う。図１８は、第３の実施形態における消去動作を示す波形図である。
タイミングｔ１において、周辺回路１０は、ソース線ＳＬ及び／又はビット線ＢＬを介して、チャネル領域（半導体チャネル４２）へチャネル印加電圧として消去電位ＶＥＲＡ１（例えば、２０Ｖ）を印加する。ＳＧＤ駆動回路１３は、内側のストリングユニットＳＵ１，ＳＵ２の駆動電極膜６２，６３に駆動電圧ＶＳＧＤ１，ＶＳＧＤ２として選択電位ＶＳＬ１（例えば、５Ｖ）を印加し、外側のストリングユニットＳＵ０，ＳＵ３の駆動電極膜６１，６４に駆動電圧ＶＳＧＤ０，ＶＳＧＤ３として非選択電位ＶＵＳ１（例えば、１０Ｖ）を印加する。これにより、内側のストリングユニットＳＵ１，ＳＵ２で選択的に正孔がチャネル領域（半導体チャネル４２）に注入される。また、ＳＧＳ駆動回路１２は、選択ゲートＳＧＳに非選択電位ＶＵＳ１（例えば、２０Ｖ）を印加し、ＷＬ駆動回路１１は、各ワード線ＷＬ０〜ＷＬ６３に消去電位ＶＥＲＡ＿ＷＬを印加する。これにより、内側のストリングユニットＳＵ１，ＳＵ２で選択的に正孔がチャネル領域（半導体チャネル４２）からメモリセルＭＴの絶縁膜４３に注入される（図５参照）。この結果、メモリセルＭＴの絶縁膜（第１電荷蓄積層）４３に蓄積された電荷が消去され、メモリセルＭＴが消去状態にされ得る。
その後、周辺回路１０は、各印加電圧を基準電位（例えば、グランド電位、又は０Ｖ）にする。
タイミングｔ２になると、各印加電圧が基準電位（例えば、グランド電位、又は０Ｖ）になり、内側のストリングユニットＳＵ１，ＳＵ２に対する消去動作が完了する。すなわち、タイミングｔ１〜ｔ２の期間ＴＰｉｎｎｅｒは、内側のストリングユニットＳＵ１，ＳＵ２に対する消去動作が行われる期間である。
タイミングｔ３において、周辺回路１０は、ソース線ＳＬ及び／又はビット線ＢＬを介して、チャネル領域（半導体チャネル４２）へチャネル印加電圧として消去電位ＶＥＲＡ２（例えば、１８Ｖ）を印加する。ＳＧＤ駆動回路１３は、外側のストリングユニットＳＵ０，ＳＵ３の駆動電極膜６１，６４に駆動電圧ＶＳＧＤ０，ＶＳＧＤ３として選択電位ＶＳＬ１（例えば、５Ｖ）を印加し、内側のストリングユニットＳＵ１，ＳＵ２の駆動電極膜６２，６３に駆動電圧ＶＳＧＤ１，ＶＳＧＤ２として非選択電位ＶＵＳ１（例えば、１０Ｖ）を印加する。これにより、外側のストリングユニットＳＵ０，ＳＵ３で選択的に正孔がチャネル領域に注入される。また、ＳＧＳ駆動回路１２は、選択ゲートＳＧＳに非選択電位ＶＵＳ１（例えば、２０Ｖ）を印加し、ＷＬ駆動回路１１は、各ワード線ＷＬ０〜ＷＬ６３に消去電位ＶＥＲＡ＿ＷＬを印加する。これにより、外側のストリングユニットＳＵ０，ＳＵ３で選択的に正孔がチャネル領域（半導体チャネル４２）からメモリセルＭＴの絶縁膜４３に注入される（図５参照）。この結果、メモリセルＭＴの絶縁膜（第２電荷蓄積層）４３に蓄積された電荷が消去され、メモリセルＭＴが消去状態にされ得る。
その後、周辺回路１０は、各印加電圧を基準電位（例えば、グランド電位、又は０Ｖ）にする。
タイミングｔ４になると、各印加電圧が基準電位（例えば、グランド電位、又は０Ｖ）になり、外側のストリングユニットＳＵ０，ＳＵ３に対する消去動作が完了する。すなわち、タイミングｔ３〜ｔ４の期間ＴＰｏｕｔｅｒは、外側のストリングユニットＳＵ０，ＳＵ３に対する消去動作が行われる期間である。
以上のように、第３の実施形態では、半導体記憶装置１において、外側のストリングユニットＳＵの消去動作の条件を内側のストリングユニットＳＵの消去動作の条件より緩和する。これにより、複数のストリングユニットＳＵ間における消去性能を均質化できるので、複数のストリングユニットＳＵ間における消去後の閾値分布のばらつきを低減できる。
なお、第３の実施形態では、主として、図４に示すメモリセルアレイ２における消去処理について説明しているが、第３の実施形態の考え方は、図１１に示すメモリセルアレイ２にも適用可能である。
また、外側のストリングユニットＳＵの消去動作の条件を内側のストリングユニットＳＵの消去動作の条件より緩和することは、外側のストリングユニットＳＵと内側のストリングユニットＳＵとでＳＧＤ駆動電圧の選択電位を変えることで行ってもよい。この場合、外側のストリングユニットＳＵと内側のストリングユニットＳＵとで共通のチャネル印加電圧の消去電位を用いながら、外側のストリングユニットＳＵにおけるチャネル印加電圧とワード線電圧との電圧差を、内側のストリングユニットにおけるチャネル印加電圧とワード線電圧との電圧差より小さくできる。このため、ブロックＢＬＫにおける内側のストリングユニットＳＵの消去動作と外側のストリングユニットＳＵの消去動作とを同時に行うことができる。
例えば、メモリセルアレイ２のＲＯＭ領域に格納された消去管理情報２ｂ３は、図１９に示すように、内側のストリングユニットＳＵと外側のストリングユニットＳＵとの同時消去動作時について各印加電圧の条件を含む。図１９は、第３の実施形態の変形例における消去動作時の印加電圧の設定値を示す図である。
図１９に示す補正情報２ｂ３を参照すると、同時消去動作時に、内側ＳＧＤ駆動電圧ＶＳＧＤ１，ＶＳＧＤ２の設定値が選択電位ＶＳＬ３（例えば、３Ｖ）であり、外側ＳＧＤ駆動電圧ＶＳＧＤ０，ＶＳＧＤ３の設定値が選択電位ＶＳＬ１（例えば、５Ｖ）である。これにより、チャネル印加電圧ＶＳＬ，ＶＢＬの設定値ＶＥＲＡ１と内側ＳＧＤ駆動電圧ＶＳＧＤ１，ＶＳＧＤ２の設定値ＶＳＬ１との電圧差（例えば、２０Ｖ−３Ｖ＝１８Ｖ）に比べて、チャネル印加電圧ＶＳＬ，ＶＢＬの設定値ＶＥＲＡ１と外側ＳＧＤ駆動電圧ＶＳＧＤ０，ＶＳＧＤ３の設定値ＶＳＬ１との電圧差（例えば、２０Ｖ−５Ｖ＝１５Ｖ）が小さくされ得る。これにより、同時消去動作時に、外側のストリングユニットＳＵのチャネル領域に注入される正孔の量が内側のストリングユニットＳＵのチャネル領域に注入される正孔の量より抑制され得る。すなわち、図１９に示す補正情報を用いた制御を行うことで、外側のストリングユニットＳＵの消去動作の条件を内側のストリングユニットＳＵの消去動作の条件より緩和できる。
なお、同時消去動作時に、ＳＧＳ駆動電圧ＶＳＧＳの設定値は非選択電位ＶＵＳ２’（例えば、１０Ｖ）であり、ＷＬ駆動電圧ＶＷＬ０〜ＶＷＬ６３の設定値は消去電位ＶＥＲＡ＿ＷＬ（例えば、０．５Ｖ）である。
例えば、周辺回路１０は、図１９に示す補正情報２ｂ３を用いて、図２０に示すような消去動作の制御を行う。図２０は、第３の実施形態の変形例における消去動作を示す波形図である。
タイミングｔ１１において、周辺回路１０は、ソース線ＳＬ及び／又はビット線ＢＬを介して、チャネル領域（半導体チャネル４２）へ消去電位ＶＥＲＡ１（例えば、２０Ｖ）を印加する。ＳＧＤ駆動回路１３は、内側のストリングユニットＳＵ１，ＳＵ２の駆動電極膜６２，６３に駆動電圧ＶＳＧＤ１，ＶＳＧＤ２として選択電位ＶＳＬ３（例えば、３Ｖ）を印加し、外側のストリングユニットＳＵ０，ＳＵ３の駆動電極膜６１，６４に駆動電圧ＶＳＧＤ０，ＶＳＧＤ３として選択電位ＶＳＬ１（例えば、５Ｖ）を印加する。これにより、内側のストリングユニットＳＵ１，ＳＵ２で第１の量で正孔がチャネル領域に注入され、外側のストリングユニットＳＵ０，ＳＵ３で第１の量より少ない第２の量で正孔がチャネル領域に注入される。また、ＳＧＳ駆動回路１２は、選択ゲートＳＧＳに非選択電位ＶＵＳ２’（例えば、１０Ｖ）を印加し、ＷＬ駆動回路１１は、各ワード線ＷＬ０〜ＷＬ６３に消去電位ＶＥＲＡ＿ＷＬ（例えば、０．５Ｖ）を印加する。これにより、各ストリングユニットＳＵ０〜ＳＵ３で正孔がチャネル領域（半導体チャネル４２）からメモリセルＭＴの絶縁膜４３に注入される（図５参照）。この結果、内側のストリングユニットＳＵ１，ＳＵ２のメモリセルＭＴの絶縁膜（第１電荷蓄積層）４３に蓄積された電荷と外側のストリングユニットＳＵ０，ＳＵ３のメモリセルＭＴの絶縁膜（第２電荷蓄積層）４３に蓄積された電荷とがそれぞれ消去され、各メモリセルＭＴが消去状態にされ得る。このとき、消去されやすい外側のストリングユニットＳＵ０，ＳＵ３のチャネル領域に存在する正孔の量が内側のストリングユニットＳＵ１，ＳＵ２のチャネル領域に存在する正孔の量より抑制され得るので、複数のストリングユニットＳＵ間における消去状態が均質化され得る。
その後、周辺回路１０は、各印加電圧を基準電位（例えば、グランド電位、又は０Ｖ）にする。
タイミングｔ１２になると、各印加電圧が基準電位（例えば、グランド電位、又は０Ｖ）になり、各ストリングユニットＳＵ０〜ＳＵ３に対する消去動作が完了する。すなわち、タイミングｔ１１〜ｔ１２の期間ＴＰｉｎｎｅｒ＿ｏｕｔｅｒは、内側のストリングユニットＳＵ１，ＳＵ２と外側のストリングユニットＳＵ０，ＳＵ３との同時消去動作時が行われる期間である。
このように、外側のストリングユニットＳＵと内側のストリングユニットＳＵとでＳＧＤ駆動電圧の選択電位を変えることによっても、外側のストリングユニットＳＵの消去動作の条件を内側のストリングユニットＳＵの消去動作の条件より緩和できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体記憶装置、１０ 周辺回路、４２ 半導体チャネル、４３ 絶縁膜、ＭＴ メモリセル。

Claims (5)

  1. 第１方向に積層された複数の第１導電層と、
    前記複数の第１導電層の前記第１方向に配された第２導電層と、
    前記第１方向と交差する第２方向に前記複数の第１導電層及び前記第２導電層を分断し、前記第１方向と前記第１方向及び前記第２方向に交差する第３方向とに延在する複数の第１分断膜と、
    前記第２導電層における隣り合う前記第１分断膜の間の領域を前記第２方向に分断し、前記第１方向と前記第３方向とに延在する複数の第２分断膜と、
    前記第１導電層における隣り合う前記第２分断膜の間の領域である第１領域内を前記第１方向に延在する第１半導体ピラーと、
    前記第１導電層における隣り合う前記第１分断膜と前記第２分断膜と間の領域である第２領域内を前記第１方向に延在する第２半導体ピラーと、
    前記第１半導体ピラーと前記第１領域との間に配置された第１電荷蓄積層と、
    前記第２半導体ピラーと前記第２領域との間に配置された第２電荷蓄積層と、
    前記第２導電層における前記第２領域に対応した領域に選択電位を供給する時に前記第２領域に対応した前記第１導電層に第１電圧を供給し、前記第２導電層における前記第１領域に対応した領域に選択電位を供給する時に前記第１領域に対応した前記第１導電層に前記第１電圧より高い第２電圧を供給する周辺回路と、
    を備えた半導体記憶装置。
  2. 基板をさらに備え、
    前記第１半導体ピラーは、前記第１導電層における前記第１領域と前記基板との間の領域である第３領域内を前記第１方向に延在し、
    前記第２半導体ピラーは、前記第１導電層における前記第２領域と前記基板との間の領域である第４領域内を前記第１方向に延在し、
    前記周辺回路は、前記第２導電層における前記第４領域に対応した領域に選択電位を供給する時に前記第４領域に対応した前記第１導電層に第３電圧を供給し、前記第２導電層における前記第３領域に対応した領域に選択電位を供給する時に前記第３領域に対応した前記第１導電層に前記第３電圧より高く且つ前記第２電圧より低い第４電圧を供給する
    請求項１に記載の半導体記憶装置。
  3. 前記第２電圧と前記第１電圧との差分は、前記半導体記憶装置における前記第１領域及び前記第２領域の位置に応じて決められている
    請求項１又は２に記載の半導体記憶装置。
  4. 前記周辺回路は、前記第２導電層における前記第２領域に対応した領域に選択電位を供給し前記第２領域に対応した前記第１導電層に第１の電圧を供給する動作を行った後に、前記第２導電層における前記第１領域に対応した領域に選択電位を供給し前記第１領域に対応した前記第１導電層に前記第２電圧を供給する動作を行う
    請求項１から３のいずれか１項に記載の半導体記憶装置。
  5. 前記周辺回路は、前記第１電荷蓄積層に蓄積された電荷を第１の条件で消去し、前記第２電荷蓄積層に蓄積された電荷を前記第１の条件より緩和された第２の条件で消去する
    請求項１から４のいずれか１項に記載の半導体記憶装置。
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