JP5524158B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。

近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した不揮発性半導体記憶装置（積層型の不揮発性半導体記憶装置）が多数提案されている。

このようなメモリセルを３次元的に配置した従来の半導体記憶装置では、転送トランジスタの個数が増えて周辺回路の面積が大きくなるという問題がある。

特開２０１０−８０７２９号公報

以下に記載の実施の形態は、周辺回路の面積を縮小した３次元型の不揮発性半導体記憶装置を提供することを目的とする。

以下に説明する実施の形態の不揮発性半導体記憶装置は、複数のメモリブロックを有するメモリセルアレイを備える。複数のメモリブロックの各々には、基板に対し垂直な方向に延びるように複数のメモリストリングが配列される。各メモリストリングは、複数のメモリトランジスタ及びダミートランジスタを直列接続してなる。
メモリストリングの第１の端部には、ドレイン側選択トランジスタの一端が接続される。また、メモリストリングの第２の端部には、ソース側選択トランジスタの一端が接続される。複数のワード線は、それぞれ複数のメモリブロックの１つに配置される複数のメモリストリングに共通に接続される。複数のビット線は、第１方向に延びて複数のメモリブロックに存在するドレイン側選択トランジスタの他端に接続される。ソース線は、ソース側選択トランジスタの他端に接続される。ドレイン側選択ゲート線は、第１方向とは直交する第２方向に並ぶドレイン側選択トランジスタのゲートを共通に接続するように第２方向を長手方向として配設される。ソース側選択ゲート線は、第２方向に並ぶソース側選択トランジスタのゲートを共通に接続するように第２方向を長手方向として配設される。ダミーワード線は、それぞれ複数のメモリブロックの１つに含まれる複数のダミートランジスタに共通に接続される。転送トランジスタは、ワード線、ドレイン側選択ゲート線、ソース側選択ゲート線、及びダミーワード線にそれぞれ接続される。制御回路は、転送トランジスタを制御して、ワード線、ドレイン側選択ゲート線、ソース側選択ゲート線、及びダミーワード線に供給する電圧を制御する。
ドレイン側選択ゲート線及びソース側選択ゲート線は、メモリブロックが選択されるときには転送トランジスタが導通することにより電圧を制御回路から供給される一方、メモリブロックが非選択とされるときは転送トランジスタが非導通状態となることによりフローティング状態とされる。ダミーワード線は、メモリブロックが選択されるときには第１の転送トランジスタが導通することにより制御回路から電圧を供給される一方、メモリブロックが非選択とされるときは第１の転送トランジスタとは別の第２の転送トランジスタにより電圧を供給される。

第１の実施の形態の不揮発性半導体記憶装置の全体構成を示す回路図である。 メモリセルアレイＡＲ１の具体的な構成を示す斜視図である。 メモリブロックＭＢの等価回路図である。 １つのＮＡＮＤセルユニットＮＵの断面図である。 制御回路ＡＲ２の中の転送トランジスタを示す。 第１の実施の形態の動作を示す。 第２の実施の形態の構成を示す。 第２の実施の形態の構成を示す。

以下、図面を参照して、本発明の実施の形態に係る不揮発性半導体記憶装置について説明する。

［第１の実施の形態］
[構成]
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置の回路図である。

図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイＡＲ１、及びその周辺に設けられた制御回路ＡＲ２を有する。

メモリセルアレイＡＲ１は、図１に示すように、電気的に書き換え可能なメモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリセル）が直列接続されたメモリストリングＭＳを複数個配列して構成される。制御回路ＡＲ２は、メモリトランジスタＭＴｒ（ＭＴｒ１〜ＭＴｒ８）のゲート等へ与える電圧を制御する各種制御回路にて構成されている。

制御回路ＡＲ２は、メモリトランジスタＭＴｒにデータを書き込む書き込み動作、メモリトランジスタＭＴｒのデータを消去する消去動作、及びメモリトランジスタＭＴｒからデータを読み出す読み出し動作を実行する。書き込み動作、読み出し動作の際、選択メモリストリングＭＳに印加される電圧は、従来の積層型フラッシュメモリと略同様である。

メモリセルアレイＡＲ１は、一例として、図１に示すように、ｍ列のメモリブロックＭＢを有する。また、各メモリブロックＭＢは、一例としてｎ行２列のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、メモリストリングＭＳの一端に接続されたソース側選択トランジスタＳＳＴｒ、及びメモリストリングＭＳの他端に接続されたドレイン側選択トランジスタＳＤＴｒを備える。メモリストリングＭＳのうち、両端のメモリトランジスタは、データ記憶の用途には用いられないダミートランジスタＤＭＴｒｄ、ＤＭＴｒｓである。ダミーメモリトランジスタＤＭＴｒｄ、ＤＭＴｒｓは、メモリトランジスタＭＴｒと同一の構造を有するものとすることができる。

なお、図１に示す例においては、メモリユニットＭＵの一列目を（１）と表記し、その二列目を（２）と表記する。ビット線ＢＬ、ソース線ＳＬは、ｍ列のメモリブロックＭＢにより共有されている。

メモリセルアレイＡＲ１は、図２に示すように、データを電気的に記憶するメモリトランジスタＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向（基板に対して垂直方向）にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒ及びダミートランジスタＤＭＴｒｄ、ＤＭＴｒｓは直列接続され、メモリストリングＭＳを構成する。メモリストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒが接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。なお、詳細な積層構造は、後に説明する。

次に、図３を参照して、メモリセルアレイＡＲ１の回路構成について具体的に説明する。図３は、メモリセルアレイＡＲ１の等価回路図である。

メモリセルアレイＡＲ１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。

メモリブロックＭＢは、図３に示すように、ロウ方向及びカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリブロックＭＢにおいて、一本のビット線ＢＬには、共通接続された複数のメモリユニットＭＵが設けられている。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。カラム方向に隣接するメモリユニットＭＵは、その構成がカラム方向に互いに対称となるように形成されている。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。

メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜４は、積層方向に直列に接続されている。メモリトランジスタＭＴｒ５〜ＭＴｒ８も、同様に積層方向に直列に接続されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、電荷蓄積層に蓄積される電荷の量を変化させることにより、トランジスタの閾値電圧を変化させることで情報を記憶する。バックゲートトランジスタＢＴｒは、最下層のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。従って、メモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端に接続されている。

メモリユニットＭＵにおいて、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ１のゲートは、ロウ方向に延びるワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ２〜ＭＴｒ８のゲートは、ロウ方向に延びるワード線ＷＬ２〜ＷＬ８に共通接続されている。なお、カラム方向において隣接する２つのメモリストリングＭＳも、ワード線ＷＬ１〜ＷＬ８を共有している。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。

メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、カラム方向に延びるビット線ＢＬに共通に接続されている。

メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。また、１つのメモリブロック内のソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＳＬに共通に接続されている。

次に、図４を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図４は、メモリセルアレイＡＲ１の一部断面図である。

メモリセルアレイＡＲ１は、図４に示すように、基板１０上にバックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。
バックゲートトランジスタ層２０は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８及びダミートランジスタＤＭＴｒｄ、ＤＭＴｒｓとして機能する。選択トランジスタ層４０は、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒとして機能する。配線層５０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。

バックゲートトランジスタ層２０は、図４に示すように、バックゲート導電層２１を有する。バックゲート導電層２１は、バックゲート線ＢＧとして機能する。また、バックゲート導電層２１は、バックゲートトランジスタＢＴｒのゲートとして機能する。

バックゲート導電層２１は、基板と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層２１は、メモリブロックＭＢ毎に分断されている。バックゲート導電層２１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

バックゲートトランジスタ層２０は、図４に示すように、バックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール２２は、ロウ方向及びカラム方向にマトリクス状に形成されている。

メモリトランジスタ層３０は、図４に示すように、バックゲートトランジスタ層２０の上層に形成されている。メモリトランジスタ層３０は、ワード線導電層３１ａ〜３１ｅを有する。ワード線導電層３１ａ〜３１ｅは、ワード線ＷＬ１〜ＷＬ８、及びダミーワード線ＤＷＬＤ、ＤＷＬＳとして機能する。

ワード線導電層３１ａ〜３１ｅは、層間絶縁層（図示略）を挟んで積層されている。ワード線導電層３１ａ〜３１ｅは、所定領域に亘ってカラム方向に所定ピッチをもってロウ方向に延びるように形成されている。ワード線導電層３１ａ〜３１ｅは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

メモリトランジスタ層３０は、図４に示すように、メモリホール３２を有する。メモリホール３２は、ワード線導電層３１ａ〜３１ｅ及びそれらの間の層間絶縁層（図示略）を貫通するように形成されている。メモリホール３２は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成されている。

また、バックゲートトランジスタ層２０、及びメモリトランジスタ層３０は、図４に示すように、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、トンネル絶縁層３３ｃ、及びＵ字状半導体層３４を有する。これらブロック絶縁層３３ａ、電荷蓄積層３３ｂ、トンネル絶縁層３３ｃは、それぞれメモリトランジスタＭＴｒ１〜ＭＴｒ８のブロック絶縁膜、電荷蓄積膜、及びトンネル絶縁膜として機能する。また、Ｕ字状半導体層３４は、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディ（チャネル領域）として機能する。

ブロック絶縁層３３ａは、図４に示すように、バックゲートホール２２及びメモリホール３２に面する側壁に所定の厚みをもって形成されている。電荷蓄積層３３ｂは、ブロック絶縁層３３ａの側面に所定の厚みをもって形成されている。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂの側面に所定の厚みをもって形成されている。Ｕ字状半導体層３４は、トンネル絶縁層３３ｃの側面に接するように形成されている。Ｕ字状半導体層３４は、バックゲートホール２２、及びメモリホール３３を埋めるように形成されている。Ｕ字状半導体層３４は、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層３４は、基板１０に対して垂直方向に延びる一対の柱状部３４ａ、及び一対の柱状部３４ａの下端を連結する連結部３４ｂを有する。

ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、酸化シリコン（ＳｉＯ_２）にて構成されている。電荷蓄積層３３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。Ｕ字状半導体層３４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

選択トランジスタ層４０は、図４に示すように、ソース側導電層４１ａ、及びドレイン側導電層４１ｂを有する。ソース側導電層４１ａは、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層４１ａは、ソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層４１ｂは、ドレイン側選択ゲート線ＳＧＤとして機能する。また、ドレイン側導電層４１ｂは、ドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。

ソース側導電層４１ａ、及びドレイン側導電層４１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。一対のソース側導電層４１ａと、一対のドレイン側導電層４１ｂは、カラム方向に交互に配置されている。ソース側導電層４１ａは、Ｕ字状半導体層３４を構成する一方の柱状部３４ａの上層に形成され、ドレイン側導電層４１ｂは、Ｕ字状半導体層３４を構成する他方の柱状部３４ａの上層に形成されている。ソース側導電層４１ａ、及びドレイン側導電層４１ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

選択トランジスタ層４０は、図４に示すように、ソース側ホール４２ａ、及びドレイン側ホール４２ｂを有する。ソース側ホール４２ａは、ソース側導電層４１ａを貫通するように形成されている。ソース側ホール４２ａは、メモリホール３２と整合する位置に形成されている。ドレイン側ホール４２ｂは、ドレイン側導電層４１ｂを貫通するように形成されている。ドレイン側ホール４２ｂは、メモリホール３２と整合する位置に形成されている。

選択トランジスタ層４０は、図４に示すように、ソース側ゲート絶縁層４３ａ、ソース側柱状半導体層４４ａ、ドレイン側ゲート絶縁層４３ｂ、及びドレイン側柱状半導体層４４ｂを有する。ソース側柱状半導体層４４ａは、ソース側選択トランジスタＳＳＴｒのボディとして機能する。ドレイン側柱状半導体層４４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。

ソース側ゲート絶縁層４３ａは、ソース側ホール４２ａの側壁に形成されている。ソース側柱状半導体層４４ａは、ソース側ゲート絶縁層４３ａに接するように、基板１０に対して垂直方向に延びるように柱状に形成されている。ドレイン側ゲート絶縁層４３ｂは、ドレイン側ホール４２ｂの側壁に形成されている。ドレイン側柱状半導体層４４ｂは、ドレイン側ゲート絶縁層４３ｂに接するように、基板１０に対して垂直方向に延びるように柱状に形成されている。

ソース側ゲート絶縁層４３ａ及びドレイン側ゲート絶縁層４３ｂは、酸化シリコン（ＳｉＯ_２）にて構成されている。ソース側柱状半導体層４４ａ及びドレイン側柱状半導体層４４ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

配線層５０は、図４に示すように、選択トランジスタ層４０の上層に形成されている。配線層５０は、ソース線層５１、プラグ層５２、及びビット線層５３を有する。ソース線層５１は、ソース線ＳＬ（第１ソース線ＳＬＡ）として機能する。ビット線層５３は、ビット線ＢＬとして機能する。

ソース線層５１は、ロウ方向に延びる板状に形成されている。ソース線層５１は、カラム方向に隣接する一対のソース側柱状半導体層４４ａの上面に接するように形成されている。プラグ層５２は、ドレイン側柱状半導体層４４ｂの上面に接し、基板１０に対して垂直方向に延びるように形成されている。ビット線層５３は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。ビット線層５３は、プラグ層５２の上面に接するように形成されている。ソース線層５１、プラグ層５２、及びビット線層５３は、タングステン（Ｗ）等の金属にて構成されている。

図５に、制御回路ＡＲ２に含まれる転送トランジスタの構成を示す。これらの転送トランジスタは、所定のタイミングで導通して、制御回路ＡＲ２から各種動作に必要な電圧を供給される。この実施の形態の不揮発性半導体記憶装置は、このような転送トランジスタを備えていることにより、各種動作を適切に実行することを可能にしつつも転送トランジスタの個数を削減し、これにより周辺回路の回路面積の低減を図っている。

１本のドレイン側選択ゲート線ＳＧＤは、単一の転送トランジスタＴ_ＳＧＤ（Ｔ_{ＳＧＤ（１）}、Ｔ_{ＳＧＤ（２）}）に接続される。このため、ドレイン側選択ゲート線ＳＧＤは、この転送トランジスタＴ_ＳＧＤが導通状態と非導通状態との間で切り替えられることにより、ある固定の電圧を供給される状態と、フローティング状態との間で切り替えられる。
同様に、１本のソース側選択ゲート線ＳＧＳは、単一の転送トランジスタＴ_ＳＧＳ（Ｔ_{ＳＧＳ（１）}、Ｔ_{ＳＧＳ（２）}）に接続されている。このため、ソース側選択ゲート線ＳＧＳは、この転送トランジスタＴ_ＳＧＳが導通状態と非導通状態との間で切り替えられることにより、ある固定の電圧を供給される状態と、フローティング状態との間で切り替えられる。
このように、本実施の形態では、１本の選択ゲート線ＳＧＤに接続される転送トランジスタを１個にしている。選択ゲート線ＳＧＳも同様である。１つのメモリブロックＭＢには、サブブロックの数に応じた選択ゲート線ＳＧＤ、ＳＧＳが存在し、それぞれ独立して電圧制御される必要がある。このため、１本の選択ゲート線ＳＧＤ、ＳＧＳに接続される転送トランジスタを１個にすることにより、周辺回路の面積を縮減することが可能になる。代りに、本実施の形態では、後述するように、１本のダミーワード線ＤＷＬＤ又はＤＷＬＳに接続される転送トランジスタを２個としている。

なお、転送トランジスタＴ_{ＳＧＤ（１）}、Ｔ_{ＳＧＤ（２）}、Ｔ_{ＳＧＳ（１）}、Ｔ_{ＳＧＳ（２）}は、対応するブロックＭＢが選択される場合に”Ｈ”となり、非選択の場合に”Ｌ”となる制御信号ＳＥＬＳにより導通制御される。

また、ワード線ＷＬ１〜８、ダミーワード線ＤＷＬＤ、ＤＷＬＳ、及びバックゲート線ＢＧは、それぞれ転送トランジスタＴ_１〜Ｔ_８及びＴ_{Ｄ−ＣＧＤ}、Ｔ_{Ｄ−ＣＧＳ}、Ｔ_ＢＧに接続されている。転送トランジスタＴ_１〜Ｔ_８及びＴ_{Ｄ−ＣＧＤ（１）}、Ｔ_{Ｄ−ＣＧＳ（１）}、Ｔ_ＢＧは、いずれも制御信号ＳＥＬＣにより導通制御される。この制御信号ＳＥＬＣは、対応するメモリブロックＭＢが選択され、所定の動作が開始される場合に”Ｈ”になる信号である。

加えて、ダミーワード線ＤＷＬＤ、ＤＷＬＳは、それぞれ転送トランジスタＴ_{Ｄ−ＣＧＤ（２）}、Ｔ_{Ｄ−ＣＧＳ（２）}にも接続されている。この転送トランジスタＴ_{Ｄ−ＣＧＤ（２）}、Ｔ_{Ｄ−ＣＧＳ（２）}は、制御信号ＵＮＳＥＬにより導通制御される。この制御信号ＵＮＳＥＬは、対応するメモリブロックＭＢが非選択とされる場合に”Ｈ”になる信号である。

次に、本実施の形態の動作を、図６を参照して説明する。図６は、メモリブロックＭＢが選択／非選択とされる場合において、読出し動作（Ｒｅａｄ）、書込み動作（Ｐｒｏｇｒａｍ）、及び消去動作（Ｅｒａｓｅ）が行われる場合に、選択ブロック、非選択ブロックの各配線に供給される電圧の大きさを示している。なお、図６において、「ｆ」はフローティング状態を意味する。フローティング状態は、対応する転送トランジスタが非導通状態に維持されることにより得られる。
以下、場合に分けて動作を説明する。

（１）読み出し動作が行われる場合に選択メモリブロックＭＢに印加される電圧
まず、選択メモリブロックにて読み出し動作が行われる場合に選択メモリブロックＭＢに印加される電圧を説明する。ビット線ＢＬには３Ｖ程度の電圧が与えられ、ソース線ＳＬには接地電圧Ｖｓｓ（０Ｖ）が与えられる。また、制御信号ＳＥＬＳは”Ｈ”となり、これにより転送トランジスタＴ_ＳＧＤ、Ｔ_ＳＧＳが導通する。すると、制御回路ＡＲ２から、これらの転送トランジスタを介して、選択ゲート線ＳＧＤ、ＳＧＳに電圧Ｖ_ＳＧＤ＝Ｖ_ＳＧＳ＝３Ｖ又は０Ｖが転送される（選択されるＮＡＮＤセルユニットには３Ｖ、非選択のＮＡＮＤセルユニットには０Ｖ）。
また、ダミーワード線ＤＷＬＤ，ＤＷＬＳに与えられる電圧Ｖ_{Ｄ−ＣＧＤ}、Ｖ_{Ｄ−ＣＧＳ}は、読出しパス電圧Ｖｒｅａｄ（例えば５〜６Ｖ）とされる。読出しパス電圧Ｖｒｅａｄは、メモリトランジスタＭＴｒを、その保持データの如何に拘わらず導通させることができる程度の大きさを有する電圧である。
また、ワード線ＷＬ、バックゲート線ＢＧに与えられる電圧Ｖ_ＣＧ、Ｖ_ＢＧは、電圧Ｖｃｇｒｖ又はＶｒｅａｄとされる。電圧Ｖｃｇｒｖは、メモリトランジスタＭＴｒが有する閾値電圧分布の上限と下限の間の電圧である。多値記憶方式が取られるときは、この電圧Ｖｃｇｒｖは複数通りの値を取り得る。

（２）書き込み動作が行われる場合に選択メモリブロックＭＢに印加される電圧
次に、選択メモリブロックＭＢにて書込み動作が行われる場合に選択メモリブロックＭＢに印加される電圧を説明する。ビット線ＢＬには、書き込もうとするデータが”１”である場合（書き込み禁止の場合）には３Ｖが印加され、”０”である場合には接地電圧Ｖｓｓ（０Ｖ）が印加される。ソース線ＳＬには接地電圧Ｖｓｓが与えられる。
また、制御信号ＳＥＬＳは”Ｈ”となり、これにより転送トランジスタＴ_ＳＧＤ、Ｔ_ＳＧＳが導通する。すると、制御回路ＡＲ２から、これらの転送トランジスタを介して、選択ゲート線ＳＧＤに電圧Ｖ_ＳＧＤ＝３Ｖ又は０Ｖが転送され（選択されるＮＡＮＤセルユニットには３Ｖ、非選択のＮＡＮＤセルユニットには０Ｖ）、また選択ゲート線ＳＧＳには電圧Ｖ_ＳＧＳ＝０Ｖが印加される。
また、ダミーワード線ＤＷＬＤ，ＤＷＬＳに与えられる電圧Ｖ_{Ｄ−ＣＧＤ}、Ｖ_{Ｄ−ＣＧＳ}は、書込みパス電圧Ｖｐａｓｓ（例えば１０〜１２Ｖ）とされる。書き込みパス電圧Ｖｐａｓｓは、メモリトランジスタＭＴｒの閾値電圧を変動させることなく、且つメモリトランジスタＭＴｒをその保持データの如何に拘わらず導通させることのできる程度の大きさを有する電圧である。
また、ワード線ＷＬに与えられる電圧Ｖ_ＣＧは、閾値電圧を変動させ得るプログラム電圧Ｖｐｇｍ（＝２０〜２２Ｖ程度）又は書き込みパス電圧Ｖｐａｓｓとされる。

（３）消去動作が行われる場合に選択メモリブロックＭＢに印加される電圧
次に、消去動作が行われる場合に選択メモリブロックＭＢに印加される電圧を説明する。ビット線ＢＬ、ソース線ＳＬには、１５Ｖ程度の大きさを有する消去電圧Ｖｅｒａが印加される。
また、制御信号ＳＥＬＳは”Ｈ”となり、これにより転送トランジスタＴ_ＳＧＤ、Ｔ_ＳＧＳが導通する。すると、制御回路ＡＲ２から、これらの転送トランジスタを介して、選択ゲート線ＳＧＤ、ＳＧＳに電圧Ｖ_ＳＧＤ＝３Ｖが転送される。この３Ｖの電圧と、ビット線ＢＬ及びソース線ＳＬに与えられる消去電圧Ｖｅｒａ（１５Ｖ程度）との電位差により、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒにおいてＧＩＤＬ電流（Gate Induced Drain Leakage）が発生し、これによりメモリストリングＭＳのボディが消去電圧Ｖｅｒａ近くまで充電される。
また、ダミーワード線ＤＷＬＤ，ＤＷＬＳ、ワード線ＷＬに与えられる電圧Ｖ_{Ｄ−ＣＧＤ}、Ｖ_{Ｄ−ＣＧＳ}、Ｖ_ＣＧは接地電圧Ｖｓｓ（０Ｖ）とされる。

（４）選択メモリブロックＭＢにて読出し動作が行われる場合に非選択メモリブロックＭＢに印加される電圧
次に、選択メモリブロックＭＢにて読み出し動作が行われる場合に非選択メモリブロックＭＢに印加される電圧を説明する。（１）の場合と同様に、ビット線ＢＬには３Ｖ程度の電圧が与えられ、ソース線ＳＬには接地電圧Ｖｓｓ（０Ｖ）が与えられる。ただし、制御信号ＳＥＬＳは”Ｌ”となり、これにより転送トランジスタＴ_ＳＧＤ、Ｔ_ＳＧＳが非導通状態とされる。このため、選択ゲート線ＳＧＤ、ＳＧＳはフローティング状態（ｆ）に維持される。
一方、制御信号ＵＮＳＥＬが”Ｈ”となり、これによりダミーワード線ＤＷＬＤ，ＤＷＬＳに与えられる電圧Ｖ_{Ｄ−ＣＧＤ}、Ｖ_{Ｄ−ＣＧＳ}は、接地電圧Ｖｓｓとされる。これにより、ダミートランジスタＤＭＴｒｄ、ＤＭＴｒｓが非導通状態に維持される。このように、本実施の形態では、ダミーワード線ＤＷＬＤが２つの転送トランジスタＴ_{Ｄ−ＣＧＤ（１）}、Ｔ_{Ｄ−ＣＧＤ（２）}を有し、どちらか一方が導通制御されるよう構成されている。このため、選択ゲート線ＳＧＤが単一の転送トランジスタＴ_ＳＧＤで制御されていても、非選択のメモリブロックＭＢにおいて効果的にリーク電流を抑制し、問題なく従来通りの読み出し動作を実行することが可能になっている。ダミーワード線ＤＷＬＳについても同様のことが言える。

（５）選択メモリブロックＭＢにて書き込み動作が行われる場合に非選択メモリブロックＭＢに印加される電圧
次に、選択メモリブロックＭＢにて書込み動作が行われる場合に非選択メモリブロックＭＢに印加される電圧を説明する。
制御信号ＳＥＬＳは”Ｌ”となり、これにより転送トランジスタＴ_ＳＧＤ、Ｔ_ＳＧＳが非導通状態とされる。このため、選択ゲート線ＳＧＤ、ＳＧＳはフローティング状態（ｆ）に維持される。
一方、制御信号ＵＮＳＥＬが”Ｈ”となり、これによりダミーワード線ＤＷＬＤ，ＤＷＬＳに与えられる電圧Ｖ_{Ｄ−ＣＧＤ}、Ｖ_{Ｄ−ＣＧＳ}は、接地電圧Ｖｓｓとされる。これにより、ダミートランジスタＤＭＴｒｄ、ＤＭＴｒｓが非導通状態に維持される。また、ワード線ＷＬは、転送トランジスタＴ_１〜Ｔ_８が非導通状態とされることにより、フローティング状態とされる。
このように、本実施の形態では、ダミーワード線ＤＷＬＤが２つの転送トランジスタＴ_{Ｄ−ＣＧＤ（１）}、Ｔ_{Ｄ−ＣＧＤ（２）}を有し、どちらか一方が導通制御されるよう構成されている。このため、選択ゲート線ＳＧＤが単一の転送トランジスタＴ_ＳＧＤで制御されていても、問題なく従来通りの書き込み動作を実行することが可能になっている。ダミーワード線ＤＷＬＳについても同様のことが言える。

（６）選択メモリブロックＭＢにて消去動作が行われる場合に非選択メモリブロックＭＢに印加される電圧
次に、選択メモリブロックＭＢにて消去動作が行われる場合に非選択メモリブロックＭＢに印加される電圧を説明する。
制御信号ＳＥＬＳ、ＳＥＬＣは”Ｌ”となり、これにより転送トランジスタＴ_ＳＧＤ、Ｔ_ＳＧＳ、Ｔ_{Ｄ−ＣＧＤ}，Ｔ_{Ｄ−ＣＧＳ}、Ｔ_１〜Ｔ_８は非導通状態とされる。これにより、選択ゲート線ＳＧＤ、ＳＧＳはフローティング状態に維持される。ビット線ＢＬ、ソース線ＳＬに消去電圧Ｖｅｒａが印加されたとしても、選択ゲート線ＳＧＤ、ＳＧＳは容量カップリング効果によりその電位が上昇するため、ＧＩＤＬ電流は発生せず、消去動作は行われない。また、ワード線ＷＬ、バックゲート線ＢＧ、及びダミーワード線ＤＷＬＤ、ＤＷＬＳも全てフローティング状態にされる。

［効果］
以上説明したように、本実施の形態では、各選択ゲート線ＳＧＤ、ＳＧＳが、それぞれ単一の転送トランジスタを有している。このため、周辺回路の回路面積は従来に比べ削減されている。代りに、１本のダミーワード線ＤＷＬ毎に２つの転送トランジスタが設けられているが、この転送トランジスタは１つのメモリブロックＭＢ中の複数のダミーワード線間で共有することができる。図１の例では、１つのメモリブロックＭＢあたりに４個で足りる。したがって、全体として周辺回路の回路面積を削減しつつ、各種動作も正確に実行することができる。

［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置について、図７及び図８を参照して説明する。この実施の形態の不揮発性半導体記憶装置の全体構成は、図１〜図５と略同一である。ただし、本実施の形態では、消去動作において、非選択メモリブロックＭＢの選択ゲート線ＳＧＤ、ＳＧＳを、フローティング状態ではなく、固定の電圧（例えば３Ｖ）とするため、図７に示すようなロウデコーダが制御回路ＡＲ２に含まれている。

このロウデコーダは、論理ゲート回路Ｌ１、Ｌ２とセレクタ回路Ｓ１、Ｓ２を備えている。論理ゲート回路Ｌ１、Ｌ２は、指定されたブロックアドレスが自己のブロックアドレスと一致したときに”Ｈ”となる信号Ａｄｄｒｅｓｓと、消去動作が行われるときに”Ｈ”となる信号ＥＲＡＳＥが入力され、その論理和を出力するＯＲゲートである。また、セレクタ回路Ｓ１、Ｓ２は、論理ゲート回路Ｌ１、ｌ２の出力信号が”Ｈ”のときに、制御信号ＳＥＬＳを”Ｈ”に設定する。この回路によれば、あるメモリブロックＭＢが非選択の場合でも、消去動作が行われる場合には、選択ゲート線ＳＧＤ、ＳＧＳをフローティング状態とせず、固定の電圧（例えば３Ｖ）を与えることができる。

図８は、第２の実施の形態で使用されるロウデコーダの別の構成例である。トランジスタＭ１〜Ｍ４の構成は、周知の構成と同一であるので説明は省略する。この図８のロウデコーダは、更に論理ゲート回路Ｌ４を有している。この論理ゲート回路Ｌ４には、アドレスデコーダ１１からの出力信号と、前述の信号ＥＲＡＳＥが入力される。この論理ゲート回路Ｌ４の出力信号が、制御信号ＳＥＬＳとされている。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＡＲ１・・・メモリセルアレイ、 ＡＲ２・・・制御回路。ＭＢ・・・メモリブロック。

Claims (5)

1. 複数のメモリブロックを有するメモリセルアレイと、
   前記複数のメモリブロックの各々に基板に対し垂直な方向に延びるように形成され複数のメモリトランジスタ及びダミートランジスタを直列接続してなる複数のメモリストリングと、
   前記メモリストリングの第１の端部に一端が接続されるドレイン側選択トランジスタと、
   前記メモリストリングの第２の端部に一端が接続されるソース側選択トランジスタと、
   それぞれ前記複数のメモリブロックの１つに配置される複数の前記メモリストリングに共通に接続される複数のワード線と、
   第１方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、
   前記ソース側選択トランジスタの他端に接続されるソース線と、
   前記第１方向とは直交する第２方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるドレイン側選択ゲート線と、
   前記第２方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるソース側選択ゲート線と、
   それぞれ前記複数のメモリブロックの１つに含まれる複数の前記ダミートランジスタに共通に接続されるダミーワード線と、
   前記ワード線、前記ドレイン側選択ゲート線、前記ソース側選択ゲート線、及び前記ダミーワード線にそれぞれ接続される転送トランジスタと
   前記転送トランジスタを制御して、前記ワード線、前記ドレイン側選択ゲート線、前記ソース側選択ゲート線、及び前記ダミーワード線に供給する電圧を制御する制御回路と、
   を備え、
   前記ドレイン側選択ゲート線及び前記ソース側選択ゲート線は、
   （ｉ）前記メモリブロックが選択されるときには、前記転送トランジスタが導通されることにより電圧を前記制御回路から供給され、
   （ｉｉ）前記メモリブロックが非選択とされ他のメモリブロックでは消去動作以外の動作が実行されるときには、前記転送トランジスタが非導通状態となることによりフローティング状態とされ、且つ、
   （ｉｉｉ）前記メモリブロックが非選択とされ他のメモリブロックにおいて消去動作が実行されるときには、前記転送トランジスタが導通されることにより電圧を前記制御回路から供給され、
   前記ダミーワード線は、前記メモリブロックが選択されるときには第１の転送トランジスタが導通することにより前記制御回路から電圧を供給される一方、前記メモリブロックが非選択とされるときは前記第１の転送トランジスタとは別の第２の転送トランジスタにより電圧を供給され、
   前記第１の転送トランジスタは第１の制御信号により導通制御される一方、前記第２の転送トランジスタは第２の制御信号により導通制御される
   ことを特徴とする不揮発性半導体記憶装置。
2. 複数のメモリブロックを有するメモリセルアレイと、
   前記複数のメモリブロックの各々に基板に対し垂直な方向に延びるように形成され複数のメモリトランジスタ及びダミートランジスタを直列接続してなる複数のメモリストリングと、
   前記メモリストリングの第１の端部に一端が接続されるドレイン側選択トランジスタと、
   前記メモリストリングの第２の端部に一端が接続されるソース側選択トランジスタと、
   それぞれ前記複数のメモリブロックの１つに配置される複数の前記メモリストリングに共通に接続される複数のワード線と、
   第１方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、
   前記ソース側選択トランジスタの他端に接続されるソース線と、
   前記第１方向とは直交する第２方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるドレイン側選択ゲート線と、
   前記第２方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるソース側選択ゲート線と、
   それぞれ前記複数のメモリブロックの１つに含まれる複数の前記ダミートランジスタに共通に接続されるダミーワード線と、
   前記ワード線、前記ドレイン側選択ゲート線、前記ソース側選択ゲート線、及び前記ダミーワード線にそれぞれ接続される転送トランジスタと
   前記転送トランジスタを制御して、前記ワード線、前記ドレイン側選択ゲート線、前記ソース側選択ゲート線、及び前記ダミーワード線に供給する電圧を制御する制御回路と、
   を備え、
   前記ドレイン側選択ゲート線及び前記ソース側選択ゲート線は、前記メモリブロックが選択されるときには前記転送トランジスタが導通することにより電圧を前記制御回路から供給される一方、前記メモリブロックが非選択とされるときは前記転送トランジスタが非導通状態となることによりフローティング状態とされ、
   前記ダミーワード線は、前記メモリブロックが選択されるときには第１の転送トランジスタが導通することにより前記制御回路から電圧を供給される一方、前記メモリブロックが非選択とされるときは前記第１の転送トランジスタとは別の第２の転送トランジスタにより電圧を供給される
   ことを特徴とする不揮発性半導体記憶装置。
3. 前記制御回路は、選択されたメモリブロックにおいて消去動作が行われる場合において、非選択のメモリブロックの前記ドレイン側選択ゲート線及び前記ソース側選択ゲート線の前記転送トランジスタを導通させて電圧を供給する請求項２記載の不揮発性半導体記憶装置。
4. 前記第１の転送トランジスタは第１の制御信号により導通制御される一方、前記第２の転送トランジスタは第２の制御信号により導通制御される
   請求項２又は３に記載の不揮発性半導体記憶装置。
5. 前記ドレイン側選択ゲート線、及び前記ソース側選択ゲート線の各々は、メモリブロックが選択状態にあるときに導通し非選択状態にあるときに非導通状態となる１つの転送トランジスタに接続される
   ことを特徴とする請求項２乃至４のいずれかに記載の不揮発性半導体記憶装置。

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