JP5514158B2

JP5514158B2 - 不揮発性半導体記憶装置

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Publication number: JP5514158B2
Application number: JP2011133942A
Authority: JP
Inventors: 洋前嶋; 浩司細野
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Priority date: 2011-06-16
Filing date: 2011-06-16
Publication date: 2014-06-04
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Description

本明細書に記載の実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリセルの積層化が期待されている。その一つとして縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤ型フラッシュメモリが提案されている。積層型ＮＡＮＤ型フラッシュメモリは、積層方向に直列接続された複数のメモリトランジスタからなるメモリストリングと、そのメモリストリングの両端に設けられた選択トランジスタとを有する。

この積層型ＮＡＮＤ型フラッシュメモリにおいて、書込み動作の対象としていないメモリトランジスタへの誤書込みを抑制する制御が必要とされている。

特開２００７−２６６１４３号公報

本発明は、誤書込みを抑制した不揮発性半導体記憶装置を提供することを目的とする。

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、メモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。メモリセルアレイは、複数のメモリブロックを有する。メモリストリングは、複数のメモリブロックの各々に配置されそれぞれ電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる。ドレイン側選択トランジスタは、メモリストリングの第１の端部に一端が接続される。ソース側選択トランジスタは、メモリストリングの第２の端部に一端が接続される。複数のワード線は、複数のメモリブロックの１つに配置される複数のメモリストリングに含まれるメモリトランジスタのゲートに共通に接続されるように配置される。複数のビット線は、それぞれ第１方向に延びて複数のメモリブロックに存在するドレイン側選択トランジスタの他端に接続される。ソース線は、ソース側選択トランジスタの他端に接続される。ドレイン側選択ゲート線は、第１方向とは直交する第２方向に並ぶドレイン側選択トランジスタのゲートを共通に接続するように第２方向を長手方向として配設される。ソース側選択ゲート線は、第２方向に並ぶソース側選択トランジスタのゲートを共通に接続するように第２方向を長手方向として配設される。制御回路は、複数のメモリブロックに対して印加する電圧を制御する。複数のメモリストリングの各々は、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、基板に対して垂直方向に延びる柱状部を含み、メモリトランジスタのボディとして機能する。電荷蓄積層は、柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成される。導電層は、電荷蓄積層を介して柱状部の側面を取り囲み且つメモリトランジスタのゲートとして機能する。制御回路は、書込み動作時、複数のビット線中の書込み禁止ビット線の電圧を第１電圧まで上げた後、書込み禁止ビット線をフローティング状態とする。続いて、制御回路は、書込み禁止ビット線以外の書込みビット線の電圧を第２電圧まで上げ、これに伴うカップリングにより書込み禁止ビット線の電圧を上げる。これにより、制御回路は、書込み禁止ビット線に対応するメモリストリング内のメモリトランジスタに対して書込み動作を禁止する。一方、制御回路は、書込みビット線に対応するメモリストリング内のメモリトランジスタに対して書込み動作を実行する。

第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡ、及び制御回路ＣＣを示す図である。第１の実施の形態に係るメモリブロックＭＢ（１）、ＭＢ（２）の積層構造を示す斜視図である。第１の実施の形態に係るメモリブロックＭＢの一部の積層構造を示す断面図である。ロウデコーダ７０を示す回路図である。センスアンプ８０を示す回路である。書込み動作の制御対象を示す図である。一般的な書込み動作時のタイミングチャートである。一般的な書込み動作時における非選択メモリユニットＭＵ（２、１）〜（２、ｎ）の導通状態を示す図である。第１の実施の形態に係る書込み動作時における非選択メモリユニットＭＵ（２、１）〜（２、ｎ）の導通状態を示す図である。第１の実施の形態に係るカップリングＣＰ１、ＣＰ２を示す図である。第１の実施の形態に係る書込み動作時のタイミングチャートである。第１の実施の形態に係る読出動作時のタイミングチャートである。第２の実施の形態に係るカップリングＣＰ１、ＣＰ２、ＣＰ３を示す図である。第２の実施の形態に係る書込み動作時のタイミングチャートである。第３の実施の形態に係る書込み動作時のタイミングチャートである。

以下、図面を参照して、不揮発性半導体記憶装置の実施の形態について説明する。

［第１の実施の形態］
［概略構成］
メモリセルアレイＭＡは、図１に示すように、ｎ本のビット線ＢＬ（１）、…ＢＬ（ｎ）、１本のソース線ＳＬを備えるとともに、ｍ個のメモリブロックＭＢ（１）、…ＭＢ（ｍ）を含んでいる。なお、以下において、全てのビット線ＢＬ（１）・・・ＢＬ（ｎ）を総称する場合には、ビット線ＢＬと記載する場合もある。同様に、全てのメモリブロックＭＬ（１）・・・（ｍ）を総称する場合には、メモリブロックＭＢと記載する場合もある。

ビット線ＢＬは、ロウ方向に所定ピッチをもって、複数のメモリブロックＭＢを跨ぐようにカラム方向に延びるように形成されている。

各メモリブロックＭＢは、それぞれｎ行２列のマトリクス状に配列されたメモリユニットＭＵ（１、１）〜ＭＵ（２、ｎ）を有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。以下では、各メモリユニットＭＵ（１，１）〜（２、ｎ）を区別することなく、単にメモリユニットＭＵと記載する場合もある。

メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜ＭＴｒ４、ＭＴｒ５〜ＭＴｒ８は、各々、直列接続されている。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。

メモリトランジスタＭＴｒ１〜ＭＴｒ８は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。また、メモリトランジスタＭＴｒ１は、データの保持に用いられないダミートランジスタＤＴｒとして利用することができる。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。

メモリブロックＭＢ（１）〜ＭＢ（ｍ）のそれぞれにおいて、ｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートには、各々、ワード線ＷＬ１〜ＷＬ８が共通に接続されている。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通に接続されている。

ソース側選択トランジスタＳＳＴｒのドレインは、メモリトランジスタＭＴｒ１のソースに接続されている。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続されている。各メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには、１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続されている。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。

ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳのドレイン（メモリトランジスタＭＴｒ８のドレイン）に接続されている。ドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに接続されている。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続されている。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。

［積層構造］
１つのメモリブロックＭＢは、図２及び図３に示すように、基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。

バックゲート層３０は、図２及び図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、基板２０と平行なロウ方向及びカラム方向に２次元的に、板状に広がるように形成される。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

バックゲート層３０は、図３に示すように、メモリゲート絶縁層４３、及び連結半導体層４４Ｂを有する。メモリゲート絶縁層４３は、連結半導体層４４Ｂとバックゲート導電層３１との間に設けられている。連結半導体層４４Ｂは、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。連結半導体層４４Ｂは、バックゲート導電層３１を掘り込むように形成される。連結半導体層４４Ｂは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層４４Ｂは、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層４４Ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

メモリ層４０は、図２及び図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ１〜ＷＬ３、及びメモリトランジスタＭＴｒ１〜ＭＴｒ３のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ６〜ＷＬ８、及びメモリトランジスタＭＴｒ６〜ＭＴｒ８のゲートとしても機能する。

ワード線導電層４１ａ〜４１ｄは、その上下間に層間絶縁層４５を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、ロウ方向（図３の紙面垂直方向）を長手方向として延びるように形成される。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

メモリ層４０は、図２、図３に示すように、メモリゲート絶縁層４３、柱状半導体層４４Ａ、及びダミー半導体層４４Ｄを有する。メモリゲート絶縁層４３は、柱状半導体層４４Ａとワード線導電層４１ａ〜４１ｄとの間に設けられている。柱状半導体層４４Ａは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディ（チャネル）として機能する。ダミー半導体層４４Ｄは、配列ピッチの関係で設けられているものであり、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディとしては機能しない。

メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面側からメモリ柱状半導体層４４側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは、電荷を蓄積可能に構成される。

ブロック絶縁層４３ａは、ワード線導電層４１ａ〜４１ｄの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ_２）の材料を用いる。電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）の材料を用いる。

柱状半導体層４４Ａは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通するように形成される。柱状半導体層４４Ａは、基板２０に対して垂直方向に延びる。一対の柱状半導体層４４Ａは、連結半導体層４４Ｂのカラム方向の端部近傍に整合するように形成される。柱状半導体層４４Ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。なお、ダミー半導体層４４Ｄは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通するように形成される。ダミー半導体層４４Ｄの下方には、連結半導体層４４Ｂ、及びバックゲート導電層３１は設けられていない。

上記バックゲート層３０及びメモリ層４０において、一対の柱状半導体層４４Ａ、及びその下端を連結する連結半導体層４４Ｂは、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４を構成する。メモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。

上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面及び下面を取り囲むように形成される。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲むように形成される。

選択トランジスタ層５０は、図２及び図３に示すように、ソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ダミー導電層５１ｃは、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤとして機能しない。

ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成される。ダミー導電層５１ｃは、ソース側導電層５１ａと同層であって、柱状半導体層４４Ａの上層以外の箇所に設けられる。複数のソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃは、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

選択トランジスタ層５０は、図２及び図３に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、ドレイン側柱状半導体層５４ｂ、及びダミー半導体層５４Ｄを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。

ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられている。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通するように形成されている。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接続され、基板２０に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられている。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通するように形成されている。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの他方の上面に接続され、基板２０に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

ダミー半導体層５４Ｄは、ダミー導電層５１ｃを貫通するように形成される。ダミー半導体層５４Ｄは、Ｉ字状に形成される。ダミー半導体層５４Ｄの下面は、ダミー半導体層４４Ｄの上面に接する。

配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。

ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びるように形成される。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びるように形成される。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属の材料を用いる。

［制御回路ＣＣの構成］
次に、制御回路ＣＣの構成について具体的に説明する。制御回路ＣＣは、図４に示すようにロウデコーダ７０を有する。図４に示すように、ロウデコーダ７０の占有面積を抑えるため、ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧは、複数のメモリストリングＭＳで共有されている。ビット線ＢＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳを制御することで、各メモリストリングＭＳは独立して制御できる。

ロウデコーダ７０は、バスＢａｓｓ１、Ｂａｓｓ２を介してワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳに電圧を供給する。ロウデコーダ７０は、メモリブロックＭＢ毎に、ＡＮＤ回路７１、インバータ７２、レベルシフタ７３、第１転送トランジスタＴｒａ１〜Ｔｒａ１３、第２転送トランジスタＴｒｂ１〜Ｔｒｂ４を有する。

ＡＮＤ回路７１は、ブロックアドレスを受け付ける。ロウデコーダ７０が選択されたメモリブロックＭＢを制御する場合、ＡＮＤ回路７１はブロックアドレスに基づき“Ｈ”レベルの信号を出力する。一方、ロウデコーダ７０が非選択とされたメモリブロックＭＢを制御する場合、ＡＮＤ回路７１はブロックアドレスに基づき“Ｌ”レベルの信号を出力する。

第１転送トランジスタＴｒａ１〜Ｔｒａ１３のゲートは、ＡＮＤ回路７１からの出力信号をレベルシフタ７３を介して供給される。第１転送トランジスタＴｒａ１〜Ｔｒａ８は、バスＢａｓｓ１とワード線ＷＬ１〜ＷＬ８との間に設けられている。第１転送トランジスタＴｒａ９は、バスＢａｓｓ１とバックゲート線ＢＧとの間に設けられている。第１転送トランジスタＴｒａ１０は、バスＢａｓｓ２とソース側選択ゲート線ＳＧＳ（１）との間に設けられている。第１転送トランジスタＴｒａ１１は、バスＢａｓｓ２とドレイン側選択ゲート線ＳＧＤ（１）との間に設けられている。第１転送トランジスタＴｒａ１２は、バスＢａｓｓ２とソース側選択ゲート線ＳＧＳ（２）との間に設けられている。第１転送トランジスタＴｒａ１３は、バスＢａｓｓ２とドレイン側選択ゲート線ＳＧＤ（２）との間に設けられている。

第２転送トランジスタＴｒｂ１〜Ｔｒｂ４のゲートは、ＡＮＤ回路７１の出力信号をインバータ７２を介して供給されている。第２転送トランジスタＴｒｂ１の一端はソース側選択ゲート線ＳＧＳ（１）に接続され、その他端は信号ＳＧＳＣＯＭを供給されている。第２転送トランジスタＴｒｂ２の一端はドレイン側選択ゲート線ＳＧＤ（１）に接続され、その他端は信号ＳＧＤＣＯＭを供給されている。第２転送トランジスタＴｒｂ３の一端はソース側選択ゲート線ＳＧＳ（２）に接続され、その他端は信号ＳＧＳＣＯＭを供給されている。第２転送トランジスタＴｒｂ４の一端はドレイン側選択ゲート線ＳＧＤ（２）に接続され、その他端は信号ＳＧＤＣＯＭを供給されている。

次に、図５を参照して、制御回路ＣＣが有するセンスアンプ８０について説明する。センスアンプ８０は、書込動作時、ビット線ＢＬの電圧を制御する。センスアンプ８０は、図５に示すように、ラッチ回路８１、差動アンプ８２、スイッチ８３ａ、８３ｂ、転送トランジスタＴｒｃ１〜Ｔｒｃ４を有する。

ラッチ回路８１は、差動アンプ８２のノードＴ１に接続されている。ラッチ回路８１のデータ“ＬＡＴ”、“ＩＮＶ”は、制御するビット線ＢＬ毎に異なり、そのデータに応じてビット線ＢＬには異なる電圧が印加される。

ラッチ回路８１は、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３、及びＰＭＯＳトランジスタＭＰ１〜ＭＰ３を有する。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１は直列接続されている。ＰＭＯＳトランジスタＭＰ２とＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ２とＮＭＯＳトランジスタＭＮ３は直列接続されている。

ＰＭＯＳトランジスタＭＰ１のゲートとＮＭＯＳトランジスタＭＮ１のゲートは、ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ２との間のノードＮ１、及び差動アンプ８２のノードＴ１に接続されている。ＰＭＯＳトランジスタＭＰ３のゲートとＮＭＯＳトランジスタＭＮ２のゲートは、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１との間のノードＮ２に接続されている。ＰＭＯＳトランジスタＭＰ２のゲートは、リセット信号ＰＳＴ＿Ｐを供給される。ＮＭＯＳトランジスタＭＮ３のゲートは、ストロボ信号ＳＴＢｎを供給される。ノードＮ１にデータ“ＩＮＶ”が保持され、ノードＮ２にデータ“ＬＡＴ”が保持される。

差動アンプ８２は、読出動作時にビット線ＢＬからの信号を差動増幅させる。差動アンプ８２は、ＮＭＯＳトランジスタＭＮ４〜ＭＮ７、ＰＭＯＳトランジスタＭＰ４、ＭＰ５、及びキャパシタＣＡＰを有する。ＰＭＯＳトランジスタＭＰ４、ＭＰ５とＮＭＯＳトランジスタＭＮ４は直列接続されている。ＮＭＯＳトランジスタＭＮ５〜ＭＮ７は直列接続されている。ＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ５間のノードＴ１にラッチ回路８１のノードＮ１が接続され、ＮＭＯＳトランジスタＭＮ６、ＭＮ７間のノードＴ２にスイッチ８３ａが接続される。ＮＭＯＳトランジスタＭＮ４、ＭＮ７のソースは、信号ＳＢＵＳを供給される。キャパシタＣＡＰの一端はセンスノードＳＥＮに一端を接続され、キャパシタＣＡＰの他端はクロック信号ＣＬＫを供給される。センスノードＳＥＮは、ＮＭＯＳトランジスタＭＮ５、ＭＮ６の間に設けられ、さらにＰＭＯＳトランジスタＭＰ５のゲートに接続される。

スイッチ８３ａは、データ“ＩＮＶ”、“ＬＡＴ”に応じて導通／非導通となる。スイッチ８３ａは、ＮＭＯＳトランジスタＭＮ８、及びＰＭＯＳトランジスタＭＰ６を有する。ＮＭＯＳトランジスタＭＮ８、及びＰＭＯＳトランジスタＭＰ６は並列接続される。ＮＭＯＳトランジスタＭＮ８のゲートはデータ“ＬＡＴ”を供給され、ＰＭＯＳトランジスタＭＰ６のゲートはデータ“ＩＮＶ”を供給される。ＮＭＯＳトランジスタＭＮ８のドレイン（ＰＭＯＳトランジスタＭＰ６のソース）は、ノードＴ２、及び転送トランジスタＴｒｃのソースに接続される。

転送トランジスタＴｒｃ１のドレインは、書込み動作時に２．７Ｖを印加される。転送トランジスタＴｒｃ１のゲートは、信号ＢＬＸを供給される。

スイッチ８３ｂは、データ“ＩＮＶ”、“ＬＡＴ”に応じて導通／非導通となる。スイッチ８３ｂの一端は書込み動作時に２．０Ｖを供給され、スイッチ８３ｂの他端はスイッチ８３ａ及び転送トランジスタＴｒｃ２のドレインに接続される。スイッチ８３ｂは、ＮＭＯＳトランジスタＭＮ９、及びＰＭＯＳトランジスタＭＰ７を有する。ＮＭＯＳトランジスタＭＮ９、及びＰＭＯＳトランジスタＭＰ７は並列接続されている。ＮＭＯＳトランジスタＭＮ９のゲートはデータ“ＩＮＶ”を供給され、ＰＭＯＳトランジスタＭＰ７のゲートはデータ“ＬＡＴ”を供給される。

転送トランジスタＴｒｃ２のドレインは、スイッチ８３ａ（ＮＭＯＳトランジスタＭＮ８のソース）、及びスイッチ８３ｂ（ＮＭＯＳトランジスタＭＮ９のソース）に接続されている。転送トランジスタＴｒｃ３は、転送トランジスタＴｒ２とビット線ＢＬとの間に設けられている。転送トランジスタＴｒｃ４のソースは、ビット線ＢＬと転送トランジスタＴｒｃ３との間に接続されている。転送トランジスタＴｒｃ４のドレインは消去電圧ＶＥＲＡを供給され、転送トランジスタＴｒｃ４のゲートはバイアス電圧ＢＩＡＳを供給される。

次に、上述した図５に示すセンスアンプ８０の構成によって、書込み動作時、ビット線ＢＬの電圧を制御する仕組みについて説明する。ここで、メモリストリングＭＳ中のメモリトランジスタＭＴｒに対して書込み動作を実行する場合、そのメモリストリングＭＳに対応するビット線ＢＬは、書込みビット線ＢＬ（“Ｌ”）として制御される。一方、メモリストリングＭＳ中のメモリトランジスタＭＴｒに対して書込み動作を禁止する場合、そのメモリストリングＭＳに対応するビット線ＢＬは、書込み禁止ビット線ＢＬ（“Ｈ”）として制御される。書込みビット線ＢＬ（“Ｌ”）の電圧は、書込み禁止ビット線ＢＬ（“Ｈ”）の電圧よりも低く制御される。

センスアンプ８０が書込み禁止ビット線ＢＬ（“Ｈ”）の電圧を制御する場合、ラッチ回路８１が保持するデータは、“ＬＡＴ＝１、ＩＮＶ＝０”とされる。一方、センスアンプ８０が書込みビット線ＢＬ（“Ｌ”）の電圧を制御する場合、ラッチ回路８１が保持するデータは、“ＬＡＴ＝０、ＩＮＶ＝１”とされる。

書込み禁止ビット線ＢＬ（“Ｈ”）の電圧を制御する場合、“ＬＡＴ＝１、ＩＮＶ＝０”に基づき、スイッチ８３ａは導通状態となる一方、スイッチ８３ｂは非導通状態となる。この状態で、転送トランジスタＴｒｃ１のドレインは、２．７Ｖの電圧を印加される。また、転送トランジスタＴｒｃ２のゲートは、２．５Ｖ＋Ｖｔの電圧を印加される（Ｖｔは閾値電圧）。転送トランジスタＴｒｃ３のゲートは、７Ｖの電圧を印加される。これにより、図５の符号“Ａ”に示すように、転送トランジスタＴｒｃ１のドレインから書込み禁止ビット線ＢＬ（“Ｈ”）へと電圧が転送され、書込み禁止ビット線ＢＬ（“Ｈ”）の電圧は２．５Ｖとなる。この後、転送トランジスタＴｒｃ３のゲートに印加される電圧は、７Ｖから２．５Ｖ＋Ｖｔに下げられる。これにより、書込み禁止ビット線ＢＬ（“Ｈ”）は、その電圧が２．５Ｖ以上となった場合に、フローティング状態となる。その後、後述する書込みビット線ＢＬ（“Ｌ”）の電圧の上昇に伴うカップリングにより、書込み禁止ビット線ＢＬ（“Ｈ”）の電圧は４Ｖまで上昇する。

書込みビット線ＢＬ（“Ｌ”）の電圧を制御する場合、“ＬＡＴ＝０、ＩＮＶ＝１”に基づき、スイッチ８３ａは非導通状態となる一方、スイッチ８３ｂは導通状態となる。この状態で、スイッチ８３ｂの一端は、０Ｖを印加される。転送トランジスタＴｒｃ２のゲートは、２．５Ｖ＋Ｖｔの電圧を印加される。転送トランジスタＴｒｃ３のゲートは、７Ｖの電圧を印加される。この後、スイッチ８３ｂの一端に印加される電圧は、０Ｖから２．０Ｖに上げられる。また、転送トランジスタＴｒｃ３のゲートに印加される電圧は、７Ｖから２．５Ｖ＋Ｖｔに下げられる。これにより、図５の符号“Ｂ”に示すように、スイッチ８３ｂの一端から書込みビット線ＢＬ（“Ｌ”）へと電圧が転送され、書込みビット線ＢＬ（“Ｌ”）の電圧は２．０Ｖまで上昇する。

［書込動作］
次に、図６を参照して、以下に説明する書込み動作の制御対象について説明する。図６に示す一例においては、書込み動作時、複数のメモリブロックＭＢ（１）〜（ｍ）の中から、１つのメモリブロックＭＢ（１）が選択される。その選択メモリブロックＭＢ（１）内の２列に並ぶ複数のメモリユニットＭＵ（１、１）〜（１、ｎ）、（２、１）〜（２、ｎ）中から、１列に並ぶ複数のメモリユニット（１、１）〜（１、ｎ）が選択される。そして、選択メモリユニット（１、１）〜（１、ｎ）内の複数のメモリトランジスタＭＴｒ１〜８の中からロウ方向に１列に並ぶ複数のメモリトランジスタＭＴｒ３が選択される。これらロウ方向に一列に並ぶ複数の選択メモリトランジスタＭＴｒ３が書込み動作の対象となる。

書込み動作時、書込みビット線ＢＬ（“Ｌ”）に接続された選択メモリユニットＭＵ（１、１）〜（１、ｎ）に含まれる選択メモリトランジスタＭＴｒ３に対して書込み動作が実行され、その閾値電圧がシフトされる（“０”書き）。一方、書込み禁止ビット線ＢＬ（“Ｈ”）に接続された選択メモリユニットＭＵ（１、１）〜（１、ｎ）（メモリストリングＭＳ）に含まれる選択メモリトランジスタＭＴｒ３に対して書込み動作は禁止され、元の閾値電圧が維持される（“１”書き）。

なお、選択メモリブロックＭＢ（１）以外の非選択メモリブロックＭＢ（２）〜（ｍ）は書き込み動作の対象とされない。また、選択メモリブロック（１）内の選択メモリユニット（１、１）〜（１、ｎ）以外の非選択メモリユニットＭＵ（２、１）〜（２、ｎ）は書き込み動作の対象とされない。

次に、図７を参照して、一般的な書込み動作について説明する。図７は、不揮発性半導体記憶装置の一般的な書込み動作を示すタイミングチャートである。図７（ａ）は、選択メモリユニットＭＵ（１、１）〜（１、ｎ）に接続された配線の電圧を示す。図７（ｂ）は、非選択メモリユニットＭＵ（２、１）〜（２、ｎ）に接続された配線の電圧を示す。図７（ｃ）は、非選択メモリブロックＭＢ内のメモリユニットＭＵ（１、１）〜（２、ｎ）に接続された配線の電圧を示す。

図７に示すように、一般的な書込み動作においては、時刻ｔ１１にて、書込み禁止ビット線ＢＬ（“Ｈ”）の電圧は、電圧ＶＢＬ（２Ｖ）まで上げられる一方、書込みビット線ＢＬ（“Ｌ”）の電圧は、電圧ＶＳＳ（０Ｖ）に保持される。また、時刻ｔ１１にて、選択メモリユニットＭＵ（１、１）〜（１、ｎ）に接続された選択ドレイン側選択ゲート線ＳＧＤ（１）の電圧は、電圧ＶＳＧＤ（４Ｖ）まで上げられる。これにより、選択メモリユニットＭＵ（１、１）〜（１、ｎ）内において、書込み禁止ビット線ＢＬ（“Ｈ”）に接続されたドレイン側選択トランジスタＳＤＴｒは導通状態となり、対応するメモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）のボディは書込み禁止ビット線ＢＬ（“Ｈ”）からプリチャージされる。また、時刻ｔ１１にて、ソース線ＳＬの電圧は、電圧ＶＳＬ（１．５Ｖ）まで上げられる。

次に、時刻ｔ１２にて、ドレイン側選択ゲート線ＳＧＤ（１）の電圧は、ＶＢＬ（２Ｖ）まで下げられる。続いて、時刻ｔ１３にて、選択ワード線ＷＬ３はプログラム電圧ＶＰＧＭ（ＶＰＧＭ＞ＶＰＡＳＳ）まで上げられ、非選択ワード線ＷＬ１、２、４〜８はパス電圧ＶＰＡＳＳ（ＶＰＡＳＳ＞４Ｖ）まで上げられる。プログラム電圧ＶＰＧＭは、メモリトランジスタＭＴｒの電荷蓄積層に電荷を注入するための電圧である。パス電圧ＶＰＡＳＳは、メモリトランジスタＭＴｒが保持するデータに拘わらずメモリトランジスタＭＴｒを導通状態とするための電圧である。

上記制御により、選択メモリユニットＭＵ（１、１）〜（１、ｎ）内において、書込みビット線ＢＬ（“Ｌ”）に接続されたドレイン側選択トランジスタＳＤＴｒは導通状態となる。これにより、書込みビット線ＢＬ（“Ｌ”）に接続された選択メモリユニットＭＵ（１、１）〜（１、ｎ）内の選択メモリトランジスタＭＴｒ３の電荷蓄積層に高電圧が印加され、書込み動作が実行される。

一方、選択メモリユニット（１、１）〜（１、ｎ）において、書込み禁止ビット線ＢＬ（“Ｈ”）に接続されたドレイン側選択トランジスタＳＤＴｒは非導通状態のまま保持される（カットオフされる）。すなわち、書込み禁止ビット線ＢＬ（“Ｈ”）に対応するメモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）のボディはフローティングとなる。よって、選択メモリトランジスタＭＴｒ３のゲートにプログラム電圧Ｖｐｇｍが印加されると、選択メモリトランジスタＭＴｒ３のボディの電圧がカップリングにより上昇する。これにより、選択メモリトランジスタＭＴｒ３の電荷蓄積層に高電圧は印加されず、書込み動作は禁止される。

上記ｔ１１〜ｔ１３において、非選択メモリユニットＭＵ（２、１）〜（２、ｎ）に接続された選択ドレイン側選択ゲート線ＳＧＤ（２）の電圧、及びソース側選択ゲート線ＳＧＳ（２）の電圧は、電圧ＶＳＳに保持される。また、非選択メモリブロックＭＢ（２）〜（ｍ）において、ワード線ＷＬ１〜８、ソース側選択ゲート線ＳＧＳ（１）、（２）、及びドレイン側選択ゲート線ＳＧＤ（１）、（２）は電圧ＶＳＳ（０Ｖ）に保持される。

図７の上記の説明は、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒの閾値電圧が共に正の値である場合を想定している。この場合においては、図７の一般的な書込み動作においても、非選択メモリユニット（２、１）〜（２、ｎ）中のドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒは非導通状態となり、非選択メモリユニット（２、１）〜（２、ｎ）中のメモリトランジスタＭＴｒ３に対して書込み動作は行なわれない。

しかしながら、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒの閾値電圧Ｖｔが共に負の値であるものとすれば、上記の一般的な書込み動作を用いた場合、書込みビット線ＢＬ（“Ｌ”）に接続された非選択メモリユニット（２、１）〜（２、ｎ）に問題が生じる。すなわち、図８に示すように、非選択メモリユニット（２、１）〜（２、ｎ）において、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒのゲート−ソース間電圧Ｖｇｓは、負の閾値電圧Ｖｔよりも大きくなる。よって、非選択メモリユニット（２、１）〜（２、ｎ）において、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒは導通状態（ＯＮ）となり、メモリトランジスタＭＴｒ３に対して誤書込みがなされる。

上記のような問題に対して、第１の実施の形態は、図９に示すように、一般的な書込み動作よりも、その書込み動作時にビット線ＢＬの電圧及びソース線ＳＬの電圧を上げる。これにより、第１の実施の形態においては、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒの閾値電圧Ｖｔが負の値であっても、それらのゲート−ソース間電圧Ｖｇｓは負の閾値電圧Ｖｔよりも小さくなる。したがって、非選択メモリユニット（２、１）〜（２、ｎ）において、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒは非導通状態（ＯＦＦ）となり、メモリトランジスタＭＴｒ３に対する誤書込みを抑制することができる。具体的に、第１の実施の形態において、書込みビット線ＢＬ（“Ｌ”）の電圧、書込み禁止ビット線ＢＬ（“Ｈ”）の電圧は、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒの負の閾値電圧の絶対値よりも大きい正の電圧まで上げる。

一方、ビット線ＢＬの電圧を上昇させるためには昇圧回路が必要となり、その占有面積が問題となる。そこで、第１の実施の形態は、図１０に示すようにカップリングＣＰ１、ＣＰ２を用いて書込み禁止ビット線ＢＬ（“Ｈ”）の電圧を上昇させる。これにより、第１の実施の形態は、昇圧回路に要する占有面積を削減することができる。

具体的に、第１の実施の形態は、書込み動作時、書込み禁止ビット線ＢＬ（“Ｈ”）の電圧を上昇させた後、書込み禁止ビット線ＢＬ（“Ｈ”）をフローティング状態とし、そして書込みビット線ＢＬ（“Ｌ”）の電圧を上げる。これにより、図１０に示すように、書込みビット線ＢＬ（“Ｌ”）とのカップリングＣＰ１によって、第１の実施の形態は、書込み禁止ビット線ＢＬ（“Ｈ”）の電圧をさらに上昇させることができる。また、書込み禁止ビット線ＢＬ（“Ｈ”）をフローティング状態とした後、ソース線ＳＬの電圧を上げる。これにより、図１０に示すように、ソース線ＳＬとのカップリングＣＰ２によって、第１の実施の形態は、書込み禁止ビット線ＢＬ（“Ｈ”）の電圧をさらに上昇させることができる。

ここで、複数のビット線ＢＬは、図１０に示すように、層間絶縁層（図示略）を挟んでロウ方向に所定ピッチをもって配置されているので、それらは容易にカップリングする。すなわち、複数のビット線ＢＬは、隣接するビット線ＢＬ間でカップリングが生じる位置に設けられている。

また、図１０に示すように、ソース線ＳＬは、層間絶縁層（図示略）を挟んでビット線ＢＬの直下に配置されているので、ソース線ＳＬとビット線ＢＬは容易にカップリングする。すなわち、ソース線ＳＬは、ビット線ＢＬとカップリングする位置に設けられている。

書込み禁止ビット線ＢＬ（“Ｈ”）は、隣接する書込みビット線ＢＬ（“Ｌ”）と最もカップリングする。次に、書込み禁止ビット線ＢＬ（“Ｈ”）は、ソース線ＳＬとカップリングする。なお、書込み禁止ビット線ＢＬ（“Ｈ”）は、１つ離れた書込みビット線ＢＬ（“Ｌ”）とも僅かにカップリングする。

次に、図１１を参照して、第１の実施の形態に係る書込み動作を具体的に説明する。図１１は、第１の実施の形態に係る書込み動作時のタイミングチャートである。図１１（ａ）は、選択メモリユニット（１、１）〜（１、ｎ）に接続された配線の電圧を示す。図１１（ｂ）は、非選択メモリユニット（２、１）〜（２、ｎ）に接続された配線の電圧を示す。図１１（ｃ）は、非選択メモリブロックＭＢ（２）〜（ｍ）内のメモリユニットＭＵ（１、１）〜（２、ｎ）に接続された配線の電圧を示す。

図１１（ａ）〜図１１（ｃ）に示すように、先ず、時刻ｔ２１にて、書込み禁止ビット線ＢＬ（“Ｈ”）の電圧が２．５Ｖまで上げられる。また、時刻ｔ２１にて、選択メモリユニットＭＵ（１、１）〜（１、ｎ）に接続されるドレイン側選択ゲート線ＳＧＤ（１）の電圧が４Ｖまで上げられる。これにより、選択メモリユニットＭＵ（１、１）〜（１、ｎ）内において、書込み禁止ビット線ＢＬ（“Ｈ”）に接続されたドレイン側選択トランジスタＳＤＴｒは導通状態となり、対応するメモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）のボディは書込み禁止ビット線ＢＬ（“Ｈ”）からプリチャージされる。

続いて、時刻ｔ２２にて、書込み禁止ビット線ＢＬ（“Ｈ”）はフローティング状態とされる。一方、時刻ｔ２２にて、書込みビット線ＢＬ（“Ｌ”）の電圧は２Ｖまで上げられ、ソース線ＳＬの電圧は２．５Ｖまで上げられる。すると、書込みビット線ＢＬ（“Ｌ”）及びソース線ＳＬとのカップリングにより、書込み禁止ビット線ＢＬ（“Ｈ”）の電圧は４Ｖまで上がる。

次に、時刻ｔ２３にて、ドレイン側選択ゲート線ＳＧＤ（１）は２．５Ｖまで下げられる。続いて、時刻ｔ２４にて、非選択ワード線１、２、４〜８はプログラム電圧ＶＰＡＳＳまで上げられる。また、選択ワード線ＷＬ３はプログラム電圧ＶＰＧＭまで上げられる。

一方、選択メモリユニットＭＵ（１、１）〜（１、ｎ）において、書込み禁止ビット線ＢＬ（“Ｈ”）に接続されたドレイン側選択トランジスタＳＤＴｒは非導通状態のまま保持される（カットオフされる）。すなわち、書込み禁止ビット線ＢＬ（“Ｈ”）に対応するメモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ８）のボディはフローティングとなる。よって、選択メモリトランジスタＭＴｒ３のゲートにプログラム電圧Ｖｐｇｍが印加されると、選択メモリトランジスタＭＴｒ３のボディの電圧がカップリングにより上昇する。これにより、選択メモリトランジスタＭＴｒ３の電荷蓄積層に高電圧は印加されず、書込み動作は禁止される。

また、上記ｔ２１〜ｔ２４において、非選択メモリユニットＭＵ（２、１）〜（２、ｎ）に接続されるドレイン側選択ゲート線ＳＧＤ（２）、及びソース側選択ゲート線ＳＧＳ（２）は、電圧ＶＳＳに保持される。ここで、上記時刻ｔ２１〜ｔ２２の工程により、第１の実施の形態の書込み動作においては、一般的な書込み動作時よりもビット線ＢＬ及びソース線ＳＬの電圧を高く設定できる。これにより、第１の実施の形態は、非選択メモリユニットＭＵ（２、１）〜（２、ｎ）中のドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒを確実に非導通状態（カットオフ状態）に保持し、メモリトランジスタＭＴｒ３に対する誤書込みを抑制することができる。

また、非選択メモリブロックＭＢ（２）〜（ｍ）において、ワード線ＷＬ１〜８の電圧、ソース側選択ゲート線ＳＧＳ（１）、（２）の電圧、及びドレイン側選択ゲート線ＳＧＤ（１）、（２）の電圧は電圧ＶＳＳに保持される。これにより、非選択メモリブロックＭＢ（２）〜（ｍ）におけるメモリトランジスタＭＴｒは書込み動作の対象とされない。

［読出動作］
次に、図１２を参照して、第１の実施の形態に係る読出動作について説明する。図１２は、第１の実施の形態に係る読出動作時のタイミングチャートである。本実施形態において、読出動作は、消去動作と同じにように選択メモリブロックＭＢ（１）中の選択メモリユニットＭＵ（１、１）〜（１、ｎ）に含まれる選択メモリトランジスタＭＴｒ３を対象とする。

先ず、時刻ｔ３１にて、選択ワード線ＷＬ３が電圧ＶＣＧＲＶ（ＶＣＧＲＶ＞４Ｖ））まで上げられ、非選択ワード線ＷＬ１、２、４〜８の電圧が読出電圧ＶＲＥＡＤ（ＶＲＥＡＤ＞ＶＣＧＲＶ）まで上げられる。ここで、電圧ＶＣＧＲＶは、メモリトランジスタＭＴｒが保持するデータに応じてそのメモリトランジスタＭＴｒを導通状態又は非導通状態とする電圧である。読出電圧ＶＲＥＡＤは、メモリトランジスタＭＴｒが保持するデータに拘わらずメモリトランジスタＭＴｒを導通状態とする電圧である。

時刻ｔ３１の後、時刻ｔ３２にて、ソース側選択ゲート線ＳＧＤ（１）、及びドレイン側選択ゲート線ＳＧＤ（１）が電圧ＶＳＧ（４Ｖ）まで上げられる。また、ビット線ＢＬ（１）〜ＢＬ（ｎ）が電圧ＶＢＬ（２Ｖ）まで上げられ、ソース線ＳＬが電圧ＶＳＬ（１．５Ｖ）まで上げれる。

以上により、選択メモリトランジスタＭＴｒ３のデータに応じて、ビット線ＢＬ（１）〜ＢＬ（ｎ）からソース線ＳＬに電流が流れる。この電流を検知して、選択メモリトランジスタＭＴｒ３のデータが読み出される。

［第２の実施の形態］
［構成］
次に、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態は、第１の実施の形態と同様の構成を有する。よって、第２の実施の形態の構成に係る説明は省略する。
［書込み動作］
次に、図１３を参照して、第２の実施の形態に係る書込み動作を説明する。第２の実施は、図１３に示すように、カップリングＣＰ１、ＣＰ２に加えて、カップリングＣＰ３によって書込み禁止ビット線ＢＬ（“Ｈ”）の電圧を上げる。カップリングＣＰ３は、非選択メモリブロックＭＢ（２）〜（ｍ）内のドレイン側選択ゲート線ＳＧＤの電圧を上げることによって生じる。ここで、ドレイン側選択ゲート線ＳＧＤは、層間絶縁層（図示略）を挟んでビット線ＢＬの直下に配置されているので、ドレイン側選択ゲート線ＳＧＤとビット線ＢＬは容易にカップリングする。すなわち、ドレイン側選択ゲート線ＳＧＤは、ビット線ＢＬとカップリングする位置に設けられている。

次に、図１４を参照して、第２の実施の形態に係る書込み動作を具体的に説明する。図１４に示すように、第２の実施の形態においては、時刻ｔ２２にて、非選択メモリブロックＭＢ（２）〜（ｍ）において、ドレイン側選択ゲート線ＳＧＤ（１）、（２）の電圧が２Ｖまで上げられる。その他の制御は、第１の実施の形態と同様であるので、その説明を省略する。

上記制御により、第２の実施の形態は、ドレイン側選択ゲート線ＳＧＤとのカップリングによって、第１の実施の形態よりも急速に書込み禁止ビット線ＢＬ（“Ｈ”）の電圧を上げることができる。

［第３の実施の形態］
［構成］
次に、第３の実施の形態に係る不揮発性半導体記憶装置について説明する。第３の実施の形態は、第１の実施の形態と同様の構成を有する。よって、第３の実施の形態の構成に係る説明は省略する。

［書込み動作］
次に、図１５を参照して、第３の実施の形態に係る書込み動作を説明する。第３の実施の形態において、図１５に示すように、書込み動作時、ソース線ＳＬ、非選択メモリブロックＭＢ（２）〜（ｍ）内のドレイン側選択ゲート線ＳＧＤの制御のみが、第１及び第２の実施の形態と異なる。よって、以下、図１５を参照して、非選択メモリブロックＭＢ（２）〜（ｍ）内のメモリユニットＭＵ（１、１）〜（２、ｎ）に接続された配線の電圧のみを説明する。

第３の実施の形態においては、図１５に示すように、時刻ｔ２１にて、ソース線ＳＬの電圧は１Ｖまで上げられる。これにより、ソース側選択トランジスタＳＳＴｒは、確実に非導通状態とされる。そして、時刻ｔ２１と時刻ｔ２２との間の時刻ｔ２１’にて、非選択メモリブロックＭＢ（２）〜（ｍ）内のドレイン側選択ゲート線ＳＧＤの電圧は、パルス状に２．５Ｖまで上げられる。これにより、非選択メモリブロックＭＢ（２）〜（ｍ）内のドレイン側選択トランジスタＳＤＴｒは、所定時間だけ導通状態となる。したがって、非選択メモリブロックＭＢ（２）〜（ｍ）内において、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディは、所定時間だけ書込み禁止ビット線ＢＬ（“Ｈ”）から充電される。続く時刻ｔ２２以降の制御は、第２の実施の形態と同様であり、その説明を省略する。

上記制御により、第３の実施の形態は、非選択メモリブロックＭＢ（２）〜（ｍ）において、時刻ｔ２２にてメモリトランジスタＭＴｒ１〜ＭＴｒ８のボディの電圧を書込み禁止ビット線ＢＬ（“Ｈ”）から充電することで、時刻ｔ２２以降、ドレイン側選択トランジスタＳＤＴｒを非導通状態とすることができる。したがって、第３の実施の形態は、書込み禁止ビット線ＢＬ（“Ｈ”）から非選択メモリブロックＭＢ（２）〜（ｍ）のメモリトランジスタＭＴｒ１〜ＭＴｒ８への放電を抑制することができる。すなわち、第３の実施の形態は、第２の実施の形態よりも、書込み禁止ビット線ＢＬ（“Ｈ”）の電圧を高電圧のまま保持することができる。

［その他の実施の形態］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、上記実施の形態において、書込み禁止ビット線ＢＬ（“Ｈ”）は、カップリングにより最終的に４Ｖまで上げられる。しかし、他の実施の形態として、書込み禁止ビット線ＢＬ（“Ｈ”）の電圧は、４Ｖまで上げられた後に再びセンスアンプ８０に接続され、図示しない昇圧回路などを用いて、その電圧を上げられるものであってもよい。

ＭＡ…メモリセルアレイ、ＣＣ…制御回路、ＭＢ…メモリブロック、ＭＵ…メモリユニット、ＭＳ…メモリストリング、ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、ＳＳＴｒ…ソース側選択トランジスタ、ＳＤＴｒ…ドレイン側選択トランジスタ、ＢＴｒ…バックゲートトランジスタ。

Claims

複数のメモリブロックを有するメモリセルアレイと、
前記複数のメモリブロックの各々に配置されそれぞれ電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる複数のメモリストリングと、
前記メモリストリングの第１の端部に一端が接続されるドレイン側選択トランジスタと、
前記メモリストリングの第２の端部に一端が接続されるソース側選択トランジスタと、
前記複数のメモリブロックの１つに配置される複数の前記メモリストリングに含まれるメモリトランジスタのゲートに共通に接続されるように配置される複数のワード線と、
それぞれ第１方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの他端に接続される複数のビット線と、
前記ソース側選択トランジスタの他端に接続されるソース線と、
前記第１方向とは直交する第２方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるドレイン側選択ゲート線と、
前記第２方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるソース側選択ゲート線と、
複数の前記メモリブロックに対して印加する電圧を制御する制御回路とを備え、
複数の前記メモリストリングの各々は、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、
前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、
前記電荷蓄積層を介して前記柱状部の側面を取り囲み且つ前記メモリトランジスタのゲートとして機能する導電層とを備え、
前記制御回路は、書込み動作時、複数の前記ビット線中の書込み禁止ビット線の電圧を第１電圧まで上げた後、前記書込み禁止ビット線をフローティング状態とし、続いて前記書込み禁止ビット線以外の書込みビット線の電圧を第２電圧まで上げ、これに伴うカップリングにより前記書込み禁止ビット線の電圧を上げ、前記書込み禁止ビット線に対応する前記メモリストリング内の前記メモリトランジスタに対して書込み動作を禁止する一方、前記書込みビット線に対応する前記メモリストリング内の前記メモリトランジスタに対して書込み動作を実行する
ことを特徴とする不揮発性半導体記憶装置。
前記制御回路は、前記書込み動作時、前記書込み禁止ビット線をフローティング状態とした後、前記ソース線の電圧を第３電圧まで上げ、これに伴うカップリングにより前記書込み禁止ビット線の電圧を上げる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記制御回路は、複数の前記メモリブロック中の選択メモリブロック内において前記選択メモリトランジスタに対して選択的に書込み動作を実行し、
前記制御回路は、前記書込み動作時、前記書込み禁止ビット線をフローティング状態とした後、前記選択メモリブロック以外の非選択メモリブロック内の前記ドレイン側選択ゲート線の電圧を第４の電圧まで上げ、これに伴うカップリングにより前記書込み禁止ビット線の電圧を上げる
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
前記制御回路は、前記書込み動作時、前記書込み禁止ビット線をフローティング状態とする前に、所定時間に亘って非選択とされた前記メモリブロック内の前記ドレイン側選択トランジスタを導通状態とし且つ前記ソース側選択トランジスタを非導通状態とし、非選択とされた前記メモリブロック内の前記メモリトランジスタのボディを充電する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
前記ドレイン側選択トランジスタ及び前記ソース側選択トランジスタは、各々、負の閾値電圧を有し、
前記第１電圧及び前記第２電圧は、前記負の閾値電圧の絶対値よりも大きい正の電圧である
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。