JP2014002810A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】選択トランジスタの閾値電圧を調整可能な不揮発性半導体記憶装置を提供する。
【解決手段】制御回路は、書込動作時、複数のビット線を、選択ビット線の両隣が非選択ビット線となるように設定する。制御回路は、選択ビット線に含まれる書込ビット線に第１電圧を印加し且つ選択ビット線に含まれる書込禁止ビット線に第１電圧よりも高い第２電圧を印加した後に非選択ビット線に第２電圧よりも高い第３電圧を印加する。これにより、制御回路は、書込禁止ビット線の電圧を上げる一方書込ビット線を第１電圧に保持する。次に、制御回路は、ドレイン側選択ゲート線にドレイン側選択トランジスタの書込動作に必要な第４電圧を印加する。
【選択図】図５

Description

本明細書に記載の実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリセルの積層化が期待されている。その一つとして縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤ型フラッシュメモリが提案されている。積層型ＮＡＮＤ型フラッシュメモリは、積層方向に直列接続された複数のメモリトランジスタからなるメモリストリングと、そのメモリストリングの両端に設けられた選択トランジスタとを有する。

しかしながら、従来、選択トランジスタの閾値電圧の調整が十分になされておらず、その閾値電圧分布の幅は大きい。したがって、選択トランジスタの動作を十分に制御できていない。

特開２０１１−１９８４３５号公報

本発明は、選択トランジスタの閾値電圧を調整可能な不揮発性半導体記憶装置を提供することを目的とする。

一態様に係る不揮発性半導体記憶装置は、メモリストリング、複数のドレイン側選択トランジスタ、複数のビット線、ドレイン側選択ゲート線、及び制御回路を有する。メモリストリングは、電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる。複数のドレイン側選択トランジスタは、複数のメモリストリングの各第１の端部側に一端がそれぞれ接続され且つ書込動作により閾値電圧を調整可能に構成される。複数のビット線は、複数のメモリストリングに対応させて互いに平行に配置され複数のドレイン側選択トランジスタの各他端にそれぞれ接続される。ドレイン側選択ゲート線は、複数のドレイン側選択トランジスタのゲートを共通接続する。制御回路は、複数のビット線及びドレイン側選択ゲート線に所定の電圧を印加することによりドレイン側選択トランジスタに対して書込動作を実行する。制御回路は、書込動作時、複数のビット線を、選択ビット線の両隣が非選択ビット線となるように設定する。制御回路は、選択ビット線に含まれる書込ビット線に第１電圧を印加し且つ選択ビット線に含まれる書込禁止ビット線に第１電圧よりも高い第２電圧を印加した後に非選択ビット線に第２電圧よりも高い第３電圧を印加する。これにより、制御回路は、書込禁止ビット線の電圧を上げる一方書込ビット線を第１電圧に保持する。次に、制御回路は、ドレイン側選択ゲート線にドレイン側選択トランジスタの書込動作に必要な第４電圧を印加する。

第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。 第１の実施の形態に係るブロックＭＢの斜視図である。 第１の実施の形態に係るブロックＭＢの断面図である。 第１の実施の形態に係るセンスモジュール１３０を示す回路図である。 第１の実施の形態に係るドレイン側選択トランジスタＳＤＴｒの書込動作を示す概略図である。 第１の実施の形態に係るドレイン側選択トランジスタＳＤＴｒの書込動作を示す概略図である。 第１の実施の形態に係るドレイン側選択トランジスタＳＤＴｒの書込動作時における各種信号のタイミングチャートである。 第２の実施の形態に係るメモリアレイ１１の構成、及びドレイン側選択トランジスタＳＤＴｒに対する書込動作の概略を示す図である。 第２の実施の形態に係るドレイン側選択トランジスタＳＤＴｒの書込動作時における各種信号のタイミングチャートである。 第３の実施の形態に係るドレイン側選択トランジスタＳＤＴｒに対する書込動作を示すフローチャートである。 第３の実施の形態に係るドレイン側選択トランジスタＳＤＴｒの閾値電圧分布の変化を示す図である。 第３の実施の形態に係るドレイン側選択トランジスタＳＤＴｒの閾値電圧分布の変化を示す図である。 第４の実施の形態に係るドレイン側選択トランジスタＳＤＴｒに対する書込動作を示すフローチャートである。 第４の実施の形態に係るドレイン側選択トランジスタＳＤＴｒの閾値電圧分布の変化を示す図である。 第４の実施の形態に係るドレイン側選択トランジスタＳＤＴｒの閾値電圧分布の変化を示す図である。 第５の実施の形態に係る降圧回路７０を示す回路図である。 第６の実施の形態に係る予備書込動作を示す概略図である。 第７の実施の形態に係るドレイン側選択トランジスタＳＤＴｒの書込動作時における各種信号のタイミングチャートである。

以下、図面を参照して、不揮発性半導体記憶装置の実施の形態について説明する。

［第１の実施の形態］
［概略構成］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。

第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、データを記憶するメモリアレイ１１、このメモリアレイ１１のワード線ＷＬ等を制御するロウデコーダ１２、メモリアレイ１１のビット線ＢＬをセンスしてデータを読み出すセンス回路１３、ビット線ＢＬを制御するカラムデコーダ１４、及びこれら各部を制御する制御回路１５を有する。

メモリアレイ１１は、図１に示すように、基板に平行なカラム方向に配列された複数のブロックＭＢを有する。各ブロックＭＢはデータ一括消去の単位とされる。各ブロックＭＢは、基板に平行なロウ方向に配列された複数のメモリユニットＭＵにより構成される。カラム方向に配列された複数のメモリユニットＭＵの各一端は、共通のビット線ＢＬに接続される。カラム方向及びロウ方向に配列された複数のメモリユニットＭＵの各他端は、メモリアレイ１１内で共通のソース線ＳＬに接続される。

メモリユニットＭＵは、メモリストリングＭＳと、その両端に接続されたソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒとを有する。

メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成される。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続される。なお、メモリストリングＭＳは、８つ以上のメモリトランジスタを有しても良い。

メモリトランジスタＭＴｒ１〜ＭＴｒ８は、その電荷蓄積層に電荷を蓄積することによって閾値電圧を変化させて、データを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。

ブロックＭＢ内でロウ方向に並ぶ複数のメモリトランジスタＭＴｒｉ（ｉ＝１〜８）のゲートには、ワード線ＷＬｉ（ｉ＝１〜８）が共通に接続される。また、ブロックＭＢ内でロウ方向に並ぶ複数のバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通に接続される。

ソース側選択トランジスタＳＳＴｒは、メモリトランジスタＭＴｒ１のソースとソース線ＳＬとの間に設けられる。ソース側選択トランジスタＳＳＴｒは、メモリトランジスタＭＴｒ１〜ＭＴｒ８と同様、その電荷蓄積層に電荷を蓄積することによって閾値電圧を変化させることが可能になっている。ロウ方向に並ぶ複数のソース側選択トランジスタＳＳＴｒのゲートには、ソース側選択ゲート線ＳＧＳが共通に接続される。

ドレイン側選択トランジスタＳＤＴｒは、メモリトランジスタＭＴｒ８のドレインとビット線ＢＬとの間に設けられる。ドレイン側選択トランジスタＳＤＴｒは、メモリトランジスタＭＴｒ１〜ＭＴｒ８と同様、その電荷蓄積層に電荷を蓄積することによって閾値電圧を変化させることが可能になっている。ロウ方向に並ぶ複数のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤが共通に接続される。

ロウデコーダ１２は、アドレス及びデータに基づきワード線ＷＬ１〜ＷＬ８、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、及びソース線ＳＬに印加する電圧を制御する。ロウデコーダ１２は、複数の転送回路１２１、及び１つのソース線制御回路１２２を有する。転送回路１２１は、１つのブロックＭＢに対して１つ設けられる。転送回路１２１は、ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに印加する電圧を制御する。ソース線制御回路１２２は、ソース線ＳＬに印加する電圧を制御する。

センス回路１３は、アドレス及びデータに基づきビット線ＢＬの電圧を制御する。センス回路１３は、複数のセンスモジュール１３０を有する。センスモジュール１３０は、１本のビット線ＢＬに対して１つ設けられる。

カラムデコーダ１４は、制御回路１５からデータを受け付け、そのデータをセンス回路１３に供給する。また、メモリトランジスタＭＴｒ１〜ＭＴｒ８からセンス回路１３で読み出したデータを制御回路１５に送る。

制御回路１５は、ロウデコーダ１２、センス回路１３、及びカラムデコーダ１４を制御する。制御回路１５は、電圧生成回路１５１、アドレスデコーダ１５２、及び電圧駆動回路１５３を有する。電圧生成回路１５１は、メモリアレイ１１に対するデータの消去、書き込み及び読み出しに必要な所定電圧を生成する。アドレスデコーダ１５２は、アドレスをデコードする。電圧駆動回路１５３は、アドレスに基づき所定電圧をロウデコーダ１２、センス回路１３、及びカラムデコーダ１４に供給する。

［積層構造］
次に、図２及び図３を参照して、ブロックＭＢの積層構造について説明する。図２はブロックＭＢの斜視図であり、図３はブロックＭＢの断面図である。ブロックＭＢは、図２及び図３に示すように、垂直に延びるＵ字パイプ型の半導体層を中心とする多層構造体で、基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。

バックゲート層３０は、図２及び図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、基板２０と平行なロウ方向及びカラム方向に広がる。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

バックゲート層３０は、図３に示すように、バックゲート絶縁層３２、及びバックゲート半導体層３３を有する。

バックゲート絶縁層３２は電荷を蓄積可能に構成される。バックゲート絶縁層３２は、バックゲート半導体層３３とバックゲート導電層３１との間に設けられる。バックゲート絶縁層３２は、例えば、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ_２）の積層構造にて構成される。

バックゲート半導体層３３は、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。バックゲート半導体層３３は、バックゲート導電層３１を掘り込むように形成される。バックゲート半導体層３３は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

メモリ層４０は、図２及び図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ１〜ＷＬ３、及びメモリトランジスタＭＴｒ１〜ＭＴｒ３のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ６〜ＷＬ８、及びメモリトランジスタＭＴｒ６〜ＭＴｒ８のゲートとしても機能する。

ワード線導電層４１ａ〜４１ｄは、図３に示すように、その上下間に層間絶縁層４５を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、ロウ方向（図３の紙面垂直方向）を長手方向として延びる。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

メモリ層４０は、図２、図３に示すように、メモリゲート絶縁層４３、メモリ柱状半導体層４４を有する。

メモリゲート絶縁層４３は電荷を蓄積可能に構成される。メモリゲート絶縁層４３は、メモリ柱状半導体層４４とワード線導電層４１ａ〜４１ｄとの間に設けられる。メモリゲート絶縁層４３は、例えば、酸化シリコン、窒化シリコン、及び酸化シリコンの積層構造にて構成される。

メモリ柱状半導体層４４は、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディ（チャネル）として機能する。メモリ柱状半導体層４４は、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通し、基板２０に対して垂直方向に延びる。一対のメモリ柱状半導体層４４は、バックゲート半導体層３３のカラム方向の端部近傍に整合するように形成される。メモリ柱状半導体層４４は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

上記バックゲート層３０及びメモリ層４０において、一対のメモリ柱状半導体層４４、及びその下端を連結するバックゲート半導体層３３は、メモリストリングＭＳのボディ（チャネル）として機能し、ロウ方向からみてＵ字状に形成される。

上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、バックゲート絶縁層３２を介してバックゲート半導体層３３の側面及び下面を取り囲む。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介してメモリ柱状半導体層４４の側面を取り囲む。

選択トランジスタ層５０は、図２及び図３に示すように、ソース側導電層５１ａ、ドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。

ソース側導電層５１ａは、対となるメモリ柱状半導体層４４の一方の上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、対となるメモリ柱状半導体層４４の他方の上層に形成される。複数のソース側導電層５１ａ及びドレイン側導電層５１ｂは、カラム方向に所定ピッチをもって配置されロウ方向に延びる。ソース側導電層５１ａ及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

選択トランジスタ層５０は、図２及び図３に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、及びドレイン側柱状半導体層５４ｂを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。

ソース側ゲート絶縁層５３ａは電荷を蓄積可能に構成される。ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられる。ソース側ゲート絶縁層５３ａは、例えば、酸化シリコン、窒化シリコン、及び酸化シリコンの積層構造にて構成される。

ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通し、基板２０に対して垂直方向に延びる。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び対となるメモリ柱状半導体層４４の一方の上面に接続される。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

ドレイン側ゲート絶縁層５３ｂは電荷を蓄積可能に構成される。ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられる。ドレイン側ゲート絶縁層５３ｂは、例えば、酸化シリコン、窒化シリコン、及び酸化シリコンの積層構造にて構成される。

ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通し、基板２０に対して垂直方向に延びる。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び対となるメモリ柱状半導体層４４の他方の上面に接続される。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１はソース線ＳＬとして機能し、ビット線層６２はビット線ＢＬとして機能する。

ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びる。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びる。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属にて構成される。

次に、図４を参照して、センスモジュール１３０の構成について詳しく説明する。図４はセンスモジュール１３０を示す回路図である。図４に示すように、センスモジュール１３０は、センスアンプ１３１、ビット線選択回路１３２、プルダウン回路１３３、非選択ビット線バイアス回路１３４、ラッチ１３５、及びリセット回路１３６を有する。

センスアンプ１３１は、ビット線ＢＬのセンス機能に付随してビット線ＢＬに電源電圧Ｖｄｄを供給する機能を有する。センスアンプ１３１において、クランプ用トランジスタｎＴ１は、電流経路の一端が保護回路を兼ねたビット線選択回路１３２を介してビット線ＢＬに接続され、他端がノードＣＯＭに接続される。奇数番目のビット線ＢＬに接続されたクランプ用トランジスタｎＴ１のゲートは、信号ＢＬＣＯを、偶数番目のビット線ＢＬに接続されたクランプ用トランジスタｎＴ１のゲートは、信号ＢＬＣＥを受け付ける。信号ＢＬＣＥ／ＢＬＣＯは、奇数番目のビット線ＢＬを選択ビット線ＢＬ、偶数番目のビット線ＢＬを非選択ビット線ＢＬとする場合、奇数番目のビット線ＢＬに接続されたクランプ用トランジスタｎＴ１を信号ＢＬＣＯの電圧に基づいて決まる電圧をビット線ＢＬに転送するようにし、偶数番目のビット線ＢＬに接続されたクランプ用トランジスタｎＴ１をオフ状態にするように設定される。また、信号ＢＬＣＥ／ＢＬＣＯは、偶数番目のビット線ＢＬを選択ビット線ＢＬ、奇数番目のビット線ＢＬを非選択ビット線ＢＬとする場合、偶数番目のビット線ＢＬに接続されたクランプ用トランジスタｎＴ１を信号ＢＬＣＥの電圧に基づいて決まる電圧をビット線ＢＬに転送するようにし、奇数番目のビット線ＢＬに接続されたクランプ用トランジスタｎＴ１をオフ状態にするように設定される。

キャパシタＣＡＰはセンスノードＳＥＮに接続される。電源ノードＮ＿ＶＤＤとセンスノードＳＥＮの間には、ｐＭＯＳトランジスタｐＴ１と、信号ＨＬＬで駆動されるプリチャージ用のＭＯＳトランジスタｎＴ２とが直列接続される。センスノードＳＥＮとノードＣＯＭとの間には、電荷転送用のＭＯＳトランジスタｎＴ３が接続される。一方、ｐＭＯＳトランジスタｐＴ１とノードＣＯＭとの間には、電流継続供給用のＭＯＳトランジスタｎＴ４が接続される。これらＭＯＳトランジスタｐＴ１，ｎＴ２，ｎＴ３，ｎＴ４のゲートには、各々、ノードＩＮＶからの信号，信号ＨＨＬ，信号ＸＸＬ，信号ＢＬＸが供給される。

ゲートがセンスノードＳＥＮに接続されたＭＯＳトランジスタｐＴ２、ＭＯＳトランジスタｐＴ２と電源ノードＮ＿ＶＤＤとの間に接続されたＭＯＳトランジスタｐＴ３は、センスノードＳＥＮのレベルを弁別する弁別回路を構成する。この弁別回路の出力がラッチ１３５のノードＩＮＶに入力される。なお、ＭＯＳトランジスタｐＴ３のゲートにはストローブ信号ＳＴＢｎが供給される。

ビット線選択回路１３２は、ビット線ＢＬとセンスアンプ１３１とを接続すると共に、ビット線ＢＬとセンスアンプ１３１とを接続しないときにはビット線ＢＬから印加され得る高電圧からセンスアンプ１３１を保護する高耐圧に設計されたｎＭＯＳトランジスタｎＴ５にて構成される。ＭＯＳトランジスタｎＴ５は、クランプ用トランジスタｎＴ１とビット線ＢＬとの間に接続され、そのゲートには信号ＢＬＳが供給される。

プルダウン回路１３３は、ラッチ１３５に保持されたデータに基づきビット線ＢＬを接地する。プルダウン回路１３３は、ノードＣＯＭと接地端子Ｎ＿ＶＳＳとの間に接続されたｎＭＯＳトランジスタｎＴ６にて構成される。ＭＯＳトランジスタｎＴ６のゲートにはラッチ１３５のノードＩＮＶに保持されたデータが供給される。

奇数番目のビット線ＢＬに接続された非選択ビット線バイアス回路１３４は、信号ＢＩＡＳＯによってオンオフされ、偶数番目のビット線ＢＬに接続された非選択ビット線バイアス回路１３４は、信号ＢＩＡＳＥによってオンオフされ、一端がビット線ＢＬに接続されて他端から信号ＢＬＢＩＡＳを供給されるｎＭＯＳトランジスタｎＴ７にて構成される。信号ＢＩＡＳＥ／ＢＩＡＳＯは、奇数番目のビット線ＢＬを選択ビット線ＢＬ、偶数番目のビット線ＢＬを非選択ビット線ＢＬとする場合、奇数番目のビット線ＢＬに接続されたｎＭＯＳトランジスタｎＴ７をオフ状態、偶数番目のビット線ＢＬに接続されたｎＭＯＳトランジスタｎＴ７をオン状態にするように設定される。また、信号ＢＩＡＳＥ／ＢＩＡＳＯは、偶数番目のビット線ＢＬを選択ビット線ＢＬ、奇数番目のビット線ＢＬを非選択ビット線ＢＬとする場合、偶数番目のビット線ＢＬに接続されたｎＭＯＳトランジスタｎＴ７をオフ状態、奇数番目のビット線ＢＬに接続されたｎＭＯＳトランジスタｎＴ７をオン状態にするように設定される。

ラッチ１３５は、互いに逆論理となるノードＩＮＶ，ＬＡＴにデータを保持する。ラッチ１３５は、電源ノードＮ＿ＶＤＤ及び接地端子Ｎ＿ＶＳＳの間に相補対接続されたＭＯＳトランジスタｐＴ４，ｎＴ８からなるインバータと、同じくＭＯＳトランジスタｐＴ５，ｎＴ９からなるインバータとをクロスカップルして構成される。ＭＯＳトランジスタｐＴ４，ｎＴ８には、直列にＭＯＳトランジスタｐＴ６，ｎＴ１０が接続される。ＭＯＳトランジスタｐＴ６，ｎＴ１０のゲートには、各々、リセット信号ＲＳＴ＿ＰＣＯ、ストローブ信号ＳＴＢｎが供給される。

リセット回路１３６は、信号ＲＳＴ＿ＮＣＯに基づきノードＩＮＶを接地する。リセット回路１３６は、ＭＯＳトランジスタｐＴ２と接地端子Ｎ＿ＶＳＳとの間に接続されたＮＭＯＳトランジスタｎＴ１１にて構成される。ＭＯＳトランジスタｎＴ１１のゲートには信号ＲＳＴ＿ＮＣＯが供給される。

次に、ドレイン側選択トランジスタＳＤＴｒの閾値電圧の制御方法について説明する。通常、メモリトランジスタをベリファイ書込する場合には、書き込みを行う選択メモリトランジスタＭＴｒに接続されたビット線ＢＬをＶｓｓにすると共に、書き込みが終了して以後の書き込みが禁止される選択メモリトランジスタＭＴｒに接続されたビット線ＢＬを接地電圧Ｖｓｓよりも高い電圧Ｖｂｌにする。そして、メモリユニットＭＵのドレイン側選択トランジスタＳＤＴｒにも同じ電圧Ｖｂｌを印加する。そして、選択メモリトランジスタＭＴｒに書き込み電圧Ｖｐｇｍを、非選択メモリトランジスタＭＴｒにパス電圧Ｖｐａｓｓを印加する。書き込みメモリユニットＭＵでは、ドレイン側選択トランジスタＳＤＴｒがオンしているため、ビット線ＢＬの接地電圧Ｖｓｓがチャネルに転送され、書き込みが行われる。一方、書込み禁止メモリユニットＭＵでは、ドレイン側選択トランジスタＳＤＴｒがカットオフするため、メモリトランジスタＭＴｒのゲートとのカップリングで、チャネル電位が上昇し、書き込みが行われない。即ち、選択メモリトランジスタの書込／書込禁止の選択は、ドレイン側選択トランジスタＳＤＴｒのオン／オフによって実行する。しかし、ドレイン側選択トランジスタＳＤＴｒ自体の書込を行う場合には、そのような選択ができないため、ブロックＭＢ全体で一括書込を行うしかない。このため、ドレイン側選択トランジスタＳＤＴｒの閾値を精度良く調整することが困難である。一方、データに応じてビット線ＢＬ毎に書込電圧／書込禁止電圧を与えるようにすれば、書込終了後の書込禁止状態の設定が可能であるが、この場合、後述するように、膨大な面積の回路が必要になる。

そこで、本実施の形態では、このような回路規模の増大を招くことなく、ドレイン側選択トランジスタＳＤＴｒのベリファイ書込を実行する。以下、図５及び図６を参照して、ドレイン側選択トランジスタＳＤＴｒの閾値分布を適切な位置に制御する書込動作について説明する。図５及び図６はドレイン側選択トランジスタＳＤＴｒに対する書込動作を示す概略図である。

先ず、図５に示すように、偶数番目のビット線ＢＬ（２）、ＢＬ（４）が選択ビット線ＢＬ（２）、ＢＬ（４）とされ、奇数番目のビット線ＢＬ（１）、ＢＬ（３）が非選択ビット線ＢＬ（１）、ＢＬ（３）とされるとする。選択ビット線ＢＬ（２）、（４）に接続されるドレイン側選択トランジスタＳＤＴｒは書込動作の対象とされ、非選択ビット線ＢＬ（１）、（３）に接続されるドレイン側選択トランジスタＳＤＴｒは書込動作の対象とされない。

この場合、続いて、図６に示すように、図５における選択ビット線ＢＬと非選択ビット線ＢＬとの関係を反転させ、奇数番目のビット線ＢＬ（１）、ＢＬ（３）が選択ビット線ＢＬ（１）、ＢＬ（３）とされ、偶数番目のビット線ＢＬ（２）、ＢＬ（４）が非選択ビット線ＢＬ（２）、ＢＬ（４）とされる。以上、図５及び図６に示すように、本実施の形態は、偶数番目及び奇数番目のビット線ＢＬ（１）〜ＢＬ（４）を交互に選択してドレイン側選択トランジスタＳＤＴｒに対して書込動作を実行する。

そして、本実施の形態は、上記書込動作の後にベリファイ動作を行う。ベリファイ動作においては、ドレイン側選択トランジスタＳＤＴｒの閾値電圧が所定値に達したか否かが判定される。この判定結果に基づき閾値電圧が所定値に達していないドレイン側選択トランジスタＳＤＴｒに対しては再び書込動作が実行され、閾値電圧が所定値に達しているドレイン側選択トランジスタＳＤＴｒに対しては書込動作が禁止される。以上により、本実施の形態は、ドレイン側選択トランジスタＳＤＴｒの閾電圧分布の位置、及びその幅を調整する。

次に、図５に示す動作を具体的に説明する。図５に示す例では、選択ビット線ＢＬ（２），ＢＬ（４）のうち、選択ビット線ＢＬ（２）がドレイン側選択トランジスタＳＤＴｒに対して書込動作を禁止するための書込禁止ビット線ＢＬ（２）とされ、選択ビット線ＢＬ（４）がドレイン側選択トランジスタＳＤＴｒに対して書込動作を実行するための書込ビット線ＢＬ（４）とされる例を示している。

この場合、図５に示すように、書込禁止ビット線ＢＬ（２）は電源電圧Ｖｄｄまで充電され、書込ビット線ＢＬ（４）は接地されてその電圧は接地電圧Ｖｓｓとされる。選択ビット線ＢＬ（２），（４）に電圧転送後、信号ＢＬＳを電源電圧Ｖｄｄまで下げてから、非選択ビット線ＢＬ（１）、ＢＬ（３）の電圧、及びソース線ＳＬの電圧はパス電圧Ｖｐａｓｓとされる。すると、この非選択ビット線ＢＬ（１）、ＢＬ（３）及びソース線ＳＬのパス電圧Ｖｐａｓｓとのカップリングによって、書込禁止ビット線ＢＬ（２）の電圧が上昇する。その結果、書込禁止ビット線ＢＬ（２）に接続される図４のクランプ用トランジスタｎＴ１がオフ状態になるので、書込禁止ビット線ＢＬ（２）はフローティング状態（Ｆｌｏａｔｉｎｇ）になり、その電圧はパス電圧Ｖｐａｓｓ近傍まで上昇する。一方、書込ビット線ＢＬ（４）の電圧は接地電圧Ｖｓｓに保持されたままとなる。なお、上記のようにソース線ＳＬの電圧をパス電圧Ｖｐａｓｓまで上げることによって、上述のブースト促進効果の他、書込禁止ビット線ＢＬからソース線ＳＬへのリークを抑制できるという効果もある。

また、図５に示すように、選択ブロックＭＢ内のワード線ＷＬ１〜ＷＬ８の電圧及びバックゲート線ＢＧの電圧は、パス電圧Ｖｐａｓｓとされる。選択ブロックＭＢ内において、ソース側選択ゲート線ＳＧＳの電圧は接地電圧Ｖｓｓとされ、ドレイン側選択ゲート線ＳＧＤの電圧はプログラム電圧Ｖｐｇｍとされる。

以上の制御により、選択ブロックＭＢ内の書込ビット線ＢＬ（４）に接続されたドレイン側選択トランジスタＳＤＴｒのボディとゲートとの間には大きな電位差が生じる。これにより、そのドレイン側選択トランジスタＳＤＴｒに対して書込動作が実行される。

一方、以上の制御により、選択ブロックＭＢ内の書込禁止ビット線ＢＬ（２）及び非選択ビット線ＢＬ（１）、ＢＬ（３）に接続されたドレイン側選択トランジスタＳＤＴｒのボディとゲートの間には大きな電位差は生じない。これにより、そのドレイン側選択トランジスタＳＤＴｒに対する書込動作は禁止される。

なお、図５に示すように、非選択ブロックＭＢ内において、ワード線ＷＬ１〜ＷＬ８はフローティング状態とされる。また、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤの電圧は接地電圧Ｖｓｓとされる。これにより、非選択ブロックＭＢにおいては、書込動作は実行されない。この書き込み動作が終了するとベリファイ動作が実行され、ベリファイ動作においてパスしたら、図４のラッチ１３５のノードＩＮＶにＬレベルが保持される。

次に、図６に示す動作を具体的に説明する。図６に示す例では、選択ビット線ＢＬ（１）が書込ビット線ＢＬ（１）とされ、選択ビット線ＢＬ（３）が書込禁止ビット線ＢＬ（３）とされる。その他、図６において、ビット線ＢＬ（１）〜ＢＬ（４）、ソース線ＳＬ、ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに印加する電圧は、図５に示す制御と同様であるため、その説明は省略する。

次に、図４及び図７を参照して、図５に示した制御を実行する際の各種信号のタイミングについて説明する。図７はドレイン側選択トランジスタＳＤＴｒの書込動作時における各種信号のタイミングチャートである。図７に示すように、先ず、時刻ｔ１１にて、信号ＢＬＳ及び信号ＢＩＡＳＯの電圧が電圧ＶＨＨまで上げられる。なお、時刻ｔ１１にて信号ＢＩＡＳＥの電圧は接地電圧Ｖｓｓのままにしておく。次に、時刻ｔ１２にて、信号ＢＬＸ，ＸＸＬの電圧が各々電圧Ｖｄｄｈまで上げられ、信号ＢＬＣＥの電圧が電圧Ｖｂｌｃまで上げられる。なお、時刻ｔ１２にて信号ＢＬＣＯの電圧は接地電圧Ｖｓｓのままにしておく。

ここで、図４に示すように、書込禁止ビット線ＢＬ（２）に対応するセンスモジュール１３０内では、ラッチ１３５のノードＩＮＶに保持されたデータに基づきＭＯＳトランジスタｎＴ６は非導通状態に保持される。したがって、上記時刻ｔ１１、ｔ１２の制御により、図４の経路Ｐ１に示すように、クランプ用トランジスタｎＴ１、ＭＯＳトランジスタｐＴ１、ｎＴ２〜ｎＴ５を介して書込禁止ビット線ＢＬ（２）は電源ノードＮ＿ＶＤＤに接続され、電源電圧Ｖｄｄまで充電される。

一方、書込ビット線ＢＬ（４）に対応するセンスモジュール１３０内では、ラッチ１３５のノードＩＮＶに保持されたデータに基づきＭＯＳトランジスタｎＴ６は導通状態とされる。したがって、上記時刻ｔ１１、ｔ１２の制御の後、図４の経路Ｐ２に示すように、クランプ用トランジスタｎＴ１、ＭＯＳトランジスタｎＴ５、ｎＴ６を介して書込ビット線ＢＬ（４）は接地され、その電圧は接地電圧Ｖｓｓとされる。

時刻ｔ１２の後、図７に示すように、時刻ｔ１３にて、信号ＢＬＳの電圧は、電源電圧Ｖｄｄまで下げられる。これは、時刻ｔ１３の後にビット線ＢＬの電位をパス電圧Ｖｐａｓｓ程度まで上げた際に、その高電圧がクランプ用トランジスタｎＴ１まで転送されることを防ぐためである。信号ＢＬＳの電圧を電源電圧Ｖｄｄに下げておくことで、クランプ用トランジスタｎＴ１には、電圧Ｖｄｄ−Ｖｔｎ（ｎＭＯＳトランジスタｎＴ５の閾値電圧）までしか転送されない。

次に、時刻ｔ１４にて、信号ＢＬＢＩＡＳの電圧はパス電圧Ｖｐａｓｓまで上げられる。この時、信号ＢＩＡＳＯの電圧は電圧ＶＨＨとされているため、非選択ビット線ＢＬ（１）、（３）に対応するセンスモジュール１３０内においては、ＭＯＳトランジスタｎＴ７は導通状態となる。したがって、図４の経路Ｐ３に示すように、ＭＯＳトランジスタｎＴ７を介して非選択ビット線ＢＬ（１）、ＢＬ（３）にはパス電圧Ｖｐａｓｓが供給される。

また、図７に示すように、時刻ｔ１４にて、ソース線ＳＬの電圧もパス電圧Ｖｐａｓｓまで上げられる。これら非選択ビット線ＢＬ（１）、ＢＬ（３）及びソース線ＳＬのパス電圧Ｖｐａｓｓに伴うカップリングによって書込禁止ビット線ＢＬ（２）の電圧は上昇するので、書込禁止ビット線ＢＬ（２）に接続されたクランプ用トランジスタｎＴ１がカットオフ状態になる。これにより、書込禁止ビット線ＢＬ（２）がフローティング状態となり、非選択ビット線ＢＬ（１），ＢＬ（３）及びソース線ＳＬとのカップリングにより、書込禁止ビット線ＢＬ（２）の電圧はパス電圧Ｖｐａｓｓ近傍まで上げられる。

また、時刻ｔ１４にて、選択ブロックＭＢ内のワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧの電圧はパス電圧Ｖｐａｓｓまで上げられる。

次に、時刻ｔ１５にて選択ブロックＭＢ内のドレイン側選択ゲート線ＳＧＤの電圧は、電圧Ｖｓｇまで上げられ、更に時刻ｔ１６にてプログラム電圧Ｖｐｇｍまで上げられる。これにより、選択ブロックＭＢ内の書込ビット線ＢＬ（４）に接続されたドレイン側選択トランジスタＳＤＴｒに対して書込動作が実行される。

ここで、前述のように、データに応じて書込禁止ビット線ＢＬにパス電圧Ｖｐａｓｓを印加すると共に書込ビット線ＢＬに接地電圧Ｖｓｓを印加して、偶数番目及び奇数番目のビット線ＢＬに対して一度に書込動作をする比較例を考える。この比較例では、図４のラッチ１３５のデータに応じて、ビット線ＢＬの書込・書込禁止を設定し、書込ビット線ＢＬには接地電圧Ｖｓｓを印加し、書込禁止ビット線ＢＬにはパス電圧Ｖｐａｓｓを印加する。よって、ラッチ１３５のデータから決まる書込禁止ビット線ＢＬにパス電圧Ｖｐａｓｓを印加するためのレベルシフタがセンスモジュール１３０毎に必要となる。しかしながら、レベルシフタはその占有面積が大きく、ビット線ＢＬの数だけ設けると膨大な回路面積となってしまう。そこで、本実施の形態は、上記比較例の構成ではなく、偶数番目又は奇数番目の非選択ビット線ＢＬにまとめてパス電圧ＶｐａｓｓをｎＭＯＳトランジスタｎＴ７を介して印加する構成としている。そして、本実施の形態は、非選択ビット線ＢＬとのカップリングによってフローティングとした書込禁止ビット線ＢＬの電圧をパス電圧Ｖｐａｓｓ近傍まで上げる。これにより、本実施の形態においてレベルシフタはセンスモジュール１３０毎に必要なく、本実施の形態は比較例よりもその占有面積を小さくできる。

［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置の構成及びその動作について説明する。ここで、第１の実施の形態において、図５に示したように、ソース側選択ゲート線ＳＧＳの電圧は接地電圧Ｖｓｓに設定され、ソース線ＳＬの電圧はパス電圧Ｖｐａｓｓに設定される。したがって、これらソース側選択トランジスタＳＳＴｒのソース及びゲートに印加される電圧Ｖｐａｓｓ、Ｖｓｓによってソース側選択トランジスタＳＳＴｒのソース近傍ではＧＩＤＬ電流が生じ、誤動作が生じ得る。

また、図５に示したように、選択ブロックＭＢ内において、メモリトランジスタＭＴｒ８のドレインはドレイン側選択トランジスタＳＤＴｒを介して非選択ビット線ＢＬからパス電圧Ｖｐａｓｓを供給される。そこで、選択ブロックＭＢ内のワード線ＷＬ８の電圧を接地電圧Ｖｓｓとし、メモリトランジスタＭＴｒ８にてソース側選択トランジスタＳＳＴｒからのリーク電流をカットオフさせることも考えられる。特に、書込禁止ビット線ＢＬをフローティングにして、隣接ビット線ＢＬとのカップリングで電圧を上げる。よって、書込禁止ビット線ＢＬに接続されたドレイン側選択トランジスタＳＤＴｒのチャネルがすべて導通状態で、そのチャネルのワード線ＷＬに対する容量が見えると、ブースト効率が悪くなり、結果として、ビット線ＢＬの電圧が十分に上がらなくなることが考えられる。その場合には、メモリトランジスタＭＴｒ８でカットオフさせておくことが有効である。しかしながら、上記の場合、選択ブロックＭＢ内のメモリトランジスタＭＴｒ８のドレイン及びゲートに印加される電圧Ｖｐａｓｓ、Ｖｓｓによって、そのメモリトランジスタＭＴｒ８のドレイン近傍ではＧＩＤＬ電流が生じ得る。

また、図５に示したように、非選択ブロックＭＢ内のドレイン側選択ゲート線ＳＧＤの電圧は接地電圧Ｖｓｓとされ、非選択ビット線ＢＬ（１）、ＢＬ（３）の電圧はパス電圧Ｖｐａｓｓとされる。したがって、これら非選択ブロックＭＢ内のドレイン側選択トランジスタＳＤＴｒのドレイン及びゲートに印加される電圧Ｖｐａｓｓ、Ｖｓｓによって、そのドレイン側選択トランジスタＳＤＴｒのドレイン近傍ではＧＩＤＬ電流が生じ得る。

以上の問題を考慮し、図８に示すように、第２の実施の形態は第１の実施の形態と異なるメモリユニットＭＵを有する。図８は、第２の実施の形態に係るメモリアレイ１１の構成、及びドレイン側選択トランジスタＳＤＴｒに対する書込動作の概略を示す。第２の実施の形態に係るメモリユニットＭＵは、図８に示すように、第１の実施の形態の構成に加え、通常のメモリトランジスタとしても、またダミートランジスタとしても使用可能なメモリトランジスタ（以下、ソース側ダミートランジスタＳＤＭＴｒ、及びドレイン側ダミートランジスタＤＤＭＴｒ）を有する。ソース側ダミートランジスタＳＤＭＴｒはメモリストリングＭＳとソース側選択トランジスタＳＳＴｒとの間に設けられ、ドレイン側ダミートランジスタＤＤＭＴｒはメモリストリングＭＳとドレイン側選択トランジスタＳＤＴｒとの間に設けられる。ロウ方向に配列された複数のソース側ダミートランジスタＳＤＭＴｒのゲートにはソース側ダミーワード線ＳＤＷＬが共通接続される。ロウ方向に配列された複数のドレイン側ダミートランジスタＤＤＭＴｒのゲートにはドレイン側ダミーワード線ＤＤＷＬが共通接続される。

上記構成を有する第２の実施の形態において、偶数番目の選択ビット線ＢＬ（２）、ＢＬ（４）に接続されるドレイン側選択トランジスタＳＤＴｒに対して書込動作を実行する際、各種配線は図８に示すように制御される。すなわち、図８に示すように、ビット線ＢＬ、ソース線ＳＬ、及び選択ブロックＭＢ内のドレイン側選択ゲート線ＳＧＤに印加する電圧は第１の実施の形態と同じである。

一方、第２の実施の形態の選択ブロックＭＢにおいて、ワード線ＷＬ１〜ＷＬ８及びバックゲート線ＢＧの電圧は接地電圧Ｖｓｓに設定される。また、選択ブロックＭＢにおいて、ソース側選択ゲート線ＳＧＳの電圧は接地電圧Ｖｓｓより大きく且つパス電圧Ｖｐａｓｓより小さい電圧Ｖｓｇ（Ｖｓｓ＜Ｖｓｇ＜Ｖｐａｓｓ）に設定され、ソース側選択トランジスタＳＳＴｒにおけるＧＩＤＬ電流の発生は抑制される。また、選択ブロックＭＢにおいて、ソース側ダミーワード線ＳＤＷＬの電圧は接地電圧Ｖｓｓに設定され、ソース側ダミートランジスタＳＤＭＴｒは非導通状態とされる。これにより、ソース側選択トランジスタＳＳＴｒからのリーク電流はソース側ダミートランジスタＳＤＭＴｒにてカットオフされる。また、選択ブロックＭＢにおいて、ドレイン側ダミーワード線ＤＤＷＬの電圧は電圧Ｖｓｇに設定され、ドレイン側ダミートランジスタＤＤＭＴｒにおけるＧＩＤＬ電流の発生は抑制される。また、ドレイン側ダミートランジスタＤＤＭＴｒによって、メモリトランジスタＭＴｒ８のドレインにはパス電圧Ｖｐａｓｓよりも小さい電圧が供給されるため、メモリトランジスタＭＴｒ８におけるＧＩＤＬ電流の発生は抑制される。

更に、第２の実施の形態の非選択ブロックＭＢにおいて、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤの電圧は電圧Ｖｓｇに設定される。これにより、ソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒにおけるＧＩＤＬ電流の発生は抑制される。また、非選択ブロックＭＢにおいて、ソース側ダミーワード線ＳＤＷＬ及びドレイン側ダミーワード線ＤＤＷＬの電圧は接地電圧Ｖｓｓに設定され、ソース側ダミートランジスタＳＤＭＴｒ及びドレイン側ダミートランジスタＤＤＭＴｒは非導通状態とされる。これにより、ソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒからのリーク電流はソース側ダミートランジスタＳＤＭＴｒ及びドレイン側ダミートランジスタＤＤＭＴｒにてカットオフされる。

次に、図９を参照して、図８に示した制御を実行する際の各種信号のタイミングについて説明する。図９はドレイン側選択トランジスタＳＤＴｒの書込動作時における各種信号のタイミングチャートである。なお、図９において第１の実施の形態と同様の制御については説明を一部省略する。図９に示すように、先ず、時刻ｔ２１にて、書込禁止ビット線ＢＬ（２）の電圧が電源電圧Ｖｄｄまで上げられる。次に、時刻ｔ２２にて、非選択ビット線ＢＬ（１），（３）及びソース線ＳＬの電圧は、パス電圧Ｖｐａｓｓまで上げられる。これに伴うカップリングにより、書込禁止ビット線ＢＬ（２）の電圧はパス電圧Ｖｐａｓｓ近傍まで上げられる。また、時刻ｔ２２にて、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤの電圧は、電圧Ｖｓｇまで上げられ、選択ブロックＭＢ内のドレイン側ダミーワード線ＤＤＷＬの電圧も電圧Ｖｓｇまで上げられる。そして、時刻ｔ２３にて、選択ブロックＭＢ内のドレイン側選択ゲート線ＳＧＤの電圧はプログラム電圧Ｖｐｇｍまで上げられる。以上により、ドレイン側選択トランジスタＳＤＴｒに対する書込動作が実行される。

［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置について説明する。ここで、上記実施の形態においては、偶数番目の選択ビット線ＢＬ（２）、ＢＬ（４）に接続されたドレイン側選択トランジスタＳＤＴｒに対して書込動作を実行した後、奇数番目の選択ビット線ＢＬ（１）、ＢＬ（３）に接続されたドレイン側選択トランジスタＳＤＴｒに対して書込動作を実行する。プロセス段階でドレイン側選択トランジスタＳＤＴｒの閾値分布の大部分が所望の閾値レベルに達していれば良いが、そうでない場合、書込動作の初期段階においては殆ど全てのドレイン側選択トランジスタＳＤＴｒが書込動作の対象となる。すなわち、偶数番目又は奇数番目の選択ビット線ＢＬがすべて書込ビット線ＢＬとなる。したがって、書込動作の初期段階においては隣接ビット線ＢＬの容量が大きく、非選択ビット線ＢＬに印加するためのパス電圧Ｖｐａｓｓの昇圧は困難となる。また、非選択ビット線ＢＬの電圧を時間をかけてパス電圧Ｖｐａｓｓまで充電する方法もあるが、リークによって非選択ビット線ＢＬの電圧は上がらない可能性もある。

上記問題に対して、第３の実施の形態は、第１の実施の形態と異なる制御によってドレイン側選択トランジスタＳＤＴｒに対して書込動作を実行する。以下、図１０及び図１１を参照して、第３の実施の形態に係るドレイン側選択トランジスタＳＤＴｒに対する書込動作を説明する。図１０は第３の実施の形態に係るドレイン側選択トランジスタＳＤＴｒに対する書込動作を示すフローチャートである。図１１は第３の実施の形態に係るドレイン側選択トランジスタＳＤＴｒの閾値電圧分布の変化を示す図である。

先ず、第３の実施の形態においては、書込動作の前に、予備書込動作が実行される（図１０、Ｓ１０１）。ここで、予備書込動作は、選択ブロックにおいて、偶数番目及び奇数番目のビット線ＢＬに接続された全てのドレイン側選択トランジスタＳＤＴｒの閾値電圧を正方向に移動させる動作である。したがって、偶数ビット線ＢＬ又は奇数ビット線ＢＬにパス電圧Ｖｐａｓｓを印加することはしない。第３の実施の形態の予備書込動作において、全てのビット線ＢＬに接地電圧Ｖｓｓが印加され、ドレイン側選択ゲート線ＳＧＤにプログラム電圧Ｖｐｇｍが印加される。

上記予備書込動作の後、ベリファイ動作が実行される（図１０、Ｓ１０２）。ステップＳ１０２におけるベリファイ動作は、図１１に示すように、ドレイン側選択トランジスタＳＤＴｒのいずれか一つがベリファイレベルＶＵに達した否か、即ちドレイン側選択トランジスタＳＤＴｒの閾値電圧分布ＳＴ２の上端がベリファイレベルＶＵに達したか（パス）、否か（フェイル）を判定する。このベリファイ動作によりフェイルと判定された場合（図１０、Ｓ１０２のＮｏ）、再びステップＳ１０１の動作が実行される。

一方、ベリファイ動作によりパスと判定された場合（図１０、Ｓ１０２のＹｅｓ）、ベリファイ動作が実行される（図１０、Ｓ１０３）。このステップＳ１０３のベリファイ動作では、図１１に示すように、ベリファイレベルＶＳ（但し、ＶＳ＜ＶＵ）未満の閾値電圧を有するドレイン側選択トランジスタＳＤＴｒが特定される。また、このステップＳ１０３においては、全てのドレイン側選択トランジスタＳＤＴｒの閾値がベリファイレベルＶＵよりも小さいベリファイレベルＶＳに達したか（パス）、否か（フェイル）を判定する。

上記ベリファイ動作（Ｓ１０３）によりフェイルと判定された場合（図１０、Ｓ１０３のＮｏ）、書込動作が実行される（図１０、Ｓ１０４）。このステップＳ１０４の書込動作は、先の実施の形態と同様、偶数ビット線ＢＬと奇数ビット線ＢＬとを分ける方法により行われ、図１１に示すように、ベリファイレベルＶＳ（但し、ＶＳ＜ＶＵ）未満の閾値電圧を有するドレイン側選択トランジスタＳＤＴｒに対してのみ実行され、その他のドレイン側選択トランジスタＳＤＴｒは書込禁止とされる。この後、再びステップＳ１０３が実行される。

一方、ステップＳ１０３のベリファイ動作によりパスと判定された場合（図１０、Ｓ１０３のＹｅｓ）、ドレイン側選択トランジスタＳＤＴｒに対する書込動作は完了したものとして動作は終了する。

以上のように、書込動作の前にパス電圧Ｖｐａｓｓを使用しない予備書込動作を実行することにより、メモリアレイ１１中の大部分のドレイン側選択トランジスタＳＤＴｒの閾値電圧はベリファイレベルＶＳに達している。そして、続く先の実施の形態と同様のベリファイ書込動作においては書込対象のドレイン側選択トランジスタＳＤＴｒの数は限定されている。したがって、パス電圧Ｖｐａｓｓの負荷として見える実質的なビット線ＢＬの容量は小さく抑えられ、非選択ビット線ＢＬに印加するためのパス電圧Ｖｐａｓｓの生成は容易となる。

なお、第３の実施の形態において、予備書込動作に対するベリファイ動作（Ｓ１０２）は、いずれかのドレイン側選択トランジスタＳＤＴｒが上限のベリファイレベルＶＵに達したときに終了する方法に代えて、図１２の閾値電圧分布ＳＴ２ａに示すように、下限のベリファイレベルＶＳ′を超えるドレイン側選択トランジスタＳＤＴｒの数が所定数以上であると判定されるか否かによりパス及びフェイルを判定してもよい。続くベリファイ書込動作が、ベリファイレベルＶＳ′以下のドレイン側選択トランジスタＳＤＴｒに対してのみ実行される点は先の実施の形態と同様である。この場合には、後半のベリファイ書込動作におけるパス電圧Ｖｐａｓｓを印加するビット線ＢＬの容量が予め計算できるという利点がある。

［第４の実施の形態］
次に、図１３及び図１４を参照して、第４の実施の形態に係る不揮発性半導体記憶装置について説明する。図１３は第４の実施の形態に係るドレイン側選択トランジスタＳＤＴｒに対する書込動作を示すフローチャートである。図１４は第４の実施の形態に係るドレイン側選択トランジスタＳＤＴｒの閾値電圧分布の変化を示す図である。第４の実施の形態は、第３の実施の形態と同様の問題を解消するためのものである。

第４の実施の形態においては、先ず、第３の実施の形態と同様にパス電圧Ｖｐａｓｓを使用しない予備書込動作（図１３、Ｓ１０１）、及びベリファイ動作（図１３、Ｓ１０２）が実行される。一方、第４の実施の形態においては、続くベリファイ書込動作を、ベリファイレベルＶＬ未満のドレイン側選択トランジスタＳＤＴｒに対する第１の書込動作と、ベリファイレベルＶＬ〜ＶＨのドレイン側選択トランジスタＳＤＴｒに対する第２の書込動作とに分ける（但し、ＶＬ＜ＶＨ＜ＶＵ）。

即ち、ステップＳ１０２の後、次のベリファイ動作、及び第１の書込動作が実行される（図１３、Ｓ２０３、Ｓ２０４）。ステップＳ２０３におけるベリファイ動作は、閾値電圧がベリファイレベルＶＬ未満のドレイン側選択トランジスタＳＤＴｒを特定する。ステップＳ２０４の第１の書込動作は、特定されたベリファイレベルＶＬ未満の閾値電圧を有するドレイン側選択トランジスタＳＤＴｒに対してのみ実行され、その他のドレイン側選択トランジスタＳＤＴｒは書込禁止とされる。

第１の書込動作（ステップＳ２０４）が実行されたら、次のステップＳ２０５のベリファイ動作が実行される。このベリファイ動作は、図１４に示すように、第１の書込動作の対象とした全てのドレイン側選択トランジスタＳＤＴｒの閾値がベリファイレベルＶＨに達したか（パス）否か（フェイル）を判定する。

ステップＳ２０５によりフェイルと判定された場合（図１３、Ｓ２０５のＮｏ）、再び第１の書込動作（図１３、Ｓ２０４）が実行される。

一方、ステップＳ２０５によりパスと判定された場合（図１３、Ｓ２０５のＹｅｓ）、次のベリファイ動作、及び第２の書込動作が実行される（図１３、Ｓ２０６、Ｓ２０７）。ステップＳ２０６におけるベリファイ動作は、閾値電圧がベリファイレベルＶＨ未満のドレイン側選択トランジスタＳＤＴｒを特定する。ステップＳ２０７の第２の書込動作は、特定されたベリファイレベルＶＨ未満の閾値電圧を有するドレイン側選択トランジスタＳＤＴｒに対してのみ実行され、その他のドレイン側選択トランジスタＳＤＴｒは書込禁止とされる。

第２の書込動作（ステップ２０７）が実行されたら、次のステップＳ２０８のベリファイ動作が実行される。このベリファイ動作は、図１４に示すように、第２の書込動作の対象とした全てのドレイン側選択トランジスタＳＤＴｒの閾値がベリファイレベルＶＨに達したか（パス）否か（フェイル）を判定する。

ステップＳ２０８によりフェイルと判定された場合（図１３、Ｓ２０８のＮｏ）、再び第２の書込動作（図１３、Ｓ２０７）が実行される。

ステップＳ２０８によりパスと判定された場合（図１３、Ｓ２０８のＹｅｓ）、ドレイン側選択トランジスタＳＤＴｒに対する書込動作は完了したものとして動作は終了する。

以上の制御により、第４の実施の形態は第３の実施の形態と同様の効果を奏する。また、第４の実施の形態は、ステップＳ２０４及びＳ２０７の書込動作により、一度に書込動作の対象とされるドレイン側選択トランジスタＳＤＴｒの数を制限する。これにより、第４の実施の形態においては、パス電圧Ｖｐａｓｓの負荷となる実質的な隣接ビット線ＢＬの容量を更に小さく抑えられ、非選択ビット線ＢＬに印加するためのパス電圧Ｖｐａｓｓの生成は第３の実施の形態よりも更に容易となる。

なお、第４の実施の形態においても、予備書込動作に対するベリファイ動作（Ｓ１０２）は、いずれかのドレイン側選択トランジスタＳＤＴｒが上限のベリファイレベルＶＵに達したときに終了する方法に代えて、図１５の閾値電圧分布ＳＴ２ａに示すように、下限のベリファイレベルＶＨ′を超えるドレイン側選択トランジスタＳＤＴｒの数が所定数以上であるか否かによりパス及びフェイルを判定してもよい。続く２段階の書込動作は、先の実施の形態と同様である。

［第５の実施の形態］
次に、図１６を参照して、第５の実施の形態に係る不揮発性半導体記憶装置について説明する。第５の実施の形態は、図１６に示すように、外部電源から供給される外部電圧Ｖｅｘｔｈを降圧させてパス電圧Ｖｐａｓｓを生成する降圧回路７０を有する。降圧回路７０は、ｐＭＯＳトランジスタ７１、抵抗７２、７３、及び比較器７４を有する。

ｐＭＯＳトランジスタ７１は、外部電圧Ｖｅｘｔｈを印加されるノードＮ１とパス電圧Ｖｐａｓｓを出力するノードＮ２との間に設けられる。抵抗７２、７３は直列接続され、ノードＮ２と接地端子Ｎ＿ＶＳＳとの間に設けられる。比較器７４は、抵抗７２と抵抗７３との間のノードＮ３にその非反転入力端子を接続され、その反転入力端子に参照電圧Ｖｒｅｆを印加される。また、比較器７４の出力端子はｐＭＯＳトランジスタ７１のゲートに接続される。

本実施の形態は、上記降圧回路７０によりパス電圧Ｖｐａｓｓを生成する。よって、上記第３、第４の実施の形態で説明したように、昇圧能力を考慮する必要なくパス電圧Ｖｐａｓｓを生成できる。

［第６の実施の形態］
次に、第６の実施の形態に係る不揮発性半導体記憶装置について説明する。

ここで、上記第３の実施の形態の図１２に示す例においては、ベリファイレベルＶＳ′を超えるドレイン側選択トランジスタＳＤＴｒの数が所定数以上であると判定されるまで、全てのドレイン側選択トランジスタＳＤＴｒに対して同時に予備書込動作が実行される。これに対して、第６の実施の形態においては、図１２のベリファイレベルＶＳ′未満の閾値電圧を有するドレイン側選択トランジスタＳＤＴｒに対してのみ予備書込動作を実行する。一方、図１２のベリファイレベルＶＳ′を超えた閾値電圧を有するドレイン側選択トランジスタＳＤＴｒに対しては予備書込動作を抑制する。

以下、図１７を参照して第６の実施の形態の予備書込動作を説明する。図１７は、第６の実施の形態に係る予備書込動作を示す概略図である。図１７において、ビット線ＢＬ（１），ＢＬ（４）に接続されたドレイン側選択トランジスタＳＤＴｒはベリファイレベルＶＳ′未満の閾値電圧を有し、ビット線ＢＬ（２），ＢＬ（３）に接続されたドレイン側選択トランジスタＳＤＴｒはベリファイレベルＶＳ′を超えた閾値電圧を有する。よって、ビット線ＢＬ（１），ＢＬ（４）は予備書込ビット線ＢＬ（１），ＢＬ（４）とされ、それらに接続されたドレイン側選択トランジスタＳＤＴｒに対して予備書込動作が実行される。ビット線ＢＬ（２），ＢＬ（３）は予備書込抑制ビット線ＢＬ（２），ＢＬ（３）とされ、それらに接続されたドレイン側選択トランジスタＳＤＴｒに対して予備書込動作は抑制される。

上記第３の実施の形態の図１２に示す例における予備書込動作は、全てのビット線ＢＬに接地電圧Ｖｓｓを印加する。これに対して、第６の実施の形態における予備書込動作は、図１７に示すように、予備書込ビット線ＢＬ（１），ＢＬ（４）に接地電圧Ｖｓｓを印加し、予備書込抑制ビット線ＢＬ（２），ＢＬ（３）に電源電圧Ｖｄｄを印加する。なお、ソース線ＳＬは電源電圧Ｖｄｄを印加され、その他の配線は第１の実施の形態の書込動作と同様の電圧を印加される。

以上、図１７に示す制御において予備書込抑制ビット線ＢＬ（２），ＢＬ（３）の電圧は電源電圧Ｖｄｄまでしか上げられないため、それらに接続されたドレイン側選択トランジスタＳＤＴｒに対しては十分に書込動作を禁止させることはできず、そのドレイン側選択トランジスタＳＤＴｒの閾値電圧は正方向に移動する。しかしながら、予備書込ビット線ＢＬ（１），ＢＬ（４）に接続されたドレイン側選択トランジスタＳＤＴｒよりも、予備書込抑制ビット線ＢＬ（２），ＢＬ（３）に接続されたドレイン側選択トランジスタＳＤＴｒの閾値電圧の移動は抑制される。したがって、第６の実施の形態において、予備書込動作によるドレイン側選択トランジスタＳＤＴｒの閾値電圧分布の幅は第３の実施の形態よりも狭くできる。また、予備書込動作後の書込動作時にその対象となるドレイン側選択トランジスタＳＤＴｒの数を低減できるので、第３の実施の形態で説明したパス電圧Ｖｐａｓｓに係る問題を改善できる。なお、第６の実施の形態の予備書込動作は、第４の実施の形態にも適用できる。

［第７の実施の形態］
次に、図１８を参照して、第７の実施の形態に係る不揮発性半導体記憶装置について説明する。図１８は第７の実施の形態に係るドレイン側選択トランジスタＳＤＴｒの書込動作時における各種信号のタイミングチャートである。

ここで、上記第１の実施の形態において、信号ＢＬＢＩＡＳ、ソース線ＳＬの電圧、ワード線ＷＬ１〜ＷＬ８の電圧及びバックゲート線ＢＧの電圧は、時刻ｔ１４にて、パス電圧Ｖｐａｓｓまで一度に上げられる（図７参照）。これに対して、第７の実施の形態においては、図１８に示すように、信号ＢＬＢＩＡＳ、ソース線ＳＬの電圧、ワード線ＷＬ１〜ＷＬ８の電圧及びバックゲート線ＢＧの電圧は、時刻ｔ１４にて電源端子により電源電圧Ｖｄｄまで上げられた後、時刻ｔ１４ａにて昇圧回路によりパス電圧Ｖｐａｓｓまで上げられる。

以上図１８に示す制御によって、第７の実施の形態においては、パス電圧Ｖｐａｓｓに上げるまでに昇圧回路によって供給しなければいけない電荷量が第１の実施の形態よりも減り（Q=CVでVが小さくなる）、昇圧回路の負荷を減らすことができる。

［その他の実施の形態］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、上記実施の形態では、選択ビット線ＢＬと非選択ビット線ＢＬを交互に設定したが、選択ビット線ＢＬの両隣が必ず非選択ビット線ＢＬとなるようにすれば、選択ビット線ＢＬがｎ本おき（ｎは２以上の整数）に配置されていても良い。要は、選択ビット線及び非選択ビット線が空間上に規則的に配置されるようにすれば、非選択ビット線にパス電圧Ｖｐａｓｓを印加する回路は、少ない面積で構成することができる。

また、上述したドレイン側選択トランジスタＳＤＴｒに対する書込動作を正確に実行するためには、ソース側選択トランジスタＳＳＴｒの閾値電圧が問題となる。よって、第１の実施の形態において、ソース側選択トランジスタＳＳＴｒが負の閾値電圧を有する場合、メモリアレイ１１中の全てのソース側選択トランジスタＳＳＴｒに対して書込動作を実行して、それらの閾値電圧を正の閾値電圧に調整する。これにより、ドレイン側選択トランジスタＳＤＴｒに対する書込動作において、ソース側選択トランジスタＳＳＴｒは非導通状態に保持される。

また、第１の実施の形態において、ソース側選択トランジスタＳＳＴｒが負の閾値電圧を有する場合、書込ビット線ＢＬの電圧を、接地電圧Ｖｓｓではなく正の電圧Ｖｂｌｌに設定する。これにより、ソース側選択トランジスタＳＳＴｒのソースの電圧が電圧Ｖｂｌｌとなり、ゲート−ソース間電圧を負にできる。したがって、ドレイン側選択トランジスタＳＤＴｒに対する書込動作において、ソース側選択トランジスタＳＳＴｒは非導通状態に保持される。

また、第２の実施の形態においてドレイン側選択トランジスタＳＤＴｒに対する書込動作を正確に実行するためには、ソース側選択トランジスタＳＳＴｒと同様にソース側ダミートランジスタＳＤＭＴｒ及びドレイン側ダミートランジスタＤＤＭＴｒの閾値電圧が問題となる。よって、第２の実施の形態において、ソース側ダミートランジスタＳＤＭＴｒ及びドレイン側ダミートランジスタＤＤＭＴｒが負の閾値電圧を有する場合、メモリアレイ１１中の全てのソース側ダミートランジスタＳＤＭＴｒ及びドレイン側ダミートランジスタＤＤＭＴｒに対して書込動作を実行して、それらの閾値電圧を正の閾値電圧に調整する。

また、上記各実施の形態では、積層型ＮＡＮＤフラッシュメモリを例示したが、３次元構造を持たない通常のＮＡＮＤフラッシュメモリにも本発明は適用可能であることは言うまでも無い。

また、上記実施の形態ではロウ方向からみてＵ状に形成されたチャネルを有するメモリストリングＭＳを一例として説明したが、本実施の形態はロウ方向及びカラム方向からみてＩ字状に形成されたチャネルを有するメモリストリングＭＳにも適用可能である。

１１…メモリアレイ、 １２…ロウデコーダ、 １３…センス回路、 １４…カラムデコーダ、 １５…制御回路、 ＭＢ…ブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。

Claims (10)

1. 電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる複数のメモリストリングと、
   前記複数のメモリストリングの各第１の端部側に一端がそれぞれ接続され且つ書込動作により閾値電圧を調整可能に構成された複数のドレイン側選択トランジスタと、
   前記複数のメモリストリングに対応させて互いに平行に配置され前記複数のドレイン側選択トランジスタの各他端にそれぞれ接続された複数のビット線と、
   前記複数のドレイン側選択トランジスタのゲートを共通接続するドレイン側選択ゲート線と、
   前記複数のメモリストリングの各第２の端部側に一端がそれぞれ接続された複数のソース側選択トランジスタと、
   複数の前記ソース側選択トランジスタの他端を共通接続するソース線と、
   前記複数のドレイン側選択トランジスタの各一端と前記複数のメモリストリングの前記各第１の端部との間にそれぞれ設けられた複数のドレイン側ダミートランジスタと、
   前記複数のドレイン側ダミートランジスタのゲートを共通接続するドレイン側ダミーワード線と、
   前記複数のソース側選択トランジスタの各一端と前記複数のメモリストリングの前記各第２の端部との間にそれぞれ設けられた複数のソース側ダミートランジスタと、
   前記複数のソース側ダミートランジスタのゲートを共通接続するソース側ダミーワード線と、
   前記複数のビット線及び前記ドレイン側選択ゲート線に所定の電圧を印加することにより前記ドレイン側選択トランジスタに対して前記書込動作を実行する制御回路とを備え、
   前記メモリストリングは、
   基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する第１半導体層と、
   前記柱状部の側面に電荷を蓄積可能に構成された第１電荷蓄積層と、
   前記第１電荷蓄積層を介して前記柱状部の側面に前記メモリトランジスタのゲートとして機能する第１導電層とを備え、
   前記ドレイン側選択トランジスタは、
   前記基板に対して垂直方向に延び、前記ドレイン側選択トランジスタのボディとして機能する第２半導体層と、
   前記第２半導体層の側面に電荷を蓄積可能に構成された第２電荷蓄積層と、
   前記第２電荷蓄積層を介して前記第２半導体層の側面に前記ドレイン側選択トランジスタのゲートとして機能する第２導電層とを備え、
   前記制御回路は、前記書込動作時、前記複数のビット線を、選択ビット線の両隣が非選択ビット線となるように設定し、前記選択ビット線に含まれる書込ビット線に第１電圧を印加し且つ前記選択ビット線に含まれる書込禁止ビット線に第１電圧よりも高い第２電圧を印加した後に前記非選択ビット線に前記第２電圧よりも高い第３電圧を印加し、前記書込禁止ビット線の電圧を上げる一方前記書込ビット線を前記第１電圧に保持し、次に前記ドレイン側選択ゲート線に前記ドレイン側選択トランジスタの書込動作に必要な第４電圧を印加し、
   前記制御回路は、前記書込動作時、前記ソース線の電圧を前記第３電圧まで上げ、
   前記制御回路は、前記書込動作時、前記ドレイン側ダミーワード線に前記第１電圧より大きく前記第３電圧より小さい第５電圧を印加し、
   前記制御回路は、前記書込動作時、前記ソース側選択ゲート線に前記第５電圧を印加し、前記ソース側ダミーワード線に前記第１電圧を印加し、
   前記制御回路は、
   前記書込動作の前に、所定数の前記ドレイン側選択トランジスタの閾値電圧が所定レベルを超えるまで、前記ドレイン側選択トランジスタの閾値電圧を正方向に移動させる予備書込動作を実行し、
   前記予備書込動作において、前記所定レベル未満の閾値電圧を有するドレイン側選択トランジスタに接続されたビット線を予備書込ビット線とし、前記所定レベルを超えた閾値電圧を有するドレイン側選択トランジスタに接続されたビット線を予備書込抑制ビット線とし、前記予備書込ビット線に前記第１電圧を印加し、前記予備書込抑制ビット線に前記第２電圧を印加し、前記ドレイン側選択ゲート線に前記第４電圧を印加し、
   前記制御回路は、前記予備書込動作の後、前記閾値電圧が前記下限レベルに達していない前記ドレイン側選択トランジスタを前記閾値電圧の大きさに応じて分類し、分類毎に前記ドレイン側選択トランジスタに対する前記書込動作を実行する
   ことを特徴とする不揮発性半導体記憶装置。
2. 電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる複数のメモリストリングと、
   前記複数のメモリストリングの各第１の端部側に一端がそれぞれ接続され且つ書込動作により閾値電圧を調整可能に構成された複数のドレイン側選択トランジスタと、
   前記複数のメモリストリングに対応させて互いに平行に配置され前記複数のドレイン側選択トランジスタの各他端にそれぞれ接続された複数のビット線と、
   前記複数のドレイン側選択トランジスタのゲートを共通接続するドレイン側選択ゲート線と、
   前記複数のビット線及び前記ドレイン側選択ゲート線に所定の電圧を印加することにより前記ドレイン側選択トランジスタに対して前記書込動作を実行する制御回路とを備え、
   前記制御回路は、前記書込動作時、前記複数のビット線を、選択ビット線の両隣が非選択ビット線となるように設定し、前記選択ビット線に含まれる書込ビット線に第１電圧を印加し且つ前記選択ビット線に含まれる書込禁止ビット線に第１電圧よりも高い第２電圧を印加した後に前記非選択ビット線に前記第２電圧よりも高い第３電圧を印加し、前記書込禁止ビット線の電圧を上げる一方前記書込ビット線を前記第１電圧に保持し、次に前記ドレイン側選択ゲート線に前記ドレイン側選択トランジスタの書込動作に必要な第４電圧を印加する
   ことを特徴とする不揮発性半導体記憶装置。
3. 前記複数のメモリストリングの各第２の端部側に一端がそれぞれ接続された複数のソース側選択トランジスタと、
   複数の前記ソース側選択トランジスタの他端を共通接続するソース線とを備え、
   前記制御回路は、前記書込動作時、前記ソース線の電圧を前記第３電圧まで上げる
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記複数のドレイン側選択トランジスタの各一端と前記複数のメモリストリングの前記各第１の端部との間にそれぞれ設けられた複数のドレイン側ダミートランジスタと、
   前記複数のドレイン側ダミートランジスタのゲートを共通接続するドレイン側ダミーワード線とを備え、
   前記制御回路は、前記書込動作時、前記ドレイン側ダミーワード線に前記第１電圧より大きく前記第３電圧より小さい第５電圧を印加する
   ことを特徴とする請求項２又は請求項３記載の不揮発性半導体記憶装置。
5. 前記複数のソース側選択トランジスタの各一端と前記複数のメモリストリングの前記各第２の端部との間にそれぞれ設けられた複数のソース側ダミートランジスタと、
   前記複数のソース側ダミートランジスタのゲートを共通接続するソース側ダミーワード線とを備え、
   前記制御回路は、前記書込動作時、前記ソース側選択ゲート線に前記第１電圧より大きく前記第３電圧より小さい第５電圧を印加し、前記ソース側ダミーワード線に前記第１電圧を印加する
   ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
6. 前記制御回路は、
   前記書込動作の前に、前記ビット線に前記第１電圧を印加し、前記ドレイン側選択ゲート線に前記第４電圧を印加することにより、前記複数のドレイン側選択トランジスタのいずれかの閾値電圧が上限レベルに達するか、又は所定数の前記ドレイン側選択トランジスタの閾値電圧が下限レベルを超えるまで、前記ドレイン側選択トランジスタの閾値電圧を正方向に移動させる予備書込動作を実行する
   ことを特徴とする請求項２乃至請求項５いずれか１項に記載の不揮発性半導体記憶装置。
7. 前記制御回路は、
   前記書込動作の前に、所定数の前記ドレイン側選択トランジスタの閾値電圧が所定レベルを超えるまで、前記ドレイン側選択トランジスタの閾値電圧を正方向に移動させる予備書込動作を実行し、
   前記予備書込動作において、前記所定レベル未満の閾値電圧を有するドレイン側選択トランジスタに接続されたビット線を予備書込ビット線とし、前記所定レベルを超えた閾値電圧を有するドレイン側選択トランジスタに接続されたビット線を予備書込抑制ビット線とし、前記予備書込ビット線に前記第１電圧を印加し、前記予備書込抑制ビット線に前記第２電圧を印加し、前記ドレイン側選択ゲート線に前記第４電圧を印加する
   ことを特徴とする請求項２乃至請求項５いずれか１項に記載の不揮発性半導体記憶装置。
8. 前記制御回路は、前記予備書込動作の後、前記閾値電圧が前記下限レベルに達していない前記ドレイン側選択トランジスタを前記閾値電圧の大きさに応じて分類し、分類毎に前記ドレイン側選択トランジスタに対する前記書込動作を実行する
   ことを特徴とする請求項６又は請求項７記載の不揮発性半導体記憶装置。
9. 前記制御回路は、外部電圧を降圧させて前記第３電圧を生成する降圧回路を備える
   ことを特徴とする請求項２乃至請求項５いずれか１項に記載の不揮発性半導体記憶装置。
10. 前記メモリストリングは、
    基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する第１半導体層と、
    前記柱状部の側面に電荷を蓄積可能に構成された第１電荷蓄積層と、
    前記第１電荷蓄積層を介して前記柱状部の側面に前記メモリトランジスタのゲートとして機能する第１導電層とを備え、
    前記ドレイン側選択トランジスタは、
    前記基板に対して垂直方向に延び、前記ドレイン側選択トランジスタのボディとして機能する第２半導体層と、
    前記第２半導体層の側面に電荷を蓄積可能に構成された第２電荷蓄積層と、
    前記第２電荷蓄積層を介して前記第２半導体層の側面に前記ドレイン側選択トランジスタのゲートとして機能する第２導電層とを備える
    ことを特徴とする請求項２乃至請求項９いずれか１項に記載の不揮発性半導体記憶装置。
    

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