TWI669718B

TWI669718B - 非揮發性記憶體與其寫入方法

Info

Publication number: TWI669718B
Application number: TW107144850A
Authority: TW
Inventors: 陳永翔; 張耀文; 楊怡箴
Original assignee: 旺宏電子股份有限公司
Priority date: 2018-12-12
Filing date: 2018-12-12
Publication date: 2019-08-21
Also published as: TW202022862A

Abstract

一種非揮發性記憶體的寫入方法包含：當由控制器對耦接於同一字元線的複數個記憶胞中之第一目標記憶胞和第二目標記憶胞進行寫入操作時，由控制器使複數個第一位元線組中耦接第一目標記憶胞之第一目標位元線切換於第一電壓準位和第二電壓準位之間，其中第二電壓準位高於第一電壓準位。

Description

非揮發性記憶體與其寫入方法

本揭示內容是關於一種非揮發性記憶體與其寫入方法，且特別是有關於一種減輕寫入擾動的非揮發性記憶體與其寫入方法。

在反及式(NAND)快閃記憶體中，當進行寫入(program)時，傳統上，利用自升壓抑制寫入方法(self-boosted program inhibit，SBPI)來預防寫入干擾(program-disturbance)。

然而，當抑制寫入的位元線(inhibit bit line)相鄰兩側的位元線都是執行寫入的位元線(program bit line)時，抑制寫入的位元線中的抑制寫入單元(inhibit cell)會受到嚴重的寫入干擾，使得抑制寫入單元的升壓通道準位(boosted channel potential，Vch)受到影響而降低防止寫入干擾的能力。

因此，如何確保抑制寫入單元的升壓通道準位是本領域重要的課題之一。

本揭示內容的一態樣係關於一種非揮發性記憶體包含字元線、複數個位元線和控制器。字元線耦接複數個記憶胞。位元線各自耦接這些記憶胞中相應一者。位元線包含複數個第一位元線組和複數個第二位元線組。第一位元線組和第二位元線組中任一者皆包含這些位元線中相鄰二者。且第一位元線組和第二位元線組相鄰交錯配置。控制器耦接字元線和位元線。控制器用以藉由以下操作來對記憶胞中第一目標記憶胞和第二目標記憶胞進行寫入操作：使第一位元線組中耦接第一目標記憶胞之第一目標位元線切換於第一電壓準位和第二電壓準位之間。其中第二電壓準位高於第一電壓準位。

本揭示內容的一態樣係關於一種非揮發性記憶體的寫入方法，包含：當由控制器對耦接於同一字元線的複數個記憶胞中之第一目標記憶胞和第二目標記憶胞進行寫入操作時，由控制器使複數個第一位元線組中耦接第一目標記憶胞之第一目標位元線切換於第一電壓準位和第二電壓準位之間，其中第二電壓準位高於第一電壓準位。

100‧‧‧非揮發性記憶體

120‧‧‧控制器

140、160‧‧‧解碼器

180‧‧‧記憶胞陣列

182‧‧‧記憶串

WL1、WL2、WL3~WLm-1、WLm‧‧‧字元線

BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8~BLn、BL4n+1、BL4n+2、BL4n+3、BL4n+4‧‧‧位元線

BLg1、BLg2‧‧‧位元線組

Cell、C1、C2、C3、C4、C5、C6、C7、C8~C4n+1、C4n+2、C4n+3、C4n+4‧‧‧記憶胞

Cp1、Cp2‧‧‧目標記憶胞

Ci1、Ci2‧‧‧抑制記憶胞

Vpgm‧‧‧寫入電壓準位

Vpp‧‧‧導通電壓準位

VBL、VBL1、VBL2‧‧‧位元線電壓

Vinh‧‧‧抑制電壓準位

301、302‧‧‧狀態

320、340‧‧‧曲線

S1、S2‧‧‧訊號

V1、V2‧‧‧電壓準位

T1、T2‧‧‧期間

700‧‧‧非揮發性記憶體的寫入方法

S720、S740、S760‧‧‧操作

820、840‧‧‧曲線

第1圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體的示意圖。

第2圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體的部分示意圖。

第3圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體中相鄰三個記憶胞的靜電壓圖。

第4圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體的訊號波形示意圖。

第5圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體的部分示意圖。

第6A圖和第6B圖係根據本揭示內容之部分實施例繪示另一種非揮發性記憶體的訊號波形示意圖。

第7圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體的寫入方法流程圖。

第8圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體的升壓通道電壓準位模擬圖。

下文係舉實施例配合所附圖式作詳細說明，但所描述的具體實施例僅用以解釋本案，並不用來限定本案，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭示內容所涵蓋的範圍。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭示之內容中與特殊內容中的平常意義。

關於本文中所使用之『第一』、『第二』、『第三』...等，並非特別指稱次序或順位的意思，亦非用以限定本揭示，其僅僅是為了區別以相同技術用語描述的元件或操作而已。

請參考第1圖。第1圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體100的示意圖。如第1圖所示，非揮發性記憶體100包含控制器120、解碼器140、解碼器160和記憶胞陣列180。記憶胞陣列180包含多個記憶串182。每個記憶串182包含多個記憶胞Cell。

結構上，控制器120透過解碼器140和160耦接記憶胞陣列180。具體而言，控制器120經由解碼器140耦接複數個位元線BL1~BLn，並經由解碼器160耦接複數個字元線WL1~WLm。位元線BL1~BLn和字元線WL1~WLm相互垂直交錯。位元線BL1~BLn各自耦接相應的一個記憶串182。字元線WL1~WLm各自耦接每個記憶串182中相應的一個記憶胞Cell。

操作上，控制器120透過解碼器140輸出複數個位元線控制訊號至相應的位元線BL1~BLn。控制器120透過解碼器160輸出複數個字元線控制訊號至相應的字元線WL1~WLm。記憶胞Cell用以根據相應位元線和字元線分別傳送的位元線控制訊號和字元線控制訊號選擇性的進行寫入(program)、讀取(read)、清除(erase)或其他動作。

在部分實施例中，非揮發性記憶體100可為浮閘記憶體(floating gate memory)、電荷儲存式記憶體(charge trapping memory)、二維NAND快閃記憶體、三維NAND快閃記憶體或其他需進行寫入抑制操作(programming-inhibition-operation)的記憶體。

請參考第2圖。第2圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體100的部分示意圖。在本實施例中，欲進行寫入操作的係為記憶胞Cp1和Cp2。因此，需進行抑制(inhibit)的係為同一字元線WL3上的記憶胞Ci1。如第2圖所示，在進行寫入操作時，選定的字元線WL3自控制器120接收寫入電壓準位Vpgm。其他未選定的字元線WL1、WL2自控制器120接收導通電壓準位Vpp。選定的位元線BL1和BL3自控制器120接收位元線電壓準位VBL1、VBL2，而未選定的位元線BL2自控制器120接收抑制電壓準位Vinh。

舉例來說，系統低電壓準位Vss約為0V。寫入電壓準位約為20V。導通電壓準位約為10V。位元線電壓準位VBL1、VBL2約為0V。抑制電壓準位Vinh約為3V~8V。值得注意的是，上述電壓準位的數值僅為方便說明之示例，並非用以限制本案，本領域具通常知識者可依操作需求設定上述數值。

請參考第3圖。第3圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體100中相鄰三個記憶胞的通道區域的靜電壓圖。如第3圖所示，第3圖中之靜電壓的圖例包含代表介於1.845e+01V和-4.513e-01V之間的靜電壓相應的灰階色塊。

在部分實施例中，如狀態301所示，當位於同一字元線上相鄰的三個記憶胞依序分別為欲執行寫入的目標記憶胞Cp1和兩個抑制記憶胞Ci1、Ci2(program-inhibit-inhibit，PII)時，耦接目標記憶胞Cp1的位元線位於位元線電壓準位VBL(0V)，而耦接抑制記憶胞Ci1、Ci2的位元線位於抑制電壓準位Vinh。

因此，如第3圖所示，在狀態301中的曲線320係代表0V靜電壓，兩個抑制記憶胞Ci1、Ci2的升壓通道準位(boosted channel potential，Vch)皆處於足夠大的電壓準位。換言之，在PII情況(如狀態301)下，兩個抑制記憶胞Ci1、Ci2的應能確保抑制而不被誤寫。

在其他部分實施例中，如狀態302所示，當位於同一字元線WL3上相鄰三個記憶胞依序分別為欲寫入的目標記憶胞Cp1、需抑制的記憶胞Ci1和另一個欲寫入的目標記憶胞Cp2(program-inhibit-program，PIP)時，耦接目標記憶胞Cp1和Cp2的位元線位於位元線電壓準位VBL(0V)，而耦接抑制記憶胞Ci1的位元線位於抑制電壓準位Vinh。

因此，如第3圖所示，在狀態302中，由於抑制記憶胞Ci1的位於兩個目標記憶胞Cp1和Cp2的中間，抑制記憶胞Ci1受到左右兩側目標記憶胞Cp1、Cp2的位元線電壓準位VBL影響。中央的抑制記憶胞Ci1的升壓通道準位較為接近代表0V靜電壓的曲線340。換言之，在PIP情況(如狀態302)下，介於目標記憶胞Cp1、Cp2中間的抑制記憶胞Ci1可能無法有效抑制而導致被誤寫。

為了提升抑制記憶胞防止寫入干擾的能力，需確保抑制記憶胞的升壓通道準位不被相鄰的寫入目標記憶胞拉低準位。請一併參考第2圖和第4圖。第4圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體100的訊號波形示意圖。在部分實施例中，第2圖中的位元線BL1自控制器120接收第一控制訊號，並根據第一控制訊號使得位元線電壓準位切換於第一電壓準位V1和第二電壓準位V2之間，如第4圖中的訊號S1所示。而第2圖中的位元線BL3自控制器120接收第二控制訊號，並根據第二控制訊號使得的位元線電壓準位亦切換於第一電壓準位V1和第二電壓準位V2之間，但在同一時間，位元線BL1和BL3的電壓準位相異。具體而言，當位元線BL1位於第一電壓準位V1時，位元線BL3位於第二電壓準位V2。而當位元線BL1位於第二電壓準位V2時，位元線BL3位於第一電壓準位V1。

舉例來說，第一電壓準位V1可為傳統上的位元線電壓準位VBL。第二電壓準位V2大於第一電壓準位V1且小於核心電壓準位(core voltage，Vcc)。例如，第一電壓準位V1約為0V。核心電壓準位約為3V。第二電壓準位V2介於0V和3V之間，約為2V。值得注意的是，上述電壓準位的數值僅為方便說明之示例，並非用以限制本案，本領域具通常知識者可依實際需求設定上述數值。

如此一來，當非揮發性記憶體100中三個相鄰的記憶胞在PIP情況下，藉由耦接於左右兩側欲進行寫入之目標記憶胞Cp1、Cp2的位元線相互交替位於第一電壓準位V1和第二電壓準位V2之間，使得三個相鄰的記憶胞交替在PII或IIP的情況。換言之，藉由切換位元線電壓於0V和2V之間，使得目標記憶胞Cp1和Cp2能夠進行寫入操作，且能避免因PIP情況導致中間抑制記憶胞Ci1的升壓通道準位過低而被誤寫入的狀況發生。

關於控制器120輸出給位元線所對應的第一或第二控制訊號將於後續段落中說明。請先參考第5圖。第5圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體100的部分示意圖。為方便說明起見，在第5圖的實施例中，僅標示非揮發性記憶體100中與寫入字元線WL3連接的記憶胞C1~C8、C4n+1、C4n+2、C4n+3、C4n+4。如第5圖所示，字元線WL3耦接記憶胞C1~C4n+4的閘極端。位元線BL1~BL4n+4分別耦接相應的記憶胞C1~C4n+4的汲極端。

在本實施例中，如第5圖所示，位元線BL1~BL4n+4包含複數個第一位元線組BLg1和複數個第二位元線組BLg2。第一位元線組BLg1和第二位元線組BLg2中任一者皆包含位元線BL1~BL4n+4中相鄰的兩個位元線(例如：位元線BL1和BL2為一個位元線組，BL7和BL8為另一個位元線組)。第一位元線組BLg1和第二位元線組BLg2彼此相異，換言之，第一位元線組BLg1中的位元線和第二位元線組BLg2中的位元線完全不同。且第一位元線組BLg1和第二位元線組BLg2相鄰交錯配置。

具體而言，位元線BL4n+1和BL4n+2者屬於第一位元線組BLg1，位元線BL4n+3和BL4n+4者屬於第二位元線組BLg2，其中n為零或任意正整數。舉例來說，位元線BL1和BL2屬於第一位元線組BLg1。與其相鄰的位元線BL3和BL4 屬於第二位元線組BLg1。再相鄰的位元線BL5和BL6屬於第一位元線組BLg1。以此類推，不再贅述。

依據上述分群，當對記憶胞進行寫入操作時，控制器120用以輸出第一控制訊號至第一位元線組BLg1中欲執行寫入操作的第一目標位元線，並輸出第二控制訊號制第二位元線組BLg2中欲執行寫入操作的第二目標位元線。

具體舉例來說，當欲寫入的目標記憶胞為C4n+1時，目標記憶胞C4n+1相對應耦接的位元線BL4n+1係為第一位元線組BLg1，則位元線BL4n+1係為第一目標位元線。由控制器120輸出第一控制訊號至第一目標位元線BL4n+1，使第一目標位元線BL4n+1切換於第一電壓準位V1和第二電壓準位V2之間(如：第4圖中的訊號S1)。

當欲寫入的目標記憶胞為C4n+3時，目標記憶胞C4n+3相對應耦接的位元線BL4n+3係為第二位元線組BLg2，則位元線BL4n+3係為第二目標位元線。由控制器120輸出第二控制訊號至第二目標位元線BL4n+3，使第二目標位元線BL4n+3切換於第一電壓準位V1和第二電壓準位V2之間(如：第4圖中的訊號S2)。且依據第一控制訊號和第二控制訊號，在同一時間，第一目標位元線與第二目標位元線的電壓準位相異。

換言之，藉由將位元線中相鄰的四條位元線分為兩兩一組，且第一位元線組和第二位元線組相互交錯配置，使得任一種PIP寫入情況發生時，位於兩側欲執行寫入操作的目標位元線必然為相異的位元線組。亦即，PIP情況中的兩條目標位元線會包含一條第一位元線組BLg1和一條第二位元線組BLg2。

如此一來，當非揮發性記憶體100中三個相鄰的記憶胞發生PIP情況時，藉由於左右兩側的第一位元線組BLg1和第二位元線組BLg2相互交替位於第一電壓準位V1和第二電壓準位V2之間，使得同一時間僅有一側位於0V的位元線電壓。因此，目標記憶胞能夠進行寫入操作，且能避免因PIP情況導致中間抑制記憶胞的升壓通道準位過低而被誤寫入的狀況發生。

請參考第6A圖和第6B圖。第6A圖和第6B圖係根據本揭示內容之部分實施例繪示另一種非揮發性記憶體100的訊號波形示意圖。在部分實施例中，第一目標位元線自控制器120接收第一控制訊號，並根據第一控制訊號將位元線電壓切換於第一電壓準位V1和第二電壓準位V2之間(如：第6A圖中的訊號S1所示)，而第二目標位元線自控制器120接收第二控制訊號，並根據第二控制訊號將位元線電壓維持於第一電壓準位V1(如：第6A圖中的訊號S2所示)。

換言之，在PIP情況下，藉由將兩側目標位元線中之一者的位元線電壓切換於第一電壓準位V1和第二電壓準位V2之間，亦能夠減輕中間的抑制記憶胞的升壓通道準位被拉低的幅度。

此外，由於在剛開始進行一次寫入操作時，抑制記憶胞的升壓通道準位往往具有較高的電壓準位，足以確保抑制記憶胞不被誤寫入。因此，在部分實施例中，如第6B圖所示，在進行寫入操作的第一期間T1時，第一目標位元線和第二目標位元線分別根據控制器120傳送的第一控制訊號和第二控制訊號，使其位元線電壓皆維持於第一電壓準位V1。在進行寫入操作的第二期間T2時，第一目標位元線和第二目標位元線分別根據控制器120傳送的第一控制訊號和第二控制訊號，使其各自的位元線電壓切換於第一電壓準位V1和第二電壓準位V2之間，且第一目標位元線和第二目標位元線的電壓準位為相異交替的(如：第6B圖中的訊號S1和S2所示)。

在其他部分實施例中，在進行寫入操作的第一期間T1和第二期間T2，第二目標位元線根據控制器120傳送的第二控制訊號，使其位元線電壓皆位於第一電壓準位。在進行寫入操作的第一期間T1，第一目標位元線根據控制器120傳送的第一控制訊號，使其位元線電壓位於第一電壓準位V1。而在進行寫入操作的第二期間T2，第一目標位元線根據控制器120傳送的第一控制訊號，使其位元線電壓切換於第一電壓準位V1。

具體舉例來說，二維NAND快閃記憶體一次寫入操作的時間長度可約為10ms。第一期間T1可為一次寫入操作的前1/3的時間，第二期間T2可為一次寫入操作的後2/3的時間。上述時間長度及比例僅用作示例性說明，不用以限制本案。

如此一來，在一次寫入操作中，藉由在後段期間將兩側目標位元線中之一者或兩者的位元線電壓切換於第一電壓準位V1和第二電壓準位V2之間，仍能夠減輕中間的抑制記憶胞的升壓通道準位被拉低的幅度。而且，由於前段時間目標位元線的電壓準位係在0V位元線電壓，因此寫入操作的可靠性和時間長短不會受到太大影響。

請參考第7圖。第7圖係根據本揭示內容之其他部分實施例繪示另一種非揮發性記憶體的寫入方法700的流程圖。如第7圖所示，非揮發性記憶體的寫入方法700包含操作S720、S740和S760。非揮發性記憶體100用以根據非揮發性記憶體的寫入方法700對耦接於同一字元線的複數個記憶胞中之第一目標記憶胞和第二目標記憶胞進行寫入操作。

在操作S720中，由控制器120輸出第一控制訊號至複數個第一位元線組BLg1中耦接第一目標記憶胞之第一目標位元線，並輸出第二控制訊號至複數個第二位元線組BLg2中耦接第二目標記憶胞之第二目標位元線。

在操作S740中，由第一目標位元線接收第一控制訊號，並根據第一控制訊號切換於第一電壓準位V1和第二電壓準位V2之間。

在操作S760中，由第二目標位元線接收第二控制訊號，並根據第二控制訊號維持於第一電壓準位V1或切換於第一電壓準位V1和第二電壓準位V2之間。

舉例來說，若欲進行寫入操作的記憶胞為第5圖中的記憶胞C3和C5，由於記憶胞C3耦接的位元線BL3是第二位元線組BLg2，因此位元線BL3為第二目標位元線，記憶胞C3為第二目標記憶胞。由於記憶胞Cp5耦接的位元線BL5是第一位元線組BLg1，因此位元線BL5為第一目標位元線，記憶胞Cp5為第一目標記憶胞。

當進行記憶胞Cp3和Cp5的寫入操作時，由控制器120輸出第一控制訊號至第一目標位元線BL5，並輸出第二控制訊號至第二目標位元線BL3。

接著，由第一目標位元線BL5接收第一控制訊號，並根據第一控制訊號切換於第一電壓準位V1和第二電壓準位V2之間(如：第4圖或第6A圖中的訊號S1)。由第二目標位元線BL3接收第二控制訊號，並根據第二控制訊號維持於第一電壓準位V1(如：第6A圖中的訊號S2)，或切換於第一電壓準位V1和第二電壓準位V2之間(如：第4圖中的訊號S2)。其中，第二電壓準位V2(2V)高於第一電壓準位V1(0V)。

如此一來，當控制器120對耦接於同一字元線WL3的記憶胞C3和C5進行寫入操作時，藉由使目標位元線BL3或BL5中至少一者的位元線電壓切換於第一電壓準位V1和第二電壓準位V2之間，使得介於目標記憶胞C3和C5之間的抑制記憶胞C4的升壓通道準位能處於足夠大的電壓準位，而避免在PIP情況下受到寫入干擾。

第8圖係根據本揭示內容之部分實施例繪示一種非揮發性記憶體100的升壓通道電壓準位模擬圖。如第8圖所示，透過本揭示內容之非揮發性記憶體的寫入方法700，介於兩個執行寫入的記憶胞之間的抑制記憶胞的升壓通道準位由原本的曲線820上升到曲線840。具體而言，在TCAD模擬中，升壓通道準位由約4.2V增加到約4.7V。因此，透過非揮發性記憶體的寫入方法700能夠確保PIP情況中的抑制記憶胞而不被誤寫入。

所屬技術領域具有通常知識者可直接瞭解此非揮發性記憶體的寫入方法700如何基於上述多個不同實施例中的非揮發性記憶體100及訊號S1、S2以執行該等操作及功能，故不在此贅述。

雖然本文將所公開的方法示出和描述為一系列的步驟或事件，但是應當理解，所示出的這些步驟或事件的順序不應解釋為限制意義。例如，部分步驟可以以不同順序發生和/或與除了本文所示和/或所描述之步驟或事件以外的其他步驟或事件同時發生。另外，實施本文所描述的一個或多個態樣或實施例時，並非所有於此示出的步驟皆為必需。此外，本文中的一個或多個步驟亦可能在一個或多個分離的步驟和/或階段中執行。

綜上所述，本案透過應用上述各個實施例中，藉由控制不同位元線組在進行寫入時的位元線電壓不完全相同，使得進行寫入操作時，抑制記憶胞的升壓通道準位能具有足夠大的電壓準位以抑制被誤寫入。避免非揮發性記憶體100中任三個相鄰的記憶胞中，因兩側記憶胞進行寫入時，中間的抑制記憶胞受到嚴重寫入干擾而導致資料錯誤。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，所屬技術領域具有通常知識者在不脫離本揭示內容之精神和範圍內，當可作各種更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種非揮發性記憶體，包含：一字元線，耦接複數個記憶胞；複數個位元線，該些位元線各自耦接該些記憶胞中相應一者，該些位元線包含複數個第一位元線組和複數個第二位元線組，該些第一位元線組和該些第二位元線組中任一者皆包含該些位元線中相鄰二者，且該些第一位元線組和該些第二位元線組相鄰交錯配置；以及一控制器，耦接該字元線和該些位元線，該控制器用以藉由以下操作來對該些記憶胞中一第一目標記憶胞和一第二目標記憶胞進行一寫入操作：使該些第一位元線組中耦接該第一目標記憶胞之一第一目標位元線切換於一第一電壓準位和一第二電壓準位之間，其中該第二電壓準位高於該第一電壓準位。
如請求項1所述之非揮發性記憶體，其中在進行該寫入操作時，該控制器更用以使該些第二位元線組中耦接該第二目標記憶胞之一第二目標位元線位於該第一電壓準位。
如請求項1所述之非揮發性記憶體，其中在進行該寫入操作時，當該第一目標位元線位於該第一電壓準位時，該控制器用以使該些第二位元線組中耦接該第二目標記憶胞之一該第二目標位元線位於該第二電壓準位，當該第一目標位元線位於該第二電壓準位時，該控制器用以使該第二目標位元線位於該第一電壓準位。
如請求項1所述之非揮發性記憶體，其中在進行該寫入操作中的一第一期間，該控制器用以使該第一目標位元線位於該第一電壓準位，在進行該寫入操作中的一第二期間，該控制器用以使該第一目標位元線切換於該第一電壓準位和該第二電壓準位之間。
如請求項4所述之非揮發性記憶體，其中在該第一期間，該控制器用以使該些第二位元線組中耦接該第二目標記憶胞之一第二目標位元線位於該第一電壓準位，在該第二期間，當該第一目標位元線位於該第一電壓準位時，該控制器用以使該第二目標位元線位於該第二電壓準位，並當該第一目標位元線位於該第二電壓準位時，該控制器用以使該第二目標位元線位於該第一電壓準位。
一種非揮發性記憶體的寫入方法，包含：當由一控制器對耦接於同一字元線的複數個記憶胞中之一第一目標記憶胞和一第二目標記憶胞進行一寫入操作時，由該控制器輸出一第一控制訊號至複數個第一位元線組中耦接該第一目標記憶胞之一第一目標位元線；以及當進行該寫入操作時，由該第一目標位元線根據該第一控制訊號切換於一第一電壓準位和一第二電壓準位之間，其中該第二電壓準位高於該第一電壓準位。
如請求項6所述之非揮發性記憶體的寫入方法，更包含：在進行該寫入操作時，由該控制器輸出一第二控制訊號至複數個第二位元線組中耦接該第二目標記憶胞之一第二目標位元線；以及在進行該寫入操作時，由該第二目標位元線根據該第二控制訊號位於該第一電壓準位。
如請求項6所述之非揮發性記憶體的寫入方法，更包含：在進行該寫入操作時，由該控制器輸出一第二控制訊號至複數個第二位元線組中耦接該第二目標記憶胞之一第二目標位元線；在進行該寫入操作時，當該第一目標位元線位於該第一電壓準位時，由該第二目標位元線根據該第二控制訊號位於位於該第二電壓準位；以及在進行該寫入操作時，當該第一目標位元線位於該第二電壓準位時，由該第二目標位元線根據該第二控制訊號位於位於該第一電壓準位。
如請求項6所述之非揮發性記憶體的寫入方法，更包含：在進行該寫入操作中的一第一期間，由該第一目標位元線根據該第一控制訊號位於該第一電壓準位；以及在進行該寫入操作中的一第二期間，由該第一目標位元線根據該第一控制訊號切換於該第一電壓準位和該第二電壓準位之間。
如請求項9所述之非揮發性記憶體的寫入方法，更包含：在進行該寫入操作時，由該控制器輸出一第二控制訊號至複數個第二位元線組中耦接該第二目標記憶胞之一第二目標位元線；在該第一期間，由該第二目標位元線根據該第二控制訊號位於該第一電壓準位；在該第二期間，當該第一目標位元線位於該第一電壓準位時，由該第二目標位元線根據該第二控制訊號位於該第二電壓準位；以及在該第二期間，當該第一目標位元線位於該第二電壓準位時，由該第二目標位元線根據該第二控制訊號位於該第一電壓準位。