KR101662760B1

KR101662760B1 - 비휘발성 저장소자에서 향상된 채널 부스팅을 위한 감소된 프로그래밍 펄스 폭

Info

Publication number: KR101662760B1
Application number: KR1020117030000A
Authority: KR
Inventors: 잉다 동; 제프리 더블유. 루체
Original assignee: 샌디스크 테크놀로지스 엘엘씨
Priority date: 2009-06-22
Filing date: 2010-06-08
Publication date: 2016-10-06
Also published as: US20100322005A1; KR20120065274A; WO2011005401A3; JP2012531003A; EP2446441B1; US8045384B2; WO2011005401A2; EP2446441B8; CN102576567A; WO2011005401A4; EP2446441A2; CN102576567B; TW201112252A

Abstract

프로그래밍 동작 도중에 긴 지속기간을 갖는 프로그래밍 펄스를 이용하는 것으로부터 짧은 지속기간을 갖는 프로그래밍 펄스를 이용하는 것으로 전환시킴에 의해서, 프로그램 동작 동안 비휘발성 저장 시스템에서의 프로그램 교란이 감소된다. 전환점은, 온도, 선택 워드라인의 위치 및/또는 트리거 상태에 도달한 저장소자들에 대한 추적에 기초할 수 있다. 고온의 경우, 그리고 드레인측 워드라인들의 경우, 전환점이 더 일찍 발생한다. 트리거 상태는 온도에 기초하여 선택될 수 있다. 전환을 트리거링하기 위하여 트리거 상태에 도달할 필요가 있는 저장소자들의 비율은 온도의 함수로서 설정될 수 있다. 짧은 지속기간의 프로그래밍 펄스들은 금지된 저장소자들에 대해서 채널 부스팅을 개선시키며, 따라서 이들 저장소자들에 대한 프로그램 교란을 감소시킬 수 있다.

Description

비휘발성 저장소자에서 향상된 채널 부스팅을 위한 감소된 프로그래밍 펄스 폭{REDUCED PROGRAMMING PULSE WIDTH FOR ENHANCED CHANNEL BOOSTING IN NON-VOLATILE STORAGE}

일반적으로, 본 발명은 비휘발성 메모리에 관한 것이다.

반도체 메모리 장치는 다양한 전자 장치에서 더욱더 일반적으로 사용되어 왔다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대정보 단말기(PDA), 휴대용 연산 장치, 비-휴대용 연산 장치 및 기타 장치에서 사용된다. 이중에서도, 전기적으로 소거가능하고 프로그램가능한 읽기 전용 메모리(Electrical Erasable Programmable Read Only Memory : EEPROM)와 플래시 메모리가 가장 인기있는 비휘발성 반도체 메모리이다. EEPROM의 일 유형인 플래시 메모리는 전형적인, 완전한 성능을 갖춘(full-featured) EEPROM과 달리, 전체 메모리 어레이의 내용물 혹은 그 일부를 한번에 소거시킬 수 있다.

전형적인 EEPROM과 플래시 메모리 둘다는 플로팅 게이트를 이용하는데, 플로팅 게이트는 반도체 기판의 채널 영역으로부터 절연되어 있으며 채널 영역 위에 위치한다. 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트 위에 위치하며 플로팅 게이트로부터 절연된다. 이와 같이 형성된 트랜지스터의 임계전압(V_TH)은, 플로팅 게이트에 보존된 전하의 양에 의해 제어된다. 즉, 트랜지스터가 턴온되어 소스와 드레인 사이에서 도통을 허용하기 전에, 제어 게이트에 인가되어야만 하는 전압의 최소량은, 플로팅 게이트 상의 전하의 레벨에 의해 제어된다.

몇몇 EEPROM과 플래시 메모리 디바이스들은 2개 범위의 전하들을 저장할 수 있는 플로팅 게이트를 갖는다. 따라서, 이러한 메모리 셀은 2개의 상태들(소거 상태와 프로그래밍 상태) 사이에서 프로그래밍/소거될 수 있다. 이러한 플래시 메모리 디바이스는, 각각의 메모리 셀이 1 비트의 데이터를 저장할 수 있기 때문에, 이진(binary) 메모리 디바이스라고 종종 지칭되기도 한다.

다중-상태(또는, 다중-레벨) 플래시 메모리 디바이스는, 프로그래밍된 다수개의 서로 다른 유효 임계전압 범위들(또는, 허용 임계전압 범위들)을 식별함으로써 구현될 수 있다. 서로 다른 각각의 임계전압 범위들은, 메모리 디바이스에서 인코딩된 데이터 비트들의 세트에 대한 소정값에 대응한다. 예를 들어, 각각의 메모리 소자는 2 비트의 데이터를 저장할 수 있는바, 이 경우 메모리 소자는 구별되는 4개의 임계전압 범위들에 대응하는 개별적인 4개의 전하 밴드(band) 중 어느 하나에 위치할 수 있다.

통상적으로, 프로그램 동작 동안에 제어 게이트에 인가되는 프로그램 전압 V_PGM은 시간에 대해 그 크기가 증가하는 일련의 펄스들로서 인가된다. 프로그램 전압은 선택 워드라인에 인가될 수 있다. 가능한 일례에서, 펄스들의 크기는 연속되는 각각의 펄스들 마다 소정의 스텝 사이즈(예컨대, 0.2 ~ 0.4 볼트) 만큼 증가한다. V_PGM은 플래시 메모리 소자의 제어 게이트에 인가될 수 있다. 프로그램 펄스들 사이의 기간들에서 검증 동작들이 수행된다. 즉, 병렬로 프로그래밍되는 소자들의 그룹의 각 소자의 프로그래밍 레벨이, 연속적인 프로그래밍 펄스들 사이에서 판독되어, 각 소자의 프로그래밍 레벨이 각 소자가 프로그래밍될 예정인 검증 레벨과 같거나 또는 큰지가 판별된다. 다중 상태 플래시 메모리 소자들의 어레이의 경우에는, 소자의 각각의 상태에 대해서 검증 단계가 수행되어, 상기 소자가 데이터에 관련된 검증 레벨(data-associated verify level)에 도달했는지를 판별할 수 있다. 예를 들어, 4개의 상태로 데이터를 저장할 수 있는 다중 상태 메모리 소자는, 3개의 비교 포인트들에 대해 검증 동작을 수행할 필요가 있을 수 있다.

또한, EEPROM 또는 플래시 메모리 디바이스(가령, 낸드(NAND) 스트링에 있는 낸드 플래시 메모리 디바이스)를 프로그래밍하는 경우, V_PGM 이 제어 게이트에 인가되고 비트라인은 접지되는 것이 전형적인바, 이는 셀 또는 메모리 소자(즉, 저장 소자)의 채널로부터 플로팅 게이트로 전자들이 주입되게 한다. 플로팅 게이트에 전자들이 축적되면, 상기 플로팅 게이트는 음으로(negatively) 충전되며 그리고 메모리 소자의 임계전압은 상승하게 되는바, 따라서 이러한 메모리 소자는 프로그래밍된 상태에 있다고 간주된다.

하지만, 여전히 문제가 되고 있는 문제점 중 하나는 프로그램 교란(program disturb)이다. 프로그램 교란은 다른 낸드 스트링들(즉, 선택된 낸드 스트링들)을 프로그래밍하는 동안에, 금지된(또는, 비선택) 낸드 스트링들에서 발생할 수 있다. 다른 비휘발성 저장소자들에 대한 프로그래밍으로 인하여 비선택 비휘발성 저장소자(이하, '선택되지 않은 비휘발성 저장소자' 라고도 함)의 임계전압이 변동되는 경우에 프로그램 교란이 발생한다. 프로그램 교란은 이전에 프로그래밍된 저장소자에서 발생할 수도 있으며 뿐만 아니라, 아직 프로그래밍되지 않은 소거된 저장소자에서 발생할 수도 있다.

짧은 지속기간(duration)을 갖는 프로그래밍 펄스들을 이용함으로써 채널 부스팅이 개선된, 따라서 프로그램 교란을 감소시킨 비휘발성 저장 시스템 및 방법이 제공된다.

프로그램 교란을 감소시키기 위해서 프로그래밍 동작 도중에, 긴 지속기간을 갖는 프로그래밍 펄스를 이용하는 것으로부터 짧은 지속기간을 갖는 프로그래밍 펄스를 이용하는 것으로 프로그래밍 동작이 전환된다. 전환점(switchover point)은 온도, 선택 워드라인의 위치 및/또는 트리거 상태에 도달하는 저장소자들에 대한 추적에 기초할 수 있다. 고온 및 드레인측 워드라인들에 대해서는 전환점이 더 빨리 발생한다. 온도에 기초하여 트리거 상태가 선택될 수 있다. 또한, 전환을 트리거링하기 위하여 트리거 상태에 도달할 것이 요구되는 저장소자들의 일부는 온도의 함수로서 설정될 수 있다.

도1a는 낸드 스트링의 평면도이다.
도1b는 낸드 스트링의 등가 회로도이다.
도2는 낸드 스트링의 단면도이다.
도3은 3개의 낸드 스트링을 도시한 회로도이다.
도4는 낸드 플래시 저장소자의 어레이에 대한 블록도이다.
도5는 하나의 로우/컬럼 디코더와 판독/기입 회로를 이용하는 비휘발성 메모리 시스템의 블록도이다.
도6은 감지 블록의 일실시예를 도시한 블록도이다.
도7은 전 비트라인 메모리 구조(all bit line memory architecture) 혹은 홀수-짝수 메모리 구조에 대해 블록화된 메모리 어레이의 구성을 예시한 도면이다.
도8은 임계전압 분포의 예시적인 세트와 원-패스(one-pass) 프로그래밍을 예시한 도면이다.
도9는 임계전압 분포의 예시적인 세트와 투-패스(twoe-pass) 프로그래밍을 예시한 도면이다.
도10a 내지 도10c는 다양한 임계전압 분포들과 비휘발성 메모리를 프로그래밍하기 위한 프로세스를 도시한다.
도11은 낸드 스트링의 단면으로서, 부스팅 동안에 채널 접합 누설을 도시한 도면이다.
도12a는 인접 채널들이 부스트되거나 혹은 부스트되지 않은 때의 채널 부스팅 전위를 도시한다.
도12b는 온도에 대한 채널 부스팅 전위를 도시한다.
도12c는 프로그래밍 펄스 폭 및 선택 워드라인 위치에 대한 부스팅 전위를 도시한다.
도12d는 온도 및 선택 워드라인 위치에 대한 함수로서 다수의 프로그래밍 펄스들에 대한 전환점(switchover point)을 도시한다.
도12e는 온도에 대한 함수로서 트리거 상태에 대한 전환점을 도시한다.
도12f는 온도에 대한 함수로서 트리거 상태에 도달하는 저장소자들의 개수에 대한 전환점을 도시한다.
도13은 프로그래밍 동작의 프로그래밍 펄스들을 예시한 도면으로, 프로그래밍 동작 도중에 짧은 지속기간을 갖는 프로그래밍 펄스들로의 전환이 도시되어 있다.
도14는 워드라인의 디코더측으로부터의 이들의 거리에 기초하여 저장소자들에 의해서 보여지는 프로그래밍 펄스들을 예시한 도면이다.
도15는 비휘발성 메모리를 프로그래밍하는 방법의 일실시예를 도시한 순서도로서, 여기서는 프로그래밍 펄스의 개수에 기초하여 짧은 지속기간을 갖는 프로그래밍 펄스로의 전환이 이루어진다.
도16은 비휘발성 메모리를 프로그래밍하는 방법의 다른 실시예를 도시한 순서도로서, 여기서는 트리거 상태에 도달하는 저장소자들의 개수에 기초하여 짧은 지속기간을 갖는 프로그래밍 펄스로의 전환이 이루어진다.

본 발명을 구현하기에 적절한 메모리 시스템의 일례는 낸드 플래시 메모리 구조를 이용하는바, 이는 2개의 선택 게이트들 사이에 직렬로 배치된 다수의 트랜지스터들을 포함한다. 직렬로 있는 상기 트랜지스터들과 선택 게이트들은 낸드 스트링이라고 호칭되기도 한다. 도1a는 하나의 낸드 스트링에 대한 평면도이다. 도1b는 그 등가회로도이다. 낸드 스트링은 제 1 선택 게이트(120)와 제 2 선택 게이트(122) 사이에 샌드위치되어 직렬로 배치된 4개의 트랜지스터들(100, 102, 104, 106)을 포함한다. 선택 게이트(120)는 낸드 스트링을 비트라인(126)에 연결한다. 선택 게이트(122)는 낸드 스트링을 소스라인(128)에 연결한다. 선택 게이트(120)는 제어 게이트(120CG)에 적절한 전압을 인가함으로써 제어된다. 선택 게이트(122)는 제어 게이트(122CG)에 적절한 전압을 인가함으로써 제어된다. 각각의 트랜지스터들(100, 102, 104, 106)은 제어 게이트와 플로팅 게이트를 갖는다. 예를 들어, 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 갖는다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 갖는다. 제어 게이트(100CG)는 워드라인(WL3)에 연결되며, 제어 게이트(102CG)는 워드라인(WL2)에 연결되며, 제어 게이트(104CG)는 워드라인(WL1)에 연결되며, 제어 게이트(106CG)는 워드라인(WL0)에 연결된다. 일실시예에서, 트랜지스터들(100, 102, 104, 106) 각각은 메모리 셀이다. 다른 실시예에서, 메모리 셀들은 여러개의 트랜지스터들을 포함할 수도 있으며, 혹은 도면에 도시된 것과 다를 수도 있다. 선택 게이트(120)는 선택라인 SGD에 연결된다. 선택 게이트(122)는 선택라인 SGS에 연결된다.

도2는 전술한 낸드 스트링의 단면을 도시한 단면도이다. 낸드 스트링의 트랜지스터들은 p-웰 영역(140)에 형성된다. 또한 p-웰 영역은 p형 기판(144)의 n-웰 영역(142) 내에 있을 수도 있다. 각각의 트랜지스터는 적층된 게이트 구조를 포함하는바, 적층된 게이트 구조는 제어 게이트(100CG, 102CG, 104CG, 106CG) 및 플로팅 게이트(100FG, 102FG, 104FG, 106FG)로 구성된다. 플로팅 게이트들은 p-웰의 표면 상에서, 산화층 또는 다른 유전 필름(dielectric film)의 위에 형성된다. 제어 게이트는 플로팅 게이트 위에 있으며, 인터-폴리실리콘 유전층(inter-polysilicon dielectric layer)에 의해서 제어 게이트와 플로팅 게이트는 분리된다. 메모리 셀들(100, 102, 104, 106)의 제어 게이트들은 워드라인들을 형성한다. N+ 도핑층들(130, 132, 134, 136, 138)은 이웃 셀들 사이에서 공유되며, 이에 의해 상기 셀들이 직렬로 서로 연결되어 낸드 스트링을 형성한다. 이러한 N+ 도핑층들은 각 셀의 소스와 드레인을 형성한다. 예를 들면, N+ 도핑층(130)은 트랜지스터(122)의 드레인에 해당하고 트랜지스터(106)의 소스에 해당하며, N+ 도핑층(132)은 트랜지스터(106)의 드레인에 해당하고 트랜지스터(104)의 소스에 해당하며, N+ 도핑층(134)은 트랜지스터(104)의 드레인에 해당하고 트랜지스터(102)의 소스에 해당하며, N+ 도핑층(136)은 트랜지스터(102)의 드레인에 해당하고 트랜지스터(100)의 소스에 해당하며, N+ 도핑층(138)은 트랜지스터(100)의 드레인에 해당하고 트랜지스터(120)의 소스에 해당한다. N+ 도핑층(126)은 낸드 스트링의 비트라인에 연결되며, 반면에 N+ 도핑층(128)은 다수개 낸드 스트링들의 공통 소스라인에 연결된다.

비록, 도1a, 도1b 및 도2에서는 하나의 낸드 스트링 내에 4개의 메모리 셀들이 도시되어 있지만, 본 명세서에 서술된 기술을 이용하는 낸드 스트링은 4개 보다 더 적은 메모리 셀들을 가질 수 있거나 또는 4개 보다 더 많은 메모리 셀들을 가질 수 있다. 예를 들면, 어떤 낸드 스트링들은 8개의 메모리 셀들을 포함할 수 있으며, 16개, 32개 등등의 메모리 셀들을 가질 수 있다.

각각의 메모리 소자는 디지탈 또는 아날로그 형태로 표현되는 데이터를 저장할 수 있다. 1 비트의 디지탈 데이터를 저장할 때에, 메모리 셀의 가능한 임계전압의 범위는, 논리 데이터 "1" 과 "0" 에 할당되는 2개의 범위로 나뉘어진다. 낸드 타입의 플래시 메모리에 관한 일실시예에서, 메모리 셀이 소거된 이후에, 임계전압은 음의 값을 갖으며, 이는 논리 "1" 상태로 정의될 수 있다. 프로그램 동작 이후에 임계전압은 양의 값을 갖으며, 이는 논리 "0" 상태로 정의될 수 있다. 임계전압이 음(negative)이며 제어 게이트에 0 볼트를 인가하여 판독(read) 동작이 시도될 때, 메모리 셀은 턴온되어 논리 "1"이 저장되었음을 나타낼 것이다. 임계전압이 양(positive)이며 제어 게이트에 0 볼트를 인가하여 판독 동작이 시도될 때, 메모리 셀은 턴온되지 않을 것인 바, 이는 논리 "0"이 저장되었음을 나타낸다.

또한, 하나의 메모리 셀은 복수 상태들을 저장할 수 있는데, 이에 의해 복수 비트들의 디지털 데이터를 저장할 수 있다. 복수 상태들의 데이터를 저장하는 경우에, 임계전압 윈도우는 상기 상태들의 개수로 나뉘어 진다. 예를 들어, 네 개의 상태들이 이용되는 경우, 데이터 값 "11", "10", "01", "00" 에 할당되는 네 개의 임계전압 범위들이 존재할 것이다. 낸드 타입 메모리에 관한 일 실시예에서, 소거 동작 이후의 임계전압은 음이며 "11"로 정의된다. 양의 임계전압들은 상태 "10", "01", "00"를 위해 사용된다. 몇몇 실시예에서는, 그레이 코드(Gray code) 할당을 이용하여 데이터 값들(예컨대, 논리 상태들)이 임계전압 범위들에 할당될 것인바, 만일 플로팅 게이트의 임계전압이 오류로 인해 그 인접한 물리적 상태로 천이될지라도, 오직 하나의 비트만이 영향을 받게될 것이다. 메모리 셀로 프로그램되는 데이터와 그 셀의 임계전압 범위간의 특정한 관계는, 메모리 셀들에 적용된 데이터 인코딩 체계에 의존한다.

낸드 플래시 메모리 이외에도 다른 타입들의 비휘발성 메모리도 본 발명에서 이용가능하다.

플래시 EEPROM 시스템에서 유용한 다른 유형의 메모리 셀은 전도성 플로팅 게이트 대신에 비-전도성인 유전 물질을 이용하여 비휘발성 방식으로 전하를 저장한다. 실리콘 산화물, 실리콘 질화물, 실리콘 산화물(ONO)으로 구성된 삼중 유전층이, 메모리 셀 채널 위의 반-전도성(semi-conductive) 기판의 표면과 전도성 제어 게이트 사이에 샌드위치된다. 셀 채널로부터 상기 질화물 안으로 전자들을 주입함에 의해서 메모리 셀이 프로그램되며, 이들 전자들은 질화물 내의 제한된 영역에 포획되어 저장된다. 이와 같이 저장된 전하는 검출가능한 방식으로, 메모리 셀 채널의 일부분의 임계전압을 변경시킨다. 상기 셀은 핫 홀(hot hole)을 질화물에 주입함으로써 소거된다. 스플릿-게이트 구조인 유사한 셀이 제공될 수도 있으며, 여기서는 도핑된 폴리실리콘 게이트가 메모리 셀 채널의 일부를 넘어 연장되어, 별도의 선택 트랜지스터를 형성한다.

다른 접근법에서는, 각각의 NROM 셀에 2 비트가 저장되는바, 여기에서는 소스 및 드레인 확장부 사이의 채널에 걸쳐서 ONO 유전층이 연장된다. 하나의 데이터 비트를 위한 전하는 드레인에 인접한 유전층 내에 국한되며, 다른 하나의 데이터 비트를 위한 전하는 소스에 인접한 유전층 내에 국한된다. 유전층 내에서 공간적으로 분리된 전하 저장 영역들의 이진 상태들을 별도로 판독함으로써, 다중-상태 데이터 저장이 가능해진다.

도3은 3개의 낸드 스트링을 도시한 회로도이다. 낸드 구조를 이용하는 플래시 메모리 시스템의 통상적인 구조는 여러개의 낸드 스트링을 포함할 것이다. 예를 들어, 메모리 어레이에서 3개의 낸드 스트링(320, 340, 360)이 도시되어 있지만, 메모리 어레이는 훨씬 많은 낸드 스트링을 갖는다. 각각의 낸드 스트링은 2개의 선택 게이트와 4개의 저장소자들을 갖는다. 간략화를 위해서 4개의 저장소자들이 도시되어 있지만, 근래의 낸드 스트링은 예컨대 32개 또는 64개 까지의 저장소자들을 가질 수 있다.

예를 들어, 낸드 스트링(320)은 선택 게이트들(322, 327) 및 저장소자들(323-326)을 포함하고, 낸드 스트링(340)은 선택 게이트들(342, 347) 및 저장소자들(343-346)을 포함하며, 낸드 스트링(360)은 선택 게이트들(362, 367) 및 저장소자들(363-366)을 포함한다. 각각의 낸드 스트링은 선택 게이트들(예컨대, 선택 게이트 327, 347, 또는 367)에 의해 소스 라인에 연결된다. 선택 라인 SGS는 소스측 선택 게이트들을 제어하는데 이용된다. 다수의 낸드 스트링들(320, 340, 360) 각각은 선택 게이트들(322, 342, 362 등)의 선택 트랜지스터들에 의해서 비트라인들(321, 341, 361)에 각각 연결된다. 이들 선택 트랜지스터들은 드레인 선택 라인 SGD에 의해서 제어된다. 다른 실시예에서, 선택 라인들은 낸드 스트링들 사이에서 꼭 공통일 필요는 없다. 즉, 서로 다른 낸드 스트링들에 대해서 서로 다른 선택 라인들이 제공될 수도 있다. 워드라인 WL3은 저장소자들(323, 343, 363)에 대한 제어 게이트들에 연결된다. 워드라인 WL2은 저장소자들(324, 344, 364)에 대한 제어 게이트들에 연결된다. 워드라인 WL1은 저장소자들(325, 345, 365)에 대한 제어 게이트들에 연결된다. 워드라인 WL0은 저장소자들(326, 346, 366)에 대한 제어 게이트들에 연결된다. 도시된 바와 같이, 각각의 비트라인과 각각의 낸드 스트링은 저장소자들의 어레이 혹은 세트의 컬럼을 구성한다. 워드라인들(WL3, WL2, WL1 및 WL0)은 어레이 혹은 세트의 로우(row)를 구성한다. 각각의 워드라인은 그 로우 내의 각 저장소자들의 제어 게이트들을 연결한다. 또는, 워드라인들 자체에 의해서 제어 게이트들이 제공될 수도 있다. 예를 들어, 워드라인 WL12는 저장소자들(324, 344 및 364)에 대한 제어 게이트들을 제공한다. 실제로는, 하나의 워드라인에 수천개의 저장소자들이 있을 수 있다.

각각의 저장소자는 데이터를 저장할 수 있다. 예를 들어, 1 비트의 디지털 데이터를 저장하는 경우, 저장소자의 가능한 임계전압들(V_TH)의 범위는, 논리 데이터 "1" 과 "0" 에 할당되는 2개의 범위로 나뉘어진다. 낸드형 플래시 메모리의 일례에서, 저장소자가 소거된 후의 임계전압(V_TH)은 음(negative)이며, 이는 논리 "1" 로 정의된다. 프로그래밍 동작 이후의 임계전압(V_TH)은 양(positive)이며, 이는 논리 "0" 으로 정의된다. 임계전압(V_TH)이 음이고 그리고 판독 동작이 시도되는 경우, 상기 저장소자는 턴온되어 논리 "1"이 저장되어 있음을 나타낼 것이다. 임계전압이 양이고 그리고 판독 동작이 시도되는 경우, 상기 저장소자는 턴온되지 않을 것이며, 이는 논리 "0"이 저장되어 있음을 나타낸다. 저장소자는 또한 다중 레벨의 정보, 예컨대 다중 비트의 디지털 데이터를 저장할 수 있다. 이 경우, (V_TH) 값의 범위는 데이터 레벨의 개수만큼 나뉘어진다. 예를 들어, 4개 레벨을 갖는 정보가 저장된다면, 데이터 값 "11", "10", "01", "00" 에 할당되는 4개의 임계전압(V_TH) 범위들이 존재할 것이다. 낸드 타입 메모리에 관한 일 실시예에서, 소거 동작 이후의 임계전압(V_TH)은 음이며 이는 "11"로 정의된다. 양의 임계전압(V_TH) 값들은 "10", "01", "00" 상태들을 위해 사용된다. 저장소자로 프로그래밍되는 데이터와 그 저장소자의 임계전압 범위들 사이의 특별한 관계는, 상기 저장소자들에 적용된 데이터 인코딩 체계에 의존한다.

플래시 저장소자를 프로그래밍하는 경우, 프로그램 전압이 저장소자의 제어 게이트에 인가되며 그리고 그 저장소자에 관계된 비트라인은 접지된다. 전자들이 채널로부터 플로팅 게이트로 주입된다. 플로팅 게이트에 전자들이 축적되면, 플로팅 게이트는 음으로 충전되며 그리고 그 저장소자의 V_TH 는 상승한다. 프로그래밍될 저장소자의 제어 게이트에 프로그램 전압을 인가하기 위해서, 적절한 워드라인 상에 프로그램 전압이 인가된다. 앞서 설명된 바와 같이, 각각의 낸드 스트링에 있는 하나의 저장소자는 동일한 워드라인을 공유한다. 예를 들어, 도3의 저장소자 324를 프로그래밍하는 경우, 저장소자 344 및 저장소자 364의 제어 게이트들에도 또한 프로그램 전압이 인가될 것이다.

하지만, 다른 낸드 스트링을 프로그래밍하는 동안에, 프로그래밍이 금지된 낸드 스트링에서 프로그램 교란이 발생할 수 있으며, 때로는 프로그래밍된 낸드 스트링 자체에서 프로그램 교란이 발생할 수도 있다. 선택되지 않은 비휘발성 저장소자의 임계전압이, 다른 비휘발성 저장소자들에 대한 프로그래밍 때문에 변동되는 경우에 프로그램 교란이 발생한다. 프로그램 교란은 이전에 프로그래밍된 저장소자에서 발생할 수도 있으며, 소거된 저장소자(아직 프로그래밍되지 않은)에서 발생할 수도 있다. 다양한 프로그램 교란 매커니즘은, 낸드 플래시 메모리와 같은 비휘발성 저장 디바이스들의 이용가능한 작동 윈도우를 제한할 수 있다.

예를 들어, 낸드 스트링(320)이 금지되고(즉, 낸드 스트링 320이 현재 프로그래밍되는 저장소자를 포함하고 있지 않는 비선택 낸드 스트링인 경우) 그리고 낸드 스트링(340)이 프로그래밍되는 경우(즉, 낸드 스트링 340이 현재 프로그래밍 중인 저장소자를 포함하고 있는 선택 낸드 스트링인 경우), 낸드 스트링(320)에서 프로그램 교란이 발생할 수 있다. 예를 들어, 패스 전압 V_PASS가 로우(low)라면, 금지된 낸드 스트링의 채널은 양호하게 부스팅되지 않으며, 비선택 낸드 스트링의 선택 워드라인은 의도하지 않게 프로그래밍될 수 있다. 가능한 다른 시나리오에서는, 부스팅된 전압이, 게이트 유발 드레인 누설(Gate Induced Drain Leakage: GIDL) 혹은 다른 누설 매커니즘들에 의해서 낮아질 수 있으며, 이는 동일한 문제점을 야기할 것이다. 나중에 프로그래밍되는 인접한 다른 저장소자들과의 용량성 커플링으로 인한 전하 저장소자의 V_TH 변동 등과 같은 다른 영향들도 또한 프로그램 혼란에 기여할 수 있다.

도4는 도1a 및 도1b에 도시된 바와 같은 낸드 저장소자들의 어레이(400)에 대한 일례를 예시한 도면이다. 각각의 컬럼(column)을 따라, 비트라인(406)은 낸드 스트링(450)에 대한 드레인 선택 게이트의 드레인 단자(426)에 연결된다. 낸드 스트링의 각각의 로우(row)를 따라, 소스 라인(404)은 낸드 스트링들의 소스 선택 게이트들의 모든 소스 단자들(428)에 연결될 수 있다.

저장소자들의 어레이는 매우 많은 수의 저장소자들의 블록들로 나뉘어진다. 플래시 EEPROM 시스템에 대해서도 공통적인 바와같이, 상기 블록은 소거의 단위이다. 즉, 각각의 블록은 함께 소거되는 최소 개수의 저장소자들을 포함하고 있다. 통상적으로, 각각의 블록은 다수의 페이지들로 나뉘어진다. 하나의 페이지는 프로그래밍의 최소 단위이다. 전형적으로, 데이터의 하나 이상의 페이지들은 저장소자들의 하나의 로우에 저장된다. 예를 들어, 하나의 로우는 복수개의 인터리브된 페이지들(interleaved pages)을 포함하며 혹은, 하나의 페이지를 구성할 수도 있다. 한 페이지의 모든 저장소자들은 함께 판독되거나 혹은 프로그래밍될 것이다. 또한, 페이지는 하나 이상의 섹터로부터 사용자 데이터를 저장할 수 있다. 섹터는 사용자 데이터의 편리한 단위로서 호스트에 의해 이용되는 논리적 개념이다. 이것은 오버헤드 데이터를 포함하지 않는 것이 통상적이며, 오버헤드 데이터는 제어기로 한정된다. 오버헤드 데이터는 에러 보정 코드(Error Correction Code : ECC)를 포함하는바, 이는 그 섹터의 사용자 데이터로부터 계산된다. 제어기(아래에 후술될 것임)의 일부는, 데이터가 상기 어레이 내로 프로그래밍될 때에 ECC를 계산하며, 그리고 또한 데이터가 상기 어레이로부터 판독될 때에 ECC를 체크한다. 대안적으로, 상기 ECC 및/또는 다른 오버헤드 데이터는, 이들과 관련된 사용자 데이터와는 상이한 페이지들에 저장되며, 심지어는 상이한 블록들에 저장된다.

일반적으로, 사용자 데이터의 일 섹터는 512 byte이며, 이는 자기(magnetic) 디스크 드라이브의 일 섹터의 크기에 대응한다. 통상적으로 오버헤드 데이터는 추가적인 16-20 byte 이다. 많은 수의 페이지들이 블록을 구성하는바, 예를 들면 대략 8 페이지에서 32 페이지 정도 또는 64 페이지, 128 페이지 혹은 그 이상의 페이지들이 블록을 구성한다. 몇몇 다른 실시예에서, 낸드 스트링의 로우는 블록을 구성한다.

일실시예에서는, p-웰을 충분한 시간 동안 소거 전압(예컨대, 14 ~ 22 볼트)으로 상승시키고 그리고 선택된 블록의 워드라인들은 접지시키는 반면에 소스 및 비트라인들은 플로팅시킴으로써, 메모리 저장소자들이 소거된다. 용량성 커플링으로 인하여, 비선택 워드라인들, 비트라인들, 선택 라인들, 및 c-소스가 또한, 소거 전압의 상당 수준까지 상승한다. 따라서, 선택된 저장소자들의 터널 산화막에 강력한 전계가 인가되며 그리고 플로팅 게이트의 전자들이 기판측으로 방출됨에 따라(전형적으로는, 파울러-노드하임 터널링 매커니즘에 의해서) 선택된 저장소자들의 데이터가 소거된다. 전자들이 플로팅 게이트로부터 p-웰 영역으로 이송됨에 따라, 선택된 저장소자의 임계전압이 낮아진다. 소거는 전체 메모리 어레이, 별도의 블록들, 혹은 다른 단위의 저장소자들에 대해서 수행될 수도 있다.

도5는, 단일 로우/컬럼 디코더들 및 판독/기입 회로를 이용하는 비휘발성 메모리 시스템의 블록도이다. 상기 블록도는 본 발명의 일실시예에 따라 저장소자들의 페이지를 병렬로 판독 및 프로그래밍하기 위한 판독/기입 회로를 갖는 메모리 디바이스(596)를 예시한다. 메모리 디바이스(596)는 하나 이상의 메모리 다이(598)를 포함할 수 있다. 메모리 다이(598)는 저장소자(400), 제어 회로(510) 및 판독/기입 회로(565)의 2차원 어레이를 포함한다. 몇몇 실시예에서 저장소자들의 어레이는 3차원이 될 수도 있다. 메모리 어레이(400)는, 로우 디코더(530)를 통해 워드라인에 의해 어드레스될 수 있으며 컬럼 디코더(560)를 통해 비트라인들에 의해서 어드레스될 수 있다. 판독/기입 회로(565)는 다수의 감지 블록들(500)을 포함하는바, 이는 저장소자들의 페이지가 병렬로 판독 또는 프로그래밍될 수 있게 한다. 전형적으로는, 상기 하나 이상의 메모리 다이(598)처럼, 제어기(550)가 동일한 메모리 디바이스(596) 내에 포함된다(예컨대, 착탈가능한 저장 카드). 커맨드 및 데이터가 라인들(520)을 통해서 호스트와 제어기(550) 사이에서 전달되며, 그리고 라인들(518)을 통해서 제어기와 하나 이상의 메모리 다이(598) 사이에서 전달된다.

제어 회로(510)는 판독/기입 회로(565)와 협동하여 메모리 어레이(400)에 대해 메모리 동작을 수행한다. 상기 제어 회로(510)는 상태머신(512), 온-칩 어드레스 디코더(514), 온도 감지회로(515) 및 전력 제어 모듈(516)을 포함한다. 상태머신(512)은 메모리 동작에 대한 칩 레벨 제어를 제공한다. 온-칩 어드레스 디코더(514)는, 호스트 혹은 메모리 제어기에 의해 이용되는 어드레스와 디코더들(530, 560)에 의해 이용되는 하드웨어 어드레스 사이에서 어드레스 인터페이스를 제공한다. 온도 감지회로(515)는 프로그래밍 동작에서 이용되는 온도 기반 신호 혹은 데이터를 제공하는데 이용될 수 있다. 전력 제어 모듈(516)은, 메모리 동작 동안에 워드라인들 및 비트라인들에 공급되는 전력 및 전압들을 제어한다.

본 발명의 몇몇 실시예에서 도5의 구성요소들은 조합될 수 있다. 다양한 설계들에서, 저장소자들의 어레이(400)를 제외한 하나 이상의 구성요소들(단독 혹은 조합되어)은 관리 회로 혹은 제어 회로로 간주될 수 있다. 예를 들어, 하나 이상의 관리 혹은 제어 회로는, 제어 회로(510), 상태머신(512), 디코더(514/516), 온도 감지회로(515), 전력 제어 모듈(516), 감지블록(500), 판독/기입 회로(565), 제어기(550) 등등 중 어느 하나 또는 이들의 조합을 포함할 수 있다.

온도 감지회로(515)의 경우, 가령, 낸드 플래시 메모리와 같은 오늘날의 비휘발성 저장 디바이스에서는 온도 변화는 데이터 판독 및 기입에 있어서 다양한 문제점을 야기한다. 메모리 디바이스는 메모리 디바이스가 위치되는 환경에 따라 온도의 변화를 격는다. 예를 들어, 오늘날의 몇몇 메모리 디바이스는 -30℃ 에서 +85℃ 사이의 온도에서 사용될 수 있다. 메모리 디바이스는, 산업분야, 군사분야, 및 심지어 소비자 응용분야에서도 상당한 온도 변화를 경험할 수 있다.

온도-보상된 신호를 제공하기 위한 다양한 기법들이 알려져 있다. 이들 기법들 중 하나 이상이 V_OPTIMAL 을 위한 온도-의존성(temperature-dependency)을 제공하는데 이용될 수 있다. 이들 기법들 중 대부분은 비록 이러한 시도가 가능하다고 하여도, 실제 온도 측정치를 획득하는 것에 의존하지 않는다. 예를 들어, 본 발명에 대한 참조로서 본 명세서에 통합되며 "Voltage Generation Circuitry Having Temperature Compensation" 라는 명칭의 미국 등록특허(US 6,801,454)에는, 온도 계수에 기초하여 비휘발성 메모리로 판독 전압을 출력하는 전압 생성 회로가 개시되어 있다. 이 회로는 밴드 갭 전류를 이용하는바, 이는 온도에 독립적인 부분(temperature-independent portion)과 온도가 증가함에 따라 함께 증가하는 온도에 종속적인 부분(temperature-dependent portion)을 포함한다. 본 발명에 대한 참조로서 본 명세서에 통합되며 "Non-Volatile Memory With Temperature Compensated Data Read" 라는 명칭의 미국 등록특허(US 6,560,152)는, 데이터 저장소자의 소스 혹은 드레인에 인가되는 전압을 바이어싱하는 바이어스 생성 회로를 이용한다. 이들 기법들 뿐만 아니라 다른 공지된 기법들이 상기 온도 감지회로(515)에 의해 이용될 수 있다.

본 발명의 다른 실시예에서, 비-휘발성 메모리 시스템은 이중 로우/컬럼 디코더 및 판독/기입 회로를 이용한다. 다양한 주변회로들에 의한 메모리 어레이(400)로의 액세스는, 어레이의 대향 측면들 상에서 대칭적인 방식으로 구현되며, 따라서 각각의 사이드에 있는 액세스 라인들의 밀도와 회로의 밀도는 절반으로 감소될 수 있다. 따라서, 상기 로우 디코더는 2개의 로우 디코더들로 나뉘어지며 상기 컬럼 디코더는 2개의 컬럼 디코더들로 나뉘어진다. 이와 유사하게, 상기 판독/기입 회로는 어레이(400)의 바닥으로부터 비트라인들에 연결되는 판독/기입 회로와 어레이(400)의 꼭대기로부터 비트라인들에 연결되는 판독/기입 회로로 나뉘어진다. 이러한 방식으로, 판독/기입 모듈들의 밀도는 실질적으로 절반으로 감소된다.

도6은 감지 블록의 일실시예를 도시한 블록도이다. 개별 감지 블록(500)은 감지 모듈(580)로 지칭되는 코어부와 그리고 공통부(common portion)(590)로 나뉘어진다. 일실시예에서, 각각의 비트라인에 대해서 별개의 감지 모듈(580)이 존재할 것이며 그리고 다수의 감지 모듈들(580)의 세트에 대해서 하나의 공통부(590)가 존재할 것이다. 일례로서, 하나의 감지 블록은 하나의 공통부(590)와 8개의 감지 모듈(580)을 포함한다. 그룹 내의 각각의 감지 모듈들은 데이터 버스(572)를 통해 해당 공통부와 통신할 것이다. 감지 모듈(580)은 감지회로(570)를 포함하는바, 이는 연결된 비트라인에서의 도통 전류가 소정의 임계레벨보다 위인지 아래인지를 판별한다. 또한, 감지 모듈(580)은, 연결된 비트라인의 전압 조건을 설정하는데 이용되는 비트라인 래치(582)를 포함한다. 예를 들어, 비트라인 래치(582)에 래치된 소정 상태는, 연결된 비트라인을 프로그램 금지를 나타내는 소정 상태(예컨대, 1.5 ~ 3 볼트)로 끌어올리게 할 수 있다.

공통부(590)는 프로세서(592), 데이터 래치(594)들의 세트, 그리고 데이터 래치(594)들의 세트와 데이터 버스(520) 사이에 커플된 I/O 인터페이스(596)를 포함한다. 프로세서(492)는 계산(computation)을 수행한다. 예를 들어, 그 기능들 중 하나는, 감지된 저장소자에 저장된 데이터를 판별하는 것이며 그리고 판별된 데이터를 데이터 래치들의 세트에 저장하는 것이다. 데이터 래치들(594)의 세트는 판독 동작 동안에 프로세서(592)에 의해 판별된 데이터 비트를 저장하는데 이용된다. 또한, 이것은 프로그램 동작 동안에 데이터 버스(520)로부터 입수된 데이터 비트를 저장하는데 이용될 수도 있다. 입수된 상기 데이터 비트는 메모리 내로 프로그래밍될 예정인 기입 데이터를 나타낸다. I/O 인터페이스(596)는 데이터 래치(594)와 데이터 버스(520) 사이의 인터페이스를 제공한다.

판독 또는 감지하는 동안에, 시스템의 동작은 상태머신(512)의 제어하에 있는바, 상태머신은 어드레스된 저장소자에 상이한 제어 게이트 전압들을 공급하는 것을 콘트롤한다. 기정의된 다양한 제어 게이트 전압들이 메모리에 의해 지원되는 다양한 메모리 상태들에 대응됨에 따라, 상기 감지 모듈(580)은 이들 전압들 중 하나를 트립(trip)할 수 있으며 그리고 감지 모듈(580)로부터 프로세서(592)에게로 버스(572)를 통해 출력이 제공될 것이다. 이 시점에서 프로세서(592)는, 감지 모듈의 트립핑 이벤트(들)과 입력라인(593)을 통해 상태머신으로부터 인가된 제어 게이트 전압에 관한 정보를 고려함으로써, 결과적인 메모리 상태를 결정한다. 이후, 프로세서는 메모리 상태에 대한 이진 인코딩을 계산하며 그리고 결과 데이터 비트를 데이터 래치(594)에 저장한다. 코어부에 관한 다른 실시예에서는, 비트라인 래치(582)가 이중 임무를 수행하는바, 감지 모듈(580)의 출력을 래치하는 래치로서의 임무와 전술한 바와 같은 비트라인 래치로서의 임무를 또한 수행한다.

몇몇 실시예들에서는 다수의 프로세서(592)들을 포함할 수 있다. 일실시예에서, 각각의 프로세서(592)는 출력 라인(미도시)을 포함할 것인바, 이들 출력 라인들 각각은 함께 와이어-논리합(wired-OR'd)된다. 몇몇 실시예들에서, 상기 출력 라인들은 상기 와이어-논리합 라인에 연결되기 전에 반전(inverting) 된다. 이러한 구성은, 프로그래밍 프로세스가 언제 완료되었는지에 대한 프로그래밍 검증 프로세스(verify process) 동안에 빠른 판별을 가능케 하는바, 이는 상기 와이어-논리합(wired-OR)을 수신하는 상태 머신이, 프로그래밍되는 모든 비트들이 원하는 레벨에 언제 도달했는지를 판별할 수 있기 때문이다. 예를 들어, 각각의 비트가 원하는 레벨에 도달하면, 그 비트에 대해서 논리 0이 와이어-논리합 라인으로 보내질 것이다(또는, 데이터 1 이 반전된다). 모든 비트들이 데이터 0을 출력하면(또는, 반전된 데이터 1), 상태머신은 프로그래밍 프로세스를 종료해야함을 알게된다. 각각의 프로세서가 8개의 감지 모듈과 통신하기 때문에, 상기 상태 머신은 와이어-논리합 라인을 8번 판독해야만 할 수도 있으며, 또는 상기 상태머신이 와이어-논리합 라인을 한번만 판독하면 되도록 관련 비트라인들의 결과들을 축적하는 논리회로(logic)가 프로세서에 부가될 수도 있다. 이와 유사하게, 로직 레벨을 올바르게 선택함으로써, 글로벌 상태머신은 제 1 비트가 언제 상태를 변경하는지를 판별할 수 있으며 이에 따라 알고리즘을 변경할 수 있다.

프로그램 또는 검증 동안에, 프로그래밍될 데이터가 데이터 버스(520)로부터 데이터 래치들(594)의 세트 내에 저장된다. 상태 머신의 제어하에서, 프로그래밍 동작은 어드레스된 저장소자들의 제어 게이트들에 인가되는 일련의 프로그래밍 전압 펄스들을 포함한다. 각각의 프로그래밍 펄스에 뒤이어서, 저장소자가 원하는 상태로 프로그래밍되었는지를 판별하는 리드 백(read back)(검증) 동작이 수반된다. 프로세서(592)는, 원하는 메모리 상태와 관련하여, 리드 백 메모리 상태를 모니터링한다. 두개의 상태가 서로 일치하면, 상기 프로세서(592)는 비트라인 래치(582)을 세팅하는바, 이는 프로그램 금지를 나타내는 소정 상태로 그 비트라인을 끌어올리기(pull) 위함이다. 이러한 세팅은, 상기 비트라인에 접속된 저장소자에 대한 후속 프로그래밍을 금지하는데, 심지어 프로그래밍 펄스들이 그 제어 게이트에 인가되더라도, 프로그래밍이 금지된다. 다른 실시예에서, 상기 프로세서는 초기에 비트라인 래치(582)를 로드(load)하며 그리고 감지 회로는 검증 프로세스 동안에 이를 금지 값으로 세팅한다.

데이터 래치 스택(594)은 감지 모듈에 대응하는 데이터 래치들의 스택을 포함한다. 일실시예에서는, 감지 모듈(580) 하나당 3개의 데이터 래치들이 존재한다. 몇몇 구현예에서는(반드시 그런 것은 아님), 데이터 래치들이 쉬프트 레지스터로 구현되는바, 따라서 여기에 저장된 병렬 데이터는 데이터 버스(520)에 대해서 직렬 데이터로 변환되며, 그 반대의 경우도 가능하다. 바람직한 실시예에서, m 개의 저장소자들의 판독/기입 블록에 대응하는 모든 데이터 래치들은 함께 링크되어 블록 쉬프트 레지스터를 형성할 수 있으며, 따라서 데이터의 블록이 직렬 전송에 의하여 입력 또는 출력될 수 있다. 특히, 판독/기입 모듈들의 뱅크(bank)가 개조될 수 있는바, 그것의 데이터 래치들의 세트 각각은, 마치 이들이 전체 판독/기입 블록에 대한 쉬프트 레지스터의 일부인 것처럼, 데이터 버스로 또는 데이터 버스로부터 데이터를 차례차례로(in sequence) 쉬프트할 것이다.

도7은 전 비트라인(all bit line) 메모리 구조 혹은 홀수-짝수 메모리 구조에 대해 블록화된 메모리 어레이의 구조를 예시한 일례이다. 메모리 어레이(400)의 예시적인 구조들이 설명된다. 하나의 일례로서, 1024개의 블록들로 구분된 낸드 플래시 EEPROM이 설명된다.

각각의 블록에 저장된 데이터는 동시에 소거될 수 있다. 일실시예에서, 상기 블록은 동시에 소거되는 저장소자들의 최소 단위이다. 상기 일례에서 각각의 블록에는 비트라인 BL0, BL1, BL2,...BL8511 에 대응하는 8512 개의 컬럼들이 존재한다. 전 비트라인(all bit line : ABL) 구조(710)라 지칭되는 실시예에서, 한 블록의 모든 비트라인들은 판독 및 프로그래밍 동작 동안에 동시에 선택될 수 있다. 공통 워드라인을 따라 있으며 그리고 임의의 비트라인에 연결된 저장소자들은 동시에 프로그래밍될 수 있다.

제공된 일례에서는, 4개의 저장소자들이 일렬로 연결되어 낸드 스트링을 형성한다. 비록, 4개의 저장소자들이 각각의 낸드 스트링에 포함되는 것으로 도시되어 있지만, 4개보다 더 많거나 또는 더 적은 메모리 셀들이 이용될 수도 있다. 예컨대, 16, 32, 64 , 128 또는 또 다른 수의 메모리 셀들이 하나의 낸드 스트링에 있을 수 있다. 낸드 스트링의 한쪽 단자는 드레인 선택 게이트(선택 게이트 드레인 라인 SGD에 연결됨)를 통해서 해당 비트라인에 연결되며, 그리고 다른 한쪽 단자는 소스 선택 게이트(선택 게이트 소스 라인 SGS에 연결됨)를 통해서 c-소스에 연결된다.

홀수-짝수(odd-even) 구조(700)라 지칭되는 다른 실시예에서, 비트라인들은 짝수 비트라인(BLe)과 홀수 비트라인(BLo)으로 구분된다. 홀수/짝수 비트라인 구조에서, 공통 워드라인을 따라 있으며 홀수 비트라인들에 연결된 저장소자들은 소정 시간(at one time)에 프로그래밍되며, 공통 워드라인을 따라 있으며 짝수 비트라인들에 연결된 메모리 셀들은 다른 시간(at another time)에 프로그래밍된다. 상기 일례에서, 각각의 블록에는 짝수 컬럼과 홀수 컬럼으로 나뉘어지는 8512개의 컬럼이 있으며 그리고 64개의 저장소자들이 하나의 컬럼에 직렬로 연결되어 낸드 스트링을 구성한다.

판독 및 프로그래밍 동작의 일 구성 동안에, 4256개의 저장소자들이 동시에 선택된다. 선택된 저장소자들은 동일한 워드라인 및 같은 종류의 비트라인(예컨대, 짝수 혹은 홀수)을 갖는다. 따라서, 논리 페이지를 구성하는 532 바이트의 데이터가 동시에 판독 혹은 프로그래밍될 수 있으며, 그리고 상기 메모리의 하나의 블록은 적어도 8개의 논리 페이지들(그 각각이 홀수 및 짝수 페이지들을 구비한 4개의 워드라인들)을 저장할 수 있다. 다중-상태 저장소자에 대해서는, 각각의 저장소자가 2 비트의 데이터를 저장하는 경우, 이들 2 비트들 각각은 서로다른 페이지에 저장되며, 하나의 블록은 64개의 논리 페이지들을 저장한다. 또한, 다른 사이즈의 블록들 및 페이지들이 이용될 수도 있다.

전 비트라인(ABL) 구조 혹은 홀수-짝수 구조 중 어느 하나에 대해서, p-웰을 소거 전압(가령, 20V)으로 상승시키고 그리고 선택된 블록의 워드라인들을 접지시킴으로써 저장소자들이 소거될 수 있다. 소스 및 비트라인들은 플로팅된다. 소거는, 전체 메모리 어레이, 개별 블록들, 혹은 메모리 디바이스의 일부분인 저장소자들의 다른 단위에 대해서 수행될 수도 있다. 저장소자의 플로팅 게이트로부터 p-웰 영역으로 전자들이 이송되며 따라서 저장소자의 V_TH 가 음(negative)이 된다.

판독 및 검증 동작시, 선택 게이트들(SGD 및 SGS)은 2.5 ~ 4.5 볼트 범위의 전압에 연결되고 그리고 비선택 워드라인들(예컨대, WL2가 선택되는 경우에는 WL0, WL1, 및 WL3)은 판독 패스 전압(read pass voltge : V_READ)(예컨데, 4.5 ~ 6.0 볼트)으로 상승되어 상기 트랜지스터들이 패스 게이트로 동작하게 만든다. 선택 워드라인 WL2는 각각의 판독 및 검증 동작에 대해 특정된 소정 전압 레벨에 연결되는데, 이는 관심있는 저장소자의 V_TH 가 이러한 레벨보다 높은지 낮은지를 판별하기 위한 것이다. 예를 들어, 2-레벨 저장소자에 대한 판독 동작시, 선택 워드라인(WL2)은 접지될 수 있는바, 따라서 V_TH 가 0 볼트보다 높은지가 검출된다. 2-레벨 저장소자에 대한 검증 동작시, 선택 워드라인(WL2)은 예컨대 0.8 V에 연결되는바, 따라서 상기 V_TH 가 적어도 0.8 V에 도달했는지 아닌지가 판별된다. 상기 소스 및 p-웰은 0 볼트이다. 상기 V_TH 가 상기 워드라인 상의 판독 혹은 검증 레벨보다 높다면, 관심있는 저장소자에 관련된 비트라인(BLe)의 전위 레벨은 하이 레벨을 유지할 것인바, 이는 비도통 저장소자 때문이다. 반면에, 상기 V_TH 가 판독 혹은 검증 레벨보다 낮다면, 관심있는 비트라인(BLe)의 전위 레벨은 낮은 레벨(예컨대, 0.5 V 미만)로 감소될 것인바, 이는 도통된 저장소자가 상기 비트라인을 방전시키기 때문이다. 따라서, 저장소자의 상태는 비트라인에 연결된 전압 비교 감지 증폭기에 의해 검출될 수 있다.

도8은 임계전압 분포들의 예시적인 세트와 원-패스(one-pass) 프로그래밍을 도시한다. 저장소자 어레이에 대한 예시적인 임계전압 분포들이 제공되는데, 이는 각각의 저장소자가 2 비트의 데이터를 저장하는 경우이다. 소거된 저장소자들(E 상태)에 대해서 제 1 임계전압 분포(800)가 제공된다. 3개의 임계전압 분포들(802, 804, 806)은 프로그래밍된 상태 A, B, C를 각각 나타낸다. 일실시예에서, E 분포 내의 임계전압들은 음이며 A, B, C 분포에 있는 임계전압들은 양이다. 임계전압 분포(803, 805, 807)는, A, B, C 상태의 저장소자들이 최종 분포(802, 804, 806)에 각각 도달하기 전에 경험하는 일시적인(temporary) 혹은 과도적인(transient) 분포를 나타낸다. 예를 들어, 상기 분포(803)는 소정 개수(혹은 일부)의 A-상태 저장소자 혹은 A 상태로 프로그램되기로 의도된 저장소자들이 현재 A 상태에 있음을 나타낸다. V_TH 〉V_Va 인 이들 저장소자들은 A 상태에 도달한 것으로 검증된다. V_TH〈 V_Va 인 A 상태 저장소자들의 나머지들은 아직 A 상태에 도달하지 못하였다.

이와 유사하게, 분포(805)는 B-상태 저장소자들의 소정 개수 혹은 일부가 현재 B 상태에 있음을 나타내며, 그리고 분포(807)는 C-상태 저장소자들의 소정 개수 혹은 일부가 현재 C 상태에 있음을 나타낸다. 특정 상태에 있는 저장소자들의 개수는, 그 임계전압이 대응 검증 레벨을 초과하였다고 판별된 저장소자들에 대한 카운트를 계속함으로써 판별될 수 있다.

각각의 임계전압 범위들은 데이터 비트들의 세트에 대해 기결정된 값들에 대응한다. 저장소자에 프로그램되는 데이터와 저장소자의 임계전압 레벨 사이의 특정한 관계는, 저장소자에 적용된 데이터 인코딩 체계에 의존한다. 일실시예에서는, 그레이 코드(Gray code) 할당을 이용하여 데이터 값이 임계전압 범위에 할당될 것인바 따라서, 플로팅 게이트의 임계전압이 오류로 인해 그 인접한 물리적 상태로 천이될지라도, 오직 하나의 비트만이 영향을 받게될 것이다. 일실시예에서, "11" 은 임계전압 범위 E (상태 E)에 대응하며, "10" 은 임계전압 범위 A (상태 A)에 대응하며, "00" 은 임계전압 범위 B (상태 B)에 대응하며, "01" 은 임계전압 범위 C (상태 C)에 대응한다. 하지만, 다른 실시예에서는 그레이 코드가 사용되지 않을 수도 있다. 비록, 4개의 상태들이 도시되었지만, 4개의 상태보다 많거나 적은 상태를 포함하는 다른 다중-상태 구성이 또한 이용될 수도 있다.

저장소자들로부터 데이터를 판독하기 위해서, 3개의 판독 기준 전압들, Vra, Vrb 및 Vrc 가 제공된다. 어떤 저장소자의 임계전압이 Vra, Vrb 및 Vrc 보다 높은지 또는 낮은지를 테스트함으로써, 상기 시스템은 저장소자의 상태, 즉, 프로그래밍 조건을 판별할 수 있다.

또한, 3개의 검증 기준 전압들, Vva, Vvb 및 Vvc 이 제공된다. 저장소자들을 상태 A로 프로그래밍하는 경우, 상기 시스템은, 이러한 저장소자들이 Vva와 같거나 혹은 더 큰 임계전압을 갖고 있는지를 테스트할 것이다. 저장소자들을 상태 B로 프로그래밍하는 경우, 상기 시스템은, 이러한 저장소자들이 Vvb와 같거나 혹은 더 큰 임계전압을 갖고 있는지를 테스트할 것이다. 저장소자들을 상태 C로 프로그래밍하는 경우, 상기 시스템은, 이러한 저장소자들이 Vvc와 같거나 혹은 더 큰 임계전압을 갖고 있는지를 테스트할 것이다.

풀 시퀀스 프로그래밍(full sequence programming)이라고 알려진 일실시예에서, 방법에 따르면, 저장소자들은 소거 상태 E 로부터, 프로그래밍된 상태 A, B 또는 C 중 어느 하나로 직접 프로그램될 수 있다. 예를 들면, 프로그램될 다수의 저장소자들은 먼저 소거될 수도 있는바, 따라서 프로그램될 상기 모든 저장소자들은 소거 상태 E에 있게 된다. 이후, 도13에 도시된 제어 게이트 전압 시퀀스와 같은 일련의 프로그래밍 펄스들이 이용되어 저장소자들을 상태 A, B, 혹은 C로 직접 프로그램할 수 있다. 몇몇 저장소자들은 상태 E로부터 상태 A로 프로그래밍되는 반면에, 다른 저장소자들은 상태 E로부터 상태 B로 및/또는 상태 E로부터 상태 C로 프로그래밍된다. 워드라인 WLn 상에서 상태 E로부터 상태 C로 프로그래밍할 때에, 워드라인 WLn-1에 연결된 인접 플로팅 게이트로의 기생 커플링의 양은 최대치에 도달하는데, 왜냐하면 상태 E에서 상태 A로 프로그래밍할 때 혹은 상태 E에서 상태 B로 프로그래밍할 때의 전하의 변화량에 비하여, 워드라인 WLn 하의 플로팅 게이트 상에서의 전하 변화량이 가장 크기 때문이다. 상태 E에서 상태 B로 프로그래밍할 때, 인접 플로팅 게이트로의 커플링의 양은 보다 작다. 상태 E에서 상태 A로 프로그래밍할 때, 커플링의 양은 더욱 감소한다.

도9는, 2개의 상이한 페이지들(상위 페이지 및 하위 페이지)에 대해 데이터를 저장하는 다중-상태 저장소자를 프로그래밍하기 위한 투-패스(two-pass) 기법의 일례를 예시한 도면이다. 도9에는 도8의 임계전압 분포들(800, 802, 804, 806)이 다시 도시되어 있다. 이들 상태들, 및 상기 상태들이 나타내는 비트들은, 상태 E(11), 상태 A(10), 상태 B(00), 상태 C(01) 이다. 상태 E에 대해서, 두개의 페이지들 모두는 "1"을 저장한다. 상태 A에 대해서, 하위(lower) 페이지는 "0" 을 저장하고, 상위(upper) 페이지는 "1" 을 저장한다. 상태 B에 대해서, 두개의 페이지들 모두는 "0"을 저장한다. 상태 C에 대해서, 하위 페이지는 "1" 을 저장하고, 상위 페이지는 "0" 을 저장한다. 비록, 특정한 비트 패턴들이 각각의 상태들에 대해 할당되었지만, 이와 다른 비트 패턴들 역시 사용될 수도 있다.

제 1 프로그래밍 패스에서 저장소자의 임계전압 레벨은, 하위 논리 페이지로 프로그래밍될 비트에 따라 설정된다. 만일, 그 비트가 논리 "1" 이라면, 임계전압은 변하지 않는데, 이는 앞서 소거되었던 결과로서, 임계전압이 이미 적절한 상태에 있기 때문이다. 하지만, 프로그래밍될 그 비트가 논리 "0" 이라면, 저장소자의 임계전압 레벨은, 화살표(900)로 도시된 바와같이, 상태 A로 증가된다. 이로써 제 1 프로그래밍 패스가 종료한다.

제 2 프로그래밍 패스에서는, 상위 논리 페이지로 프로그래밍될 비트에 따라서, 저장소자의 임계전압 레벨이 설정된다. 만일, 상위 논리 페이지 비트가 논리 "1"을 저장할 것이라면, 어떤 프로그래밍도 발생하지 않을 것인바, 이는 상기 저장소자가 상태 E 또는 상태 A 중 어느 하나에 있기 때문이다. 상태 E 또는 상태 A는 둘다 모두 상위 논리 페이지 비트 "1" 을 수반하고 있으며, 저장상태 E에 있는지 상태 A에 있는지는, 하위 페이지 비트의 프로그래밍에 좌우된다. 만일, 상위 페이지 비트가 논리 "0"이 될 것이라면, 임계전압은 쉬프트된다. 만일, 제 1 패스의 결과로서 저장소자가 소거 상태 E에 남아있다면, 이후, 제 2 패스에서 상기 저장소자가 프로그래밍되어, 상기 저장소자의 임계전압은 상태 C 내에 있도록 증가되는바, 이는 화살표(920)에 의해 도시된다. 만일, 제 1 프로그래밍 패스의 결과로서, 저장소자가 상태 A로 프로그래밍되었다면, 상기 저장소자는 제 2 프로그래밍 패스에서 더 프로그래밍되어, 그 임계전압이 상태 B 내에 있도록 증가되는바, 이는 화살표(910)에 의해 도시된 바와 같다. 제 2 프로그래밍 패스의 결과는, 하위 페이지의 데이터를 변화시키지 않고, 상위 페이지에 논리 "0" 을 저장하도록 지정된 상태로 저장소자를 프로그래밍하는 것이다. 도8 및 도9에서, 인접 워드라인 상의 플로팅 게이트에 대한 커플링의 양은 마지막 상태에 의존한다.

일실시예에서 만일, 하나의 페이지 전체를 채우기에 충분한 데이터가 기입된다면, 상기 시스템은 풀 시퀀스 기입(full sequence writing)을 수행하도록 세팅될 수 있다. 만일, 하나의 페이지 전체에 대하여 충분치 못한 데이터가 기입된다면, 상기 프로그래밍 프로세스는, 수신된 데이터로 하위 페이지를 프로그램할 수 있다. 후속 데이터가 수신되면, 상기 시스템은 상위 페이지를 프로그램할 것이다. 본 발명의 또 다른 실시예에 따르면 상기 시스템은, 하위 페이지를 프로그램하는 모드로 기입 동작을 개시하고, 한 워드라인의 모든(또는 대부분의) 저장소자들을 채우기에 충분한 데이터가 후속으로 수신된다면, 풀 시퀀스 프로그래밍 모드로 전환할 수 있다.

도9의 분포들(802, 804, 806)은, A, B, C 상태 저장소자들이 최종 분포(802, 804, 806)에 각각 도달하기 전에 경험하는 일시적인 혹은 중간 분포들(도8에 도시됨)을 가질 수 있음을 유의해야 한다.

도10a 내지 도10c는, 비휘발성 메모리를 프로그래밍하는 또 다른 프로세스를 도시한 도면으로, 임의의 특정한 저장소자에 대해서 플로팅 게이트간(floating gate-to-floting gate) 커플링을 감소시킨 것인바, 종전의 페이지들에 대해 인접 저장소자들을 기입한 후에, 특정한 페이지에 대해 상기 특정한 저장소자를 기입함으로써, 커플링을 감소시킨 것이다. 예시적인 일 구현예에서, 비휘발성 저장소자들 각각은, 4개의 데이터 상태를 이용하여 저장소자 당 2 비트의 데이터를 저장한다. 예를 들어, 상태 E는 소거 상태이며, 상태 A, B 및 C는 프로그래밍된 상태라 가정하자. 상태 E는 데이터 11을 저장하고, 상태 A는 데이터 01을 저장하고, 상태 B는 데이터 10을 저장하고, 상태 C는 데이터 00을 저장한다. 인접한 상태 A 및 B 사이에서 2개의 비트들 모두가 가변하기 때문에, 이것은 비-그레이 코딩(non-Gray coding)의 일례이다. 데이터를 물리적인 데이터 상태들로 인코딩하는 다른 방법들 역시 이용될 수도 있다. 각각의 저장소자는 데이터의 2 페이지들을 저장한다. 참조를 위해, 데이터의 이러한 페이지들은 상위 페이지 및 하위 페이지라 호칭될 것이다. 하지만, 다른 명칭들도 역시 가능하다. 상태 A에 대해서, 상위 페이지는 비트 0을 저장하고 하위 페이지는 비트 1을 저장한다. 상태 B에 대해서, 상위 페이지는 비트 1을 저장하고 하위 페이지는 비트 0을 저장한다.상태 C에 대해서, 2개의 페이지들 모두는 비트 0을 저장한다.

프로그래밍 프로세스는 2-단계(two-step) 프로세스이다. 첫번째 단계에서는, 하위 페이지가 프로그래밍된다. 만일, 상기 하위 페이지가 데이터 1을 유지할 것이라면, 상기 저장소자는 상태 E에 남아있는다(분포 1000). 만일 상기 데이터가 0 으로 프로그래밍될 것이라면, 상기 저장소자가 상태 B'(분포 1010)로 프로그래밍되도록 상기 저장소자의 임계전압은 상승된다. 따라서, 도10a에는 상태 E로부터 상태 B'로 저장소자를 프로그래밍하는 것이 도시되어 있다. 상태 B'는 상태 B의 중간(interim) 상태이다. 따라서, Vvb' 라고 도시된 검증 포인트는 검증 포인트 Vvb 보다 더 낮다.

분포(1010)는, 분포(1010)에 도달하기 이전에 B' 상태 저장소자가 경험하는 임시 분포 혹은 중간 분포(미도시)를 가질 수 있음을 유의해야 한다.

일실시예에서, 저장소자가 상태 E에서 상태 B'로 프로그래밍된 이후에, 낸드 스트링에서 그것의 이웃 저장소자(WLn+1)는 하위 페이지에 대해서 프로그래밍될 것이다. 예컨대, 다시 도2를 참조하면, 저장소자(106)에 대해 하위 페이지를 프로그래밍한 이후에, 저장소자(104)에 대한 하위 페이지가 프로그래밍될 것이다. 저장소자(104)를 프로그래밍한 이후, 저장소자(104)가 상태 E에서 상태 B'로 상승한 임계전압을 갖는다면, 플로팅 게이트간 커플링 효과는 저장소자(106)의 겉보기(apparent) 임계전압을 증가시킬 것이다. 이것은, 도10b에 도시된 임계전압 분포(1012)처럼, 상태 B'에 대한 임계전압 분포를 넓히는 효과를 가질 것이다. 임계전압 분포의 이러한 겉보기 확장은, 상위 페이지를 프로그래밍할 때에 치유될 것이다. 분포(1002)로 도시된 바와 같이, E 상태도 또한 더 적은 정도로 확장될 수도 있다.

도10c는 상위 페이지를 프로그래밍하는 프로세스를 도시한 도면이다. 만일 저장소자가 소거 상태 E에 있고 상기 상위 페이지가 1 에 남아있을 거라면, 상기 저장소자는 상태 E(분포 1002)에 남아있을 것이다. 만일 저장소자가 상태 E에 있고 그것의 상위 페이지 데이터는 0 으로 프로그래밍될 것이라면, 상기 저장소자의 임계전압은 상승할 것이며 따라서 상기 저장소자는 상태 A(분포 1004)에 있게 된다. 만일, 상기 저장소자가 중간 임계전압 분포(1012)에 있었고 그리고 상위 페이지 데이터가 1 로 남아있을 거라면, 상기 저장소자는 최종 상태 B(분포 1006)로 프로그래밍될 것이다. 만일, 상기 저장소자가 중간 임계전압 분포(1012)에 있고 상위 페이지 데이터가 0 이 될 것이라면, 상기 저장소자가 상태 C(분포 1008)에 있도록, 상기 저장소자의 임계전압은 증가될 것이다. 도10a 내지 도10c에 도시된 프로세스는 플로팅 게이트간 커플링 효과를 감소시키는바, 이는 이웃 저장소자들의 오직 상위 페이지 프로그래밍만이, 주어진 저장소자의 겉보기 임계전압에 영향을 미칠 것이기 때문이다. 교번하는 상태 코딩(alternate state coding)에 대한 일례는, 상위 페이지 데이터가 1 인 경우에는 분포(1012)로부터 상태 C 로 이동하는 것이며, 상위 페이지 데이터가 0 인 경우에는 상태 B로 이동하는 것이다.

분포들(1004, 1006, 1008)은, A, B, C 상태 저장소자들이 최종 분포(1004, 1006, 1008)로 각각 변화되기 전에 경험하는 임시 분포 혹은 중간 분포를 가질 수 있음을 유의해야 한다.

비록, 도10a 내지 도10c는, 4개의 데이터 상태들 및 2 페이지의 데이터에 관한 일례를 제공하지만, 본 발명의 기술적 사상은, 4개보다 더 많거나 적은 데이터 상태들 및 2개가 아닌 다른 갯수의 데이터 페이지들을 갖는 또 다른 구현예들에도 적용가능하다. 예를 들어, 저장소자 당 8개 혹은 16개 상태를 갖는 메모리 디바이스가 현재 계획되고 있거나 양산되고 있다.

도11은 낸드 스트링의 단면도이며 부스팅 동안의 채널 접합 누설(channel junction leackage)을 도시한다. 상기 단면도에는 다수개의 저장소자들에 걸쳐 연장되는 제어 게이트(CG) 혹은 선택된 워드라인(1100)이 도시되어 있다.

각각의 저장소자는 플로팅 게이트(FG)들, 즉, FG 1102, FG 1104, FG 1106를 포함하며, 이들 각각은 전형적으로는 p-웰인 기판의 각 채널 영역들(1108, 1110, 1112) 위에 각각 위치한다. 각각의 채널 영역들은 낸드 스트링의 일부인바, 여기서 낸드 스트링은 종이면을 뚫고 나오는 것으로 표현될 수 있다. 상기 일례에서, 채널 영역(1110)은 금지된 스트링에 속하며, 채널 영역(1108, 1102)은 프로그래밍된 스트링에 속한다. Vboost > 0V 인 채널 영역(1110)의 부스팅된 전압 포텐셜을 나타낸다.

도3과 관련하여 전술한 바와 같이, 선택되지 않은('비선택' 이라고도 함) 낸드 스트링들에 있는 저장소자들은 그 채널들이 부스팅되는바 이는, 프로그래밍 동작 동안 프로그래밍을 금지시키기 위한 것이며, 따라서 프로그램 혼란이 방지된다. 전형적으로는, 패스 전압 Vpass 를 비선택 워드라인들에 인가하고 반면에 선택 워드라인에는 프로그램 전압 V_PGM을 인가함으로써, 부스팅이 수행된다. 하지만, Vpass 전압은 너무 높을 수 없으며 혹은 이것은 비선택 낸드 스트링들을 프로그래밍할 수도 있다. 부스팅은, 플로팅 게이트 양단의 전압을 감소시킴으로써, 플로팅 게이트의 프로그래밍을 금지시킨다. 프로그램 교란에 가장 취약한 금지된 저장소자들은 선택 워드라인(1100)과 통신하는 것들이며, 따라서 이들은 상당히 높은 프로그램 전압 V_PGM을 수신한다. 비선택 워드라인들과 통신하는 금지된 저장소자들은 그들의 제어 게이트에서 낮은 패스 전압 Vpass (프로그램 전압 대신에)을 수신하며 따라서, 이들은 프로그램 교란에 실질적으로 덜 취약하다.

낸드 플래시 메모리가 계속해서 축소됨에 따라, 채널 부스팅이 점점 더 어려워지는 경향이 있는데, 이는 이웃한 2개의 채널들 사이에서 커플링이 더 강해지기 때문이다. 채널 부스팅 전위는 Vpass가 더 증가한다 하여도 그 레벨 위로는 더 많이 증가할 수 없는 소정 레벨에서 포화(saturate) 혹은 클램프(clamp)될 수 있다. 금지중인 소정의 저장소자에 대해서, 동일한 워드라인에 연결된 이웃한 2개의 저장소자의 채널들이 낮은 전압(가령, 0 볼트)에 머무르는 경우에 이러한 채널 부스팅 포화가 가장 심각하며, 이웃한 2개의 저장소자들이 프로그래밍되는 경우에도 마찬가지이다. 예를 들어, 채널(1110)은 부스트 전압 Vboost 에 의해 금지되고, 채널(1108, 1112)은 금지되지 않으며, 예컨대 0V를 수신한다. 가령, 비정밀-정밀(coarse-fine) 프로그래밍 동작의 정밀 단계(fine phase)와 같은 몇몇 경우에 있어서, 선택 낸드 스트링의 채널은 0V 보다 높게(예컨대, 0.5 볼트까지) 약간 상승될 수 있는데, 이는 프로그래밍을 늦추기 위한 것이다. 하지만, 이러한 레벨도, 수 볼트가 될 수 있는 Vboost 보다는 상당히 작다.

부스팅 전위 포화는 심각한 프로그램 교란 문제를 야기할 수 있다. 예를 들면, 한 워드라인 상의 몇몇 저장소자들은 매우 높은 임계전압 레벨로 프로그래밍될 수 있는데, 가령 저장소자 당 3 비트 혹은 4 비트를 갖는 메모리 디바이스에서는 프로그램 전압이 매우 높은 레벨로 증가할 수 있다. 하지만, 부스팅 전위 포화로 인해, 채널 전위는 충분하게 증가하지 않을 수 있다. 이러한 경우 및 다른 시나리오에서 프로그램 교란이 매우 쉽게 발생할 수 있다.

특히, 채널 부스팅 전위가 높을 때에, 저장소자의 소스/드레인 영역에서의 접합 누설에 의해서 채널 부스팅 포화가 야기될 수 있다. 하지만, 프로그램 펄스의 폭이 감소되는 경우, 채널 포화가 개선될 수 있으며, 따라서 부스팅 전위가 높아질 수 있다. 이는 짧아진 접합 누설 지속기간(shorter junction leakage duration time) 때문인 것으로 생각된다. 인접 채널에서의 전위는 가운데 위치한 부스팅된 채널에서의 수평 전계εx(lateral elecrtric field εx)를 강하게 변형시키며 그리고 접합 누설에 영향을 미친다. 만일, 얕은 트렌치 격리(STI)를 게이트 산화물로 가정하고 그리고 인접 채널을 게이트로 간주한다면, 이러한 효과는 게이트 유도 드레인 누설(gate induced drain leakage)과 약간 유사한바, 게이트 유도 드레인 누설에서는 누설전류가 게이트 전압에 의해 강하게 변형된다. 수직 전계εy도 또한 도시되어 있다. 강력한 전계에 의해서 전자-정공 쌍(111)이 생성된다.

도12a는 인접 채널들이 부스팅된 경우 혹은 부스팅되지 않은 경우의 채널 부스팅 전위를 도시한다. 수평축은 비선택 워드라인들에 인가된 패스 전압(Vpass)을 나타내며 그리고 수직축은 금지된/부스팅된 채널(가령, 도11의 채널 1110)의 채널 부스팅 전위(Vboost)를 나타낸다. 채널 부스팅 전위는 이웃 채널들의 전위에 의존한다. 이웃한 2개의 채널들 모두가 금지된 경우(커브 1200), Vboost가 가장 높다. 이웃 채널들 중 하나는 금지/부스팅되고, 그리고 다른 하나의 이웃 채널은 0V의 채널 전위에서 도통/언부스팅된 경우(커브 1202), Vboost는 두번째로 높다. 2개의 이웃 채널들 모두가 도통인 경우(커브 1204), Vboost는 가장 낮으며, 이는 최악의 케이스이다. 몇몇 사례에서, 수 볼트 범위의 부스팅이 이용되는 경우, 상기 커브 1200 및 1204는 적어도 2볼트 만큼 변동될 수 있다.

도12b는 온도에 대한 함수로서 채널 부스팅 전위를 도시한다. 부스팅 포화는 온도에 매우 강하게 의존한다. 고온에서는, 부스팅이 점점 더 어려워지며, 그리고 채널 전위는, 채널에서의 높은 역 바이어스 누설 전류 때문에 낮은 레벨에서 포화된다. 실온에서는 역 바이어스 누설 전류가 훨씬 적으며, 따라서 상황이 개선되어 더 높은 Vboost가 얻어질 수 있다. 도시된 그래프에서는, 주어진 채널에 대해서, 이웃한 2개의 채널들 모두가 도통된다. 실온에서의 사례는 커브 1204에 해당하며, 이는 도12a에도 또한 도시되어 있다. 커브 1206은 -30℃와 같은 저온에서 Vpass에 대한 함수로서 Vboost를 나타낸 것이며, 커브 1208은 +85℃와 같은 고온에서 Vpass에 대한 함수로서 Vboost를 나타낸 것이다. 전술한 바와 같이, 온도가 높을수록, Vboost가 낮아진다.

도12c는 프로그램 펄스의 폭 및 선택 워드라인의 위치에 대한 함수로서 채널 부스팅 전위를 도시한다. 감소된 프로그램 펄스의 폭(혹은 지속기간)은 부스팅 포화를 개선시킬 수 있으며 따라서, 더 높은 부스팅 전위를 획득할 수 있다. 이는 접합 누설 지속기간이 짧아졌기 때문인 것으로 생각된다. 도12c에서 수평축은 프로그램 펄스(V_PGM)의 폭을 나타내며 그리고 수직축은 Vboost를 나타낸다. 일반적으로, 펄스의 폭이 짧을수록 Vboost가 높다.

가령, 공칭 폭(nominal width)의 1/2 혹은 1/3로 프로그래밍 펄스의 폭을 감소시키는 것은, 상당한 양 만큼 Vboost를 증가시킬 수 있으며 따라서, 프로그램 교란을 상당히 감소시킬 수 있다. 일례에서, 프로그래밍 펄스의 폭을 20㎲에서 10㎲로 감소시키면, Vboost가 약 0.5V 만큼 증가되는바, 이는 실질적인 증가이다. 프로그래밍 펄스 폭에 대해 더 낮은 실제적인 제한이 부과되는바, 이에 대해서는 도14를 참조하여 후술할 것이다.

또한, 선택 워드라인이 드레인측 워드라인(커브 1214)인 경우, 가운데 워드라인(1212) 및 소스측 워드라인(커브 1210)에 비하여 상기 채널이 종종 더 빨리 포화될 수 있다. 예컨대, 프로그래밍 펄스들 동안에 선택 워드라인의 소스측에 있는 적어도 하나의 워드라인에 가령 0 볼트와 같은 격리 전압(isolation voltage)이 인가되는 몇몇 부스팅 체계에서는 실제로 이런 현상이 발생한다. 격리 전압은 드레인측으로부터 채널의 소스측을 컷오프(cut off)시키며, 그리고 드레인측 프로그래밍 동안, 채널 캐패시턴스는 더 작아지며 따라서 부스팅은 낮아진다. 따라서, 짧은 펄스 폭으로의 전환은 고위(higher) 워드라인들에 대해서 더 빨리 발생할 수 있다.

특히, 주어진 V_PGM 펄스 폭에 대하여 선택 워드라인의 드레인측에서 Vboost가 더 낮아진다. 도7에 도시된 바와 같은 워드라인 번호매김(numbering) 체계를 이용하는 경우, 가장 먼 소스측 워드라인은 WL0 이며(즉, 워드라인 번호가 0), 그리고 워드라인 번호는 가장 먼 드레인측 워드라인에 도달할 때까지 증가하는바, 도7에서 가장 먼 드레인측 워드라인은 WL63 이다. 소스측 워드라인은 가장 먼 소스측 워드라인으로부터 Nss개 워드라인들 내에 있는 워드라인들을 포괄할 수 있다. 드레인측 워드라인은 가장 먼 드레인측 워드라인으로부터 Nds개 워드라인들 내에 있는 워드라인들을 포괄할 수 있다. 가운데 워드라인은 소스측 워드라인과 드레인측 워드라인 사이에 있는 워드라인들을 포괄할 수 있다. 본 명세서에서 참조되는 워드라인은 프로그래밍을 위해 선택된 것임을 유의해야 한다.

프로그램 펄스 지속기간을 짧게하는 것은, 프로그래밍 동작을 완료하는데 필요한 프로그램 펄스들의 개수를 증가시킬 수 있으며, 그리고 상기 프로그래밍 펄스는 더 긴 지속기간을 갖는 펄스들이 이용되는 경우에 비하여 더 높은 크기에 도달할 수도 있다. 하지만, 짧아진 펄스 지속기간은 아주 세밀한(finer-grained) 프로그래밍 동작을 야기하는바, 이는 저장소자의 임계전압이 더 작은 증분으로 증가되기 때문이다. 또한, 저장소자들은 각각의 짧은 펄스 이후의 검증 테스트를 통과한 이후에 더 빨리 록아웃될 수 있다. 전체 프로그래밍 시간은 그리 많이 증가되지 않을 것으로 예상된다.

도12d는 온도(수평축)에 대한 함수로서 프로그래밍 펄스들의 개수(수직축)에 관한 전환점(switchover point)을 도시한 도면으로, 선택된 워드라인의 위치에 기초한 조정을 구비한다. 전술한 바와 같이, 주어진 금지 채널에 대해, 더 높은 Vboost를 얻기 위한 접근법들 중 하나는, 감소된 지속기간을 갖는 프로그래밍 펄스들을 이용하는 것이다. 개념적으로는, 이러한 방법은 긴 프로그램 펄스를 2개 이상의 짧은 펄스들로 나누는 것을 포함한다. 긴 지속기간을 갖는 프로그래밍 펄스로부터 짧은 지속기간을 갖는 프로그래밍 펄스로의 전환은, 하나 이상의 기준에 기초하여 프로그래밍 동작 도중에 수행될 수 있다. 가능한 방법 중 하나는, 기결정된 프로그래밍 펄스 번호 즉, 프로그래밍 동작에서 인가되는 소정의 N1번째 프로그래밍 펄스에서 전환하는 것이다. 이는 도13을 참조하여 후술된다. 본질적으로, 이러한 전환은 프로그래밍 펄스의 크기(amplitude)가 소정 레벨에 도달하는 때에 일어나는바, 이는 펄스 번호가 일반적으로 펄스 크기에 대응하기 때문이다.

아주 세밀한 방법은 온도 및/또는 선택 워드라인의 위치를 참조한다. 예를 들면, 도12d에서 커브 1224는 선택 워드라인이 드레인측 워드라인인 경우의 NI 대 온도(N1 versus temperature)를 나타내며, 커브 1222는 선택 워드라인이 가운데 워드라인인 경우의 NI 대 온도를 나타내며, 커브 1226은 선택 워드라인이 소스측 워드라인인 경우의 NI 대 온도를 나타낸다. 온도 T1과 온도 T2 사이인 낮은 온도와 중간 온도 사이의 범위에서, 상기 커브들은 서로 일치하며, 그리고 높은 N1이 이용될 수 있어, 짧은 지속기간을 갖는 프로그래밍 펄스로의 전환은 프로그래밍 동작에서 상대적으로 나중에, 즉 프로그래밍 펄스가 큰 크기에 도달한 때 일어날 수 있다. 높은 온도, 가령, T2 에서 T3 사이에서는, 낮은 N1이 이용될 수 있는바, 따라서 짧은 지속기간을 갖는 프로그래밍 펄스로의 전환은 프로그래밍 동작에서 상대적으로 이르게, 즉 프로그래밍 펄스가 그렇게 큰 크기에 도달하지 않은 때에도 일어날 수 있다. 이러한 체계를 사용함으로써, 채널 부스팅 전위 포화라는 문제가 경감될 수 있으며, 따라서 높은 V_PGM에서의 프로그램 교란이 감소될 수 있다.

일 접근법에서는, 다수의 메모리 디바이스들이 테스트되어 도12d에 도시된 바와 같은 커브가 구현될 수 있으며, 그리고 메모리 디바이스의 제어 회로는 이러한 커브에 기초하여 전환을 실현하도록 구성될 수 있다. 상기 커브는 테이블의 데이터 포인트들에 의해서 정의될 수도 있다. 제어 회로는 본 명세서에 제공된 다른 커브들을 구현하도록 유사하게 구성될 수도 있다.

도12e는 온도에 대한 함수로서 트리거 상태에 대한 전환점을 도시한다. 짧은 지속기간을 갖는 프로그래밍 펄스로의 전환을 구현하기 위한 다른 접근법은, 특정 데이터 상태로 프로그래밍되는 저장소자들을 추적하는 것을 포함한다. 저장소자들 중 일정 비율의 저장소자들이 상기 특정 데이터 상태에 도달한 것으로 검증되는 때에, 전환이 트리거링될 수 있다. 프로그래밍 동작에서 각각의 프로그래밍 펄스 이후에 통상적으로 수행되는 검증 동작이 이와 같이 이용될 수 있기 때문에, 별도의 검증 동작이 필요하지 않을 수 있다. 일반적으로, 데이터는, 저장소자 당 N 비트(N은 1 보다 큰 정수)를 이용하여 2^N 개의 데이터 상태들로 인코딩되며(예컨대, 저장소자 당 4개 이상의 상태들 및 2개 이상의 비트들), 그리고 대략 동등한 개수의 저장소자들이 각각의 상태로 프로그래밍되는 인코딩 체계가 사용된다. 예를 들어, 4개의 상태들, 즉, 상태 E, A, B, 및 C가 이용되는 경우, 선택 워드라인 상의 저장소자들 중 대략 1/4 가량은 E 상태로 프로그래밍될 것이며, 1/4은 A 상태로 프로그래밍될 것이며, 1/4은 B 상태로 프로그래밍될 것이며, 그리고 나머지 1/4은 C 상태로 프로그래밍될 것이다. 따라서, 저장소자들의 서로 다른 서브세트는 서로 다른 상태로 프로그래밍되는바 즉, 상태 하나당 하나의 서브세트로 프로그래밍된다.

따라서, 특정한 상태, 예컨대, 이용가능한 4개 이상의 상태들 중 하나가 트리거 상태로 선택될 수 있다. 특정 데이터 상태로 프로그래밍되기로 한 저장소자들 중 소정 비율의 저장소자들이 상기 특정 데이터 상태에 도달하였다고 검증되는 때에, 전환(switchover)이 트리거링될 수 있다. 예를 들어, 상태 A가 트리거 상태이고 그리고 워드라인 상의 1024개의 저장소자들이 프로그래밍된다고 가정하면, 256개의 저장소자들은 상태 E로 남아있을 것이며, 256개의 저장소자들은 상태 A로 프로그래밍될 것이며, 256개의 저장소자들은 상태 B로 프로그래밍될 것이며, 그리고 256개의 저장소자들은 상태 C로 프로그래밍될 것이다. 이 경우, 선택 워드라인의 256개의 A-상태 저장소자들 중 소정 비율의 저장소자들이 A 상태에 도달하였다고 검증되는 때에 전환이 트리거링될 수 있다. 상기 소정 비율은 N2 개의 저장소자들, 분수, 백분율 등등으로 표현될 수 있다. 예를 들어, N2 개의 저장소자들은 128개의 저장소자들을 나타낼 수 있으며, 이는 A-상태 저장소자들의 절반으로 표현될 수 있다.

또한, 전환 상태는 가령, 최하위 상태(예컨대, 4개의 가능한 상태가 있는 경우에는 상태 A)로 고정될 수도 있다. 혹은, 상기 전환 상태는 온도와 같은 기준에 근거하여 동적으로(dynamically) 그리고 적응적으로(adaptively) 선택될 수도 있다. 온도가 낮은 경우(예컨대, T1과 T2 사이)에 비하여, 온도가 높을 때에는(예컨대, T2와 T3 사이) 낮은 전환 상태가 선택된다. 낮은 전환 상태는 높은 전환 상태에 비하여, 프로그래밍 프로세스에서 전환이 상대적으로 빨리 일어나게 한다. 예를 들어, 4개의 데이터 상태가 존재하는 경우, T1과 T2 사이의 온도에 대해서는 상태 A가 전환 상태가 될 수 있으며 그리고 T2와 T3 사이의 온도에 대해서는 상태 B가 전환 상태가 될 수 있다. 최하위에서부터 최상위까지 8개의 데이터 상태들이 존재하는 경우(상태 E, A, B, C, D, E, F, G), 트리거 상태는 예컨대, 고온에서는 D 상태가 될 수도 있으며, 그리고 저온에서는 F 상태가 될 수도 있다. 또한, 2개 이상의 전환 상태들이 이용될 수도 있다.

전환 상태는 각각의 워드라인에 맞게 혹은 워드라인들의 그룹에 맞게 조정될 수도 있는바, 예컨대, 드레인측 워드라인들에 대해서는 트리거 상태 1이 적용되고, 소스측 및 가운데 워드라인들에 대해서는 트리거 상태 2가 적용될 수 있다. 또한, 서로 다른 트리거 상태가 나타나는 온도(예컨대, T2)는, 각각의 워드라인에 맞게 조정되거나 혹은 워드라인들의 그룹에 맞게 조정될 수도 있는바, 예를 들면, 드레인측 워드라인들에 대해서는 T2 = 제 1 온도가 되고 소스측 및 가운데 워드라인들에 대해서는 T2 = 제 2 온도가 될 수 있다.

도12f는 온도에 대한 함수로서 트리거 상태에 도달하는 저장소자들의 개수에 대해서 전환점을 예시한 도면이다. 또 다른 옵션으로서, 일단 전환 혹은 트리거 상태가 결정되면(기결정된 상태로 결정되든지 혹은 온도 등에 기초하여 동적으로 선택된 상태로 결정되든지간에), 온도에 대한 함수로서 전환점이 추가로 세밀하게 조정될 수 있다. 특히, N2 개의 저장소자들 혹은 소정 비율의 저장소자들이 특정 데이터 상태에 도달하였다고 검증되는 때에 전환이 트리거링될 수 있음은 전술한 바와 같다. 여기서, N2는 온도에 따라 변동될 수 있는바, 온도가 높으면 N2는 작아지고 온도가 낮으면 N2가 커진다. 도12f의 수평축은 트리거 상태의 온도 범위를 나타낸다.

예를 들어, 도12f의 온도 범위는 T1에서 T2까지 혹은 T2에서 T3까지(도12e 참조) 연장될 수 있다. 소정의 트리거 상태에 대해서, 그 트리거 상태에 대한 온도 범위 내에서 온도가 상대적으로 높은 경우에는, 짧은 지속기간을 갖는 프로그래밍 펄스로의 전환이 상대적으로 빨리 이루어질 것이다. 이와 유사하게, 그 트리거 상태에 대한 온도 범위 내에서 온도가 상대적으로 낮은 경우, 짧은 지속기간을 갖는 프로그래밍 펄스로의 전환은 상대적으로 늦게 이루어질 것이다. 예를 들어, 상태 A가 트리거 상태이고 그리고 상기 온도는 상태 A에 대한 온도 범위의 상단(high end)에 있는 경우라면, N2는 상태 A로 프로그래밍되는 선택 워드라인의 저장소자들의 70%에 해당하는 개수를 나타낼 수 있으며, 이는 예컨대, 4개의 가능한 데이터 상태들이 존재한다고 가정하면 선택 워드라인 상의 전체 저장소자들의 개수 × 70%× 1/4 과 동일한 개수가 될 수 있다. 만일, 상기 온도가 상태 A에 대한 온도 범위의 하단(low end)에 있는 경우라면, N2는 예컨대, 90% 정도의 개수를 나타낼 수 있다

백분율로 나타내는 경우, 저장소자들을 너무 느리게 혹은 너무 빠르게 프로그래밍함으로 인해 발생하는 예기치 못한 결과를 방지하기 위하여, 상기 N2는 0% 혹은 100% 에 근접한 값이 되어서는 안된다. 최적의 N2 값을 식별하기 위하여 테스트 혹은 시뮬레이션이 이용될 수 있다. 예를 들어, 워드라인 상의 저장소자들은 소정 온도에서 소정의 N2 값을 이용하여 프로그래밍될 수 있으며 그리고 리드 백(read back)될 수 있다. 판독할 때에, 다수의 비트 에러들이 판별될 수 있다. 이러한 프로세스는 가장 적은 개수의 에러를 발생시키는 값을 찾기 위해서, 서로 다른 N2 값들에 대해서 반복될 수 있다. 또한, N2는 각각의 워드라인 혹은 워드라인들의 그룹에 맞게 조정될 수 있는바, 예를 들면 드레인측 워드라인들에 대해서 N2는 제 1 값을 가질 수 있고, 그리고 소스측 및 가운데 워드라인들에 대해서 N2는 제 2 값을 가질 수 있다.

도13은 프로그래밍 동작에서의 프로그래밍 펄스들을 도시한 것으로, 짧은 지속기간을 갖는 프로그래밍 펄스로의 전환이 프로그래밍 동작 도중에 이루어진다. 전술한 바와 같이, 더 짧은 지속기간을 갖는 프로그래밍 펄스들을 이용하는, 프로그래밍 펄스 폭을 분할하는 접근법은, 더 높은 부스팅 전위를 획득할 수 있다. Vpgm이 소정 레벨에 도달하는 때, Vpgm 레벨 및 프로그램 싸이클에서의 총 프로그램 시간은 그대로 유지하면서, 상기 프로그래밍 펄스는 2개 이상의 짧은 펄스들로 분리될 수 있다. 각각의 짧은 프로그래밍 펄스 이후에, 채널을 방전시키고 그리고 상기 채널을 재-부스팅함으로써, 다음번 짧은 프로그래밍 펄스 동안에 부스팅 전위가 높아짐을 보장할 수 있다. 각각의 짧은 프로그래밍 펄스 이후에, 검증 동작이 또한 수행될 수 있다. 이러한 방법은, 검증 동작이 후속되지 않는 프로그래밍 펄스들을 인가하는 것에 비하여 프로그래밍 동작을 느리게 할 수 있지만, 상기 방법은 각각의 짧은 펄스 이후에 검증을 통과한 비트들을 록 아웃(lock out)시킬 수 있으며, 그리고 부스팅에 대한 최악의 케이스(금지된 채널이 프로그래밍된 채널을 양쪽 이웃으로 가짐)가 발생할 확률을 감소시킬 수 있다. 또한, 검증 동작 없이 2개의 이상의 연속적인 짧은 프로그래밍 펄스들을 인가하면서, 상기 2개의 이상의 연속적인 짧은 프로그래밍 펄스들 이외의 다른 짧은 프로그래밍 펄스들 다음에는 검증 동작이 후속되게 하는 것도 가능하다.

일반적으로, 프로그래밍 동작은 선택된 워드라인에 펄스 트레인(train)을 인가하는 것을 포함할 수 있으며, 여기서 펄스 트레인은 하나 이상의 검증 펄스들이 후속되는 프로그래밍 펄스들을 포함한다. 프로그래밍 펄스는 임의 개수의 서로 다른 파형(waveform shape)을 가질 수도 있음을 유의해야 한다. 사각형 모양의 파형이 도시되어 있지만, 가령, 다중 레벨 형상 혹은 램프 형상(ramped shape) 등의 다른 형상들도 가능하다. 또한, 긴 지속기간 펄스에서 짧은 지속기간 펄스로의 프로그래밍 펄스 지속기간의 전환은 펄스 트레인 동안에 일어날 수 있다. 펄스 트레인(1300)은, 일련의 프로그래밍 펄스들(1305, 1310, 1315, 1320, 1325, 1330, 1335, 1340, 1345, 1350...)을 포함하며, 이들은 프로그래밍을 위해 선택된 워드라인에 시간 t0 ~ t9에서 각각 인가된다. 일실시예에서, 상기 프로그래밍 펄스들은 소정 전압 Vpgm 을 갖는바, 이는 12V에서 시작하여, 연속적인 각각의 프로그래밍 펄스에 대해 예컨대, 0.5V의 증분만큼 증가하는데, 예컨대, 20~25V의 최대치에 도달할 때까지 증가한다. 프로그래밍 펄스들 사이에는 검증 펄스들(예컨대, 3개의 검증 펄스들)이 존재하는바, 이들은 검증 동작에서 이용된다. 몇몇 실시예에서는, 데이터가 프로그래밍되는 각각의 상태(예컨대, 상태 A, B, C)에 대하여 하나의 검증 펄스가 존재할 수 있다. 다른 실시예에서는, 더 많거나 혹은 더 적은 검증 펄스들이 존재할 수 있다. 각 세트의 검증 펄스들은 예컨대 Vva, Vvb, 및 Vvc (도9 참조) 혹은 Vvb' (도10a 참조)의 크기를 가질 수 있다. 예시적인 검증 펄스 1306은 프로그래밍 펄스 1305에 후속하며, 그리고 예시적인 검증 펄스 1307은 프로그래밍 펄스 1335에 후속한다.

전환점(1303)은, 긴 지속기간(△t1)을 갖는 프로그래밍 펄스들(1305, 1310, 1315, 1320, 1325, 1330)이 사용되는 일련의 제 1 프로그래밍 펄스들(1301)과 짧은 지속기간(△t2, 여기서 △t2 < △t1)을 갖는 프로그래밍 펄스들(1335, 1340, 1345, 1350)이 사용되는 일련의 제 2 프로그래밍 펄스들(1302) 사이의 경계(division)를 나타낸다. 상기 전환점은, 온도, 선택 워드라인의 위치 및/또는 트리거 상태에 도달하는 저장소자들에 대한 추적 등등을 포함하여 본 명세서에 서술된 바와 같은 다양한 판단 기준을 이용하여 결정될 수 있다.

도14는 워드라인의 디코더 측으로부터의 거리에 기초하여 저장소자들 측에서 관찰된 프로그래밍 펄스들을 예시한 도면이다. 프로그램 전압은, 워드라인의 디코더 측에서, 선택 워드라인의 일측 말단에 인가된다. 워드라인의 RC 지연(resistance-capacitance delay)때문에, 프로그래밍 펄스의 형상은, 디코더 측에서 먼 저장소자들의 경우와 디코더 측에 가까운 저장소자들의 경우가 서로 다르다. 프로그래밍 펄스(1400)는, 긴 지속기간(△t1)을 가지며, 전환되기 이전(pre-switchover)의 프로그래밍 펄스를 나타낸 것으로서, 디코더 측에 가까운 저장소자에서 관찰된 것이다. 반면에, 프로그래밍 펄스(1402)는, 전환되기 이전의 프로그래밍 펄스를 나타낸 것으로서, 디코더 측에서 먼 저장소자에서 관찰된 것이다. 프로그래밍 펄스(1402)는 그 앞쪽 에지(leading edge)에서 감쇠되지만 Vpgm 이라는 원하는 크기에 도달하고 있다. 프로그래밍 펄스(1410)는, 긴 지속기간(△t2)을 가지며, 전환된 후(post-switchover)의 프로그래밍 펄스를 나타낸 것으로서, 디코더 측에 가까운 저장소자에서 관찰된 것이다. 반면에, 프로그래밍 펄스(1412)는, 전환된 후의 프로그래밍 펄스를 나타낸 것으로서, 디코더 측에서 먼 저장소자에서 관찰된 것이다. 프로그래밍 펄스(1412)는 그 앞쪽 에지(leading edge)에서 감쇠되며, 그리고 Vpgm - △ 인 레벨, 즉, 원하는 크기 Vpgm에 약간 못 미치는 레벨에 도달한다.

따라서, 디코더 측에 가까운 저장소자에서 관찰된 Vpgm 은, 디코더 측에서 먼 저장소자에서 관찰된 Vpgm 보다 약간 더 높아질 수 있다. 하지만, 이는 프로그램 교란을 악화시키지 않을 것인바, 왜냐하면 워드라인의 디코더측에 가까운 저장소자들의 경우 프로그래밍이 보다 일찍 종료될 수 있으며, 따라서 이들 저장소자들은 짧은 지속기간 펄스들이 인가되면 후속 프로그래밍으로부터 록아웃되며 그리고 이들의 채널들은 프로그래밍이 금지된다. 소정의 저장소자의 경우, 이웃한 저장소자들의 채널들이 금지되는 때에, 채널 부스팅 전위는 상당히 높다. 따라서, 짧은 지속기간 프로그래밍 펄스들을 이용하는 경우, 디코더 측에 가까운 저장소자들에 대해서 프로그램 교란이 악화되지 않을 것이다

또한, 워드라인의 RC 지연은 펄스 폭이 얼마나 작을 수 있는지에 대한 실제적인 하한(lower practical limit)을 부과함을 유의해야 한다. 펄스 폭이 너무 작으면, 원하는 높은 프로그램 전압 레벨에 도달하지 못할 수도 있다. 또한, 펄스 폭이 너무 작으면, 충분치 못한 파울러-노드하임 터널링 주입으로 인해 저장소자가 프로그래밍되지 않을 것이다. 초기 펄스 폭의 대략 1/3 내지 1/2 로 감소된 펄스 폭이 현실적일 것이라고 예상된다. 하지만, 이 범위는 서로 다른 메모리 디바이스들에 따라 변할 수도 있다.

도15는 비휘발성 메모리를 프로그래밍하는 방법에 대한 일실시예를 예시한 순서도로서, 도15에서 짧은 지속기간을 갖는 프로그래밍 펄스로의 전환은 프로그래밍 펄스 번호에 기초한다. 일 구현예에서, 프로그래밍되기 전에 저장소자들이 소거된다(블록 단위로 혹은 다른 단위로). 단계 1500에서, "데이터 로드" 명령이 제어기에 의해 발행되며 그리고 제어회로(510)에 의해 입력 수신된다. 단계 1502에서, 페이지 어드레스를 지정하는 어드레스 데이터가 제어기 혹은 호스트로부터 디코더(514)로 입력된다. 단계 1504에서, 어드레스된 페이지에 대한 일 페이지의 프로그램 데이터가 프로그래밍을 위해서 데이터 버퍼로 입력된다. 상기 데이터는 래치들의 적절한 세트에서 래치된다. 단계 1506에서, "프로그램" 명령이 제어기에 의해서 상태 머신(512)으로 발행된다.

"프로그램" 명령에 트리거링되어, 단계 1504에서 래치된 데이터는, 상태 머신(512)에 의해 제어되어, 적절한 선택 워드라인에 인가되는 도13의 펄스 트레인(1300)의 스텝화된(stepped) 프로그래밍 펄스들을 이용하여 선택 저장소자들 내에 프로그래밍될 것이다. 단계 1508에서, 프로그램 전압 Vpgm은 시작 펄스(12V 혹은 다른 전압값)로 초기화되며 그리고 상태 머신(512)에 의해 유지되는 프로그램 카운터(PC)는 0으로 초기화된다. 단계 1510에서, 온도 감지회로(515)에 액세스함에 의해서 온도가 판별된다. 단계 1512에서, 워드라인 위치가 판별되는바, 이는 프로그래밍을 위해서 현재 선택된 워드라인의 워드라인 번호이다. 단계 1514에서, 가령, 도12d에 도시된 바와 같은 데이터에 액세스함에 의해서, 온도 및/또는 워드라인 위치에 기초하여 전환(switchover) 프로그래밍 펄스 번호(N1)가 판별된다. 단계 1516에서, 가령 도13의 △t1 으로 프로그래밍 펄스 폭이 설정된다. 프로그래밍 동작의 시작시에는 긴 지속기간을 갖는 펄스가 이용된다. 단계 1518에서, 현재의 프로그래밍 펄스 번호 혹은 카운트가 1 이라는 값으로 초기화된다. 결정 단계 1520에서, 현재 프로그래밍 펄스 번호가 N1과 같은지 혹은 이를 초과하였는지 여부에 관한 판별이 수행된다. 현재 프로그래밍 펄스 번호가 N1 보다 작다면, △t1의 지속기간을 갖는 프로그래밍 펄스가 인가된다(단계 1524).

따라서, 선택 워드라인에 관련된 저장소자들에 대한 프로그래밍을 개시하기 위하여 첫번째 프로그래밍 펄스가 선택 워드라인에 인가된다. 만일, 해당 저장소자가 프로그래밍되어야만 함을 나타내는 논리 "0"이 특정 데이터 래치에 저장되어 있다면, 대응 비트라인은 접지된다. 다른 한편으로, 해당 저장소자가 현재 데이터 상태를 유지해야만 함을 나타내는 논리 "0"이 특정 데이터 래치에 저장되어 있다면, 대응 비트라인에는 1.5V ~ 3V가 연결되는바, 이는 프로그래밍을 금지시키기 위한 것이다.

단계 1526에서, 선택된 저장소자들의 상태들이 검증 동작에서 검증된다. 선택된 저장소자의 목표 임계전압이 적절한 레벨에 도달했다고 검출되면, 해당 데이터 래치에 저장된 데이터는 논리 "1"로 변경된다. 상기 목표 임계전압이 적절한 레벨에 도달하지 못했다고 검출되면, 해당 데이터 래치에 저장된 데이터는 변경되지 않는다. 이러한 방식으로, 그 대응하는 데이터 래치에 논리 "1"이 저장되어 있는 비트라인은 프로그래밍될 필요가 없다. 모든 데이터 래치들이 논리 "1"을 저장하고 있는 경우, 상태 머신은 선택된 모든 저장소자들이 프로그래밍되었음을 알게된다(전술한 와이어-논리합(wired-OR) 유형의 매커니즘을 통해). 단계 1528에서, 모든 데이터 래치들이 논리 "1"을 저장하고 있는지에 대한 여부가 체크된다. 만일 모든 데이터 래치들이 논리 "1"을 저장하고 있다면, 프로그래밍 프로세스는 완료되었으며 그리고 성공적인바, 이는 선택된 모든 저장소자들이 프로그래밍되고 그리고 검증되었기 때문이다. "PASS" 라는 상태가 단계 1530에서 보고된다. 몇몇 실시예에서는, 선택된 모든 저장소자들이 프로그래밍되었다라고 검증되지 않은 경우라 하더라도, 프로그래밍 프로세스가 성공적으로 완료되었다라고 간주될 수 있다. 이러한 경우에는, 충분치 못한 프로그래밍된 저장소자들 때문에, 후속 판독 동작 동안에 에러들이 발생할 수 있다. 하지만, 이들 에러들은 ECC에 의해 보정될 수 있다.

단계 1528에서, 일부 데이터 래치들이 논리 "1"을 저장하는 것으로 판별되면, 프로그래밍 프로세스는 계속된다. 몇몇 실시예에서는, 일부 데이터 래치들이 논리 "1"을 저장하고 있는 경우에도 프로그래밍 프로세스가 중단된다. 단계 1532에서, 프로그램 제한 값인 PCmax에 대해서 프로그램 카운터(PC)가 체크된다. 프로그램 제한 값의 일례는 20 이지만, 다른 제한 값도 또한 이용가능하다. 프로그램 카운터(PC)가 프로그램 제한 값(PCmax)과 같거나 혹은 더 크다면, 프로그램 프로세스는 실패한 것이며, "FAIL" 이라는 상태가 단계 1534에서 보고된다. 만일, 프로그램 카운터(PC)가 프로그램 제한 값(PCmax) 보다 작다면, 단계 1536이 수행되는바, 단계 1536에서는 Vpgm이 스텝 사이즈 만큼 증가되고, 프로그램 카운터(PC)가 1 만큼 증가되며 그리고 현재의 프로그래밍 펄스 번호가 1 만큼 증가된다. 이후, 프로세스는 단계 1520으로 되돌아가서, 현재 프로그래밍 펄스 번호가 N1과 같거나 혹은 N1을 초과하는지의 여부를 판별한다. 만일, 현재 프로그래밍 펄스 번호가 N1과 같거나 혹은 N1을 초과한다면, △t2 < △t1 인 제 2 프로그래밍 펄스 폭(△t2)이 설정된다. 따라서, 후속 프로그래밍 펄스들은 더 짧은 지속기간을 갖게 될 것이다. 이후, 프로그래밍은 전술한 바와 같이 계속된다. 만일, 현재 프로그래밍 펄스 번호가 N1 보다 작다면, 제 1 프로그래밍 펄스 폭(△t1)을 갖는 프로그래밍 펄스가 단계 1524에서 인가된다. ≥

2개 이상의 프로그래밍 펄스 지속기간들을 이용하는 것도 또한 가능하다. 예를 들면, 상기 펄스 트레인에서, 제 1 지속기간(△t1)을 갖는 프로그래밍 펄스들 다음에 △t2 < △t1 인 제 2 지속기간(△t2)을 갖는 프로그래밍 펄스들이 후속될 수 있으며 또한, 그 다음에는 △t3 < △t2 인 제 3 지속기간(△t3) 갖는 프로그래밍 펄스들이 후속될 수 있다.

도16은 비휘발성 저장소자를 프로그래밍하는 또 다른 실시예를 예시한 순서도로서, 도16에서 짧은 지속기간을 갖는 프로그래밍 펄스로의 전환은 트리거 상태에 도달하는 저장소자들의 개수에 기초한다. 유사한 참조번호를 갖는 도16의 단계들은 도15의 단계들에 대응한다.

단계 1612는 예컨대, 도12e에 도시된 바와 같은 정보를 이용함에 의해서, 온도에 기초하여 추적하도록 트리거 상태를 판별하는 것을 포함한다. 단계 1614는 온도에 기초하여 추적하도록 저장소자들의 트리거 수 N2를 판별하는 것을 포함한다. 단계 1516에서, 프로그래밍 펄스의 폭이 예컨대, 도13의 △t1으로 결정된다. 단계 1618에서, 트리거 상태에 도달한 저장소자들의 카운트가 0으로 초기화된다. 판별 단계 1620에서, 상기 카운트가 N2 보다 크거나 혹은 같은지의 여부가 판별된다. 만일, 현재 카운트가 N2 보다 작다면, △t1의 지속기간을 갖는 프로그래밍 펄스가 단계 1524에서 인가된다.

단계 1526에서, 선택된 저장소자들의 상태가 전술한 바와 같이 검증된다. 단계 1627에서, 트리거 상태에 도달했다고 검증된 각각의 저장소자에 대해서 카운트가 1 만큼 업데이트된다. 단계 1528, 1530, 1532, 1534 는 전술한 바와 같이 진행된다. 결정 단계 1532에서 프로그램 카운터(PC)가 PCmax 보다 작으면 단계 1636이 수행되는바, 단계 1636에서는 Vpgm이 스텝 사이즈만큼 증가되며, 그리고 프로그램 카운터(PC)는 1 만큼 증분된다.

이후, 프로세스는 단계 1620으로 되돌아가서 현재 카운트가 N2와 같거나 혹은 이를 초과하는지를 판별한다. 현재 카운트가 N2 보다 작다면, △t2 < △t1 인 제 2 프로그래밍 펄스 폭(△t2)이 설정된다. 따라서, 후속 프로그래밍 펄스들은 짧은 지속기간 △t2 를 갖게될 것이다. 이후, 프로그래밍은 전술한 바와 같이 진행된다. 이 경우, 짧은 지속기간을 갖는 프로그래밍 펄스로의 전환은, 그 임계전압이 트리거 상태에 도달한 저장소자들을 추적함에 의해서 트리거된다. 트리거 상태는, 상기 사례에서 비트들을 인코딩하는 데이터 상태임을 유의해야 한다. 또한, 그 임계전압이 특정한 검증 레벨(데이터 상태에 대한 검증 레벨과는 다름)에 도달한 저장소자들을 추적함에 의해서, 짧은 지속기간을 갖는 프로그래밍 펄스로의 전환이 트리거링되는 것도 가능하다. 이러한 방식은 더 큰 유연성을 제공하지만, 추가의 검증 동작을 필요로 한다. 데이터 상태에 관련된 기존의 검증 레벨을 이용하는 접근법은, 추가의 검증 동작을 요구함이 없이 기존의 검증 동작을 이용하기 때문에, 좀더 효율적일 수 있다.

저장소자들을 추적함에 의해서 짧은 지속기간을 갖는 프로그래밍 펄스로의 전환을 트리거링하는 것은, 메모리 디바이스에서 시간이 지남에 따라 발생할 수 있는 다양한 성능 변화를 고려할 수 있는 적응형 접근법이다. 예를 들어, 메모리 디바이스가 더 많은 프로그램-소거 싸이클들을 축적하게 되면, 저장소자들은 더 빨리 프로그래밍될 수도 있다(즉, 더 적은 개수의 프로그래밍 펄스로 프로그래밍된다). 또한, 서로 다른 메모리 디바이스들 혹은 메모리 어레이의 저장소자들의 서로 다른 블록들은, 상이한 속도로 프로그램될 수 있다. 적응형 전환은, 이러한 변동들을 자동적으로 고려한다.

본 명세서에 서술된 기법의 일실시예에서, 비휘발성 저장소자를 동작시키는 방법은, 프로그래밍 동작에서 워드라인들의 세트 중 선택된 워드라인에게 프로그래밍 펄스들의 제 1 시리즈(series)를 인가하는 단계를 포함하며, 워드라인들의 상기 세트는 저장소자들의 세트와 통신하며, 그리고 상기 선택된 워드라인은 저장소자들의 상기 세트 중 하나 이상의 선택된 저장소자 및 하나 이상의 선택되지 않은 저장소자와 통신한다. 상기 방법은 또한, 전환 기준(switching criterion)이 충족되는지 여부를 판별하는 단계를 포함하며, 여기서 상기 전환 기준은 온도에 의존한다. 만일, 전환 기준이 충족되면, 상기 방법은, 프로그래밍 동작에서 프로그래밍 펄스들의 상기 제 1 시리즈를 상기 선택된 워드라인에 인가하는 것으로부터 프로그래밍 펄스들의 제 2 시리즈를 상기 선택된 워드라인에 인가하는 것으로 전환하는 단계를 더 포함하며, 상기 제 2 시리즈의 하나 이상의 프로그래밍 펄스는 상기 제 1 시리즈의 하나 이상의 프로그래밍 펄스 보다 짧은 지속기간을 갖는다.

다른 실시예에서, 비휘발성 저장 시스템은, 저장소자들의 세트, 상기 저장소자들의 세트와 통신하는 워드라인들의 세트, 상기 워드라인들의 세트와 통신하는 하나 이상의 제어회로들을 포함한다. 상기 하나 이상의 제어회로들은, (a) 프로그래밍 동작에서 프로그래밍 펄스들의 제 1 시리즈를 상기 워드라인들의 세트 중 선택된 워드라인에게 인가하며, 상기 선택된 워드라인은 상기 저장소자들의 세트 중 하나 이상의 선택된 저장소자 및 하나 이상의 선택되지 않은 저장소자와 통신하며, (b) 전환 기준(switching criterion)이 충족되는지를 판별하여, 상기 전환 기준은 온도에 의존하며, (c) 상기 전환 기준이 충족되면, 상기 프로그래밍 동작에서 프로그래밍 펄스들의 상기 제 1 시리즈를 상기 선택된 워드라인에 인가하는 것으로부터 프로그래밍 펄스들의 제 2 시리즈를 상기 선택된 워드라인에 인가하는 것으로 전환하며, 상기 제 2 시리즈의 하나 이상의 프로그래밍 펄스는 상기 제 1 시리즈의 하나 이상의 프로그래밍 펄스 보다 짧은 지속기간을 갖는다.

다른 실시예에서, 비휘발성 저장소자를 동작시키는 방법은, 프로그래밍 동작에서 워드라인들의 세트 중 선택된 워드라인에게 프로그래밍 펄스들의 제 1 시리즈를 인가하는 단계를 포함하며, 워드라인들의 상기 세트는, 워드라인들의 상기 세트의 소스측(source side)과 워드라인들의 상기 세트의 드레인측(drain side) 사이에서 연장되며 그리고 저장소자들의 세트와 통신하며 그리고 상기 선택된 워드라인은 저장소자들의 상기 세트 중 하나 이상의 선택된 저장소자들 및 하나 이상의 선택되지 않은 저장소자들과 통신한다. 상기 방법은 또한, 전환 기준이 충족되는지를 판별하는 단계를 포함하며, 여기서 전환 기준은 워드라인들의 상기 세트중 선택된 워드라인의 위치에 의존한다. 상기 전환 기준이 충족되면, 상기 방법은 또한, 프로그래밍 동작에서 프로그래밍 펄스들의 상기 제 1 시리즈를 상기 선택된 워드라인에 인가하는 것으로부터 프로그래밍 펄스들의 제 2 시리즈를 상기 선택된 워드라인에 인가하는 것으로 전환하며, 상기 제 2 시리즈의 하나 이상의 프로그래밍 펄스는 상기 제 1 시리즈의 하나 이상의 프로그래밍 펄스 보다 짧은 지속기간을 갖는다.

다른 실시예에서, 비휘발성 저장 시스템은, 선택된 낸드 스트링과 선택되지 않은 낸드 스트링을 포함하는 낸드 스트링들의 세트를 포함하며, 각각의 낸드 스트링은 복수의 저장소자들을 포함하며, 그리고 낸드 스트링의 세트는 워드라인들의 세트와 통신하며, 워드라인들의 상기 세트는, 워드라인들의 상기 세트의 소소측(source side)과 워드라인들의 상기 세트의 드레인인측(drain side) 사이에서 연장된다. 또한, 하나 이상의 제어회로들은 워드라인들의 상기 세트와 통신한다. 상기 하나 이상의 제어회로들은, 저장소자들의 상기 세트 중 저장소자들의 서로 다른 서브세트들이 4개 이상의 상태들 중 서로 다른 각각의 상태로 프로그래밍되는 프로그래밍 동작을 수행하며, 그리고 프로그래밍 동작 동안 상기 하나 이상의 제어회로들은, (a) 워드라인들의 상기 세트 중 선택된 워드라인에게 프로그래밍 펄스들의 제 1 시리즈를 인가하고, (b) 전환 기준이 충족되는지를 판별하며, 여기서 상기 전환 기준은 상기 4개 이상의 상태들 중 하나의 상태로 프로그래밍을 완료한 저장소자들의 비율에 의존하며, 상기 하나의 상태는 온도에 기초하여 선택되며, 그리고 (c) 상기 전환 기준이 충족되면, 프로그래밍 펄스들의 상기 제 1 시리즈를 인가하는 것으로부터 프로그래밍 펄스들의 제 2 시리즈를 상기 선택된 워드라인에 인가하는 것으로 전환하며, 상기 제 2 시리즈의 하나 이상의 프로그래밍 펄스는 상기 제 1 시리즈의 하나 이상의 프로그래밍 펄스 보다 짧은 지속기간을 갖는다.

대응하는 방법들, 시스템들 및 본 명세서에 제공된 방법들을 수행하기 위한 컴퓨터-판독가능 혹은 프로세서-판독가능한 저장 디바이스들이 제공된다.

전술한 바와 같은 상세한 설명은 예시 및 설명을 위한 목적으로 제공되었다. 하지만 이러한 설명은 개시된 바로 그 실시예만으로 본 발명을 제한하고자 의도된 것이 아니며 혹은 개시된 내용을 속속들이 규명하고자 의도된 것도 아니다. 전술한 가르침에 비추어 볼때 수 많은 수정예들 및 변형예들이 가능하다. 본 발명의 기술적 사상과 그의 실제적인 응용을 최적으로 설명하기 위해, 본 발명의 실시예들이 선택되었다. 따라서, 해당 기술분야의 당업자들은 다양한 실시예들을 통해서 본 발명을 가장 잘 활용할 수 있을 것이며, 고려중인 특정한 용도에 적합한 다양한 변형예들을 가장 잘 활용할 수 있을 것이다. 본 발명의 범위는 첨부된 청구항들에 의해서 정의되어야 한다.

Claims

비휘발성 저장소자를 동작시키는 방법으로서,
프로그래밍 동작에서 워드라인들(WL0-WL63)의 세트 중 선택된 워드라인(WLn)에게 프로그래밍 펄스들의 제 1 시리즈(series)(1301)를 인가하는 단계 -워드라인들의 상기 세트는 저장소자들(700, 710)의 세트와 통신하며, 그리고 상기 선택된 워드라인은 저장소자들의 상기 세트 중 하나 이상의 선택된 저장소자 및 하나 이상의 선택되지 않은 저장소자와 통신하며- 와;
전환 기준(switching criterion)이 충족되는지 여부를 판별하는 단계(1520) -상기 전환 기준은 온도에 의존하며- 와; 그리고
상기 전환 기준이 충족되면, 상기 프로그래밍 동작에서 프로그래밍 펄스들의 상기 제 1 시리즈를 상기 선택된 워드라인에 인가하는 것으로부터 프로그래밍 펄스들의 제 2 시리즈(1302)를 상기 선택된 워드라인에 인가하는 것으로 전환하는 단계
를 포함하며,
상기 제 2 시리즈의 하나 이상의 프로그래밍 펄스는 상기 제 1 시리즈의 하나 이상의 프로그래밍 펄스 보다 짧은 지속기간(△t2)을 가지며,
상기 전환은 상기 프로그래밍 동작 도중에 발생하는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
제1항에 있어서,
상기 온도가 상대적으로 높은 경우에는, 프로그래밍 펄스들의 상기 제 2 시리즈는 상기 프로그래밍 동작에서 상대적으로 일찍 인가되며, 그리고
상기 온도가 상대적으로 낮은 경우에는, 프로그래밍 펄스들의 상기 제 2 시리즈는 상기 프로그래밍 동작에서 상대적으로 나중에 인가되는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
제1항 또는 제2항에 있어서,
상기 온도가 충분히 낮다면(T2) 상기 전환 기준은 충족되지 않으며, 이 경우 프로그래밍 펄스들의 상기 제 1 시리즈를 인가하는 것으로부터 프로그래밍 펄스들의 상기 제 2 시리즈를 인가하는 것으로 전환되지 않으며, 상기 프로그래밍 동작이 완료될 때까지 프로그래밍 펄스들의 상기 제 1 시리즈가 인가되며, 프로그래밍 펄스들의 상기 제 1 시리즈에 있는 각각의 프로그래밍 펄스는 동일한 지속기간을 갖는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
제1항에 있어서,
프로그래밍 펄스들의 상기 제 1 시리즈에 있는 각각의 프로그래밍 펄스는 제 1 지속기간(△t1)을 가지며, 그리고 프로그래밍 펄스들의 상기 제 2 시리즈에 있는 각각의 프로그래밍 펄스는 상기 제 1 지속기간 보다 짧은 제 2 지속기간(△t2)을 갖는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
제4항에 있어서,
상기 제 2 지속기간은 상기 제 1 지속기간의 1/3 에서 1/2 인 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
제1항에 있어서,
전환 기준이 충족되는지 여부를 판별하는 상기 단계는,
저장소자들의 상기 세트 중 저장소자들의 서브세트가 4개 이상의 상태들 중 하나의 상태로 프로그래밍을 완료했는지 여부를 판별하는 단계를 포함하며, 상기 하나의 상태는 상기 온도에 기초하여 선택되는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
제6항에 있어서,
상기 온도가 상대적으로 높은 경우에는 상기 하나의 상태는 상대적으로 낮은 상태이며, 그리고 상기 온도가 상대적으로 낮은 경우에는 상기 하나의 상태는 상대적으로 높은 상태인 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
제6항에 있어서,
최하위 상태로부터 최상위 상태까지 4개의 데이터 상태들, 상태 E, A, B, 및 C 가 존재하며, 상기 온도가 T2 ~ T3 인 경우에는 상기 하나의 상태는 상태 B이며, 그리고 상기 온도가 T1 ~ T2 인 경우에는 상기 하나의 상태는 상태 A이며, 여기서 T1 < T2 < T3 인 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
제6항에 있어서,
최하위 상태로부터 최상위 상태까지 8개의 데이터 상태들, 상태 E, A, B, C, D, E, F, 및 G 가 존재하며, 상기 온도가 T2 ~ T3 인 경우에는 상기 하나의 상태는 상태 D이며, 그리고 상기 온도가 T1 ~ T2 인 경우에는 상기 하나의 상태는 상태 F이며, 여기서 T1 < T2 < T3 인 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
제6항에 있어서,
전환 기준이 충족되는지 여부를 판별하는 상기 단계는,
저장소자들의 상기 세트 중 소정 개수의 저장소자들이 4개 이상의 상태들 중 특정 상태로 프로그래밍을 완료했는지 여부를 판별하는 단계를 포함하며, 상기 소정 개수는 상기 온도에 기초하여 선택되는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
비휘발성 저장 시스템으로서,
선택된 낸드 스트링과 선택되지 않은 낸드 스트링을 포함하는 낸드 스트링들(700, 710)의 세트 -각각의 낸드 스트링은 복수의 저장소자들을 포함하며, 낸드 스트링의 상기 세트는 워드라인들(WL0 - WL63)의 세트와 통신하며, 워드라인들의 상기 세트는, 워드라인들의 상기 세트의 소소측(source side)과 워드라인들의 상기 세트의 드레인인측(drain side) 사이에서 연장되며- 와; 그리고
워드라인들의 상기 세트와 통신하는 하나 이상의 제어회로들(510, 550)을 포함하며,
상기 하나 이상의 제어회로들은, 저장소자들의 상기 세트 중 저장소자들의 서로 다른 서브세트들이 4개 이상의 상태들 중 서로 다른 각각의 상태로 프로그래밍되는 프로그래밍 동작을 수행하고 그리고,
상기 프로그래밍 동작 동안 상기 하나 이상의 제어회로들은,
(a) 워드라인들의 상기 세트 중 선택된 워드라인에게 프로그래밍 펄스들의 제 1 시리즈(1301)를 인가하고,
(b) 전환 기준이 충족되는지를 판별하며, 상기 전환 기준은 온도에 의존하며, 그리고
(c) 상기 전환 기준이 충족되면, 프로그래밍 펄스들의 상기 제 1 시리즈(1301)를 상기 선택된 워드라인에 인가하는 것으로부터 프로그래밍 펄스들의 제 2 시리즈(1302)를 상기 선택된 워드라인에 인가하는 것으로 전환하며, 상기 제 2 시리즈의 하나 이상의 프로그래밍 펄스는 상기 제 1 시리즈의 하나 이상의 프로그래밍 펄스 보다 짧은 지속기간을 가지며,
상기 전환은 상기 프로그래밍 동작 도중에 발생하는 것을 특징으로 하는 비휘발성 저장 시스템.
제11항에 있어서,
상기 온도가 상대적으로 높은 경우에는, 프로그래밍 펄스들의 상기 제 2 시리즈는 상기 프로그래밍 동작에서 상대적으로 일찍 인가되며, 그리고
상기 온도가 상대적으로 낮은 경우에는, 프로그래밍 펄스들의 상기 제 2 시리즈는 상기 프로그래밍 동작에서 상대적으로 나중에 인가되는 것을 특징으로 하는 비휘발성 저장 시스템.
제11항 또는 제12항에 있어서,
프로그래밍 펄스들의 상기 제 1 시리즈에 있는 각각의 프로그래밍 펄스는 제 1 지속기간(△t1)을 가지며, 그리고 프로그래밍 펄스들의 상기 제 2 시리즈에 있는 각각의 프로그래밍 펄스는 상기 제 1 지속기간 보다 짧은 제 2 지속기간(△t2)을 갖는 것을 특징으로 하는 비휘발성 저장 시스템.
제11항에 있어서,
상기 전환 기준이 충족되는지를 판별하기 위하여, 상기 하나 이상의 제어회로들은, 저장소자들의 상기 세트 중 저장소자들의 서브세트가 4개 이상의 상태들 중 하나의 상태로 프로그래밍을 완료했는지를 판별하며,
상기 온도가 임계치보다 높으면 상기 하나의 상태는 상기 4개 이상의 상태들 중 하나의 특정한 프로그래밍된 상태이며, 그리고
상기 온도가 임계치보다 낮으면 상기 하나의 상태는 상기 4개 이상의 상태들 중 다른 하나의 더 높은 특정한 프로그래밍된 상태인 것을 특징으로 하는 비휘발성 저장 시스템.
제14항에 있어서,
상기 온도가 임계치(T2)보다 높은 경우, 상기 하나의 상태는 상기 4개 이상의 상태들 중 첫번째로 가장 낮은(first lowest) 프로그래밍된 상태(A)이며, 그리고
상기 온도가 임계치(T2)보다 낮은 경우, 상기 하나의 상태는 상기 4개 이상의 상태들 중 두번째로 가장 낮은(second lowest) 프로그래밍된 상태(B)인 것을 특징으로 하는 비휘발성 저장 시스템.