JPH1139887A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 書き込みおよび消去時間を短縮でき、書き込
みおよび消去スピードの向上を実現できる不揮発性半導
体記憶装置を提供する。 【解決手段】 書き込み時に書き込み対象メモリセルに
一回目が幅の長い書き込みパルスを印加し、２回目以降
の書き込みにおいて、一回目より電圧レベルが大きく、
幅が短い書き込みパルスを印加する。書き込みパルス印
加後しきい値電圧の検証を行い、メモリセルのしきい値
電圧Ｖ_thを検出し、所定の書き込みレベルＶ_THに達した
か否かを判定し、判定結果に応じて書き込み終了または
続行を決定する。これにより、メモリ全体の書き込みお
よび消去時間を短縮でき、従来のＩＳＰＰ法による書き
込みに較べて、さらに高速な書き込みおよび消去を実現
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特にＩＳＰＰ（Incremental Step PulseProgra
mming）により書き込みおよび消去を行う不揮発性半導
体記憶装置に関するものである。

【０００２】

【従来の技術】フローティングゲートを有するメモリセ
ルは、図５の簡略断面図に示すように、例えば、シリコ
ン（Ｓｉ）により構成されている半導体基板（またはウ
ェル）１、基板上に形成されているソース拡散層２、ド
レイン拡散層３、フローティングゲート５およびコント
ロールゲート７により構成されている。フローティング
ゲート５はソース拡散層２とドレイン拡散層３との間の
基板上に形成されており、基板１との間に、例えば、シ
リコン酸化膜（ＳｉＯ₂ ）により構成されているゲート
絶縁膜４が形成されている。さらに、フローティングゲ
ート５とコントロールゲート７との間に、層間絶縁膜６
が形成されている。なお、層間絶縁膜６は、例えば、ゲ
ート絶縁膜４と同様に、シリコン酸化膜により構成さ
れ、さらに、酸化膜と窒化膜（Ｓｉ₃ Ｎ₄ ）を順次成層
した積層膜、また、酸化膜、窒化膜、酸化膜を順次成層
して構成された、いわゆるＯＮＯ膜により構成すること
もできる。

【０００３】フローティングゲート５およびコントロー
ルゲート７の両端に、図示していないサイドウォールが
形成されているので、フローティングゲート５は、周囲
と電気的に絶縁状態に保持される。このため、フローテ
ィングゲート５に何らかの手段により注入した電荷（電
子）がほぼ永久的に保持される。

【０００４】一般的に、フローティングゲート５への電
子の注入またはフローティングゲート５から電子の放出
は、コントロールゲート７、ソース拡散層２、ドレイン
拡散層３および基板１に所定のバイアス電圧を印加する
ことにより実現される。例えば、基板１を基準電位、例
えば、接地電位ＧＮＤに保持し、コントロールゲート７
に高電圧を印加することにより、ゲート絶縁膜４におい
て、フローティングゲート５から基板１に向かって強い
電界が生じる。このため、トンネル酸化膜にトンネル電
流が流れる。この電流がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄ
ｈｅｉｍ）電流と呼ばれる。ＦＮ電流を利用してフロー
ティングゲート５に電子を注入する、または、フローテ
ィングゲート５から電子を放出させることをＦＮトンネ
リングという。このため、ゲート絶縁膜４は、トンネル
絶縁膜、あるいはトンネル酸化膜とも呼ばれる。

【０００５】上述したバイアス状況において、ＦＮトン
ネリングにより、基板１にある電子の一部分がゲート絶
縁膜４を通過して、フローティングゲート５に注入され
る。注入された電子がバイアス電圧が解除した後もフロ
ーティングゲート５に蓄積されたままとなる。フローテ
ィングゲート５に蓄積した電荷の量に応じてメモリセル
のしきい値電圧Ｖ_thが制御される。フローティングゲー
ト５に電子が注入され、蓄積されている場合に、メモリ
セルのしきい値電圧Ｖ_thが上昇する。

【０００６】また、メモリセルを逆のバイアス状態に保
持することにより、フローティングゲート５から基板１
へ電子を放出させることもできる。例えば、コントロー
ルゲート７を低い電位、例えば、接地電位ＧＮＤに保持
し、基板１に高電圧を印加することにより、フローティ
ングゲート５に蓄積した電子が放出される。これによっ
て、フローティングゲート５の蓄積電荷量が減少し、メ
モリセルのしきい値電圧Ｖ_thが降下する。

【０００７】一般的に電子の注入または放出は、コント
ロールゲート７または基板１、あるいはウェルに書き込
みパルスまたは消去パルスを印加することにより実現さ
れる。以下、図６に示すＮＡＮＤ型フラッシュメモリの
書き込み動作について説明する。なお、図６は、ＮＡＮ
Ｄ型フラッシュメモリの一列分のメモリセルのみを示し
ており、実際のメモリセルアレイは、このような複数列
のメモリセルにより、マトリックス状なメモリセルアレ
イが構成されている。

【０００８】図示のように、例えば、８個のメモリセル
Ｍ１，Ｍ２，…，Ｍ８が選択トランジスタＳ１，Ｓ２を
介してビット線ＢＬとソース線ＳＬの間に直列に接続さ
れている。選択トランジスタＳ１，Ｓ２のゲートはそれ
ぞれ選択信号線ＳＧ１，ＳＧ２に接続され、これら選択
信号線に印加されている選択信号のレベルに応じてオン
／オフ状態が制御される。メモリセルＭ１，Ｍ２，…，
Ｍ８のコントロールゲートがそれぞれワード線ＷＬ１，
ＷＬ２，…，ＷＬ８に接続されている。なお、ワード線
ＷＬ１，ＷＬ２，…，ＷＬ８には、図示したメモリセル
Ｍ１，Ｍ２，…，Ｍ８以外に、他のメモリセル列にある
メモリセルも接続されている。

【０００９】通常、ＮＡＮＤ型フラッシュメモリの書き
込みは、ワード線単位で行う。即ち、１本のワード線に
連なる複数のメモリセルに対して同時に行われる。例え
ば、図７に示すように、幅２０μｓ（マイクロ秒）程度
の同じ電圧の書き込みパルスをしきい値電圧Ｖ_thの検証
（Verify）を行いながら、繰り返し印加し続ける。そし
て、所定の書き込みレベルまでしきい値電圧Ｖ_thが上昇
したメモリセルから書き込み禁止状態に設定し、ワード
線上の全てのメモリセルが書き込まれた時点、即ち、ワ
ード線上の全てのメモリセルのしきい値電圧が上記書き
込みレベルに達したとき、ワード線単位の書き込みが終
了する。

【００１０】この方法では、必然的に書き込みスピード
は、ワード線上に最も書き込みスピードの遅いメモリセ
ルにより決定されることになる。最も遅いメモリセルに
対して速く書き込みを行おうとした場合に、書き込みパ
ルス電圧を高くするか、もしくは、書き込みパルス幅を
長くして、書き込み−検証のサイクル数を少なくすると
いった方法が考えられる。

【００１１】しかし、このようにすると、書き込みの速
いメモリセルが一発の書き込みパルスでしきい値電圧Ｖ
_thが最大許容値より高く設定されてしまう可能性が生じ
てくるので、書き込みパルスの設定にも制限が生じる。
よって、通常の書き込みパルスの設定では、書き込みの
速いメモリセルと遅いメモリセルが両方ともしきい値電
圧の許容範囲に入るように、最も速く書き込める条件が
決定される。

【００１２】このように、通常の方法に対し、書き込み
の速いメモリセルと遅いメモリセルの両方に対して、最
適な書き込みパルスを印加するようにし、書き込みスピ
ードの向上を図る。これを可能にする一つの手段とし
て、ＩＳＰＰ法が提案された。図８に示すように、ＩＳ
ＰＰ法では、通常の方法では同じ電圧のパルスを印加し
続けるに対して、パルスの電圧を各印加サイクル毎に上
げていく方法である。この方法にすると、書き込みの速
いメモリセルは、初期の書き込みパルス電圧の低い間に
書き込まれるので、過剰に書き込まれることが防止でき
る。また、遅いメモリセルに対しては、パルス印加毎に
パルス電圧が上がっていくので、同じ電圧の書き込みパ
ルスを印加し続けることにより速く書き込みを完了させ
ることが可能となる。

【００１３】図９は従来の書き込みパルスによる書き込
み特性を示している。図示のように、従来の書き込み方
法では、書き込み時間に対して、メモリセルのしきい値
電圧の上昇が飽和してくる。それに対して、図１０に示
したＩＳＰＰ法による書き込み特性では、ある一定の時
間後、メモリセルのしきい値電圧がほぼ直線的に上昇し
ており、この差が書き込みスピードに影響を及ぼすこと
がいうまでもない。

【００１４】

【発明が解決しようとする課題】ところで、上述したＩ
ＳＰＰ法では、書き込み時間に応じて書き込みパルスの
電圧を上げていく手段により、記憶装置全体の書き込み
スピードの向上が図れるが、書き込みスピードの上昇に
は限度があるという不利益がある。将来の不揮発性半導
体記憶装置のアプリケーションの多様化などを考慮する
と、さらに書き込みスピードの向上が必要である。

【００１５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ＩＳＰＰ法を用いてメモリセル
に対して書き込みおよび消去を行う不揮発性半導体記憶
装置において、書き込み方法をさらに改良することによ
って、記憶装置全体の書き込みおよび消去時間をさらに
短縮でき、書き込みおよび消去スピードの向上を実現で
きる不揮発性半導体記憶装置を提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、複数のパルス
からなる書き込みまたは消去信号を印加し、電荷蓄積層
に対して電荷の授受を行うことにより、しきい値電圧を
制御し、しきい値電圧に応じた情報を保持する記憶素子
を有する不揮発性半導体記憶装置であって、上記書き込
みまたは消去信号における一回目のパルスの電圧を初期
電圧レベル、パルス幅を第１の幅にそれぞれ設定し、２
回目以降のパルスの電圧を上記初期電圧レベルより大き
く、パルス幅を上記第１の幅より短く設定する制御手段
を有する。

【００１７】また、本発明では、好適には各パルス印加
後、上記記憶素子のしきい値電圧を検出し、当該しきい
値電圧を所定のレベルに達したか否かを検証する検証手
段を有し、上記制御手段は、上記検証手段により上記記
憶素子のしきい値電圧が上記所定のレベルに達したと判
定したとき、上記パルスの印加を終了させ、上記しきい
値電圧が上記所定のレベルに達していないとき、次回の
パルス印加を行う。

【００１８】さらに、本発明では、上記制御手段は、上
記２回目以降の各パルスの幅を同じ値に設定するか、上
記２回目のパルスから、第２の幅を持つパルスを所定の
回数において生成し、上記所定の回数以降、上記第２の
幅よりさらに短い第３の幅を持つパルスを生成する。

【００１９】本発明によれば、複数のパルスからなる書
き込みまたは消去信号を不揮発性メモリセルに印加する
ことにより、書き込みまたは消去が行われる。書き込み
および消去時、一回目のパルス幅が長く設定され、２回
目以降のパルス幅が一回目のパルス幅より短く設定し、
パルス印加毎に電圧レベルを徐々に大きく設定すること
により、書き込みまたは消去時間の短縮を図り、高速な
書き込みおよび消去を行える不揮発性半導体記憶装置実
現できる。

【００２０】

【発明の実施の形態】図１は本発明に係る不揮発性半導
体記憶装置の一実施形態を示す図であり、本実施形態に
おける書き込みパルスの波形を示す波形図である。本実
施形態は、従来のＩＳＰＰ法に対してさらに改良を加え
ることにより、高速な書き込みおよび消去を可能にする
不揮発性半導体記憶装置を実現する。具体的に、ＩＳＰ
Ｐ法では、印加パルス幅を変えずにパルス電圧のみを変
化させることに対して、本実施形態で、パルスの電圧の
みではなく、パルス幅も変化させることとし、書き込み
初期に印加するパルス幅を長く設定し、その後のパルス
幅を短く設定する方法が取られる。

【００２１】図１に示すように、本実施形態において
は、例えば、不揮発性半導体記憶装置の周辺回路に設け
られているパルス発生回路によって、パルス印加毎に幅
および電圧がともに変化するパルスを発生し、これを書
き込み対象となる選択メモリ行のワード線に印加するこ
とによって、高速な書き込みを実現する。

【００２２】図２は、本実施形態における書き込み回路
の一構成例を示す回路図である。図示のように、本例の
パルス発生回路は、昇圧回路１０、パルス発生回路２０
およびデコーダ３０により構成されている。

【００２３】昇圧回路１０は、電源電圧Ｖ_CCを動作電源
電圧として、電源電圧Ｖ_CCと異なるレベルを有する複数
の電圧Ｖ１，Ｖ２，…，Ｖｍ発生し、パルス発生回路２
０に供給する。パルス発生回路２０は、昇圧回路１０か
らの複数の電圧に応じて、それぞれ異なる電圧レベルを
持ち、所定の幅を有するパルス信号Ｓ_P を発生し、デコ
ーダ３０に供給する。デコーダ３０は、外部から入力さ
れたアドレス信号ＡＤＲに応じて、複数のワード線ＷＬ
１，ＷＬ２，…，ＷＬｎの内一つの選択し、選択したワ
ード線にパルス発生回路２０により発生したパルス信号
Ｓ_P を印加する。

【００２４】このように構成された書き込み回路によ
り、所定の電圧レベルおよび所定の幅を有するパルス信
号Ｓ_P が生成され、アドレス信号ＡＤＲにより選択した
ワード線に当該パルス信号Ｓ_P が印加されるので、当該
ワード線に接続されているメモリセルに対して書き込み
が行われる。

【００２５】書き込み開始後、図２に示す書き込み回路
によって最初に幅Ｔ_PW1 、電圧Ｖ_W1の書き込みパルスＳ
_P1が発生される。一回目の書き込み後、検証時間Ｔ_V に
おいて、一回面のパルス印加によりメモリセルのしきい
値電圧Ｖ_thが検出され、所定の書き込みレベルに達した
か否かを判定する。メモリセルのしきい値電圧Ｖ_thが所
定の書き込みレベルに達したと判定されたとき、メモリ
セルのこれ以降の書き込みを禁止する。逆にしきい値電
圧Ｖ_thが所定の書き込みレベルに達していない場合に、
引き続き２回目の書き込みが行われる。

【００２６】２回目の書き込みでは、図示のように、幅
Ｔ_PW2 、電圧Ｖ_W1よりステップ電圧ΔＶ₁ だけ大きい電
圧に設定されている書き込みパルスＳ_P2が発生される。
そして、２回目の書き込み後、１回目のと同様に、検証
時間Ｔ_V において、メモリセルのしきい値電圧Ｖ_thが検
出され、所定の書き込みレベルに達したか否かを判定す
る。メモリセルのしきい値電圧Ｖ_thが所定の書き込みレ
ベルに達したと判定されたとき、これ以降の書き込みを
禁止する。逆にしきい値電圧Ｖ_thが所定の書き込みレベ
ルに達していない場合に、引き続き３回目の書き込みが
行われる。

【００２７】なお、一回目の書き込みパルスの幅Ｔ_PW1
は、例えば、５０μｓに設定され、２回目以降の書き込
みパルスの幅Ｔ_PW2 は、例えば、２μｓに設定される。
また、２回目以降に発生された各書き込みパルスの幅
を、２回目の書き込みパルス幅と同じくＴ_PW2 とする。

【００２８】図３は、ＩＳＰＰ法による書き込み特性を
示している。図３は、例えば、一回目の書き込みパルス
の電圧、即ち、初期電圧Ｖ_pgm は１４．５Ｖ、各回のパ
ルスのステップアップ電圧ΔＶ＝０．５Ｖの条件で、Ｉ
ＳＰＰ法により書き込みを行う場合に、各書き込みパル
ス幅Ｔ_PWのパルス印加回数に対して、メモリセルのしき
い値電圧Ｖ_thの変化を示している。これによると、ＩＳ
ＰＰ法による書き込みにおいて、パルス印加の初期段階
では、パルス幅Ｔ_PWによりメモリセルのしきい値電圧Ｖ
_thの立ち上がりに差が生じており、パルス幅Ｔ_PWの長い
方が一回目の書き込みパルスの印加によるしきい値電圧
Ｖ_thの上昇分は大きいが、しきい値電圧Ｖ_thが、例え
ば、２Ｖあたりから、何れのパルス幅Ｔ_PWも同じ傾きの
直線となり、しきい値電圧Ｖ_thの変化がパルス印加回数
のみに依存する結果となる。

【００２９】ＩＳＰＰ法に対して、本実施形態の書き込
み方法による書き込み特性を図４に示している。図４
は、図３のＩＳＰＰ法と同じ書き込み条件、即ち、初期
電圧Ｖ_pgm は１４．５Ｖ、各回のパルスのステップアッ
プ電圧ΔＶ＝０．５Ｖの条件で、本発明の書き込み方法
により書き込みを行う場合に、各書き込みパルス幅Ｔ_PW
のパルス印加回数に対して、メモリセルのしきい値電圧
Ｖ_thの変化を示している。

【００３０】図示のように、本発明の書き込みによれ
ば、最初の一回目の書き込みパルス幅Ｔ_PW1 が５０μｓ
に設定され、それ以降の各回の書き込みパルス幅は、Ｔ
_PW2 に設定されている。即ち、一回目に長い書き込みパ
ルスが印加され、２回目以降には短い書き込みパルスが
印加される。この場合には、２回目以降に短い書き込み
パルスが印加されたにも関わらず、書き込み特性は、図
３に示す５０μｓのパルス幅でＩＳＰＰ法による書き込
み時の特性とほぼ一致している。

【００３１】ただし、本実施形態の書き込み方法では、
メモリセルのしきい値電圧Ｖ_thを−３Ｖから＋１Ｖまで
に変化させる場合に、一回目の５０μｓの書き込みパル
スとそれ以降の幅２０μｓのパルスが７回印加すること
により実現できる。書き込みパルスの印加時間は６４μ
ｓである。さらに、一回の検証時間Ｔ_V を、例えば、５
μｓとすると、一回目の書き込み後の検証を含めて全部
で８回の検証が行われるので、書き込みの所要時間は、
１０４μｓである。

【００３２】これに対して、ＩＳＰＰ法により、例え
ば、幅１０μｓの書き込みパルスを用いるとすると、メ
モリセルのしきい値電圧Ｖ_thを−３Ｖから＋１Ｖまでに
変化させる場合、全部で１０回のパルス印加により実現
できる。この場合、１０回の検証を含めて、全部の所要
時間は、１５０μｓである。また、幅５μｓの書き込み
パルスを用いる場合に、図３に示すように、全部で１１
回のパルス印加によりしきい値電圧Ｖ_thの遷移を実現で
きる。この場合、１１回の検証を含めて全部の所要時間
は、１１０μｓである。

【００３３】上述したように、ＩＳＰＰ法による書き込
みでは、幅１０μｓまたは５μｓの書き込みパルスを用
いた何れの場合でも、本実施形態の書き込み方法に較べ
て、書き込みの所要時間が長いことが分かる。ただし、
図３に示すＩＳＰＰ法の書き込み特性によれば、パルス
幅２μｓの書き込みパルスを用いた場合に、例えば、全
部で１３回の書き込みにより同様なしきい値電圧Ｖ_thの
遷移を実現でき、検証時間を含めて、書き込みの所要時
間は、本実施形態の処理時間より短い結果が得られる
が、この場合、幅の短いパルスを用いて書き込みを行う
ので、書き込みの初期においてメモリセルのしきい値電
圧Ｖ_thの変化がごくわずかしかなく、書き込みの効率が
低下するので、実用的ではない。

【００３４】以上説明したように、本実施形態によれ
ば、書き込み時に書き込み対象メモリセルに一回目が幅
の長い書き込みパルスを印加し、２回目以降の書き込み
において、一回目より電圧レベルが大きく、幅が短い書
き込みパルスを印加する。書き込みパルス印加後しきい
値電圧の検証を行い、メモリセルのしきい値電圧Ｖ_thが
検出され、所定の書き込みレベルＶ_THに達したか否かを
判定し、判定結果に応じて書き込み終了または続行を決
定する。これにより、全体の書き込み時間を短縮でき、
従来のＩＳＰＰ法による書き込みに較べて、さらに高速
な書き込みを実現できる。

【００３５】以上では、書き込み動作を例に説明した
が、本発明は不揮発性半導体記憶装置の書き込みのみで
はなく、消去動作にも適用できることはいうまでもな
い。ただし、消去の場合に、メモリセルのフローティン
グゲートに対して電荷授受の方向は、書き込み動作時と
異なる。このため、消去時に用いられている消去パルス
は、負の電圧を有するか、または、コントロールゲート
を所定の固定電位に保持し、書き込みパルスと同じよう
なパルスをメモリセルの基板に印加することによって、
消去を実現できる。このため、消去時メモリセルに印加
される消去パルスは、書き込みパルスと同様に、一回目
のパルス幅が長く、それ以降のパルス幅が短く設定され
る。このように生成した消去パルスを用いることによっ
て、不揮発性半導体記憶装置の消去時間を短縮できる。

【００３６】また、以上の説明では、２回目以降の書き
込みまたは消去パルス幅は、全て一定値に設定されてい
るが、本発明は、これに限定されることなく、例えば、
２回目以降の書き込みまたは消去において、パルス幅が
徐々に短くしていく、若しくは、一定の回数のパルスを
印加した後、それまでのパルス幅よりも短いパルス幅に
切り替えるなど、初期のパルス幅よりも後期のパルス幅
を短く設定する手段は、同様な効果が得られる。

【００３７】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、書き込みおよび消去時に、電
圧レベルおよび幅がともに変化する書き込みまたは消去
パルスを印加することにより、書き込みおよび消去時間
を短縮でき、高速は書き込みおよび消去を実現できる利
点がある。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の一実施
形態を示す波形図である。

【図２】本発明の書き込みパルスの発生回路の一構成例
を示す回路図である。

【図３】ＩＳＰＰ法による書き込み特性を示す図であ
る。

【図４】本発明の書き込み方法による書き込み特性を示
す図である。

【図５】フローティングゲート型不揮発性メモリセルの
一構成例を示す簡略断面図である。

【図６】ＮＡＮＤ型フラッシュメモリのメモリセルアレ
イを示す回路図である。

【図７】従来の書き込み方法の書き込みパルスの波形を
示す波形図である。

【図８】ＩＳＰＰ法の書き込みパルスの波形を示す波形
図である。

【図９】従来の書き込み方法の書き込み特性を示す図で
ある。

【図１０】ＩＳＰＰ法の書き込み特性を示す図である。

【符号の説明】 １…基板、２…ソース拡散層、３…ドレイン拡散層、４
…ゲート絶縁膜、５…フローティングゲート、６…層間
絶縁膜、７…コントロールゲート、１０…昇圧回路、２
０…パルス発生回路、３０…デコーダ、Ｔ_PW1 ，Ｔ_PW2
…パルス幅、ＷＬ１，ＷＬ２，…，ＷＬｎ…ワード線、
ＢＬ…ビット線、ＳＬ…ソース線、ＳＧ１，ＳＧ２…選
択信号線、Ｓ１，Ｓ２…選択トランジスタ、Ｖ_CC…電源
電圧、ＧＮＤ…接地電位。

Claims (5)

【特許請求の範囲】
1. 【請求項１】複数のパルスからなる書き込みまたは消去
   信号を印加し、電荷蓄積層に対して電荷の授受を行うこ
   とにより、しきい値電圧を制御し、しきい値電圧に応じ
   た情報を保持する記憶素子を有する不揮発性半導体記憶
   装置であって、 上記書き込みまたは消去信号における一回目のパルスの
   電圧を初期電圧レベル、パルス幅を第１の幅にそれぞれ
   設定し、２回目以降のパルスの電圧を上記初期電圧レベ
   ルより大きく、パルス幅を上記第１の幅より短く設定す
   る制御手段を有する不揮発性半導体記憶装置。
2. 【請求項２】各パルス印加後、上記記憶素子のしきい値
   電圧を検出し、当該しきい値電圧を所定のレベルに達し
   たか否かを検証する検証手段を有する請求項１記載の不
   揮発性半導体記憶装置。
3. 【請求項３】上記制御手段は、上記検証手段により上記
   記憶素子のしきい値電圧が上記所定のレベルに達したと
   判定したとき、上記パルスの印加を終了させ、上記しき
   い値電圧が上記所定のレベルに達していないとき、次回
   のパルス印加を行う請求項１記載の不揮発性半導体記憶
   装置。
4. 【請求項４】上記制御手段は、上記２回目以降の各パル
   スの幅を同じ値に設定する請求項１記載の不揮発性半導
   体記憶装置。
5. 【請求項５】上記制御手段は、上記２回目のパルスか
   ら、第２の幅を持つパルスを所定の回数において生成
   し、上記所定の回数以降、上記第２の幅よりさらに短い
   第３の幅を持つパルスを生成する請求項１記載の不揮発
   性半導体記憶装置。