TWI462105B - 非揮發性記憶體裝置及其程式化方法 - Google Patents

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非揮發性記憶體裝置及其程式化方法
本發明是有關於一種非揮發性記憶體裝置及其程式化方法，特別是指一種可降低程式化電流並提高可靠度與程式化效率之非揮發性記憶體裝置及其程式化方法。
非揮發性記憶體是一種即使關閉電源也能持續保留內部儲存資料之記憶體，大致可分類為磁性記憶元件、光碟、快閃記憶體、及各種基於半導體製程生產之記憶體。非揮發性記憶體所包含複數記憶體單元的位元資料可在半導體製程中即加以設定，或在完成半導體製程後僅允許進行一次資料寫入(單次可程式唯讀記憶體；One Time Programmable Read Only Memory)，或在完成半導體製程後允許進行多次資料寫入(多次可程式唯讀記憶體；Multiple Time Programmable Read Only Memory)。隨著半導體記憶元件製程技術的成熟發展，可將記憶體單元之程式化及讀取運作所需時間縮短，據以提高記憶體單元之操作速度，並可降低工作電流與所需功率消耗，而運作可靠度也隨之提高，至於執行程式化所需偏壓也越來越低。
記憶體單元通常透過通道熱電子注入(Channel Hot Electron Injection；CHEI)程序來進行程式化運作。藉由在金 氧半(Metal-Oxide-Semiconductor；MOS)電晶體的汲極與源極間施加電壓，從源極往汲極傳輸之通道電子可據以加速而在汲極附近成為具高能量之熱電子，進而將具高能量之熱電子注入金氧半電晶體之浮接閘極以完成通道熱電子注入程序，上述熱電子係以約垂直浮接閘極的方向進行注入浮接閘極。然而習知運用通道熱電子注入來進行程式化的技術具有許多缺點，譬如較長的程式化時間、較大的注入分佈範圍、較高的功率消耗、及因熱電洞(hot hole)注入損害記憶電晶體導致的較低可靠度，所以就需要複雜且佔較大晶片面積的程式化改良電路以克服上述缺點。
第1圖為習知記憶體單元10的電路示意圖。如第1圖所示，記憶體單元10包含一記憶電晶體100與一選擇電晶體110，其中記憶電晶體100之閘極連接於控制線電壓ZCL，記憶電晶體100之汲極連接於位元線電壓BL，選擇電晶體110之閘極連接於字元線電壓ZWL，選擇電晶體110之汲極連接於記憶電晶體100之源極，選擇電晶體110之源極連接於源極線電壓SL，而源極線與n型摻雜井NW係具有相同電壓準位(VSL=VNW)。
請參閱第2圖與第3圖，第2圖為第1圖之記憶體單元10基於固定控制線電壓ZCL的閘極電流對閘極電壓之關係圖，第3圖為第1圖之記憶體單元10基於固定控制線電壓ZCL的臨界電壓與通道熱電子注入電流隨時間變化之關係圖。當記憶電晶體100在抹除狀態而具有起始程式化臨界電 壓Vt_ers時，施加控制線電壓ZCL所產生之閘極電流在起始程式化臨界電壓Vt_ers附近具有較高電流，並隨著控制線電壓ZCL遠離起始程式化臨界電壓Vt_ers而逐漸下降。然而，在程式化過程中，記憶電晶體100的臨界電壓Vt亦隨之偏移，所以若在程式化過程中施加固定之控制線電壓ZCL，則通道熱電子注入電流隨時間變化之關係曲線大體上如第3圖所示，此關係曲線之右斜線區域可視為第2圖之左斜線區域與打點區域之摺積(Convolution)結果。如第3圖所示，剛開始進行程式化之高通道熱電子注入電流會使記憶電晶體100的臨界電壓Vt快速上昇，但通道熱電子注入電流會隨著臨界電壓Vt之上昇而下降，從而臨界電壓Vt之上昇速度就隨之趨緩，如此會降低記憶電晶體100之程式化速度，甚至可能發生程式化不足(電子注入量不足)現象。
依據本發明之實施例，其揭露一種非揮發性記憶體單元的程式化方法，該非揮發性記憶體單元具有一選擇電晶體與一記憶電晶體。此種程式化方法包含：施加一控制線電壓至該記憶電晶體的一控制線輸入端；施加一源極線電壓至該選擇電晶體的一源極線輸入端；偵測該非揮發性記憶體單元之一導通電流；以及於該導通電流達到一預定值時，提高施加於該非揮發性記憶體單元之該控制線輸入端的該控制線電壓。
依據本發明之實施例，另揭露一種非揮發性記憶體裝置，其包 含一記憶體單元陣列、一寫入電路、及一驗證電路。該記憶體單元陣列具有複數記憶體單元，該些記憶體單元係設置於該記憶體單元陣列之複數位元線與複數字元線交叉編排矩陣的複數交叉點上。該寫入電路係用來提供複數多重可變脈衝至每一字元線以進行程式化。該些多重可變脈衝具有一預定振幅以使閘極注入電流在程式化運作中保持於一預定電流準位。該驗證電路係用來在程式化運作中感測一導通電流之變化，並於所感測之該導通電流達到一預定值時停止程式化運作。
依據本發明之實施例，另揭露一種非揮發性記憶體單元的程式化方法，其包含：施加一字元線電壓至該非揮發性記憶體單元之一字元線輸入端；施加一位元線電壓至該非揮發性記憶體單元之一位元線輸入端；偵測該非揮發性記憶體單元之一導通電流；以及於該導通電流達到一預定值時，提高施加於該非揮發性記憶體單元之該字元線輸入端的該字元線電壓。
為讓本發明更顯而易懂，下文依本發明非揮發性記憶體裝置及其程式化方法，特舉實施例配合所附圖式作詳細說明，但所提供之實施例並不用以限制本發明所涵蓋的範圍，而方法流程步驟編號更非用以限制其執行先後次序，任何由方法步驟重新組合之執行流程，所產生具有均等功效的方法，皆為本發明所涵蓋的範圍。
第4圖為閘極電流|Ig|與汲極電流|Id|對施加於記憶體單元之 閘極電壓VG的關係曲線圖。閘極電壓VG可以是透過控制線施加於記憶電晶體100之控制線輸入端(譬如閘極)的控制線電壓。假設記憶電晶體100具有起始臨界電壓Vt，當施加於記憶電晶體100之閘極的閘極電壓VG(訊號ZCL)逼近臨界電壓Vt時，會發生通道熱電子(Channel Hot Electron；CHE)注入現象，而且此時閘極電流|Ig|約為最大值。當閘極電壓VG低於臨界電壓Vt時，閘極電流|Ig|則降低。若閘極電壓VG再降低則會發生通道熱電洞(Channel Hot Hole；CHH)注入現象，且此通道熱電洞注入現象可能會損害記憶電晶體100。當閘極電壓VG高於臨界電壓Vt時，閘極電流|Ig|係隨閘極電壓VG之增加而快速下降，且汲極電流|Id|亦隨之快速下降。如第4圖所示，在程式化過程中，臨界電壓Vt係隨電子注入記憶電晶體100之浮接閘或氧化物-氮化物-氧化物(oxide-nitride-oxide；ONO)三層複合閘極102而增加。基於上述臨界電壓Vt偏移現象，於程式化過程中，可將閘極電壓VG略為提高(譬如比臨界電壓Vt高0.5V)，如此閘極電流|Ig|就可在程式化週期的大部分時間內，即使臨界電壓Vt往高電壓偏移，仍可維持在較高電流準位，據以加速程式化運作而減少程式化時間，並可降低發生通道熱電洞注入現象的風險，另由於程式化過程中之汲極電流|Id|因提高閘極電壓VG而降低，故可縮小晶片面積。
請參閱第5圖與第6圖，其係用來說明依本發明一實施例之斜坡式控制線電壓程式化方法，第5圖顯示閘極電流對閘極電壓的關係圖，第6圖顯示臨界電壓與通道熱電子注入 電流隨時間變化之關係圖。在一較佳運作模式中，進行程式化所施加於記憶電晶體100之閘極電壓VG係隨臨界電壓偏移而遞增。如第5圖所示，所施加之起始閘極電壓(左邊虛線)係用來使閘極電流約為最大值(左邊斜線區域靠近起始閘極電壓之電流峰值)。在後續程式化過程中，記憶電晶體100之臨界電壓會漸增，所以起始閘極電壓可能低於抹除電壓Vt_ers(左邊實線)，而記憶電晶體100之臨界電壓則已昇至較高電壓Vt_pgm。故在臨界電壓往較高電壓(右邊靠近打點區域峰點之電壓Vt_pgm)的增加過程中，透過將施加於記憶電晶體100之閘極電壓以斜坡遞增模式提昇至較高閘極電壓，記憶電晶體100可基於具預定電流準位之閘極注入電流而進行程式化，此預定電流準位可約為最大閘極電流。第6圖係概念性地顯示施加步階斜坡遞增模式的閘極電壓所導致通道熱電子注入電流隨時間變化之關係，請注意通道熱電子注入電流在進行程式化過程中約保持在最大值，如此可使臨界電壓Vt隨時間而持續快速增加，據以縮短程式化時間。
第7圖為依本發明一實施例之控制線信號VZCL與源極線電壓信號VSL隨時間變化之關係圖。如第7圖所示，施加於記憶電晶體100之閘極的控制線信號VZCL係為基於步階斜坡遞增模式的電壓信號，且施加於選擇電晶體110之源極線電壓信號VSL亦為基於步階斜坡遞增模式的電壓信號。基於步階斜坡遞增模式的源極線電壓信號VSL可用來遞增源極線SL至位元線BL的偏壓(SL to BL bias，BL電壓 =0V)，如此可導致較佳之程式化結果。在第7圖所示的實施例中，SL至BL偏壓的每一增量係對應於控制線信號VZCL之一斜坡電壓週期，控制線信號VZCL的每一斜坡電壓週期之步階數目並沒有特別限制，基本上較佳為至少一步階。在控制線信號VZCL之每一斜坡電壓週期結束後，會接著執行一程式化驗證程序，若程式化驗證失敗，則需執行進一步的程式化，此時會提高SL至BL偏壓，並重新開始控制線信號VZCL之另一斜坡電壓週期。若通過程式化驗證，則控制線信號VZCL與源極線電壓信號VSL可均進入待命模式以停止進行程式化。如第7圖所示，可運用三斜坡電壓週期之以涵蓋高操作速度、標準操作速度及低操作速度之記憶體單元的程式化運作。高操作速度之記憶體單元僅需一斜坡電壓週期(第一斜坡電壓週期)就可通過程式化驗證，標準操作速度之記憶體單元需二斜坡電壓週期(第一斜坡電壓週期與第二斜坡電壓週期)才可通過程式化驗證，而低操作速度之記憶體單元則需三斜坡電壓週期(第一斜坡電壓週期至第三斜坡電壓週期)才可通過程式化驗證。
第8圖為依本發明另一實施例之控制線信號VZCL與源極線電壓信號VSL隨時間變化之關係圖。第8圖所示之關係圖是類似於第7圖所示之關係圖，主要差異在於程式化驗證程序係在程式化過程中進行，亦即同時進行程式化與驗證程序(Verify While Program；VWP)，故在完成控制線信號VZCL之一斜坡電壓週期後，可立即開始控制線信號VZCL之另一斜坡 電壓週期，也就是說，在控制線信號VZCL的二斜坡電壓週期之間不須加入程式化驗證時間，據以加速程式化過程。
請參閱第9圖與第10圖，第9圖為基於VWP運作模式之高操作速度記憶體單元的程式化相關信號隨時間變化之關係圖，第10圖為基於VWP運作模式之低操作速度記憶體單元的程式化相關信號隨時間變化之關係圖，請注意此二圖所示之電壓準位與時間長短僅作為實施參考，並非用來限制本發明所涵蓋的範圍。第9圖所示之控制線信號VZCL係為基於步階斜坡遞增模式的電壓信號，據以達到高操作速度與低功率消耗的目的。控制線信號VZCL之起始偏壓可設為靠近起始臨界電壓Vt_start的電壓，而控制線信號VZCL之最後偏壓則可決定程式化之最後臨界電壓Vt_final。源極線電壓信號VSL的步階斜坡電壓是用來提供基於步階斜坡模式的SL至BL偏壓，據以克服元件製程參數誤差與雜訊干擾。
對高操作速度記憶體單元而言，如第9圖所示，具單一斜坡電壓週期之控制線信號VZCL可能就足以完成程式化，故源極線電壓信號VSL在程式化過程中係保持在固定電壓，亦即源極線電壓信號VSL在程式化過程中並不需進行步階斜坡電壓變化。對低操作速度記憶體單元而言，如第10圖所示，源極線電壓信號VSL在程式化過程中通常需要進行步階斜坡電壓變化，直到偵測到足夠高的位元線電流IBL(譬如50微安培)才停止進行源極線電壓信號VSL之步階斜坡電壓變化，此時可開始進行控制線信號VZCL之步階斜 坡電壓變化直到完成程式化。如第9圖與第10圖所示，斜坡式控制線信號VZCL可於位元線電流IBL達到程式化電流Ipgm(譬如50微安培)時進行步階電壓變化以昇壓至下一步階，而斜坡式SL至BL偏壓也可於達到最大程式化時間(譬如50微秒)時進行步階電壓變化以昇壓至下一步階，亦即SL至BL偏壓並非於位元線電流IBL達到程式化電流Ipgm時進行步階電壓變化。請注意，斜坡式源極線電壓信號VSL及斜坡式控制線信號VZCL的步階電壓變化均可基於上述最大程式化時間而進行。在另一實施例中，斜坡式源極線電壓信號VSL的步階電壓變化係基於上述最大程式化時間而進行，但斜坡式控制線信號VZCL的步階電壓變化則基於一斜坡式程式化時間而進行，其中斜坡式程式化時間係短於(快於)最大程式化時間。
第11圖為本發明一實施例之基於VWP運作模式的通道熱電子注入程式化方法之流程圖。在第11圖所示的流程70中，於記憶體單元需要被寫入資料時開始進行程式化(步驟700)，並先執行記憶電晶體及其相對應選擇電晶體的起始設定，譬如設定VZCL=4.5V,VSL=VNW=5V,VBL=0V等，其中VNW為n型摻雜井電壓(步驟702)。在完成起始設定後，就可進行如上所述之程式化(步驟704)。若程式化時間Tpgm超過一預定時間長度(步驟706)，譬如超過5微秒，且n型摻雜井電壓低於第一電壓臨界值(步驟708)，譬如低於6伏，則將n型摻雜井電壓增量一第一步階電壓(步驟710)，譬如 增量0.5伏特。若程式化時間Tpgm超過預定時間長度(步驟706)，且n型摻雜井電壓高於第一電壓臨界值(步驟708)，則結束程式化流程(步驟718)，此種狀況可能是因為記憶體單元的操作速度太慢。
若在程式化時間Tpgm小於預定時間長度(步驟706)，且位元線電流IBL低於預定程式化電流Ipgm(步驟712)，譬如低於50微安培，則流程70回去執行步驟706。若在程式化時間Tpgm小於預定時間長度(步驟706)之狀況下，位元線電流IBL超過預定程式化電流Ipgm(步驟712)，且控制線信號VZCL小於一閘極電壓臨界值(步驟714)，譬如小於VNW+2.5伏，則將控制線信號VZCL增量一第二步階電壓(步驟716)，譬如增量0.5伏特。第一步階電壓可相同或相異於第二步階電壓。若控制線信號VZCL大於或等於閘極電壓臨界值(步驟714)，則結束程式化流程(步驟718)。在上述流程70中，第一電壓臨界值可為施加於記憶電晶體100之閘極的控制線電壓之一預定控制線電壓限制值。
第12圖為本發明一實施例之具步階斜坡的閘極電壓ZCL隨時間變化之關係圖。於程式化過程中，源極線電壓SL可保持在固定電壓Y，且源極線電壓SL可約等於n型摻雜井電壓NW。閘極電壓ZCL可在開始程式化時被設定為高於待命電壓之電壓X。其後，可將電壓X增量一步階電壓“a”以產生第一步階，繼而將電壓“X+a”增量一步階電壓“b”以產生第二步階，如此依次增量直到電壓昇至“X+a+b+c+d”。接著， 可先執行驗證程序，再從電壓X開始另一斜坡電壓週期。閘極電壓ZCL之最大偏壓限制值可設為大約等於電壓“X+a+b+c+d+e+f”，其中步階電壓a,b,c,…,f可為相同或相異之電壓增量，此外，如前所述，每一斜坡電壓週期之步階數目亦沒有特別限制。
第13圖為本發明另一實施例之具步階斜坡的閘極電壓ZCL隨時間變化之關係圖。第13圖所示之關係圖是類似於第12圖所示之關係圖，亦即只有閘極電壓ZCL具步階斜坡，而源極線電壓SL於程式化過程中係保持在固定電壓，至於主要差異係在每次步階電壓增量後可加入驗證程序。舉例而言，在施加電壓X後，可先執行驗證程序，再施加電壓X+a，接著仍可先執行驗證程序，再施加電壓X+a+b，如此依次執行後續程式化。
第14圖為本發明另一實施例之具步階斜坡的閘極電壓ZCL隨時間變化之關係圖。第14圖所示之關係圖可視為第12圖與第13圖所示之步階斜坡化模式的組合。在開始程式化時，閘極電壓ZCL係無間斷地依次執行斜坡電壓增量，直到電壓昇至“X+a+b+c+d”，此時可先執行驗證程序，再將電壓增量至“X+a+b+c+d+e”，接著仍可先執行驗證程序，再將電壓增量至“X+a+b+c+d+e+f”，如此依次執行後續程式化。雖然第14圖之實施例係為先執行第12圖所示之步階斜坡化運作，再執行第13圖所示之步階斜坡化運作，但步階斜坡化模式的組合順序並不限於第14圖之實施例，亦即可先執行第13 圖所示之步階斜坡化運作，再執行第12圖所示之步階斜坡化運作。
第15圖為本發明一實施例之具步階斜坡的閘極電壓ZCL與具步階斜坡的源極線/n型摻雜井電壓SL/NW隨時間變化之關係圖。在開始程式化後，於源極線/n型摻雜井電壓SL/NW保持在電壓Y的狀況下，閘極電壓ZCL係無間斷地依次進行斜坡電壓增量而從電壓X遞昇至電壓X+a+b+c+d，此時可先執行驗證程序，其後於源極線/n型摻雜井電壓SL/NW保持在電壓Y+g的狀況下，再從電壓X開始另一斜坡電壓週期而遞昇至電壓X+a+b+c+d。增量電壓“g”可相同或相異於任一增量電壓a,b,c,…,f。
第16圖為本發明另一實施例之具步階斜坡的閘極電壓ZCL與具步階斜坡的源極線/n型摻雜井電壓SL/NW隨時間變化之關係圖。在程式化過程中，源極線/n型摻雜井電壓SL/NW先從電壓Y步昇至電壓Y+d，其後再步昇至電壓Y+d+e。於源極線/n型摻雜井電壓SL/NW每次步昇後，可接著執行驗證程序。在源極線/n型摻雜井電壓SL/NW步昇至電壓Y+d+e後，可先執行驗證程序，再將閘極電壓ZCL從電壓X步昇至電壓X+a，接著步昇至電壓X+a+b，繼而步昇至電壓X+a+b+c，亦即在電壓ZCL進行斜坡電壓增量而從電壓X遞昇至電壓X+a+b+c的過程中，源極線/n型摻雜井電壓SL/NW係保持在電壓Y+d+e。此外，在閘極電壓ZCL進行斜坡電壓增量而從電壓X遞昇至電壓X+a+b+c的過程中，可 在每次步階電壓增量後加入驗證程序。
第17圖為本發明一實施例之具低程式化電流與高可靠度的非揮發性記憶體裝置之示意圖。如第17圖所示，非揮發性記憶體裝置130包含一記憶體單元陣列1360、一耦接於記憶體單元陣列1360之字元線驅動器1350、一耦接於記憶體單元陣列1360之控制線驅動器1351、一耦接於字元線驅動器1350之行位址解碼器1340、一耦接於行位址解碼器1340之位址緩衝器1310、一耦接於位址緩衝器1310之控制電路1300、一耦接於記憶體單元陣列1360之多工器1352、一耦接於記憶體單元陣列1360、字元線驅動器1350、控制線驅動器1351與多工器1352之電源產生器1330、一耦接於多工器1352與記憶體單元陣列1360之感測放大器1370、一耦接於感測放大器1370之列位址解碼器1341、一耦接於感測放大器1370之資料輸入/輸出(I/O)緩衝器1380、一耦接於資料輸入/輸出緩衝器1380之輸入/輸出電路1390、以及一耦接於位址緩衝器1310與電源產生器1330之記憶體單元運作狀態機1320。控制電路1300係用來根據晶片致能信號PCE、輸出致能信號POE及寫入致能信號PWE以控制位址緩衝器1310之運作。
記憶體單元陣列1360包含複數記憶體單元，譬如第1圖所示之記憶體單元100。複數記憶體單元係設置於記憶體單元陣列1360之複數位元線與複數字元線(或控制線)交叉編排矩陣的複數交叉點上。字元線驅動器1350、控制線驅動 器1351、行位址解碼器1340與列位址解碼器1341形成一寫入電路，用來在程式化運作中提供複數多重可變脈衝或固定脈衝至每一控制線以進行程式化。上述多重可變脈衝係具有預定振幅以使閘極注入電流在程式化運作中保持於一預定電流準位，此預定電流準位在降低導通電流的情況下可約為最大值。多工器1352、感測放大器1370、電源產生器1330與記憶體單元運作狀態機1320形成一驗證電路，用來在程式化運作中感測導通電流之變化，並於所感測之導通電流達到一預定值時停止程式化運作。上述驗證電路可於程式化運作超過一預定程式化時間時停止程式化運作，即使此時所感測之導通電流並未達到該預定值。上述驗證電路並可於控制線電壓絕對值大於或等於臨界電壓絕對值時停止程式化運作。在記憶體單元陣列1360中，每一記憶體單元可以是一具有電荷儲存閘之P型通道記憶體單元，此電荷儲存閘可以是氧化物-氮化物-氧化物三層複合閘。上述多重可變脈衝另可饋入至每一位元線以提供進行程式化所需之源極線SL至位元線BL偏壓。上述具有預定振幅之多重可變脈衝的波形可以是基於步階遞增模式之斜坡或是基於單調遞增模式之斜坡。
第18圖為本發明一實施例之雙閘極電晶體180的示意圖。上述記憶體單元可為第18圖所示之具浮接閘181的雙閘極電晶體180，並可運用上述斜坡式閘極電壓以提昇操作效能。在上述具有兩電晶體100,110之記憶體單元10的運作 中，控制線電壓ZCL及/或選擇線電壓(源極線電壓)SL可為斜坡式電壓。就雙閘極電晶體180之運作而言，施加於雙閘電晶體180之閘極極的字元線電壓WL與施加於雙閘極電晶體180之汲極的位元線電壓BL可為斜坡式電壓。第18圖所示位元線電壓BL及/或字元線電壓WL的斜坡化電壓設定，可相同於上述有關第1圖及位元線電壓BL及控制線電壓ZCL的斜坡化電壓設定。然而，由於第1圖與第18圖所示之記憶體單元架構係彼此相異，故字元線電壓WL的連接方式亦不同，且雙閘極電晶體180並不包含控制線輸入端。在雙閘極電晶體180之一操作模式中，可於導通電流達到一預定值時，字元線電壓WL才開始進行斜坡化電壓設定，而對於低操作速度記憶體單元而言，位元線電壓BL亦可進行斜坡化電壓設定。
請注意，雖然以上所述係針對P型通道記憶體單元，但可在不脫離本發明技術概念範圍內應用於N型通道記憶體單元。此外，第18圖所示之記憶體單元僅為一實施例，在不脫離本發明技術概念範圍內，亦可採用一僅具單電荷儲存層之記憶電晶體作為記憶體單元。
綜上所述，在第1圖所示之記憶體單元10的程式化運作中，控制線電壓ZCL及/或位元線電壓BL的斜坡化電壓設定可有效降低程式化時間，據以提高記憶體單元10的程式化效率。同理，在第18圖所示之雙閘極電晶體180的程式化運作中，字元線電壓WL及/或位元線電壓BL的斜坡化 電壓設定可有效降低程式化時間，據以提高雙閘電晶體180的程式化效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何具有本發明所屬技術領域之通常知識者，在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧記憶體單元
100‧‧‧記憶電晶體
102‧‧‧ONO三層複合閘極
110‧‧‧選擇電晶體
130‧‧‧非揮發性記憶體裝置
1300‧‧‧控制電路
1310‧‧‧位址緩衝器
1320‧‧‧記憶體單元運作狀態機
1330‧‧‧電源產生器
1340‧‧‧行位址解碼器
1341‧‧‧列位址解碼器
1350‧‧‧字元線驅動器
1351‧‧‧控制線驅動器
1352‧‧‧多工器
1360‧‧‧記憶體單元陣列
1370‧‧‧感測放大器
1380‧‧‧資料輸入/輸出緩衝器
1390‧‧‧輸入/輸出電路
180‧‧‧雙閘極電晶體
181‧‧‧浮接閘極
70‧‧‧流程
700~718‧‧‧步驟
BL‧‧‧位元線電壓
IBL‧‧‧位元線電流
NW‧‧‧n型摻雜井
SL‧‧‧源極線電壓
VG‧‧‧閘極電壓
VSL‧‧‧源極線電壓信號
Vt‧‧‧臨界電壓
VZCL‧‧‧控制線信號
WL‧‧‧字元線電壓
ZCL‧‧‧控制線電壓
ZWL‧‧‧字元線電壓
第1圖為習知記憶體單元的電路示意圖。
第2圖為第1圖之記憶體單元基於固定控制線電壓的閘極電流對閘極電壓之關係圖。
第3圖為第1圖之記憶體單元基於固定控制線電壓的臨界電壓與通道熱電子注入電流隨時間變化之關係圖。
第4圖為閘極電流與汲極電流對施加於記憶體單元之閘極電壓的關係曲線圖。
第5圖為本發明斜坡式控制線電壓程式化方法的閘極電流對閘極電壓之關係圖。
第6圖為本發明斜坡式控制線電壓程式化方法的臨界電壓與通道熱電子注入電流隨時間變化之關係圖。
第7圖為依本發明一實施例之控制線信號與源極線電壓信號隨時間變化之關係圖。
第8圖為依本發明另一實施例之控制線信號與源極線電 壓信號隨時間變化之關係圖。
第9圖為基於VWP運作模式之高操作速度記憶體單元的程式化相關信號隨時間變化之關係圖。
第10圖為基於VWP運作模式之低操作速度記憶體單元的程式化相關信號隨時間變化之關係圖。
第11圖為本發明一實施例之基於VWP運作模式的通道熱電子注入程式化方法之流程圖。
第12圖為本發明一實施例之具步階斜坡的閘極電壓隨時間變化之關係圖。
第13圖為本發明另一實施例之具步階斜坡的閘極電壓隨時間變化之關係圖。
第14圖為本發明另一實施例之具步階斜坡的閘極電壓隨時間變化之關係圖。
第15圖為本發明一實施例之具步階斜坡的閘極電壓與具步階斜坡的源極線/n型摻雜井電壓隨時間變化之關係圖。
第16圖為本發明另一實施例之具步階斜坡的閘極電壓與具步階斜坡的源極線/n型摻雜井電壓隨時間變化之關係圖。
第17圖為本發明一實施例之具低程式化電流與高可靠度的非揮發性記憶體裝置之示意圖。
第18圖為本發明一實施例之雙閘極電晶體的示意圖。
70‧‧‧流程
700~718‧‧‧步驟

Claims (18)

  1. 一種非揮發性記憶體單元的程式化方法，該非揮發性記憶體單元具有一選擇電晶體與一記憶電晶體，該程式化方法包含：施加一控制線電壓至該記憶電晶體的一控制線輸入端；施加一源極線電壓至該選擇電晶體的一源極線輸入端；偵測該非揮發性記憶體單元之一導通電流；以及於該導通電流達到一預定值時，提高施加於該非揮發性記憶體單元之該控制線輸入端的該控制線電壓；其中，該選擇電晶體具有一連接於一字元線電壓之閘極、一連接於該源極線電壓之源極、及一連接於一摻雜井電壓之基體，且串接該選擇電晶體之該記憶電晶體具有一連接於該控制線電壓之閘極、一連接於一位元線電壓之汲極、及一連接於該摻雜井電壓之基體。
  2. 如請求項1所述之非揮發性記憶體單元的程式化方法，還包含，當該導通電流在進行程式化中達到該預定值時，將該控制線電壓降低為一控制線待命電壓，且將該源極線電壓降低為一源極線待命電壓。
  3. 如請求項1所述之非揮發性記憶體單元的程式化方法，還包含，當該控制線電壓上昇至一預定控制線電壓限制值時，重置該控制線電壓並重新開始一後續程式化週期。
  4. 如請求項1所述之非揮發性記憶體單元的程式化方法，還包含，當進行程式化之時間超過一預定程式化時間且該導通電流低於該預定值時，提高施加於該選擇電晶體之該源極線輸入端的該源極線電壓。
  5. 如請求項4所述之非揮發性記憶體單元的程式化方法，其中，提高該源極線電壓之步驟進一步包含將該源極線電壓增量一第一步階電壓。
  6. 如請求項5所述之非揮發性記憶體單元的程式化方法，其中，提高該控制線電壓之步驟進一步包含將該控制線電壓增量一第二步階電壓。
  7. 如請求項6所述之非揮發性記憶體單元的程式化方法，其中，該第一步階電壓實質上等於該第二步階電壓。
  8. 如請求項6所述之非揮發性記憶體單元的程式化方法，其中，該第一步階電壓不等於該第二步階電壓。
  9. 如請求項1所述之非揮發性記憶體單元的程式化方法，其中，該選擇電晶體與該記憶電晶體係為P型通道電晶體。
  10. 一種非揮發性記憶體裝置，其包含： 一記憶體單元陣列，具有複數記憶體單元，該些記憶體單元係設置於該記憶體單元陣列之複數位元線與複數字元線交叉編排矩陣的複數交叉點上；一寫入電路，用來提供複數多重可變脈衝至每一字元線以進行程式化，其中該些多重可變脈衝具有一預定振幅以使閘極注入電流在程式化運作中保持於一預定電流準位；以及一驗證電路，用來在程式化運作中感測一導通電流之變化，並於所感測之該導通電流達到一預定值時停止程式化運作；其中每一記憶體單元係為一具有一電荷儲存閘極之P型通道記憶體單元。
  11. 如請求項10所述之非揮發性記憶體裝置，其中該電荷儲存閘極係為一氧化物-氮化物-氧化物三層複合閘極。
  12. 如請求項10所述之非揮發性記憶體裝置，其中具有該預定振幅之該些多重可變脈衝的波形係為基於步階遞增模式之斜坡或是基於單調遞增模式之斜坡。
  13. 如請求項10所述之非揮發性記憶體裝置，其中該寫入電路進一步用來在程式化運作中將該些多重可變脈衝饋入該記憶體單元陣列之該些位元線。
  14. 如請求項10所述之非揮發性記憶體裝置，其中，當進行程式化之時間超過一預定程式化時間且所感測之該導通電流未達到該預定值時，該驗證電路停止程式化運作。
  15. 如請求項10所述之非揮發性記憶體裝置，其中，當該字元線電壓絕對值大於或等於一臨界電壓絕對值時，該驗證電路停止程式化運作。
  16. 一種非揮發性記憶體單元的程式化方法，其包含：施加一字元線電壓至該非揮發性記憶體單元之一字元線輸入端；施加一位元線電壓至該非揮發性記憶體單元之一位元線輸入端；偵測該非揮發性記憶體單元之一導通電流；於該導通電流達到一預定值時，提高施加於該非揮發性記憶體單元之該字元線輸入端的該字元線電壓；以及當進行程式化之時間超過一預定程式化時間且該導通電流低於該預定值時，提高施加於該非揮發性記憶體單元的該位元線輸入端之該位元線電壓。
  17. 如請求項16所述之非揮發性記憶體單元的程式化方法，還包含，當該導通電流在進行程式化中達到該預定值時，將該字元 線電壓降低為一字元線待命電壓，且將該位元線電壓降低為一位元線待命電壓。
  18. 如請求項16所述之非揮發性記憶體單元的程式化方法，還包含，當該字元線電壓上昇至一預定字元線電壓限制值時，重置該字元線電壓並重新開始一後續程式化週期。
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