CN106448734B - 非挥发性半导体储存装置及其擦除方法 - Google Patents

非挥发性半导体储存装置及其擦除方法 Download PDF

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Abstract

本发明提供了一种非挥发性半导体储存装置及其擦除方法，对应于数据的改写次数以补偿储存元的特性变化的非挥发性半导体储存装置的擦除方法。本发明的擦除方法，包括通过施加擦除电压至被选择的储存元的通道区域以擦除电荷累积层的电荷的擦除步骤，以及施加前述擦除电压之后，通过在被选择储存元的控制栅极上施加比编程时的电压弱的编程电压，而在电荷累积层将电荷进行软编程的软编程步骤。在重复施加擦除电压时，一步一步地将擦除电压加大(Vers1<Vers2<Vers3<Vers4)，在重复施加软编程电压时，一步一步地将软编程电压减小(Vsf_pgm1>Vsf_pgm2>Vsf_pgm3>Vsf_pgm4)。

Description

非挥发性半导体储存装置及其擦除方法
技术领域
本发明是有关于NAND型及NOR型闪存等的半导体装置的可靠性，特别是有关于即使重复地写入擦除但可靠性劣化很少的闪存的擦除方法。
背景技术
图1显示NAND型闪存的储存元阵列的概要剖面图。P型硅基板(P-Sub)10内形成有N阱(N-Well)12，N阱12内形成有P阱(P-Well)14。P阱14内形成有构成NAND串的多个晶体管。一个NAND串具有串联连接的多个储存元、连接至储存元的一端部的源极线选择晶体管、连接至储存元的另一端部的位线选择晶体管。图1中显示串联连接的多个储存元20、源极线侧选择晶体管22、位线侧选择晶体管24。P阱14内，在行方向形成有多个此种NAND串，一个P阱14内的所有NAND串构成一个区块。
源极线SL被电连接在源极线选择晶体管22的n扩散区域(源极区域)23，位线BL被电连接在位线选择晶体管24的n扩散区域(漏极区域)23。又，在P阱14中形成有接触用的p+扩散区域26，N阱12中形成有n+扩散区域27，此二个扩散区域26、27通过N阱/P阱的共同接触28而连接。如后所述，对选择的区块进行擦除时，通过共同接触28施加P阱的高电压的擦除脉冲。
图2显示储存元阵列的等效电路。如图所示，在与NAND串交错的行方向上，形成有多个字线WL1、WL2…WLn，各个字线WL共同连接行方向上对应的储存元20的控制栅极。选择栅极线SGS共同连接行方向的源极线选择晶体管22的栅极，选择栅极线SGD共同连接行方向的位线选择晶体管24的栅极。通过选择栅极线SGS使源极线选择晶体管22导通时，NAND串被电连接至源极线SL，通过选择栅极线SGD使位线选择晶体管24导通时，NAND串被电连接至位线BL。
图3显示NAND型闪存的擦除动作时，擦除选择区块内的各节点的电压波形图。节点N1是N阱/P阱的共同接触28，N2是源极线SL的接触用扩散区域23，N3是源极线侧选择晶体管22的栅极，N4是同一区块内储存元20的字线(控制栅极)，N5是位线侧选择晶体管24的栅极，N6是位线BL的接触用扩散区域23。又，非选择区块中，N4成为和擦除选择区块内的N3至N5相同波形。
NAND型闪存中，数据擦除是以区块单位进行。此时，设定选择区块的字线为0V或低于P阱14的电压，在形成储存元阵列的P阱14，施加条状的正电压擦除脉冲，施加擦除脉冲Ps之后，使P阱电位回到0V。此时，各节点N2、N3、N5、N6通过和P阱14的电容耦合而自动被升压。擦除之后，通过验证读出，判定选择的区块内储存元的临界值是否小于某一值。若区块内的全部储存元的临界值小于某一值，则擦除动作完成；若一部分储存元的临界值大于某一值，则再施加擦除脉冲Ps，再执行验证读出(例如专利文件1)。
又，为控制被擦除储存元的临界值分布范围的下限值，也有对被擦除的储存元执行软编程(soft-program)及执行软编程验证的提案(例如专利文件2)。此流程如图4所示。如图所示，施加擦除脉冲Ps(S10)，用以擦除被选择储存元的数据；接着，执行擦除验证(S20)，用以检验储存元的临界值的上限值是否在一定以下；实施软编程验证(S40)，以在擦除验证判定合格时，检验储存元的临界值是下限值是否在一定以上；对在此验证判定不合格的储存元执行软编程(S30)；藉此进行使临界值分布范围的下限值成为一定以上的控制。
另一方面，在写入(编程)时，P阱14设定为0V，在所选择的字线上施加高电压。在位线上施加0V至正电位，在施加0V时，所选择的储存元的硅表面成为0V，有从硅基板往浮动栅极的电子隧穿电流流动。藉此，储存元的临界值变得比某一规定值高。
先前技术文件：
专利文件：
专利文件1：特开2012-027979号公报。
专利文件2：2007102923号公报。
发明内容
已知的NAND型等的闪存中，重复写入/擦除(数据的改写)引起浮动栅极下的氧化膜的膜质劣化，氧化膜的电洞/电子陷阱造成电导(Gm)劣化，且数据的保存性也劣化。处理此种问题的一个方法如专利文件2所述，在擦除时对被过度擦除的储存元执行软编程，而将储存元的分布范围狭带化。藉此，能够抑制由于数据改写所致的可靠性劣化。
但是，软编程本身可能会造成次要的不良影响。图5显示数据改写的次数与储存元的临界值两者关系的实验结果。横轴显示写入(编程)/擦除的循环数，纵轴显示储存元临界值(Vth)。在某些实验结果，设定最初储存元被编程时，储存元的临界值是2V，最初储存元被擦除时，储存元的临界值变成-4V，之后以相同的条件重复写入/擦除。
结果，被编程的储存元的临界值(线MP)是随着循环数的增加而变大，循环数达到10万次时，临界值从2V变化至约5V。此变化伴随循环数增加，电子变得容易从通道区域被注入浮动栅极(电荷累积层)，亦即变得容易被过度编程，这意味编程时间变快。一方面，被擦除储存元的临界值(线ME)也随着循环数的增加而变大，循环数达到10万次时，临界值从-4V上升至1.5V。此变化伴随循环数增加，电子变得容易从浮动栅极隧穿至通道区域，亦即储存元的数据的擦除变得困难，这意味擦除时间变慢。
如此，当数据的改写次数增加时，由于储存元的特性变化，在储存元的擦除之后，若一律以相同条件执行软编程，储存元会被轻易地过度编程，结果是临界值会朝正向值急速偏移，对储存元临界值的分布范围造成不良影响。
本发明目的是要解决此种已知的问题，并提供反应数据改写次数而补偿储存元的特性变化的非挥发性半导体储存装置的擦除方法。
解决问题的手段：
本发明相关的擦除方法，是非挥发性半导体储存装置的擦除方法，前述非挥发性半导体储存装置具有由包括控制栅极、电荷累积层及通道区域的储存元所形成的存储器阵列。前述擦除方法，包括：从前述存储器阵列选择应擦除储存元的选择步骤；通过施加擦除电压至被选择的储存元的通道区域，将电荷累积层的电荷擦除的擦除步骤；施加前述擦除电压之后，通过在被选择储存元的控制栅极上施加比编程时的电压弱的软编程电压，而在电荷累积层对电荷进行软编程的软编程步骤。判定储存元的擦除是否合格的擦除验证步骤，其中，所述擦除验证步骤在所述软编程步骤之后被执行；当通过所述擦除验证步骤判定不合格时，将所述擦除电压加大且将所述软编程电压减小，重复执行所述擦除步骤及所述软编程步骤。
理想上，前述软编程步骤在前述擦除步骤之后立即被执行，前述擦除步骤和前述软编程步骤之间没有进行擦除验证。理想上，前述擦除电压重复被施加的次数等于前述软编程电压重复被施加的次数。理想上，前述擦除方法更包括，判定储存元的擦除是否合格的擦除验证步骤；其中，前述擦除验证步骤在前述软编程步骤之后被执行；当通过前述擦除验证步骤判定不合格时，前述擦除步骤及前述软编程步骤被执行。理想上，前述擦除方法更包括，在前述擦除验证步骤之后，判定软编程是否合格的软编程验证步骤；以及，当通过前述软编程验证步骤判定不合格时，对被判定不合格的储存元进行软编程的步骤。
本发明相关的非挥发性半导体储存装置，具有由包括控制栅极、电荷累积层及通道区域的储存元所形成的存储器阵列；从前述存储器阵列中选择应擦除储存元的选择装置；以及，通过前述选择装置将被选择的储存元的数据擦除的擦除装置。前述擦除装置，通过施加擦除电压至被选择的储存元的通道区域，将电荷累积层的电荷擦除。在施加前述擦除电压之后，通过在被选择储存元的控制栅极上施加比编程时的电压弱的软编程电压，而在电荷累积层软编程电荷；所述擦除装置进一步在软编程之后，执行判定储存元的擦除是否合格的擦除验证，当通过所述擦除验证判定不合格时，将所述擦除电压加大且将所述软编程电压减小，重复执行储存元的擦除及软编程。
理想上，前述擦除装置在储存元擦除之后不会执行擦除验证，而是进行软编程。理想上，前述擦除装置进一步在软编程之后，执行判定储存元的擦除是否合格的擦除验证，当通过前述擦除验证判定不合格时，对被判定不合格的储存元进行擦除及软编程。理想上，前述擦除装置在前述擦除验证之后，更进行判定软编程是否合格的软编程验证；以及，当通过前述软编程验证判定不合格时，对被判定不合格的储存元进行软编程。理想上，前述存储器阵列包括NAND型串，前述选择装置从存储器阵列中选择应擦除的区块，前述擦除装置执行被选择的区块的储存元的擦除。
发明的效果：
依据本发明，在擦除之后由于实施软编程，所以能够对已经被补偿伴随改写次数增加的储存元特性变化的储存元执行擦除，能够抑制伴随改写次数增加的可靠性劣化。此外，在擦除之后直接进行软编程的情形下，相较于在擦除之后进行擦除验证的情形，能够抑制擦除时所造成的绝缘膜中电荷的陷阱，而抑制绝缘膜劣化，结果，可增加能够保障可靠性的数据改写次数。
附图说明
图1显示NAND型闪存的储存元阵列结构的概要剖面图。
图2显示NAND型闪存的等效电路图。
图3显示已知NAND型闪存中，在施加擦除脉冲时，各节点的电压波形图。
图4显示已知闪存的软编程方法。
图5显示储存元的写入/擦除的循环数与储存元的临界值的变化的实验结果。
图6显示本发明实施例相关的NAND型闪存的全体结构的一例的方块图。
图7显示在闪存动作时施加于各部的电压的一例。
图8显示本发明实施例相关的闪存的擦除动作的流程图。
图9A、图9B显示本发明第1实施例相关的擦除动作时的擦除电压与软编程电压的施加例的时序图。
图10显示本发明第1实施例相关的软编程时的偏压条件的说明图。
图11显示储存元的I-V特性和从擦除到写入的时间间隔的相依性。
图12A、图12B显示本发明第2实施例相关的擦除动作的流程图。
附图标号：
10～P型硅基板
12～N阱
14～P阱
20～储存元
22～源极线选择晶体管
23～n扩散区域
24～位线选择晶体管
26～p+扩散区域
27～n+扩散区域
28～N阱/P阱的共同接触
100～闪存
110～存储器阵列
120～输入/输出缓冲器
130～地址暂存器
140～数据存器
150～控制器
160～字线选择电路
170～页缓冲/传感电路
180～列选择电路
190～内部电压产生电路
200～系统时脉产生电路
具体实施方式
以下，关于本发明的实施样态，将参照适切的图例作详细说明。又，为易于了解，图式是以强调各部的方式显示，请留意并非与实际装置的尺寸相同。
图6是本实施例相关的NAND型闪存的一结构例的方块图。如图所示，闪存100包括：由设置成行列状的多个储存元形成的存储器阵列110；连接外部输入/输出端子I/O及保持输出数据的输入/输出缓冲器120；接收来自输入/输出缓冲器120的地址数据的地址暂存器130；保持被输入/输出数据的数据暂存器140；产生基于来自输入/输出缓冲器120的命令数据及外部控制信号(未图示的芯片使能和地址锁存使能等)以控制各部的控制信号C1、C2、C3等的控制器150；解码来自地址暂存器130的行地址信息Ax并基于解码结果执行区块的选择及字线的选择等的字线选择电路160；通过位线保持被读出的数据且通过位线保持编程数据的页缓冲器/传感电路170；解码来自地址暂存器130的列地址信息Ay并基于解码结果执行位线的选择等的列选择电路180；产生数据读出、编程(写入)及擦除等所需电压(编程电压Vpgm、通过电压Vpass、读出电压Vread、擦除电压Vers、软编程电压Vsf_pgm等)的内部电压产生电路190；以及，产生内部系统时脉CLK的系统时脉产生电路200。但是，在此所示的结构是一例示。
存储器阵列110如图2所示，由多个储存元串联连接的NAND串所构成。储存元具有MOS结构，包括：形成在P阱内是n+扩散区域的源/漏极，形成在源/漏极间的通道区域上的隧穿氧化膜，形成在隧穿氧化膜上的浮动栅极(电荷累积层)，通过介电质膜而形成在浮动栅极上的控制栅极。典型上，当浮动栅极累积正电荷时，亦即数据“1”被写入时，临限值在负值状态，控制栅极为0V会使储存元导通。浮动栅极累积电子时，亦即数据“0”被写入时，临限值向正值偏移，控制栅极0V会使储存元关闭。但是，储存元并非仅限于储存单一位，也可储存多位。
图7显示闪存各动作时所施加电压的一例示图表。在读出动作中，施加某正电压至位线，施加某电压(例如0V)至被选择的字线，施加通过电压Vpass(例如4.5V)至非选择字线，施加正电压(例如4.5V)至选择栅极线SGD、SGS，将位线选择晶体管、源极线选择晶体管导通，对共同源极线施加0V。在编程(写入)动作中，施加高电压的编程电压Vpgm(15～20V)至被选择的字线，施加中间电压(例如10V)至非选择字线，施加电源电压Vcc至选择栅极线SGD，使位选择晶体管导通，施加0V至选择栅极线SGS，使源极线选择晶体管导通，将“0”或“1”数据的对应电位供给位线GBL。
在擦除动作，施加电压(例如0V)至区块内的被选择字线(亦即控制栅极)，施加高电压(例如18V～以上)的擦除脉冲至P阱，通过将栅极的电子拉出至基板，以在区块单位擦除数据。本实施例的擦除方法，在施加擦除脉冲后实施软编程，将于下文详述。
接着说明第1实施例的闪存的擦除动作。本实施例的理想实施样态中，为了更有效地执行储存元数据的擦除，而使用ISPE(Incremental Step Pulse Erase，增量步阶脉冲擦除)方式。ISPE方式是重复施加擦除脉冲的方法，其施加擦除脉冲至被选择区块的储存元，判定被擦除的储存元的临界值是否合格，当判定为不合格时，施加比前次更高的擦除脉冲，最后，直到区块内全部的擦除储存元被判定为合格为止。随着数据改写次数增加，储存元数据的擦除变得困难，但是通过ISPE方式，能够处理此类的特性变化。
图8显示本实施的擦除动作的流程。首先，控制器150接收擦除命令和应擦除储存元的地址等而开始擦除动作(S100)。具体而言，通过字线选择电路160选择应擦除的区块，施加0V至被选择区块的字线，且施加通过内部电压产生电路190产生的擦除脉冲至P阱。藉此，浮动栅极下方的氧化膜变成高电场，从浮动栅极至硅基板侧会流通隧穿电流，区块内储存元的临界值往负值方向偏移。
接着，控制器150对被选择区块的全部储存元执行软编程(S110)。图10显示软编程的偏压条件的一例示。施加比通常编程时施加的编程电压Vpgm更低的软编程电压Vsf_pgm至被选择区块的全部储存元的字线WL1～WLn，施加电源电压Vcc(例如5V)至选择栅极线SGD、SGS，施加0V分别至位线GBL、源极线SL、P阱。藉此，电子轻易地从通道区域被注入到浮动栅极，储存元的临界值往正值方向偏移。软编程中，相对地，电荷容易被注入临界值分布范围的下限值附近的过度擦除状态的储存元，电荷难以被注入上限值附近的储存元。如此，对被选择区块内的全部储存元，一次全部的实施软编程。
实施软编程之后，执行用以检验储存元的临界值是否变成低于擦除验证电压的擦除验证(S120)。擦除验证中，施加擦除验证电压至被选择区块的全部字线，以与通常的读出动作相同的偏压条件进行读出。当擦除验证判定不合格时，再度对被选择区块的储存元执行擦除。此时，擦除电压设定为比前次擦除电压更大的电压值，软编程电压设定为比前次软编程电压更小的电压值。亦即，设定擦除电压Vers为Vers+ΔVers，软编程电压Vsf_pgm为Vsf_pgm-ΔVsf(S130)。然后，对被选择区块的全部储存元进行擦除及软编程(S100、S110)。当被选择区块的全部储存元的临界值被检验为变成低于擦除验证电压时，结束擦除动作。应注意第1实施例的擦除方法，施加擦除脉冲和施加软编程的脉冲是成组的被执行，结果，所施加的擦除脉冲的次数和软编程的脉冲的次数是相等的。
图9A、图9B显示施加擦除脉冲和施加软编程脉冲的时序图。图9A是在写入/擦除循环数较少阶段的一例示。如图5所示，写入/擦除循环数少的时候，储存元的临界值变动少，因此被选择区块的擦除，通过施加较少次数的擦除脉冲而完成。最初所施加的擦除脉冲是擦除电压Vers1(波峰值)，第2次施加的脉冲是比擦除脉冲Vers1仅大于ΔVers的Vers2。亦即，通过ISPE方式，一步一步地加大擦除脉冲。
又，施加最初的擦除冲之后，即施加最初的软编程脉冲。最初的软编程脉冲具有软编程电压Vsf_pgm1。第2次所施加的软编程脉冲是比软编程电压Vsf_pgm1仅小于ΔVsf的软编程电压Vsf_pgm2。亦即，于本实施例中，通过DSPSP(Decremental Step Soft Program，减量步阶软编程)方式，一步一步地减少软编程脉冲的电压。
图9B是在写入/擦除循环数变成较多阶段的一例示。写入/擦除循环数变多时，储存元的临界值的变动变大，由于从浮动栅极向通道区域的电子隧穿变得困难，擦除脉冲的施加次数会增加。在此，以施加4次擦除脉冲为例，擦除脉冲的擦除电压的关系是Vers1<Vers2<Vers3<Vers4(差量等于ΔVers)。施加擦除脉冲之后，施加和擦除脉冲次数相同次数的软编程脉冲。软编程冲的电压关系是Vsf_pgm1>Vsf_pgm2>Vsf_pgm3>Vsf_pgm4(差量等于ΔVsf)。
如前述的本实施例的擦除方法，通过以ISPE方式施加擦除脉冲且以DSPSP方式施加软编程脉冲，能够进行已对随写入/擦除的循环数增加所致的储存元特性变化补偿过的擦除。亦即，当数据的改写次数增加时，由于储存元的擦除变得困难，所以通过ISPE方式一步一步地增加擦除电压，另一方面，由于储存元的编程变得容易，所以通过DSPSP方式让软编程电压一步一步地减少，藉此，更正确地控制储存元临界值的分布范围，抑制因绝缘膜劣化所致的可靠性劣化。
于上述实施例，通过ISPE方式而施加的擦除脉冲的差量(ΔVers)虽设为一定，但这是一例示，擦除电压的差量并不需要一定。例如，差量(ΔVers)也可以一步一步地变小，反的也可以一步一步地变大。又，DSPSP方式的软编程脉冲的差量(ΔVsf)虽设为一定，但这是一例示，软编程电压的差量并不需要一定。例如，差量(ΔVsf)也可以一步一步地变小，反的也可以一步一步地变大。此外，擦除脉冲及软编程脉冲的波形虽设定为矩形，但是这一例示。擦除脉冲及软编程脉冲的波形，在脉冲期间并不需要一定的波形，也可以是变化的波形。例如，脉冲波形是包含有三角形状部分的波形。
此外，本实施例的擦除方法，在施加擦除脉冲后进行软编程，在此之后，由于设定要实施擦除验证，能够得到以下所述的次要效果。
浮动栅极和通道区域之间的绝缘膜(例如氧化硅膜)劣化的因素，其一是在施加擦除脉冲至P阱后直到转移到擦除写入的期间确认有氧化膜劣化的情形。改变施加擦除脉冲至P阱后直到施加写入脉冲至字线的时间间隔(interval)，重复进行数据改写，以测定编程状态的储存元的I-V特性的实验结果显示于图11。在此，将从擦除到写入之间隔预设为0.05秒(一点锁线)、0.5秒(破线)及5秒(点线)三种，将写入/擦除(P/E)的循环数为1万次时的I-V特性，比对没有被初期编程的快闪储存元的I-V特性。由此实验结果可知，时间间隔小，则接近初期的快闪储存元的I-V特性。亦即，时间间隔大的储存元，硅界面的陷阱位准增加，I-V特性的乖离变大，电导Gm的劣化变大，降低I-V特性的控制栅极电位相依性。如此可知，对应于储存元的擦除脉冲施加后的放置时间，氧化膜劣化程度是变化的。
施加擦除脉冲至P阱时，浮动栅极下方的隧穿氧化膜上有高电压，藉此电子从浮动栅极至硅基板侧通过FN隧穿效应而流通。到达硅基板的电子成为高能量，使高能量的电洞产生，电洞的一部分被注入氧化膜中。结果，氧化膜中被补捉的电洞形成界面电位，导致氧化膜劣化。
施加擦除电压后，由于不进行擦除验证改而进行软编程，电子从硅基板的通道区域通过氧化膜被注入浮动栅极，此时，电子的一部分由于和被捕捉于氧化膜的电洞结合，能消除氧化膜中的一部分电洞或大部分的电洞。储存元擦除后的放置时间愈长，氧化膜劣化愈大，所以在施加擦除脉冲后，不进行擦除验证改而实施软编程，对于氧化膜劣化的控制是非常有助益的。
接着说明本发明的第2实施例。图12A显示第2实施例的擦除动作的流程图。图中，步骤S100～S130的流程与第1实施相同。第2实施例中，当通过擦除验证判定合格时，实施软编程的验证(S200)。被选择区块内的全部字线，被施加软编程的SF验证电压，通过传感电路判定是否合格。具体而言，储存元的临界值若是SF验证电压以下的则不合格，若比SF验证电压大则合格。
软编程的验证被判定不合格时，执行软编程(S210)。此软编程和步骤S110的软编程独立地被执行，且和步骤S110的软编程不同，当重复施加软编程的脉冲时，设定软编程电压为一步一步地变大。此情形的开始软编程电压，是在步骤S110的软编程最后被设定时的软编程电压。软编程验证中被判定合格的位线被供给禁止编程的电压(例如某正的电压)，被判定不合格的位线则被供给可以编程的电压(例如0V)，被判定不合格的位线的储存元的临界值更被往正值方向偏移。此种软编程及验证(S200、S210)被重复直到全部位线合格为止。
图12B显示，施加4次擦除脉冲时擦除验证被判定合格，更在之后的软编程中施加2次软编程脉冲的一例示。当擦除验证(步骤120)判定合格，而软编程验证(S200)判定不合格时，软编程将第4次施加擦除脉冲时的软编程电压Vsf_pgm4作为软编程的开始电压。亦即，施加软编程电压Vsf_pgm4。软编程验证中，当再度被判定不合格时，软编程则施加仅比前次只大ΔVsf的软编程电压Vsf_pgm3(Vsf_pgm3>Vsf_pgm4)。
考虑数据改写次数的增加及变得容易被编程，虽以DSPSP方式施加软编程脉冲，但是储存元的特性有变动，全部储存元的临界值的分布范围的下限值并非必然变成某值以上。因此，本实施例中，在擦除验证之后执行软编程验证，以更正确地控制储存元临界值的分布范围的下限值。又，软编程验证后的软编程，设定软编程电压一步一步地变大。若是容易被编程的储存元，通过步骤S110的软编程，储存元的临界值应该充分地往正值方向偏移，而由软编程验证判定不合格的储存元不会充分地往正值方向偏移，亦即会被推定为不易编程的储存元。因此，以一步一步地变大的方式施加软编程电压。
第1实施例中，擦除脉冲的次数和软编程的脉冲的次数通常相等，但在第2实施例中有软编程的脉冲的次数变得比擦除脉冲的次数大的情形。第2实施例中，通过执行软编程的验证，正确地控制储存元的临界值分布范围，以补偿随数据改写次数致使的可靠性劣化。
上述实施例是关于NAND型闪存的例示，但是本发明也是可以适用于存储器具有控制栅极及浮动栅极的NOR型闪存的擦除方法。此外，上述实施例是例示在硅基板表面以二维(2-D)方式形成储存元等的闪存，但是本发明也可适用于在硅基板表面以三维(3-D)方式形成储存元等的闪存。
如上所述是详细说明本发明的理想实施样态，但是本发明并非限制于特定的实施样态，于申请专利范围所载的本发明的要点范围内是有各种变形和更动的可能。

Claims (8)

1.一种非挥发性半导体储存装置的擦除方法，其特征在于，所述非挥发性半导体储存装置具有由包括控制栅极、电荷累积层及通道区域的储存元所形成的存储器阵列，所述擦除方法包括：
从所述存储器阵列选择应擦除储存元的选择步骤；
通过施加擦除电压至被选择的储存元的通道区域，将电荷累积层的电荷擦除的擦除步骤；以及
在施加所述擦除电压之后，通过在被选择储存元的控制栅极上施加比编程时的电压弱的软编程电压，而在电荷累积层将电荷进行软编程的软编程步骤；
判定储存元的擦除是否合格的擦除验证步骤，其中，所述擦除验证步骤在所述软编程步骤之后被执行；
当通过所述擦除验证步骤判定不合格时，将所述擦除电压加大且将所述软编程电压减小，重复执行所述擦除步骤及所述软编程步骤。
2.如权利要求1所述的非挥发性半导体储存装置的擦除方法，其特征在于，所述软编程步骤在所述擦除步骤之后立即被执行，所述擦除步骤和所述软编程步骤之间没有进行擦除验证。
3.如权利要求1或2所述的非挥发性半导体储存装置的擦除方法，其特征在于，所述擦除电压重复被施加的次数等于所述软编程电压重复被施加的次数。
4.如权利要求1所述的非挥发性半导体储存装置的擦除方法，其特征在于，更包括，
在所述擦除验证步骤之后，判定软编程是否合格的软编程验证步骤，以及
当通过所述软编程验证步骤判定不合格时，对被判定不合格的储存元进行软编程的步骤。
5.一种非挥发性半导体储存装置，其特征在于，包括：
由包括控制栅极、电荷累积层及通道区域的储存元所形成的存储器阵列，
从所述存储器阵列中选择应擦除储存元的选择装置，以及
通过所述选择装置将被选择的储存元的数据擦除的擦除装置；
其中，所述擦除装置，通过施加擦除电压至被选择的储存元的通道区域，将电荷累积层的电荷擦除，
在施加所述擦除电压之后，通过在被选择储存元的控制栅极上施加比编程时的电压弱的软编程电压，而在电荷累积层软编程电荷，
所述擦除装置进一步在软编程之后，执行判定储存元的擦除是否合格的擦除验证，
当通过所述擦除验证判定不合格时，将所述擦除电压加大且将所述软编程电压减小，重复执行储存元的擦除及软编程。
6.如权利要求5所述的非挥发性半导体储存装置，其特征在于，所述擦除装置，在储存元擦除之后不会执行擦除验证，而是进行软编程。
7.如权利要求5所述的非挥发性半导体储存装置，其特征在于，
所述擦除装置，在所述擦除验证之后，更进行判定软编程是否合格的软编程验证，以及
当通过所述软编程验证判定不合格时，对被判定不合格的储存元进行软编程。
8.如权利要求5所述的非挥发性半导体储存装置，其特征在于，所述存储器阵列包括NAND型串，所述选择装置从存储器阵列中选择应擦除的区块，所述擦除装置执行被选择的区块的储存元的擦除。
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