JPH0737395A

JPH0737395A - 不揮発性半導体記憶装置

Info

Publication number: JPH0737395A
Application number: JP17831993A
Authority: JP
Inventors: Tatsuichi Nagamine; 辰一長峯; Mitsuo Soneda; 光生曽根田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-07-19
Filing date: 1993-07-19
Publication date: 1995-02-07

Abstract

(57)【要約】【目的】書き込み時間の増大を招くことなく、しきい値
分布の狭小化を図れる不揮発性半導体記憶装置を実現す
る。【構成】メモリセルトランジスタのフローティングゲー
トへ電荷を注入してデータの書き込みを実行する際に、
たとえば書き込みパルス幅（または電圧、あるいは両
者）を変化させて、複数回に亘って注入電荷量を制御す
る。これにより、書き込み後のしきい値の分布を小さく
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリセルトランジス
タへの電荷の出し入れによりデータを保持する不揮発性
半導体記憶装置に関するものである。

【０００２】

【従来の技術】たとえばフローティングゲートおよびコ
ントロールゲートを有する不揮発性半導体記憶装置にお
いて、データのメモリセルへの記憶は、メモリセルトラ
ンジスタのフローティングゲートへの電荷の出し入れに
よって行う。これにより、トランジスタのしきい値が変
動し、これを電流のオン／オフという形で取り出すこと
により、データの「１」、「０」としている。

【０００３】たとえば８個のメモリセルが直列に接続さ
れたセルアレイ構造を有する、いわゆるＮＡＮＤ型の不
揮発性半導体記憶装置において、あるメモリセルのデー
タを読み出す場合、残りの７個のメモリセルは、データ
を通すためだけのパストランジスタとして動作する。し
たがって、データの書き込みの際にしきい値の変動が大
きいセルがある場合に、そのメモリセルがパストランジ
スタとして動作するときには、そのしきい値を超える電
圧がコントロールゲートに印加される必要がある。すな
わち、パストランジスタとなる７個のメモリセルのうち
の最も大きなしきい値以上の値の電圧がコントロールゲ
ートに印加されなければならない。なお、この印加電圧
の値は可能な限り小さい方がよいことはいうまでもな
い。

【０００４】一方、しきい値の変動が小さいセルがある
場合に、ある電圧を印加しそのメモリセルに保持されて
いるデータを読み出す際、本来ならば、しきい値以下で
電流が流れないなずのものが、しきい値が低いため電流
が流れてしまい誤ったデータを出力してしまう可能性あ
る。この場合には、しきい値は大きいほうがよい。以上
に説明した２面性よりしきい値の分布は可能な限り小さ
くする方がよい。

【０００５】このような背景から、現在、データの書き
込みの際には短いパルスを用いて、最終的なしきい値の
分布を狭めるようにしている。この場合、パルスが短け
れば注入される電荷が少なくなり、しきい値変動も小さ
い。そこで、しきい値をモニタしながらパルス印加を繰
り返すことによりしきい値の分布を小さくするようにし
ている。

【０００６】

【発明が解決しようとする課題】ところで、上述したし
きい値制御では、さらに厳しい条件に分布を抑え込もう
とした場合、パルス幅がさらに小さくなり、必要なしき
い値まで遷移させるにはかなりの回数に亘りパルスを印
加して書き込みを行う必要が生じる。各書き込みの後に
は、読み出してチェックするというベリファイ動作が行
われることから、多数回に亘って書き込みを行うと書き
込み終了までかなり時間がかかってしまう。つまり、し
きい値分布を小さくすると書き込み時間が増大するとい
う問題がある。

【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、書き込み時間の増大を防止で
き、しきい値分布の狭小化を図れる不揮発性半導体記憶
装置を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、メモリセルトランジスタに電荷を注入
してデータの書き込みを行う不揮発性半導体記憶装置で
あって、電荷量を複数回に亘って変化させてメモリセル
トランジスタに電荷を注入する書込条件可変手段を有す
る。

【０００９】また、本発明では、上記書込条件可変手段
は、メモリセルトランジスタへの印加パルス幅を変化さ
せて注入電荷量を変化させるように構成される。

【００１０】また、本発明では、上記書込条件可変手段
は、メモリセルトランジスタへの印加電圧を変化させて
注入電荷量を変化させるように構成される。

【００１１】

【作用】本発明によれば、メモリセルトランジスタへ電
荷を注入してデータの書き込みを実行する際に、たとえ
ば書き込みパルス幅または電圧、あるいは両者を変化さ
せて、複数回に亘って注入電荷量が制御される。これに
より、書き込み時間の増大を招くことなく、書き込み後
のしきい値の分布を小さくできる。

【００１２】

【実施例】図１は、本発明に係る不揮発性半導体記憶装
置の一実施例を示す構成図である。図１において、ＭＣ
ＡはＮＡＮＤ型メモリセルアレイ、ＷＣＶは書込条件可
変回路、ＡＷＤはアドレスデコーダ／ワードドライバ
（以下、ワードドライバという）、ＳＬＣはブロックセ
レクタをそれぞれ示している。

【００１３】メモリセルアレイＭＣＡは、コントロール
ゲートＣＧおよびフローティングゲートＦＧを有するメ
モリセルＭＣ１〜ＭＣ８を構成するＭＯＳトランジスタ
が８個直列に接続され、その両端にはこのＮＡＮＤブロ
ックを制御するためのＭＯＳトランジスタからなるセレ
クトゲートＳＧ１，ＳＧ２が設けられている。

【００１４】書込条件可変回路ＷＣＶは、書き込み時
に、メモリセルＭＣ１〜ＭＣ８のコントロールゲートＣ
Ｇを介してフローティングゲートＦＧに電荷を注入する
に際し、注入電荷量を複数回に亘って変化させて、具体
的には、回数を重ねるにつれて徐々に注入電荷量が少な
くなるように電荷供給量の調整制御を行い、信号ＰＬＳ
としてワードドライバＡＷＤに出力する。電荷供給量の
調整は、たとえば後述するように、各メモリセルトラン
ジスタへの印加パルス幅を変化させて、あるいは印加電
圧を変化させて行う。

【００１５】ワードドライバＡＷＤは、アドレス信号Ａ
ｄｄを受けてそのデコード処理を行い、書込条件可変回
路ＷＣＶによるパルス信号ＰＬＳをメモリセルアレイＭ
ＣＡのアドレス指定されたメモリセルトランジスタのコ
ントロールゲートＣＧに供給する。

【００１６】ブロックセレクタＳＬＣは、メモリセルア
レイＭＣＡのセレクトゲーテＳＧ１，ＳＧ２に対して各
動作に対応したレベルの信号ＣＴＬを供給する。

【００１７】ここで、データの書き込み動作とメモリセ
ルトランジスタのしきい値との関係について図２を用い
て説明する。図２は、メモリセルトランジスタのしきい
値の変動を示す図で、横軸がコントロールゲート電圧Ｖ
Ｇを、縦軸がドレイン電流ＩＤをそれぞれ表している。

【００１８】データの書き込みを行うとき、まず消去動
作が行われ、しきい値Ｖ_thが負（図中、ＥＲＳ(Erase)
Ｖ_th）に設定される。読み出し時のコントロールゲート
ＣＧの電圧は０Ｖであるから、この時点では、全データ
が「０」書き込みされたことになる。この後、書き込み
動作が行われる。これにより、しきい値Ｖ_thが正の方向
へ変動し「１」データが書き込まれる（図中、WR(Writ
e) Ｖ_th）。プロセスのばらつきなどにより、図中WRD
Ｖ_th DIS(Writed Ｖ_th Distribution)で示すように、あ
る程度の分布をもって書き込みが終了するが、このとき
読み出し電圧である「０」Ｖから、図中WR MRG(Write M
argin)で示すようなある程度のマージンが必要であ
る。この値が小さいと、トランジスタのサブスレッショ
ルド電流により誤りデータが読み出される可能性があ
る。

【００１９】一方、しきい値Ｖ_thが正の方向に大きく変
動しすぎると、パストランジスタとして動作させること
ができなくなる過剰書き込み状態OVR WR Ｖ_th(Over Wr
iteＶ_th) になってしまう。したがって、過剰書き込み
状態OVR WR Ｖ_thからも、図中P Tr MRG(Pass Tr Margi
n)で示すようなマージンが必要である。

【００２０】すなわち、マージンをもってメモリ動作を
行わせるには、書き込みのしきい値電圧分布を可能な限
り小さくすることが望ましい。

【００２１】本実施例では、書き込み後のしきい値分布
を小さくするために、書き込みパルス幅または電圧を可
変として、１回に注入する電荷量を制御している。以下
に、良好な書き込みを行うための書き込みパルス幅およ
び電圧の設定条件、並びに回路例について図３〜図６に
基づいて説明する。

【００２２】図３は、書き込みパルス幅可変の例を示す
図で、横軸が時間ｔを、縦軸が書き込みパルスの電圧Ｖ
をそれぞれ表している。ここでは、３回に亘って書き込
み、書き込み後のデータチェックであるベリファイを行
う場合を示し、印加するパルス信号ＰＬＳ₁，ＰＬ
Ｓ₂，ＰＬＳ₃の幅は１回目、２回目、３回目と印加回
数を重ねるにつれて小さくなるように設定される。

【００２３】各パルス信号ＰＬＳ₁，ＰＬＳ₂，ＰＬＳ
₃の幅は、たとえば以下のように設定される。すなわ
ち、しきい値Ｖ_thの変動をΔＶ_thとすると、ΔＶ_thは時
間の関数であるから次式のように表すことができる。 ΔＶ_th＝ｆｖｔ（ｔ） …(1)

【００２４】１回目のパルスＰＬＳ₁の幅をｔ₁とする
と、次の条件を満足するように設定することが望まし
い。ｆｖｔ（ｔ₁）＜（ＥＲＳＭＲＧ）＋（ＷＲＭＲＧ） …(2) すなわち、１回目のパルスＰＬＳ₁の幅ｔ₁は、消去電
圧のばらつきのうちの最も負の方向への変動が少なかっ
たものが書き込み電圧分布の直前まで変動するパルス幅
に設定される。

【００２５】２回目のパルスＰＬＳ₂の幅ｔ₂は、次の
条件を満足するように設定することが望ましい。ｆｖｔ（ｔ₂）＜（ＷＲＤＶ_th ＤＩＳ） …(3) すなわち、２回目のパルスＰＬＳ₂の幅ｔ₂は、１回目
の書き込みによって、書き込み分布の直前まできたもの
が、分布の最大値まで達するパルス幅に設定される。

【００２６】３回目のパルスＰＬＳ₃の幅ｔ₃は、次の
条件を満足するように設定することが望ましい。ｆｖｔ（ｔ₃）＝Ｋ・ｆｖｔ（ｔ₂） …(4) ただし、ＫはＫ≦１なる条件を満足する任意の定数であ
る。３回目（または３回目以降）は、分布の微調整を行
うため、Ｋの値はプロセスばらつきなどから選択した最
適の値に設定される。

【００２７】図４は、以上の条件に基づいて構成した書
込条件可変回路としてのパルス可変回路の一例を示す図
である。図４において、ＷＲＬは最も大きい幅ｔ₁のパ
ルスである基本の書き込みパルスＰＬＳ_BSが転送されて
くる信号線、ＣＴ０〜ＣＴ３は書き込みおよびベリファ
イ回数のカウンタ出力、Ｎ₁₁，Ｎ₁₂はｎＭＯＳトランジ
スタ、Ｐ₁₁はｐＭＯＳトランジスタ、ＩＮＶ₁₁〜ＩＮＶ
₁₅はインバータ、ＮＯＲ₁₁は３入力ノア回路、ＮＯ
Ｒ₁₂，ＮＯＲ₁₃は２入力ノア回路、ＮＡＮＤ₁₁〜ＮＡＮ
Ｄ₁₃は２入力ナンド回路、Ｃ₁₁，Ｃ₁₂はキャパシタをそ
れぞれ示している。これら各素子は以下のように接続さ
れている。

【００２８】カウンタ出力ＣＴ０はナンド回路ＮＡＮＤ
₁₁の一方の入力およびノア回路ＮＯＲ₁₂の一方の入力に
接続され、カウンタ出力ＣＴ１〜ＣＴ３は３入力ノア回
路ＮＯＲ₁₁の各入力端子にそれぞれ接続されるととも
に、カウンタ出力ＣＴ１はインバータＩＮＶ₁₃の入力に
接続され、カウンタ出力ＣＴ２，ＣＴ３はノア回路ＮＯ
Ｒ₁₃の各入力にそれぞれ接続されている。ノア回路ＮＯ
Ｒ₁₁の出力はナンド回路ＮＡＮＤ₁₁の他方の入力に接続
され、インバータＩＮＶ₁₃の出力はノア回路ＮＯＲ₁₂の
他方の入力に接続されている。ノア回路ＮＯＲ₁₂の出力
はナンド回路ＮＡＮＤ₁₂の一方の入力に接続され、ノア
回路ＮＯＲ₁₃の出力はナンド回路ＮＡＮＤ₁₂の他方の入
力に接続されている。

【００２９】ナンド回路ＮＡＮＤ₁₁の出力はインバータ
ＩＮＶ₁₁の入力に接続され、インバータＩＮＶ₁₁の出力
はｐＭＯＳトランジスタＰ₁₁およびｎＭＯＳトランジス
タＮ ₁₁，Ｎ₁₂のゲートにそれぞれ接続されている。ナン
ド回路ＮＡＮＤ₁₂の出力はキャパシタＣ₁₂の制御端子に
接続されている。

【００３０】ｐＭＯＳトランジスタＰ₁₁のソースは信号
線ＷＲＬに接続され、ドレインはｎＭＯＳトランジスタ
Ｎ₁₁のドレインに接続され、このドレイン同士の接続中
点はインバータＩＮＶ₁₂の入力に接続されている。ま
た、ｎＭＯＳトランジスタＮ₁₁のソースは接地されてい
る。インバータＩＮＶ₁₂の出力はキャパシタＣ₁₁，Ｃ₁₂
を介してインバータＩＮＶ ₁₄の入力に接続され、インバ
ータＩＮＶ₁₄の出力はナンド回路ＮＡＮＤ₁₂の一方の入
力に接続されている。また、キャパシタＣ₁₁の制御端子
は電源電圧Ｖ_CCに接続されている。

【００３１】ナンド回路ＮＡＮＤ₁₃の他方の入力には信
号線ＷＲＬが接続され、その接続中点はｎＭＯＳトラン
ジスタＮ₁₂のソースに接続されている。ナンド回路ＮＡ
ＮＤ ₁₃の出力はインバータＩＮＶ₁₅の入力に接続され、
インバータＩＮＶ₁₅の出力により本パルス幅可変回路の
出力が構成され、この出力端は、ｎＭＯＳトランジスタ
Ｎ₁₂のドレインに接続されている。

【００３２】このような構成において、１回目の書き込
みのときは、すなわち図示しないカウンタのカウント値
が「１」を示すとき、カウンタ出力ＣＴ０がハイレベル
となり、他のカウンタ出力ＣＴ１〜ＣＴ３はローレベル
となる。これにより、ノア回路ＮＯＲ₁₁の出力はハイレ
ベルとなることから、ナンド回路ＮＡＮＤ₁₁の出力はロ
ーレベルとなる。したがって、インバータＩＮＶ₁₁の出
力はハイレベルでｐＭＯＳトランジスタＰ₁₁およびｎＭ
ＯＳトランジスタＮ₁₁，Ｎ₁₂のゲートに入力され、ｐＭ
ＯＳトランジスタＰ₁₁はオフ状態に保持され、ｎＭＯＳ
トランジスタＮ₁₁，Ｎ₁₂はオン状態に保持される。その
結果、書き込みパルスは、信号線ＷＲＬを転送された基
本幅ｔ₁のパルスＰＬＳ_BSがそのままｎＭＯＳトランジ
スタＮ₁₂を介し、パルス信号ＰＬＳ₁として出力され
る。

【００３３】２回目の書き込みのときは、図示しないカ
ウンタのカウント値が「２」を示し、カウンタ出力ＣＴ
１がハイレベルとなり、他のカウンタ出力ＣＴ０，ＣＴ
２，ＣＴ３はローレベルとなる。これにより、ノア回路
ＮＯＲ₁₁の出力はローレベルとなることから、ナンド回
路ＮＡＮＤ₁₁の出力はハイレベルとなる。したがって、
インバータＩＮＶ₁₁の出力はローレベルでｐＭＯＳトラ
ンジスタＰ₁₁およびｎＭＯＳトランジスタＮ₁₁，Ｎ₁₂の
ゲートに入力され、ｐＭＯＳトランジスタＰ₁₁はオン状
態に保持され、ｎＭＯＳトランジスタＮ₁₁，Ｎ₁₂はオフ
状態に保持される。このとき、ノア回路ＮＯＲ₁₂，ＮＯ
Ｒ₁₃の両出力はハイレベルとなり、ナンド回路ＮＡＮＤ
₁₂の出力はローレベルとなる。したがって、キャパシタ
Ｃ₁₂が不活性状態のままに保持される。

【００３４】その結果、信号線ＷＲＬを転送された基本
幅ｔ₁のパルスＰＬＳ_BSがナンド回路ＮＡＮＤ₁₃の他方
の入力に入力されるとともに、ナンド回路ＮＡＮＤ₁₃の
一方の入力には、キャパシタＣ₁₁により所定時間ディレ
イのかかったパルスが入力される。ナンド回路ＮＡＮＤ
₁₃では、基本パルスとディレイのかかったパルスとが合
成されて、パルスＰＬＳ₁の幅ｔ₁より小さい幅ｔ₂の
パルスＰＬＳ₂が出力される。

【００３５】３回目の書き込みのときは、図示しないカ
ウンタのカウント値が「３」を示し、カウンタ出力ＣＴ
２がハイレベルとなり、他のカウンタ出力ＣＴ０，ＣＴ
１，ＣＴ３はローレベルとなる。以下の動作は２回目と
ほぼ同様であるが、この場合ナンド回路ＮＡＮＤ₁₂の出
力はハイレベルとなることからキャパシタＣ₁₂も活性化
されて、さらに大きなディレイがかかり、パルスＰＬＳ
₂の幅ｔ₂より小さい幅ｔ₃のパルスＰＬＳ₃が出力さ
れる。この動作は、３回目以降も同様である。

【００３６】このように、書き込みパルス幅を段階的に
小さくすることにより、ある程度のしきい値までは多く
の電荷を注入して高速に変動させ、後の分布を決めるレ
ベルでは、注入電荷量を少なくして微調整することがで
き、これにより、書き込み時間の増大を招くことなく、
しきい値の分布をより狭くすることができる。また、今
後、デバイスの低電圧化に伴い、しきい値の制御をより
厳しく行う必要があり、その場合に本発明は極めて有効
である。

【００３７】図５は、パルス電圧可変の例を示す図で、
横軸が時間ｔを、縦軸が書き込みパルスの電圧Ｖをそれ
ぞれ表している。本例は、書き込み電圧分布を小さくす
るという点では、上述したパルス幅可変の例と同様であ
るが、その実現方法としては、パルスの電圧をＶＨ，Ｖ
Ｍ，ＶＬと段階的に小さく設定することにより、メモリ
セルトランジスタのフローティングゲートＦＧへの注入
電荷量を調整する。

【００３８】図６は、以上の条件に基づいて構成した書
込条件可変回路としてのパルス可変回路の一例を示す図
である。本回路は、実際には、パルス幅可変回路と異な
り、ワードドライバＡＷＤの前段ではなく、図示しない
プログラム電圧Ｖ_PPの供給回路の前段に配置される。図
６において、ＣＴ０〜ＣＴ３は書き込み、ベイリファイ
回数のカウンタ出力、Ｐ₂₁〜Ｐ₂₃はｐＭＯＳトランジス
タ、ＩＮＶ₂₁はインバータ、ＮＯＲ₂₁は２入力ノア回
路、ＮＡＮＤ₂₁〜ＮＡＮＤ₂₄は２入力ナンド回路をそれ
ぞれ示している。これら各素子は以下のように接続され
ている。

【００３９】カウンタ出力ＣＴ０はナンド回路ＮＡＮＤ
₂₁およびＮＡＮＤ₂₃の一方の入力に接続され、カウンタ
出力ＣＴ１はナンド回路ＮＡＮＤ₂₁の他方の入力および
ナンド回路ＮＡＮＤ₂₄の一方の入力に接続され、カウン
タ出力ＣＴ２，ＣＴ３は２入力ノア回路ＮＯＲ₂₁の各入
力にそれぞれ接続されている。ナンド回路ＮＡＮＤ₂₁の
出力はナンド回路ＮＡＮＤ₂₂の一方の入力に接続され、
ノア回路ＮＯＲ₂₁の出力はナンド回路ＮＡＮＤ₂₂の他方
の入力に接続されている。ナンド回路ＮＡＮＤ₂₂の出力
はインバータＩＮＶ₂₁の入力に接続され、インバータＩ
ＮＶ₂₁の出力は、ナンド回路ＮＡＮＤ₂₃およびＮＡＮＤ
₂₄の他方の入力にそれぞれ接続されるとともに、ｐＭＯ
ＳトランジスタＰ₂₃のゲートに接続されている。ナンド
回路ＮＡＮＤ₂₃の出力はｐＭＯＳトランジスタＰ₂₁のゲ
ートに接続され、ナンド回路ＮＡＮＤ₂₄の出力はｐＭＯ
ＳトランジスタＰ₂₂のゲートに接続されている。また、
ｐＭＯＳトランジスタＰ₂₁のソースは電圧ＶＨの供給ラ
インに接続され、ｐＭＯＳトランジスタＰ₂₂のソースは
電圧ＶＭの供給ラインに接続され、ｐＭＯＳトランジス
タＰ₂₃のソースは電圧ＶＬの供給ラインに接続されてい
る。ｐＭＯＳトランジスタＰ₂₁，Ｐ₂₂，Ｐ₂₃のドレイン
はワイヤードオア接続されて、本回路の出力を構成して
いる。

【００４０】３種類の書き込み電圧ＶＨ，ＶＭ，ＶＬ
（ＶＨ＞ＶＭ＞ＶＬ）は、ファウラノルドハイム・トン
ネル電流（ＦＮ・ＴｕｎｎｅｌＣｕｒｒｅｎｔ）が発
生する範囲で、しきい値電圧の変動に合わせて高、中、
低の各レベルに設定される。

【００４１】このような構成において、１回目の書き込
みのときは、図示しないカウンタのカウント値が「１」
を示し、カウンタ出力ＣＴ０がハイレベルとなり、他の
カウンタ出力ＣＴ１〜ＣＴ３はローレベルとなる。これ
により、ナンド回路ＮＡＮＤ₂₁の出力およびノア回路Ｎ
ＯＲ₁₁の出力はハイレベルとなることから、ナンド回路
ＮＡＮＤ₂₂の出力はローレベルとなる。したがって、イ
ンバータＩＮＶ₂₁の出力はハイレベルでナンド回路ＮＡ
ＮＤ₂₃およびＮＡＮＤ₂₄の他方の入力に入力されるとと
もに、ｐＭＯＳトランジスタＰ₂₃のゲートに入力され
る。これに伴い、ナンド回路ＮＡＮＤ₂₃の出力はローレ
ベルでｐＭＯＳトランジスタＰ₂₁のゲートに入力され、
ナンド回路ＮＡＮＤ₂₄の出力はハイレベルでｐＭＯＳト
ランジスタＰ₂₂のゲートに入力される。その結果、ｐＭ
ＯＳトランジスタＰ₂₁はオン状態に保持され、ｐＭＯＳ
トランジスタＰ₂₂およびＰ₂₃はオフ状態に保持され、電
圧ＶＨがプログラム電圧Ｖ_PPとして出力される。

【００４２】２回目の書き込みのときは、図示しないカ
ウンタのカウント値が「２」を示し、カウンタ出力ＣＴ
１がハイレベルとなり、他のカウンタ出力ＣＴ０，ＣＴ
２，ＣＴ３はローレベルとなる。これにより、ナンド回
路ＮＡＮＤ₂₁の出力およびノア回路ＮＯＲ₂₁の出力はハ
イレベルとなることから、ナンド回路ＮＡＮＤ₂₂の出力
はローレベルとなる。したがって、インバータＩＮＶ₂₁
の出力はハイレベルでナンド回路ＮＡＮＤ₂₃およびＮＡ
ＮＤ₂₄の他方の入力に入力されるとともに、ｐＭＯＳト
ランジスタＰ₂₃のゲートに入力される。これに伴い、ナ
ンド回路ＮＡＮＤ₂₃の出力はハイレベルでｐＭＯＳトラ
ンジスタＰ₂₁のゲートに入力され、ナンド回路ＮＡＮＤ
₂₄の出力はローレベルでｐＭＯＳトランジスタＰ₂₂のゲ
ートに入力される。その結果、ｐＭＯＳトランジスタＰ
₂₂はオン状態に保持され、ｐＭＯＳトランジスタＰ₂₁お
よびＰ₂₃はオフ状態に保持され、電圧ＶＭがプログラム
電圧Ｖ_PPとして出力される。

【００４３】３回目の書き込みのときは、図示しないカ
ウンタのカウント値が「３」を示し、カウンタ出力ＣＴ
２がハイレベルとなり、他のカウンタ出力ＣＴ０，ＣＴ
１，ＣＴ３はローレベルとなる。これにより、ナンド回
路ＮＡＮＤ₂₁の出力はハイレベルとなり、ノア回路ＮＯ
Ｒ₂₁の出力はローレベルとなることから、ナンド回路Ｎ
ＡＮＤ₂₂の出力はハイレベルとなる。したがって、イン
バータＩＮＶ₂₁の出力はローレベルでナンド回路ＮＡＮ
Ｄ₂₃およびＮＡＮＤ₂₄の他方の入力に入力されるととも
に、ｐＭＯＳトランジスタＰ₂₃のゲートに入力される。
これに伴い、ナンド回路ＮＡＮＤ₂₃およびＮＡＮＤ₂₄の
出力はハイレベルでｐＭＯＳトランジスタＰ₂₁およびｐ
ＭＯＳトランジスタＰ₂₂のゲートにそれぞれ入力され
る。その結果、ｐＭＯＳトランジスタＰ₂₃はオン状態に
保持され、ｐＭＯＳトランジスタＰ₂₁およびＰ₂₂はオフ
状態に保持され、電圧ＶＬがプログラム電圧Ｖ_PPとして
出力される。

【００４４】このように、書き込みパルス電圧を段階的
に小さくすることにより、ある程度のしきい値までは多
くの電荷を注入して高速に変動させ、後の分布を決める
レベルでは、注入電荷量を少なくして微調整することが
できる。したがって、上述した書き込みパルス幅可変の
場合と同様に、書き込み時間の増大を招くことなく、し
きい値の分布をより狭くすることができる。

【００４５】なお、以上の説明では、書き込みパルス幅
およびパルス電圧のいずれかを変化させて注入電荷量を
調整する場合を例に説明したが、たとえば図７に示すよ
うに、パルス幅およびパルス電圧の両者を変化させるよ
うに構成してもよい。この場合、たとえばカウンタによ
る制御でパルス幅を変化させた後、そのパルス幅をもっ
て、やはりカウンタ制御によって得られたプログラム電
圧Ｖ_PPを供給するように構成される。

【００４６】以上説明したように、本実施例によれば、
メモリセルトランジスタのフローティングゲートＦＧに
電荷を注入してデータの書き込みを実行する際に、書き
込みパルス幅または電圧、あるいは両者を変化させて、
書き込み後のしきい値の分布を小さくするように構成し
たので、書き込み時間の増大を招くことなく、しきい値
の分布をより狭くすることができる。

【００４７】なお、本実施例では、ＮＡＮＤ型のメモリ
セルを例に説明しが、ＮＯＲ型のメモリセルを有する不
揮発性半導体記憶装置にも本発明が適用できることはい
うまでもない。また、メモリセルがフローティングゲー
トを有する不揮発性半導体記憶装置を例に説明したが、
これに限定されるものではなく、フローティングゲート
を持たない、たとえばＭＮＯＳ型のトランジスタからな
るメモリセルを有する不揮発性半導体記憶装置などに本
発明が適用できることは勿論である。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
書き込み時間の増大を招くことなく、しきい値分布の狭
小化を図れる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の一実施
例を示す構成図である。

【図２】メモリセルトランジスタのしきい値の変動を示
す図である。

【図３】書き込みパルス幅可変の例を示す図である。

【図４】本発明に係るパルス幅可変回路の一例を示す図
である。

【図５】書き込みパルス電圧可変の例を示す図である。

【図６】本発明に係るパルス電圧可変回路の一例を示す
図である。

【図７】書き込みパルス幅および電圧可変の例を示す図
である。

【符号の説明】

ＭＣＡ…ＮＡＮＤ型メモリセルアレイＣＧ…コントロールゲートＦＧ…フローティングゲートＭＣ１〜ＭＣ８…メモリセルＳＧ１，ＳＧ２…セレクトゲートＷＣＶ…書込条件可変回路ＷＲＬ…信号線ＣＴ０〜ＣＴ３…カウンタ出力Ｎ₁₁，Ｎ₁₂…ｎＭＯＳトランジスタＰ₁₁，Ｐ₂₁〜Ｐ₂₃…ｐＭＯＳトランジスタＩＮＶ₁₁〜ＩＮＶ₁₅，ＩＮＶ₂₁…インバータＮＯＲ₁₁…３入力ノア回路ＮＯＲ₁₂，ＮＯＲ₁₃，ＮＯＲ₂₁…２入力ノア回路ＮＡＮＤ₁₁〜ＮＡＮＤ₁₃，ＮＡＮＤ₂₁〜ＮＡＮＤ₂₄…２
入力ナンド回路Ｃ₁₁，Ｃ₁₂…キャパシタＡＷＤ…アドレスデコーダ／ワードドライバＳＬＣ…ブロックセレクタ

Claims

【特許請求の範囲】

【請求項１】メモリセルトランジスタに電荷を注入し
てデータの書き込みを行う不揮発性半導体記憶装置であ
って、電荷量を複数回に亘って変化させてメモリセルトランジ
スタに電荷を注入する書込条件可変手段を有することを
特徴とする不揮発性半導体記憶装置。
【請求項２】上記書込条件可変手段は、メモリセルト
ランジスタへの印加パルス幅を変化させて注入電荷量を
変化させる請求項１記載の不揮発性半導体記憶装置。
【請求項３】上記書込条件可変手段は、メモリセルト
ランジスタへの印加電圧を変化させて注入電荷量を変化
させる請求項１記載の不揮発性半導体記憶装置。