CN108520766A

CN108520766A - 半导体存储装置

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Publication number: CN108520766A
Application number: CN201710651121.6A
Authority: CN
Inventors: 葛西骏; 永尾理; 本间充祥; 原田佳和; 菅原昭雄
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2017-02-27
Filing date: 2017-08-02
Publication date: 2018-09-11
Anticipated expiration: 2037-08-02
Also published as: JP6783682B2; TW201832240A; US20180247695A1; TWI656530B; CN108520766B; US10249377B2; JP2018142388A

Abstract

实施方式的半导体存储装置具有存储单元(MT)、位线(BL)及读出放大器(15)。写入动作重复包含编程与第1及第2验证的编程循环。编程包含：第1编程，在第1验证失败的情况下执行；及第2编程，在第1验证通过但第2验证失败的情况下执行。第2验证基于第1条件而执行。在未中断写入动作的情况下，第1验证基于与第1条件不同的第2条件而执行，在已中断写入动作的情况下，重新开始写入动作后的最初的第1验证基于与第1及第2条件不同的第3条件而执行。

Description

半导体存储装置

相关申请

本申请享有以日本专利申请2017-34599号(申请日：2017年2月27日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。

发明内容

本发明的实施方式提供一种能够提高可靠性的半导体存储装置。

实施方式的半导体存储装置具有存储单元、连接于存储单元的位线及连接于位线的读出放大器。写入动作重复包含编程与第1及第2验证的编程循环。编程包含：第1编程，在第1验证失败的情况下对位线施加第1电压；及第2编程，在第1验证通过但第2验证失败的情况下对位线施加第2电压。第2验证基于第1条件而执行。在未中断写入动作的情况下，第1验证基于与第1条件不同的第2条件而执行，在已中断写入动作的情况下，重新开始写入动作后的最初的第1验证基于与所述第1及第2条件不同的第3条件而执行。

附图说明

图1是具备第1实施方式的半导体存储装置的存储系统的框图。

图2是第1实施方式的半导体存储装置的框图。

图3是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图4是第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。

图5是第1实施方式的半导体存储装置所具备的读出放大器的电路图。

图6是第1实施方式的半导体存储装置所具备的存储单元晶体管的阈值分布图。

图7是表示第1实施方式的半导体存储装置中的验证的目标电平的一例的图。

图8是表示第1实施方式的半导体存储装置中的验证动作时的节点SEN的电压与读出期间的关系的曲线图。

图9是表示具备第1实施方式的半导体存储装置的存储系统中的写入动作的流程图。

图10及图11是表示第1实施方式的半导体存储装置中的写入动作的流程图。

图12是表示第1实施方式的半导体存储装置中的编程动作时的各配线的电压的时序图。

图13是表示第1实施方式的半导体存储装置中的验证动作时的各配线的电压的时序图。

图14是具备第1实施方式的半导体存储装置的存储系统中的写入动作时的各种信号的时序图。

图15是表示具备第1实施方式的半导体存储装置的存储系统中的包含暂停(suspend)的写入动作的时序图。

图16是表示第1实施方式的半导体存储装置中的通常状态的验证期间与刚恢复后的验证期间中的选择字线、信号STB及信号XXL的电压的时序图。

图17是在写入动作的中途进行暂停的情况下的存储单元晶体管的阈值分布图。

图18及图19是表示第2实施方式的半导体存储装置中的写入动作的流程图。

图20是表示具备第2实施方式的半导体存储装置的存储系统中的包含暂停的写入动作的时序图。

图21及图22是表示第3实施方式的半导体存储装置中的写入动作的流程图。

图23是表示具备第3实施方式的半导体存储装置的存储系统中的包含暂停的写入动作的时序图。

图24及图25是表示第4实施方式的半导体存储装置中的写入动作的流程图。

图26是表示具备第4实施方式的半导体存储装置的存储系统中的包含暂停的写入动作的时序图。

图27是第5实施方式的半导体存储装置中的写入动作时的存储单元晶体管的阈值分布图。

图28及图29是表示第5实施方式的半导体存储装置中的写入动作的流程图。

图30是表示第1变化例的半导体存储装置中的验证动作时的各配线的电压的时序图。

具体实施方式

1.第1实施方式

对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举在半导体衬底上方三维地积层存储单元晶体管而成的三维积层型NAND型闪速存储器为例进行说明。

本实施方式的半导体存储装置具有如下功能，即，如果在数据的写入动作中途从外部设备产生例如读出命令，则使写入动作暂时中断(以下，也记载为“暂停”)，在执行读出动作后，使写入动作重新开始(以下，也记载为“恢复”)。

1.1关于构成

1.1.1关于存储系统的整体构成

首先，利用图1对具备本实施方式的半导体存储装置的存储系统的整体构成进行说明。

如图1所示，存储系统1具备NAND型闪速存储器100及控制器200。也可通过例如控制器200与NAND型闪速存储器100的组合而构成一个半导体存储装置，作为其例，可列举像SDTM卡那样的存储卡或SSD(solid state drive，固态驱动器)等。

NAND型闪速存储器100具备多个存储单元晶体管，将数据非易失地存储。NAND型闪速存储器100通过NAND总线而与控制器200连接，基于来自控制器200的命令进行动作。更具体来说，NAND型闪速存储器100经由数据线DQ0～DQ7与控制器200进行例如8比特的输入输出信号I/O的收发。输入输出信号I/O为例如数据、地址及指令。另外，NAND型闪速存储器100从控制器200接收例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn及读出使能信号REn。而且，NAND型闪速存储器100向控制器200发送就绪/忙碌信号R/Bn。

芯片使能信号CEn是用来使NAND型闪速存储器100成为使能的信号，且以例如低(“L”)电平被激活。指令锁存使能信号CLE是表示输入输出信号I/O为指令的信号，且以例如高(“H”)电平被激活。地址锁存使能信号ALE是表示输入输出信号I/O为地址的信号，且以例如“H”电平被激活。写入使能信号WEn是用来将所接收到的信号取入NAND型闪速存储器100内的信号，每当从控制器200接收指令、地址及数据等时，便以例如“L”电平被激活。因此，每当触发WEn时，输入输出信号I/O被取入NAND型闪速存储器100。读出使能信号REn是用来使控制器200从NAND型闪速存储器100读出数据的信号。读出使能信号REn以例如“L”电平被激活。就绪/忙碌信号R/Bn是表示NAND型闪速存储器100是否为忙碌状态(为无法从控制器200接收指令的状态还是能够从控制器200接收指令的状态)的信号，例如当NAND型闪速存储器100为忙碌状态时设为“L”电平。

控制器200响应来自主机设备2的命令，对NAND型闪速存储器100命令数据的读出、写入、删除等。另外，控制器200对NAND型闪速存储器100的存储空间进行管理。

控制器200包含主机接口电路210、内置存储器(RAM)220、处理器(CPU)230、缓冲存储器240、NAND接口电路250及ECC(Error Correction Code，错误校正码)电路260。

主机接口电路210经由控制器总线而与主机设备2连接，负责与主机设备2的通信。主机接口电路210将从主机设备2接收到的命令及数据传输至处理器230及缓冲存储器240。另外，主机接口电路210响应处理器230的命令而将缓冲存储器240内的数据向主机设备2传输。

NAND接口电路250经由NAND总线而与NAND型闪速存储器100连接，负责与NAND型闪速存储器100的通信。NAND接口电路250将从处理器230接收到的命令传输至NAND型闪速存储器100。另外，NAND接口电路250在写入时将缓冲存储器240内的写入数据传输至NAND型闪速存储器100。进而，NAND接口电路250在读出时将从NAND型闪速存储器100读出的数据传输至缓冲存储器240。

处理器230对控制器200整体的动作进行控制。例如，处理器230在从主机设备2接收到写入命令时，响应该写入命令而向NAND型闪速存储器100输出写入命令。读出及删除时也一样。另外，处理器230执行耗损均衡等用来管理NAND型闪速存储器100的各种处理。进而，处理器230执行各种运算。例如，处理器230执行数据的加密处理或随机化处理等。

ECC电路260执行数据的错误校正(ECC：Error Checking and Correcting)处理。

内置存储器220是例如DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，用作处理器230的作业区域。而且，内置存储器220保存用来管理NAND型闪速存储器100的固件或各种管理表格等。

1.1.2关于半导体存储装置的构成

接下来，利用图2对半导体存储装置的构成进行说明。

如图2所示，NAND型闪速存储器100包含定序器10、电压产生电路11、寄存器12、存储单元阵列13、行解码器14及读出放大器15。

存储单元阵列13具备包含在行及列建立对应的非易失性的存储单元晶体管(以下，也记载为“存储单元”)的多个区块BLK(BLK0、BLK1、…)。各区块BLK包含多个串单元SU(SU0、SU1、SU2、SU3、…)。而且，各串单元SU包含多个NAND串16。另外，存储单元阵列13内的区块BLK数及区块BLK内的串单元SU数为任意。关于存储单元阵列13的详情，将在下文进行叙述。

行解码器14对从控制器200给出的行地址进行解码。行解码器14基于解码结果，选择任一区块BLK，进而选择任一串单元SU。而且，行解码器14对区块BLK输出所需电压。

读出放大器15在数据的读出动作时，将从存储单元阵列13读取出的数据读出(sense)。而且，读出放大器15将读出数据输出至控制器200。读出放大器15在数据的写入动作时，将从控制器200接收到的写入数据传输至存储单元阵列13。

定序器10对NAND型闪速存储器100整体的动作进行控制。

电压产生电路11根据定序器10的控制，产生数据的写入、读出及删除所需的电压，并将该产生的电压施加至行解码器14及读出放大器15等。行解码器14及读出放大器15将从电压产生电路11供给的电压施加至存储单元阵列13内的存储单元晶体管。

寄存器12保存各种信号。例如，寄存器12保存使写入动作暂停时的状态信息(以下，称为“暂停信息”)。定序器10基于寄存器12所保存的暂停信息，恢复写入动作。另外，寄存器12也可保存各种表格。

1.1.3关于存储单元阵列的构成

接下来，利用图3对存储单元阵列13的构成进行说明。图3的例子表示区块BLK0，其它区块BLK的构成也一样。

如图3所示，区块BLK0包含例如4个串单元SU(SU0～SU3)。而且，各串单元SU包含多个NAND串16。各NAND串16包含例如8个存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。以下，在不限定存储单元晶体管MT0～MT7的情况下，记载为存储单元晶体管MT。存储单元晶体管MT具备控制栅极与电荷蓄积层，将数据非易失地保存。

此外，存储单元晶体管MT可为电荷蓄积层使用绝缘膜的MONOS(Metal OxideNitride Oxide Silicon，金属氧化氮氧化硅)型，也可为电荷蓄积层使用导电层的FG(Floathing Gate，浮栅)型。以下，在本实施方式中，以MONOS型为例进行说明。另外，存储单元晶体管MT的个数并不限定于8个，也可为16个或32个、64个、128个等，其数量不受限定。进而，选择晶体管ST1及ST2的个数为任意，分别有1个以上即可。

存储单元晶体管MT串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。更具体来说，存储单元晶体管MT0～MT7的电流路径串联连接。而且，存储单元晶体管MT7的漏极连接于选择晶体管ST1的源极，存储单元晶体管MT0的源极连接于选择晶体管ST2的漏极。

串单元SU0～SU3各自的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。同样地，串单元SU0～SU3各自的选择晶体管ST2的栅极分别连接于选择栅极线SGS0～SGS3。以下，在不限定选择栅极线SGD0～SGD3的情况下，记载为选择栅极线SGD。在不限定选择栅极线SGS0～SGS3的情况下，记载为选择栅极线SGS。此外，各串单元SU的选择栅极线SGS0～SGS3也可共通连接。

位于区块BLK内的存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。以下，在不限定字线WL0～WL7的情况下，记载为字线WL。

位于串单元SU内的各NAND串16的选择晶体管ST1的漏极分别连接于不同的位线BL0～BL(N－1)(N为2以上的整数)。以下，在不限定位线BL0～BL(N－1)的情况下，记载为位线BL。各位线BL在多个区块BLK间将位于各串单元SU内的1个NAND串16共通地连接。进而，多个选择晶体管ST2的源极共通连接于源极线SL。也就是说，串单元SU是连接于不同的位线BL且连接于相同的选择栅极线SGD及SGS的NAND串16的集合体。另外，区块BLK是共用字线WL的多个串单元SU的集合体。而且，存储单元阵列13是共用位线BL的多个区块BLK的集合体。

数据的删除能以区块BLK为单位或者以比区块BLK小的单位进行。关于删除方法，例如记载在题为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”的在2011年9月18日提出申请的美国专利申请13/235,389号中。另外，记载在题为“NON-VOLATILE SEMICONDUCTORSTORAGE DEVICE”的在2010年1月27日提出申请的美国专利申请12/694,690号中。进而，记载在题为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHODTHEREOF”的在2012年5月30日提出申请的美国专利申请13/483,610号中。这些专利申请的全部内容通过参照而引用在本申请的说明书中。

进而，存储单元阵列13的构成也可为其它构成。也就是说，关于存储单元阵列13的构成，例如记载在题为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKEDNONVOLATILE SEMICONDUCTOR MEMORY)”的在2009年3月19日提出申请的美国专利申请12/407,403号中。另外，记载在题为“三维积层非易失性半导体存储器(THREE DIMENSIONALSTACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的在2009年3月18日提出申请的美国专利申请12/406,524号、题为“非易失性半导体存储装置及其制造方法(NON-VOLATILESEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”的在2010年3月25日提出申请的美国专利申请12/679,991号、题为“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”的在2009年3月23日提出申请的美国专利申请12/532,030号中。这些专利申请的全部内容通过参照而引用在本申请的说明书中。

1.1.4关于存储单元阵列的截面构成

接下来，利用图4对存储单元阵列13的截面构成进行说明。图4的例子表示串单元SU0及SU1的截面，串单元SU2及SU3的构成也一样。另外，在图4中，省略层间绝缘膜。

如图4所示，沿着与半导体衬底20平行的第1方向D1，设置有沿与半导体衬底20平行且与第1方向D1垂直的第2方向D2延伸的多个源极线接点LI。在2个源极线接点LI之间配置着1个串单元SU。源极线接点LI将半导体衬底20与设置在比NAND串16更上方的未图示的源极线SL连接。另外，源极线接点LI及NAND串16的配置可任意地设定。例如，也可在2个源极线接点LI之间设置多个串单元SU。进而，在图4的例子中，为了简化说明，示出了在1个串单元SU中，多个NAND串16沿着第2方向D2排列成1列的情况，但1个串单元SU中的NAND串16的排列可任意地设定。例如，也可沿着第2方向D2并排配置2列，还可排列成4列的锯齿状配置。

在各串单元SU中，NAND串16沿着与半导体衬底20垂直的第3方向D3而形成。更具体来说，在半导体衬底20的表面区域设置着n型阱21。而且，在n型阱21的表面区域设置着p型阱22。另外，在p型阱22的表面区域的一部分设置着n⁺型扩散层23。而且，在p型阱22的上方，分别介隔未图示的层间绝缘膜而依次积层有作为选择栅极线SGS、字线WL及选择栅极线SGD发挥功能的10层配线层24。

而且，形成着贯通10层配线层24并到达至p型阱22的柱状半导体层25。在半导体层25的侧面，依次形成隧道绝缘膜26、电荷蓄积层27及阻挡绝缘膜28。半导体层25例如使用多晶硅。隧道绝缘膜26及阻挡绝缘膜28例如使用氧化硅膜。电荷蓄积层27例如使用氮化硅膜。以下，将由半导体层25、隧道绝缘膜26、电荷蓄积层27及阻挡绝缘膜28形成的柱称为“存储柱MP”。半导体层25作为NAND串16的电流路径发挥功能，且成为供形成各晶体管的通道的区域。而且，半导体层25的上端连接于作为位线BL发挥功能的配线层(未图示)。

由存储柱MP与配线层24形成存储单元晶体管MT、以及选择晶体管ST1及ST2。另外，在图4的例子中，作为选择栅极线SGD及SGS发挥功能的配线层24分别设置有1层，但也可设置多层。

源极线接点LI沿着第2方向D2具有线状。源极线接点LI例如使用多晶硅。而且，源极线接点LI的底面连接于n⁺型扩散层23，上表面连接于作为源极线SL发挥功能的配线层(未图示)。

1.1.5关于读出放大器的构成

接下来，对读出放大器15的构成进行说明。读出放大器15包含多个读出放大器单元SAU与多个锁存电路XDL。

读出放大器单元SAU例如针对每一位线BL而设置，将读出至对应的位线BL的数据读出，而且将写入数据传输至对应的位线BL。锁存电路XDL针对每一读出放大器单元SAU而设置，暂时保存与对应的位线BL相关的数据。

接下来，利用图5对读出放大器单元SAU的构成进行说明。另外，在本实施方式中，以将流经位线BL的电流读出的电流读出方式的读出放大器单元SAU为例进行说明，但也可使用电压读出方式的读出放大器单元SAU。

如图5所示，读出放大器单元SAU包含读出电路SA、例如4个锁存电路(SDL、ADL、BDL及TDL)、预充电电路30及总线开关32。

读出电路SA将读出至位线BL的数据(以下，称为“读取数据”)读出，而且根据写入数据(以下，称为“编程数据”)对位线BL施加电压。也就是说，读出电路SA直接控制位线BL。

接下来，对读出电路SA的电路的详情进行说明。在以下的说明中，将晶体管的源极或漏极的一个称为“晶体管的一端”，将源极或漏极的另一个称为“晶体管的另一端”。

读出电路SA具备高耐压n通道MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管40、低耐压n通道MOS晶体管41～50、低耐压p通道MOS晶体管51及电容元件52。

对晶体管40的栅极输入信号BLS。晶体管40的一端连接于对应的位线BL，晶体管40的另一端连接于节点BLI。

对晶体管41的栅极输入信号BLC。晶体管41的一端连接于节点BLI，晶体管41的另一端连接于节点SCOM。晶体管41用来将对应的位线BL箝位在与信号BLC对应的电位。

对晶体管42的栅极输入信号BLX。晶体管42的一端连接于节点SCOM，晶体管42的另一端连接于节点SSRC。

晶体管43的栅极连接于节点INV_S。晶体管43的一端连接于节点SSRC，晶体管43的另一端连接于节点SRCGND。对节点SRCGND施加例如接地电压VSS。

晶体管51的栅极连接于节点INV_S。对晶体管51的一端施加电源电压VDDSA，晶体管51的另一端连接于节点SSRC。

对晶体管44的栅极输入信号XXL。晶体管44的一端连接于节点SCOM，晶体管44的另一端连接于节点SEN。

对晶体管45的栅极输入信号HLL。对晶体管45的一端施加电压VSENP，晶体管45的另一端连接于节点SEN。

电容元件52的一电极连接于节点SEN，对电容元件52的另一电极输入时钟信号CLK。

晶体管47的栅极连接于节点SEN。晶体管47的一端连接于晶体管48的一端，对晶体管47的另一端输入时钟信号CLK。晶体管47作为将节点SEN的电压读出的读出晶体管发挥功能。

对晶体管48的栅极输入信号STB。晶体管48的另一端连接于总线LBUS。

对晶体管46的栅极输入信号BLQ。晶体管46的一端连接于节点SEN，晶体管46的另一端连接于总线LBUS。

晶体管49的栅极连接于总线LBUS。晶体管49的一端连接于晶体管50的一端，对晶体管49的另一端施加电压VLSA。电压VLSA也可为例如接地电压VSS。

对晶体管50的栅极输入信号LSL。晶体管50的另一端连接于节点SEN。

锁存电路SDL、ADL、BDL及TDL暂时保存数据。当写入数据时，读出电路SA根据锁存电路SDL的保存数据控制位线BL。其它锁存电路ADL、BDL及TDL例如用于各存储单元晶体管保存2比特以上的数据的多值动作。另外，锁存电路的个数可任意地设定，例如根据存储单元晶体管能够保存的数据量(比特数)而设定。

锁存电路SDL具备低耐压n通道MOS晶体管60～63及低耐压p通道MOS晶体管64～67。

对晶体管60的栅极输入信号STL。晶体管60的一端连接于总线LBUS，晶体管60的另一端连接于节点LAT_S。

对晶体管61的栅极输入信号STI。晶体管61的一端连接于总线LBUS，晶体管61的另一端连接于节点INV_S。

晶体管62的栅极连接于节点INV_S。晶体管62的一端接地，晶体管62的另一端连接于节点LAT_S。

晶体管63的栅极连接于节点LAT_S。晶体管63的一端接地，晶体管63的另一端连接于节点INV_S。

晶体管64的栅极连接于节点INV_S。晶体管64的一端连接于节点LAT_S，晶体管64的另一端连接于晶体管66的一端。

晶体管65的栅极连接于节点LAT_S。晶体管65的一端连接于节点INV_S，晶体管65的另一端连接于晶体管67的一端。

对晶体管66的栅极输入信号SLL。对晶体管66的另一端施加电源电压VDDSA。

对晶体管67的栅极输入信号SLI。对晶体管67的另一端施加电源电压VDDSA。

在锁存电路SDL中，利用晶体管62、64构成第1反相器，利用晶体管63、65构成第2反相器。而且，第1反相器的输出及第2反相器的输入(节点LAT_S)经由数据传输用晶体管60而连接于总线LBUS，第1反相器的输入及第2反相器的输出(节点INV_S)经由数据传输用晶体管61而连接于总线LBUS。锁存电路SDL在节点LAT_S保存数据，并在节点INV_S保存其反转数据。

锁存电路ADL、BDL及TDL由于具有与锁存电路SDL相同的构成，所以省略说明，但以下，各晶体管的参照符号及信号名如图5所示与锁存电路SDL的各晶体管的参照符号及信号名加以区别而进行说明。锁存电路SDL的晶体管60～67分别相当于锁存电路ADL的晶体管70～77、锁存电路BDL的晶体管80～87、及锁存电路TDL的晶体管90～97。而且，在各读出放大器单元SAU中，读出电路SA、以及4个锁存电路SDL、ADL、BDL及TDL以相互能够收发数据的方式通过总线LBUS而连接。

预充电电路30对总线LBUS进行预充电。预充电电路30例如包含低耐压n通道MOS晶体管31。对晶体管31的栅极输入信号LPC。晶体管31的一端连接于总线LBUS，对晶体管31的另一端施加电压VHLB。而且，预充电电路30通过对总线LBUS传输电压VHLB而对总线LBUS进行预充电。

总线开关32连接总线LBUS与总线DBUS。也就是说，总线开关32连接读出电路SA与锁存电路XDL。总线开关32例如包含低耐压n通道MOS晶体管33。对晶体管33的栅极输入信号DSW。晶体管33的一端连接于总线LBUS，晶体管33的另一端经由总线DBUS而连接于锁存电路XDL。

另外，所述构成的读出放大器单元SAU中的各种信号例如由定序器10给出。

1.2关于存储单元晶体管的阈值分布

接下来，利用图6对本实施方式的存储单元晶体管MT可取得的阈值分布进行说明。以下，在本实施方式中，对存储单元晶体管MT能够保存4值(2比特)的数据的情况进行说明，但能够保存的数据并不限定于4值。在本实施方式中，存储单元晶体管MT也可为能够保存例如8值(3比特)的数据，只要能够保存2值(1比特)以上的数据即可。

如图6所示，各存储单元晶体管MT的阈值电压取得离散的例如4个分布中的任一个所包含的值。将这4个分布按照阈值从低到高的顺序分别称为“Er”电平、“A”电平、“B”电平及“C”电平。

“Er”电平相当于例如数据的删除状态。而且，“Er”电平中所包含的阈值电压小于电压VfyA，且具有正值或负值。

“A”～“C”电平相当于对电荷蓄积层注入电荷而写入数据的状态，各分布中所包含的阈值电压具有例如正值。“A”电平中所包含的阈值电压为电压VfyA以上，且小于电压VfyB(其中，VfyB＞VfyA)。“B”电平中所包含的阈值电压为电压VfyB以上，且小于电压VfyC(其中，VfyC＞VfyB)。“C”电平中所包含的阈值电压为电压VfyC以上，且小于电压VREAD及VPASS(VREAD(VPASS)＞VfyC)。另外，VREAD及VPASS分别为在数据的读出动作时及写入动作时对非选择字线WL施加的电压。

像所述那样，各存储单元晶体管MT可通过具有4个阈值分布中的任一个而取得4种状态。通过将这些状态以二进制记法分配为“00”～“11”，各存储单元晶体管MT能够保存2比特的数据。以下，将该2比特数据分别称为高阶位及低阶位。另外，将统括地写入(或者读出)的高阶位的集合称为快页(upper page)，将低阶位的集合称为慢页(lower page)。

另外，在图6中，以4个电平离散地分布的情况为例进行了说明，但此为例如刚写入数据后的理想状态。因此，现实中会产生相邻的电平重叠的情况。有例如在写入数据后因干扰等导致“Er”电平的上端与“A”电平的下端重叠的情况。在这种情况下，使用例如ECC技术等校正数据。

1.3关于写入动作

接下来，对写入动作进行说明。写入动作大致包含编程与验证。而且，通过重复编程与验证的组合(以下，称为“编程循环”)，而使存储单元晶体管MT的阈值电压上升至目标电平为止。

编程是指通过将电子注入到电荷蓄积层而使阈值电压上升(或通过禁止注入而维持阈值电压)的动作。以下，将使阈值电压上升的动作称为““0”编程”或““0”写入”，对设为“0”编程对象的位线BL赋予“0”数据。另一方面，将维持阈值电压的动作称为““1”编程”、““1”写入”或“写入禁止”，对设为“1”编程对象的位线BL赋予“1”数据。

验证是在编程后读出数据并判定存储单元晶体管MT的阈值电压是否已达到设为目标的目标电平的动作。以下，将存储单元晶体管MT的阈值电压达到目标电平的情况称为“验证通过”，将未达到目标电平的情况称为“验证失败”。

在本实施方式中，在“0”编程中，根据目标验证电平(例如与“A”电平对应的电压VfyA)与存储单元晶体管MT的阈值电压的差，应用阈值电压的变动量相对较大的第1编程条件、或阈值电压的变动量比第1编程小的第2编程条件中的任一个条件。例如，在存储单元晶体管MT的阈值电压远低于验证电平而在1次编程中未达到目标验证电平的情况下，应用阈值电压的变动量相对较大的第1编程条件。另外，在存储单元晶体管MT的阈值电压与目标验证电平相对接近，且如果应用第1编程则阈值电压会大幅超过验证电平的情况下，应用第2编程条件。

更具体来说，第1编程条件与第2编程条件是位线BL的电压不同。例如，对与第1编程条件对应的位线BL施加电压VSS。而且，将对与第2编程条件对应的位线BL施加的电压设为VQPW，将对与“1”编程对应的位线BL施加的电压设为VBL。这样一来，电压VSS、电压VQPW及电压VBL具有VBL＞VQPW＞VSS的关系。

以下，将在“0”编程中应用第1编程条件的位线记载为BL(“0”)，将应用第2编程条件的位线记载为BL(“QPW”)。另外，将与“1”编程对应的位线记载为BL(“1”)。

1.3.1关于验证的目标电平

接下来，对验证的目标电平进行说明。在本实施方式中，对应于第1及第2编程条件而执行目标电平不同的第1及第2验证。而且，于在编程循环内未产生暂停的情况(以下，称为“通常状态”)、与在编程循环内产生暂停后恢复写入动作的情况(以下，称为“刚恢复后”)下，第1验证的目标电平不同。

利用图7对第1及第2验证时的目标电平进行说明。图7的例子表示从“Er”电平向“A”电平写入的情况下的目标电平。

如图7所示，第2验证的目标电平例如设定与验证电平相同的电压(VfyA)。以下，将第2验证的目标电平记载为电压VH，将与例如“A”电平对应的电压VH记载为VH_A。

第1验证的目标电平设定比电压VH低的电压。以下，将通常状态下的第1验证的目标电平记载为电压VL1，将与例如“A”电平对应的电压VL1记载为VL1_A。另外，将刚恢复后的第1验证的目标电平记载为电压VL2，将与例如“A”电平对应的电压VL2记载为VL2_A。电压VH、VL1及VL2具有VH＞VL1＞VL2的关系。

在存储单元晶体管的阈值电压小于电压VL1(或电压VL2)的情况(阈值电压＜VL1或VL2)下，判定第1验证失败，而在下一次编程循环中，应用第1编程条件。在存储单元晶体管的阈值电压为电压VL1(或电压VL2)以上且小于电压VH的情况(VL1或VL2≦阈值电压＜VH)下，判定第1验证通过但第2验证失败，而在下一次编程循环中，应用第2编程条件。在存储单元晶体管的阈值电压为电压VH以上的情况(VH≦阈值电压)下，判定第2验证通过，而在之后的编程循环中，设为写入禁止。

接下来，利用图8对目标电平与读出期间的关系进行说明。在本实施方式中，根据目标电平，将位线BL的电压读出的期间、也就是将信号XLL设为“H”电平而对位线BL传输节点SEN的电荷的期间的长度不同。以下，将第1验证中的读出期间称为“第1读出期间Ts_L”，将第2验证中的读出期间称为“第2读出期间Ts_H”。进而，将通常状态下的第1读出期间记载为Ts_L1，将刚恢复后的第1读出期间记载为Ts_L2。

如图8所示，如果在读出期间中将节点SEN的电荷传输至位线BL，则节点SEN的电压降低。此时，节点SEN的电压降低的速度根据存储单元晶体管MT的阈值电压Vt而不同。例如，在阈值电压Vt小于电压VL2的情况(Vt＜VL2)下，存储单元晶体管MT成为强接通状态，而节点SEN的电压急剧降低。在阈值电压Vt为电压VL2以上且小于电压VL1的情况(VL2≦Vt＜VL1)下，存储单元晶体管MT成为比Vt＜VL2的情况弱的接通状态，而节点SEN的电压相对缓慢地降低。另外，在阈值电压Vt为电压VL1以上且小于电压VH的情况(VL1≦Vt＜VH)下，存储单元晶体管MT成为更弱的接通状态，而节点SEN的电压更缓慢地降低。另外，在阈值电压Vt为电压VH以上的情况(Vt≥VH)下，存储单元晶体管MT成为断开状态，而节点SEN的电压几乎不降低。

基于该关系，读出期间是以判定为具有小于目标电平的阈值电压Vt的存储单元晶体管MT验证失败的方式，即，以读出晶体管47设为断开状态的方式设定。更具体来说，第1读出期间Ts_L2是以判定为阈值电压Vt小于电压VL2的存储单元晶体管MT第1验证失败的方式设定。同样地，第1读出期间Ts_L1是以判定为阈值电压Vt小于电压VL1的存储单元晶体管MT第1验证失败的方式设定。第2读出期间Ts_H是以判定为阈值电压Vt小于电压VH的存储单元晶体管MT第2验证失败的方式设定。因此，第1读出期间Ts_L1、Ts_L2及第2读出期间Ts_H的长度具有Ts_L2＜Ts_L1＜Ts_H的关系。

1.3.2关于存储系统中的写入动作的整体流程

接下来，利用图9对存储系统中的写入动作的整体流程进行说明。

如图9所示，首先，控制器200的主机接口电路210从主机设备2接收写入命令(步骤S1)。

响应该写入命令，控制器200的处理器230经由NAND接口电路250对NAND型闪速存储器100发送写入命令(写入指令、地址及数据)(步骤S2)。

这样一来，NAND型闪速存储器100的定序器10基于从控制器200接收到的写入命令，执行写入动作(步骤S3)。

然后，在NAND型闪速存储器100正执行写入动作时，控制器200从主机设备2接收例如读出命令(步骤S4)。这样一来，处理器230向NAND型闪速存储器100发送暂停指令(步骤S5)。

定序器10基于所接收到的暂停指令，使写入动作暂停(步骤S6)。此时，定序器10例如将暂停信息保存至寄存器12。另外，定序器10也可向控制器200发送暂停信息。

接着，处理器230使写入动作暂停，当确认就绪/忙碌信号R/Bn已恢复为“H”电平时，向NAND型闪速存储器100发送读出命令(读取指令及地址)(步骤S7)。

定序器10基于所接收到的读出命令，从存储单元阵列读出数据，并向控制器200发送其结果(步骤S8)。

接着，处理器230进行读取数据的ECC处理等之后，将数据发送至主机设备2(步骤S9)。主机设备2接收读取数据(步骤S10)。

读出动作完成之后，处理器230向NAND型闪速存储器100发送恢复指令(步骤S11)。

定序器10基于所接收到的恢复指令，恢复写入动作(步骤S12)。更具体来说，定序器10确认寄存器12内的暂停信息，恢复写入动作。

1.3.3关于NAND型闪速存储器中的写入动作的整体流程

接下来，利用图10及图11对NAND型闪速存储器100中的写入动作的整体流程进行说明。本实施方式中的NAND型闪速存储器100如果在写入动作中接收暂停指令，则在编程结束后，使写入动作暂停，并在接收恢复指令后，从验证起恢复写入动作。图10及图11的例子为了简化说明，而表示针对1个电平(例如“A”电平)执行第1及第2验证的情况。

如图10所示，NAND型闪速存储器100从控制器200接收写入命令(写入指令、地址、编程数据)(步骤S101)。定序器10基于从控制器200接收到的写入命令而开始写入动作。

首先，定序器10执行编程。在编程中，行解码器14对选择字线WL施加编程脉冲(步骤S102)。更具体来说，定序器10开始编程时，将就绪/忙碌信号R/Bn设为“L”电平。读出放大器15根据锁存电路SDL保存的数据，对位线BL进行充电(以下，称为“BL预充电”)。在第1次编程中，由于不应用第2编程条件，所以，对应于“0”数据、即“0”编程而对位线BL(“0”)施加电压VSS(接地)，对应于“1”数据、即“1”编程而对位线BL(“1”)施加电压VBL。行解码器14在选择区块BLK中选择任一字线WL，对选择字线WL施加电压VPGM作为编程脉冲，并对其它非选择字线WL施加电压VPASS。电压VPGM是用来将电子注入到电荷蓄积层的高电压。电压VPASS是无关于存储单元晶体管MT的阈值电压而将存储单元晶体管MT设为接通状态的电压。电压VPGM与电压VPASS具有VPGM＞VPASS的关系。由此，对成为对象的存储单元晶体管MT进行“1”或“0”写入。

接着，定序器10在从控制器200接收暂停指令的情况(步骤S103_是(Yes))下，编程结束后，使写入动作暂停(步骤S104)。定序器10在使写入动作暂停之后，将就绪/忙碌信号R/Bn设为“H”电平。

接着，NAND型闪速存储器100从控制器200接收读出命令(读取指令及地址)(步骤S105)。

读出放大器15从存储单元阵列13读出数据(步骤S106)。更具体来说，定序器10开始读出动作时，将就绪/忙碌信号R/Bn设为“L”电平。行解码器14对选择区块BLK的选择字线WL施加电压VCGRV，并对非选择字线WL施加电压VREAD。电压VCGRV是与读出对象数据的阈值电平对应的电压。电压VREAD是无关于保存数据而存储单元晶体管MT接通的电压，且具有VREAD＞VCGRV的关系。例如，在读出对象的存储单元晶体管MT的阈值电压高于电压VCGRV的情况下，存储单元晶体管MT成为断开状态，在阈值电压低于电压VCGRV的情况下，存储单元晶体管MT成为接通状态。在该状态下，读出放大器15将流经各位线BL的电流读出，而读取出存储单元晶体管MT的数据。定序器10在读出动作结束后，将就绪/忙碌信号R/Bn设为“H”电平。

接着，NAND型闪速存储器100从控制器200接收恢复指令(步骤S107)。更具体来说，控制器200在读出读取数据时，向NAND型闪速存储器100发送恢复指令。

定序器10如果接收恢复指令，则确认寄存器12内所保存的暂停信息，使写入动作重新开始(步骤S108)。

定序器10在恢复后，首先执行第1验证(步骤S109)。更具体来说，定序器10由于处于刚恢复后的状态，所以将目标电平设为电压VL2，也就是说，设定第1读出期间Ts_L2，而执行第1验证。

另外，定序器10在未从控制器200接收暂停指令的情况(步骤S103_否(No))下，在编程结束(步骤S102)后，将目标电平设为电压VL1，也就是说，设定第1读出期间Ts_L1，而执行第1验证(步骤S110)。

如图11所示，定序器10在第1验证(步骤S109或S110)结束后，执行第2验证(步骤S111)。

定序器10在编程对象的所有(或预先所设定的规定数以上)的存储单元晶体管MT通过第2验证的情况(步骤112_是)下，使写入动作结束。

另外，定序器10在存在(或者有预先所设定的规定数以上)未通过第2验证的存储单元晶体管MT的情况(步骤S112_否)下，确认编程循环是否已达到预先所设定的规定次数(步骤S113)。

在编程循环达到规定次数的情况(步骤S113_是)下，定序器10使写入动作结束，并将写入动作不正常地结束的内容报告给控制器200。

在编程循环未达到规定次数的情况(步骤S113_否)下，定序器10使下一次编程的编程脉冲的设定电压升高(步骤S114)。更具体来说，定序器10使编程脉冲的设定电压升高ΔV。编程脉冲的设定电压每当重复编程循环时便升高ΔV。例如，如果将第1次的编程脉冲的电压设为电压VPGM，则第2次的编程脉冲的电压设为VPGM+ΔV，第3次的编程脉冲的电压设为VPGM+2·ΔV。

返回至步骤S102，执行下一次编程循环。此时，读出放大器15对与第2验证通过的存储单元晶体管MT对应的位线BL(“1”)施加电压VBL，对与第1验证失败的存储单元晶体管MT对应的位线BL(“0”)施加电压VSS，对与第1验证通过但第2验证失败的存储单元晶体管MT对应的位线BL(“QPW”)施加电压VQPW。行解码器14对选择字线WL施加升压后的编程脉冲。

定序器10重复编程循环直至通过第2验证或者编程循环达到规定次数为止。

1.3.4关于编程时的各配线的电压

接下来，利用图12对编程时的各配线的电压进行说明。

如图12所示，读出放大器15基于读出放大器单元SAU内的锁存电路SDL中存储的数据进行BL预充电。更具体来说，在锁存电路SDL中保存有“1”数据(“H”电平的数据)的情况下，节点INV_S成为“L”电平，因此，晶体管51成为接通状态。在该状态下，信号BLS及BLX设为“H”电平，晶体管40及42设为接通状态。而且，信号BLC设为“H”电平，如果对晶体管41的栅极施加电压“VBL+Vt41”(Vt41为晶体管41的阈值电压)，则对位线BL施加电压VBL。也就是说，对位线BL(“1”)施加电压VBL。另一方面，在锁存电路SDL中保存有“0”数据(“L”电平的数据)的情况下，节点INV_S成为“H”电平，因此，晶体管43设为接通状态。在对节点SRCGND施加电压VSS的情况下，对相对应的位线BL施加电压VSS。也就是说，对位线BL(“0”)及位线BL(“QPW”)施加电压VSS。

行解码器14选择任一区块BLK，进而选择任一串单元SU。然后，行解码器14对所选择的串单元SU中的选择栅极线SGD施加电压VSD1。如果将选择晶体管ST1的阈值电压设为Vtsg，则电压VSD1是“VBL+Vtsg”以上的电压且使选择晶体管ST1为接通状态的电压。另一方面，行解码器14对非选择串单元SU的选择栅极线SGD施加电压VSS，使相对应的选择晶体管ST1为断开状态。另外，行解码器14对选择栅极线SGS施加电压VSS，使选择晶体管ST2为断开状态。

另外，经由例如源极线驱动器(未图示)对源极线SL施加电压VCELSRC(＞VSS)。

由此，对与位线BL(“1”)对应的选择NAND串16的通道施加电压VBL，对与位线BL(“0”)及BL(“QPW”)对应的选择NAND串16的通道施加电压VSS。

然后，行解码器14对选择串单元SU的选择栅极线SGD施加电压VSD2。电压VSD2是比电压VSD1及电压VBL低的电压，且是使被施加电压VSS的选择晶体管ST1接通但使被施加电压VBL的选择晶体管ST1切断的电压。由此，与位线BL(“1”)对应的NAND串16的通道成为浮动状态。另外，读出放大器15在读出放大器单元SAU内的晶体管41中将信号BLC的“H”电平的电压设为“VQPW+Vt41”。由此，在与被施加电压VBL的位线BL(“1”)对应的读出放大器单元SAU中，晶体管41设为切断状态，位线BL(“1”)也成为浮动状态。

接着，读出放大器15根据第2编程条件更新锁存电路SDL的数据。更具体来说，在与位线BL(“QPW”)对应的读出放大器单元SAU中，锁存电路SDL的数据从“0”数据更新为“1”数据。因此，读出放大器15对位线BL(“QPW”)施加利用晶体管41箝位后的电压VQPW。

接着，行解码器14在选择区块BLK中选择任一字线WL，对选择字线施加电压VPGM，并对其它非选择字线WL施加电压VPASS。

在与位线BL(“0”)对应的NAND串16，选择晶体管ST1成为接通状态。而且，连接于选择字线WL的存储单元晶体管MT的通道电位成为VSS。因此，控制栅极与通道之间的电位差(VPGM－VSS)变大，其结果为，电子注入到电荷蓄积层，而存储单元晶体管MT的阈值电压上升。

在与位线BL(“1”)对应的NAND串16，选择晶体管ST1成为切断状态。因此，连接于选择字线WL的存储单元晶体管MT的通道电性浮动。这样一来，因与字线WL等的电容耦合而通道电位上升。因此，控制栅极与通道之间的电位差变小，其结果为，电子几乎不注入到电荷蓄积层，而维持存储单元晶体管MT的阈值电压(阈值电压不会变动到转变为阈值分布电平更高的分布的程度)。

在与位线BL(“QPW”)对应的NAND串16，选择晶体管ST1成为接通状态。而且，连接于选择字线WL的存储单元晶体管MT的通道电位成为VQPW(＞VSS)。因此，控制栅极与通道之间的电位差(VPGM－VQPW)与通道电位为VSS的情况相比变小。其结果为，注入到电荷蓄积层的电子量相较与位线BL(“0”)对应的存储单元晶体管MT变少，存储单元晶体管MT的阈值电压的变动量也变少。

1.3.5关于验证时的各配线的电压

接下来，利用图13对验证时的各配线的电压进行说明。图13的例子为了简化说明，而表示针对1个电平(例如“A”电平)执行第1及第2验证的情况。在执行多个电平的验证的情况下，施加与各电平对应的电压VCGRV(VCGRV根据电平升高)。另外，图13的例子表示如下情况，即，在第1验证中对成为对象的所有位线BL进行BL预充电，在第2验证中对通过第1验证的位线BL实施BL预充电。另外，在本实施方式中，对第1读出期间比第2读出期间短的情况进行说明，但并不限定于此。例如，也可将第1及第2读出期间设为相同长度，使第1及第2验证时的电压VCGRV根据第1及第2验证的目标电平而不同。

如图13所示，在时刻t1，行解码器14对选择区块BLK的选择栅极线SGD及SGS施加电压VSG，对选择字线WL施加电压VCGRV，并对非选择字线WL施加电压VREAD。电压VSG是将选择晶体管ST1及ST2设为接通状态的电压。

在时刻t2，读出放大器15进行位线BL的BL预充电，对位线BL施加电压VBLRD。电压VBLRD是在读出动作时对位线BL施加的电压。

另外，经由例如源极线驱动器对源极线SL施加电压VSRC(＞VSS)。

在时刻t3，定序器10将信号HLL设为“H”电平，将晶体管45设为接通状态。由此，在读出放大器单元SAU内，对节点SEN施加电压VSENP。

在时刻t4～t8，执行第1验证。

更具体来说，在时刻t4，定序器10将信号HLL设为“L”电平，将节点SEN设为浮动状态。然后，定序器10对时钟信号CLK施加“H”电平的电压(以下，称为“超频”)。其结果为，电容元件52被充电，节点SEN的电压受电容耦合的影响而上升至电压VBST。电压VBST是通过超频而上升后的节点SEN的电压，且为比电压VSENP高的电压。

在时刻t5～t6的期间，定序器10执行第1读出。另外，通常状态下的第1读出期间比刚恢复后的第1读出期间长。更具体来说，在时刻t5～t6的期间，定序器10将信号XXL设为“H”电平而将晶体管44设为接通状态。在该状态下，成为验证对象的存储单元晶体管MT的阈值电压为目标电平以上的情况下，存储单元晶体管MT设为断开状态(以下，称为“断开单元(off-cell)”)，而几乎不从对应的位线BL对源极线SL流通电流。因此，充电至节点SEN及电容元件52的电荷几乎不放电，而节点SEN的电压几乎不变动。另一方面，在成为验证对象的存储单元晶体管MT的阈值电压小于目标电平的情况下，存储单元晶体管MT成为接通状态(以下，称为“接通单元(on-cell)”)，而从对应的位线BL对源极线SL流通电流。也就是说，节点SEN的电压逐渐降低。

在时刻t6，定序器10将信号XXL设为“L”电平而将晶体管44设为断开状态。然后，定序器10对时钟信号CLK施加“L”电平的电压(以下，称为“降频”)。其结果为，受电容耦合的影响而节点SEN的电压降低。

在时刻t7～t8的期间，定序器10对节点SEN的电压进行选通。更具体来说，定序器10将信号STB设为“H”电平而将晶体管48设为接通状态。在该状态下，节点SEN的电压为读出晶体管47的阈值电压(判定电平)以上的情况下，对应的读出晶体管47设为接通状态。其结果为，判定第1验证通过。此时，预先设为“H”电平的总线LBUS为“L”电平。

另一方面，在节点SEN的电压低于读出晶体管47的阈值电压(判定电平)的情况下，读出晶体管47设为断开状态。其结果为，判定第1验证失败。此时，预先设为“H”电平的总线LBUS维持“H”电平。

在时刻t8，将总线LBUS的反转数据存储到锁存电路SDL中。更具体来说，在第1验证失败的锁存电路SDL中存储“L”数据，节点INV_S设为“H”电平。由此，晶体管51设为断开状态，晶体管43设为接通状态。因此，对与第1验证失败的存储单元晶体管MT(断开单元)对应的位线BL施加电压VSS。

在时刻t9～t13，与时刻t4～8同样地，定序器10执行第2验证。时刻t9～t13的动作与时刻t4～8的动作大致相同。另外，在本实施方式中，在第2验证中未执行节点SEN的设置(施加电压VSENP)，但也可第1验证同样地进行节点SEN的设置。

在时刻t9，节点SEN的电压超频。

在时刻t10～t11的期间，定序器10执行第2读出。

在时刻t11，节点SEN的电压降频。

在时刻t12～t13的期间，定序器10对节点SEN的电压进行选通。在节点SEN的电压为读出晶体管47的阈值电压以上的情况下，对应的读出晶体管47设为接通状态。其结果为，判定第2验证通过。另一方面，在节点SEN的电压低于读出晶体管47的阈值电压的情况下，对应的读出晶体管47设为断开状态。其结果为，判定第2验证失败。

在时刻t13，进行还原处理，验证动作结束。

另外，在执行多个电平的验证的情况下，针对每一电平重复时刻t2～t13。在该情况下，VCGRV根据各电平而升高。

1.3.6关于写入动作的控制器的动作

接下来，利用图14对写入动作时的控制器200的动作进行说明。图14的例子表示通常状态下的写入动作。

如图14所示，首先，处理器230将通知执行写入动作的指令“80h”输出至NAND型闪速存储器100，并且将指令锁存使能信号CLE设为“H”电平而激活。

接着，处理器230输出地址“ADD”，并且将地址锁存使能信号ALE设为“H”电平而激活。另外，在图14的例子中，以1循环表示地址，但为了发送列地址及行地址等，也可为多个循环。

接着，处理器230以所需的循环数输出编程数据“DAT”。

进而，处理器230输出指示写入执行的写入指令“10h”，并且将指令锁存使能信号CLE设为“H”电平而激活。

这些指令、地址及数据存储在NAND型闪速存储器100的例如寄存器12中。

响应写入指令“10h”，NAND型闪速存储器100开始写入动作，而成为忙碌状态(R/Bn＝“L”)。以下，将NAND型闪速存储器100中的写入动作期间、即忙碌状态的期间设为tPROG。

当写入动作完成时，NAND型闪速存储器100成为就绪状态，而就绪/忙碌信号R/Bn恢复为“H”电平。

1.3.7关于在写入动作时产生暂停的情况的具体例

接下来，利用图15对在写入动作时产生暂停的情况的具体例进行说明。图15的例子表示在第1次编程循环中使写入动作暂停并在执行读出动作之后恢复的情况。另外，图15的例子表示在1次验证中执行“A”～“C”电平的验证的情况。以下，将与“A”～“C”电平对应的电压VCGRV分别记载为VCGRV_A～VCGRV_C。

如图15所示，处理器230为了执行写入动作，而输出指令“80h”、地址数据“ADD”及写入指令“10h”。这样一来，定序器10根据写入指令“10h”开始写入动作，而成为忙碌状态(R/Bn＝“L”)。

处理器230如果在第1次编程中从主机设备2接收读出命令，则输出暂停指令“A7h”。在图15的例子中，定序器10在编程中(对选择字线WL施加电压VPGM的过程中)，接收暂停指令“A7h”。定序器10尽管为忙碌状态，但如果接收暂停指令“A7h”，则在编程结束后使写入动作暂停，使就绪/忙碌信号R/Bn恢复为“H”电平。另外，在验证中接收到暂停指令“A7h”的情况下，在下一次编程结束后暂停。以下，将接收暂停指令后直至使就绪/忙碌信号R/Bn恢复为“H”电平为止的期间、即直至成为暂停状态为止的期间记载为期间tSTOPRST。

接着，处理器230确认就绪/忙碌信号R/Bn已恢复为“H”电平之后，输出通知执行读出动作的指令“00h”、读出用地址“ADD”及指示执行读出动作的读取指令“30h”。另外，在图15的例子中，表示以1循环传输地址的例子，但也可以多个循环进行传输。

定序器10响应读取指令“30h”，开始读出动作，而成为忙碌状态。以下，将读出动作时的忙碌状态的期间记载为期间tR。然后，如果从存储单元阵列13完成数据“R-DAT”的读出，则就绪/忙碌信号R/Bn恢复为“H”电平(成为就绪状态)。如果就绪/忙碌信号R/Bn成为“H”电平，则控制器200向NAND型闪速存储器100发送读出使能信号REn，而读出数据“R-DAT”。

接着，处理器230当读出动作结束时，输出恢复指令“48h”。这样一来，定序器10响应指令“48h”，在确认暂停信息之后，从验证恢复写入动作，而成为忙碌状态。在图15的例子中，在第1次编程结束后使写入动作暂停，因此，从第1次验证起恢复写入动作。在该情况下，作为“A”～“C”电平的第1验证的目标电平而分别设定电压VL2(分别设定第1读出期间Ts_L2)。以下，将刚恢复后的验证中“A”～“C”电平的各电平的第1验证与第2验证合并所得的验证期间(相当于图13的时刻t1～t13的期间)分别设为期间TA1、TB1、TC1。在“C”电平的验证结束后，“A”～“C”电平的任一个的第2验证失败的情况下，执行第2次编程循环。在第2次编程中，对选择字线WL施加电压VPGM+ΔV。而且，在第2次验证中，作为“A”～“C”电平的第1验证的目标电平而设定电压VL1(分别设定第1读出期间Ts_L1)。以下，将刚恢复后以外的验证、即包含暂停前的验证的通常验证中“A”～“C”电平的各电平的第1验证与第2验证合并所得的验证期间分别设为期间TA2、TB2、及TC2。

当在NAND型闪速存储器100中写入动作完成时，就绪/忙碌信号R/Bn恢复为“H”电平。

接着，利用图16对刚恢复后的验证期间与通常的验证期间的具体例进行说明。图16的例子是表示图15中的刚恢复后的验证期间(“A”～“C”电平)及第2次编程后的通常验证期间(“A”～“C”电平)中的选择字线WL、信号STB及信号XXL的各电压的时序图。

如图16所示，在刚恢复后(下段)的验证期间TA1、TB1及TC1，作为第1读出期间而设定Ts_L2。另一方面，在通常(上段)的验证期间TA2、TB2及TC2，作为第1读出期间而设定Ts_L1。在图16的例子中，各验证期间中的第2读出期间Ts_H及其它期间(例如，位线BL或节点SEN的升压期间等)相同。在该情况下，如果将“A”～“C”电平的验证期间分别进行比较，则刚恢复后的第1读出期间比通常的第1读出期间短(“Ts_L2”＜“Ts_L1”)，因此，具有tA1＜tA2、tB1＜tB2、tC1＜tC2的关系。也就是说，刚恢复后的各电平的验证期间比通常的验证期间短。

另外，在本例中，对在刚恢复后执行的“A”～“C”电平的所有第1验证中设定第1读出期间Ts_L2的情况进行了说明，但也可对“A”～“C”的至少1个电平设定第1读出期间Ts_L2，并对其它电平设定第1读出期间Ts_L1。进而，“A”～“C”电平的各电平的第1读出期间Ts_L2的长度也可互不相同。进而，对在刚恢复后执行“A”～“C”电平的所有验证的情况进行了说明，但也可根据对存储单元晶体管MT写入数据的状况而执行“A”～“C”电平的至少1个。

1.4关于本实施方式的效果

如果为本实施方式的构成，则可提高半导体存储装置的可靠性。以下，对本效果进行详细叙述。

如果在写入动作中执行暂停，则有产生因过度编程引起的写入误动作的情况。例如，如图17所示，在从“Er”电平向“A”电平写入数据的情况下，对选择字线WL施加电压VPGM，在从阈值分布(a)写入至阈值分布(b)(阈值电压上升)之后，执行暂停。这样一来，在暂停中产生存储单元晶体管MT的电荷漏失的数据保留，而存储单元晶体管MT的阈值电压从阈值分布(b)降低至阈值分布(c)。由此，在阈值分布(b)的位置，处于电压VL1_A以上的存储单元晶体管MT的阈值电压的一部分降低至小于电压VL1_A(阈值分布(c)的斜线部)。这样一来，刚恢复后的第1验证失败，因此，对阈值分布(c)的斜线部的存储单元晶体管MT以第1编程条件执行下一次编程。此时，对选择字线WL施加从暂停前的电压VPGM升压后的电压VPGM+ΔV，因此，阈值分布(c)的斜线部的存储单元晶体管MT的阈值电压大幅上升。因此，在一部分存储单元晶体管MT中，产生因过度编程引起的误写入(阈值分布(d)的斜线部)。

与此相对，在本实施方式的构成中，在使写入动作暂停的情况下，可将刚恢复后的第1验证的目标电平设定为比通常状态下的第1验证的目标电平低。例如，在图17中，设定比阈值分布(c)的斜线部低的电压VL2_A。由此，可在刚恢复后的第1验证中减少受因数据保留引起的阈值电压降低的影响而第1验证失败的存储单元晶体管MT的个数。因此，在使写入动作暂停的情况下，可抑制因恢复后的编程引起的过度编程，而减少误写入。因此，可提高半导体存储装置的可靠性。

2.第2实施方式

接下来，对第2实施方式的半导体存储装置进行说明。第2实施方式对在验证结束后使写入动作暂停并再次从验证起恢复写入动作的情况进行说明。另外，第2实施方式中的控制器200的动作与第1实施方式相同。以下，仅对与第1实施方式的不同点进行说明。

2.1关于验证的目标电平

首先，对验证的目标电平进行说明。与第1实施方式同样地，刚恢复后的第1验证的目标电平也可比通常状态的目标电平低。另外，刚恢复后的第1验证的目标电平也可设定为与通常状态的第1验证的目标电平相同的电压VL1。也就是说，也可将暂停前的验证中的第1读出期间与刚恢复后的验证中的第1读出期间设为相同长度。以下，在本实施方式中，对将刚恢复后的第1验证的目标电平设为与通常状态的第1验证的目标电平相同的电压VL1的情况进行说明。

2.2关于NAND型闪速存储器中的写入动作的整体流程

首先，利用图18及图19对NAND型闪速存储器100中的写入动作的整体流程进行说明。图18及图19的例子与第1实施方式的图10及图11同样地，为了简化说明，而表示针对1个电平(例如“A”电平)执行第1及第2验证的情况。另外，图18及图19中的步骤S101～108、S112～S114与第1实施方式的图10及图11相同。同样地，图18及图19中的步骤S110_1及S110_2与第1实施方式的步骤S110相同，步骤S111_1及S111_2与第1实施方式的步骤S111相同。因此，省略步骤S101～108、S110_1、S110_2、S111_1、S111_2及S112～S114的动作的详细记载。

如图18所示，首先，NAND型闪速存储器100从控制器200接收写入命令(步骤S101)。

接着，行解码器14对选择字线WL施加编程脉冲(步骤S102)。也就是说，定序器10执行编程。

接着，定序器10执行验证。更具体来说，定序器10执行基于目标电平VL1的第1验证(步骤S110_1)及基于目标电平VH2的第2验证(步骤S111_1)。

定序器10在编程循环达到规定次数的情况(步骤S113_是)下，使写入动作结束，并将写入动作不正常地结束的内容报告给控制器200。

在编程循环未达到规定次数的情况(步骤S113_否)下，定序器10如图19所示，确认是否从控制器200接收暂停指令(步骤S103)。

定序器10在从控制器200接收暂停指令的情况(步骤S103_是)下，在验证结束后，使写入动作暂停(步骤S104)。定序器10在使写入动作暂停后，将就绪/忙碌信号R/Bn设为“H”电平。

接着，NAND型闪速存储器100从控制器200接收读出命令(步骤S105)，执行读出动作(步骤S106)。定序器10在读出动作结束后，将就绪/忙碌信号R/Bn设为“H”电平。

接着，NAND型闪速存储器100从控制器200接收恢复指令(步骤S107)。

定序器10如果接收恢复指令，则确认寄存器12内的暂停信息，恢复写入动作(步骤S108)。

定序器10在恢复后再次执行验证。更具体来说，定序器10执行第1验证(步骤S110_2)及第2验证(步骤S111_2)。另外，也可省略第1验证(步骤S110_2)及第2验证(步骤S111_2)。

在未从控制器200接收暂停指令的情况(步骤S103_否)下或者在执行第2验证(步骤S111_2)后，定序器10使下一次编程的编程脉冲的设定电压升高(步骤S114)。

返回至步骤S102，执行下一次编程循环。此时，读出放大器15优先使用即将暂停前所执行的第1验证(步骤S110_1)及第2验证(步骤S111_1)的结果，对位线BL施加电压。

定序器10重复编程循环直至通过第2验证(步骤S111_1)或者编程循环达到规定次数为止。

2.3关于在写入动作时产生暂停的情况的具体例

接下来，利用图20对在写入动作时产生暂停的情况的具体例进行说明。图20的例子与第1实施方式的图15同样地，表示在第1次编程循环中使写入动作暂停并在执行读出动作之后恢复的情况。另外，图20的例子表示在1次验证中执行“A”～“C”电平的验证的情况。

如图20所示，与第1实施方式不同，定序器10例如如果在编程中(正对选择字线WL施加电压VPGM时)接收暂停指令“A7h”，则在“A”～“C”电平的验证结束后使写入动作暂停，使就绪/忙碌信号R/Bn恢复为“H”电平。此时，将“A”～“C”电平的各电平的第1验证与第2验证合并所得的验证期间分别成为期间tA2、tB2、tC2。因此，本实施方式中的期间tSTOPRST执行验证，相应地比第1实施方式的期间tSTOPRST长。

恢复后，定序器10与第1实施方式同样地，确认写入动作中断时的状态之后，从验证起恢复写入动作，而成为忙碌状态。其中，验证判定优先使用暂停前的验证结果。

2.4关于本实施方式的效果

本实施方式的构成在使写入动作暂停的情况下，在验证结束后执行暂停，并在刚恢复后再次执行验证。通过在暂停前执行验证，可抑制数据保留的影响。因此，可抑制因恢复后的编程引起的过度编程，而减少误写入。因此，可提高半导体存储装置的可靠性。

进而，通过在刚恢复后再次执行验证，可确认数据保留的影响或因例如在暂停中执行的读出动作引起的干扰等影响。

3.第3实施方式

接下来，对第3实施方式的半导体存储装置进行说明。第3实施方式将即将暂停前的编程脉冲的电压与恢复后的最初的编程脉冲的电压设为相同。以下，表示对第2实施方式应用本实施方式的情况，仅对与第2实施方式的不同点进行说明。

3.1关于NAND型闪速存储器中的写入动作的整体流程

首先，利用图21及图22对NAND型闪速存储器100中的写入动作的整体流程进行说明。图21及图22的例子与第2实施方式的图18及图19同样地，为了简化说明，而表示针对1个电平(例如“A”电平)执行第1及第2验证的情况。另外，图21及图22中的各步骤的动作与第2实施方式的图18及图19相同。因此，省略各步骤的动作的详细记载。

如图21所示，从控制器200接收写入命令之后(步骤S101)至恢复后执行第2验证(步骤S111_2)为止的流程与第2实施方式的图18及图19相同。

与第2实施方式的不同点在于，在未从控制器200接收暂停指令的情况(步骤S103_否)下，定序器10使下一次编程的编程脉冲的设定电压升高(步骤S114)。

另一方面，定序器10在已执行第2验证的情况(步骤S111_2)下，使编程脉冲的设定电压维持(不升高)。

接着，返回至步骤S102，执行下一次编程循环。此时，读出放大器15优先使用即将暂停前所执行的第1验证(步骤S110_1)及第2验证(步骤S111_1)的结果，对位线BL施加电压。

3.2关于在写入动作时产生暂停的情况的具体例

接下来，利用图23对在写入动作时产生暂停的情况的具体例进行说明。图23的例子与第2实施方式的图20同样地，表示在第1次编程循环中使写入动作暂停并在执行读出动作之后恢复的情况。另外，图23的例子表示在1次验证中执行“A”～“C”电平的验证的情况。

如图23所示，恢复后的编程脉冲的电压与第2实施方式的图20不同。更具体来说，定序器10首先在恢复后执行第1次编程循环的验证。然后，行解码器14在第2次编程中，对选择字线WL施加与第1次编程相同的电压VPGM。然后，行解码器14在第3次编程中对选择字线WL施加升压后的电压VPGM+ΔV。

3.3关于本实施方式的效果

本实施方式的构成在使写入动作暂停的情况下，可将暂停前的最后的编程脉冲的电压与恢复后的最初的编程脉冲的电压设为相同。由此，可抑制因恢复后的编程引起的过度编程，而减少误写入。因此，可提高半导体存储装置的可靠性。

进而，本实施方式可应用于第1及第2实施方式。由此，可获得与第1及第2实施方式相同的效果。

4.第4实施方式

接下来，对第4实施方式的半导体存储装置进行说明。第4实施方式对在验证的中途使写入动作暂停并从验证起恢复写入动作的情况进行说明。另外，第4实施方式中的控制器200的动作与第1实施方式相同。以下，仅对与第1至第3实施方式的不同点进行说明。

4.1关于NAND型闪速存储器中的写入动作的整体流程

首先，利用图24及图25对NAND型闪速存储器100中的写入动作的整体流程进行说明。图24及图25的例子与第1实施方式的图10及图11同样地，为了简化说明，而表示针对1个电平(例如“A”电平)执行第1及第2验证的情况。另外，与第2及第3实施方式同样地，表示将刚恢复后的第1验证的目标电平设为与通常状态的第1验证的目标电平相同的电压VL1的情况。另外，图24及图25中的步骤S101～108、S110～S114与第1实施方式的图10及图11相同。因此，省略步骤S101～108、S110～S114的动作的详细记载。

如图24所示，首先，NAND型闪速存储器100从控制器200接收写入命令(步骤S101)。

定序器10在从控制器200接收暂停指令的情况(步骤S103_是)下，使预先所设定的验证的一部分动作执行(步骤S120)。例如，定序器10也可选择容易受数据保留的影响的第1验证而执行。另外，例如，定序器10也可在“A”～“C”电平的验证中选择写入电平(例如从“Er”电平向“A”电平的写入)附近的电平(例如“A”电平)而进行验证。

然后，定序器10使写入动作暂停(步骤S104)。

接着，NAND型闪速存储器100从控制器200接收读出命令(读取指令及地址)(步骤S105)，执行读出动作(步骤S106)。

定序器10如果接收恢复指令，则确认寄存器12内的暂停信息，使写入动作重新开始(步骤S108)。

定序器10在恢复(步骤S108)后或者在未接收暂停指令的情况(步骤S103_否)下，执行第1验证(步骤S110)及第2验证(步骤S111)。其中，定序器10在已执行暂停的情况下，在验证判定时优先使用基于暂停前所执行的验证的一部分动作(步骤S120)的判定结果。

如图25所示，定序器10在编程对象的所有(或预先所设定的规定数以上)的存储单元晶体管MT通过第2验证的情况(步骤112_是)下，使写入动作结束。

在编程循环未达到规定次数的情况(步骤S113_否)下，定序器10使下一次编程的编程脉冲的设定电压升高(步骤S114)。

然后，返回至步骤S102，执行下一次编程循环。

定序器10重复编程循环直至通过第2验证(步骤S111)或者编程循环达到规定次数为止。

4.2关于在写入动作时产生暂停的情况的具体例

接下来，利用图26对在写入动作时产生暂停的情况的具体例进行说明。图26的例子与第1实施方式的图15同样地，表示在第1次编程循环中使写入动作暂停并在执行读出动作之后恢复的情况。另外，图26的例子表示在1次验证中执行“A”～“C”电平的验证、进而在即将暂停前的验证中选择“A”电平的验证的情况。

如图26所示，定序器10例如如果在编程中(对选择字线WL施加电压VPGM的过程中)接收暂停指令“A7h”，则在“A”电平的验证结束后，使写入动作暂停，使就绪/忙碌信号R/Bn恢复为“H”电平。因此，本实施方式中的期间tSTOPRST执行“A”电平的验证，相应地比第1实施方式的期间tSTOPRST长。

恢复后，定序器10与第2实施方式同样地，确认写入动作中断时的状态之后，从验证起恢复写入动作，而成为忙碌状态。例如，即使在恢复后进行“A”～“C”电平的验证，关于“A”电平的验证判定，也优先使用暂停前的验证结果。在图26的例子中，在第2次编程循环中，编程脉冲的电压升高为VPGM+ΔV。但是，也可与第3实施方式同样地，在恢复后，在最初的编程中编程脉冲不升压。

4.3关于本实施方式的效果

本实施方式的构成在使写入动作暂停的情况下，可在暂停前选择性地执行验证的一部分动作，并在刚恢复后再次执行验证。通过在暂停前预先对容易受数据保留的影响的条件执行验证，可抑制数据保留的影响。因此，可抑制因恢复后的编程引起的过度编程，而减少误写入。因此，可提高半导体存储装置的可靠性。

进而，本实施方式可应用于第1及第3实施方式。由此，可获得与第1及第3实施方式相同的效果。

5.第5实施方式

接下来，对第5实施方式的半导体存储装置进行说明。第5实施方式对在写入动作中对各存储单元晶体管MT仅应用1次第2编程条件的情况进行说明。另外，第5实施方式中的控制器200的动作与第1实施方式相同。以下，仅对与第1至第4实施方式的不同点进行说明。

5.1关于写入动作

首先，利用图27对本实施方式中的写入动作进行说明。图27的例子表示从“Er”电平向“A”电平写入的情况。

如图27所示，首先，应用第1编程条件执行编程，从阈值分布(a)进行写入直至阈值分布(b)为止。由于阈值分布(b)为电压VL1_A以上且小于电压VH_A，所以，在下一次编程中应用第2编程条件，从阈值分布(b)写入至阈值分布(c)为止。由于阈值分布(c)的斜线部的阈值电压低于电压VH_A，所以第2验证失败。但是，由于已执行基于第2编程条件的编程，所以，设为写入禁止。也就是说，对1个存储单元晶体管MT不执行基于第2编程条件的第2次编程。

5.2关于NAND型闪速存储器中的写入动作的整体流程

首先，利用图28及图29对NAND型闪速存储器100中的写入动作的整体流程进行说明。图28及图29的例子表示在编程结束后使写入动作暂停并在恢复后执行验证动作的情况。图28及图29的例子与第1实施方式的图10及图11同样地，为了简化说明，而表示针对1个电平(例如“A”电平)执行第1及第2验证的情况。另外，图28及图29的例子与第2至第4实施方式同样地，表示将刚恢复后的第1验证的目标电平设为与通常状态的第1验证的目标电平相同的电压VL1的情况。另外，图28及图29中的步骤S101～108、S110～S114与第1实施方式的图10及图11相同。因此，省略步骤S101～108、S110～S114的动作的详细记载。

如图28所示，从步骤S101至步骤S108为止的流程与第1实施方式的图10相同。

定序器10在恢复(步骤S108)后或者在未接收暂停指令的情况(步骤S103_否)下，执行第1验证(步骤S110)及第2验证(步骤S111)。

如图29所示，定序器10在编程对象的所有(或预先所设定的规定数以上)的存储单元晶体管MT通过第2验证的情况(步骤112_是)下，使写入动作结束。

在下一次编程中，读出放大器15对与在之前所执行的编程中应用过第2编程条件(步骤S130_是)的存储单元晶体管MT对应的位线BL(“QPW”)施加电压VBL(步骤S131)。另外，读出放大器15对与在之前所执行的编程中未应用第2编程条件(步骤S130_否)的存储单元晶体管MT对应的位线BL(“QPW”)施加电压VQPW。另外，读出放大器15对位线BL(“0”)施加电压VSS，并对位线BL(“1”)施加电压VBL。然后，返回至步骤S102，行解码器14对选择字线WL施加升压后的编程脉冲。

5.3关于本实施方式的效果

例如，在因暂停引起的数据保留而导致处于电压VH以上的存储单元晶体管MT的阈值电压降低至小于电压VH的情况下，在恢复后的编程中执行基于第2编程条件的编程。实际上，对完成写入的存储单元晶体管MT执行基于第2编程条件的编程，因此，有过度编程而导致误写入的情况。

与此相对，本实施方式的构成可在写入动作中对各存储单元晶体管MT应用1次第2编程条件。因此，对于通过基于第2编程条件的编程而阈值电压已成为电压VH以上(已通过第2验证)的存储单元晶体管MT，即使因数据保留而导致阈值电压降低至小于电压VH，也不追加执行基于第2编程条件的编程。因此，可抑制过度编程，而减少误写入。因此，可提高半导体存储装置的可靠性。

进而，本实施方式可应用于第1至第4实施方式。由此，可获得与第1至第4实施方式相同的效果。

6.变化例等

所述实施方式的半导体存储装置包含存储单元(MT)、连接于存储单元的位线(BL)及连接于位线的读出放大器(15)。写入动作重复包含编程与第1及第2验证的编程循环。编程包含：第1编程，在第1验证失败的情况下对位线(BL(“0”))施加第1电压(VSS)；及第2编程，在第1验证通过但第2验证失败的情况下对位线(BL(“QPW”))施加第2电压(VQPW)。第2验证基于第1条件(VH)而执行。在未中断写入动作的情况下，第1验证基于与第1条件不同的第2条件(VL1)而执行，在已中断写入动作的情况下，使写入动作重新开始后的最初的第1验证基于与所述第1及第2条件不同的第3条件(VL2)而执行。

通过应用所述实施方式，可提供一种能够提高可靠性的半导体存储装置。

另外，实施方式并不限定于所述说明的方式，可进行各种变化。

6.1第1变化例

例如，在第1实施方式中，也可将第1及第2读出期间的长度设为相同，根据验证的目标电平改变对选择字线施加的电压VCGRV。利用图30对一例进行说明。以下，仅对与第1实施方式的图13的不同点进行说明。

如图30所示，将第1读出期间(时刻t5～t6间)与第2读出期间(时刻t10～t11)的长度设为相同。在通常状态的情况下，对应于第1验证，在时刻t1～t8的期间，对选择字线WL施加电压VCGRV1。另一方面，在刚恢复后的情况下，对应于第1验证，在时刻t1～t8的期间，对选择字线WL施加电压VCGRV2。另外，对应于第2验证，在时刻t8～t13的期间，对选择字线WL施加电压VCGRV3。此时，电压VCGRV1、VCGRV2及VCGRV3分别根据作为目标电平的电压VL1、VL2及VH而设定，具有VCGRV2＜VCGRV1＜VCGRV3的关系。

在这种构成中，也获得与第1实施方式相同的效果。

6.2其它变化例

例如，所述实施方式能够尽可能地组合。例如，也可对第1实施方式应用第4及第5实施方式。

进而，所述实施方式并不限定于三维积层型NAND型闪速存储器，也可应用于在半导体衬底上配置存储单元而成的平面型NAND型闪速存储器。进而，并不限定于NAND型闪速存储器，也可应用于能够在包含编程与验证的写入动作中执行暂停与恢复的使用其它存储器的半导体存储装置。

进而，所述实施方式中的“连接”也包含在中间介置例如晶体管或电阻等其它某个构件而间接地连接的状态。

进而，在所述实施方式中，在设为相同电压的情况下，电压值也可不严格一致，数值差只要在可获得所述实施方式的效果的范围内，则容许以误差的形式存在。

对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，可以在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

另外，在与本发明相关的各实施方式中，也可如下述般。例如，存储单元晶体管MT能够保存2比特(4值)的数据，当将保存有4值中的某一个时的阈值电平按照从低到高的顺序设为Er电平(删除电平)、A电平、B电平及C电平时，

(1)读出动作中，

施加至A电平的读出动作所选择字线的电压例如为0V～0.55V之间。并不限定于此，也可设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V及0.5V～0.55V中的任一范围之间。

施加至B电平的读出动作所选择字线的电压例如为1.5V～2.3V之间。并不限定于此，也可设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V及2.1V～2.3V中的任一范围之间。

施加至C电平的读出动作所选择字线的电压例如为3.0V～4.0V之间。并不限定于此，也可设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V及3.6V～4.0V中的任一范围之间。

作为读出动作的时间(tR)，也可设为例如25μs～38μs、38μs～70μs或70μs～80μs之间。

(2)写入动作如上所述包含编程动作与验证动作。写入动作中，

最初施加至编程动作时所选择字线的电压例如为13.7V～14.3V之间。并不限定于此，也可设为例如13.7V～14.0V及14.0V～14.6V中的任一范围之间。

也可改变对第奇数条字线进行写入时最初施加至所选择字线的电压与对第偶数条字线进行写入时最初施加至所选择字线的电压。

当将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)时，作为升压电压，列举例如0.5V左右。

作为施加至非选择字线的电压，也可设为例如6.0V～7.3V之间。并不限定于该情况，也可设为例如7.3V～8.4V之间，还可设为6.0V以下。

也可根据非选择字线为第奇数条字线还是第偶数条字线来改变要施加的通过电压。

作为写入动作的时间(tProg)，也可设为例如1700μs～1800μs、1800μs～1900μs或1900μs～2000μs之间。

(3)删除动作中，

最初施加至形成在半导体衬底上部且在上方配置着所述存储单元的阱的电压例如为12V～13.6V之间。并不限定于该情况，也可为例如13.6V～14.8V、14.8V～19.0V、19.0～19.8V或19.8V～21V之间。

作为删除动作的时间(tErase)，也可设为例如3000μs～4000μs、4000μs～5000μs或4000μs～9000μs之间。

(4)存储单元的构造是：

具有介隔膜厚为4～10nm的隧道绝缘膜而配置在半导体衬底(硅衬底)上的电荷蓄积层。该电荷蓄积层可设为膜厚为2～3nm的SiN或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，也可对多晶硅添加Ru等金属。在电荷蓄积层之上具有绝缘膜。该绝缘膜例如具有夹于膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜之间的膜厚为4～10nm的氧化硅膜。High-k膜列举HfO等。另外，氧化硅膜的膜厚可厚于High-k膜的膜厚。在绝缘膜上，介隔膜厚为3～10nm的功函数调整用材料而形成有膜厚为30nm～70nm的控制电极。此处，功函数调整用材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极可使用W等。

另外，可在存储单元间形成气隙。

Claims

1.一种半导体存储装置，其特征在于，具有：

存储单元；

位线，连接于所述存储单元；及

读出放大器，连接于所述位线；

写入动作重复编程循环，所述编程循环包含编程、在所述编程后执行的第1验证及在所述第1验证后执行的第2验证，

所述编程包含：第1编程，在所述第1验证失败的情况下对所述位线施加第1电压；及第2编程，在所述第1验证通过但所述第2验证失败的情况下，对所述位线施加比所述第1电压高的第2电压；

在所述写入动作未被中断的情况下，所述读出放大器在所述第1验证中，在第1读出期间将所述位线的电压读出，

在所述写入动作已被中断的情况下，所述读出放大器在使所述写入动作重新开始后的最初的所述第1验证中，在比所述第1读出期间短的第2读出期间将所述位线的所述电压读出，且

所述读出放大器在所述第2验证中，在比所述第1读出期间长的第3读出期间将所述位线的所述电压读出。

2.根据权利要求1所述的半导体存储装置，其特征在于：

在所述写入动作要被中断的情况下，所述写入动作是在所述编程结束后且执行所述第1验证之前被中断，且

在所述写入动作重新开始的情况下，所述写入动作从所述第1验证重新开始。

3.根据权利要求1所述的半导体存储装置，其特征在于：

在所述写入动作要被中断的情况下，所述写入动作是在所述第2验证结束后且执行下一次所述编程循环中的所述编程之前被中断，且

4.根据权利要求1所述的半导体存储装置，其特征在于：

在所述写入动作要被中断的情况下，所述写入动作是在执行所述第1验证或所述第2验证的至少一部分后且所述第2验证结束之前被中断，且

在所述写入动作重新开始的情况下，写入动作从所述第1验证重新开始。

5.根据权利要求1所述的半导体存储装置，其特征在于：在所述写入动作中，在接收到使所述写入动作中断的暂停指令的情况下，所述写入动作被中断，在接收到使所述写入动作重新开始的恢复指令的情况下，所述写入动作重新开始。

6.根据权利要求1所述的半导体存储装置，其特征在于：

还具有连接于所述存储单元的栅极的字线及连接于所述字线的行解码器，

所述行解码器是在所述第1读出期间，对所述字线施加第1读出电压，在所述第2读出期间，对所述字线施加第2读出电压，在所述第3读出期间，对所述字线施加第3读出电压，且

所述第1至第3读出电压相同。

7.根据权利要求1所述的半导体存储装置，其特征在于：

所述行解码器在所述编程时对所述字线施加编程电压，且

所述编程电压每当重复所述编程循环时便升高。

8.根据权利要求1所述的半导体存储装置，其特征在于：

所述行解码器在所述编程时对所述字线施加编程电压，

在所述写入动作未被中断的情况下，所述编程电压每当重复所述编程循环时便升高，且

在所述写入动作已被中断的情况下，使所述写入动作重新开始后的最初的所述编程电压与使所述写入动作中断之前的最后的所述编程电压相同。

9.根据权利要求1所述的半导体存储装置，其特征在于：在所述写入动作中，所述第2编程对所述存储单元仅执行1次。

10.根据权利要求1所述的半导体存储装置，其特征在于：

所述编程循环还包含在所述第2验证后执行的第3验证及在所述第3验证后执行的第4验证，

所述行解码器是在执行所述第1及第2验证的情况下，对所述字线施加第1读出电压，在执行所述第3及第4验证的情况下，对所述字线施加比所述第1读出电压高的第2读出电压，

所述第1编程是在所述第1验证或所述第3验证失败的情况下执行，

所述第2编程是在所述第1验证通过但所述第2验证失败的情况或所述第3验证通过但所述第4验证失败的情况下执行，

在所述写入动作未被中断的情况下，所述读出放大器在所述第3验证中，在第4读出期间将所述位线的电压读出，

在所述写入动作已被中断的情况下，所述读出放大器在使所述写入动作重新开始后的最初的所述第3验证中，在比所述第4读出期间短的第5读出期间将所述位线的所述电压读出，且

所述读出放大器在所述第4验证中，在比所述第4读出期间长的第6读出期间将所述位线的所述电压读出。

11.一种半导体存储装置，其特征在于，具有：

存储单元；

字线，连接于所述存储单元的栅极；及

行解码器，连接于所述字线；

在所述写入动作未被中断的情况下，所述行解码器在所述第1验证中，对所述字线施加第1读出电压，

在所述写入动作已被中断的情况下，所述行解码器在使所述写入动作重新开始后的最初的所述第1验证中，对所述字线施加比所述第1读出电压低的第2读出电压，且

所述行解码器在所述第2验证中，对所述字线施加比所述第1读出电压高的第3读出电压。

12.根据权利要求11所述的半导体存储装置，其特征在于：

13.根据权利要求11所述的半导体存储装置，其特征在于：

14.根据权利要求11所述的半导体存储装置，其特征在于：

15.一种半导体存储装置，其特征在于，具有：

存储单元；

字线，连接于所述存储单元的栅极；及

行解码器，连接于所述字线；

写入动作重复编程循环，所述编程循环包含所述行解码器对所述字线施加编程电压的编程及在所述编程后执行的第1验证，

16.根据权利要求15所述的半导体存储装置，其特征在于：

所述编程循环还包含在所述第1验证后执行的第2验证，

所述编程包含：第1编程，在所述第1验证失败的情况下对所述位线施加第1电压；及第2编程，在所述第1验证通过但所述第2验证失败的情况下，对所述位线施加比所述第1电压高的第2电压；且

在所述写入动作已被中断的情况下，所述写入动作从所述第1验证重新开始。

17.根据权利要求16所述的半导体存储装置，其特征在于：在所述写入动作要被中断的情况下，所述写入动作是在所述编程结束后且执行所述第1验证之前被中断。

18.根据权利要求16所述的半导体存储装置，其特征在于：在所述写入动作要被中断的情况下，所述写入动作是在所述第2验证结束后且执行下一次所述编程循环中的所述编程之前被中断。

19.根据权利要求16所述的半导体存储装置，其特征在于：在所述写入动作要被中断的情况下，所述写入动作是在执行所述第1验证或所述第2验证的至少一部分后且所述第2验证结束之前被中断。

20.根据权利要求16所述的半导体存储装置，其特征在于：

还具有连接于所述存储单元的位线及连接于所述位线的读出放大器，且

所述读出放大器是在所述第1验证中，在第1读出期间将所述位线的电压读出，在所述第2验证中，在比所述第1读出期间长的第2读出期间将所述位线的所述电压读出。