CN111627473A - 半导体存储装置 - Google Patents

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Abstract

根据一实施方式，半导体存储装置具备第1、第2存储器晶体管、及与它们的栅极电极连接的第1、第2字线。另外，半导体存储装置以依次执行针对第1存储器晶体管的第1写入动作、针对第2存储器晶体管的第1写入动作、针对第1存储器晶体管的第2写入动作、针对第2存储器晶体管的第2写入动作的方式构成。另外，在第1写入动作中，仅执行1次对第1字线或第2字线输入多个编程电压的编程动作，在执行编程动作后仅执行1次对第1字线或第2字线输入一个或多个验证脉冲的验证动作。

Description

半导体存储装置
相关申请案的引用
本申请基于2019年2月27日提出申请的在先日本专利申请第2019-033584号的优先权的权益且主张其权益，其全部内容通过引用包含于本文中。
技术领域
以下记载的实施方式涉及一种半导体存储装置。
背景技术
已知有一种半导体存储装置，具备包含多个存储器晶体管的存储器串。
发明内容
本发明的一实施方式提供一种易于微细化的半导体存储装置。
一实施方式的半导体存储装置具备：存储器串，包含具有多个阈值电压的第1存储器晶体管及第2存储器晶体管；第1字线，与第1存储器晶体管的栅极电极连接；第2字线，与第2存储器晶体管的栅极电极连接；以及控制器，对第1存储器晶体管及第2存储器晶体管进行包含编程动作及验证动作的写入动作以及读出动作。在该半导体存储装置中，控制器以依次执行下列动作的方式进行控制：仅使用编程动作将第1存储器晶体管写入成第1阈值电压的第1写入动作；仅使用编程动作将第2存储器晶体管写入成第2阈值电压的第1写入动作；使用编程动作及验证动作将第1存储器晶体管写入成高于第1阈值电压的第3阈值电压的第2写入动作；以及使用编程动作及验证动作将第2存储器晶体管写入成高于第2阈值电压的第4阈值电压的第2写入动作。
根据所述构成，可提供一种易于微细化的半导体存储装置。
附图说明
图1是表示存储器系统10的构成的示意性框图。
图2是表示存储器裸片MD的构成的示意性框图。
图3是表示存储单元阵列MCA的构成的示意性电路图。
图4是表示感测放大器模块SAM的构成的示意性框图。
图5是表示感测放大器SA的构成的示意性电路图。
图6是表示存储器裸片MD的构成的示意性俯视图。
图7是表示存储单元阵列MCA的构成的示意性俯视图。
图8是表示存储单元阵列MCA的构成的示意性剖视图。
图9是表示存储单元MC的构成的示意性剖视图。
图10(a)～(c)是用以对存储单元MC中记录的数据进行说明的示意图。
图11是用以对读出动作进行说明的示意性剖视图。
图12是用以对写入动作进行说明的示意性流程图。
图13是用以对写入动作进行说明的示意性剖视图。
图14是用以对完全顺序写入进行说明的示意性柱状图。
图15是用以对完全顺序写入中的写入动作的顺序进行说明的示意性剖视图。
图16是用以对NWI进行说明的示意性柱状图。
图17是用以对模糊/精细写入进行说明的示意性柱状图。
图18是用以对模糊/精细写入进行说明的示意性柱状图。
图19是用以对模糊/精细写入中的写入动作的顺序进行说明的示意性剖视图。
图20是用以对两阶段写入进行说明的示意性柱状图。
图21是用以对两阶段写入进行说明的示意性柱状图。
图22A是用以对快速模糊/精细写入进行说明的示意性流程图。
图22B是用以对快速模糊/精细写入进行说明的示意性波形图。
图22C是用以对快速模糊/精细写入进行说明的示意性波形图。
图23是表示发明人等进行的实验的结果的柱状图。
图24是表示发明人等进行的实验的结果的柱状图。
图25是表示发明人等进行的实验的结果的柱状图。
图26是表示发明人等进行的实验的结果的柱状图。
图27是用以对快速模糊/精细写入进行说明的示意性柱状图。
图28是用以对快速模糊/精细写入进行说明的示意性柱状图。
图29是用以对快速模糊/精细写入进行说明的示意性柱状图。
图30是用以对快速模糊/精细写入进行说明的示意性柱状图。
图31是用以对快速模糊/精细写入进行说明的示意性柱状图。
图32是用以对快速模糊/精细写入进行说明的示意性柱状图。
图33是用以对快速模糊/精细写入进行说明的示意性柱状图。
图34是用以对快速模糊/精细写入进行说明的示意性柱状图。
图35是用以对快速模糊/精细写入中的写入动作的顺序进行说明的示意性剖视图。
图36(a)、(b)是表示1-2-4-8编码的示意图。
具体实施方式
接下来，参照附图详细地对实施方式的半导体存储装置进行说明。此外，以下的实施方式仅为一例，并非意图限定本发明。
另外，在本说明书中，在说到“半导体存储装置”时，有指存储器裸片的情况，也有指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器裸片的存储器系统的情况。而且，也有指智能手机、平板终端、个人电脑等包含主机的构成的情况。
另外，在本说明书中，在说到第1构成与第2构成“电连接”时，第1构成可与第2构成直接连接，第1构成也可经由配线、半导体部件或晶体管等与第2构成连接。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管为断开(OFF)状态，第1个晶体管也与第3个晶体管“电连接”。
另外，在本说明书中，在说到第1构成与第2构成及第3构成的“连接于之间”时，有指第1构成、第2构成及第3构成串联连接且第1构成设置在第2构成及第3构成的电流路径上的情况。
另外，在本说明书中，在说到电路等使2条配线等“导通”时，有时意指例如该电路等包含晶体管等，该晶体管等设置在2条配线之间的电流路径上，该晶体管等成为接通(ON)状态。
[存储器系统10]
图1是表示第1实施方式的存储器系统10的构成的示意性框图。
存储器系统10根据从主机20发送的信号进行用户数据的读出、写入、删除等。存储器系统10例如为存储器芯片、存储卡、SSD或其它可存储用户数据的系统。存储器系统10具备存储用户数据的多个存储器裸片MD及与所述多个存储器裸片MD及主机20连接的控制器裸片CD。控制器裸片CD例如具备处理器、RAM(Random Access Memory，随机存取存储器)、ROM(Read-Only Memory，只读存储器)、ECC(Error Correcting Code，错误校正码)电路等，进行逻辑地址与物理地址的转换、比特错误检测/纠正、耗损均衡等处理。
图2是表示第1实施方式的存储器裸片MD的构成的示意性框图。图3～图5是表示存储器裸片MD的局部构成的示意性电路图。
如图2所示，存储器裸片MD具备存储数据的存储单元阵列MCA及与存储单元阵列MCA连接的周边电路PC。
[存储单元阵列MCA]
存储单元阵列MCA具备多个存储块MB。如图3所示，所述多个存储块MB分别具备多个子块SB。所述多个子块SB分别具备多个存储器串MS。所述多个存储器串MS的一端分别经由位线BL与周边电路PC连接。另外，所述多个存储器串MS的另一端分别经由共通的源极线SL与周边电路PC连接。
存储器串MS具备串联连接在位线BL及源极线SL之间的漏极选择晶体管STD、多个存储单元MC、及源极选择晶体管STS。以下，有时将漏极选择晶体管STD、及源极选择晶体管STS简称作选择晶体管(STD、STS)。
本实施方式的存储单元MC是具备作为通道区域发挥功能的半导体层、包含电荷储存膜的栅极绝缘膜、及栅极电极的场效应型晶体管(存储器晶体管)。存储单元MC的阈值电压根据电荷储存膜中的电荷量发生变化。存储单元MC存储1比特或多比特的数据。此外，对与1个存储器串MS对应的多个存储单元MC的栅极电极分别连接字线WL。这些字线WL分别与1个存储块MB中的全部存储器串MS共通连接。
选择晶体管(STD、STS)是具备作为通道区域发挥功能的半导体层、栅极绝缘膜及栅极电极的场效应型晶体管。对选择晶体管(STD、STS)的栅极电极分别连接选择栅极线(SGD、SGS)。漏极选择线SGD与子块SB对应设置，与1个子块SB中的全部存储器串MS共通连接。源极选择线SGS与1个存储块MB中的全部存储器串MS共通连接。
[周边电路PC]
如图2所示，作为控制器的周边电路PC具备行解码器RD、感测放大器模块SAM、电压产生电路VG及定序器SQC。另外，周边电路PC具备地址寄存器ADR、命令寄存器CMR及状态寄存器STR。另外，周边电路PC具备输入输出控制电路I/O及逻辑电路CTR。
行解码器RD具备例如解码电路及开关电路。解码电路解码地址寄存器ADR中保存的行地址RA。开关电路根据解码电路的输出信号，使与行地址RA对应的字线WL及选择栅极线(SGD、SGS)与对应的电压供给线导通。
如图4所示，感测放大器模块SAM具备与多个位线BL对应的多个感测放大器单元SAU。感测放大器单元SAU具备与位线BL连接的感测放大器SA、数据锁存器SDL、ADL、BDL、CDL、DDL、XDL、逻辑电路OP、及与这些构成连接的配线LBUS。
如图5所示，感测放大器SA具备根据流经位线BL的电流使配线LBUS的电荷放电的感测晶体管31。感测晶体管31的源极电极与节点N0连接。漏极电极经由开关晶体管32与配线LBUS连接。栅极电极经由感测节点SEN、放电晶体管33、节点COM及箝位晶体管34与位线BL连接。感测节点SEN经由充电晶体管35及充电晶体管36与节点N1连接并经由电容器37与内部控制信号CLK连接。节点COM经由充电晶体管38及充电晶体管36与节点N1连接，并经由放电晶体管39与节点N2连接。
感测晶体管31、开关晶体管32、放电晶体管33、箝位晶体管34、充电晶体管35、充电晶体管38、充电晶体管36及放电晶体管39例如为NMOS(N-channel Metal OxideSemiconductor，N通道金属氧化物半导体)晶体管。充电晶体管36例如为PMOS(P-channelMetal Oxide Semiconductor，P通道金属氧化物半导体)晶体管。
数据锁存器SDL具备节点LAT及INV、与这些节点LAT及INV并联连接的反相器41及42、与节点LAT及配线LBUS连接的开关晶体管43、及与节点INV及配线LBU连接的开关晶体管44。开关晶体管43及44例如为NMOS晶体管。
对数据锁存器ADL、BDL、CDL、DDL(图4)适当传送例如数据锁存器SDL所含的数据。逻辑电路OP对例如数据锁存器ADL、BDL、CDL、DDL中的数据进行AND/OR等逻辑运算，算出对存储单元MC分配的用户数据。
数据锁存器XDL与配线LBUS及构成总线DB的配线db连接。在数据锁存器XDL中存储例如写入存储单元MC中的用户数据或从存储单元MC读出的用户数据。
另外，感测放大器模块SAM具备未图示的解码电路及开关电路。解码电路解码地址寄存器ADR(图2)中保存的列地址CA。开关电路根据解码电路的输出信号，使与列地址CA对应的数据锁存器XDL与总线DB导通。
电压产生电路VG(图2)具备例如与电源端子及接地端子连接的电荷泵电路等升压电路、降压电路、及未图示的多个电压供给线。电压产生电路VG按照来自定序器SQC的内部控制信号，产生在进行针对存储单元阵列MCA的读出动作、写入动作及删除动作时供给到位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)的多个动作电压，并从多个电压供给线同时进行输出。
定序器SQC依次解码命令寄存器CMR中保存的命令数据CMD，并向行解码器RD、感测放大器模块SAM、及电压产生电路VG输出内部控制信号。另外，定序器SQC适当将表示自身状态的状态数据输出到状态寄存器STR。例如，在执行写入动作或删除动作时，输出表示写入动作或删除动作是否正常结束的信息作为状态数据。
输入输出控制电路I/O具备数据输入输出端子I/O0～I/O7、与这些数据输入输出端子I/O0～I/O7连接的移位寄存器、及与该移位寄存器连接的FIFO缓冲器。输入输出控制电路I/O根据来自逻辑电路CTR的内部控制信号，将从数据输入输出端子I/O0～I/O7输入的数据输出到感测放大器模块SAM内的数据锁存器XDL、地址寄存器ADR或命令寄存器CMR。另外，将从数据锁存器XDL或状态寄存器STR输入的数据输出到数据输入输出端子I/O0～I/O7。
逻辑电路CTR经由外部控制端子/CEn、CLE、ALE、/WE、/RE从控制器裸片CD接收外部控制信号，据此向输入输出控制电路I/O输出内部控制信号。
接下来，参照图6～图9对本实施方式的半导体存储装置的构成例进行说明。图6是本实施方式的半导体存储装置的示意性俯视图。图7是图6的A所表示的部分的示意性放大图。图8是将图7所示的构造以B-B'线切断并沿箭头方向进行观察所得的示意性剖视图。图9是图8的示意性放大图。此外，图6～图9表示示意性构成，具体构成可适当变更。另外，在图6～图9中省略部分构成。
如图6所示，本实施方式的半导体存储装置具备半导体衬底100。在图示的例子中，在半导体衬底100上设置有在X方向上并排的2个存储单元阵列MCA。另外，在沿存储单元阵列MCA的X方向的两端部在Y方向上延伸的区域设置有行解码器RD。另外，在沿存储单元阵列MCA的Y方向的端部在X方向上延伸的区域设置有感测放大器模块SAM。在设置有感测放大器模块SAM的区域的X方向的两端部附近的区域，设置有驱动电路DRV。另外，在这些区域的外侧的区域，设置有电压产生电路VG、定序器SQC、输入输出控制电路I/O及逻辑电路CTR。
存储单元阵列MCA具备在Y方向上并排的多个存储块MB。在本实施方式中，在多个存储块MB所含的存储单元MC中记录多值数据。然而，在部分存储块MB所含的存储单元MC中记录2值数据。这种存储单元MC被用作缓冲器SLCB。
如图7所示，存储块MB具备在Y方向上并排的2个块构造BS。另外，于在Y方向上相邻的2个块构造BS之间，设置在X方向上延伸的块间绝缘层ST。2个存储块MB所含的字线WL介隔块间绝缘层ST电绝缘。
块构造BS具备在Y方向上并排的2个子块SB、及设置在所述两个子块SB之间的子块间绝缘层SHE。
如图8所例示，子块SB具备设置在半导体衬底100的上方的多个导电层110、多个半导体层120、及分别设置在多个导电层110及多个半导体层120之间的多个栅极绝缘膜130。
半导体衬底100例如为包含P型杂质的单晶硅(Si)等的半导体衬底。在半导体衬底100的表面的一部分，设置有包含磷(P)等N型杂质的N型井。另外，在N型井的表面的一部分设置有包含硼(B)等P型杂质的P型井。
导电层110为在X方向上延伸的大致板状的导电层，在Z方向上排列多个。导电层110例如可包含氮化钛(TiN)及钨(W)的积层膜等，也可包含含有磷或硼等杂质的多晶硅等。另外，在导电层110之间设置有氧化硅(SiO2)等的绝缘层111。
多个导电层110中位于最下层的一个或多个导电层110作为源极选择线SGS(图3)及与源极选择线SGS连接的多个源极选择晶体管STS的栅极电极发挥功能。另外，位于比最下层的导电层更靠上方的多个导电层110作为字线WL(图3)及与字线WL连接的多个存储单元MC(图3)的栅极电极发挥功能。另外，位于比作为字线WL(图3)及与字线WL连接的多个存储单元MC(图3)的栅极电极发挥功能的导电层更靠上方的一个或多个导电层110作为漏极选择线SGD及与漏极选择线SGD连接的多个漏极选择晶体管STD(图3)的栅极电极发挥功能。
如图7所例示，半导体层120在X方向及Y方向上配设多个。半导体层120例如为非掺杂多晶硅(Si)等的半导体膜。例如像图8例示的那样，半导体层120具有大致圆筒状的形状，在中心部分设置有氧化硅等的绝缘膜121。另外，半导体层120的外周面分别由导电层110包围。半导体层120的下端部经由非掺杂单晶硅等的半导体层122与半导体衬底100的P型井连接。半导体层122介隔氧化硅等的绝缘层123与导电层110对向。半导体层120的上端部经由包含磷(P)等N型杂质的半导体层124、接点Ch及Cb与位线BL连接。半导体层120分别作为1个存储器串MS(图3)所含的多个存储单元MC及漏极选择晶体管STD的通道区域发挥功能。半导体层122作为源极选择晶体管STS的一部分通道区域发挥功能。
例如，如图9所示，栅极绝缘膜130具备积层在半导体层120及导电层110之间的隧道绝缘膜131、电荷储存膜132、及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如为氧化硅等的绝缘膜。电荷储存膜132例如为氮化硅(SiN)等的可储存电荷的膜。隧道绝缘膜131、电荷储存膜132、及阻挡绝缘膜133具有大致圆筒状的形状，沿半导体层120的外周面在Z方向上延伸。
此外，虽在图9中示出栅极绝缘膜130具备氮化硅等的电荷储存膜132的例子，但栅极绝缘膜130也可具备例如包含N型或P型杂质的多晶硅等的浮动栅极。
[存储单元MC的阈值电压]
接下来，参照图10对存储单元MC的阈值电压进行说明。图10(a)是用以对存储单元MC的阈值电压进行说明的示意性柱状图。横轴表示字线WL的电压，纵轴表示存储单元MC的数量。图10(b)是存储单元MC的阈值电压及存储单元MC中记录的数据的一例。图10(c)是存储单元MC的阈值电压及存储单元MC中记录的数据的其它例子。
如上所述，存储单元阵列MCA具备多个存储单元MC。在对所述多个存储单元MC进行写入动作的情况下，这些存储单元MC的阈值电压被控制为多个状态。在图10(a)中示出控制为8个状态的存储单元MC的阈值电压的分布。例如，控制为A状态的存储单元MC的阈值电压大于图10(a)的读出电压VCGAR及验证电压VVFYA且小于读出电压VCGBR及验证电压VVFYB。另外，全部存储单元MC的阈值电压小于图10(a)的读取通过电压VREAD。
在本实施方式中，通过将存储单元MC调整为8个状态，在各存储单元MC中记录3比特的数据。
例如，Er状态与最低的阈值电压(删除状态的存储单元MC的阈值电压)对应。对与Er状态对应的存储单元MC分配例如数据“111”。
另外，A状态与高于与所述Er状态对应的阈值电压的阈值电压对应。对与A状态对应的存储单元MC分配例如数据“101”。
另外，B状态与高于与所述A状态对应的阈值电压的阈值电压对应。对与B状态对应的存储单元MC分配例如数据“001”。
以下同样地，图中的C状态～G状态与高于与B状态～F状态对应的阈值电压的阈值电压对应。对与这些分布对应的存储单元MC分配例如数据“011”、“010”、“110”、“100”、“000”。
此外，在如图10(b)所例示的分配的情况下，低位比特的数据可由1个读出电压VCGDR判断，中位比特的数据可由3个读出电压VCGAR、VCGCR、VCGFR判断，高位比特的数据可由3个读出电压VCGBR、VCGER、VCGGR判断。有时将这种数据分配称作1-3-3编码。
此外，存储单元MC中记录的数据的比特数、状态的数、针对各状态的数据分配等可适当变更。
例如，在如图10(c)所例示的分配的情况下，低位比特的数据可由1个读出电压VCGDR判断，中位比特的数据可由两个读出电压VCGBR、VCGFR判断，高位比特的数据可由3个读出电压VCGAR、VCGCR、VCGER、VCGGR判断。有时将这种数据分配称作1-2-4编码。
[读出动作]
接下来，参照图10及图11对本实施方式的半导体存储装置的读出动作进行说明。图11是用以对读出动作进行说明的示意性剖视图。此外，在以下说明中，对按照图10(b)的1-3-3编码分配数据的例子进行说明。另外，在图示的例子中，存储块MB包含4个子块SB。以下，有时将所述4个子块SB所含的存储器串MS(图3)分别称作串StrA、串StrB、串StrC、串StrD。
在进行低位比特的读出时，例如像图11所示那样使选择页P所含的多个选择存储单元MC选择性地与位线BL及源极线SL导通。例如，对与串StrA(选择页P)对应的漏极选择线SGD及源极选择线SGS供给接通(ON)电压VON，使选择晶体管(STD、STS)成为接通(ON)状态。另外，对此外的漏极选择线SGD及源极选择线SGS供给断开(OFF)电压VOFF，使选择晶体管(STD、STS)成为断开(OFF)状态。另外，对与非选择页对应的非选择字线WL供给读取通过电压VREAD，使与非选择字线WL连接的全部存储单元MC成为接通(ON)状态。
另外，如图11所示，对与选择页P对应的选择字线WL供给读出电压VCGDR。藉此，与图10(a)的Er状态～C状态对应的存储单元MC成为接通(ON)状态，与D状态～G状态对应的存储单元MC成为断开(OFF)状态。
另外，利用感测放大器SA检测选择存储单元MC的接通(ON)状态/断开(OFF)状态。例如，对图5的配线LBUS充电，使节点STL成为“H”状态，并使数据锁存器SDL中保存“H”。另外，使节点HLL、BLX及BLC成为“H”状态，开始位线BL及感测节点SEN的充电。另外，使节点HLL从“H”状态切换成“L”状态，并使节点XXL从“L”状态切换成“H”状态，使感测节点SEN的电荷释放到位线BL。此处，与接通(ON)状态的存储单元MC对应的位线BL所连接的感测节点SEN的电压相对明显减少。另一方面，与断开(OFF)状态的存储单元MC对应的位线BL所连接的感测节点SEN的电压没怎么减少。因此，通过在特定的时间点使节点STB成为“H”状态而释放或维持配线LBUS的电荷并使节点STL再次成为“H”状态，在与接通(ON)状态及断开(OFF)状态的选择存储单元MC对应的数据锁存器SDL中分别锁存“L”及“H”。
然后，输出数据锁存器SDL中锁存的数据。例如，将数据锁存器SDL中锁存的数据经由配线LBUS、数据锁存器XDL、总线DB及输入输出控制电路I/O传送到控制器裸片CD。控制器裸片CD对该数据进行比特错误检测/纠正等后传送到主机20。
在进行中位比特的读出时，例如使选择存储单元MC选择性地与位线BL及源极线SL导通。接下来，例如对选择字线WL供给读出电压VCGAR，检测选择存储单元MC的接通(ON)状态/断开(OFF)状态，将数据锁存器SDL的数据传送到数据锁存器ADL。同样地，对选择字线WL供给读出电压VCGCR，检测选择存储单元MC的接通(ON)状态/断开(OFF)状态，将数据锁存器SDL的数据传送到数据锁存器BDL。同样地，对选择字线WL供给读出电压VCGFR，检测选择存储单元MC的接通(ON)状态/断开(OFF)状态，将数据锁存器SDL的数据传送到数据锁存器CDL。接下来，利用逻辑电路OP进行“异或”等运算处理，算出选择存储单元MC的中位比特的数据。然后，输出所算出的数据。
在进行高位比特的读出时，例如使选择存储单元MC选择性地与位线BL及源极线SL导通。接下来，例如对选择字线WL供给读出电压VCGBR，检测选择存储单元MC的接通(ON)状态/断开(OFF)状态，将数据锁存器SDL的数据传送到数据锁存器ADL。同样地，对选择字线WL供给读出电压VCGER，检测选择存储单元MC的接通(ON)状态/断开(OFF)状态，将数据锁存器SDL的数据传送到数据锁存器BDL。同样地，对选择字线WL供给读出电压VCGGR，检测选择存储单元MC的接通(ON)状态/断开(OFF)状态，将数据锁存器SDL的数据传送到数据锁存器CDL。接下来，利用逻辑电路OP进行“异或”等运算处理，算出选择存储单元MC的高位比特的数据。然后，输出所算出的数据。
[写入动作]
接下来，参照图12及图13对半导体存储装置的写入动作进行说明。图12是用以对写入动作进行说明的示意性流程图。图13是用以对写入动作进行说明的示意性剖视图。
在步骤S101中，将循环次数n设定为1。循环次数n记录在寄存器等中。
在步骤S102中，进行编程动作。
在进行编程动作时，例如对与进行阈值电压调整的存储单元MC连接的位线BL和与不进行阈值电压调整的存储单元MC连接的位线BL供给不同的电压。例如，使与前者对应的数据锁存器SDL(图5)的节点LAT成为“H”，使与后者对应的数据锁存器SDL的节点LAT成为“L”。另外，使节点BLX、BLH成为“H”。对与前者对应的位线BL例如经由节点N0供给接地电压。对与后者对应的位线BL例如经由节点N1供给特定的编程禁止电压。
另外，如图13所示，使进行阈值电压调整的存储单元MC选择性地与位线BL导通。例如，对与串StrA(选择页P)对应的漏极选择线SGD供给接通(ON)电压VON'，对此外的漏极选择线SGD供给断开(OFF)电压VOFF。接通(ON)电压VON'例如也可小于图11的接通(ON)电压VON。藉此，与供给有接地电压的位线BL对应的漏极选择晶体管STD成为接通(ON)状态，与供给有编程禁止电压的位线BL对应的漏极选择晶体管STD成为断开(OFF)状态。另外，对与非选择页对应的非选择字线WL供给写入通过电压VPASS。写入通过电压VPASS例如也可大于图11的读取通过电压VREAD。
另外，如图13所示，对选择字线WL供给编程电压VPGM。编程电压VPGM大于写入通过电压VPASS。藉此，在所需的存储单元MC的电荷储存膜132(图9)中储存电子，存储单元MC的阈值电压增大。
此外，也可在1次编程动作中对选择字线WL依次供给大小互不相同的多个编程电压VPGM。例如，在选择页P包含与A状态～G状态对应的多个存储单元MC的情况下等，也可在1次编程动作中反复进行多次通过位线BL的电压调整进行的存储单元MC的选择、编程电压VPGM向选择字线WL的供给、及编程电压VPGM的调整。
在步骤S103(图12)中，进行验证动作。在进行验证动作时，例如与读出动作同样地使选择存储单元MC选择性地与位线BL及源极线SL导通。接下来，例如对选择字线WL供给验证电压VVFYA、VVFYB、VVFYC、VVFYD、VVFYE、VVFYF或VVFYG(图10(a))，检测选择存储单元MC的接通(ON)状态/断开(OFF)状态，将数据锁存器SDL的数据传送到数据锁存器XDL。
此外，也可在1次验证动作中对选择字线WL依次供给大小互不相同的多个验证电压。例如，在选择页P包含与A状态～G状态对应的多个存储单元MC的情况下等，也可在1次验证动作中反复进行多次通过位线BL的电压调整进行的存储单元MC的选择、验证电压向选择字线WL的供给、及验证电压的选择。
在步骤S104中，判定验证动作的结果。例如，在数据锁存器XDL中保存的数据中包含“L”的情况下等判定为验证NG，进入到步骤S105。另一方面，在数据锁存器XDL中保存的数据全部为“H”的情况下等判定为验证OK，进入到步骤S107。
在步骤S105中，判定循环次数n是否已达到特定的次数N。在未达到的情况下进入到步骤S106。在已达到的情况下进入到步骤S108。
在步骤S106中，将循环次数n加1，进入到步骤S102。
在步骤S107中，在状态寄存器STR(图2)中存储表示写入动作已正常结束的状态数据，并输出到控制器裸片CD(图1)，结束写入动作。
在步骤S108中，在状态寄存器STR(图2)中存储表示写入动作未正常结束的状态数据，并输出到控制器裸片CD(图1)，结束写入动作。此外，在该情况下，主机20及定序器SQC中的至少一个将选择存储单元MC分类为不良单元。例如，记录与选择存储单元MC对应的页地址、块地址及列地址中的至少一个。主机20及定序器SQC中的至少一个例如也可参照该记录的页地址、块地址及列地址中的至少一个，禁止向包含不良单元的页或块的写入动作或禁止与不良单元连接的位线BL的使用。像这样写入动作包含编程动作及验证动作。
[写入顺序]
以上，对半导体存储装置的写入动作进行了说明。以下，例示几种方法作为存储块MB中的写入动作的执行顺序。此外，以下将这种方法称作“写入顺序”等。
[完全顺序写入]
图14是用以说明写入顺序中的一种顺序的示意性柱状图。以下，将图14所示的写入顺序称作“完全顺序写入”。
图中的点线表示删除状态的页中的存储单元MC的阈值电压的分布。在删除状态的页中，全部存储单元MC被控制为Er状态。
图中的实线表示完全顺序写入执行后的页中的存储单元MC的阈值电压的分布。在执行完全顺序写入后，存储单元MC被控制为8个状态。
图15是表示完全顺序写入中执行写入动作的顺序的示意图。图15中所示的编号表示执行写入动作的顺序。
在图15的例子中，作为第1个～第4个写入动作，对与最下层的字线WL对应的页执行写入动作。接下来，作为第5个～第8个写入动作，对与第2层字线WL对应的页执行写入动作。以下同样地，作为第9个～第20个写入动作，对与第3层～最上层的字线WL对应的页执行写入动作。
在这种方法中，如果例如像图15所示那样执行与串StrD及第2层字线WL对应的第5个写入动作，则有例如像图16所示那样已执行与串StrD及第1层字线WL对应的第1个写入动作的页所含的存储单元MC的阈值电压的分布变广的情况。认为其原因在于：由于第5个写入动作中产生的边缘电场，导致电子注入电荷储存膜132的相当于字线WL间的部分(图9的A所表示的部分)。以下，将这种现象称作NWI(Neighboring Word Line Interference，相邻字线干扰)。
如果存储单元MC的阈值电压的分布变广，则有例如控制为A状态的存储单元MC的阈值电压变得大于读出电压VCGBR而被作为B状态读出等比特错误增大的情况。在比特错误率成为一定以上的大小的情况下，有陷入难以进行控制器裸片CD(图1)中的比特错误检测/纠正的状况而无法正常读出数据的情况。
另外，字线间的距离越减小，则NWI表现得越显著。然而，随着半导体存储装置的高集成化，有在Z方向上相邻的字线WL间的距离减小的倾向。
[模糊/精细写入]
图17及图18用以对其它写入顺序进行说明的示意性柱状图。以下，将图17及图18所示的写入顺序称作“模糊/精细写入”。
在模糊/精细写入中，为了抑制NWI的影响而将存储单元MC的阈值电压的控制分为“模糊写入动作”及“精细写入动作”的两个阶段执行。在模糊写入动作中，如图17所示，进行如存储单元MC的阈值电压变得小于最终目标阈值电压的大小的控制。例如，将验证动作(图12的步骤S103)中供给到选择存储单元MC的电压设定为低于通常的验证电压。在精细写入动作中，如图18所示，更准确地控制存储单元MC的阈值电压。
此外，在图17中，将执行模糊写入后与Er状态～G状态对应的存储单元MC的阈值分布分别示作FogEr～FogG。同样地，将执行精细写入后与Er状态～G状态对应的存储单元MC的阈值分布分别示作FineEr～FineG。
以下，有时将模糊写入动作的验证动作中的验证电压VVFYA～VVFYG记作模糊验证电压VFOGVA～VFOGVG等。另外，有时将精细写入动作的验证动作中的验证电压VVFYA～VVFYG记作精细验证电压VFINVA～VFINVG等。模糊验证电压VFOGVA～VFOGVG分别小于精细验证电压VFINVA～VFINVG。另外，精细验证电压VFINVA～VFINVG分别具有与完全顺序写入等中使用的验证电压VVFYA～VVFYG相同程度的大小。
图19是表示模糊写入动作及精细执行写入动作的顺序的示意图。图19中所示的编号表示执行写入动作的顺序。
在图19的例子中，作为第1个～第4个写入动作，对与最下层的字线WL对应的页执行模糊写入动作。接下来，作为第5个～第12个写入动作，交替执行对与第2层字线WL对应的页的模糊写入动作及对与第1层字线WL对应的页的精细写入动作。同样地，作为第13个～第36个写入动作，交替执行对与第3层～最上层的字线WL对应的页的模糊写入动作及对与第2层～比最上层低一层的字线WL对应的页的精细写入动作。然后，作为第37个～第40个写入动作，执行对与最上层的字线WL对应的页的精细写入动作。
在这种方法中，如果执行例如与串StrD及第2层字线WL对应的第5个模糊写入动作，则会对已执行与串StrD及第1层字线WL对应的第1个模糊写入动作的页产生NWI的影响。然而，在第1个模糊写入动作中，存储单元MC的阈值电压被控制为低于最终大小的大小。因此，即便产生NWI的影响，也可抑制最终阈值电压大幅超过容许范围。因此，可通过在第5个模糊写入动作结束后执行第6个精细写入动作，来大幅抑制因第5个模糊写入动作引起的NWI的影响。
另外，在这种方法中，如果执行例如与串StrD及第2层字线WL对应的第14个精细写入，则会对已执行与串StrD及第1层字线WL对应的第6个精细写入动作的页产生NWI的影响。然而，对要执行第14个精细写入动作的页已进行模糊写入动作。因此，在进行第14个精细写入动作时供给到字线WL的编程电压VPGM的大小或施加时间与完全顺序写入中的写入动作相比较小。因此，与完全顺序写入的情况相比可大幅抑制对已执行第6个精细写入动作的页的NWI的影响。
如上所述，根据模糊/精细写入，与完全顺序写入相比，可大幅抑制NWI的影响。
然而，在模糊/精细写入中，与完全顺序写入相比，有时步骤数较多而难以使处理高速化。
另外，在完全顺序写入中，如果获得与下位比特、中位比特及高位比特对应的数据就可执行写入动作，在执行写入动作后可执行读出动作。另一方面，在模糊/精细写入中，在执行精细写入动作前无法执行读出动作。在图19的例子中，在执行与第5个写入动作对应的模糊写入动作前无法执行精细写入动作。因此，此前输入的数据必须全部预先写入缓冲存储器SLCB(图6)等中。因此，有导致缓冲存储器SLCB等的面积增大的情况。
[两阶段写入]
图20及图21是用以对其它写入顺序进行说明的示意性柱状图。以下，将图20及图21所示的写入顺序称作“两阶段写入”。
在两阶段写入中，为了抑制NWI的影响而将存储单元MC的阈值电压的控制分为“第一阶段写入动作”及“第二阶段写入动作”这两个阶段执行。在第一阶段写入动作中，如图20所示，使与下位状态(图10的Er状态～C状态)对应的存储单元MC成为L状态，使与上位状态(图10的D状态～G状态)对应的存储单元MC成为M状态。例如，将验证动作(图12的步骤S103)中供给到选择存储单元MC的电压设定为小于验证电压VVFYD的特定的验证电压VVFYM，对与上位状态对应的存储单元MC执行写入动作。在第二阶段写入动作中，如图21所示，更准确地控制存储单元MC的阈值电压。第二阶段写入动作中的验证电压VVFYA～VVFYG分别具有与完全顺序写入等中使用的验证电压VVFYA～VVFYG相同程度的大小。
两阶段写入例如像图19所示那样以与模糊/精细写入相同的顺序执行。
根据两阶段写入，与模糊/精细写入相比，可大幅高速化。其原因在于：在模糊写入动作中将存储单元MC的阈值电压控制为8个，相对于此，在第一阶段写入动作中将存储单元MC的阈值电压仅控制为2个。
然而，在第一阶段写入动作中，与上位状态对应的存储单元MC的阈值电压被控制为小于读出电压VCGER(图10)。其原因在于：与上位状态对应的存储单元MC也包含与D状态对应的存储单元。因此，在第二阶段写入动作中，必须将与G状态对应的存储单元MC的阈值电压控制为读出电压VCGER以下的大小到验证电压VVFYG以上的大小。因此，第二阶段写入动作中供给到字线WL的编程电压VPGM的大小或施加时间与精细写入动作相比变大。因此，例如如果执行第二阶段写入动作作为图19的第14个写入动作，则有在已执行第二阶段写入动作作为第6个写入动作的存储单元MC中产生相对较大的NWI的影响的情况。
[快速模糊/精细写入]
图22A是用以对其它写入顺序进行说明的示意性流程图。将以下说明的写入顺序称作“快速模糊/精细写入”。
在快速模糊/精细写入中，为了抑制NWI的影响而将存储单元MC的阈值电压的控制分为“快速模糊写入动作”及“精细写入动作”的两个阶段执行。
在快速模糊写入动作中，不含验证动作而以1次编程动作以写入对象的存储单元MC具有目标阈值电压值的方式完成写入。换句话说，在快速模糊写入动作中，仅使用编程动作进行针对写入对象的存储单元MC的写入。此外，有在写入对象的存储单元MC被写入目标阈值电压值后仅进行一次验证动作作为确认的情况。这种验证动作并非用于针对写入对象的存储单元MC的写入。
与参照图12说明的写入动作不同，在快速模糊写入动作中，如图22A所示，即便在验证NG的情况下，也仅执行1次编程动作且仅执行1次以下的验证动作。因此，不具有循环次数n的设定及判定相关的步骤S101、S105、S106，在验证NG的情况下进入到步骤S108。例如，在验证NG的情况下，不进行追加写入，而将该存储单元MC设为不良单元。
另外，在快速模糊写入动作中，例如像图17所示那样将存储单元MC的目标阈值电压控制为小于最终目标阈值电压的大小的大小。例如，以可写为模糊写入中的目标阈值电压的方式调整编程电压。以下，例示对某选择存储单元MC进行C状态的模糊写入的顺序。
在快速模糊写入动作的步骤S102中，例如像图22B所示那样将与A状态对应的编程电压VFOGPA～与G状态对应的编程电压VFOGPG依次供给到选择字线WL。对与C状态对应的存储单元MC，首先供给用以进行A状态的模糊写入的编程电压VFOGPA而进行A状态的模糊写入，然后供给用以进行B状态的模糊写入的编程电压VFOGPA而进行B状态的模糊写入。最后供给用以进行C状态的模糊写入的编程电压VFOGPC而进行C状态的模糊写入。藉此，对选择存储单元MC进行C状态的模糊写入。在该情况下，对某选择存储单元MC覆写A状态到C状态。此外，在供给编程电压VFOGPD～VFOGPG的时间点，对与C状态对应的存储单元MC所连接的位线BL供给编程禁止电压。另外，多个编程电压VFOGPA～VFOGPG的大小具有VFOGPA＜VFOGPB＜VFOGPC＜VFOGPD＜VFOGPE＜VFOGPF＜VFOGPG的关系。
此外，也可在对选择字线WL供给编程电压VFOGPA、VFOGPB期间对与C状态对应的存储单元MC所连接的位线BL供给编程禁止电压。在该情况下，利用编程电压VFOGPC对某选择存储单元MC进行一次C状态的模糊写入。
与A状态～G状态对应的其它存储单元MC也通过相同的方法进行模糊写入。在此期间，也可不利用验证动作进行阈值电压的确认。利用验证动作进行的阈值电压的确认也可在全部模糊写入结束后进行一次。
此外，对通过快速模糊写入动作写入的存储单元MC进行精细写入动作。例如像图22C例示那样交替执行编程动作(图12的步骤S102)及验证动作(图12的步骤S103)，将与A状态对应的存储单元MC的阈值电压调整到最终目标阈值电压。接下来，交替执行编程动作及验证动作，将与B状态对应的存储单元MC的阈值电压调整到最终目标阈值电压。以下同样地，将与C状态～G状态对应的存储单元MC的阈值电压调整到最终目标阈值电压。快速模糊写入动作所用的编程电压VFOGPA～VFOGPG分别小于精细写入动作所用的编程电压VFINPA～VFINPG。此外，图22C的ΔPG表示循环次数n(图12)的增大带来的编程电压VFOGPA的增加量。
另外，快速模糊/精细写入例如可以如图19所示的顺序执行。
[写入顺序的比较]
发明人等进行了实验以进行所述4个写入顺序的比较。在实验中，执行所述4个写入顺序，并将执行开始到结束所需的时间、及执行后的阈值分布加以比较。另外，在实验中，使用了两种样品。作为第2种样品，使用字线WL的Z方向的厚度小于第1种样品的样品。
将执行开始到结束所需的时间加以比较，结果完全顺序写入最短而模糊/精细写入最长。两阶段写入与快速模糊/精细写入为相同程度。
图23～图26是表示阈值分布的比较结果的柱状图。图23及图24与第1种样品对应，图23表示在高温下进行的实验的结果，图24表示在低温下进行的实验的结果。图25及图26与第2种样品对应，图25表示在高温下进行的实验的结果，图26表示在低温下进行的实验的结果。
如图23～图26所示，在完全顺序写入中NWI的影响表现得最大，尤其是在第2种样品中这种影响表现显著。另一方面，在快速模糊/精细写入中NWI的影响最小。尤其是在第2种样品中，与完全顺序写入及两阶段写入相比，NWI的影响极小。
根据以上的结果，可知根据快速模糊/精细写入，可通过相对高速的处理大幅削减NWI的影响。另外，可知这种效果随着半导体存储装置的微细化而表现得更显著。根据以上，根据快速模糊/精细写入，可实现易于微细化的半导体存储装置。
[编程电压的省略]
在快速模糊/精细写入中，通过省略快速模糊写入动作中的一个或多个编程电压的供给，可实现进一步的高速化。
例如，可省略与A状态对应的编程电压的供给，也可像图27所示那样省略与A状态及B状态对应的编程电压的供给。也就是说，针对A状态及B状态不进行快速模糊写入。然后，像图28所示那样分别通过与A状态～G状态对应的编程电压进行精细写入。
也可像图29所示那样省略与A状态～C状态对应的编程电压的供给。也就是说，针对A状态及C状态不进行快速模糊写入。然后，像图30所示那样分别通过与A状态～G状态对应的编程电压进行精细写入。
藉此，可实现快速模糊/精细写入的进一步的高速化。另外，在精细写入动作中的下位状态的编程动作中，仅对选择字线WL供给相对较小的编程电压。因此，即便省略这种编程电压的供给也可较好地抑制NWI。
另外，例如，在快速模糊写入中，在省略与下位状态(A状态～C状态)对应的编程电压的供给而进行与上位状态(D状态～G状态)对应的编程电压的供给的情况下，如图29所示，在进行快速模糊写入动作的时间点，在与下位状态对应的阈值分布FogEr和与D状态对应的阈值分布FogD之间产生一定的电压差。因此，例如，可通过利用参照图10(a)说明的1-3-3编码或参照图10(b)说明的1-2-4编码等进行分配，使能在进行快速模糊写入动作的时间点执行读出动作。在这种读出动作中，例如对选择字线WL供给阈值分布FogEr和与D状态对应的阈值分布FogD之间的电压VSLC。藉此，无须在缓冲存储器SLCB中记录低位比特的数据。因此，可削减存储单元阵列MCA中的缓冲存储器SLCB的面积。
此外，在这种方法中，执行快速模糊写入动作的存储单元MC作为缓冲存储器的一部分发挥功能。因此，在执行精细写入动作时，从缓冲存储器SLCB读出中位比特及高位比特的数据，从选择页读出低位比特的数据。这种读出与所述读出动作大致同样地进行。但，通过这种读出而读出的下位比特、中位比特及高位比特的数据也可不输出到控制器裸片CD等。精细写入动作在这种读出后执行。
另外，在快速模糊/精细写入中，可通过对与多个状态对应的存储单元MC同时供给编程电压来实现进一步的高速化。
例如，也可对与多个下位状态对应的存储单元MC供给同一大小的编程电压。在图31所示的例子中，对与A状态～C状态对应的存储单元MC供给同一大小的编程电压，在进行快速模糊写入时将A状态～C状态写入为同一状态。而且，如图32所示，分别通过与A状态～G状态对应的编程电压进行精细写入。藉此，可实现快速模糊/精细写入的进一步的高速化。另外，认为可较好地抑制NWI。另外，可削减缓冲存储器SLCB的面积。
另外，例如可通过将位线BL的电压控制为多个电压而在与多个状态对应的存储单元MC中同时写入不同的状态。在图33所示的快速模糊写入中，利用同一编程电压写入A状态及B状态，利用同一编程电压写入C状态及D状态，利用同一编程电压写入E状态及F状态。然后，如图34所示，A状态及B状态利用同一编程电压进行精细写入，C状态及D状态利用同一编程电压进行精细写入，E状态及F状态利用同一编程电压进行精细写入。
此外，位线BL的电压可通过各种方法进行调整。例如，可在位线BL的充电等时使与特定状态的位线BL对应的数据锁存器SDL的数据从“H”切换成“L”或从“L”切换成“H”，也可将感测放大器SA的节点N0及节点N1中的至少一个与两种电压供给线连接。
[其它实施方式]
例如，快速模糊/精细写入等的写入顺序可以如图19所例示的顺序执行。然而，例如也可像图35例示那样对与最下层的字线WL对应的页执行快速模糊写入动作等，对与第2层字线WL对应的页执行快速模糊写入动作等，对与最下层的字线WL对应的页执行精细写入动作，对与第3层字线WL对应的页执行快速模糊写入动作等，对与第2层字线WL对应的页执行精细写入动作，以下同样地逐个地对字线WL交替进行快速模糊写入动作及精细写入动作。
另外，以上说明对例如像图10(a)所示那样将存储单元MC的阈值电压控制为8个状态而在各存储单元MC中记录3比特的数据的例子进行了说明。然而，只要为2比特以上的多比特的数据，则存储单元MC中记录的数据的数量可适当变更。此外，例如在存储单元MC中记录k(k为2以上的整数)比特的数据的情况下，存储单元MC被控制为2k个状态。
例如，也可像图36(a)所示那样将各存储单元MC的阈值电压控制为16个状态而使各存储单元MC中存储4比特的数据。另外，即便在这种情况下，也可例如像图36(b)所示那样进行如可由1个读出电压判断第1个比特的数据、可由两个读出电压判断第2个比特的数据、可由4个读出电压判断第3个比特的数据、可由8个读出电压判断第4个比特的数据的分配。有时将这种数据分配方法称作1-2-4-8编码。即便在这种情况下，也可通过与例如像图29～图32例示的方法组合来削减缓冲存储器SLCB的面积。
另外，所述1-3-3编码(图10(b)、1-2-4编码(图10(c))、1-2-4-8编码(图36(b))等都具有如可由1个读出电压判断下位比特数据的分配。然而，例如也可进行如3-1-3编码或3-3-1编码等可由1个读出电压判断下位比特以外的数据的分配。
另外，在图15、图19、图35等中，从存储器串的源极侧(源极线的某一侧)进行数据的写入。但，从存储器串的漏极侧(位线的某一侧)写入数据也可获得相同的效果。
以上，对实施方式的半导体存储装置进行了说明。然而，以上说明仅为例示，所述构成或方法等可适当调整。另外，所述多个实施方式可分别组合。
[其它]
上文描述了本发明的特定实施例，但是这些实施例仅作为实例呈现，并不意图限定本发明的范围。事实上，可以用各种其它形式实现本文描述的新颖的方法和系统，并且可在不脱离本发明精神的情况下对本文描述的方法和系统的形式做出各种省略、替换和改变。所附权利要求及其等价物意图涵盖落入本发明的范围和精神内的形式或修改。

Claims (16)

1.一种半导体存储装置，具备：
存储器串，包含具有多个阈值电压的第1存储器晶体管及第2存储器晶体管；
第1字线，与所述第1存储器晶体管的栅极电极连接；
第2字线，与所述第2存储器晶体管的栅极电极连接；以及
控制器，对所述第1存储器晶体管及所述第2存储器晶体管进行包含编程动作及验证动作的写入动作以及读出动作；且
所述控制器依次执行：
第1写入动作，仅使用编程动作将所述第1存储器晶体管写入成第1阈值电压；
第2写入动作，仅使用编程动作将所述第2存储器晶体管写入成第2阈值电压；
第3写入动作，使用编程动作及验证动作将所述第1存储器晶体管写入成高于所述第1阈值电压的第3阈值电压；以及
第4写入动作，使用编程动作及验证动作将所述第2存储器晶体管写入成高于所述第2阈值电压的第4阈值电压。
2.根据权利要求1所述的半导体存储装置，其中
所述控制器
在所述第1写入动作中，在所述编程动作结束后执行验证动作，输出表示所述第1写入动作是否正常结束的信息，
在所述第2写入动作中，在所述编程动作结束后执行验证动作，输出表示所述第2写入动作是否正常结束的信息。
3.根据权利要求2所述的半导体存储装置，其中
所述控制器
在所述第1写入动作中输出的所述信息表示所述第1写入动作未正常结束的情况下，将所述第1存储器晶体管分类为不良单元，
在所述第2写入动作中输出的所述信息表示所述第2写入动作未正常结束的情况下，将所述第2存储器晶体管分类为不良单元。
4.根据权利要求1所述的半导体存储装置，其中
所述控制器
在所述第1写入动作中将所述编程动作及所述验证动作仅执行一次，
在所述第2写入动作中将所述编程动作及所述验证动作仅执行一次，
在所述第3写入动作中将所述编程动作及所述验证动作交替执行多次，
在所述第4写入动作中将所述编程动作及所述验证动作交替执行多次。
5.根据权利要求4所述的半导体存储装置，其中
所述控制器
无论所述第1写入动作中的所述验证动作的结果如何，都在执行所述验证动作后结束所述第1写入动作，
无论所述第2写入动作中的所述验证动作的结果如何，都在执行所述验证动作后结束所述第2写入动作，
根据所述第3写入动作中的所述验证动作的结果，继续或结束所述第3写入动作，
根据所述第4写入动作中的所述验证动作的结果，继续或结束所述第4写入动作。
6.根据权利要求1所述的半导体存储装置，其中
若将写入所述第1存储器晶体管中的数据与所述多个阈值电压中的最大阈值电压对应的情况下在所述第1写入动作中供给到所述第1存储器晶体管的最大编程电压设为第1编程电压，且
将写入所述第1存储器晶体管中的数据与所述多个阈值电压中第2大的阈值电压对应的情况下在所述第1写入动作中供给到所述第1存储器晶体管的最大编程电压设为第2编程电压，
则所述第1编程电压大于所述第2编程电压。
7.根据权利要求1所述的半导体存储装置，其中
在所述第1存储器晶体管及所述第2存储器晶体管中分别记录k(k为2以上的整数)比特的数据，
对与所述k比特的数据对应的2k个状态中与小于特定阈值电压的阈值电压对应的全部状态、及与大于所述特定阈值电压的阈值电压对应的全部状态中的一方分配所述k比特中的特定比特“0”，并对另一方分配所述特定比特“1”，
在执行所述第2写入动作后且执行所述第3写入动作前，进行读出所述第1存储器晶体管的所述特定比特的读出动作。
8.根据权利要求7所述的半导体存储装置，其中所述第1写入动作中供给到所述第1字线的编程电压的数量少于2k－1。
9.根据权利要求1所述的半导体存储装置，其中所述第2存储器晶体管与所述第1存储器晶体管相邻。
10.一种半导体存储装置，具备：
存储器串，包含第1存储器晶体管及第2存储器晶体管；
第1字线，与所述第1存储器晶体管的栅极电极连接；
第2字线，与所述第2存储器晶体管的栅极电极连接；以及
控制器，与所述第1存储器晶体管及所述第2存储器晶体管连接，且在所述第1存储器晶体管及所述第2存储器晶体管中分别记录k(k为2以上的整数)比特的数据；且
所述控制器依次执行：
对所述第1字线逐次供给大于1且小于2k个大小不同的编程电压的第1写入动作；
对所述第2字线逐次供给大于1且小于2k个大小不同的编程电压的第2写入动作；
对所述第1字线供给2k以上个大小不同的编程电压的第3写入动作；以及
对所述第2字线供给2k以上个大小不同的编程电压的第4写入动作。
11.根据权利要求10所述的半导体存储装置，其中
所述控制器
在所述第1写入动作中，在供给所述编程电压后对所述第1字线供给验证电压并输出表示所述第1写入动作是否正常结束的信息，
在所述第2写入动作中，在供给所述编程电压后对所述第2字线供给验证电压并输出表示所述第2写入动作是否正常结束的信息。
12.根据权利要求11所述的半导体存储装置，其中
所述控制器
在所述第1写入动作中输出的所述信息表示所述第1写入动作未正常结束的情况下，将所述第1存储器晶体管分类为不良单元，
在所述第2写入动作中输出的所述信息表示所述第2写入动作未正常结束的情况下，将所述第2存储器晶体管分类为不良单元。
13.根据权利要求10所述的半导体存储装置，其中
所述控制器
在所述第1写入动作中，在供给全部编程电压前不对所述第1字线供给验证电压，
在所述第2写入动作中，在供给全部编程电压前不对所述第2字线供给验证电压，
在所述第3写入动作中，每次供给编程电压便供给验证电压，
在所述第4写入动作中，每次供给编程电压便供给验证电压。
14.根据权利要求10所述的半导体存储装置，其中
对与所述k比特的数据对应的2k个状态中与小于特定阈值电压的阈值电压对应的全部状态、及与大于所述特定阈值电压的阈值电压对应的全部状态中的一方分配所述k比特中的特定比特“0”，并对另一方分配所述特定比特“1”，
在执行所述第2写入动作后且执行所述第3写入动作前，对所述第1字线供给读出电压。
15.根据权利要求14所述的半导体存储装置，其中所述第1写入动作中供给到所述第1字线的编程电压的数量少于2k－1。
16.根据权利要求10所述的半导体存储装置，其中所述第2存储器晶体管与所述第1存储器晶体管相邻。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210081641A (ko) * 2019-12-24 2021-07-02 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
JP2022017668A (ja) * 2020-07-14 2022-01-26 キオクシア株式会社 半導体記憶装置
WO2022027541A1 (en) * 2020-08-07 2022-02-10 Yangtze Memory Technologies Co., Ltd. Operating method of generating enhanced bit line voltage and non-volatile memory device
JP2022035525A (ja) * 2020-08-21 2022-03-04 キオクシア株式会社 半導体記憶装置の動作条件の調整方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106898379A (zh) * 2015-12-17 2017-06-27 株式会社东芝 半导体存储装置
US20170236595A1 (en) * 2016-02-12 2017-08-17 Kabushiki Kaisha Toshiba Semiconductor memory device
CN108520766A (zh) * 2017-02-27 2018-09-11 东芝存储器株式会社 半导体存储装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5991202A (en) * 1998-09-24 1999-11-23 Advanced Micro Devices, Inc. Method for reducing program disturb during self-boosting in a NAND flash memory
JP4410188B2 (ja) * 2004-11-12 2010-02-03 株式会社東芝 半導体記憶装置のデータ書き込み方法
KR101618063B1 (ko) * 2009-06-10 2016-05-04 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 독출 방법
JP5268882B2 (ja) * 2009-12-28 2013-08-21 株式会社東芝 不揮発性半導体記憶装置
US20120170363A1 (en) 2010-12-30 2012-07-05 Macronix International Co., Ltd. Method for increasing program speed and control read windows for multi-level cell non-volatile memory
JP5330421B2 (ja) * 2011-02-01 2013-10-30 株式会社東芝 不揮発性半導体記憶装置
JP5330425B2 (ja) 2011-02-09 2013-10-30 株式会社東芝 不揮発性半導体メモリ
KR20140025164A (ko) * 2012-08-21 2014-03-04 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 데이터 처리 방법
JP2015176309A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
US9343141B2 (en) 2014-07-15 2016-05-17 Sandisk Technologies Inc. Reprogramming memory with single program pulse per data state
US9230663B1 (en) 2014-08-29 2016-01-05 Sandisk Technologies Inc. Programming memory with reduced short-term charge loss
JP2016062624A (ja) 2014-09-17 2016-04-25 株式会社東芝 半導体記憶装置
US9595342B2 (en) 2015-01-20 2017-03-14 Sandisk Technologies Llc Method and apparatus for refresh programming of memory cells based on amount of threshold voltage downshift
US20170117053A1 (en) * 2015-10-27 2017-04-27 Sandisk Technologies Inc. Systems and methods to compensate for threshold voltage shifts
US10366769B2 (en) * 2017-01-26 2019-07-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and programming method for fast and slow cells thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106898379A (zh) * 2015-12-17 2017-06-27 株式会社东芝 半导体存储装置
US20170236595A1 (en) * 2016-02-12 2017-08-17 Kabushiki Kaisha Toshiba Semiconductor memory device
CN108520766A (zh) * 2017-02-27 2018-09-11 东芝存储器株式会社 半导体存储装置

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