CN116631478A - 半导体存储装置及方法 - Google Patents

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Abstract

实施方式提供一种能够不损害数据的可靠性，尽可能地削减需要预先保持在存储控制器的数据的量的半导体存储装置及方法。实施方式的半导体存储装置的电路以在2N个区间中最低电压侧的第1区间内，形成2个第1分布的方式，设定多个存储单元的阈值电压。之后，电路以依每2个为单位分开形成2(1+M)个第2分布的方式，设定多个存储单元的阈值电压。之后，电路将2N个第3分布设定在2N个区间。

Description

半导体存储装置及方法
相关申请的参考
本申请享有以日本专利申请2022-019173号(申请日：2022年2月10日)为基础申请的优先权。本申请通过参考所述基础申请而包含基础申请的全部内容。
技术领域
一般来说，本实施方式涉及一种半导体存储装置及方法。
背景技术
作为半导体存储装置，已知有一种每1个存储单元能存储较多位数据的NAND(Notand：与非)型快闪存储器。这种NAND型快闪存储器中，有分成多个阶段执行针对1个存储单元的编程动作的情况。这种一连串的多阶段的编程动作称为多阶段编程动作。
作为多阶段编程动作的一例，有模糊-精细编程(Foggy fine program)动作。根据模糊-精细编程动作，将所有位的数据粗略编程到第1存储单元，将所有位的数据粗略编程到与第1存储单元相邻的第2存储单元，将所有位的数据精细再编程到第1存储单元。也就是说，根据模糊-精细编程动作，对各存储单元执行将所有位的数据粗略编程的第1阶段的编程动作，与将所有位的数据精细再编程的第2阶段的编程动作。根据模糊-精细编程动作，在第2阶段的编程动作中，能减小各存储单元的阈值电压的移变量，由此能抑制因单元间相互干涉引起的数据的可靠性降低。
然而，根据模糊-精细编程动作，从针对第1存储单元的第1阶段的编程动作完成后直到执行针对第1存储单元的第2阶段的编程动作为止，需要将编程到第1存储单元的所有位的数据保存在存储控制器。因此，要求对存储控制器搭载大容量的缓冲存储器，而在成本这点上较为不利。
发明内容
本发明所要解决的问题在于提供一种能够不损害数据的可靠性，尽可能地削减需要预先保存在存储控制器的数据的量的半导体存储装置及方法。
根据本实施方式，半导体存储装置具备多个存储单元群、多个第1字线及电路。各存储单元构成为存储与被设定阈值电压的2N个区间对应的N位数据。所述多个第1字线分别连接在所述多个存储单元群中的任一个存储单元群。电路对所述多个存储单元群执行第1动作。所述第1动作包含：对每存储单元，从外部接收1位的第1数据；以在所述2N个区间中最低电压侧的第1区间，形成与所述第1数据对应的分离的2个第1分布的方式，设定多个存储单元的阈值电压。所述电路在针对所述多个存储单元群的所述第1动作后，对连接在所述多个第1字线中相邻的2个第2字线中的每一个的存储单元群执行第2动作。所述第2动作包含：基于所述2个第1分布，从连接在所述多个第1字线中与所述2个第2字线中的一个也就是第3字线相距3个以上的第1字线也就是第4字线的存储单元群，对每存储单元，读取1位的第2数据；对每存储单元，从外部接收M(其中，1+M＜N)位的第3数据；及对每存储单元，以将与包含所述第2数据及所述第3数据的(1+M)位的第4数据对应的2(1+M)个第2分布依每2个为单元分开形成的方式，设定连接在所述第3字线的存储单元群中包含的多个存储单元的阈值电压。所述电路在针对连接在所述2个第2字线中的每一个的存储单元群的所述第2动作后，对连接在所述2个第2字线中的一个也就是第5字线的存储单元群执行第3动作。所述第3动作包含：基于所述2个第1分布，从所述多个第1字线中与所述第5字线相距3个以上的第1字线也就是第6字线，对每存储单元读取1位的第5数据；基于所述2(1+M)个第2分布，对每存储单元，从所述第5字线读取M位的第6数据；对每存储单元，从外部接收(N-M-1)位的第7数据；及对每存储单元，将与包含所述第5数据、所述第6数据及所述第7数据的N位的第8数据对应的2N个第3分布设定在所述2N个区间。
附图说明
图1是表示实施方式的半导体存储装置的构成例的示意图。
图2是表示实施方式的块BLK的电路构成的一例的图。
图3是用来说明实施方式的1个第1存储器群MG的更详细的电路构成的图。
图4是着眼于选择栅极线SGDa0～a2及SGDb0～b2，表示实施方式的存储单元阵列的平面布局的一例的图。
图5是着眼于字线WLa及WLb，表示实施方式的存储单元阵列的平面布局的一例的图。
图6是沿图5的VI-VI线的实施方式的存储单元阵列的剖视图。
图7是表示实施方式的读取动作中，对连接在1个第1存储器群MG的多个字线WL施加的电压的图。
图8是表示实施方式的半导体存储装置中，根据QLC(Quad-Level Cell：四层单元)方式，进行编程动作时所形成的阈值电压的多个分布的一例的图。
图9是用来说明构成实施方式的多阶段编程动作的多阶段编程动作的阈值电压分布的变化的示意图。
图10是表示能够进行图9所示的多阶段编程动作的实施方式的编码的一例的图。
图11是用来说明实施方式的半导体存储装置的第1阶段的编程动作的执行顺序的一例的图。
图12是表示实施方式的半导体存储装置执行的针对1个第2存储器群的SLC(Single Level Cell：单层单元)编程动作的一连串处理的一例的流程图。
图13是用来说明实施方式的半导体存储装置的第2阶段的编程动作的执行顺序的一例的图。
图14是用来说明实施方式的半导体存储装置的第2阶段的编程动作的执行顺序的一例的图。
图15是用来说明实施方式的半导体存储装置的第2阶段的编程动作及第3阶段的编程动作的执行顺序的一例的图。
图16是用来说明实施方式的半导体存储装置的第2阶段的编程动作及第3阶段的编程动作的执行顺序的一例的图。
图17是表示实施方式的半导体存储装置执行的针对1个第2存储器群的TLC(Trinary Level Cell：三层单元)编程动作的一连串处理的一例的流程图。
图18是表示实施方式的半导体存储装置执行的针对1个第2存储器群的QLC编程动作的一连串处理的一例的流程图。
图19是表示应用PLC(Programmable Logic Controller：可编程逻辑控制器)方式时，能进行实施方式的多阶段编程动作的编码的一例的图。
具体实施方式
以下，参考附图，详细说明实施方式的半导体存储装置及方法。另外，本发明并非由所述实施方式限定。
(实施方式)
作为多阶段编程的另一例，说明与实施方式比较的多阶段编程动作。将所述多阶段编程动作记作比较例。比较例中，存储单元负责作为缓冲存储器的功能。
具体来说，根据比较例，第1阶段的编程动作中，将最终存储在存储单元的多位数据中的一部分位的数据编程。并且，在第1阶段的编程动作的下一个的第2阶段的编程动作中，从存储单元读取已编程的所述一部分位的数据，将合并读取出的所述一部分位的数据与从存储控制器接收的剩余位的数据的所有位的数据编程。
此外，比较例中，例如以与模糊-精细编程动作相同的方法，选择作为各阶段的编程动作的对象的存储单元。也就是说，对第1存储单元及与第1存储单元相邻的第2存储单元执行第1阶段的编程动作，随后，对第1存储单元执行第2阶段的编程动作。
根据比较例，存储控制器将除第1阶段的编程动作完成的一部分位的数据外的剩余位的数据保存在缓冲存储器，直到第1阶段的编程动作结束为止。因此，与所述模糊-精细编程动作相比，能削减存储控制器的缓冲存储器的容量。
然而，比较例中，第2阶段的编程动作中，谋求能无误地读取第1阶段的编程动作中存储在存储单元的数据。一般来说，存储控制器具备校正读取出的数据中包含的错误的功能，这是因为在半导体存储装置内无法校正错误。因此，根据比较例，与模糊-精细编程动作的情况不同，无法增加在第1阶段的编程动作中存储的数据的位数。根据比较例，由于无法增加第1阶段的编程动作中编程到每存储单元的数据的位数，所以在最终存储到每存储单元的数据的位数较多的情况下，在第2阶段的编程动作中，不得不增大各存储单元的阈值电压的移变量。因此，第2阶段的编程动作中单元间相互干涉较大，损害数据的可靠性。
实施方式中，针对能够不牺牲数据的可靠性而削减存储控制器的缓冲存储器的容量的半导体存储装置及方法进行说明。
图1是表示实施方式的半导体存储装置1的构成例的示意图。半导体存储装置1是能非易失性地存储数据的NAND型快闪存储器的存储器芯片。半导体存储装置1能够通过外部的存储控制器2控制。存储控制器2具备缓冲存储器3，能预先保存所述缓冲存储器3需要的数据。
如图1所示，半导体存储装置1具备例如存储单元阵列10、命令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行解码器模块15及感测放大器模块16。序列发生器13、驱动器模块14、行解码器模块15及感测放大器模块16是实施方式的电路的一例。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是能非易失性地存储数据的多个存储单元的集合，例如作为数据的擦除单位使用。此外，在存储单元阵列10，设置多个位线及多个字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细构成，在下文叙述。
命令寄存器11保存半导体存储装置1从存储控制器2接收到的命令CMD。命令CMD例如包含使序列发生器13执行读取动作、编程动作、擦除动作等命令。
地址寄存器12保存半导体存储装置1从存储控制器2接收到的地址信息ADD。地址信息ADD包含例如块地址BAd、页面地址PAd及列地址CAd。例如，块地址BAd、页面地址PAd及列地址CAd分别用于选择块BLK、字线及位线。
序列发生器13控制半导体存储装置1整体的动作。例如，序列发生器13基于保存在命令寄存器11的命令CMD，控制驱动器模块14、行解码器模块15及感测放大器模块16等，由此执行读取动作、编程动作及擦除动作等。
驱动器模块14产生用于读取动作、编程动作及擦除动作等的电压。并且，驱动器模块14例如基于保存在地址寄存器12的页面地址PAd，对与选择的字线对应的信号线施加产生的电压。
行解码器模块15基于保存在地址寄存器12的块地址BAd，选择存储单元阵列10内的1个块BLK。并且，行解码器模块15例如将施加在与选择的字线对应的信号线的电压传输到选择的块BLK内的选择的字线。
感测放大器模块16在编程动作中，根据从存储控制器2接收到的写入数据DAT，对各位线施加期望的电压。此外，感测放大器模块16在读取动作中，基于位线的电压判定存储在存储单元的数据，将判定结果作为读取数据DAT传输到存储控制器2。
此外，感测放大器模块16具备数据寄存器17。数据寄存器17保存从存储控制器2接收到的写入数据DAT，直到对存储单元阵列10的存储完成为止，或者，保存从存储单元阵列10读取的读取数据DAT，直到对存储控制器2的输出完成为止。此外，数据寄存器17在实施方式的多阶段编程动作中，暂时保存从存储单元阵列10读取出的一部分数据。关于实施方式的多阶段编程动作的细节，在下文详细叙述。
以上说明的半导体存储装置1及存储控制器2也可通过它们的组合，构成1个半导体装置。作为这种半导体装置，列举例如如SDTM卡那样的存储卡、及SSD(solid statedrive：固态硬盘)等。
图2是表示实施方式的块BLK的电路构成的一例的图。块BLK包含多个字串单元SU(图2的例中为16个字串单元SU0～SU15)。并且，图2示出了包含在块BLK中的2个字串单元SU0、SU1的一部分的简单电路构成。块BLK中包含的各对字串单元SU(2p)与字串单元SU(2p+1)具有与一对字串单元SU0及字串单元SU1相同的构成，其中，图2所示的例中，p是0到7的整数。
各对字串单元SU(2p)与字串单元SU(2p+1)包含多个第1存储器群MG。1个字线BL与多个第1存储器群MG中的每一个建立关联。图2的例中，一对字串单元SU0与字串单元SU1包含L个(其中，L是1以上的整数)第1存储器群MG。L个第1存储器群MG中的每一个与位线BL0～BL(L-1)中的1个建立关联。
各对字串单元SU(2p)与字串单元SU(2p+1)包含L个第1存储器群MG。各对中包含的L个第1存储器群MG中的每一个与位线BL0～BL(L-1)中的1个建立关联。
也就是说，1个块BLK中，各位线BL与各对字串单元SU(2p)及字串单元SU(2p+1)中包含的1个存储器群MG共通地建立关联。
各对字串单元SU(2p)与字串单元SU(2p+1)中，L个第1存储器群MG中的L个NAND字串NSa构成字串单元SU(2p)。L个第1存储器群MG中的L个NAND字串NSb构成字串单元SU(2p+1)。
图3是用来说明实施方式的1个存储器群MG的更详细的电路构成。块BLK中包含的第1存储器群MG具备共通的构成。图3以块BLK中包含的第1存储器群MG为代表，示出了一对字串单元SU0与字串单元SU1中包含的与位线BL0建立关联的第1存储器群MG的电路构成。以下，参考图2及图3继续说明。此外，以下，将存储单元晶体管MC记作存储单元MC。
NAND字串NSa包含晶体管TDa0～TDa2、晶体管TSa0～TSa2、存储单元MCa0～MCa63、选择晶体管STa1及选择晶体管STa2。另外，NAND字串NSa中包含的晶体管TDa的数量不限定于3个。NAND字串NSa中包含的晶体管TSa的数量不限定于3个。NAND字串NSa中包含的存储单元MCa的数量不限定于64个。
NAND字串NSb包含晶体管TDb0～TDb2、TSb0～TSb2、存储单元MCb0～MCb63、选择晶体管STb1及选择晶体管STb2。另外，NAND字串NSb中包含的晶体管TD的数量不限定于3个。NAND字串NSb中包含的晶体管TS的数量不限定于3个。NAND字串NSb中包含的存储单元MCb的数量不限定于64个。
字串单元SU0由构成字串单元SU0的L个NAND字串NSb中的每一个包含的选择晶体管STa1、STa2选择。字串单元SU1由构成字串单元SU1的L个NAND字串NSb中的每一个包含的选择晶体管STb1、STb2选择。
存储单元MCa及MCb各自包含控制栅极及电荷累积层，且非易失性地保存数据。
NAND字串NSa中，晶体管TSa0～TSa2、存储单元MCa0～MCa63、晶体管TDa0～TDa2串联连接。选择晶体管STa1的源极连接在串联连接的晶体管TSa0～TSa2、存储单元MCa0～MCa63、晶体管TDa0～TDa2的一端。串联连接的晶体管TSa0～TSa2、存储单元MCa0～MCa63、晶体管TDa0～Tdu2的另一端连接在选择晶体管STa2的漏极。
NAND字串NSb中，晶体管TSb0～TSb2、存储单元MCb0～MCb63、晶体管TDb0～TSb2串联连接。选择晶体管STb1的源极连接在串联连接的晶体管TSb0～TSb2、存储单元MCb0～MCb63、晶体管TDb0～TSb2的一端。串联连接的晶体管TSa0～TSa2、存储单元MCa0～MCa63、晶体管TDa0～Tdu2的另一端连接在选择晶体管STa2的漏极。
选择晶体管STa1及STb1各自的漏极共通连接在与第1存储器群MG建立关联的位线BL。选择晶体管STa2及STb2各自的源极连接在源极线SL。
关于各字串单元SU(2p)，同一块BLK中包含的多个选择晶体管STa1各自的栅极在所述字串单元SU(2p)内，连接在共通的选择栅极线SGDa。例如，字串单元SU0中含的所有选择晶体管STa1共通连接在选择栅极线SGDa0。
1个块BLK中含的各个字串单元SU(2p)的选择晶体管STa2共通连接在选择栅极线SGSa。
关于各个字串单元SU(2p+1)，1个块BLK中包含的多个选择晶体管STb1各自的栅极在所述字串单元SU(2p+1)内，连接在共通的选择栅极线SGDb。例如，字串单元SU0中包含的所有选择晶体管STb1共通连接在选择栅极线SGDb0。
1个块BLK中包含的各个字串单元SU(2p+1)的选择晶体管STb2共通连接在选择栅极线SGSb。
1个块BLK中包含的存储单元MCa0～MCa63各自的控制栅极分别共通连接在字线WLa0～WLa63。1个块BLK中包含的存储单元MCb0～MCb63各自的控制栅极分别共通连接在字线WLb0～WLb63。
1个块BLK中包含的晶体管TDa0～TDa2各自的控制栅极分别共通连接在字线WLDDa0～WLDDa2。1个块BLK中包含的晶体管TDb0～TDb2各自的控制栅极分别共通连接在字线WLDDb0～WLDDb2。
1个块BLK中包含的晶体管TSa0～TSa2各自的控制栅极分别共通连接在字线WLDSa0～WLDSa2。1个块BLK中包含的晶体管TSb0～TSb2各自的控制栅极分别共通连接在字线WLDSb0～WLDSb2。
位线BL例如由被分配相同的列地址的第1存储器群MG(一对NAND字串NSa及NSb)共用。源极线SL例如在多个块BLK之间共用。选择栅极线SGSa对每个块BLK设置。字线WLa及WLb、选择栅极线SGDa及SGDb、以及选择栅极线SGSa及SGSb各自能独立控制。
接着，针对实施方式的半导体存储装置1具备的存储单元阵列10的构造的一例进行说明。另外，以下参考的附图中，X方向与字线WL的延伸方向对应，Y方向与位线BL的延伸方向对应，Z方向与相对于用于形成半导体存储装置1的半导体衬底30的表面垂直的方向对应。为了容易观看附图，在俯视图上适当附加了阴影线。附加在俯视图上的阴影线未必与附加了阴影线的构成要件的材料或特性关联。此外，以下参考的附图中，为了避免附图变得繁琐，与图2及图3所示的例相比，更少地描绘各晶体管TD、TS的数量及存储单元MCa、MCb的数量。
图4是着眼于选择栅极线SGDa0～a2及SGDb0～b2，表示实施方式的存储单元阵列10的平面布局的一例的图。图4中，抽取出与依序排列的6个字串单元SU0～SU5对应的区域。如图4所示，存储单元阵列10的区域包含了单元区域CA以及代替区域RA1及RA2。此外，存储单元阵列10包含了多个存储器沟槽MT、多个存储器柱MP及多个代替孔STH。
单元区域CA以及代替区域RA1及RA2分别在Y方向延伸。单元区域CA在X方向上被夹在代替区域RA1及RA2之间。选择栅极线SGDa及SGDb各自具有沿X方向延伸的部分，横穿单元区域CA以及代替区域RA1及RA2。选择栅极线SGDa及SGDb在Y方向上交替配置。
各存储器沟槽MT配置在相邻的选择栅极线SGDa及SGDb之间。存储器沟槽MT具有沿X方向延伸的部分，将Y方向上相邻的布线层之间分离。在存储器沟槽MT例如嵌入绝缘体。
各存储器柱MP作为第1存储器群MG发挥功能，在单元区域CA内与1条存储器沟槽MT重叠配置。并且，各存储器柱MP将重叠的存储器沟槽MT分断，并和与分断的存储器沟槽MT相邻的选择栅极线SGDa及SGDb中的每一个接触。存储器柱MP与选择栅极线SGDa的对向部分作为选择晶体管STa1发挥功能。存储器柱MP与选择栅极线SGDb的对向部分作为选择晶体管STb1发挥功能。
在各存储器柱MP，重叠设置至少1个位线BL，将1个位线BL电连接。在与各块BLK对应的区域中，多个存储器柱MP例如交错状配置4列。并且，每隔2个字串单元SU，配置不与存储器柱MP重叠的存储器沟槽MT。换句话说，存储单元阵列10由不与存储器柱MP重叠的存储器沟槽MT划分，由此将第偶数个字串单元SU彼此或第奇数个字串单元彼此分割。
各代替孔STH在形成积层布线时使用。例如，多个代替孔STH包含：在代替区域RA1中与第偶数个排列的存储器沟槽MT重叠配置的代替孔STH；及在代替区域RA2中与第奇数个排列的存储器沟槽MT重叠配置的代替孔STH。各代替孔STH将重叠的存储器沟槽MT分断，并和与分断的存储器沟槽MT相邻的选择栅极线SGDa及SGDb中的每一个接触。在代替孔STH中例如嵌入着绝缘体。
图5是着眼于字线WLa及WLb，表示实施方式的存储单元阵列10的平面布局的一例的图。图5示出了包含字串单元SU0/1及SU2/3的边界部分的存储器沟槽MT与代替孔STH的区域。如图5所示，存储器柱MP包含核心部件20、半导体层21、隧道绝缘膜22、绝缘膜23及阻挡绝缘膜24。
字线WLa及WLb各自具有沿X方向延伸的部分，横穿单元区域CA以及代替区域RA1及RA2。字线WLa及WLb在Y方向上交替配置，在字线WLa及WLb之间配置存储器沟槽MT。也就是说，字线WLa及WLb各自具有与存储器柱MP及代替孔STH中的每一个接触的部分。字线WLa及WLb中分别与存储器柱MP及代替孔STH中的每一个接触的部分作为伪单元发挥功能。
此外，多个字线WLa的端部电连接到每个块BL。多个WLb的端部电连接到每个块BLK。
存储器柱MP内的核心部件20设置在存储器柱MP的中央部。半导体层21包围核心部件20周围。隧道绝缘膜22包围半导体层21周围。绝缘膜23包围隧道绝缘膜22周围。阻挡绝缘膜24包围绝缘膜23的周围。此外，阻挡绝缘膜24与相邻的字线WLa及WLb、及所述相邻的字线WLa及WLb之间的存储器沟槽MT中的每一个接触。
存储器柱MP与字线WLa的对向部分作为存储单元MCa发挥功能。存储器柱MP与字线WLb的对向部分作为存储单元MCb发挥功能。例如，核心部件20例如包含氧化硅(SiO2)等绝缘体。半导体层21例如包含硅(Si)。隧道绝缘膜22及阻挡绝缘膜24例如各自包含氧化硅(SiO2)。绝缘膜23例如包含氮化硅(SiN)。
图6是沿图5的VI-VI线的实施方式的存储单元阵列10的剖视图。图6表示1个存储器柱MP的剖面构造的一例。如图6所示，存储单元阵列10包含例如导电体层31、32a、32b、34a、34b、35a、35b及36、绝缘体层40、43、44及45、以及接点CV。以下，针对存储单元阵列10的详细剖面构造，从下层开始依序进行说明。
在半导体衬底30上，介隔绝缘体层40设置导电体层31。虽省略图示，但在绝缘体层40的内部，例如设置感测放大器模块16等电路。导电体层31例如形成为沿XY平面扩展的板状，且作为源极线SL使用。导电体层31例如包含掺杂了磷(P)的硅(Si)。导电体层31可包含多种半导体层，也可包含金属层。
在导电层31上，介隔绝缘体层41设置导电体层32。导电体层32例如形成为沿XY平面扩展的板状，且作为选择栅极线SGS使用。导电体层32例如包含钨(W)。
在导电体层32上，交替积层绝缘体层43与导电体层34。导电体层34例如形成为沿XY平面扩展的板状。积层的多个导电体层34从半导体衬底30侧起依序分别作为字线WLDS、WL0～WL6、WLDD使用。导电体层34例如包含钨(W)。
在最上层的导电体层34上，介隔绝缘体层44设置导电体层35。导电体层35例如形成为沿XY平面扩展的板状，且作为选择栅极线SGD使用。导电体层35例如包含钨(W)。
在导电体层35上，介隔绝缘体层45设置导电体层36。导电体层36例如形成为沿Y方向延伸的线状，且作为位线BL使用。也就是说，在未图示的区域中，多个导电体层36沿X方向排列。导电体层36例如包含铜(Cu)。
存储器柱MP沿Z方向延伸，贯通导电体层32、34、35以及绝缘体层41、43、44。存储器柱MP内的核心部件20沿Z方向延伸。核心部件20的上端包含在比导电体层35更上层。核心部件20的下端包含在形成着导电体层31的层内。半导体层21覆盖核心部件20周围。隧道绝缘膜22覆盖半导体层21的侧面及底面。绝缘膜23覆盖隧道绝缘膜22的侧面及底面。阻挡绝缘膜24覆盖绝缘膜23的侧面及底面。导电体层31经由存储器柱MP的侧面与半导体层21接触。
在存储器柱MP内的半导体层21上，设置柱状的接点CV。1个导电体层36(位线BL)与接点CV上接触。同样，和与列地址建立关联的第1存储器群MG对应的存储器柱MP经由接点CV，连接在共通的导电体层36。
导电体层32分离成分别与选择栅极线SGSa及SGSb对应的导电体层32a及32b。导电体层34分离成分别与字线WLDSa及WLDSb对应的导电体层34a及34b、分别与字线WLa及WLb对应的导电体层34a及34b、或分别与字线WLDDa及WLDDb对应的导电体层34a及34b。导电体层35分离成分别与选择栅极线SGDa及SGDb对应的导电体层35a及35b。
以上说明的实施方式的半导体存储装置1中，存储单元MCa及MCb将绝缘膜23作为电荷累积层使用。晶体管TDa及TDb、存储单元MCa及MCb、晶体管TSa及TSb、以及选择晶体管STa1、STb1、STa2及STb2共用通道(半导体层21)。在Z方向上排列的选择晶体管STa1及STa2、晶体管TDa及TSa、以及存储单元MCa0～MCa6的组与NAND字串NSa对应。在Z方向上排列的选择晶体管STb1及STb2、晶体管TDb及TSb、以及存储单元MCb0～MCb6的组与NAND字串NSb对应。
此外，与半导体衬底30的表面平行的方向(例如Y方向)上，存储单元MCa0～MCa6、晶体管TDa及TSa、以及选择晶体管STa1及STa2分别与存储单元MCb0～MCb7、晶体管TDb及TSb、以及选择晶体管STb1及STb2对向。
实施方式的半导体存储装置1中，在电荷累积层(也就是绝缘膜23)累积着电荷的存储单元MC的阈值电压高于未在电荷累积层累积电荷的存储单元MC的阈值电压。利用这种现象，通过对任意的存储单元MC的电荷累积层注入电荷，能将数据存储在所述存储单元MC。通过对存储单元MC注入电荷而将数据存储在存储单元MC的动作称为编程动作。
基于所述数据的阈值电压，判定存储在存储单元MC的数据。判定存储在存储单元MC的数据的动作称为读取动作。
通过使累积在电荷累积层的电荷消失，而将存储在存储单元MC的数据擦除。将存储在存储单元MC的数据擦除的动作称为擦除动作。
擦除动作以块BLK的单位执行。编程动作及读取动作能对包含属于连接在1个字线WL的存储单元MC中的1个字串单元SU的多个(图2所示例中为L个)存储单元MC的群一并执行。将包含成为能执行所述编程动作及读取动作的单位的多个存储单元MC的群记作第2存储器群。
使用图7，针对实施方式的读取动作中的第1存储器群MG的操作方法进行说明。图7是表示实施方式的读取动作中，对连接在1个第1存储器群MG的多个字线WL施加的电压的图。
另外，图7中，作为一例，以存储单元MCa4为读取对象。有将读取对象的存储单元MC也就是存储单元MCa4记作选择单元MCa4的情况。有将与选择单元MCa4相同，属于NAND字串NSa的其它存储单元MCa记作非选择单元的情况。有将属于与选择单元MCa4及非选择单元共用通道(半导体层21)的NAND字串NSb的存储单元MC中，与选择单元MCa4对向的存储单元MCb4记作对象单元MCb4的情况。有将属于与选择单元MCa4及非选择单元共用通道(半导体层21)的NAND字串NSb的其它存储单元MCb记作斜位置单元的情况。
在读取动作时，行解码器模块15将由驱动器模块14产生的读取电压Vread施加到非选择单元的字线WL。读取电压Vread是如下的电压，也就是不论电荷累积层中是否累积着电荷，通道中与所述电荷累积层对向的部分都成为导通状态。由此，不论被编程的数据如何，非选择单元都成为导通状态。
行解码器模块15对对向单元MCb4的字线WLb4施加由驱动器模块14产生的背面电压VBB。背面电压VBB是如下的电压，也就是不论在电荷累积膜是否累积着电荷，通道中与所述电荷累积层对向的部分都成为非导通状态，且低于读取电压Vread，例如为接地电压，也就是0V。由此，不论数据是否被编程，而且不管被编程的数据如何，对向单元MCb4都成为非导通状态。
行解码器模块15对斜位置单元的字线WL施加读取电压Vread。由此，不论在电荷累积膜是否累积着电荷，这些斜位置单元都成为导通状态。
行解码器模块15对选择晶体管STa1的字线SGDa0、选择晶体管STb1的字线SGDb0、选择晶体管STa2的字线SGSa、选择晶体管STb2的字线SGSb、晶体管TDa的字线WLDDa、晶体管TDb的字线WLDDb、晶体管TSa的字线WLDSa、及晶体管TSb的字线WLDSB，施加由驱动器模块14产生的接通电压Vcc。由此，选择晶体管STa1、STb1、STa2及STb2、以及晶体管TDa、TDb、TSa及TSb成为导通状态。
并且，对位线BL施加位线电压Vbl。结果，依存于选择单元MCa4的导通状态，电流从位线BL流过通道流向源极线SL。将所述电流记作接通电流Icell。接通电流Icell的大小依存于选择单元MCa4的阈值电压。
所述状态下，行解码器模块15对选择单元MCa4的字线LLa4，施加由驱动器模块14产生的检测电压Vsense。驱动器模块14将检测电压Vsense例如从接地电压附近依序升压到读取电压附近。也就是说，VBB＜Vsense＜Vread。并且，感测放大器模块16通过测定接通电流Icell的变化，判定选择单元MC4a的阈值电压，由此读取被编程到选择单元MCa中的数据。
在编程动作中，存储单元MC的阈值电压设定在与数据对应的区间。
更具体来说，存储单元MC的阈值电压能取的范围分割成与N位(其中，N为1以上的整数)各不相同的数据建立对应的2N个区间。并且，在编程动作中，通过对存储单元MC的电荷累积层注入电荷，将所述存储单元MC的阈值电压设定在2N个区间中与数据对应的区间内。在读取动作中，通过依序施加与相邻区间的边界对应的1个以上电压作为检测电压Vsense，特定包含存储单元MC的阈值电压的区间。并且，取得与特定出的区间对应的数据，作为存储在存储单元MC的数据。
能在存储单元MC存储1个以上的位数的数据。将在存储单元MC存储1位数据的方式称为SLC(Single Level Cell：单层单元)。将在存储单元MC存储2位以上数据的方式称为MLC(Multi Level Cell：多层单元)。将在存储单元MC存储3位数据的方式称为TLC(TripleLevel Cell：三层单元)。将在存储单元MC存储4位数据的方式称为QLC(Quad-Level Cell：四层单元)。将在存储单元MC存储5位以上数据的方式称为PLC(Penta-Level Cell：五层单元)。
在对第2存储器群进行编程动作的情况下，构成第2存储器群的存储单元MC的阈值电压形成多个分布。作为一例，针对分别以QLC方式存储数据的多个存储单元MC的阈值电压的多个分布进行说明。图8是表示实施方式的半导体存储装置1中，通过QLC方式进行编程动作时形成的阈值电压的多个分布的一例的图。图8中，横轴表示电压，纵轴表示存储单元MC的数量。
QLC的情况下，分别设置与不同的4位数据建立对应的16个区间R0～R15。例如在最低电压侧设置到电压Vc1为止的区间R0。在比区间R0高电压侧，设置电压Vc1到电压Vc2的区间R1、电压Vc2到电压Vc3的区间R2、电压Vc3到电压Vc4的区间R3、电压Vc4到电压Vc5的区间R4、电压Vc5到电压Vc6的区间R5、电压Vc6到电压Vc7的区间R6、电压Vc7到电压Vc8的区间R7、电压Vc8到电压Vc9的区间R8、电压Vc9到电压Vc10的区间R9、电压Vc10到电压Vc11的区间R10、电压Vc11到电压Vc12的区间R11、电压Vc12到电压Vc13的区间R12、电压Vc13到电压Vc14的区间R13、电压Vc14到电压Vc15的区间R14、及比电压Vc15高电压侧的区间R15。
另外，最低电压侧的区间R也就是区间R0的下限值至少大于背面电压VBB。与第1存储单元MC共用通道的对象单元也就是第2存储单元MC作为读取对象的情况下，对第1存储单元MC的控制栅极施加背面电压VBB。通过将区间R0的下限值设为背面电压VBB以上，在对第1存储单元MC的控制栅极施加背面电压VBB的情况下，保障第1存储单元MC为非导通状态。
此外，最高电压侧的区间R也就是区间R15的上限值至少未达读取电压Vread。因此，各存储单元MC不论存储的数据如何，在被施加读取电压Vread的情况下都能成为导通状态。
在编程动作中，各存储单元MC的阈值电压设定在与数据对应的区间内。结果，多个存储单元MC的阈值电压按照每个区间形成波瓣状的分布。将以区间RX为目标设定的阈值电压的状态记作状态SX。将以区间RX为目标设定的阈值电压的分布记作分布SX。X在图8所示的例中为0到15的整数。
另外，在擦除动作中，存储单元MC的阈值电压设定为低于电压Vc1的状态。也就是说，状态S0可视为已抹除数据的状态。因此，状态S0也可记作状态Er。此外，分布S0也可记作分布Er。
读取动作中，通过将与相邻的区间R的边界对应的电压设定为检测电压Vsense，判定存储单元MC的阈值电压包含在哪个区间R中。例如，电压Vc1、Vc2、Vc3、Vc4、Vc5、Vc6、Vc7、Vc8、Vc9、Vc10、Vc11、Vc12、Vc13、Vc14及Vc15各自可作为检测电压Vsense使用。
存储单元MC的阈值电压可因包含单元间的相互干涉的各种原因而变动。因此，区间R的宽度越窄，越难以在所述区间R内设定或维持阈值电压的分布。结果，有形成在各区间R的波瓣状分布的高电压侧的一部分或低电压侧的一部分超出到相邻的区间R的情况。根据图8所示的例子，在相邻的区间R的边界，因波瓣状的各分布的一部分互相超出，所以相邻的区间R的分布的一部分重合。
形成在目标区间R的波瓣状分布S的一部分超出到相邻的区间R的情况下，在读取动作中，会从阈值电压包含在所述超出部分内的存储单元MC读取错误的数据。错误数据被送到存储控制器2，在存储控制器2中通过校正错误的功能而校正。
以下，作为一例，实施方式的半导体存储装置1中，各存储单元MC构成为通过编程动作最终以QLC方式存储数据。
如上述，编程动作可对构成第2存储器群的多个存储单元MC一并执行。并且，根据QLC方式，将4位数据存储在各存储单元MC。将汇集第2存储器群的量的4位数据中最低位的数据的数据称为下部页面。将汇集第2存储器群的量的从4位数据中最低位起第2位的数据称为中部页面。将汇集第2存储器群的量的从4位数据中最低位起第3位的数据称为上部页面。将汇集第2存储器群的量的4位数据中最高位的数据称为顶部页面。
实施方式中，执行多阶段编程动作。图9是用来说明构成实施方式的多阶段编程动作的多阶段编程动作的阈值电压分布的变化的示意图。图9示出了表示构成1个第2存储器群的存储单元MC群的阈值电压的各阶段的变化的4个图表。各图表中，横轴表示电压，纵轴表示存储单元MC的数量。
擦除动作后的块BLK中，所有存储单元MC都变为状态Er。尤其，擦除动作后尚未开始编程动作的情况下，如图9的最上层的图表所示，存储单元MC的阈值电压在低于电压Vc1的范围内形成较大的波瓣形状的分布。并且，所述分布超出电压VBB而扩展到低电压侧。
对于擦除动作后的状态的第2存储器群，通过第1阶段(也记作ST1)的编程动作，在各存储单元MC存储1位数据。也就是说，在第2存储器群存储1个页面量的数据。
根据第1阶段的编程动作，如从图9上面起第2层的图表所示，在区间R0形成分布EP1、EP2。分布EP1及分布EP2与1位各不相同的数据对应。分布EP1及分布EP2隔着特定的电压Va互相分开存在。分布EP1及分布EP2中的低电压侧的分布EP1未超出电压Va到达高电压侧，分布EP1及分布EP2中的高电压侧的分布EP2未超出电压Va到达低电压侧。
因此，如果半导体存储装置1对第1阶段的编程动作完成的存储单元MC进行将电压Va用作检测电压Vsense的读取动作，那么能从所述存储单元MC取得不包含错误的1位数据。
本说明书中，第1阶段的编程动作基于在各存储单元晶体管存储1位数据的含义，也记作SLC编程动作。
接着，通过第2阶段(也记作ST2)的编程动作，对各存储单元MC进一步追加存储2位数据。也就是说，通过第2阶段的编程动作，对第2存储器群追加存储2个页面量的数据，第2存储器群变为存储着合计3个页面的数据的状态。
根据第2阶段的编程动作，如从图9上面起的第3层图表所示，在高于电压VBB直到电压Vb1的区间内，从低电压侧形成分布ER(也记作分布S0’)及分布S2’，在从电压VB1到电压VB2的区间，从低电压侧形成分布S4’及分布S6’，在从电压VB2到电压VB3的区间，从低电压侧形成分布S8’及分布S10’，在比电压VB3高电压侧的区间，从低电压侧形成分布S12’及分布S14’。
分布S0’及分布S2’的一部分可互相重合。分布S4’及分布S6’的一部分也可互相重合。分布S8’及分布S10’的一部分也可互相重合。分布S12’及分布S14’的一部分也可互相重合。
然而，分布S0’及分布S2’未超出电压Vb1到达高电压侧。分布S4’及分布S6’的未超出电压Vb1到达低电压侧。分布S4’及分布S6’未超出电压Vb2到达高电压侧。分布S8’及分布S10’未超出电压Vb2到达低电压侧。分布S8’及分布S10’未超出电压Vb3到达高电压侧。分布S12’及分布S14’未超出电压Vb3到达低电压侧。也就是说，根据第2阶段的编程动作，设定为构成第2存储器群的多个存储单元MC的阈值电压群形成以每2个为单位分开的8个分布。
因此，如果半导体存储装置1对第2阶段的编程动作完成的存储单元MC进行使用电压Vb1、Vb2及Vb2作为检测电压Vsense的读取动作，那么能从所述存储单元MC取得不包含错误的2位数据。
另外，容许互相重合的分布S0’及分布S2’能由通过SLC编程动作预先存储的1位数据分离地定义数据编码。容许互相重合的分布S4’及分布S6’能由通过SLC编程动作预先存储的1位数据分离地定义数据编码。容许互相重合的分布S8’及分布S10’能由通过SLC编程动作预先存储的1位数据分离地定义数据编码。容许互相重合的分布S12’及分布S14’能由通过SLC编程动作预先存储的1位数据分离地定义数据编码。关于数据编码在下文叙述。
本说明书中，第2阶段的编程动作意指在各存储单元晶体管存储3位数据，也记作TLC编程动作。
接着，通过第3阶段(也记作ST3)的编程动作，对各存储单元MC进一步追加存储1位数据。也就是说，通过第3阶段的编程动作，对第2存储器群追加存储1个页面量的数据，第2存储器群变为存储着合计4个页面的数据的状态。
第3阶段的编程动作中，通过分布S0’中包含的存储单元MC维持阈值电压或稍微升压，分布S0’被分割成分布S0及分布S1。通过分布S2’中包含的存储单元MC的阈值电压稍微升压，分布S2’被分割成分布S2及分布S3。通过分布S4’中包含的存储单元MC的阈值电压稍微升压，分布S4’被分割成分布S4及分布S5。通过分布S6’中包含的存储单元MC的阈值电压稍微升压，分布S6’被分割成分布S6及分布S7。通过分布S8’中包含的存储单元MC的阈值电压稍微升压，分布S8’被分割成分布S8及分布S9。通过分布S10’中包含的存储单元MC的阈值电压稍微升压，分布S10’被分割成分布S10及分布S11。通过分布S12’中包含的存储单元MC的阈值电压稍微升压，分布S12’被分割成分布S12及分布S13。通过分布S14’中包含的存储单元MC的阈值电压稍微升压，分布S14’被分割成分布S14及分布S15。
如此，实施方式的多阶段编程动作中，执行3个阶段的编程动作。
在第2阶段及第3阶段的编程动作前，读取通过第1阶段的编程动作存储在各存储单元MC的1位数据，在第2阶段及第3阶段的编程动作中使用。此外，在第3阶段的编程动作前，读取通过第2阶段的编程动作追加存储在各存储单元MC的2位数据，在第3阶段的编程动作中使用。
也就是说，根据实施方式，能读取通过第1阶段的编程动作存储在存储单元MC的1位数据、及通过第2阶段的编程动作存储在存储单元MC的2位数据。由此，存储控制器2无需将通过第1阶段的编程动作存储在存储单元MC的1位数据、及通过第2阶段的编程动作存储在存储单元MC的2位数据预先保存在缓冲存储器3，直到所有位的数据存储完成为止。也就是说，与执行模糊-精细编程动作的构成相比，能大幅削减应预先保存在存储控制器2的缓冲存储器3的数据的量。
此外，根据实施方式，由于从最后阶段往前一个阶段的编程动作，也就是第2阶段的编程动作中，存储尽可能多位的数据(图9所示的例中为3位数据)，所以通过第2阶段的编程动作，能将各存储单元MC的阈值电压设定在目标区间R附近。结果，在最后阶段的编程动作，也就是第3阶段的编程动作中，抑制阈值电压的移变量，所以能抑制因单元间相互干涉引起的数据的可靠性降低。
也就是说，根据实施方式，能够不损害数据的可靠性地削减需要预先保存在存储控制器2的数据的量。
图10是表示能进行图9所示的多阶段编程动作的实施方式的编码的一例的图。根据本图所示的编码的例子，数据“1111”与状态S0建立对应，数据“1110”与状态S1建立对应，数据“1100”与状态S2建立对应，数据“1101”与状态S3建立对应，数据“0101”与状态S4建立对应，数据“0100”与状态S5建立对应，数据“0110”与状态S6建立对应，数据“0111”与状态S7建立对应，数据“0011”与状态S8建立对应，数据“0010”与状态S9建立对应，数据“0000”与状态S10建立对应，数据“0001”与状态S11建立对应，数据“1001”与状态S12建立对应，数据“1000”与状态S13建立对应，数据“1010”与状态S14建立对应，数据“1011”与状态S15建立对应。其中，记作数据“abcd”的情况下，“a”表示属于下部页面的位，“b”表示属于中部页面的位，“c”表示属于上部页面的位，“d”表示属于顶部页面的位。
根据图10所示的编码，第1阶段的编程动作中，存储上部页面的数据。第2阶段的编程动作中，追加存储下部页面与中部页面的数据。并且，第3阶段的编程动作中，进一步追加存储顶部页面的数据。
根据所述编码，通过以第1阶段的编程动作存储的上部页面的位，能将通过存储下部页面及中部页面的第2阶段的编程动作形成的、容许互相重合的分布S0’(也就是分割成分布S0与分布S1前的分布)、与分布S2’(也就是分割成分布S2与分布S3前的分布)分离。此外，能将容许互相重合的分布S4’(也就是分割成分布S4与分布S5前的分布)、与分布S6’(也就是分割成分布S6与分布S7前的分布)分离。能将容许互相重合的分布S8’(也就是分割成分布S8与分布S9前的分布)、与分布S10’(也就是分割成分布S10与分布S11前的分布)分离。能将容许互相重合的分布S12’(也就是分割成分布S12与分布S13前的分布)、与分布S14’(也就是分割成分布S14与分布S15前的分布)分离。
如此，如下定义编码：通过以第1阶段的编程动作存储的位，能将通过第2编程动作形成的、容许互相重合的2个分布分离。另外，只要能通过以第1阶段的编程动作存储的位，将通过第2编程动作形成的、容许互相重合的2个分布分离，就能任意定义编码。
接着，参考图11～图15，说明实施方式的半导体存储装置1中执行的多阶段编程动作的细节的一例。以下，针对在1个块BLK存储数据的动作进行说明。
图11是用来说明实施方式的半导体存储装置1的第1阶段的编程动作的执行顺序的一例的图。图11所示的箭头表示第1阶段的编程动作，也就是执行SLC编程动作的顺序。另外，图11所示的内容是依循图2的构成例的。
半导体存储装置1对擦除动作后的块BLK具备的所有第2存储器群，执行存储上部页面的数据的SLC编程动作。例如，如图11所示，以字线编号的顺序，从源极线SL侧选择与第2存储器群连接的字线WL。并且，对连接在选中的字线WL的每个字串单元SU的第2存储器群，以字串单元SU编号的顺序，执行SLC编程动作。另外，在针对字串单元SU(2p)的SLC编程动作中，使用字线WLa，在针对字串单元SU(2p+1)的SLC编程动作中，使用字线WLb。
所有字线WL的选择结束后，依序选择3个字线WLDD，在选择各字线WLDD的期间，对连接在选中的字线WL的各字串单元SU的伪单元的每个群，执行SLC编程动作。
伪单元与存储单元MC同样，构成为能通过SLC编程动作，如从图9的最上层起的第2层图表所示般设定阈值电压。
半导体存储装置1对至少3个字线WLDD量的各伪单元群，存储1个字线WL量的上部页面的数据。
图12是表示实施方式的半导体存储装置1执行的针对1个第2存储器群的SLC编程动作的一连串处理的一例的流程图。图12所示的一连串处理也对伪单元群同样执行。图12所示的一连串处理是第1动作的一例。图12所示的一连串处理通过实施方式的电路也就是序列发生器13、驱动器模块14、行解码器模块15及感测放大器模块16的协作而执行。
首先，半导体存储装置1从存储控制器2接收上部页面的数据(步骤101)。于是，半导体存储装置1将接收到的上部页面的数据通过SLC编程动作存储到连接在以图11所示的顺序选择的字线WL，且属于以图11所示的顺序选择的字串单元SU的第2存储器群(步骤102)。接着，针对1个第2存储器群的SLC编程动作的一连串处理结束。
另外，SLC编程动作中，最终的存储端为连接在字线WLi，且属于字串单元SUj的第2存储器群的上部数据在第1阶段的编程动作中，存储到连接在字线WL(i+3)，且属于字串单元SUj的第2存储器群。另外，图12所示的例中，i是0到63的整数，j是0到15的整数。
如此，上部数据被存储到与最终存储端在位线BL侧相距3个字线WL的字线WL的原因在于，因对连接在字线WLi的各第2存储器群执行第2阶段的编程动作及第3阶段的编程动作时的单元间干涉，而无法无误地读取存储在字线WL(i+1)及字线WL(i+2)的上部页面的数据。
另外，连接在字线WL61，且属于字串单元SUj的第2存储器群为最终存储端的上部数据在第1阶段的编程动作中，例如存储在连接在字线WLDD2，且属于字串单元SUj的伪单元群。此外，连接在字线WL62，且属于字串单元SUj的第2存储器群为最终存储端的上部数据例如存储在连接在字线WLDD1，且属于字串单元SUj的伪单元群。此外，连接在字线WL63，且属于字串单元SUj的第2存储器群的上部数据例如存储在连接在字线WLDD0，且属于字串单元SUj的伪单元群。
此外，对于连接在字线WL0～WL2中的每一个的各第2存储器群，在第1阶段的编程动作中，能存储1个页面的任意数据。
上部数据的最终存储端的字线WL，与第1阶段的编程动作中所述上部数据的存储端的字线WL的间隔不限定于3个字线WL的量。上部数据的最终存储端的字线WL，与第1阶段的编程动作中所述上部数据的存储端的字线WL的间隔也可为4个以上字线WL。上部数据的最终存储端的字线WL，与第1阶段的编程动作中所述上部数据的存储端的字线WL的间隔为4个以上字线WL的情况下，各块BLK各自具备连接着每个字串单元SU的伪单元群的4个以上字线WLDD到WLDS，对连接在所述4个以上字线WLDD到WLDS的各伪单元群执行第1阶段的编程动作。
图13、图14、图15及图16是用来说明实施方式的半导体存储装置1的第2阶段的编程动作及第3阶段的编程动作的执行顺序的一例的图。图13、图14、图15及图16所示的箭头表示执行第2阶段的编程动作，也就是TLC编程动作，与第3阶段的编程动作，也就是QLC编程动作的顺序。另外，这些图所示的内容是依循图2的构成例的。
对于第1阶段的编程动作完成的块BLK，首先如图13所示，对连接在字线WL0的所有第2存储器群，以字串单元的编号顺序执行TLC编程动作。
由于TLC编程动作的阈值电压的移变量与SLC编程动作或QLC编程动作的阈值电压的移变量相比较大，所以在相邻的字线WL中，无法从第2存储器群无误地读取通过SLC编程动作而存储的数据。因此，例如如图13所示，如果对连接在字线WL0，且属于字串单元SU0～SU4的5个第2存储器群执行TLC编程动作，那么无法对连接在字线WL1，且属于字串单元SU0～SU4的5个第2存储器群无误地读取通过SLC编程动作存储的数据。
对连接在字线WL0的所有第2存储器群的TLC编程动作完成后，如图14所示，对连接在字线WL1的所有第2存储器群，以字串单元的编号顺序执行TLC编程动作。
执行针对连接在字线WL1的所有第2存储器群的TLC编程动作后，根据已述的理由，无法对连接在字线WL1的所有第2存储器群无误地读取通过SLC编程动作存储的数据。
接着，如图15所示，对连接在字线WL0的所有第2存储器群，以字串单元的编号顺序执行QLC编程动作。
以下，如图16所示，重复执行：对连接在字线WL(i+1)的所有第2存储器群，以字串单元的编号顺序执行TLC编程动作，随后，对连接在字线WLi的所有第2存储器群，以字串单元的编号顺序执行QLC编程动作。由此，对连接在各字线WL的各单位单元，完成4个页面量的数据存储。
如此，以在对连接在相邻的2个字线WL的所有第2存储器群执行第2阶段的编程动作后，对连接在所述2个字线WL中的1个字线WL的所有第2存储器群执行第3阶段的编程动作的方式，决定第2阶段的编程动作及第3阶段的编程动作的执行顺序。
图17是表示实施方式的半导体存储装置1执行的针对第2存储器群的TLC编程动作的一连串处理的一例的流程图。本图中，示出了对连接在字线WLi的第2存储器群执行TLC编程动作时的顺序。图17所示的一连串处理为第2动作的一例。图17所示的一连串处理通过实施方式的电路也就是序列发生器13、驱动器模块14、行解码器模块15及感测放大器模块16的协作而执行。
半导体存储装置1将预先存储在连接在字线WL(i+3)的第2存储器群的上部页面的数据从第2存储器群传输到数据寄存器17(步骤201)。半导体存储装置1从存储控制器2接收下部页面的数据与中部页面的数据(步骤202)。随后，半导体存储装置1通过TLC编程动作，将包含步骤201的处理中接收到的下部页面的数据及中部页面的数据、及步骤201的处理中由数据寄存器17取得的上部页面的数据的3个页面量的数据存储在连接在字线WLi的第2存储器群(步骤203)。接着，针对1个第2存储器群的TLC编程动作的一连串处理结束。
另外，图17所示的一连串处理中，步骤201的处理与步骤202的处理的执行顺序不限定于所述的顺序。步骤202的处理也可比步骤201的处理先执行。
图18是表示实施方式的半导体存储装置1执行的针对第2存储器群的QLC编程动作的一连串处理的一例的流程图。本图中，示出了执行QLC编程动作的对象为连接在字线WLi的第2存储器群的一连串处理。图18所示的一连串处理通过实施方式的电路也就是序列发生器13、驱动器模块14、行解码器模块15及感测放大器模块16的协作而执行。
半导体存储装置1将预先存储在连接在字线WL(i+3)的第2存储器群的上部页面的数据从所述第2存储器群传输到数据寄存器17(步骤301)。半导体存储装置1将QLC编程动作的数据存储端，也就是预先存储在连接在字线WLi的第2存储器群的下部页面的数据及中部页面的数据从所述第2存储器群进一步传输到数据寄存器17(步骤302)。此外，半导体存储装置1从存储控制器2接收顶部页面的数据(步骤303)。
随后，半导体存储装置1通过QLC编程动作，将包含步骤302的处理中由数据寄存器17取得的下部页面的数据及中部页面的数据、步骤301的处理中由数据寄存器17取得的上部页面的数据、及步骤303的处理中接收到的顶部页面的数据的4个页面量的数据存储在连接在字线WLi的第2存储器群(步骤304)。接着，针对1个第2存储器群的QLC编程动作的一连串处理结束。
另外，图18所示的一连串处理中，步骤301～步骤303的处理的执行顺序不限定于所述顺序。步骤301～步骤303的处理的执行顺序能任意变更。
以上，已针对以QLC方式将数据存储在存储单元MC的例子进行说明。将数据存储在存储单元MC的方式不限定于QLC。例如，也可应用将5位数据存储在存储单元MC的PLC方式，或将6位以上的数据存储在存储单元MC的方式。
图19是表示应用PLC方式时，能进行实施方式的多阶段编程动作的编码的一例的图。根据本图所示的编码的例子，数据“11111”与状态S0建立对应，数据“11110”与状态S1建立对应，数据“11100”与状态S2建立对应，数据“11101”与状态S3建立对应，数据“11001”与状态S4建立对应，数据“11011”与状态S5建立对应，数据“11010”与状态S6建立对应，数据“11000”与状态S7建立对应，数据“01000”与状态S8建立对应，数据“01001”与状态S9建立对应，数据“01011”与状态S10建立对应，数据“01010”与状态S11建立对应，数据“01110”与状态S12建立对应，数据“01100”与状态S13建立对应，数据“01101”与状态S14建立对应，数据“01111”与状态S15建立对应，数据“00111”与状态S16建立对应，数据“00110”与状态S17建立对应，数据“00100”与状态S18建立对应，数据“00101”与状态S19建立对应，数据“00001”与状态S20建立对应，数据“00011”与状态S21建立对应，数据“00010”与状态S22建立对应，数据“00000”与状态S23建立对应，数据“10000”与状态S24建立对应，数据“10001”与状态S25建立对应，数据“10011”与状态S26建立对应，数据“10010”与状态S27建立对应，数据“10110”与状态S28建立对应，数据“10100”与状态S29建立对应，数据“10101”与状态S30建立对应，数据“10111”与状态S31建立对应。其中，数据记作“abcde”的情况下，“a”表示属于基本页面的位，“b”表示属于下部页面的位，“c”表示属于中部页面的位，“d”表示属于上部页面的位，“e”表示属于顶部页面的位。
根据图19所示的编码，第1阶段的编程动作中，存储中部页面的数据。第2阶段的编码动作中，追加存储基本页面与下部页面的数据。并且，第3阶段的编程动作中，进一步追加存储上部页面的数据与顶部页面的数据。
另外，以上所述的例中，第2阶段的编程动作中，对每个存储单元MC追加存储2个页面的数据。以第2阶段的编程动作存储的数据的位数只要为2以上即可。也就是说，将最终存储在存储单元MC的数据的位数设为N，将以第2阶段的编程动作追加存储在存储单元MC的数据的位数设为M的情况下，如果N为4以上的整数，M为2以上的整数，且满足1+M＜N，那么N及N能任意设定。
如上所述，实施方式的电路也就是序列发生器13、驱动器模块14、行解码器模块15及感测放大器模块16对多个存储单元群(也就是多个第2存储器群)执行第1动作(例如参考图11)。第1动作包含：对每个存储单元从外部接收1位的第1数据(例如参考图12的步骤101)；以在2N个区间中最低电压侧的第1区间内，形成与第1数据对应的分离的2个第1分布(例如参考从图9的最上层起的第2层图表)的方式，设定多个存储单元的阈值电压(例如参考图12的步骤102)。电路在针对多个存储单元群的第1动作后，对连接在多个第1字线中相邻的2个第2字线中的每一个的存储单元群执行第2动作(例如参考图13、图14)。第2动作包含：从连接在多个第1字线中与2个第2字线中的一个也就是第3字线相距3个以上字线的第1字线也就是第4字线的存储单元群，基于2个第1分布，对每存储单元群读取1位的第2数据(例如参考图17的步骤201)；对每个存储单元从外部接收M位的第3数据(例如参考图17的步骤202)；及对每个存储单元，以将与包含第2数据及第3数据的(1+M)位的第4数据对应的2(1 +M)个第2分布(例如参考从图9的最上层起的第3层图表)以每2个为单位分开形成的方式，设定连接在第3字线的存储单元群中包含的多个存储单元的阈值电压(例如参考图17的步骤203)。而且，电路在针对连接在2个第2字线中的每一个的存储单元群的第2动作后，对连接在2个第2字线中的一个也就是第5字线的存储单元群执行第3动作(例如参考图15、图16)。第3动作包含：从多个第1字线中与第5字线相距3个以上字线的第1字线也就是第6字线，基于2个第1分布，对每存储单元读取1位的第5数据(例如参考图18的步骤301)；基于2(1+M)个第2分布，从第5字线对每存储单元读取M位的第6数据(例如参考图18的步骤302)；对每存储单元从外部接收(N-M-1)位的第7数据(例如参考图18的步骤303)；及对每存储单元，将与包含第5数据、第6数据及第7数据的N位的第8数据对应的2N个第3分布设定在2N个区间(例如参考图18的步骤304)。
存储控制器2无需将通过第1阶段的编程动作存储在存储单元MC的1位数据、及通过第2阶段的编程动作存储在存储单元MC的M位数据保存在缓冲存储器3，直到所有位的数据的存储完成为止。因此，与执行模糊-精细编程动作的构成相比，能大幅削减应预先保存在存储控制器2的缓冲存储器3的数据的量。
此外，由于从最后阶段往前一个阶段的编程动作，也就是第2阶段的编程动作中，存储尽可能多位的数据，所以能通过第2阶段的编程动作将各存储单元MC的阈值电压设定在目标区间R附近。结果，在最后阶段的编程动作，也就是第3阶段的编程动作中，抑制阈值电压的移变量，所以能抑制因单元间相互干涉引起的数据的可靠性降低。
也就是说，根据实施方式，能够不损害数据的可靠性地削减需要预先保存在存储控制器2的数据的量。
此外，根据实施方式，块BLK包含至少3个伪的第7字线(例如字线WLDD)、及连接在至少3个伪的第7字线中的每一个的多个伪存储单元群(也就是伪单元群)。电路对连接在至少3个伪的第7字线中的每一个的多个伪存储单元群中的每一个执行第1动作(例如参考图11)。
如上述，电路在与连接着最终存储端的第2存储器群的字线相距3个以上字线WL的位置，通过第1阶段的编程动作存储数据。因此，对于1个块BLK，想要通过第1阶段的编程动作存储所述块BLK具备的所有第2存储器群的量的数据的情况下，需要3个以上字线WL量的冗长的存储区域。实施方式中，块BLK具备3个以上冗长的字线WLDD、及连接在字线WLDD的伪单元群。由此，块BLK能将通过第1阶段的编程动作存储的所有第2存储器群量的数据存储在所述块BLK内。
此外，根据实施方式，电路例如如图11所示，对所有第2存储器群、及连接在字线WLDD的所有伪存储器群执行第1动作后，开始第2动作。
另外，如果电路对连接在一部分连续排列的至少4个字线WL中的每一个的第2存储器群执行第1动作，那么能对连接在所述4个字线WL中的一个的第2存储器群执行第1动作。
此外，根据实施方式，多个第2存储器群具备：一个存储单元MC(记作第1存储单元MC)；及第2存储单元MC，属于与第1存储单元MC不同的第2存储器群，且与第1存储单元MC共用通道。第1存储单元MC与第2存储单元MC属于相同的第1存储器群MG，且互相对向。电路在针对第1存储单元MC的读取时，对连接着第2存储单元MC的字线WL施加电压VBB。2N个区间中的最低电压侧的区间R0的下限值小于电压VBB。
在针对第1存储单元MC的读取时，通过对第2存储单元MC的栅极电极施加电压VBB，第2存储单元MC成为非导通状态，所以与第1存储单元MC的阈值电压对应的单元电流Icell从位线BL流向源极线SL。因此，能适当读取存储在第1存储单元MC的数据。
已说明本发明的若干个实施方式，但这些实施方式是作为例子而提出的，并非意在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明范围或主旨内，且包含在权利要求书所记载的发明及其均等的范围内。
[符号说明]
1:半导体存储装置
2:存储控制器
3:缓冲存储器
10:存储单元阵列
11:命令寄存器
12:地址寄存器
13:序列发生器
14:驱动器模块
15:行解码器模块
16:感测放大器模块
17:数据寄存器
20:核心部件
21:半导体层
22:隧道绝缘膜
23:绝缘膜
24:阻挡绝缘膜
30:半导体衬底。

Claims (16)

1.一种半导体存储装置，具备：
多个存储单元群；各存储单元构成为存储与被设定阈值电压的2N个区间对应的N位数据；
多个第1字线，分别连接在所述多个存储单元群中的任一个存储单元群；及
电路；且
对所述多个存储单元群执行第1动作；
所述第1动作包含：对每存储单元，从外部接收1位的第1数据；以在所述2N个区间中最低电压侧的第1区间内，形成与所述第1数据对应的分离的2个第1分布的方式，设定多个存储单元的阈值电压；
在针对所述多个存储单元群的所述第1动作后，对连接在所述多个第1字线中相邻的2个第2字线中的每一个的存储单元群执行第2动作；
所述第2动作包含：基于所述2个第1分布，从连接在所述多个第1字线中与所述2个第2字线中的一个也就是第3字线相距3个以上的第1字线也就是第4字线的存储单元群，对每存储单元读取1位的第2数据；对每存储单元从外部接收M(其中，1+M＜N)位的第3数据；及对每存储单元，以将与包含所述第2数据及所述第3数据的(1+M)位的第4数据对应的2(1+M)个第2分布依每2个为单元分开形成的方式，设定连接在所述第3字线的存储单元群中包含的多个存储单元的阈值电压；
在针对连接在所述2个第2字线中的每一个的存储单元群的所述第2动作后，对连接在所述2个第2字线群中的一个也就是第5字线的存储单元群执行第3动作；
所述第3动作包含：基于所述2个第1分布，从所述多个第1字线中与所述第5字线相距3个以上的第1字线也就是第6字线，对每存储单元读取1位的第5数据；基于所述2(1+M)个第2分布，从所述第5字线对每存储单元读取M位的第6数据；对每存储单元，从外部接收(N-M-1)位的第7数据；及对每存储单元，将与包含所述第5数据、所述第6数据及所述第7数据的N位的第8数据对应的2N个第3分布设定在所述2N个区间。
2.根据权利要求1所述的半导体存储装置，具备：
块；所述块包含：所述多个存储单元群及所述多个第1字线；至少3个伪的第7字线；及连接在所述至少3个伪的第7字线中的每一个的多个伪存储单元群；
所述电路对连接在所述至少3个伪的第7字线中的每一个的所述多个伪存储单元群中的每一个，执行所述第1动作。
3.根据权利要求1所述的半导体存储装置，其中
所述电路在对所有连接在所述多个第1字线的所述多个存储单元群的所述第1动作完成后，开始针对连接在所述2个第2字线中的每一个的所述存储单元群的所述第2动作。
4.根据权利要求2所述的半导体存储装置，其中
所述电路在对所有连接在所述多个第1字线的所述多个存储单元群中的每一个、及连接在所述至少3个伪的第7字线中的每一个的所述多个伪存储器群中的每一个完成所述第1动作后，开始针对连接在所述2个第2字线中的每一个的所述存储单元群的所述第2动作。
5.根据权利要求1所述的半导体存储装置，其中
所述多个存储单元群包含：第1存储单元；及第2存储单元，属于与所述第1存储单元不同的存储单元群，且与所述第1存储单元共用通道；
所述电路在针对所述第1存储单元的读取时，对所述多个第1字线中与所述第2存储单元连接的字线施加第1值的电压，
所述第1值小于所述第1区间的下限值。
6.根据权利要求2所述的半导体存储装置，其中
所述多个存储单元群包含：第1存储单元；及第2存储单元，属于与所述第1存储单元不同的存储单元群，且与所述第1存储单元共用通道；
所述电路在针对所述第1存储单元的读取时，对所述多个第1字线中与所述第2存储单元连接的字线施加第1值的电压，
所述第1值小于所述第1区间的下限值。
7.根据权利要求3所述的半导体存储装置，其中
所述多个存储单元群包含：第1存储单元；及第2存储单元，属于与所述第1存储单元不同的存储单元群，且与所述第1存储单元共用通道；
所述电路在针对所述第1存储单元的读取时，对所述多个第1字线中与所述第2存储单元连接的字线施加第1值的电压，
所述第1值小于所述第1区间的下限值。
8.根据权利要求4所述的半导体存储装置，其中
所述多个存储单元群包含：第1存储单元；及第2存储单元，属于与所述第1存储单元不同的存储单元群，且与所述第1存储单元共用隧道；
所述电路在针对所述第1存储单元的读取时，对所述多个第1字线中与所述第2存储单元连接的字线施加第1值的电压，
所述第1值小于所述第1区间的下限值。
9.一种方法，是控制存储单元阵列的方法，所述存储单元阵列具备：多个存储单元群，各存储单元构成为存储与被设定阈值电压的2N个区间对应的N位数据；及多个第1字线，分别连接在所述多个存储单元群中的任一个存储单元群；所述方法包含：
对所述多个存储单元群执行第1动作；
所述第1动作包含：对每存储单元从外部接收1位的第1数据；以在所述2N个区间中最低电压侧的第1区间，形成与所述第1数据对应的分离的2个第1分布的方式，设定多个存储单元的阈值电压；
在针对所述多个存储单元群的所述第1动作后，对连接在所述多个第1字线中相邻的2个第2字线中的每一个的存储单元群执行第2动作；
所述第2动作包含：基于所述2个第1分布，从连接在所述多个第1字线中与所述2个第2字线中的一个也就是第3字线相距3个以上的第1字线也就是第4字线的存储单元群，对每存储单元读取1位的第2数据；对每存储单元，从外部接收M(其中，1+M＜N)位的第3数据；及对每存储单元，以将与包含所述第2数据及所述第3数据的(1+M)位的第4数据对应的2(1+M)个第2分布依每2个为单位分开形成的方式，设定连接在所述第3字线的存储单元群中包含的多个存储单元的阈值电压；
在针对连接在所述2个第2字线中的每一个的存储单元群的所述第2动作后，对连接在所述2个第2字线群中的一个也就是第5字线的存储单元群执行第3动作；
所述第3动作包含：基于所述2个第1分布，从所述多个第1字线中与所述第5字线相距3个以上的第1字线也就是第6字线，对每存储单元读取1位的第5数据；基于所述2(1+M)个第2分布，对每存储单元，从所述第5字线读取M位的第6数据；对每存储单元，从外部接收(N-M-1)位的第7数据；及对每存储单元，将与包含所述第5数据、所述第6数据及所述第7数据的N位的第8数据对应的2N个第3分布设定在所述2N个区间。
10.根据权利要求9所述的方法，其中
所述存储单元阵列具备块，所述块包含：所述多个存储单元群及所述多个第1字线；至少3个伪的第7字线；及连接在所述至少3个伪的第7字线的每一个的多个伪的存储单元群；
所述方法还包含：对连接在所述至少3个伪的第7字线的每一个的所述多个伪的存储单元群的每一个，执行所述第1动作。
11.根据权利要求9所述的方法，还包含：
在对所有连接在所述多个第1字线的所述多个存储单元群完成所述第1动作后，开始针对连接在所述2个第2字线的每一个的所述存储单元群的所述第2动作。
12.根据权利要求10所述的方法，还包含：
在对所有连接在所述多个第1字线的所述多个存储单元群中的每一个、及连接在所述至少3个伪的第7字线中的每一个的所述多个伪单元群中的每一个，完成所述第1动作后，开始针对连接在所述2个第2字线中的每一个的所述存储单元群的所述第2动作。
13.根据权利要求9所述的方法，其中
所述多个存储单元群包含：第1存储单元；及第2存储单元，属于与所述第1存储单元不同的存储单元群，且与所述第1存储单元共用通道；
所述方法包含：在针对所述第1存储单元群的读取时，对所述多个第1字线中与所述第2存储单元连接的字线施加第1值的电压，
所述第1值小于所述第1区间的下限值。
14.根据权利要求10所述的方法，其中
所述多个存储单元群包含：第1存储单元；及第2存储单元，属于与所述第1存储单元不同的存储单元群，且与所述第1存储单元共用通道；
所述方法包含：在针对所述第1存储单元群的读取时，对所述多个第1字线中与所述第2存储单元连接的字线施加第1值的电压，
所述第1值小于所述第1区间的下限值。
15.根据权利要求11所述的方法，其中
所述多个存储单元群包含：第1存储单元；及第2存储单元，属于与所述第1存储单元不同的存储单元群，且与所述第1存储单元共用通道；
所述方法包含：在针对所述第1存储单元群的读取时，对所述多个第1字线中与所述第2存储单元连接的字线施加第1值的电压，
所述第1值小于所述第1区间的下限值。
16.根据权利要求12所述的方法，其中
所述多个存储单元群包含：第1存储单元；及第2存储单元，属于与所述第1存储单元不同的存储单元，且与所述第1存储单元共用通道；
所述方法包含：在针对所述第1存储单元群的读取时，对所述多个第1字线中与所述第2存储单元连接的字线施加第1值的电压，
所述第1值小于所述第1区间的下限值。
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