JP2023116846A - 半導体記憶装置及び方法 - Google Patents

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京佑 佐野
Kyosuke Sano
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Abstract

【課題】データの信頼性を損なわずにメモリコントローラに保持しておく必要があるデータの量を可及的に削減すること。【解決手段】半導体記憶装置の回路は、複数のメモリセルのしきい値電圧を、２Ｎ個の区間のうちの最も低電圧側の第１の区間のうちに、２個の第１の分布を形成するように設定する。その後、回路は、複数のメモリセルのしきい値電圧を、２（１＋Ｍ）個の第２の分布を２個ずつ分離して形成するように設定する。その後、回路は、２Ｎ個の第３の分布を２Ｎ個の区間に設定する。【選択図】図９

Description

本実施形態は、半導体記憶装置及び方法に関する。
半導体記憶装置として、１つのメモリセル当たりに多くのビットのデータが格納可能なＮＡＮＤ型フラッシュメモリが知られている。そのようなＮＡＮＤ型フラッシュメモリでは、１つのメモリセルに対するプログラム動作が複数ステージに分けて実行される場合がある。そのような一連の複数ステージのプログラム動作は、マルチステージプログラム動作と称される。
マルチステージプログラム動作の一例として、フォギーファインプログラム動作がある。フォギーファインプログラム動作によれば、第１のメモリセルに全ビットのデータが粗くプログラムされ、第１のメモリセルに隣接する第２のメモリセルに全ビットのデータが粗くプログラムされ、第１のメモリセルに全ビットのデータが精密に再プログラムされる。つまり、フォギーファインプログラム動作によれば、各メモリセルに対し、全ビットのデータが粗くプログラムされる第１ステージのプログラム動作と、全ビットのデータが精密に再プログラムされる第２ステージのプログラム動作が実行される。フォギーファインプログラム動作によれば、第２ステージのプログラム動作において、各メモリセルのしきい値電圧の変移量を小さくでき、これによってセル間相互干渉によるデータの信頼性の低下を抑制できる。
しかしながら、フォギーファインプログラム動作によれば、第１のメモリセルに対する第１ステージのプログラム動作が完了してから第１のメモリセルに対する第２ステージのプログラム動作が実行されるまで、第１のメモリセルにプログラムされる全ビットのデータをメモリコントローラが保持しておく必要がある。よって、メモリコントローラに大容量のバッファメモリを搭載することが要求され、コストの点で不利である。
特開２０２１－１９０８３号公報
１つの実施形態は、データの信頼性を損なわずにメモリコントローラに保持しておく必要があるデータの量を可及的に削減できる半導体記憶装置及び方法を提供することを目的とする。
１つの実施形態によれば、半導体記憶装置は、複数のメモリセル群と、複数の第１のワード線と、回路と、を備える。各メモリセルはしきい値電圧が設定される２Ｎ個の区間に対応したＮビットのデータを記憶するように構成される。前記複数の第１のワード線のそれぞれは前記複数のメモリセル群の何れか一つのメモリセル群に接続される。回路は、前記複数のメモリセル群に対し第１動作を実行する。前記第１動作は、メモリセル当たりに１ビットの第１データを外部から受信することと、複数のメモリセルのしきい値電圧を、前記２Ｎ個の区間のうちの最も低電圧側の第１の区間のうちに、前記第１データに対応した分離された２個の第１の分布を形成するように設定することと、を含む。前記回路は、前記複数のメモリセル群に対する前記第１動作の後、前記複数の第１のワード線のうちの隣り合う２つの第２のワード線のそれぞれに接続されたメモリセル群に対し第２動作を実行する。前記第２動作は、前記複数の第１のワード線のうちの前記２つの第２のワード線のうちの一である第３のワード線から３以上離れた第１のワード線である第４のワード線に接続されたメモリセル群から前記２個の第１の分布に基づきメモリセル当たりに１ビットの第２データをリードすることと、メモリセル当たりにＭ（ただし１＋Ｍ＜Ｎ）ビットの第３データを外部から受信することと、前記第３のワード線に接続されたメモリセル群に含まれる複数のメモリセルのしきい値電圧を、前記第２データと前記第３データとからなるメモリセル当たりに（１＋Ｍ）ビットの第４データに対応した２（１＋Ｍ）個の第２の分布を２個ずつ分離して形成するように設定することと、を含む。前記回路は、前記２つの第２のワード線のそれぞれに接続されたメモリセル群に対する前記第２動作の後、前記２つの第２のワード線のうちの一である第５のワード線に接続されたメモリセル群に対し第３動作を実行する。前記第３動作は、前記複数の第１のワード線のうちの前記第５のワード線から３以上離れた第１のワード線である第６のワード線から前記２個の第１の分布に基づきメモリセル当たりに１ビットの第５データをリードすることと、前記第５のワード線から前記２（１＋Ｍ）個の第２の分布に基づきメモリセル当たりにＭビットの第６データをリードすることと、メモリセル当たりに（Ｎ－Ｍ－１）ビットの第７データを外部から受信することと、前記第５データと前記第６データと前記第７データとからなるメモリセル当たりにＮビットの第８データに対応した２Ｎ個の第３の分布を前記２Ｎ個の区間に設定することと、を含む。
実施形態にかかる半導体記憶装置１の構成例を示す模式的な図。 実施形態にかかるブロックＢＬＫの回路構成の一例を示す図。 実施形態にかかる１つの第１メモリグループＭＧのさらに詳細な回路構成を説明するための図。 実施形態におけるメモリセルアレイの平面レイアウトの一例を、選択ゲート線ＳＧＤａ０～ａ２及びＳＧＤｂ０～ｂ２に注目して示した図。 実施形態におけるメモリセルアレイの平面レイアウトの一例を、ワード線ＷＬａ及びＷＬｂに注目して示した図。 図５のＶＩ－ＶＩ線に沿った実施形態におけるメモリセルアレイの断面図である。 実施形態にかかるリード動作において１つの第１メモリグループＭＧに接続された複数のワード線ＷＬに印加される電圧を示す図。 実施形態にかかる半導体記憶装置においてＱＬＣの方式によってプログラム動作が為された場合に形成されるしきい値電圧の複数の分布の一例を示す図。 実施形態にかかるマルチステージプログラム動作を構成する複数ステージのプログラム動作によるしきい値電圧の分布の変化を説明するための模式的な図。 図９に示されたマルチステージプログラム動作を可能にする実施形態のコーディングの一例を示す図。 実施形態にかかる半導体記憶装置による第１ステージのプログラム動作の実行の順番の一例を説明するための図。 実施形態にかかる半導体記憶装置が実行する１つの第２メモリグループに対するＳＬＣプログラム動作にかかる一連の処理の一例を示すフローチャート。 実施形態にかかる半導体記憶装置による第２ステージのプログラム動作の実行の順番の一例を説明するための図。 実施形態にかかる半導体記憶装置による第２ステージのプログラム動作の実行の順番の一例を説明するための図。 実施形態にかかる半導体記憶装置による第２ステージのプログラム動作および第３ステージのプログラム動作の実行の順番の一例を説明するための図。 実施形態にかかる半導体記憶装置による第２ステージのプログラム動作および第３ステージのプログラム動作の実行の順番の一例を説明するための図。 実施形態にかかる半導体記憶装置が実行する１つの第２メモリグループに対するＴＬＣプログラム動作にかかる一連の処理の一例を示すフローチャート。 実施形態にかかる半導体記憶装置が実行する１つの第２メモリグループに対するＱＬＣプログラム動作にかかる一連の処理の一例を示すフローチャート。 ＰＬＣの方式が適用された場合における実施形態にかかるマルチステージプログラム動作を可能にするコーディングの一例を示す図。
マルチステージプログラム動作の別の一例として、実施形態と比較されるマルチステージプログラム動作を説明する。このマルチステージプログラム動作を、比較例と表記する。比較例では、メモリセルがバッファメモリとしての機能を担う。
具体的には、比較例によれば、第１ステージのプログラム動作においては、最終的にメモリセルに格納される複数ビットのデータのうちの一部のビットのデータがプログラムされる。そして、第１ステージのプログラム動作の次の第２ステージのプログラム動作では、既にプログラム済みの上記された一部のビットのデータがメモリセルからリードされ、リードされた当該一部のビットのデータとメモリコントローラから受信する残りのビットのデータとを合わせた全ビットのデータがプログラムされる。
また、比較例では、各ステージのプログラム動作の対象とされるメモリセルは、例えば、フォギーファインプログラム動作と同様の方法で選択される。即ち、第１のメモリセルと、第１のメモリセルに隣接する第２のメモリセルと、に対して第１ステージのプログラム動作が実行され、その後、第１のメモリセルに対して第２ステージのプログラム動作が実行される。
比較例によれば、メモリコントローラは、第１ステージのプログラム動作が完了した一部のビットのデータを除く残りのビットのデータを、第１ステージのプログラム動作が完了するまでバッファメモリに保持する。よって、前述されたフォギーファインプログラム動作に比べて、メモリコントローラのバッファメモリの容量を削減することが可能である。
しかしながら、比較例では、第２ステージのプログラム動作においては、第１ステージのプログラム動作においてメモリセルに格納されたデータが誤りなくリードできることが求められる。リードされたデータに含まれる誤りを訂正する機能は、メモリコントローラに具備されることが一般的であり、半導体記憶装置内で誤りを訂正することができないためである。よって比較例によれば、フォギーファインプログラム動作の場合と異なり、第１ステージのプログラム動作において格納されるデータのビット数を多くすることができない。比較例によれば、第１ステージのプログラム動作においてメモリセル当たりにプログラムされるデータのビット数を多くすることができないため、最終的にメモリセル当たりに格納されるデータのビット数が多い場合、第２ステージのプログラム動作において、各メモリセルのしきい値電圧の変移量を大きくせざるを得ない。そのため、第２ステージのプログラム動作におけるセル間相互干渉が大きく、データの信頼性が損なわれる。
実施形態では、データの信頼性を犠牲にすることなくメモリコントローラのバッファメモリの容量を削減することを可能にする半導体記憶装置及び方法について説明する。
以下に添付図面を参照して、実施形態にかかる半導体記憶装置及び方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
図１は、実施形態にかかる半導体記憶装置１の構成例を示す模式的な図である。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリのメモリチップである。半導体記憶装置１は、外部のメモリコントローラ２によって制御可能である。メモリコントローラ２は、バッファメモリ３を備えており、当該バッファメモリ３に必要なデータを保持しておくことが可能である。
図１に示されるように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備える。シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６は、実施形態にかかる回路の一例である。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータのイレース単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３にリード動作、プログラム動作、イレース動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御することによって、リード動作、プログラム動作、及びイレース動作等を実行する。
ドライバモジュール１４は、リード動作、プログラム動作、及びイレース動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、メモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、プログラム動作において、メモリコントローラ２から受信したライトデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、リード動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果をリードデータＤＡＴとしてメモリコントローラ２に転送する。
また、センスアンプモジュール１６は、データレジスタ１７を備える。データレジスタ１７は、メモリコントローラ２から受信したライトデータＤＡＴを、メモリセルアレイ１０に格納が完了するまで保持したり、メモリセルアレイ１０からリードされたリードデータＤＡＴをメモリコントローラ２への出力が完了するまで保持したりする。また、データレジスタ１７は、実施形態にかかるマルチステージプログラム動作において、メモリセルアレイ１０からリードされた一部のデータを一時的に保持したりする。実施形態にかかるマルチステージプログラム動作の詳細については後述される。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成してもよい。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカード、及びＳＳＤ（solid state drive）等が挙げられる。
図２は、実施形態にかかるブロックＢＬＫの回路構成の一例を示す図である。ブロックＢＬＫは、複数のストリングユニットＳＵ（図２の例では１６個のストリングユニットＳＵ０～ＳＵ１５）を含む。そして、ブロックＢＬＫに含まれた２つのストリングユニットＳＵ０，ＳＵ１の一部について、簡略的な回路構成が図２に示されている。ブロックＢＬＫに含まれる、ストリングユニットＳＵ（２ｐ）とストリングユニットＳＵ（２ｐ＋１）との各対は、ストリングユニットＳＵ０とストリングユニットＳＵ１との対と同様の構成を有する。ただし、図２に示される例では、ｐは０から７までの整数である。
ストリングユニットＳＵ（２ｐ）とストリングユニットＳＵ（２ｐ＋１）との各対は、複数の第１メモリグループＭＧを含む。複数の第１メモリグループＭＧのそれぞれには、１つのビット線ＢＬが関連付けられている。図２の例では、ストリングユニットＳＵ０とストリングユニットＳＵ１との対は、Ｌ個（ただしＬは１以上の整数）の第１メモリグループＭＧを含む。Ｌ個の第１メモリグループＭＧのそれぞれは、ビット線ＢＬ０～ＢＬ（Ｌ－１）の１つに関連付けられている。
ストリングユニットＳＵ（２ｐ）とストリングユニットＳＵ（２ｐ＋１）との各対は、Ｌ個の第１メモリグループＭＧを含む。各対に含まれるＬ個の第１メモリグループＭＧのそれぞれは、ビット線ＢＬ０～ＢＬ（Ｌ－１）の１つに関連付けられている。
つまり、１つのブロックＢＬＫにおいて、各ビット線ＢＬは、ストリングユニットＳＵ（２ｐ）とストリングユニットＳＵ（２ｐ＋１）との各対に含まれる１つの第１メモリグループＭＧが共通に関連付けられている。
ストリングユニットＳＵ（２ｐ）とストリングユニットＳＵ（２ｐ＋１）との各対において、Ｌ個の第１メモリグループＭＧのうちのＬ個のＮＡＮＤストリングＮＳａは、ストリングユニットＳＵ（２ｐ）を構成する。Ｌ個の第１メモリグループＭＧのうちのＬ個のＮＡＮＤストリングＮＳｂは、ストリングユニットＳＵ（２ｐ＋１）を構成する。
図３は、実施形態にかかる１つの第１メモリグループＭＧのさらに詳細な回路構成を説明するための図である。ブロックＢＬＫに含まれる第１メモリグループＭＧは、共通した構成を備える。図３は、ブロックＢＬＫに含まれる第１メモリグループＭＧを代表して、ストリングユニットＳＵ０とストリングユニットＳＵ１との対に含まれる、ビット線ＢＬ０に関連付けられた第１メモリグループＭＧの回路構成を示す。以下、図２及び図３を参照して説明を続ける。また、以降では、メモリセルトランジスタＭＣをメモリセルＭＣと表記する。
ＮＡＮＤストリングＮＳａは、トランジスタＴＤａ０～ＴＤａ２、トランジスタＴＳａ０～ＴＳａ２、メモリセルＭＣａ０～ＭＣａ６３、選択トランジスタＳＴａ１、及び選択トランジスタＳＴａ２を含む。なお、ＮＡＮＤストリングＮＳａに含まれるトランジスタＴＤａの数は３つに限定されない。ＮＡＮＤストリングＮＳａに含まれるトランジスタＴＳａの数は３つに限定されない。ＮＡＮＤストリングＮＳａに含まれるメモリセルＭＣａの数は６４個に限定されない。
ＮＡＮＤストリングＮＳｂは、トランジスタＴＤｂ０～ＴＤｂ２、トランジスタＴＳｂ０～ＴＳｂ２、メモリセルＭＣｂ０～ＭＣｂ６３、選択トランジスタＳＴｂ１、及び選択トランジスタＳＴｂ２を含む。なお、ＮＡＮＤストリングＮＳｂに含まれるトランジスタＴＤの数は３つに限定されない。ＮＡＮＤストリングＮＳｂに含まれるトランジスタＴＳの数は３つに限定されない。ＮＡＮＤストリングＮＳｂに含まれるメモリセルＭＣｂの数は６４個に限定されない。
ストリングユニットＳＵ０は、ストリングユニットＳＵ０を構成するＬ個のＮＡＮＤストリングＮＳｂのそれぞれに含まれる選択トランジスタＳＴａ１、ＳＴａ２によって選択される。ストリングユニットＳＵ１は、ストリングユニットＳＵ１を構成するＬ個のＮＡＮＤストリングＮＳｂのそれぞれに含まれる選択トランジスタＳＴｂ１、ＳＴｂ２によって選択される。
メモリセルＭＣａ及びＭＣｂのそれぞれは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。
ＮＡＮＤストリングＮＳａにおいて、トランジスタＴＳａ０～ＴＳａ２、メモリセルＭＣａ０～ＭＣａ６３、トランジスタＴＤａ０～ＴＤａ２は、直列接続される。選択トランジスタＳＴａ１のソースは、直列接続されたトランジスタＴＳａ０～ＴＳａ２、メモリセルＭＣａ０～ＭＣａ６３、トランジスタＴＤａ０～ＴＤａ２の一端に接続される。直列接続されたトランジスタＴＳａ０～ＴＳａ２、メモリセルＭＣａ０～ＭＣａ６３、トランジスタＴＤａ０～Ｔｄｕ２の他端は、選択トランジスタＳＴａ２のドレインに接続される。
ＮＡＮＤストリングＮＳｂにおいて、トランジスタＴＳｂ０～ＴＳｂ２、メモリセルＭＣｂ０～ＭＣｂ６３、トランジスタＴＤｂ０～ＴＳｂ２は、直列接続される。選択トランジスタＳＴｂ１のソースは、直列接続されたトランジスタＴＳｂ０～ＴＳｂ２、メモリセルＭＣｂ０～ＭＣｂ６３、トランジスタＴＤｂ０～ＴＳｂ２の一端に接続される。直列接続されたトランジスタＴＳａ０～ＴＳａ２、メモリセルＭＣａ０～ＭＣａ６３、トランジスタＴＤａ０～Ｔｄｕ２の他端は、選択トランジスタＳＴａ２のドレインに接続される。
選択トランジスタＳＴａ１及びＳＴｂ１のそれぞれのドレインは、第１メモリグループＭＧに関連付けられたビット線ＢＬに共通接続される。選択トランジスタＳＴａ２及びＳＴｂ２のそれぞれのソースは、ソース線ＳＬに接続される。
それぞれのストリングユニットＳＵ（２ｐ）に関しては、同一のブロックＢＬＫに含まれた複数の選択トランジスタＳＴａ１のそれぞれのゲートは、そのストリングユニットＳＵ（２ｐ）内で共通の選択ゲート線ＳＧＤａに接続される。例えば、ストリングユニットＳＵ０に含まれた全ての選択トランジスタＳＴａ１は、選択ゲート線ＳＧＤａ０に共通接続される。
１つのブロックＢＬＫに含まれるそれぞれのストリングユニットＳＵ（２ｐ）の選択トランジスタＳＴａ２は、選択ゲート線ＳＧＳａに共通接続される。
それぞれのストリングユニットＳＵ（２ｐ＋１）に関しては、１つのブロックＢＬＫに含まれた複数の選択トランジスタＳＴｂ１のそれぞれのゲートは、そのストリングユニットＳＵ（２ｐ＋１）内で共通の選択ゲート線ＳＧＤｂに接続される。例えば、ストリングユニットＳＵ０に含まれた全ての選択トランジスタＳＴｂ１は、選択ゲート線ＳＧＤｂ０に共通接続される。
１つのブロックＢＬＫに含まれるそれぞれのストリングユニットＳＵ（２ｐ＋１）の選択トランジスタＳＴｂ２は、選択ゲート線ＳＧＳｂに共通接続される。
１つのブロックＢＬＫに含まれるメモリセルＭＣａ０～ＭＣａ６３のそれぞれの制御ゲートは、それぞれワード線ＷＬａ０～ＷＬａ６３に共通接続される。１つのブロックＢＬＫに含まれるメモリセルＭＣｂ０～ＭＣｂ６３のそれぞれの制御ゲートは、それぞれワード線ＷＬｂ０～ＷＬｂ６３に共通接続される。
１つのブロックＢＬＫに含まれるトランジスタＴＤａ０～ＴＤａ２のそれぞれの制御ゲートは、それぞれワード線ＷＬＤＤａ０～ＷＬＤＤａ２に共通接続される。１つのブロックＢＬＫに含まれるトランジスタＴＤｂ０～ＴＤｂ２のそれぞれの制御ゲートは、それぞれワード線ＷＬＤＤｂ０～ＷＬＤＤｂ２に共通接続される。
１つのブロックＢＬＫに含まれるトランジスタＴＳａ０～ＴＳａ２のそれぞれの制御ゲートは、それぞれワード線ＷＬＤＳａ０～ＷＬＤＳａ２に共通接続される。１つのブロックＢＬＫに含まれるトランジスタＴＳｂ０～ＴＳｂ２のそれぞれの制御ゲートは、それぞれワード線ＷＬＤＳｂ０～ＷＬＤＳｂ２に共通接続される。
ビット線ＢＬは、例えば同一のカラムアドレスが割り当てられた第１メモリグループＭＧ（ＮＡＮＤストリングＮＳａ及びＮＳｂの対）によって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。選択ゲート線ＳＧＳａは、ブロックＢＬＫ毎に設けられる。ワード線ＷＬａ及びＷＬｂ、選択ゲート線ＳＧＤａ及びＳＧＤｂ、並びに選択ゲート線ＳＧＳａ及びＳＧＳｂのそれぞれは、独立に制御され得る。
次に、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板３０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。また、以下で参照される図面においては、図面が煩雑になることを避けるために、各トランジスタＴＤ，ＴＳの数、及びメモリセルＭＣａ，ＭＣｂの数を、図２及び図３に示された例に比べて少なく描画されている。
図４は、実施形態におけるメモリセルアレイ１０の平面レイアウトの一例を、選択ゲート線ＳＧＤａ０～ａ２及びＳＧＤｂ０～ｂ２に注目して示した図である。図４には、順に並んだ６つのストリングユニットＳＵ０～ＳＵ５に対応する領域が抽出されている。図４に示されるように、メモリセルアレイ１０の領域は、セル領域ＣＡ並びにリプレース領域ＲＡ１及びＲＡ２を含んでいる。また、メモリセルアレイ１０は、複数のメモリトレンチＭＴ、複数のメモリピラーＭＰ、及び複数のリプレースホールＳＴＨを含んでいる。
セル領域ＣＡ並びにリプレース領域ＲＡ１及びＲＡ２のそれぞれは、Ｙ方向に延伸する。セル領域ＣＡは、リプレース領域ＲＡ１及びＲＡ２によってＸ方向に挟まれている。選択ゲート線ＳＧＤａ及びＳＧＤｂのそれぞれは、Ｘ方向に沿って延伸した部分を有し、セル領域ＣＡ並びにリプレース領域ＲＡ１及びＲＡ２を横切っている。選択ゲート線ＳＧＤａ及びＳＧＤｂは、Ｙ方向において交互に配置される。
各メモリトレンチＭＴは、隣り合う選択ゲート線ＳＧＤａ及びＳＧＤｂ間に配置される。メモリトレンチＭＴは、Ｘ方向に沿って延伸した部分を有し、Ｙ方向において隣り合う配線層間を分離している。メモリトレンチＭＴには、例えば絶縁体が埋め込まれる。
各メモリピラーＭＰは、第１メモリグループＭＧとして機能し、セル領域ＣＡ内で１本のメモリトレンチＭＴと重なって配置される。そして、各メモリピラーＭＰは、重なったメモリトレンチＭＴを分断し、分断したメモリトレンチＭＴと隣り合う選択ゲート線ＳＧＤａ及びＳＧＤｂのそれぞれと接触している。メモリピラーＭＰと選択ゲート線ＳＧＤａとの対向部分は、選択トランジスタＳＴａ１として機能する。メモリピラーＭＰと選択ゲート線ＳＧＤｂとの対向部分は、選択トランジスタＳＴｂ１として機能する。
各メモリピラーＭＰには、少なくとも１本のビット線ＢＬが重なって設けられ、１本のビット線ＢＬが電気的に接続される。各ブロックＢＬＫに対応する領域において、複数のメモリピラーＭＰは、例えば４列の千鳥状に配置される。そして、ストリングユニットＳＵ２つおきに、メモリピラーＭＰが重なっていないメモリトレンチＭＴが配置される。言い換えると、メモリセルアレイ１０は、メモリピラーＭＰが重なっていないメモリトレンチＭＴにより区切られることによって、偶数番目のストリングユニットＳＵ同士ないし奇数番目のストリングユニット同士を分割している。
各リプレースホールＳＴＨは、積層配線の形成時に使用される。例えば、複数のリプレースホールＳＴＨは、リプレース領域ＲＡ１において偶数番目に並んだメモリトレンチＭＴと重なって配置されたリプレースホールＳＴＨと、リプレース領域ＲＡ２において奇数番目に並んだメモリトレンチＭＴと重なって配置されたリプレースホールＳＴＨとを含んでいる。各リプレースホールＳＴＨは、重なったメモリトレンチＭＴを分断し、分断したメモリトレンチＭＴと隣り合う選択ゲート線ＳＧＤａ及びＳＧＤｂのそれぞれと接触している。リプレースホールＳＴＨには、例えば絶縁体が埋め込まれている。
図５は、実施形態におけるメモリセルアレイ１０の平面レイアウトの一例を、ワード線ＷＬａ及びＷＬｂに注目して示した図である。図５には、ストリングユニットＳＵ０／１及びＳＵ２／３の境界部分のメモリトレンチＭＴとリプレースホールＳＴＨとを含む領域が示されている。図５に示されるように、メモリピラーＭＰは、コア部材２０、半導体層２１、トンネル絶縁膜２２、絶縁膜２３、及びブロック絶縁膜２４を含んでいる。
ワード線ＷＬａ及びＷＬｂのそれぞれは、Ｘ方向に沿って延伸した部分を有し、セル領域ＣＡ並びにリプレース領域ＲＡ１及びＲＡ２を横切っている。ワード線ＷＬａ及びＷＬｂはＹ方向において交互に配置され、ワード線ＷＬａ及びＷＬｂ間にはメモリトレンチＭＴが配置される。つまり、ワード線ＷＬａ及びＷＬｂのそれぞれは、メモリピラーＭＰとリプレースホールＳＴＨとのそれぞれと接触した部分を有している。ワード線ＷＬａ及びＷＬｂのそれぞれのメモリピラーＭＰとリプレースホールＳＴＨとのそれぞれと接触した部分は、ダミーセルとして機能する。
また、複数のワード線ＷＬａは、ブロックＢＬＫ毎に端部が電気的に接続される。複数のＷＬｂは、ブロックＢＬＫ毎に端部が電気的に接続される。
メモリピラーＭＰ内のコア部材２０は、メモリピラーＭＰの中央部に設けられる。半導体層２１は、コア部材２０の周囲を囲む。トンネル絶縁膜２２は、半導体層２１の周囲を囲む。絶縁膜２３は、トンネル絶縁膜２２の周囲を囲む。ブロック絶縁膜２４は、絶縁膜２３の周囲を囲む。また、ブロック絶縁膜２４は、隣り合うワード線ＷＬａ及びＷＬｂと、当該隣り合うワード線ＷＬａ及びＷＬｂ間のメモリトレンチＭＴとのそれぞれと接触する。
メモリピラーＭＰとワード線ＷＬａとの対向部分は、メモリセルＭＣａとして機能する。メモリピラーＭＰとワード線ＷＬｂとの対向部分は、メモリセルＭＣｂとして機能する。例えば、コア部材２０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。半導体層２１は、例えばシリコン（Ｓｉ）を含んでいる。トンネル絶縁膜２２及びブロック絶縁膜２４のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜２３は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
図６は、図５のＶＩ－ＶＩ線に沿った実施形態におけるメモリセルアレイ１０の断面図である。図６は、１つのメモリピラーＭＰの断面構造の一例を示す。図６に示されるように、メモリセルアレイ１０は、例えば導電体層３１、３２ａ、３２ｂ、３４ａ、３４ｂ、３５ａ、３５ｂ及び３６、絶縁体層４０，４３，４４及び４５、並びにコンタクトＣＶを含んでいる。以下に、メモリセルアレイ１０の詳細な断面構造について、下層から順に説明する。
半導体基板３０上に、絶縁体層４０を介して導電体層３１が設けられる。図示が省略されているが、絶縁体層４０の内部には、例えばセンスアンプモジュール１６等の回路が設けられる。導電体層３１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層３１は、例えばリン（Ｐ）がドープされたシリコン（Ｓｉ）を含んでいる。導電体層３１は、複数種類の半導体層を含んでいてもよいし、金属の層を含んでいてもよい。
導電体層３１上に、絶縁体層４１を介して導電体層３２が設けられる。導電体層３２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層３２は、例えばタングステン（Ｗ）を含んでいる。
導電体層３２上に、絶縁体層４３と導電体層３４とが交互に積層される。導電体層３４は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層３４は、半導体基板３０側から順に、それぞれ、ワード線ＷＬＤＳ、ＷＬ０～ＷＬ６、ＷＬＤＤとして使用される。導電体層３４は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体層３４上に、絶縁体層４４を介して導電体層３５が設けられる。導電体層３５は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層３５は、例えばタングステン（Ｗ）を含んでいる。
導電体層３５上に、絶縁体層４５を介して導電体層３６が設けられる。導電体層３６は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示されない領域において複数の導電体層３６は、Ｘ方向に沿って配列している。導電体層３６は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰは、Ｚ方向に沿って延伸し、導電体層３２、３４、３５並びに絶縁体層４１、４３、４４を貫通している。メモリピラーＭＰ内のコア部材２０は、Ｚ方向に沿って延伸する。コア部材２０の上端は、導電体層３５よりも上層に含まれる。コア部材２０の下端は、導電体層３１が形成された層内に含まれる。半導体層２１は、コア部材２０の周囲を覆っている。トンネル絶縁膜２２は、半導体層２１の側面及び底面を覆っている。絶縁膜２３は、トンネル絶縁膜２２の側面及び底面を覆っている。ブロック絶縁膜２４は、絶縁膜２３の側面及び底面を覆っている。導電体層３１は、メモリピラーＭＰの側面を介して半導体層２１と接触している。
メモリピラーＭＰ内の半導体層２１上には、柱状のコンタクトＣＶが設けられる。コンタクトＣＶ上には、１個の導電体層３６（ビット線ＢＬ）が接触している。同じカラムアドレスに関連付けられた第１メモリグループＭＧに対応するメモリピラーＭＰは、コンタクトＣＶを介して共通の導電体層３６に接続される。
導電体層３２は、選択ゲート線ＳＧＳａ及びＳＧＳｂにそれぞれ対応する導電体層３２ａ及び３２ｂに分離される。導電体層３４は、ワード線ＷＬＤＳａ及びＷＬＤＳｂにそれぞれ対応する導電体層３４ａ及び３４ｂか、ワード線ＷＬａ及びＷＬｂにそれぞれ対応する導電体層３４ａ及び３４ｂか、ワード線ＷＬＤＤａ及びＷＬＤＤｂにそれぞれ対応する導電体層３４ａ及び３４ｂに分離される。導電体層３５は、選択ゲート線ＳＧＤａ及びＳＧＤｂにそれぞれ対応する導電体層３５ａ及び３５ｂに分離される。
以上で説明した実施形態に係る半導体記憶装置１において、メモリセルＭＣａ及びＭＣｂは、絶縁膜２３を電荷蓄積層として使用する。トランジスタＴＤａ及びＴＤｂ、メモリセルＭＣａ及びＭＣｂ、トランジスタＴＳａ及びＴＳｂ、並びに選択トランジスタＳＴａ１、ＳＴｂ１、ＳＴａ２、及びＳＴｂ２は、チャネル（半導体層２１）を共有する。Ｚ方向に並んだ選択トランジスタＳＴａ１及びＳＴａ２、トランジスタＴＤａ及びＴＳａ、並びにメモリセルＭＣａ０～ＭＣａ６の組が、ＮＡＮＤストリングＮＳａに対応する。Ｚ方向に並んだ選択トランジスタＳＴｂ１及びＳＴｂ２、トランジスタＴＤｂ及びＴＳｂ、並びにメモリセルＭＣｂ０～ＭＣｂ６の組が、ＮＡＮＤストリングＮＳｂに対応する。
また、半導体基板３０の表面と平行な方向（例えばＹ方向）において、メモリセルＭＣａ０～ＭＣａ６、トランジスタＴＤａ及びＴＳａ、並びに選択トランジスタＳＴａ１及びＳＴａ２は、それぞれメモリセルＭＣｂ０～ＭＣｂ７、トランジスタＴＤｂ及びＴＳｂ、並びに選択トランジスタＳＴｂ１及びＳＴｂ２と対向する。
実施形態に係る半導体記憶装置１においては、電荷蓄積層（つまり絶縁膜２３）に電荷が蓄積されたメモリセルＭＣのしきい値電圧は、電荷蓄積層に電荷が蓄積されていないメモリセルＭＣのしきい値電圧よりも高くなる。この現象を利用して、任意のメモリセルＭＣの電荷蓄積層に電荷を注入することにより、このメモリセルＭＣにデータを格納することができる。メモリセルＭＣに電荷を注入することによってメモリセルＭＣにデータを格納する動作は、プログラム動作と称される。
メモリセルＭＣに格納されたデータは、当該データのしきい値電圧に基づいて判定される。メモリセルＭＣに格納されたデータを判定する動作は、リード動作と称される。
メモリセルＭＣに格納されたデータは、電荷蓄積層に蓄積された電荷が消失せしめられることによって、イレースされる。メモリセルＭＣに格納されたデータがイレースされる動作は、イレース動作と称される。
イレース動作は、ブロックＢＬＫの単位で実行される。プログラム動作およびリード動作は、１つのワード線ＷＬに接続されたメモリセルＭＣのうちの１つのストリングユニットＳＵに属する複数（図２に示される例ではＬ個）のメモリセルＭＣからなる群に対して一括に実行され得る。このプログラム動作およびリード動作が実行され得る単位とされる複数のメモリセルＭＣからなる群を、第２メモリグループ、と表記する。
図７を用いて実施形態のリード動作における第１メモリグループＭＧの操作方法について説明する。図７は、実施形態にかかるリード動作において１つの第１メモリグループＭＧに接続された複数のワード線ＷＬに印加される電圧を示す図である。
なお、図７では、一例として、メモリセルＭＣａ４がリード対象とされる。リード対象のメモリセルＭＣであるメモリセルＭＣａ４を、選択セルＭＣａ４と表記する場合がある。選択セルＭＣａ４と同じＮＡＮＤストリングＮＳａに属する他のメモリセルＭＣａを、非選択セルと表記する場合がある。選択セルＭＣａ４および非選択セルとチャネル（半導体層２１）を共有するＮＡＮＤストリングＮＳｂに属するメモリセルＭＣのうち、選択セルＭＣａ４に対向するメモリセルＭＣｂ４を、対向セルＭＣｂ４と表記する場合がある。選択セルＭＣａ４および非選択セルとチャネル（半導体層２１）を共有するＮＡＮＤストリングＮＳｂに属する他のメモリセルＭＣｂを、斜位置セルと表記する場合がある。
リード動作時においては、ロウデコーダモジュール１５は、ドライバモジュール１４によって生成されたリード電圧Ｖｒｅａｄを非選択セルのワード線ＷＬに印加する。リード電圧Ｖｒｅａｄは、電荷蓄積層に電荷が蓄積されているか否かに拘わらず、チャネルにおけるこの電荷蓄積層に対向する部分が導通状態となるような電圧である。これにより、非選択セルは、プログラムされたデータに拘わらず導通状態となる。
ロウデコーダモジュール１５は、対向セルＭＣｂ４のワード線ＷＬｂ４にドライバモジュール１４によって生成された裏面電圧ＶＢＢを印加する。裏面電圧ＶＢＢは、電荷蓄積膜に電荷が蓄積されているか否かに拘わらず、チャネルにおけるこの電荷蓄積層に対向する部分が非導通状態となるような電圧であり、リード電圧Ｖｒｅａｄよりも低く、例えば接地電圧、すなわち０Ｖである。これにより、対向セルＭＣｂ４は、データがプログラムされたか否かに拘わらず、およびプログラムされたデータに拘わらず、非導通状態となる。
ロウデコーダモジュール１５は、斜位置セルのワード線ＷＬに、リード電圧Ｖｒｅａｄを印加する。これにより、これらの斜位置セルは、電荷蓄積膜に電荷が蓄積されているか否かに拘わらず、導通状態となる。
ロウデコーダモジュール１５は、選択トランジスタＳＴａ１のワード線ＳＧＤａ０、選択トランジスタＳＴｂ１のワード線ＳＧＤｂ０、選択トランジスタＳＴａ２のワード線ＳＧＳａ、選択トランジスタＳＴｂ２のワード線ＳＧＳｂ、トランジスタＴＤａのワード線ＷＬＤＤａ、トランジスタＴＤｂのワード線ＷＬＤＤｂ、トランジスタＴＳａのワード線ＷＬＤＳａ、及びトランジスタＴＳｂのワード線ＷＬＤＳＢには、ドライバモジュール１４によって生成されたオン電圧Ｖｃｃを印加する。これにより、選択トランジスタＳＴａ１、ＳＴｂ１、ＳＴａ２、及びＳＴｂ２、並びにトランジスタＴＤａ、ＴＤｂ、ＴＳａ、及びＴＳｂが導通状態となる。
そして、ビット線ＢＬにビット線電圧Ｖｂｌが印加される。その結果、選択セルＭＣａ４の導通状態に依存して、ビット線ＢＬからソース線ＳＬに向かってチャネルを電流が流れる。この電流をオン電流Ｉｃｅｌｌと表記する。オン電流Ｉｃｅｌｌの大きさは、選択セルＭＣａ４のしきい値電圧に依存する。
この状態で、ロウデコーダモジュール１５は、選択セルＭＣａ４のワード線ＬＬａ４に、ドライバモジュール１４によって生成された検出電圧Ｖｓｅｎｓｅを印加する。ドライバモジュール１４は、検出電圧Ｖｓｅｎｓｅを例えば接地電圧付近からリード電圧付近まで順次昇圧する。すなわち、ＶＢＢ＜Ｖｓｅｎｓｅ＜Ｖｒｅａｄである。そして、センスアンプモジュール１６が、オン電流Ｉｃｅｌｌの変化を測定することにより、選択セルＭＣ４ａのしきい値電圧を判定し、これによって選択セルＭＣａにプログラムされたデータがリードされる。
プログラム動作においては、メモリセルＭＣのしきい値電圧は、データに対応した区間に設定される。
より具体的には、メモリセルＭＣのしきい値電圧がとり得る範囲は、Ｎビット（ただしＮは１以上の整数）のそれぞれ異なるデータが対応付けられた２Ｎ個の区間に分割される。そして、プログラム動作においては、メモリセルＭＣの電荷蓄積層に電荷が注入されることによって、当該メモリセルＭＣのしきい値電圧が２Ｎ個の区間のうちのデータに対応した区間内に設定される。リード動作においては、検出電圧Ｖｓｅｎｓｅとして隣り合う区間の境界に対応した１以上の電圧が順次印加されることにより、メモリセルＭＣのしきい値電圧を含む区間が特定される。そして、特定された区間に対応するデータが、メモリセルＭＣに格納されていたデータとして取得される。
メモリセルＭＣには、１以上のビット数のデータが格納され得る。メモリセルＭＣに１ビットのデータが格納される方式は、ＳＬＣ（Single Level Cell）と称される。メモリセルＭＣに２ビットのデータが格納される方式は、ＭＬＣ（Multi Level Cell）と称される。メモリセルＭＣに３ビットのデータが格納される方式は、ＴＬＣ（Triple Level Cell）と称される。メモリセルＭＣに４ビットのデータが格納される方式は、ＱＬＣ（Quad-Level Cell）と称される。メモリセルＭＣに５ビットのデータが格納される方式は、ＰＬＣ（Penta-Level Cell）と称される。
第２メモリグループに対してプログラム動作が為された場合、第２メモリグループを構成するメモリセルＭＣのしきい値電圧は、複数の分布を形成する。一例として、それぞれにＱＬＣの方式でデータが格納された複数のメモリセルＭＣのしきい値電圧の複数の分布について説明する。図８は、実施形態にかかる半導体記憶装置１においてＱＬＣの方式によってプログラム動作が為された場合に形成されるしきい値電圧の複数の分布の一例を示す図である。図８において、横軸は電圧を示し、縦軸はメモリセルＭＣの数を示す。
ＱＬＣの場合、それぞれは異なる４ビットのデータが対応付けられた１６個の区間Ｒ０～Ｒ１５が設けられる。例えば最も低電圧側には、電圧Ｖｃ１までの区間Ｒ０が設けられる。区間Ｒ０よりも高電圧側には、電圧Ｖｃ１から電圧Ｖｃ２までの区間Ｒ１、電圧Ｖｃ２から電圧Ｖｃ３までの区間Ｒ２、電圧Ｖｃ３から電圧Ｖｃ４までの区間Ｒ３、電圧Ｖｃ４から電圧Ｖｃ５までの区間Ｒ４、電圧Ｖｃ５から電圧Ｖｃ６までの区間Ｒ５、電圧Ｖｃ６から電圧Ｖｃ７までの区間Ｒ６、電圧Ｖｃ７から電圧Ｖｃ８までの区間Ｒ７、電圧Ｖｃ８から電圧Ｖｃ９までの区間Ｒ８、電圧Ｖｃ９から電圧Ｖｃ１０までの区間Ｒ９、電圧Ｖｃ１０から電圧Ｖｃ１１までの区間Ｒ１０、電圧Ｖｃ１１から電圧Ｖｃ１２までの区間Ｒ１１、電圧Ｖｃ１２から電圧Ｖｃ１３までの区間Ｒ１２、電圧Ｖｃ１３から電圧Ｖｃ１４までの区間Ｒ１３、電圧Ｖｃ１４から電圧Ｖｃ１５までの区間Ｒ１４、及び電圧Ｖｃ１５より高電圧側の区間Ｒ１５が設けられる。
なお、最も低電圧側の区間Ｒである区間Ｒ０の下限値は、少なくとも裏面電圧ＶＢＢより大きい。第１のメモリセルＭＣとチャネルを共有する対向セルである第２のメモリセルＭＣがリード対象とされた場合、第１のメモリセルＭＣの制御ゲートに裏面電圧ＶＢＢが印加される。区間Ｒ０の下限値が裏面電圧ＶＢＢ以上とされることで、第１のメモリセルＭＣの制御ゲートに裏面電圧ＶＢＢが印加された場合に、第１のメモリセルＭＣは非導通状態となることが保障される。
また、最も高電圧側の区間Ｒである区間Ｒ１５の上限値は、少なくともリード電圧Ｖｒｅａｄ未満である。よって、各メモリセルＭＣは、格納しているデータに拘わらず、リード電圧Ｖｒｅａｄが印加された場合に導通状態になることができる。
プログラム動作では、各メモリセルＭＣのしきい値電圧は、データに対応した区間内に設定される。その結果、複数のメモリセルＭＣのしきい値電圧は、区間毎にローブ状の分布を形成する。区間ＲＸを目標として設定されたしきい値電圧の状態を、状態ＳＸと表記する。区間ＲＸを目標として設定されたしきい値電圧の分布を、分布ＳＸと表記する。Ｘは、図８に示される例では、０から１５までの整数である。
なお、イレース動作では、メモリセルＭＣのしきい値電圧は、電圧Ｖｃ１よりも低い状態に設定される。即ち、状態Ｓ０は、データが消去された状態ともみなされ得る。よって、状態Ｓ０は、状態Ｅｒとも表記され得る。また、分布Ｓ０は、分布Ｅｒとも表記され得る。
リード動作では、隣り合う区間Ｒの境界に対応する電圧が検出電圧Ｖｓｅｎｓｅとして設定されることによって、メモリセルＭＣのしきい値電圧がどの区間Ｒに含まれるかが判定される。例えば、電圧Ｖｃ１、Ｖｃ２、Ｖｃ３、Ｖｃ４、Ｖｃ５、Ｖｃ６、Ｖｃ７、Ｖｃ８、Ｖｃ９、Ｖｃ１０、Ｖｃ１１、Ｖｃ１２、Ｖｃ１３、Ｖｃ１４、及びＶｃ１５のそれぞれは、検出電圧Ｖｓｅｎｓｅとして使用され得る。
メモリセルＭＣのしきい値電圧は、セル間相互干渉を含む種々の要因によって変動し得る。よって、区間Ｒの幅が狭いほど、当該区間Ｒ内にしきい値電圧の分布を設定したり維持したりすることが困難である。その結果、各区間Ｒに形成されたローブ状の分布の高電圧側の一部または低電圧側の一部が、隣接する区間Ｒにはみ出す場合がある。図８に示される例によれば、隣り合う区間Ｒの境界において、ローブ状の各分布の一部が互いにはみ出すことで、隣り合う区間Ｒの分布の一部が重なり合っている。
目的の区間Ｒに形成されたローブ状の分布Ｓの一部が隣接する区間Ｒにはみ出している場合、リード動作においては、しきい値電圧がそのはみ出した部分に含まれるメモリセルＭＣからは、誤ったデータがリードされる。誤ったデータは、メモリコントローラ２に送られて、メモリコントローラ２において誤りを訂正する機能によって訂正される。
以降では、一例として、実施形態にかかる半導体記憶装置１においては、各メモリセルＭＣはプログラム動作によって最終的にＱＬＣの方式でデータが格納されるように構成されていることとする。
前述されたように、プログラム動作は、第２メモリグループを構成する複数のメモリセルＭＣに対して一括に実行され得る。そして、ＱＬＣの方式によれば、各メモリセルＭＣには、４ビットのデータが格納される。４ビットのデータのうちの最下位桁のビットデータを第２メモリグループの分だけ集めたデータは、ロアーページと称される。４ビットのデータのうちの最下位桁から２桁目の桁のビットデータを第２メモリグループの分だけ集めたデータは、ミドルページと称される。４ビットのデータのうちの最下位桁から３桁目の桁のビットデータを第２メモリグループの分だけ集めたデータは、アッパーページと称される。４ビットのデータのうちの最上位桁のビットデータを第２メモリグループの分だけ集めたデータは、トップページと称される。
実施形態では、マルチステージプログラム動作が実行される。図９は、実施形態にかかるマルチステージプログラム動作を構成する複数ステージのプログラム動作によるしきい値電圧の分布の変化を説明するための模式的な図である。図９には、１つの第２メモリグループを構成するメモリセルＭＣの群のしきい値電圧の各ステージでの変化を示す４つのグラフが示されている。各グラフにおいて、横軸は電圧を示し、縦軸はメモリセルＭＣの数を示す。
イレース動作の後のブロックＢＬＫにおいては、全てのメモリセルＭＣは状態Ｅｒになっている。特に、イレース動作の後にまだプログラム動作が開始されていない場合、図９の最上段のグラフに示されるように、メモリセルＭＣのしきい値電圧は、電圧Ｖｃ１よりも低い範囲に大きなローブの形状の分布を形成する。そして、当該分布は、電圧ＶＢＢを低電圧側に超えて拡がっている。
イレース動作の後の状態の第２メモリグループに対し、第１ステージ（ＳＴ１とも表記される）のプログラム動作によって、各メモリセルＭＣには１ビットのデータが格納される。つまり、第２メモリグループには、１ページ分のデータが格納される。
第１ステージのプログラム動作によれば、図９の上から２段目のグラフに示されるように、区間Ｒ０に分布ＥＰ１，ＥＰ２が形成される。分布ＥＰ１および分布ＥＰ２は、１ビットのそれぞれ異なるデータに対応する。分布ＥＰ１および分布ＥＰ２は、所定の電圧Ｖａを挟んで互いに離間して存在している。分布ＥＰ１および分布ＥＰ２のうちの低電圧側の分布ＥＰ１は、電圧Ｖａを高電圧側にはみ出さず、分布ＥＰ１および分布ＥＰ２のうちの高電圧側の分布ＥＰ２は、電圧Ｖａを低電圧側にはみ出さない。
よって、半導体記憶装置１は、第１ステージのプログラム動作が完了したメモリセルＭＣに対し、電圧Ｖａを検出電圧Ｖｓｅｎｓｅとして使用したリード動作を行えば、当該メモリセルＭＣから誤りを含まない１ビットのデータを取得することが可能である。
本明細書において、第１ステージのプログラム動作は、各メモリセルトランジスタに１ビットのデータが格納されるという意味で、ＳＬＣプログラム動作とも表記される。
続いて、第２ステージ（ＳＴ２とも表記される）のプログラム動作によって、各メモリセルＭＣにはさらに２ビットのデータが追加で格納される。つまり、第２メモリグループには、第２ステージのプログラム動作によって、２ページ分のデータが追加で格納され、第２メモリグループは、合計で３ページのデータが格納された状態となる。
第２ステージのプログラム動作によれば、図９の上から３段目のグラフに示されるように、電圧ＶＢＢより高くかつ電圧Ｖｂ１までの区間に低電圧側から分布ＥＲ（分布Ｓ０’とも表記する）および分布Ｓ２’が形成され、電圧ＶＢ１から電圧ＶＢ２までの区間に低電圧側から分布Ｓ４’および分布Ｓ６’が形成され、電圧ＶＢ２から電圧ＶＢ３までの区間に低電圧側から分布Ｓ８’および分布Ｓ１０’が形成され、電圧ＶＢ３よりも高電圧側の区間に低電圧側から分布Ｓ１２’および分布Ｓ１４’が形成される。
分布Ｓ０’および分布Ｓ２’は、互いに一部が重なり合っていてもよい。分布Ｓ４’および分布Ｓ６’は、互いに一部が重なりあっていてもよい。分布Ｓ８’および分布Ｓ１０’は、互いに一部が重なり合っていてもよい。分布Ｓ１２’および分布Ｓ１４’は、互いに一部が重なり合っていてもよい。
しかしながら、分布Ｓ０’および分布Ｓ２’は、電圧Ｖｂ１を高電圧側にはみ出さない。分布Ｓ４’および分布Ｓ６’は、電圧Ｖｂ１を低電圧側にはみ出さない。分布Ｓ４’および分布Ｓ６’は、電圧Ｖｂ２を高電圧側にはみ出さない。分布Ｓ８’および分布Ｓ１０’は、電圧Ｖｂ２を低電圧側にはみ出さない。分布Ｓ８’および分布Ｓ１０’は、電圧Ｖｂ３を高電圧側にはみ出さない。分布Ｓ１２’および分布Ｓ１４’は、電圧Ｖｂ３を低電圧側にはみ出さない。つまり、第２ステージのプログラム動作によれば、第２メモリグループを構成する複数のメモリセルＭＣのしきい値電圧の群が、２個ずつ分離した８個の分布を形成するように設定される。
よって、半導体記憶装置１は、第２ステージのプログラム動作が完了したメモリセルＭＣに対し、電圧Ｖｂ１、Ｖｂ２、及びＶｂ２を検出電圧Ｖｓｅｎｓｅとして使用したリード動作を行えば、当該メモリセルＭＣから誤りを含まない２ビットのデータを取得することが可能である。
なお、互いに重なり合うことが許容される分布Ｓ０’および分布Ｓ２’は、ＳＬＣプログラム動作によって予め格納された１ビットのデータによって分離可能にデータコーディングが定義される。互いに重なり合うことが許容される分布Ｓ４’および分布Ｓ６’は、ＳＬＣプログラム動作によって予め格納された１ビットのデータによって分離可能にデータコーディングが定義される。互いに重なり合うことが許容される分布Ｓ８’および分布Ｓ１０’は、ＳＬＣプログラム動作によって予め格納された１ビットのデータによって分離可能にデータコーディングが定義される。互いに重なり合うことが許容される分布Ｓ１２’および分布Ｓ１４’は、ＳＬＣプログラム動作によって予め格納された１ビットのデータによって分離可能にデータコーディングが定義される。データコーディングに関しては後述される。
本明細書において、第２ステージのプログラム動作は、各メモリセルトランジスタに３ビットのデータが格納されるという意味で、ＴＬＣプログラム動作とも表記される。
続いて、第３ステージ（ＳＴ３とも表記される）のプログラム動作によって、各メモリセルＭＣにはさらに１ビットのデータが追加で格納される。つまり、第２メモリグループには、第３ステージのプログラム動作によって、１ページ分のデータが追加で格納され、第２メモリグループは合計で４ページのデータが格納された状態となる。
第３ステージのプログラム動作では、分布Ｓ０’に含まれるメモリセルＭＣはしきい値電圧が維持または若干昇圧されることによって、分布Ｓ０’は、分布Ｓ０および分布Ｓ１に分割される。分布Ｓ２’に含まれるメモリセルＭＣはしきい値電圧が若干昇圧されることによって、分布Ｓ２’は、分布Ｓ２および分布Ｓ３に分割される。分布Ｓ４’に含まれるメモリセルＭＣはしきい値電圧が若干昇圧されることによって、分布Ｓ４’は、分布Ｓ４および分布Ｓ５に分割される。分布Ｓ６’に含まれるメモリセルＭＣはしきい値電圧が若干昇圧されることによって、分布Ｓ６’は、分布Ｓ６および分布Ｓ７に分割される。分布Ｓ８’に含まれるメモリセルＭＣはしきい値電圧が若干昇圧されることによって、分布Ｓ８’は、分布Ｓ８および分布Ｓ９に分割される。分布Ｓ１０’に含まれるメモリセルＭＣはしきい値電圧が若干昇圧されることによって、分布Ｓ１０’は、分布Ｓ１０および分布Ｓ１１に分割される。分布Ｓ１２’に含まれるメモリセルＭＣはしきい値電圧が若干昇圧されることによって、分布Ｓ１２’は、分布Ｓ１２および分布Ｓ１３に分割される。分布Ｓ１４’に含まれるメモリセルＭＣはしきい値電圧が若干昇圧されることによって、分布Ｓ１４’は、分布Ｓ１４および分布Ｓ１５に分割される。
このように、実施形態にかかるマルチステージプログラム動作では、３ステージのプログラム動作が実行される。
第１ステージのプログラム動作によって各メモリセルＭＣに格納された１ビットのデータは、第２ステージおよび第３ステージのプログラム動作の前にリードされて、第２ステージおよび第３ステージのプログラム動作において使用される。また、第２ステージのプログラム動作によって各メモリセルＭＣに追加で格納された２ビットのデータは、第３ステージのプログラム動作の前にリードされて、第３ステージのプログラム動作において使用される。
つまり、実施形態によれば、メモリセルＭＣに第１ステージのプログラム動作によって格納された１ビットのデータおよびメモリセルＭＣに第２ステージのプログラム動作によって格納された２ビットのデータがリード可能である。よって、メモリコントローラ２は、第１ステージのプログラム動作によってメモリセルＭＣに格納された１ビットのデータおよび第２ステージのプログラム動作によってメモリセルＭＣに格納された２ビットのデータを、全ビットのデータの格納が完了するまでバッファメモリ３に保持しておく必要がない。つまり、メモリコントローラ２のバッファメモリ３に保持しておくべきデータの量を、フォギーファインプログラム動作が実行される構成に比べて大幅に削減することが可能である。
また、実施形態によれば、最後のステージから１つ前のステージのプログラム動作、つまり第２ステージのプログラム動作において、出来るだけ多くのビットのデータ（図９に示された例では３ビットのデータ）が格納されるため、第２ステージのプログラム動作によって各メモリセルＭＣのしきい値電圧を目標の区間Ｒの近くに設定することができる。その結果、最後のステージのプログラム動作、つまり第３ステージのプログラム動作におけるしきい値電圧の変移量が抑制されるので、セル間相互干渉によるデータの信頼性の低下を抑制できる。
つまり、実施形態によれば、データの信頼性を損なわずにメモリコントローラ２に保持しておく必要があるデータの量を削減できる。
図１０は、図９に示されたマルチステージプログラム動作を可能にする実施形態のコーディングの一例を示す図である。本図に示されたコーディングの例によれば、状態Ｓ０にはデータ“１１１１”、状態Ｓ１にはデータ“１１１０”、状態Ｓ２にはデータ“１１００”、状態Ｓ３にはデータ“１１０１”、状態Ｓ４にはデータ“０１０１”、状態Ｓ５にはデータ“０１００”、状態Ｓ６にはデータ“０１１０”、状態Ｓ７にはデータ“０１１１”、状態Ｓ８にはデータ“００１１”、状態Ｓ９にはデータ“００１０”、状態Ｓ１０にはデータ“００００”、状態Ｓ１１にはデータ“０００１”、状態Ｓ１２にはデータ“１００１”、状態Ｓ１３にはデータ“１０００”、状態Ｓ１４にはデータ“１０１０”、状態Ｓ１５にはデータ“１０１１”が対応付けられる。ただし、データ“ａｂｃｄ”と記載した場合、“ａ”はロアーページに属するビット、“ｂ”はミドルページに属するビット、“ｃ”はアッパーページに属するビット、“ｄ”はトップページに属するビットを表す。
図１０に示されるコーディングによれば、第１ステージのプログラム動作では、アッパーページのデータが格納される。第２ステージのプログラム動作では、ロアーページとミドルページのデータが追加で格納される。そして、第３ステージのプログラム動作では、トップページのデータがさらに追加で格納される。
上記のコーディングによれば、第１ステージのプログラム動作で格納されるアッパーページのビットによって、ロアーページおよびミドルページが格納される第２ステージのプログラム動作によって形成される、互いに重なり合うことが許容された分布Ｓ０’（つまり分布Ｓ０と分布Ｓ１に分割される前の分布）と、分布Ｓ２’（つまり分布Ｓ２と分布Ｓ３とに分割される前の分布）と、を分離することが可能である。また、互いに重なり合うことが許容された分布Ｓ４’（つまり分布Ｓ４と分布Ｓ５に分割される前の分布）と、分布Ｓ６’（つまり分布Ｓ６と分布Ｓ７とに分割される前の分布）と、を分離することが可能である。互いに重なり合うことが許容された分布Ｓ８’（つまり分布Ｓ８と分布Ｓ９に分割される前の分布）と、分布Ｓ１０’（つまり分布Ｓ１０と分布Ｓ１１とに分割される前の分布）と、を分離することが可能である。互いに重なり合うことが許容された分布Ｓ１２’（つまり分布Ｓ１２と分布Ｓ１３に分割される前の分布）と、分布Ｓ１４’（つまり分布Ｓ１４と分布Ｓ１５とに分割される前の分布）と、を分離することが可能である。
このように、第１ステージのプログラム動作で格納されるビットによって、第２のプログラム動作によって形成される互いに重なり合うことが許容された２つの分布が分離可能なようにコーディングが定義される。なお、コーディングは、第１ステージのプログラム動作で格納されるビットによって、第２のプログラム動作によって形成される互いに重なり合うことが許容された２つの分布が分離可能である限り、任意に定義され得る。
続いて、図１１～図１５を参照して、実施形態にかかる半導体記憶装置１において実行されるマルチステージプログラム動作の詳細の一例を説明する。以降では、１つのブロックＢＬＫにデータが格納される動作について説明する。
図１１は、実施形態にかかる半導体記憶装置１による第１ステージのプログラム動作の実行の順番の一例を説明するための図である。図１１に示された矢印は、第１ステージのプログラム動作、つまりＳＬＣプログラム動作が実行される順番を示している。なお、図１１に示された内容は、図２の構成例に沿っている。
半導体記憶装置１は、イレース動作の後のブロックＢＬＫが備える全ての第２メモリグループに対して、アッパーページのデータを格納するＳＬＣプログラム動作を実行する。例えば、図１１に示されるように、第２メモリグループが接続されたワード線ＷＬがソース線ＳＬ側からワード線ＷＬがワード線番号の順に選択される。そして、選択中のワード線ＷＬに接続されたストリングユニットＳＵ毎の第２メモリグループに対し、ストリングユニットＳＵ番号の順に、ＳＬＣプログラム動作が実行される。なお、ストリングユニットＳＵ（２ｐ）に対するＳＬＣプログラム動作では、ワード線ＷＬａが使用され、ストリングユニットＳＵ（２ｐ＋１）に対するＳＬＣプログラム動作では、ワード線ＷＬｂが使用される。
全てのワード線ＷＬが選択済みとなった後、３つのワード線ＷＬＤＤが順次選択され、各ワード線ＷＬＤＤの選択中には、選択中のワード線ＷＬに接続された各ストリングユニットＳＵのダミーセルのグループ毎にＳＬＣプログラム動作が実行される。
ダミーセルは、メモリセルＭＣと同様に、ＳＬＣプログラム動作によって、図９の最上段から２段目のグラフに示されたようにしきい値電圧を設定することが可能に構成されている。
半導体記憶装置１は、少なくとも３つのワード線ＷＬＤＤの分の各ダミーセルグループに対し、１つのワード線ＷＬの分のアッパーページのデータを格納する。
図１２は、実施形態にかかる半導体記憶装置１が実行する１つの第２メモリグループに対するＳＬＣプログラム動作にかかる一連の処理の一例を示すフローチャートである。図１２に示される一連の処理は、ダミーセルグループに対しても同様に実行される。図１２に示される一連の処理は、第１動作の一例である。図１２に示される一連の処理は、実施形態にかかる回路であるシーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６の協働によって実行される。
まず、半導体記憶装置１は、メモリコントローラ２からアッパーページのデータを受信する（ＳＴＥＰ １０１）。すると、半導体記憶装置１は、受信したアッパーページのデータを、図１１に示された順番で選択されたワード線ＷＬに接続され、かつ図１１に示された順番で選択されたストリングユニットＳＵに属する第２メモリグループに対し、受信したアッパーページのデータをＳＬＣプログラム動作によって格納する（ＳＴＥＰ １０２）。そして、１つの第２メモリグループに対するＳＬＣプログラム動作にかかる一連の処理が終了する。
なお、ＳＬＣプログラム動作では、最終的な格納先がワード線ＷＬｉに接続され、かつストリングユニットＳＵｊに属する第２メモリグループであるアッパーデータは、第１ステージのプログラム動作では、ワード線ＷＬ（ｉ＋３）に接続され、かつストリングユニットＳＵｊに属する第２メモリグループに格納される。なお、図１２に示される例では、ｉは０から６３までの整数であり、ｊは０から１５までの整数である。
このように、アッパーデータは、最終的な格納先から３つビット線ＢＬ側に離間したワード線ＷＬに格納されるのは、ワード線ＷＬｉに接続された各第２メモリグループに対して第２ステージのプログラム動作および第３ステージのプログラム動作が実行された際のセル間干渉によって、ワード線ＷＬ（ｉ＋１）およびワード線ＷＬ（ｉ＋２）に格納されたアッパーページのデータが誤りなくリードすることが不可能になるからである。
なお、ワード線ＷＬ６１に接続され、かつストリングユニットＳＵｊに属する第２メモリグループが最終的な格納先であるアッパーデータは、第１ステージのプログラム動作では、例えば、ワード線ＷＬＤＤ２に接続され、かつストリングユニットＳＵｊに属するダミーセルグループに格納される。また、ワード線ＷＬ６２に接続され、かつストリングユニットＳＵｊに属する第２メモリグループが最終的な格納先であるアッパーデータは、例えば、ワード線ＷＬＤＤ１に接続され、かつストリングユニットＳＵｊに属するダミーセルグループに格納される。また、ワード線ＷＬ６３に接続され、かつストリングユニットＳＵｊに属する第２メモリグループであるアッパーデータは、例えば、ワード線ＷＬＤＤ０に接続され、かつストリングユニットＳＵｊに属するダミーセルグループに格納される。
また、ワード線ＷＬ０～ＷＬ２のそれぞれに接続された各第２メモリグループに対しては、第１ステージのプログラム動作においては、１ページの任意のデータが格納され得る。
アッパーデータの最終的な格納先のワード線ＷＬと、第１ステージのプログラム動作における当該アッパーデータの格納先のワード線ＷＬと、の間隔は、ワード線ＷＬ３つ分に限定されない。アッパーデータの最終的な格納先のワード線ＷＬと、第１ステージのプログラム動作における当該アッパーデータの格納先のワード線ＷＬと、の間隔は、４以上のワード線ＷＬであってもよい。アッパーデータの最終的な格納先のワード線ＷＬと、第１ステージのプログラム動作における当該アッパーデータの格納先のワード線ＷＬと、の間隔は、４以上のワード線ＷＬである場合、各ブロックＢＬＫは、それぞれストリングユニットＳＵ毎のダミーセルグループが接続された４以上のワード線ＷＬＤＤ乃至ＷＬＤＳが具備され、当該４以上のワード線ＷＬＤＤ乃至ＷＬＤＳに接続された各ダミーセルグループに対して第１ステージのプログラム動作が実行される。
図１３、図１４、図１５、および図１６は、実施形態にかかる半導体記憶装置１による第２ステージのプログラム動作および第３ステージのプログラム動作の実行の順番の一例を説明するための図である。図１３、図１４、図１５、および図１６に示された矢印は、第２ステージのプログラム動作、つまりＴＬＣプログラム動作と、第３ステージのプログラム動作、つまりＱＬＣプログラム動作、が実行される順番を示している。なお、これらの図に示された内容は、図２の構成例に沿っている。
第１ステージのプログラム動作が完了したブロックＢＬＫに対し、まず、図１３に示されるように、ワード線ＷＬ０に接続された全ての第２メモリグループに対してストリングユニットの番号順にＴＬＣプログラム動作が実行される。
ＴＬＣプログラム動作によるしきい値電圧の変移量は、ＳＬＣプログラム動作またはＱＬＣプログラム動作におけるしきい値電圧の変移量に比べて大きいため、隣接するワード線ＷＬにおいてＳＬＣプログラム動作によって格納されたデータは、第２メモリグループから誤りなくリードすることが不可能になる。よって、例えば図１３に示されるように、ワード線ＷＬ０に接続され、かつストリングユニットＳＵ０～ＳＵ４に属する５つの第２メモリグループに対してＴＬＣプログラム動作が実行されると、ワード線ＷＬ１に接続され、かつストリングユニットＳＵ０～ＳＵ４に属する５つの第２メモリグループにＳＬＣプログラム動作によって格納されたデータは誤りなくリードすることが不可能になる。
ワード線ＷＬ０に接続された全ての第２メモリグループに対してＴＬＣプログラム動作が完了すると、図１４に示されるように、ワード線ＷＬ１に接続された全ての第２メモリグループに対してストリングユニットの番号順にＴＬＣプログラム動作が実行される。
ワード線ＷＬ１に接続された全ての第２メモリグループに対するＴＬＣプログラム動作が実行されると、既に述べられた理由により、ワード線ＷＬ１に接続された全ての第２メモリグループにＳＬＣプログラム動作によって格納されたデータは誤りなくリードすることが不可能になる。
続いて、図１５に示されるように、ワード線ＷＬ０に接続された全ての第２メモリグループに対してストリングユニットの番号順にＱＬＣプログラム動作が実行される。
以降は、図１６に示されるように、ワード線ＷＬ（ｉ＋１）に接続された全ての第２メモリグループに対してストリングユニットの番号順にＴＬＣプログラム動作が実行され、その後にワード線ＷＬｉに接続された全ての第２メモリグループに対してストリングユニットの番号順にＱＬＣプログラム動作が実行されることが、繰り返し実行される。これによって、各ワード線ＷＬに接続された各単位ユニットに対し、４ページの分のデータの格納が完了する。
このように、隣り合う２つのワード線ＷＬに接続された全ての第２メモリグループに対して第２ステージのプログラム動作が実行された後、当該２つのワード線ＷＬのうちの１つのワード線ＷＬに接続された全ての第２メモリグループに対して第３ステージのプログラム動作が実行されるよう、第２ステージのプログラム動作および第３ステージのプログラム動作の実行順が決められている。
図１７は、実施形態にかかる半導体記憶装置１が実行する１つの第２メモリグループに対するＴＬＣプログラム動作にかかる一連の処理の一例を示すフローチャートである。本図では、ワード線ＷＬｉに接続された第２メモリグループに対してＴＬＣプログラム動作が実行される場合の手順が示されている。図１７に示される一連の処理は、第２動作の一例である。図１７に示される一連の処理は、実施形態にかかる回路であるシーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６の協働によって実行される。
半導体記憶装置１は、ワード線ＷＬ（ｉ＋３）に接続された第２メモリグループに予め格納されたアッパーページのデータを、第２メモリグループからデータレジスタ１７に転送する（ＳＴＥＰ ２０１）。半導体記憶装置１は、メモリコントローラ２からロアーページのデータとミドルページのデータとを受信する（ＳＴＥＰ ２０２）。その後、半導体記憶装置１は、ＳＴＥＰ ２０１の処理で受信されたロアーページのデータ及びミドルページのデータと、ＳＴＥＰ ２０１の処理でデータレジスタ１７に取得されたアッパーページのデータと、からなる３ページ分のデータを、ワード線ＷＬｉに接続された第２メモリグループにＴＬＣプログラム動作によって格納する（ＳＴＥＰ ２０３）。そして、１つの第２メモリグループに対するＴＬＣプログラム動作にかかる一連の処理が終了する。
なお、図１７に示された一連の処理において、ＳＴＥＰ ２０１の処理とＳＴＥＰ ２０２の処理との実行順は、上記された順番に限定されない。ＳＴＥＰ ２０２の処理がＳＴＥＰ ２０１の処理よりも先に実行されてもよい。
図１８は、実施形態にかかる半導体記憶装置１が実行する１つの第２メモリグループに対するＱＬＣプログラム動作にかかる一連の処理の一例を示すフローチャートである。本図では、ＱＬＣプログラム動作が実行される対象は、ワード線ＷＬｉに接続された第２メモリグループであることとして一連の処理が示されている。図１８に示される一連の処理は、実施形態にかかる回路であるシーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６の協働によって実行される。
半導体記憶装置１は、ワード線ＷＬ（ｉ＋３）に接続された第２メモリグループに予め格納されたアッパーページのデータを、当該第２メモリグループからデータレジスタ１７に転送する（ＳＴＥＰ ３０１）。半導体記憶装置１は、ＱＬＣプログラム動作によるデータの格納先、つまりワード線ＷＬｉに接続された第２メモリグループに予め格納されたロアーページのデータおよびミドルページのデータを、当該第２メモリグループからデータレジスタ１７にさらに転送する（ＳＴＥＰ ３０２）。また、半導体記憶装置１は、メモリコントローラ２からトップページのデータを受信する（ＳＴＥＰ ３０３）。
その後、半導体記憶装置１は、ＳＴＥＰ ３０２の処理でデータレジスタ１７に取得されたロアーページのデータ及びミドルページのデータと、ＳＴＥＰ ３０１の処理でデータレジスタ１７に取得されたアッパーページのデータと、ＳＴＥＰ ３０３の処理で受信されたトップページのデータと、からなる４ページ分のデータを、ワード線ＷＬｉに接続された第２メモリグループにＱＬＣプログラム動作によって格納する（ＳＴＥＰ ３０４）。そして、１つの第２メモリグループに対するＱＬＣプログラム動作にかかる一連の処理が終了する。
なお、図１８に示された一連の処理において、ＳＴＥＰ ３０１～ＳＴＥＰ ３０３の処理の実行順は、上記された順番に限定されない。ＳＴＥＰ ３０１～ＳＴＥＰ ３０３の処理の実行順は、任意に変更され得る。
以上では、ＱＬＣの方式でメモリセルＭＣにテータが格納される例について説明した。メモリセルＭＣにテータが格納される方式は、ＱＬＣに限定されない。例えば、メモリセルＭＣに５ビットのデータが格納されるＰＬＣの方式、またはメモリセルＭＣに６ビット以上のデータが格納される方式でも適用され得る。
図１９は、ＰＬＣの方式が適用された場合における実施形態にかかるマルチステージプログラム動作を可能にするコーディングの一例を示す図である。本図に示されたコーディングの例によれば、状態Ｓ０にはデータ“１１１１１”、状態Ｓ１にはデータ“１１１１０”、状態Ｓ２にはデータ“１１１００”、状態Ｓ３にはデータ“１１１０１”、状態Ｓ４にはデータ“１１００１”、状態Ｓ５にはデータ“１１０１１”、状態Ｓ６にはデータ“１１０１０”、状態Ｓ７にはデータ“１１０００”、状態Ｓ８にはデータ“０１０００”、状態Ｓ９にはデータ“０１００１”、状態Ｓ１０にはデータ“０１０１１”、状態Ｓ１１にはデータ“０１０１０”、状態Ｓ１２にはデータ“０１１１０”、状態Ｓ１３にはデータ“０１１００”、状態Ｓ１４にはデータ“０１１０１”、状態Ｓ１５にはデータ“０１１１１”、状態Ｓ１６にはデータ“００１１１”、状態Ｓ１７にはデータ“００１１０”、状態Ｓ１８にはデータ“００１００”、状態Ｓ１９にはデータ“００１０１”、状態Ｓ２０にはデータ“００００１”、状態Ｓ２１にはデータ“０００１１”、状態Ｓ２２にはデータ“０００１０”、状態Ｓ２３にはデータ“０００００”、状態Ｓ２４にはデータ“１００００”、状態Ｓ２５にはデータ“１０００１”、状態Ｓ２６にはデータ“１００１１”、状態Ｓ２７にはデータ“１００１０”、状態Ｓ２８にはデータ“１０１１０”、状態Ｓ２９にはデータ“１０１００”、状態Ｓ３０にはデータ“１０１０１”、状態Ｓ３１にはデータ“１０１１１”が対応付けられる。ただし、データ“ａｂｃｄｅ”と記載した場合、“ａ”はベースページに属するビット、“ｂ”はロアーページに属するビット、“ｃ”はミドルページに属するビット、“ｄ”はアッパーページに属するビット、“ｅ”はトップページに属するビットを表す。
図１９に示されるコーディングによれば、第１ステージのプログラム動作では、ミドルページのデータが格納される。第２ステージのプログラム動作では、ベースページとロアーページのデータとが追加で格納される。そして、第３ステージのプログラム動作では、アッパーページのデータとトップページのデータとがさらに追加で格納される。
なお、以上述べた例では、第２ステージのプログラム動作では、メモリセルＭＣ当たりに２ページのデータが追加で格納された。第２ステージのプログラム動作で格納されるデータのビット数は、２以上であればよい。つまり、メモリセルＭＣに最終的に格納されるデータのビット数をＮとし、第２ステージのプログラム動作でメモリセルＭＣに追加で格納されるデータのビット数をＭとした場合、Ｎは４以上の整数であり、Ｍは２以上の整数であり、かつ、１＋Ｍ＜Ｎが満たされれば、ＮおよびＭは任意に設定され得る。
以上述べたように、実施形態にかかる回路であるシーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６は、複数のメモリセル群（即ち複数の第２メモリグループ）に対して第１動作を実行する（例えば図１１参照）。第１動作は、メモリセル当たりに１ビットの第１データを外部から受信することと（例えば図１２のＳＴＥＰ １０１参照）、複数のメモリセルのしきい値電圧を、２Ｎ個の区間のうちの最も低電圧側の第１の区間のうちに、第１データに対応した分離された２個の第１の分布（例えば図９の最上段から２段目のグラフ参照）を形成するように設定することと（例えば図１２のＳＴＥＰ １０２参照）、を含む。回路は、複数のメモリセル群に対する第１動作の後、複数の第１のワード線のうちの隣り合う２つの第２のワード線のそれぞれに接続されたメモリセル群に対し第２動作を実行する（例えば図１３、図１４参照）。第２動作は、複数の第１のワード線のうちの２つの第２のワード線のうちの一である第３のワード線から３以上離れた第１のワード線である第４のワード線に接続されたメモリセル群から２個の第１の分布に基づきメモリセル当たりに１ビットの第２データをリードすることと（例えば図１７のＳＴＥＰ ２０１参照）、メモリセル当たりにＭビットの第３データを外部から受信することと（例えば図１７のＳＴＥＰ ２０２参照）、第３のワード線に接続されたメモリセル群に含まれる複数のメモリセルのしきい値電圧を、第２データと第３データとからなるメモリセル当たりに（１＋Ｍ）ビットの第４データに対応した２（１＋Ｍ）個の第２の分布（例えば図９の最上段から３段目のグラフ参照）を２個ずつ分離して形成するように設定することと（例えば図１７のＳＴＥＰ ２０３参照）、を含む。さらに、回路は、２つの第２のワード線のそれぞれに接続されたメモリセル群に対する第２動作の後、２つの第２のワード線のうちの一である第５のワード線に接続されたメモリセル群に対し第３動作を実行する（例えば図１５、図１６参照）。第３動作は、複数の第１のワード線のうちの第５のワード線から３以上離れた第１のワード線である第６のワード線から２個の第１の分布に基づきメモリセル当たりに１ビットの第５データをリードすることと（例えば図１８のＳＴＥＰ ３０１参照）、第５のワード線から２（１＋Ｍ）個の第２の分布に基づきメモリセル当たりにＭビットの第６データをリードすることと（例えば図１８のＳＴＥＰ ３０２参照）、メモリセル当たりに（Ｎ－Ｍ－１）ビットの第７データを外部から受信することと（例えば図１８のＳＴＥＰ ３０３参照）、第５データと第６データと第７データとからなるメモリセル当たりにＮビットの第８データに対応した２Ｎ個の第３の分布を２Ｎ個の区間に設定することと（例えば図１８のＳＴＥＰ ３０４参照）、を含む。
メモリコントローラ２は、第１ステージのプログラム動作によってメモリセルＭＣに格納された１ビットのデータおよび第２ステージのプログラム動作によってメモリセルＭＣに格納されたＭビットのデータを、全ビットのデータの格納が完了するまでバッファメモリ３に保持しておく必要がない。そのため、メモリコントローラ２のバッファメモリ３に保持しておくべきデータの量を、フォギーファインプログラム動作が実行される構成に比べて大幅に削減することが可能である。
また、最後のステージから１つ前のステージのプログラム動作、つまり第２ステージのプログラム動作において、出来るだけ多くのビットのデータが格納されるため、第２ステージのプログラム動作によって各メモリセルＭＣのしきい値電圧を目標の区間Ｒの近くに設定することができる。その結果、最後のステージのプログラム動作、つまり第３ステージのプログラム動作におけるしきい値電圧の変移量が抑制されるので、セル間相互干渉によるデータの信頼性の低下を抑制できる。
つまり、実施形態によれば、データの信頼性を損なわずにメモリコントローラ２に保持しておく必要があるデータの量を削減できる。
また、実施形態によれば、ブロックＢＬＫは、少なくとも３つのダミーの第７のワード線（例えばワード線ＷＬＤＤ）と、少なくとも３つのダミーの第７のワード線のそれぞれに接続された複数のダミーのメモリセル群（即ちダミーセルグループ）と、を含む。回路は、少なくとも３つのダミーの第７のワード線のそれぞれに接続された複数のダミーのメモリセル群のそれぞれに対し、第１動作を実行する（例えば図１１参照）。
前述されたように、回路は、最終的な格納先の第２メモリグループが接続されたワード線から３以上のワード線ＷＬだけ離間した位置に第１ステージのプログラム動作によってデータが格納される。よって、１つのブロックＢＬＫに、当該ブロックＢＬＫが備える全ての第２メモリグループの分のデータを第１ステージのプログラム動作によって格納しようとした場合、３以上のワード線ＷＬの分だけ冗長な記憶領域が必要である。実施形態では、ブロックＢＬＫは、３以上の冗長なワード線ＷＬＤＤと、各ワード線ＷＬＤＤに接続されたダミーセルグループを備える。よって、ブロックＢＬＫは、第１ステージのプログラム動作によって格納される全ての第２メモリグループの分のデータを、当該ブロックＢＬＫ内に収めることが可能である。
また、実施形態によれば、回路は、例えば図１１に示されるように、全ての第２メモリグループと、ワード線ＷＬＤＤに接続されたダミーメモリグループと、の全てに対して第１動作が実行された後、第２動作が開始する。
なお、回路は、一部の連続して配列された少なくとも４つのワード線ＷＬのそれぞれに接続された第２メモリグループに対して第１動作が実行されると、これらの４つのワード線ＷＬのうちの１つに接続された第２メモリグループに対して第１動作を実行することが可能である。
また、実施形態によれば、複数の第２メモリグループは、一つのメモリセルＭＣ（第１のメモリセルＭＣと表記する）と、第１のメモリセルＭＣと異なる第２メモリグループに属し、かつ第１のメモリセルＭＣとチャネルを共有する第２のメモリセルＭＣと、を備える。第１のメモリセルＭＣと第２のメモリセルＭＣとは、同じ第１メモリグループＭＧに属し、互いに対向する。回路は、第１のメモリセルＭＣに対するリードの際には、第２メモリセルＭＣが接続されたワード線ＷＬには、電圧ＶＢＢが印加される。２Ｎ個の区間のうちの最も低電圧側の区間Ｒ０の下限値は、電圧ＶＢＢよりも小さい。
第１のメモリセルＭＣに対するリードの際には、第２のメモリセルＭＣのゲート電極に電圧ＶＢＢが印加されることによって第２のメモリセルＭＣは非導通状態とされるため、第１のメモリセルＭＣのしきい値電圧に応じたセル電流Ｉｃｅｌｌがビット線ＢＬからソース線ＳＬに向かって流れる。よって、第１のメモリセルＭＣに格納されたデータを適切にリードすることが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体記憶装置、２ メモリコントローラ、３ バッファメモリ、１０ メモリセルアレイ、１１ コマンドレジスタ、１２ アドレスレジスタ、１３ シーケンサ、１４ ドライバモジュール、１５ ロウデコーダモジュール、１６ センスアンプモジュール、１７ データレジスタ、２０ コア部材、２１ 半導体層、２２ トンネル絶縁膜、２３ 絶縁膜、２４ ブロック絶縁膜、３０ 半導体基板。

Claims (5)

  1. 複数のメモリセル群と、各メモリセルはしきい値電圧が設定される２Ｎ個の区間に対応したＮビットのデータを記憶するように構成され、
    それぞれは前記複数のメモリセル群の何れか一つのメモリセル群に接続された複数の第１のワード線と、
    前記複数のメモリセル群に対し第１動作を実行し、
    前記第１動作は、メモリセル当たりに１ビットの第１データを外部から受信することと、複数のメモリセルのしきい値電圧を、前記２Ｎ個の区間のうちの最も低電圧側の第１の区間のうちに、前記第１データに対応した分離された２個の第１の分布を形成するように設定することと、を含み、
    前記複数のメモリセル群に対する前記第１動作の後、前記複数の第１のワード線のうちの隣り合う２つの第２のワード線のそれぞれに接続されたメモリセル群に対し第２動作を実行し、
    前記第２動作は、前記複数の第１のワード線のうちの前記２つの第２のワード線のうちの一である第３のワード線から３以上離れた第１のワード線である第４のワード線に接続されたメモリセル群から前記２個の第１の分布に基づきメモリセル当たりに１ビットの第２データをリードすることと、メモリセル当たりにＭ（ただし１＋Ｍ＜Ｎ）ビットの第３データを外部から受信することと、前記第３のワード線に接続されたメモリセル群に含まれる複数のメモリセルのしきい値電圧を、前記第２データと前記第３データとからなるメモリセル当たりに（１＋Ｍ）ビットの第４データに対応した２（１＋Ｍ）個の第２の分布を２個ずつ分離して形成するように設定することと、を含み、
    前記２つの第２のワード線のそれぞれに接続されたメモリセル群に対する前記第２動作の後、前記２つの第２のワード線のうちの一である第５のワード線に接続されたメモリセル群に対し第３動作を実行し、
    前記第３動作は、前記複数の第１のワード線のうちの前記第５のワード線から３以上離れた第１のワード線である第６のワード線から前記２個の第１の分布に基づきメモリセル当たりに１ビットの第５データをリードすることと、前記第５のワード線から前記２（１＋Ｍ）個の第２の分布に基づきメモリセル当たりにＭビットの第６データをリードすることと、メモリセル当たりに（Ｎ－Ｍ－１）ビットの第７データを外部から受信することと、前記第５データと前記第６データと前記第７データとからなるメモリセル当たりにＮビットの第８データに対応した２Ｎ個の第３の分布を前記２Ｎ個の区間に設定することと、を含む、
    回路と、
    を備える半導体記憶装置。
  2. 前記複数のメモリセル群および前記複数の第１のワード線と、少なくとも３つのダミーの第７のワード線と、前記少なくとも３つのダミーの第７のワード線のそれぞれに接続された複数のダミーのメモリセル群と、を含むブロックを備え、
    前記回路は、前記少なくとも３つのダミーの第７のワード線のそれぞれに接続された前記複数のダミーのメモリセル群のそれぞれに対し、前記第１動作を実行する、
    請求項１に記載の半導体記憶装置。
  3. 前記回路は、前記複数の第１のワード線に接続された前記複数のメモリセル群のそれぞれと、前記少なくとも３つのダミーの第７のワード線のそれぞれに接続された前記複数のダミーのメモリセル群のそれぞれと、の全てに対して前記第１動作が完了した後、前記２つの第２のワード線のそれぞれに接続された前記メモリセル群に対する前記第２動作を開始する、
    請求項２に記載の半導体記憶装置。
  4. 前記複数のメモリセル群は、第１のメモリセルと、前記第１のメモリセルと異なるメモリセル群に属し、かつ前記第１のメモリセルとチャネルを共有する第２のメモリセルと、を含み、
    前記回路は、前記第１のメモリセルに対するリードの際には、前記複数の第１のワード線のうちの前記第２のメモリセルが接続されたワード線には、第１値の電圧が印加され、
    前記第１値は、前記第１の区間の下限値より小さい、
    請求項１から請求項３の何れか一項に記載の半導体記憶装置。
  5. 複数のメモリセル群と、各メモリセルはしきい値電圧が設定される２Ｎ個の区間に対応したＮビットのデータを記憶するように構成され、それぞれは前記複数のメモリセル群の何れか一つのメモリセル群に接続された複数の第１のワード線と、を備えたメモリセルアレイを制御する方法であって、
    前記複数のメモリセル群に対し第１動作を実行し、
    前記第１動作は、メモリセル当たりに１ビットの第１データを外部から受信することと、複数のメモリセルのしきい値電圧を、前記２Ｎ個の区間のうちの最も低電圧側の第１の区間のうちに、前記第１データに対応した分離された２個の第１の分布を形成するように設定することと、を含み、
    前記複数のメモリセル群に対する前記第１動作の後、前記複数の第１のワード線のうちの隣り合う２つの第２のワード線のそれぞれに接続されたメモリセル群に対し第２動作を実行し、
    前記第２動作は、前記複数の第１のワード線のうちの前記２つの第２のワード線のうちの一である第３のワード線から３以上離れた第１のワード線である第４のワード線に接続されたメモリセル群から前記２個の第１の分布に基づきメモリセル当たりに１ビットの第２データをリードすることと、メモリセル当たりにＭ（ただし１＋Ｍ＜Ｎ）ビットの第３データを外部から受信することと、前記第３のワード線に接続されたメモリセル群に含まれる複数のメモリセルのしきい値電圧を、前記第２データと前記第３データとからなるメモリセル当たりに（１＋Ｍ）ビットの第４データに対応した２（１＋Ｍ）個の第２の分布を２個ずつ分離して形成するように設定することと、を含み、
    前記２つの第２のワード線のそれぞれに接続されたメモリセル群に対する前記第２動作の後、前記２つの第２のワード線のうちの一である第５のワード線に接続されたメモリセル群に対し第３動作を実行し、
    前記第３動作は、前記複数の第１のワード線のうちの前記第５のワード線から３以上離れた第１のワード線である第６のワード線から前記２個の第１の分布に基づきメモリセル当たりに１ビットの第５データをリードすることと、前記第５のワード線から前記２（１＋Ｍ）個の第２の分布に基づきメモリセル当たりにＭビットの第６データをリードすることと、メモリセル当たりに（Ｎ－Ｍ－１）ビットの第７データを外部から受信することと、前記第５データと前記第６データと前記第７データとからなるメモリセル当たりにＮビットの第８データに対応した２Ｎ個の第３の分布を前記２Ｎ個の区間に設定することと、を含む、
    方法。
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