JP2009301621A - 半導体記憶装置 - Google Patents

Abstract

【課題】読み出しマージンを増大できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルアレイ12と、ビット線BL0〜BLm+1と、ソース線SRCと、センスアンプ18と、複数の第１ラッチ回路を備えたデータバッファ20と、電圧発生回路21と、制御回路22とを具備し、前記制御回路は、前記メモリセルに、第１ベリファイ電圧を満たすまで書き込み、前記書き込んだ後、前記書き込みデータを前記複数の第１ラッチ回路に再度保持させ、前記第１ベリファイ電圧より高い第２ベリファイ電圧にベリファイ電圧をシフトさせ、メモリセルにベリファイ読み出しを行い、前記ベリファイ読み出しによる前記複数のセンスアンプ回路の読み出しデータと、前記複数の第１ラッチ回路に再度保持させた前記書き込みデータとが不一致の場合に、前記保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込む、追加書き込みを行う。
【選択図】 図２

Description

この発明は、半導体記憶装置に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。

ＮＡＮＤ型フラッシュメモリでは、例えば、製造プロセスにおけるメモリセルの加工形状あるいは製造時の熱プロセスなどにより、個々のメモリセル間に書き込み特性のばらつきが存在する。ＮＡＮＤ型フラッシュメモリの読み出し動作（read）は、選択されたＮＡＮＤストリング内の読み出し非選択セルに対してもパス電圧（Ｖpass）を与える。このため、上記特性のばらつきが存在した上であっても、全てのセルの書き込み電圧（Ｖpgm）を読み出し電圧（Ｖread）以下に精度良く制御する必要がある。

ＮＡＮＤ型フラッシュメモリは、書き込み特性の上記ばらつきを抑制するために、通常、メモリセル毎（ビット毎）にベリファイ（Verify）書き込みを行う。このベリファイ（Verify）書き込みは、まず、書き込み動作を行った後に、所定の閾値電圧Ｖthに達したかどうかをメモリセル毎（ビット毎）に、判定するベリファイ読み出し（Verify Read）を行う。続いて、ベリファイ読み出しにより、書き込み不十分と判定がされたメモリセルに限り、再びベリファイ書き込みを行う。ベリファイ書き込みは、先に行ったベリファイ書き込み動作に対して書き込みパルスの電圧を所定の値だけ増加させて行う（ステップアップ書き込み）。

上記ベリファイ読み出しは、非選択セルにはパス電圧を与え、かつ選択セルに判定電圧を与える。この結果、所定のセル電流が流れた場合、メモリセルに書き込まれたデータを例えば“０”と判定する。

この時のセル電流は、周辺回路の内部抵抗、ビット線抵抗、ビット線コンタクト抵抗、ＮＡＮＤストリングの拡散層抵抗、非選択セルのチャネル抵抗、ソース線コンタクト抵抗、ソース線抵抗、など種々の寄生抵抗の影響を受ける。近年の微細化に伴い、隣接セル間の距離が低減するため、隣接セル効果（Yupin効果）の影響が増大している。

通常の読み出し動作では、セルの閾値電圧（Ｖｔｈ）に応じてセル電流が変化する。しかし、この隣接セル効果（Yupin効果）が発生すると、隣接する浮遊電極相互の容量結合により、セルの閾値電圧は周囲のセルの閾値電圧Ｖthに依存して、増大するように変動してしまう。したがって、周囲のセルの閾値電圧Ｖthが変動すると、当該セルの読み出し閾値電圧Ｖthも変動してしまう。この隣接セル効果（Yupin効果）は、隣接するセル間の書き込み特性の速度の差によって、例えば、次のような要因で発生する。

隣接セル効果（Yupin効果）による、読み出しの影響が特に顕著に現れるのは、書き込み特性の早いセルが、書き込み特性の遅いセルの閾値電圧Ｖthがまだ低い（浮遊電極の電圧が正）状態でベリファイ読み出し（Verify Read）される場合である。この場合、ベリファイ読み出し（Verify Read）時には、書き込み特性の遅い隣接セルの浮遊電極の正の電圧に吊られて、当該書き込み特性の早いセルの閾値電圧Ｖthは、低く見える状態で判定される。

一方、書き込みが終了に近づくと、ページ内の全てのセルの閾値電圧が所定の閾値電圧
に近づいている。このため、書き込み特性の遅い隣接セルのＶｔｈが最終状態である所定のＶｔｈ（浮遊電極の電圧が負）に近づいており、書き込み特性の早い当該セルの閾値電圧Ｖthは高く見える。そのため、上記書き込み特性の早いセルは、ベリファイ読み出しで判定したＶｔｈより高くシフトして見えることとなる。この結果、セルに設定された閾値電圧が所定の閾値電圧より高くなり、読み出しマージンが低減してしまう。

上記のように、従来の半導体記憶装置は、読み出しマージンが低減するという問題があった。

この出願の発明に関連する文献公知発明としては、例えば、次のような特許文献１がある。この特許文献１には、メモリセルの隣接セルゲートの電圧変動により、当該セルのＶｔｈが変動することを防止する書き込み動作に関する半導体記憶装置が記載されている。
特開２００５−２５８９８号公報

この発明は、読み出しマージンを増大できる半導体記憶装置を提供する。

この発明の一態様によれば、それぞれが浮遊電極とワード線に接続された制御電極とを有する複数のメモリセルを含み、前記複数のメモリセルの電流経路が直列接続されたメモリセルストリングを複数備えたメモリセルアレイと、前記メモリセルストリングの電流経路の一端に電気的に接続されたビット線と、前記メモリセルストリングの電流経路の他端に電気的に接続されたソース線と、前記ビット線毎に設けられ前記メモリセルに書き込まれたデータを読み出し可能な複数のセンスアンプ回路を備えたセンスアンプと、前記ビット線毎に設けられて前記センスアンプ回路に電気的に接続され、前記メモリセルに書き込むべきデータを保持可能な複数の第１ラッチ回路を備えたデータバッファと、書き込み電圧を発生する電圧発生回路と、前記電圧発生回路及び前記データバッファを制御する制御回路とを具備し、前記制御回路は、前記複数の第１ラッチ回路に保持された書き込みデータを各々の前記複数の第１ラッチ回路に電気的に接続された前記ビット線の複数の前記メモリセルに、第１ベリファイ電圧を満たすまで書き込み、前記書き込んだ後、前記書き込みデータを前記複数の第１ラッチ回路に再度保持させ、前記第１ベリファイ電圧より高い第２ベリファイ電圧にベリファイ電圧をシフトさせ、メモリセルにベリファイ読み出しを行い、前記ベリファイ読み出しによる前記複数のセンスアンプ回路の読み出しデータと、前記複数の第１ラッチ回路に再度保持させた前記書き込みデータとが不一致の場合に、前記保持させた前記書き込みデータを再度前記複数のメモリセルに一括して書き込む、追加書き込みを行う半導体記憶装置を提供できる。

この発明によれば、読み出しマージンを増大できる半導体記憶装置が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

[第１の実施形態]
＜１．全体構成例（ＮＡＮＤ型フラッシュメモリ）＞
１−１．
まず、図１を用いて、この発明の第１の実施形態に係る半導体記憶装置の全体構成例を説明する。図１は、この実施形態に係る半導体記憶装置として、ＮＡＮＤ型フラッシュメモリ１０を示すブロック図である。この実施形態では、半導体記憶装置の一構成例のとして、ＮＡＮＤ型フラッシュメモリを例に挙げて、以下説明する。

図１に示すように、この実施形態に係るＮＡＮＤ型フラッシュメモリ１０は、制御信号及び制御電圧発生回路１１、メモリセルアレイ１２、ワード線制御回路１３、カラムデコーダ１４、データ入出力端子１５−１、制御信号入力端子１５−２、ビット線制御回路１７を備えている。

制御信号及び制御電圧発生回路１１は、メモリセルアレイ１２、ワード線制御回路１３、ビット線制御回路１７を制御するように構成されている。制御信号及び制御電圧発生回路１１は、制御信号入力端子１５−２に電気的に接続され、例えば、ホスト機器から制御信号入力端子１５−２を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）等によって制御される。

メモリセルアレイ１２は、複数のブロックにより構成されている。このメモリセルアレイ１２には、ワード線を制御するワード線制御回路１３、ビット線を制御するビット制御回路１７が接続されている。

ワード線制御回路１３は、メモリセルアレイ１２中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

ビット線制御回路１７は、ビット線を介してメモリセルアレイ１２中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルの状態を検出する。また、ビット線制御回路１７は、ビット線を介してメモリセルアレイ１２中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路１７には、カラムデコーダ１４、制御信号及び制御電圧発生回路１１が接続されている。

ビット線制御回路１７内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ１４によって選択される。データ記憶回路に読み出されたメモリセルのデータは、カラムデコーダ１４を介してデータ入出力端子１５−１から外部へ出力される。データ入出力端子１５−１は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。

ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５−１から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子１５−１に入力された書き込みデータは、カラムデコーダ１４によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンド及びアドレスは制御信号及び制御電圧発生回路１１に供給される。

制御信号及び制御電圧発生回路１１は、ワード線制御回路１３、カラムデコーダ１４、制御信号入力端子１５−２、およびビット線制御回路１７に接続される。接続された上記構成回路は、制御信号及び制御電圧発生回路１１によって制御される。制御信号及び制御電圧発生回路１１は、制御信号入力端子１５−２に接続され、ホスト機器から制御信号入力端子１５−２を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。

ここで、上記ワード線制御回路１３、ビット線制御回路１７、カラムデコーダ１４、制御信号及び制御電圧発生回路１１は、書き込み回路、および読み出し回路を構成している。

１−２．
次に、図２を用いて、ＮＡＮＤ型フラッシュメモリ１０の構成例をより詳しく説明する。

図２に示すように、制御信号及び制御電圧発生回路１１は、電圧発生回路２１および制御回路２２を備えている。電圧発生回路２１は、制御回路２２の制御に従い、書き込み電圧Ｖpgm等の所定の電圧を発生するように構成されている。制御回路２２は、電圧発生回路２１及びビット線制御回路１７を制御するように構成されている。

メモリセルアレイ１２は、複数のブロック（…, Block n-1, Block n, Block n+1,…；nは自然数）により構成されている。本例の場合、各ブロック（…, Block n-1, Block n, Block n+1,…）は、１つのメモリセルトランジスタＭＴ０〜ＭＴm+1に１ビットのデータを記録することが可能なＳＬＣ（Single Level Cell）領域として構成された２値ＮＡＮＤ型フラッシュメモリである。また、後述する第３の実施形態に示すように、上記各のブロック（…, Block n-1, Block n, Block n+1,…）が１つのメモリセルトランジスタＭＴ０〜ＭＴm+1に多ビットのデータを記録することが可能なＭＬＣ（Multi Level Cell）領域として構成された多値ＮＡＮＤ型フラッシュメモリである場合であっても良い。

例えば、ブロックBlock nは、３２本のワード線ＷＬ０〜ＷＬ３１とｍ＋２本のビット線ＢＬ０〜ＢＬm+1との交差位置にマトリクス状に配置された複数のメモリセルトランジスタＭＴ０〜ＭＴm+1を備えている。

メモリセルトランジスタＭＴ０〜ＭＴm+1のそれぞれは、半導体基板（例えば、Ｐ型シリコン基板）上に設けられたトンネル絶縁膜、トンネル絶縁膜上に設けられた浮遊電極ＦＧ、浮遊電極ＦＧ上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた制御電極ＣＧを備えた積層構造である。各行に配置されたメモリセルトランジスタＭＴ０〜ＭＴm+1の制御電極ＣＧは、ワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続されている。

各ワード線ＷＬ０〜ＷＬ３１にそれぞれ接続された複数のメモリセルトランジスタＭＴ０〜ＭＴm+1は、１ページを構成する。例えば、図２中の破線で示すワード線ＷＬ２に接続された複数のメモリセルトランジスタＭＴ０〜ＭＴm+1は、１ページ（PAGE２）を構成する。

各カラムに配置されたメモリセルトランジスタは、電流経路であるソース／ドレインを共有し、それぞれの電流経路の一端および他端が直列接続されたメモリセルストリング１９を構成している。本例において、メモリセルストリング１９は、３２個接続するように配置されている。メモリセルストリング１９は、このメモリセルストリング１９の両端に配置された選択トランジスタＳＴ１、ＳＴ２により選択される。

選択トランジスタＳＴ１のゲートはセレクトゲート線ＳＧＤに共通接続され、選択トランジスタＳＴ２のゲートはセレクトゲート線ＳＧＳに共通接続されている。選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬm+1のいずれかに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＲＣに接続されている。

ソース線ＳＲＣは、ビット線方向（カラム方向）に隣接するブロックBlockで共有されている。例えば、図示するソース線ＳＲＣは、ブロックBlock nとブロックBlock n+1とで共有される。

尚、列に配置されたメモリセルトランジスタの個数は、本例の３２個に限らず、例えば、８個、１６個等それ以上であっても良い。また、選択トランジスタＳＴ１、ＳＴ２は、メモリセルストリング１９を選択できる構成であれば、選択トランジスタＳＴ１、ＳＴ２のいずれか一方のみが設けられていても良い。

また、動作高速化のため、上記１ページ（PAGE）ごとにデータを書き込み、読み出しを行うため、ページ（PAGE）は書き込み単位および読み出し単位である。消去動作は、ブロックBlock n単位で一括して行う。即ち、ブロックBlock n-1〜Block n+1内の全ての制御電極ＣＧに消去電圧Ｖeraを印加して浮遊電極ＦＧ中の電子を半導体基板中に放出することにより行う。

ワード線制御回路１３は、メモリセルアレイ１２に電気的に接続され、メモリセルアレイ１２中のワード線ＷＬ０〜ＷＬ３１を選択し、選択したワード線ＷＬ０〜ＷＬ３１に読み出し、書き込みあるいは消去に必要な電圧を印加するように構成されている。本例の場合、ワード線制御回路１３は、転送ゲート線ＴＧにゲートが共通接続されたトランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳ、転送トランジスタＴＲ０〜ＴＲ３１を備えている。トランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳは、セレクトゲート線ＳＧＤ、ＳＧＳに接続されている。転送トランジスタＴＲ０〜ＴＲ３１は、各ワード線ＷＬ０〜ＷＬ３１に、消去電圧Ｖera、書き込み電圧Ｖpgm等の所定の電圧を転送するように構成されている。

カラムデコーダ１４は、ビット線制御回路１７に接続されている。カラムデコーダ１４は、データ入出力端子１５−１から入力された書き込みデータを、データバッファ２０中の所定の第１ラッチ回路Ｄ１に供給するように構成されている。各第１ラッチ回路Ｄ１は、カラムデコーダ１４から供給される書き込みデータを保持する。また、各第１ラッチ回路Ｄ１は、センスアンプ１８により読み出されたメモリセルトランジスタＭＴ０〜ＭＴm+1からのデータを保持する。データバッファ２０の各第１ラッチ回路Ｄ１に保持されたデータは、カラムデコーダ１４を介してデータ入出力端子１５−１から外部へ出力される。

ビット線制御回路１７は、センスアンプ１８とデータバッファ２０により構成されている。センスアンプ１８は、ビット線ＢＬ０〜ＢＬm+1にそれぞれ接続された複数のセンスアンプ回路Ｓ／Ａにより構成されている。

データバッファ２０は、各センスアンプ回路Ｓ／Ａに接続された複数の第１ラッチ回路Ｄ１により構成されている。

＜２．平面構造例および断面構造例＞
次に、図３乃至図５を用いて、本例に係るＮＡＮＤ型フラッシュメモリの平面構造例および断面構造例を説明する。

２−１．平面構造例
図３に示すように、メモリセルアレイは、ビット線ＢＬ０〜ＢＬ２およびワード線ＷＬ０〜ＷＬ３１交差位置にそれぞれ設けられたＭＩＳＦＥＴ構造のメモリセルトランジスタを備えている。メモリセルトランジスタの電流経路であるソース／ドレインは直列接続され、電流経路の一端はＭＩＳＦＥＴからなる選択トランジスタＳ１を介してビット線ＢＬに接続され、電流経路の他端はＭＩＳＦＥＴからなる選択トランジスタＳ２を介して共通ソース線ＳＬに接続される。

２−２．断面構造例
図３中のＡ−Ａ´線に沿った断面図は、図４のように示される。
図４に示すように、メモリセルのそれぞれは、半導体基板３１中に形成された（Ｐウェル（図示せず））上に設けられたトンネル絶縁膜Ｔox、トンネル絶縁膜Ｔox上に設けられた浮遊電極ＦＧ、浮遊電極ＦＧ上に設けられたゲート間絶縁膜ＩＰＤ、ゲート間絶縁膜ＩＰＤ上に設けられた制御電極ＣＧ（４１）、および制御電極ＣＧ（４１）上に設けられたシリサイド層４１Ｓを備えた積層構造である。それぞれのメモリセルは、浮遊電極ＦＧに電荷を蓄積することにより閾値が変化するメモリセルトランジスタＭＴを構成している。浮遊電極ＦＧは、メモリセルトランジスタＭＴのそれぞれに電気的に分離している。制御電極ＣＧは、ワード線ＷＬ０〜ＷＬ３１に接続され、ワード線方向のメモリセルトランジスタにおいて、電気的に共通接続されている。

また、メモリセルトランジスタＭＴのそれぞれは、上記積層構造の側壁上に沿って設けられたスペーサ２４、および上記積層構造を挟むようにＰウェル中に設けられたソースＳまたはドレインＤを備えている。

選択トランジスタＳ１、Ｓ２は、ゲート絶縁膜Ｇox、ゲート間絶縁膜ＩＰＤ、ゲート電極Ｇ、シリサイド層４２Ｓを備えている。ゲート間絶縁膜ＩＰＤは、ゲート電極Ｇ中が分離され、その上下層が電気的に接続するように設けられている。シリサイド層４２Ｓは、ゲート電極Ｇ上に設けられている。

また、選択トランジスタＳ１、Ｓ２は、ゲート電極１２の側壁上に沿って設けられたスペーサ２４、およびゲート電極Ｇを挟むようにＰウェル中に設けられたソースＳまたはドレインＤを備えている。

選択トランジスタＳ１、Ｓ２は、ビット線ＢＬ方向に沿ったメモリセルストリングを選択してビット線ＢＬに接続するため、選択トランジスタＳ１、Ｓ２のゲート電極Ｇはそれぞれ選択ゲート線ＳＧＳ，ＳＧＤに接続されている。

選択トランジスタＳ１のソースＳは、層間絶縁膜１７−１中のソース線コンタクトＳＣ−１、ＳＣ−２を介してソース線ＳＬに接続されている。

層間絶縁膜３７−１、３７−２中にビット線ＢＬ２が設けられている。ビット線ＢＬ２は、層間絶縁膜３７−１中のビット線コンタクトＢＣ１〜ＢＣ３を介して選択トランジスタＳ２のドレインＤと電気的に接続されている。

図３中のＢ−Ｂ´線に沿った断面図は、図５のように示される。

図示するように、素子分離絶縁膜３３により区画された素子領域において、ワード線ＷＬ２とビット線ＢＬ０〜ＢＬ２との交差位置にメモリセルトランジスタＭＴ０〜ＭＴ２が配置されている。

尚、メモリセルストリングには、選択ゲート線ＳＧＳおよびＳＧＤはそれぞれ少なくとも１つ以上あればよい。メモリセルストリング内のメモリセルトランジスタＭＴの数は、この実施形態の場合に限られない。たとえば、メモリセルストリング内のメモリセルの数は複数であれば良く、２^ｎ個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。

＜３．書き込み動作＞
次に、この実施形態に係る半導体記憶装置の書き込み動作について、図６乃至図２０を用いて説明する。以下、この説明では、図６のフロー図に則して説明する。本例では、メモリセルアレイ１２中の破線で示す１ページ（PAGE２）を書き込む場合を一例に挙げて説明する。

（ステップＳＴ１（書き込みデータロード））
まず、図７に示すように、カラムデコーダ１４は、入出力端子１５−１から入力された書き込みデータ（ページデータ）を第１ラッチ回路Ｄ１のいずれかに取り込むようにデータバッファ２０を制御する（データロード（data load））。本例では、メモリセルトランジスタＭＴ０〜ＭＴ２に“０”データを書き込み、メモリセルトランジスタＭＴm-1〜ＭＴm+1に“１”データを書き込む（書き込みを行わない）場合を以下に説明する。そのため、対応する第１ラッチ回路Ｄ１に、“０”データまたは“１”データをそれぞれ取り込む。

（ステップＳＴ２（ベリファイ書き込みおよびベリファイ読み出し））
続いて、図８に示すように、制御回路２２は、第１ラッチ回路Ｄ１中の書き込みデータに従って、電圧発生回路２１に所定の書き込み電圧Ｖpgm等を発生させ、ページPAGE２のメモリセルトランジスタＭＴ０〜ＭＴm+1にデータ書き込みを行う。

このデータ書き込みは、制御回路２２によって、書き込みセルの閾値電圧が、第１ベリファイ電圧Ｖverify１を超えるまで、第１ベリファイ書き込み（Verify Write 1）および第１ベリファイ読み出し（Verify Read 1）を行うことにより構成されている。

第１ベリファイ書き込みの電圧関係は、例えば、図９に示される。ここでは、ビット線等の図示を省略している。図示するように、制御回路２２は、メモリセルストリング１９の非選択セルに対してパス電圧（Ｖpass）を印加して、メモリセルストリング１９の電流経路を導通させるように制御する。続いて、制御回路２２は、ページPAGE２中の書き込みセルＭＴ０，ＭＴ１，ＭＴ２の制御電極ＣＧに書き込み電圧Ｖpgmを印加して、トンネル絶縁膜Ｔoxをトンネルさせて、書き込みセルＭＴ０，ＭＴ１，ＭＴ２の浮遊電極ＦＧに電子を注入する（“０”書き込み）ように制御する（Verify Write 1）。

ここで、個々のメモリセルトランジスタＭＴ０〜ＭＴ m+1間には、製造プロセスにおけるセル形状あるいは製造工程時の熱プロセス等の変動要因により、書き込み特性のばらつきが存在する。そのため、このページPAGE２中の書き込みセルＭＴ０〜ＭＴm+1のうちでも、書き込み特性の早いセル群ＭＴfast（例えば、ここではメモリセルトランジスタＭＴ１）と、書き込み特性の遅いセル群ＭＴlate（例えば、ここではメモリセルトランジスタＭＴ０，ＭＴ２）とが存在する。

第１ベリファイ書き込みの後、図１０に示すように、ページPAGE２のページデータを一括して読み出す第１ベリファイ読み出し（Verify Read 1）を行う。

即ち、まずビット線ＢＬ０〜ＢＬm+1に所定の電圧を印加して充電する。続いて、メモリセルストリング１９中の非選択セルにパス電位（Ｖpass）を印加し、ページPAGE２中の選択セルＭＴ０〜ＭＴm+1の制御電極ＣＧに判定電圧を印加する。続いて、選択セルＭＴ０〜ＭＴm+1の電流経路のセル電流ＩMT0〜ＩMTm+1をビット線ＢＬ０〜ＢＬm+1に放電し、ビット線ＢＬ０〜ＢＬm+1の電圧が、所定の判定電圧（Ｖsense）を超えるか否かにより行う。

ここで、この際においては、選択セルＭＴ０，ＭＴ１，ＭＴ２のいずれにおいても、書き込みが終了していないとする。そのため、センスアンプ回路Ｓ／Ａにおいては、いずれも“１”状態であると判定される。従って、選択セルＭＴ０，ＭＴ１，ＭＴ２の全ての書き込みが終了するまで、同様のベリファイ書き込みおよびベリファイ読み出しを繰り返し行う。以降、この書き込み及び読み出しを、「第１ベリファイ追加書き込み」及び「第１ベリファイ追加読み出し」と称する。

具体的には、上記のように、センスアンプＳ／Ａにページデータを一括して読み出すベリファイ読み出しを行い、所定の第１ベリファイ電圧Ｖverify１に達したかどうかをビット毎に判定する。書き込み不十分との判定がされたビットのみに上記ベリファイ書き込みを行う。この第１ベリファイ追加書き込みの際には、先のデータ書き込みの際の書き込み電圧Ｖpgmのパルスの電圧を所定の値だけ増加させたステップアップ幅のある電圧ΔＶpgmをさらに加えた書き込み電圧（Ｖpgm＋ΔＶpgm）を印加して行うことも可能である。その結果、短時間で第１ベリファイ追加書き込みを終了することができる。この第１ベリファイ追加書き込みの際の書き込みパルスの電圧をどの位増加させるかは、最終的に得られる閾値Ｖthの分布幅の広さと、すべてのメモリセルトランジスタＭＴの書き込みを終了させるまでの時間とに関係し、必要に応じたパラメータにより決定される。

（ＳＴ２初期（ＭＴfastの書き込み終了））
続いて、ＳＴ２初期の際において、図１１に示すように、第１ベリファイ追加書き込みおよび第1ベリファイ追加読み出しを繰り返すと、書き込み特性の早いセル群ＭＴfast（ＭＴ１）は、書き込みが終了する。そのため、図１２に示すように、書き込み特性の早いセル群ＭＴfast（ＭＴ１）に接続されたセンスアンプ回路Ｓ／Ａの値は、書き込みが終了したとして反転（“０”→“１”）される。そのため、以後、書き込みの早いセル群ＭＴfast（ＭＴ１）に対しては、第1ベリファイ追加書き込みは行われない。

この際の閾値分布は、例えば、図１３のように示される。図示するように、書き込み特性の早いセル群ＭＴfast（ＭＴ１）の閾値電圧が、第１ベリファイ電圧Ｖverify１を超えている。一方、書き込み特性の遅いセル群ＭＴlate（ＭＴ０，ＭＴ２）の閾値電圧は、第１ベリファイ電圧Ｖverify１を超えておらず、書き込みが終了していない。

（ＳＴ２終期）
上記のように、書き込み特性の遅いセル群ＭＴlate（ＭＴ０，ＭＴ２）の閾値電圧は、まだ第1ベリファイ電圧Ｖverifyを超えておらず、まだ書き込みが終了していないと判定される。

そのため、続いて、図１４に示すように、書き込みの遅いセル群ＭＴlate（ＭＴ０，ＭＴ２）に対しては、第１ベリファイ電圧Ｖverify１に達するまで、上記と同様の第1ベリファイ追加書き込みおよび第1ベリファイ追加読み出しを繰り返し行う。その結果、ページPAGE２が所定の閾値分布となる。

（ＳＴ２終了時）
しかし、ＳＴ２終期とＳＴ２の終了時の書き込み特性の早いセル群ＭＴfast（ＭＴ１）に隣接する書き込みの遅いセル群ＭＴlate（ＭＴ０，ＭＴ２）の浮遊電極ＦＧに蓄積された電荷の量を比べると、電荷の量が異なっている（図１１と図１５を比較）。一方、ＳＴ２終期とＳＴ２の終了時の書き込み特性の早いセル群ＭＴfast（ＭＴ１）の浮遊電極ＦＧに蓄積された電荷の量を比べると、変化が無い（図１１と図１５を比較）。ＳＴ２終期以降は閾値電圧が第１ベリファイ電圧Ｖverify１を超えているため、追加書き込みされないからである。その結果、書き込み特性の早いセル群ＭＴfast（ＭＴ１）に対する書き込みの遅いセル群ＭＴlate（ＭＴ０，ＭＴ２）の浮遊電極ＦＧの相互の容量結合が増加し、書き込み特性の早いセル群ＭＴfast（ＭＴ２）の閾値電圧Ｖthが上昇する（高めにシフトしてしまう）。この効果を、「書き込み隣接効果」と称する。

また、書き込みの遅いセル群ＭＴlate（ＭＴ０，ＭＴ２）の閾値電圧は、書き込み特性の早いセル群ＭＴfast（ＭＴ１）の書き込みが終了した状態でベリファイ読み出しされる。すなわち書き込みの早いセル群ＭＴfast（ＭＴ１）の浮遊電極ＦＧに蓄積された電荷の量は、ＳＴ２終期から変わっていないので、書き込み特性の遅いセル群ＭＴlate（ＭＴ０、ＭＴ２）に対する書き込みの早いセル群ＭＴfast（ＭＴ１）の浮遊電極ＦＧの相互の容量結合は変わらない。よって書き込みの遅いセル群ＭＴlate（ＭＴ０，ＭＴ２）は書き込み隣接効果の影響を受けない。

このＳＴ２終了の際の閾値分布は、図１６中の実線５２のように示される。図示するように、書き込み特性の遅いセル群ＭＴlate（ＭＴ０、ＭＴ２）の浮遊電極ＦＧに蓄積された電荷が増加することにより、書き込み特性の早いセル群ＭＴfast（ＭＴ２）の閾値電圧Ｖthが上昇する（高めにシフトしてしまう）。

その結果、ページPAGE２の閾値分布は、破線５１で示す閾値分布から、実線５２で示す閾値分布にシフトし、閾値Ｖｔｈが高い方に閾値分布の裾幅が広がる（閾値分布：５１→５２）。そのため、閾値分布のＶｔｈが高い側の読み出しマージンが低減してしまう。ここで、閾値分布のＶｔｈ高い側へのシフト量（以降「閾値分布シフト量」と称する）は、例示したようなＭＴlate（ＭＴ０、ＭＴ２）に挟まれたＭＴfast（ＭＴ１）に発生する閾値上昇（Ｖth_Yupin）程度である。

そのため、以下のステップＳＴ３乃至ＳＴ５に従った（書き込み隣接効果用）追加書き込みを行い、読み出しマージンを増大させる。

（ステップＳＴ３（書き込みデータ再ロード（reload）））
続いて、図１７に示すように、ステップＳＴ３の際に、制御回路２２は、入出力端子１５−１から再び書き込みデータ（ページデータ）を第１ラッチ回路Ｄ１のそれぞれに取り込むようにデータバッファ２０を制御する（reload）。

（ステップＳＴ４（ベリファイ読み出し（Verify Read 2））
続いて、図１８に示すように、ステップＳＴ４の際に、制御回路２２は、ベリファイ電圧を上記第１ベリファイ電圧Verify 1よりも大きい第２ベリファイ電圧Ｖverify 2にベリファイ電圧をシフトさせる。そして、この第２ベリファイ電圧Ｖverify 2により、第２ベリファイ読み出し（Verify Read 2）を行う。例えば、第２ベリファイ電圧Ｖverify 2により、ページPAGE２のメモリトランジスタＭＴ０〜ＭＴm+1の書き込みデータをセンスアンプＳ／Ａにそれぞれ読み出す第２ベリファイ読み出しを行う。ここで、第１ベリファイ電圧Ｖverify 1と第２ベリファイ電圧Ｖverify 2との差分Ｖshiftは、閾値分布シフト量であるＶth_Yupin程度である。

そして、読み出された閾値電圧Ｖthが、第２ベリファイ電圧Ｖverify 2を満たす場合（Verify OK）には、以後の追加書き込み（ＳＴ５）を行うことなく、この書き込み動作を終了する。これは、隣接効果の大きさは、周囲のメモリセルトランジスタＭＴ０〜ＭＴm+1の書き込みデータパターンに依存し、書き込みデータパターンによっては、追加書き込みが必要でない場合があるためである。その結果、不要な書き込みを量略することができ、書き込み時間を短縮することができる。

一方、読み出された閾値電圧Ｖthが、上記の隣接効果により、第２ベリファイ電圧Ｖverify 2を満たさない場合には、以下の（隣接効果用）追加書き込み（ＳＴ５）を行う。

本例の場合には、制御回路２２は、上記第１ベリファイ電圧Verify 1よりも大きい第２ベリファイ電圧Ｖverify 2にベリファイ電圧をシフトさせている。そのため、書き込み特性の遅いセル群ＭＴlate（ＭＴ０，ＭＴ２）（過剰書き込みがなされなかったセル群）のデータを読み出したセンスアンプＳ／Ａの値“１”と、上記ステップＳＴ３の際にリロードした第１ラッチ回路Ｄ１の値“０”とが不一致となる。そのため、第２ベリファイ電圧Ｖverify 2を満たさない（Verify NG）。

（ステップＳＴ５（隣接効果用の追加書き込み（Verify Write２）））
続いて、図１９に示すように、制御回路２２は、ステップＳＴ３の際の第１ラッチ回路Ｄ１中の再度取り込んだ書き込みデータに従って、電圧発生回路２１の電圧値を制御し、上記と同様のページPAGE２のメモリセルトランジスタＭＴ０〜ＭＴm+1のうち第２ベリファイ電圧Ｖverify 2に達しないメモリセルトランジスタに追加のベリファイ書き込み（Verify Write２）を行う。ここで、この追加書き込み（ステップＳＴ５）の際には、第１ベリファイ書き込み及び第１ベリファイ追加書き込み（ステップＳＴ２）の際よりも、電圧のステップアップ幅を増大し（ΔＶpgm´＞ΔＶpgm）、パルス印加回数を低減することができる。

そのため、この追加書き込み（ステップＳＴ５）の際に必要な書き込み時間は、上第１ベリファイ書き込み等（ステップＳＴ２）の際よりも低減することできる。

よって、この追加書き込み（ステップＳＴ５）による書き込み動作の増大時間を最小限とすることができる。例えば、本例の場合、この追加書き込み（ステップＳＴ５）の際の書き込みパルス印加回数は、第１ベリファイ書き込み等（ステップＳＴ２）の際のパルス印加回数に比べ、１／３〜１／２程度とすることができる。

続いて、同様の第２ベリファイ読み出しを行う。このように、ページPAGE２のメモリセルトランジスタＭＴ０〜ＭＴm+1が、第２ベリファイ電圧Ｖverify 2を満たすまで、追加のベリファイ書き込み（Verify Write２）および第２ベリファイ読み出しを繰り返す。このとき、
その結果、このステップＳＴ５の後の閾値分布は、図２０中の実線５３のように示される。図示するように、書き込み特性の遅いセル群ＭＴlateの閾値電圧Ｖthを増大できるため、閾値分布を第２ベリファイ電圧Ｖverify 2を満たしたタイトな閾値分布５３にすることができる。ただし、実際の閾値分布は、ノイズ等により閾値の高低方向にやや広がる場合がある。

＜３．この実施形態に係る効果＞
この実施形態に係る半導体記憶装置によれば、少なくとも下記（１）乃至（３）の効果が得られる。

（１）書き込み隣接効果が発生した場合であっても、読み出しマージンを増大できる。

上記のように、この実施形態に係る半導体記憶装置が備える制御回路２２は、上記ステップＳＴ１〜ＳＴ５に示した制御を行う。即ち、この制御回路２２は、複数の第１ラッチ回路Ｄ１に保持された（ＳＴ１）書き込みデータを、各々の複数の第１ラッチ回路Ｄ１に電気的に接続された前記ビット線ＢＬ０〜ＢＬm+1の複数の前記メモリセルＭＴ０〜ＭＴm+1に一括して書き込む（ＳＴ２）。続いて、一括して書き込んだ後、書き込みデータを複数の第１ラッチ回路Ｄ１に再度保持させる（ＳＴ３）。続いて、第１ベリファイ電圧Ｖverify 1よりも大きい第２ベリファイ電圧Ｖverify 2により、メモリセルＭＴ０〜ＭＴm+1にベリファイ読み出しを行い、ベリファイ読み出しによる複数のセンスアンプ回路Ｄ１の読み出しデータと、複数の第１ラッチ回路に再度保持させた書き込みデータとが不一致の場合（ＳＴ４）に、保持させた書き込みデータを再度複数のメモリセルＭＴ０〜ＭＴm+1に一括して書き込む、追加書き込みを行うことができる（ＳＴ５）。

そのため、図２０に示したように、書き込み隣接効果によって書き込み特性の早いセルＭＴfast（本例では、ＭＴ１）の閾値電圧Ｖthが大きい側に大きくシフトした場合であっても、書き込み特性の遅いセル群ＭＴlate（ＭＴ０，ＭＴ２）の閾値電圧Ｖthを閾値電圧Ｖthが大きい側に移動することができる。その結果、閾値分布の分布幅が閾値分布シフト量だけＶｔｈが高い方に広がったとしても、Ｖｔｈの低い方の裾をＶveryfy1とＶveryfy2の差分だけ高い方に移動させることができ、閾値電圧の分布幅の広がりを押えることができる。

結果、図２０に示すように、隣接効果（Yupin効果）に相当する電圧シフトＶshiftを除去した状態で、ページ読み出し動作（read）を行うことができるため、読み出しマージン電圧を、増大することができる。

なお、追加のベリファイ書き込み（Verify Write２）によりさらに隣接効果（Yupin効果）が発生し、閾値分布の高い方の裾が広がるとの懸念もある。しかし、通常０ＶとＶveryfy1の差分は、Ｖveryfy1とＶveryfy2の差分に比べ大きく設定されるので、新たに浮遊電極ＦＧに蓄積される電荷の量は第1ベリファイ書き込みに比べ、追加のベリファイ書き込み（Verify Write２）の方が少ない。すなわち、追加のベリファイ書き込み（Verify Write２）によりさらに隣接効果（Yupin効果）は殆んど無いといえる。そのため、例えば、本例のように、メモリセルアレイ１２が２値ＮＡＮＤ型フラッシュメモリとして構成された場合、読み出しマージンの増大率を、１０％程度とすることができる。

また、Ｖshiftを閾値分布シフト量より大きく設定することにより、閾値分布幅を狭くすることができ、読み出しマージンを増加させることもできる。また、閾値分布を第２ベリファイ電圧Ｖverify 2を満たしたタイトな閾値電圧にすることができる。

ここで、上記隣接効果に相当する電圧Ｖth_Yupinの大きさは、ページのメモリセルトランジスタＭＴ０〜ＭＴm+1の書き込みデータパターンに依存するため、予測困難なものである。よって、隣接効果が発生した場合であっても読み出しマージンを増大させるためには、本例のような追加書き込み動作（ＳＴ５）を行うことが有効となる。

また、メモリセルトランジスタＭＴ０〜ＭＴm+1の微細化とメモリセルアレイ１２の大容量化に伴い、同一ページに配置されるセルの数は増加している。そのため、書き込み隣接効果によるセルの閾値電圧Ｖth上昇の影響は、次第に拡大している。従ってメモリセルトランジスタＭＴ０〜ＭＴm+1の微細化とメモリセルアレイ１２の大容量化に伴い、今後、かかる書き込み隣接効果の影響は、増大すると思われる。

（２）追加書き込み（ステップＳＴ５）の書き込み時間を低減できる。
加えて、この追加書き込み（ステップＳＴ５）の際には、上記ベリファイ書き込み（ステップＳＴ２）の際よりも、ステップアップ幅を増大し（ΔＶpgm´＞ΔＶpgm）、パルス印加回数を低減することができる。

そのため、この追加書き込み（ステップＳＴ５）の際に必要な書き込み時間は、上記ベリファイ書き込み（ステップＳＴ２）の際よりも低減することできる。よって、この追加書き込み（ステップＳＴ５）により増大する、書き込み動作全体の時間の増大を最小限とすることができる。

（３）製造コストの低減に対して有利である。
上記隣接効果（Yupin効果）を低減する場合には、例えば、隣接セル間を低誘電体膜で充填等を行えばよいとも思われる。しかし、ＮＡＮＤ型フラッシュメモリのメモリセルに求められる耐圧性を維持したまま、かつ低誘電体膜の製膜を行うためには、別途そのための専用の製造プロセスが発生し、製造コストが増大する。

本例の場合には、別途新たな製造プロセスを何ら発生させることなく、隣接効果による読み出しマージンを増大することができる点で、製造コストの低減に対して有利である。

［第２の実施形態（データラッチ回路を更に備える一例）］
次に、第２の実施形態に係る半導体記憶装置について、図２１乃至図２３を用いて説明する。この実施形態は、第２ラッチ回路Ｄ２を更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
図示するように、第２の実施形態に係る半導体記憶装置は、データバッファ２０が第２ラッチ回路Ｄ２を更に備えている点で上記第１の実施形態と相違している。

第２ラッチ回路Ｄ２のそれぞれは、入力がカラムデコーダ１４に電気的に接続され、出力が第１ラッチ回路Ｄ１の入力に接続されている。

＜書き込み動作＞
次に、この実施形態に係る半導体記憶装置の書き込み動作について説明する。この説明では、図２２のフロー図に則して説明する。本例では、ステップＳＴ１の際に、書き込みデータを第１ラッチ回路Ｄ１、Ｄ２にそれぞれ取り込み、ステップＳＴ３の際に第２ラッチ回路Ｄ２の書き込みデータ（ページデータ）を第１ラッチ回路Ｄ１にコピーする点で上記第１の実施形態と相違している。

（ステップＳＴ３（書き込みデータコピー（データラッチＤ２→データラッチＤ１）））
即ち、図２３に示すように、ステップＳＴ３の際、制御回路２２は、第２ラッチ回路Ｄ２に保持されている書き込みデータを第１ラッチ回路Ｄ１のそれぞれにコピーするようにデータバッファ２０を制御する（データコピー（data copy））。

これは、ベリファイ書き込み（ステップＳＴ２）の後であっても、書き込みデータは第２ラッチ回路Ｄ２に保持されているからである。そのため、データ入出力端子１５−１から再び書き込みデータ（ページデータ）を第１ラッチ回路Ｄ１のそれぞれに取り込む必要がないため、高速書き込みに対して有利である。

上記のように、この実施形態に係る半導体記憶装置によれば、上記（１）乃至（３）と同様の効果が得られる。さらに、本例によれば、少なくとも以下の（４）の効果が得られる。

（４）高速書き込みに対して有利である。
本例に係る半導体記憶装置は、データバッファ２０中に第２ラッチ回路Ｄ２を更に備えている。

そのため、ステップＳＴ３の際、第２ラッチ回路Ｄ２に保持されている書き込みデータを第１ラッチ回路Ｄ１のそれぞれにコピーすることができる。その結果、データ入出力端子１５−１から再び書き込みデータ（ページデータ）を第１ラッチ回路Ｄ１のそれぞれに取り込む必要がない点で、高速書き込みに対して有利である。

［変形例（ベリファイ読み出し（Verify Read 3）ステップ更に備える一例）］
次に、変形例に係る半導体記憶装置について、図２４を用いて説明する。この変形例は、ベリファイ読み出し（Verify Read 3）ステップＳＴ６を更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

図示するように、変形例に係る半導体記憶装置の書き込み動作は、ベリファイ読み出しステップＳＴ６を更に備える点で上記第１の実施形態と相違している。

（ステップＳＴ６（ベリファイ読み出し（Verify Read 3）））
即ち、ステップＳＴ５に続き、センスアンプＳ／Ａは、ベリファイ読み出し（Verify Read 3）を行う。例えば、ページPAGE２のメモリトランジスタＭＴ０〜ＭＴmの書き込みデータをセンスアンプＳ／Ａ中のラッチ回路Ｄ１にそれぞれ読み出し、再度ベリファイ読み出しを行う。

そして、読み出された閾値電圧Ｖthが、第２ベリファイ電圧Ｖverify 2を満たす場合には、書き込み動作を終了する（Verify OK）。

一方、読み出された閾値電圧Ｖthが、まだ第２ベリファイ電圧Ｖverify 2を満たさない場合（Verify NG）には、再度、上記追加書き込み（ＳＴ３乃至ＳＴ５）を行う。

上記のように、この変形例２に係る半導体記憶装置によれば、上記（１）乃至（３）と同様の効果が得られる。

さらに、変形例に係る半導体記憶装置の書き込み動作は、第２ベリファイ書き込み後に第３ベリファイ読み出し（Verify Read 3）ステップＳＴ６を更に備えている。そのため、ステップＳＴ６の際に読み出された閾値電圧Ｖthが、例えばソース線ノイズ等により第２ベリファイ電圧Ｖverify 2を満たさない場合であっても、上記追加書き込み（ＳＴ３乃至ＳＴ５）を行うことができる。その結果、さらに読み出しマージンを増大でき、信頼性を向上することができる点で有利である。

［第３の実施形態（多値ＮＡＮＤ型フラッシュメモリの一例）］
次に、第３の実施形態に係る半導体記憶装置について、図２５および図２６を用いて説明する。本例は、メモリセルアレイ１２が、１つのメモリセルトランジスタＭＴ０〜ＭＴm+1に多ビットのデータを記録することが可能なＭＬＣ（Multi Level Cell）領域として構成された多値ＮＡＮＤ型フラッシュメモリである場合の一例に関するものである。本例では、多値の一例として４値の場合を例に挙げて説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

本例に係る多値ＮＡＮＤ型フラッシュメモリの閾値分布は、図２５に示すようになる点で、上記第１の実施形態と相違している。図示するように、閾値分布は分布幅Vht_wideを有し、それぞれの閾値分布は重なっていない。その結果、それぞれの閾値分布に対してデータを割り当てることができ、１つのメモリセルトランジスタに複数のデータを記憶することができる。本例のメモリセルトランジスタＭＴ０〜ＭＴm+1は、閾値分布の中心Ｖthの低い順に“１１”、“０１”、“１０”、“００”の４つのデータを保持できる。

＜書き込み動作＞
本例に係る半導体記憶装置の書き込み動作について説明する。本例の書き込みモード（以下、４値モードと称する）のデータ書き込みは、まず下位ビットから行われる。消去状態を“１１”（“−−”、−は不定の意味）とすると、まず下位ビットが書き込まれることにより、メモリセルトランジスタＭＴ０〜ＭＴm+1は、“１１”（“−１”）、または“１０”（“−０”）を保持する。２値モードの場合には、以上で書き込みは終了である。４値モードで書き込む場合には、次に上位ビットが書き込まれる。その結果、“１１”（“−１”）を保持するメモリセルトランジスタＭＴ０〜ＭＴm+1は、“１１”または“０１”を保持し、“１０”（“−０”）を保持するメモリセルトランジスタＭＴ０〜ＭＴm+1は“１０”または“００”を保持する。

ここで、本例の４値モードのデータ書き込みの場合、２値モードのデータ書き込みと同様に、上記ステップＳＴ１〜ＳＴ５に従った同様の書き込み動作を、閾値分布“０１”、“１０”、“００”ごとに行う。図２５に示すように、書き込み隣接効果により、閾値分布の上裾がＶｔｈの高い方にシフトした閾値分布Ａ１、Ｂ１及びＣ１であっても、閾値分布“０１”、“１０”、“００”のベリファイ電圧をそれぞれシフト（ＶverifyＡ１→ＶverifyＡ２，ＶverifyＢ１→ＶverifyＢ２，ＶverifyＣ１→ＶverifyＣ２）し、追加書込み（ＳＴ５）を行うことができる。その結果、閾値分布 “０１”、“１０”、“００”のそれぞれをタイト（Ａ１→Ａ２，Ｂ１→Ｂ２，Ｃ１→Ｃ２）とすることができる。

このように、書き込み隣接効果が発生した場合であっても、閾値分布の下裾をＶｔｈの高い方向に上げることができる。結果、書き込み隣接効果が発生した場合であっても、読み出しマージンを増大することができる。

例えば、本例のように、メモリセルアレイ１２が４値ＮＡＮＤ型フラッシュメモリとして構成された場合、読み出しマージンの増大率を、２０％程度とすることができる。このように、メモリセルアレイ１２が４値ＮＡＮＤ型フラッシュメモリとして構成された場合は、閾値分布“０１”、“１０”、“００”の間のマージン電圧がより狭くなる一方、書き込み隣接効果に相当する電圧シフトは変わらないから、読み出しマージンの増大率をより大きくすることができる。

このように、メモリセルアレイ１２が多値ＮＡＮＤ型フラッシュメモリとして構成された場合は、閾値分布間のマージン電圧がより狭くなる。この場合、書き込み隣接効果に相当する電圧シフトが、一つ上位の閾値分布との間の電圧（例えば、閾値分布“０１”と“１０”との間の電圧、閾値分布“１０”と“００”との間の電圧）に相当する場合には、下位の閾値分布と上位の閾値分布とが重複してしまう。そのため、データの誤読み出しが発生してしまう。しかし、このような場合であっても、本例によれば、書き込み隣接効果による電圧シフトに相当する電圧、ＶshiftＡ，ＶshiftＢ，ＶshiftＣの全てを除去することができるため、データの誤読み出しを防止することができる。

＜隣接効果（Yupin効果）に相当する電圧シフトが、一つ上位の閾値電圧との間の電圧に相当する場合＞
ここで、隣接効果（Yupin効果）に相当する電圧シフトにより、下位の閾値分布と上位の閾値分布とが重複してしまう場合について、図２６（ａ）〜図２６（ｂ）を用いて、より詳しく説明する。

＜隣接効果がない場合＞
隣接効果がない場合の４値の閾値分布は、図２６（ａ）に示すようになる。ここで、図示するように、閾値分布“０１（Ａ）”の上裾をＶsenＡ，閾値分布“１０（Ｂ）”の上裾をＶsenＢ，閾値分布“００（Ｃ）”の上裾をＶsenＣ，とそれぞれ表記する。

この場合、閾値分布“０１（Ａ）”と“１０（Ｂ）”との間の電圧は、ＶverifyＢ１−ＶsenＡ，で示される。閾値分布“１０（Ｂ）”と“００（Ｃ）”との間の電圧は、ＶverifyＣ１−ＶsenＢ，で示される。

＜隣接効果の発生した場合＞
続いて、隣接効果の発生した場合であって、この隣接効果に相当する電圧シフトが、閾値電圧の上裾と一つ上位の閾値電圧の下裾との間の電圧以上に相当する場合の閾値分布は、図２６（ｂ）のように示される。図示するように、隣接効果により、閾値分布“０１”、“１０”、“００”の上裾は、それぞれ大きい側にシフトする（Ａ→Ａ１，Ｂ→Ｂ１，Ｃ→Ｃ１）。

ここで、閾値分布“０１”の隣接効果に相当する電圧シフトＶth_YupinＡが、閾値分布“０１”と“１０”との間の電圧である、ＶverifyＢ１−ＶsenＡ以上となり、（Ｖth_YupinＡ〜ＶverifyＢ１−ＶsenＡ）同様に、閾値分布“１０”の隣接効果に相当する電圧シフトＶth_YupinＢは、閾値分布“１０”と“００”との間の電圧である、ＶverifyＣ１−ＶsenＢ以上となる（Ｖth_YupinＢ〜ＶverifyＣ１−ＶsenＢ）場合に問題が発生する。

図２６（ｂ）に図示するように、隣接効果に相当する電圧シフトが、一つ上位の閾値電圧との間の電圧以上に相当し、閾値分布Ａ１、Ｂ１及びＣ１が、隣り合う閾分布と重なってしまうため、誤読み出しが発生してしまう。

＜追加書き込み後＞
しかし、本例によれば、上記ステップＳＴ１〜ＳＴ５に従った同様の書き込み動作を、閾値分布“０１”、“１０”、“００”ごとに行う。そのため、追加書き込み（ＳＴ５）の後の閾値分布は、図２６（ｃ）のように示される。

上記制御によれば、閾値分布“０１”、“１０”、“００”のベリファイ電圧をそれぞれシフト（ＶverifyＡ１→ＶverifyＡ２，ＶverifyＢ１→ＶverifyＢ２，ＶverifyＣ１→ＶverifyＣ２）し、追加書込み（ＳＴ５）を行うことができる。そのため、閾値分布の下裾をＶｔｈが高い方向に上げることができ、閾値分布の重なりを防止することができる。また、閾値分布 “０１”、“１０”、“００”のそれぞれをタイト（Ａ１→Ａ２，Ｂ１→Ｂ２，Ｃ１→Ｃ２）とすることができる。その結果、読み出しマージンを増大できることは、明らかである。

例えば、本例の場合、閾値分布“０１”と“１０”との間の電圧（ＶverifyＢ１−ＶsenＡ）および閾値分布“１０”と“００”との間の電圧（ＶverifyＣ１−ＶsenＢ）は、それぞれ０．５Ｖ〜１．０Ｖ程度である。そのため、例えば、隣接効果（Yupin効果）に相当する電圧シフトＶshiftＡ，ＶshiftＢ，ＶshiftＣが、０．５Ｖ〜１．０Ｖ程度である場合であっても、読み出しマージンを増大できる点で、多値ＮＡＮＤ型フラッシュメモリに適用した場合により有利である。

ここで、第１ベリファイ電圧と第２ベリファイ電圧は、例えば、閾値分布“１０”の上裾と、閾値分布“００”の下裾の間の電圧が、隣接効果（Yupin効果）に相当する電圧シフトＶshiftＢである場合、第１ベリファイ電圧を閾値分布“１０”の上裾の電圧と、第２ベリファイ電圧を閾値分布“００”の下裾の電圧すれば、上述のような閾値分布の重なりを防止することができる。即ち、第１ベリファイ電圧と第２ベリファイ電圧との差分は、閾値分布“１０”の上裾の電圧と閾値分布“００”の下裾の電圧の差と等しくすればよい。さらに、閾値分布“１０”の上裾の電圧と、閾値分布“００”の下裾の電圧の差以上の電圧にすれば、読み出しマージンをさらに上げることができる。

尚、この第３の実施形態では、多値ＮＡＮＤ型フラッシュメモリとしての一例として、４値の場合を一例に挙げて説明した。しかし、多値としては４値に限らず、例えば、８値、１６値等の場合であっても同様に適用することができ、適用した場合にはさらに読み出しマージンの増大率を増大することができる。

例えば、メモリセルアレイ１２が８値の多値ＮＡＮＤ型フラッシュメモリとして構成され、この８値の多値ＮＡＮＤ型フラッシュメモリに適用した場合であっても、同様に、隣接効果（Yupin効果）に起因した電圧シフトの全てを除去することができる。この場合、同様に、閾値分布間のマージン電圧はより狭くなる一方、電圧シフトは変わらない。その結果、８値の場合、読み出しマージンの増大率を、例えば、３０％以上とすることができる。

以上、第１乃至第３の実施形態および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および各変形例に示される全構成要件からいくつかの構成要件が除去されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が除去された構成が発明として抽出され得る。

この発明の第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。 第１の実施形態に係る半導体記憶装置の全体構成例を示す回路図。 第１の実施形態に係る半導体記憶装置のメモリセルアレイの平面図。 図３中のＡ−Ａ´線に沿った断面図。 図３中のＢ−Ｂ´線に沿った断面図。 第１の実施形態に係る半導体記憶装置の書き込み動作を示すフロー図。 第１の実施形態に係る書き込み動作の一ステップＳＴ１（データロード）を説明するためのブロック図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２（ベリファイ書き込み）を説明するためのブロック図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２（ベリファイ書き込み）を説明するための断面図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２（ベリファイ読み出し）を説明するためのブロック図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２初期の際を説明するための断面図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２初期の際を説明するためのブロック図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２初期の際の閾値分布を示す図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２終期の際の閾値分布を示す図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２終了時の際のベリファイ書き込み（隣接効果（Yupin効果））を説明するための断面図。 第１の実施形態に係る書き込み動作の一ステップＳＴ２初期の際の閾値分布を示す図。 第１の実施形態に係る書き込み動作の一ステップＳＴ３（再ロード）の際を説明するためのブロック図。 第１の実施形態に係る書き込み動作の一ステップＳＴ４（ベリファイ電圧のシフトによるベリファイ読み出し）の際を説明するためのブロック図。 第１の実施形態に係る書き込み動作の一ステップＳＴ５（追加書き込み）の際の書き込み電圧を示す図。 第１の実施形態に係る書き込み動作の一ステップＳＴ５後の閾値分布を示す図。 この発明の第２の実施形態に係る半導体記憶装置を示すブロック図。 第２の実施形態に係る半導体記憶装置の書き込み動作を示すフロー図。 第２の実施形態に係る書き込み動作の一ステップＳＴ３（データコピー）の際を説明するためのブロック図。 この発明の変形例２に係る半導体記憶装置の書き込み動作を示すフロー図。 この発明の第３の実施形態に係る半導体記憶装置の追加書き込み後の閾値分布を示す図。 第３の実施形態に係る半導体記憶装置の閾値分布を示す図であって、（ａ）は隣接効果がない場合の閾値分布を示す図、（ｂ）は隣接効果の発生後の閾値分布を示す図、（ｃ）は追加書き込み後の閾値分布を示す図。

符号の説明

１０…ＮＡＮＤ型フラッシュメモリ、１２…メモリセルアレイ、ＭＴ０〜ＭＴm+1…メモリセルトランジスタ、PAGE…ページ、ＷＬ０〜ＷＬ３１…ワード線、ＢＬ０〜ＢＬm+1…ビット線、１３…ワード線制御回路、１４…カラムデコーダ、１５−１…入出力端子、１７…ビット線制御回路、１８…センスアンプ、Ｓ／Ａ…センスアンプ回路、１９…メモリセルストリング、２０…データバッファ、Ｄ１…データラッチ回路、２１…電圧発生回路、２２…制御回路。

Claims (5)

1. それぞれが浮遊電極とワード線に接続された制御電極とを有する複数のメモリセルを含み、前記複数のメモリセルの電流経路が直列接続されたメモリセルストリングを複数備えたメモリセルアレイと、
   前記メモリセルストリングの電流経路の一端に電気的に接続されたビット線と、
   前記メモリセルストリングの電流経路の他端に電気的に接続されたソース線と、
   前記ビット線毎に設けられ前記メモリセルに書き込まれたデータを読み出し可能な複数のセンスアンプ回路を備えたセンスアンプと、
   前記ビット線毎に設けられて前記センスアンプ回路に電気的に接続され、前記メモリセルに書き込むべきデータを保持可能な複数の第１ラッチ回路を備えたデータバッファと、
   書き込み電圧を発生する電圧発生回路と、
   前記電圧発生回路及び前記データバッファを制御する制御回路と
   を具備し、前記制御回路は、
   前記複数の第１ラッチ回路に保持された書き込みデータを各々の前記複数の第１ラッチ回路に電気的に接続された前記ビット線の複数の前記メモリセルに、第１ベリファイ電圧を満たすまで書き込み、
   前記書き込んだ後、前記書き込みデータを前記複数の第１ラッチ回路に再度保持させ、
   前記第１ベリファイ電圧より高い第２ベリファイ電圧にベリファイ電圧をシフトさせ、メモリセルにベリファイ読み出しを行い、前記ベリファイ読み出しによる前記複数のセンスアンプ回路の読み出しデータと、前記複数の第１ラッチ回路に再度保持させた前記書き込みデータとが不一致の場合に、
   前記保持させた前記書き込みデータを前記書き込みデータとが不一致のメモリセルに一括して書き込む、追加書き込みを行う
   ことを特徴とする半導体記憶装置。
2. 前記データバッファは、前記ビット線毎に設けられて前記複数の第１ラッチ回路に電気的に接続され、書き込みデータを保持可能な複数の第２ラッチ回路を更に備える
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記制御回路は、追加書き込みの際の書き込み電圧のステップアップ幅の値が、その前の前記複数の前記メモリセルに一括して書き込む際の書き込み電圧のステップアップ幅の値よりも大きくなるように前記電圧発生回路を制御する
   ことを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記第１ベリファイ電圧と第２ベリファイ電圧との差分は、隣接効果の電圧に相当する
   ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
5. それぞれの前記メモリセルは、前記浮遊電極に電荷を蓄積することにより閾値が変化するメモリセルトランジスタを構成し、
   １つのデータ範囲となる分布幅を有する閾値分布を複数有し、
   それぞれの前記閾値分布の前記分布幅は重ならず、
   前記制御回路は、前記追加書き込みを複数の前記閾値分布ごとに行い、
   前記第１ベリファイ電圧と前記第２ベリファイ電圧との差分は、１の前記閾値分布の上裾と、一つ上位の前記閾値分布の下裾の間の電圧に相当すること
   を特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。

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